JP2003243439A - Semiconductor device and manufacturing method therefor - Google Patents

Semiconductor device and manufacturing method therefor

Info

Publication number
JP2003243439A
JP2003243439A JP2002044725A JP2002044725A JP2003243439A JP 2003243439 A JP2003243439 A JP 2003243439A JP 2002044725 A JP2002044725 A JP 2002044725A JP 2002044725 A JP2002044725 A JP 2002044725A JP 2003243439 A JP2003243439 A JP 2003243439A
Authority
JP
Japan
Prior art keywords
high frequency
hole conductor
frequency
conductor portion
shield
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002044725A
Other languages
Japanese (ja)
Inventor
Tatsumi Sakazume
太津美 坂詰
Seiji Miyamoto
誠司 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2002044725A priority Critical patent/JP2003243439A/en
Publication of JP2003243439A publication Critical patent/JP2003243439A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

<P>PROBLEM TO BE SOLVED: To achieve wiring with an excellent transmission characteristic, good productivity and high density. <P>SOLUTION: There is formed, concentrically with a high frequency connecting terminal 50, a shielding connecting terminal 51 formed of a solder bump in an outside of the high frequency connecting terminal 50 formed of a solder bump between a high frequency electrode 14 of a chip 10 and a high frequency internal terminal 46 of a wiring substrate 20. Further, there is formed, concentrically with a high frequency through hole conductive portion 48 connected to an internal terminal 46 of the wiring substrate 20, a shielded through hole conductive portion 36 in the outside of the high frequency through hole conductive portion 48 with an insulation film 38 sandwiched. Influences of the electromagnetic field of the high frequency connecting terminal and the high frequency through hole conductive portion can be prevented by the shielded connecting terminal and the shielded through hole conductive portion, so that the transmission characteristic can be improved and high density wiring can be achieved. A large number of the shielded connecting terminals and the shielded through hole conductive portions can be formed simultaneously by means of batch processing such as a CCB method, a lithographic method and an etching method or the like, respectively, so that productivity can be prevented from lowering. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
技術、特に、高周波信号を伝送するための信号線の伝送
特性を改善する技術に関し、例えば、超高周波数領域で
使用される半導体集積回路装置（以下、ＩＣという。）
に利用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technique, and more particularly to a technique for improving the transmission characteristics of a signal line for transmitting a high frequency signal, for example, a semiconductor integrated circuit used in an ultrahigh frequency region. Device (hereinafter referred to as IC)
Related to effective technology.

【０００２】[0002]

【従来の技術】ＩＣは高集積化および微細加工化が推進
されており、それに伴い配線構造も微細となり、高密度
の配線構造が要求されている。高集積化および高密度の
配線構造を有するＩＣのパッケージとしては、近年、パ
ッケージの一主面の全体に外部端子を配置したＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｌａｙ Ｐａｃｋａｇｅ）等
が使用されている。他方、光通信装置等に使用される超
高周波数領域（例えば、１０ＧＨｚ）で動作するＩＣの
パッケージをピン配置がエリア化された表面実装タイプ
のパッケージに構成した場合には、信号を伝送する信号
線についてのノイズ（クロストーク・ノイズ等）、電源
線路のインピーダンス、信号遅延および反射等々の伝送
特性をいかに改善するかが重要な課題になる。2. Description of the Related Art High integration and fine processing of ICs are being promoted, and the wiring structure is becoming finer accordingly, and a high density wiring structure is required. In recent years, as a package of an IC having a highly integrated and high-density wiring structure, a BGA in which external terminals are arranged on the entire main surface of the package.
(Ball Grid Array Package) and the like are used. On the other hand, when an IC package used in an optical communication device or the like that operates in an ultra-high frequency region (for example, 10 GHz) is configured as a surface mount type package with an area of pin arrangement, a signal that transmits a signal is transmitted. An important issue is how to improve the transmission characteristics such as noise (crosstalk noise, etc.) about the line, impedance of the power supply line, signal delay and reflection.

【０００３】一方、このような高周波数領域で使用され
るＩＣにおいてノイズ耐性の向上とインピーダンスの低
減を図る技術としては、信号線路を可及的に短く設定す
る技術や、信号線路をグランド導体部で遮蔽して同軸構
造に構成する技術が、提案されている。例えば、特開平
７−２２４６１号公報には、半導体チップの上に導体
部、絶縁体、導体部の順に超微粒子をガスデポジション
装置によって噴射して同軸構造のフリップチップバンプ
を形成する同軸フリップチップ接続構造およびその形成
方法が、提案されている。On the other hand, as a technique for improving noise resistance and reducing impedance in an IC used in such a high frequency region, a technique for setting a signal line as short as possible or a signal conductor for a ground conductor portion is used. A technique has been proposed in which a coaxial structure is formed by shielding with. For example, in Japanese Unexamined Patent Publication No. 7-22461, a coaxial flip chip for forming a flip chip bump having a coaxial structure by injecting ultra fine particles on a semiconductor chip in the order of a conductor portion, an insulator, and a conductor portion by a gas deposition apparatus. A connection structure and a method of forming the connection structure have been proposed.

【０００４】また、特開２０００−３４９１７９号公報
には、配線基板に同軸コネクタを埋め込むことにより配
線基板の信号線路を可及的に短く且つ同軸構造に構成す
る高周波デバイス用パッケージの構造が、提案されてい
る。Further, Japanese Patent Laid-Open No. 2000-349179 proposes a structure of a high-frequency device package in which a signal line of a wiring board is formed as short as possible and has a coaxial structure by embedding a coaxial connector in the wiring board. Has been done.

【０００５】[0005]

【発明が解決しようとする課題】前者の同軸フリップチ
ップ接続構造の形成技術においては、大掛かりなガスデ
ポジション装置が必要になるため、イニシャルコストや
ランニングコスト等が増大するばかりでなく、多数のバ
ンプをガスデポジション装置によって一個ずつ順次に形
成して行くため、ＴＡＴ（Ｔｕｒｎ ａｒｏｕｎｄ Ｔ
ｉｍｅ）が長くなってしまうという問題点や、ピン数の
増加に限界があるという問題点がある。In the former technique for forming the coaxial flip-chip connection structure, a large-scale gas deposition device is required, which not only increases the initial cost and running cost, but also increases the number of bumps. Since the gas deposition apparatus sequentially forms each one, TAT (Turn around T
However, there is a problem that the number of pins is limited.

【０００６】後者の信号線路を同軸構造に構成するパッ
ケージにおいては、外部端子がコネクタによって構成さ
れているため、ピン間ピッチの縮小が困難であるという
問題点がある。In the latter package in which the signal line has a coaxial structure, there is a problem that it is difficult to reduce the pin-to-pin pitch because the external terminals are composed of connectors.

【０００７】本発明の目的は、伝送特性および生産性が
良好で高密度の配線を実現することができる半導体装置
の製造技術を提供することにある。An object of the present invention is to provide a manufacturing technique of a semiconductor device which has good transmission characteristics and productivity and can realize high-density wiring.

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。The typical ones of the inventions disclosed in the present application will be outlined below.

【００１０】すなわち、半導体チップの電極と配線基板
の内部端子との間に半田バンプから形成された接続端子
部を備えている半導体装置であって、前記接続端子部の
外側には半田バンプから形成された遮蔽接続端子部が同
心円に形成されていることを特徴とする。That is, a semiconductor device having a connection terminal portion formed of a solder bump between an electrode of a semiconductor chip and an internal terminal of a wiring board, wherein the solder bump is formed outside the connection terminal portion. The shield connection terminal portion is formed in a concentric circle.

【００１１】また、半導体チップが電気的に接続された
配線基板が基板本体を厚さ方向に貫通したスルーホール
導体部を備えている半導体装置であって、前記スルーホ
ール導体部の外側には遮蔽スルーホール導体部が絶縁膜
を挟んで同心円に形成されていることを特徴とする。A wiring board to which a semiconductor chip is electrically connected has a through-hole conductor portion that penetrates the substrate body in a thickness direction, and a shield is provided outside the through-hole conductor portion. The through-hole conductor portion is concentrically formed with the insulating film interposed therebetween.

【００１２】前記した第一の手段によれば、接続端子部
を遮蔽接続端子部によって遮蔽することにより、接続端
子部の電磁界の影響を防止することができるため、伝送
特性を高めることができるとともに、高密度の配線を実
現することができる。しかも、多数個の遮蔽接続端子部
は半田バンプによって同時に形成することができるた
め、生産性の低下を回避することができる。According to the above-mentioned first means, since the connection terminal portion is shielded by the shield connection terminal portion, the influence of the electromagnetic field of the connection terminal portion can be prevented, so that the transmission characteristic can be improved. At the same time, high-density wiring can be realized. Moreover, since a large number of shield connection terminal portions can be simultaneously formed by solder bumps, it is possible to avoid a decrease in productivity.

【００１３】前記した第二の手段によれば、スルーホー
ル導体部を遮蔽スルーホール導体部によって遮蔽するこ
とにより、スルーホール導体部の電磁界の影響を防止す
ることができるため、伝送特性を高めることができると
ともに、高密度の配線を実現することができる。しか
も、多数個の遮蔽スルーホール導体部をメッキ法やリソ
グラフィー法およびエッチング法に同時に形成すること
ができるため、生産性の低下を回避することができる。According to the above-mentioned second means, since the through-hole conductor portion is shielded by the shield through-hole conductor portion, the influence of the electromagnetic field of the through-hole conductor portion can be prevented, so that the transmission characteristic is improved. In addition, it is possible to realize high-density wiring. Moreover, since a large number of shielded through-hole conductor portions can be simultaneously formed by the plating method, the lithography method and the etching method, it is possible to avoid a decrease in productivity.

【００１４】[0014]

【発明の実施の形態】以下、本発明の一実施の形態を図
面に即して説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings.

【００１５】本実施の形態において、本発明に係る半導
体装置は、超高周波数領域の光通信装置に使用されるＩ
Ｃとして構成されており、そのパッケージはＢＧＡに構
成されている。ここで、本実施の形態に係るＩＣにおけ
る信号線路は、超高周波数領域の信号を伝送するための
信号線路（以下、高周波伝送線路という。）と、高周波
伝送線路以外の線路とに分類することができ、高周波伝
送線路が特殊な構造に構成されており、高周波線路以外
の線路は通常の構造に構成されている。ちなみに、高周
波伝送線路以外の線路（以下、通常線路という。）には
低周波領域の信号を伝送するための信号線路（以下、低
周波伝送線路という。）や、電力を供給するための線路
（以下、電源線路という。）を含むものとする。電源線
路には駆動電源線路（以下、駆動線路という。）と、基
準電源線路（以下、グランド線路という。）とがある。In this embodiment, the semiconductor device according to the present invention is used in an optical communication device in the ultrahigh frequency region.
It is configured as C, and its package is configured in BGA. Here, the signal line in the IC according to the present embodiment is classified into a signal line for transmitting a signal in an ultrahigh frequency region (hereinafter referred to as a high frequency transmission line) and a line other than the high frequency transmission line. The high-frequency transmission line has a special structure, and the lines other than the high-frequency line have a normal structure. By the way, a line other than the high-frequency transmission line (hereinafter, referred to as a normal line) is a signal line for transmitting a signal in a low-frequency region (hereinafter, referred to as a low-frequency transmission line) and a line for supplying electric power (hereinafter, referred to as a low-frequency transmission line). Hereinafter referred to as a power line). The power supply lines include a drive power supply line (hereinafter referred to as a drive line) and a reference power supply line (hereinafter referred to as a ground line).

【００１６】以下、本実施の形態に係るＢＧＡを備えた
ＩＣ（以下、ＢＧＡ・ＩＣという。）の製造方法を説明
する。この説明により、本実施の形態に係るＢＧＡ・Ｉ
Ｃの構成の詳細が共に明らかにされる。本実施の形態に
係るＢＧＡ・ＩＣの製造方法には、図１および図２に示
されている半導体チップ１０および図３に示されている
配線基板２０が使用される。まず、図１および図２に示
されている半導体チップの構成を説明する。Hereinafter, a method of manufacturing an IC having the BGA according to the present embodiment (hereinafter, referred to as BGA.IC) will be described. By this explanation, the BGA / I according to the present embodiment is
Details of the construction of C will be revealed together. The semiconductor chip 10 shown in FIGS. 1 and 2 and the wiring board 20 shown in FIG. 3 are used in the method for manufacturing the BGA / IC according to the present embodiment. First, the structure of the semiconductor chip shown in FIGS. 1 and 2 will be described.

【００１７】半導体素子を含む集積回路が作り込まれた
半導体チップ（以下、チップという。）１０は、図１に
示されているように正方形の平板形状に形成されたチッ
プ本体１１を備えている。チップ本体１１の集積回路が
作り込まれた側の主面（以下、アクティブエリア側主面
という。）にはパッシベーション膜１２が被着されてお
り、パッシベーション膜１２にはこのチップ１０を配線
基板２０にＣＣＢ（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａ
ｐｓｅ ｂｏｎｄｉｎｇ）するための電極が複数個、全
面にわたってマトリックス状に配置されている。この複
数個の電極は高周波伝送線路と通常線路とに対応して、
高周波伝送線路のための電極（以下、高周波電極とい
う。）と、通常線路のための電極（以下、通常電極とい
う。）とに分類することができる。A semiconductor chip (hereinafter referred to as a chip) 10 in which an integrated circuit including a semiconductor element is formed has a chip body 11 formed in a square flat plate shape as shown in FIG. . A passivation film 12 is deposited on the main surface of the chip body 11 on which the integrated circuit is formed (hereinafter referred to as the active area side main surface), and the chip 10 is attached to the passivation film 12 by the wiring board 20. CCB (controlled colla
A plurality of electrodes for pseudo bonding are arranged in a matrix over the entire surface. The plurality of electrodes correspond to the high frequency transmission line and the normal line,
The electrodes can be classified into electrodes for high-frequency transmission lines (hereinafter referred to as high-frequency electrodes) and electrodes for normal lines (hereinafter referred to as normal electrodes).

【００１８】図１および図２に示されているように、通
常電極１３と高周波電極１４とはそれぞれ複数個ずつ設
定されており、いずれもパッシベーション膜１２から露
出した円形面に形成されて、チップ１０のアクティブエ
リア側主面においてマトリックス状に配置されている。
複数個の通常電極１３はチップ１０の上面における周辺
部側において図示例では二列の正方形枠形状に配置され
ており、高周波電極１４はチップ１０の上面における中
央部側において同じく一列の正方形枠形状に配置されて
いる。通常電極１３および高周波電極１４には略半球形
状の半田バンプ１５、１６がウエットバック法によって
それぞれ突設されている。As shown in FIGS. 1 and 2, a plurality of normal electrodes 13 and a plurality of high-frequency electrodes 14 are set, each of which is formed on a circular surface exposed from the passivation film 12 to form a chip. The ten active area side main surfaces are arranged in a matrix.
The plurality of normal electrodes 13 are arranged in a square frame shape of two rows in the illustrated example on the peripheral side of the upper surface of the chip 10, and the high-frequency electrodes 14 are also arranged in a square frame shape of one row on the central side of the upper surface of the chip 10. It is located in. Substantially hemispherical solder bumps 15 and 16 are provided on the normal electrode 13 and the high-frequency electrode 14, respectively, by a wet back method.

【００１９】チップ１０のアクティブエリア主面におけ
る各高周波電極１４の外側にはパッシベーション膜１２
から露出した遮蔽用電極１７がそれぞれ配設されてお
り、遮蔽用電極１７は一部に切欠部１７ａを有する円形
リング形状（所謂Ｃ字形状）に形成されて高周波電極１
４と同心円に配置されている。遮蔽用電極１７には遮蔽
用バンプ１８がウエットバック法によってそれぞれ突設
されており、遮蔽用バンプ１８は周方向の一部にスリッ
ト１８ａを有する円筒形状に形成されている。遮蔽用バ
ンプ１８の内周面と高周波電極１４の半田バンプ１６の
外周面との間には隙間が設定されており、この隙間によ
って遮蔽用バンプ１８と高周波電極１４の半田バンプ１
６とを電気的に絶縁するためのエアギャップ１９が設定
されている。そして、チップ１０において、通常電極１
３は通常線路に電気的に接続されており、高周波電極１
４は高周波線路に接続されている。また、遮蔽用電極１
７は通常線路のうちグランド線路に接続されている。A passivation film 12 is provided outside each high-frequency electrode 14 on the main surface of the active area of the chip 10.
The shielding electrodes 17 exposed from each are arranged, and the shielding electrodes 17 are formed in a circular ring shape (so-called C-shape) having a cutout portion 17a in a part thereof.
It is arranged concentrically with 4. Shielding bumps 18 are provided on the shielding electrode 17 so as to project by a wet back method, and the shielding bumps 18 are formed in a cylindrical shape having a slit 18a in a part in the circumferential direction. A gap is set between the inner peripheral surface of the shielding bump 18 and the outer peripheral surface of the solder bump 16 of the high-frequency electrode 14, and this gap forms the solder bump 1 of the shielding bump 18 and the high-frequency electrode 14.
An air gap 19 is provided to electrically insulate the 6 from. Then, in the chip 10, the normal electrode 1
3 is usually electrically connected to the line, and the high frequency electrode 1
4 is connected to the high frequency line. Also, the shielding electrode 1
Reference numeral 7 is connected to the ground line of the normal lines.

【００２０】次に、図３に示されている配線基板２０の
製造方法を図４〜図７について説明する。この説明によ
り、配線基板２０の構成が共に明らかにされる。Next, a method of manufacturing the wiring board 20 shown in FIG. 3 will be described with reference to FIGS. From this description, the configuration of the wiring board 20 will be clarified together.

【００２１】図３に示されている配線基板２０の製造に
際して、図４に示されたベース２１が準備される。ベー
ス２１はセラミック（アルミナやムライトおよび窒化ア
ルミニウム等）または樹脂（ＢＴレジンやガラスエポキ
シ樹脂等）が使用されて、多層構造の略正方形の平盤形
状に形成されている。ベース２１の両方の主面付近には
グランド線路の一部を構成するグランドプレート２２
が、タングステンやニッケル、金、銅およびクロム等の
導電性材料を蒸着法やメッキ法等により略全面にわたっ
てそれぞれ敷設されており、両グランドプレート２２、
２２はソルダレジスト等からなる絶縁膜２３、２３によ
ってそれぞれ被覆されている。グランドプレート２２は
グランド線路の一部を構成することにより、全面にわた
って安定したグランド電位を維持するように設定されて
いる。When manufacturing the wiring board 20 shown in FIG. 3, the base 21 shown in FIG. 4 is prepared. The base 21 is made of ceramic (alumina, mullite, aluminum nitride, etc.) or resin (BT resin, glass epoxy resin, etc.) and is formed into a substantially square flat plate having a multilayer structure. Near both main surfaces of the base 21, a ground plate 22 forming a part of the ground line
However, conductive materials such as tungsten, nickel, gold, copper, and chromium are laid on substantially the entire surface by a vapor deposition method, a plating method, or the like.
22 is covered with insulating films 23, 23 made of solder resist or the like. The ground plate 22 constitutes a part of the ground line and is set so as to maintain a stable ground potential over the entire surface.

【００２２】ベース２１の一方の主面（以下、上面とす
る。）における中央部にはチップ１０をＣＣＢによって
機械的かつ電気的に接続する実装部２４がチップ１０の
外形に対応する略正方形形状に設定されている。すなわ
ち、実装部２４にはＣＣＢのための端子（以下、内部端
子という。）が複数個、全面にわたって予めレイアウト
されている。この複数個の内部端子は高周波伝送線路と
通常線路とに対応して、高周波伝送線路のための内部端
子（以下、高周波内部端子という。）と、通常線路のた
めの内部端子（以下、通常内部端子という。）とに分類
することができる。A mounting portion 24 for mechanically and electrically connecting the chip 10 by CCB is formed in a central portion of one main surface (hereinafter referred to as an upper surface) of the base 21 and has a substantially square shape corresponding to the outer shape of the chip 10. Is set to. That is, a plurality of terminals for CCB (hereinafter referred to as internal terminals) are laid out in advance on the entire surface of the mounting portion 24. The plurality of internal terminals correspond to the high-frequency transmission line and the normal line, and correspond to the internal terminal for the high-frequency transmission line (hereinafter referred to as the high-frequency internal terminal) and the internal terminal for the normal line (hereinafter referred to as the normal internal line). It is called a terminal).

【００２３】図４に示されたベース２１の実装部２４の
上面における周辺部には通常内部端子を形成するための
スルーホール導体部（以下、通常内部端子用スルーホー
ル導体部という。）２５が複数個、互いに間隔を置いた
状態で図示例では二列の正方形枠形状に配置されてお
り、これら通常内部端子用スルーホール導体部２５の配
置は実装部２４に予めレイアウトされた各通常内部端子
にそれぞれ対応している。これら通常内部端子用スルー
ホール導体部２５にはベース２１の内部に敷設された複
数本の電気配線２６の一端のそれぞれが接続されてお
り、これら電気配線２６の他端はベース２１の下面にお
ける周辺部に形成された複数個のスルーホール導体部２
７にそれぞれ接続されている。これら電気配線２６が接
続されたスルーホール導体部２７は、このＢＧＡ・ＩＣ
を光通信装置のマザーボード（図示せず）に半田ボール
によって機械的かつ電気的に接続するために予めレイア
ウトされた端子（以下、外部端子という。）に対応する
ように配置されている。In the peripheral portion of the upper surface of the mounting portion 24 of the base 21 shown in FIG. 4, a through-hole conductor portion (hereinafter referred to as a normal internal-terminal through-hole conductor portion) 25 for forming a normal internal terminal is provided. In the illustrated example, a plurality of them are arranged in a square frame shape of two rows in a state of being spaced from each other, and the arrangement of these through holes conductor portions 25 for normal internal terminals is such that the normal internal terminals laid out in advance in the mounting portion 24 are arranged. It corresponds to each. Each of the one ends of a plurality of electric wirings 26 laid inside the base 21 is connected to the through-hole conductor portions 25 for normal internal terminals, and the other ends of the electric wirings 26 are the periphery of the lower surface of the base 21. A plurality of through-hole conductors 2 formed in the
7 are connected respectively. The through-hole conductor portion 27 to which these electric wires 26 are connected is
Are arranged so as to correspond to terminals (hereinafter, referred to as external terminals) laid out in advance for mechanically and electrically connecting to the motherboard (not shown) of the optical communication device by solder balls.

【００２４】なお、多層構造に構成されたベース２１に
おいて、グランドプレート２２、通常内部端子用スルー
ホール導体部２５、電気配線２６および通常線路の外部
端子に対応するスルーホール導体部（以下、通常外部端
子用スルーホール導体部という。）２７は各層毎に、銅
やタングステン等の導電性材料がスクリーン印刷法やメ
ッキ法および蒸着法等の被着手段によって被着かつリソ
グラフィーおよびエッチングによってパターニングする
ことにより、形成することができる。In the base 21 having a multi-layered structure, the ground plate 22, the through-hole conductor portion 25 for the normal internal terminal, the electrical wiring 26, and the through-hole conductor portion corresponding to the external terminal of the normal line (hereinafter, usually referred to as the external terminal). The through-hole conductor portion for terminals) 27 is formed by depositing a conductive material such as copper or tungsten for each layer by a depositing means such as a screen printing method, a plating method and a vapor deposition method and patterning it by lithography and etching. Can be formed.

【００２５】他方、図４に示されたベース２１の実装部
２４における高周波内部端子が予めレイアウトされた位
置のそれぞれには、高周波内部端子を形成するためのス
ルーホール３１が開設されている。スルーホール３１は
ドリル等によって機械的に穿設してもよいし、リソグラ
フィーおよびエッチングによって穿設してもよい。実装
部２４の上面における各スルーホール３１の外側には遮
蔽内部端子を形成するためのスルーホール導体部３２が
スルーホール３１と同心円にそれぞれ配設されており、
このスルーホール導体部３２は上面が絶縁膜２３から露
出した状態で周方向の一部に切欠部３２ａを有する円形
リング形状（所謂Ｃ字形状）に形成されている。この配
線基板２０に形成された遮蔽内部端子のためのスルーホ
ール導体部（以下、遮蔽内部端子用スルーホール導体部
という。）３２はチップ１０に形成された遮蔽用電極１
７に対応されており、グランドプレート２２に電気的に
接続されている。On the other hand, through holes 31 for forming high-frequency internal terminals are formed at the positions where the high-frequency internal terminals are laid out in advance in the mounting portion 24 of the base 21 shown in FIG. The through hole 31 may be mechanically formed by a drill or the like, or may be formed by lithography and etching. Outside the through holes 31 on the upper surface of the mounting portion 24, through hole conductor portions 32 for forming shielded internal terminals are arranged concentrically with the through holes 31, respectively.
The through-hole conductor portion 32 is formed in a circular ring shape (a so-called C-shape) having a cutout portion 32a at a part in the circumferential direction with the upper surface exposed from the insulating film 23. A through-hole conductor portion (hereinafter referred to as a shielded internal terminal through-hole conductor portion) 32 for the shielded internal terminal formed on the wiring board 20 is a shield electrode 1 formed on the chip 10.
7 and is electrically connected to the ground plate 22.

【００２６】次に、図５に示されているように、ベース
２１の上面および下面にはメッキ被膜３３が無電解メッ
キ法によって全体にわたって被着される。メッキ被膜３
３はベース２１における通常内部端子用スルーホール導
体部２５の表面、通常外部端子用スルーホール導体部２
７の表面、スルーホール３１の表面および遮蔽内部端子
用スルーホール導体部３２の表面にそれぞれ被着した状
態になる。Next, as shown in FIG. 5, the plating film 33 is entirely deposited on the upper surface and the lower surface of the base 21 by the electroless plating method. Plating film 3
Reference numeral 3 denotes the surface of the through hole conductor portion 25 for the normal internal terminal in the base 21, and the through hole conductor portion 2 for the ordinary external terminal.
7, the surface of the through hole 31, the surface of the through hole 31, and the surface of the through hole conductor portion 32 for the shield internal terminal are in a state of being adhered.

【００２７】続いて、メッキ被膜３３はリソグラフィー
やエッチングによって図６に示されているようにパター
ニングされる。すなわち、メッキ被膜３３によって、通
常内部端子用スルーホール導体部２５の表面には通常内
部端子用導体部３４が形成され、通常外部端子用スルー
ホール導体部２７の表面には通常外部端子用導体部３５
が形成され、スルーホール３１の表面には鍔付きの遮蔽
スルーホール導体部３６が形成され、遮蔽内部端子用ス
ルーホール導体部３２の表面には遮蔽内部端子用導体部
３７が形成される。Subsequently, the plating film 33 is patterned by lithography or etching as shown in FIG. That is, the plated coating 33 forms a normal internal terminal conductor portion 34 on the surface of the normal internal terminal through hole conductor portion 25, and a normal external terminal conductor portion 34 on the surface of the normal external terminal through hole conductor portion 27. 35
Is formed, a shielded through-hole conductor portion 36 with a collar is formed on the surface of the through hole 31, and a shielded internal terminal conductor portion 37 is formed on the surface of the shielded internal terminal through-hole conductor portion 32.

【００２８】次に、図７に示されているように、ベース
２１の上面および下面には絶縁膜３８がスプレー印刷法
やスクリーン印刷法等によって全体にわたって被着され
る。この絶縁膜３８はベース２１における通常内部端子
用導体部３４の表面、通常外部端子用導体部３５の表
面、鍔付きの遮蔽スルーホール導体部３６の表面および
遮蔽内部端子用導体部３７の表面にそれぞれ被着した状
態になる。Next, as shown in FIG. 7, an insulating film 38 is entirely deposited on the upper surface and the lower surface of the base 21 by a spray printing method, a screen printing method or the like. This insulating film 38 is formed on the surface of the conductor portion 34 for the normal internal terminal in the base 21, the surface of the conductor portion 35 for the normal external terminal, the surface of the shielded through-hole conductor portion 36 with a collar, and the surface of the shielded internal terminal conductor portion 37. It will be in the state of being attached respectively.

【００２９】続いて、絶縁膜３８はリソグラフィーやエ
ッチングによって図８に示されているようにパターニン
グされる。すなわち、絶縁膜３８の通常内部端子用導体
部３４に対向する部位には通常内部端子用スルーホール
３９が開設され、絶縁膜３８の通常外部端子用導体部３
５に対向する部位には通常外部端子用スルーホール４０
が形成され、絶縁膜３８の遮蔽内部端子用導体部３７に
対向する部位には遮蔽内部端子用スルーホール４１が形
成される。この状態において、鍔付きの遮蔽スルーホー
ル導体部３６は絶縁膜３８によって全体的に被覆されて
いる。Subsequently, the insulating film 38 is patterned by lithography or etching as shown in FIG. That is, a through hole 39 for a normal internal terminal is formed in a portion of the insulating film 38 facing the conductor portion for a normal internal terminal 34, and the conductor portion 3 for a normal external terminal of the insulating film 38 is formed.
5, a through hole 40 for an external terminal is usually provided at a portion facing 5
And a through hole 41 for a shield internal terminal is formed in a portion of the insulating film 38 facing the conductor portion 37 for a shield internal terminal. In this state, the shielded through-hole conductor portion 36 with the collar is entirely covered with the insulating film 38.

【００３０】次に、図９に示されているように、ベース
２１の上面および下面にはメッキ被膜４２が無電解メッ
キ法によって全体にわたって被着される。メッキ被膜４
２はベース２１における通常内部端子用スルーホール３
９の底で露出した通常内部端子用導体部３４の表面、通
常外部端子用スルーホール４０の底で露出した通常外部
端子用導体部３５の表面および遮蔽内部端子用スルーホ
ール４１の底で露出した遮蔽内部端子用導体部３７の表
面にそれぞれ被着した状態になる。Next, as shown in FIG. 9, the plating film 42 is entirely deposited on the upper surface and the lower surface of the base 21 by the electroless plating method. Plating film 4
2 is a through hole 3 for a normal internal terminal in the base 21
9 exposed on the surface of the conductor portion for normal internal terminal 34 exposed at the bottom of the connector 9, the surface of the conductor portion 35 for normal external terminal exposed on the bottom of the through hole 40 for ordinary external terminals, and the bottom of the through hole 41 for shielded internal terminal. The surface of the conductor portion 37 for the shielded inner terminal is adhered to each surface.

【００３１】続いて、メッキ被膜４２はリソグラフィー
やエッチングによって図１０に示されているようにパタ
ーニングされる。すなわち、メッキ被膜４２の通常内部
端子用導体部３４に対向する部位には通常内部端子４３
が形成され、メッキ被膜４２の通常外部端子用導体部３
５に対向する部位には通常外部端子４４が形成され、メ
ッキ被膜４２の遮蔽内部端子用導体部３７に対向する部
位には遮蔽内部端子４５が形成される。また、鍔付きの
遮蔽スルーホール導体部３６の上側鍔部の上面に被着さ
れた絶縁膜３８の表面には高周波内部端子４６が形成さ
れ、下側鍔部の下面に被着された絶縁膜３８の表面には
高周波外部端子４７が形成され、遮蔽スルーホール導体
部３６の内周面に被着された絶縁膜３８の中空部（スル
ーホール）には高周波スルーホール導体部４８が形成さ
れる。Subsequently, the plating film 42 is patterned by lithography or etching as shown in FIG. That is, the normal internal terminal 43 is provided at a portion of the plated coating 42 facing the normal internal terminal conductor portion 34.
Is formed, and the conductor portion 3 for the normal external terminal of the plated coating 42 is formed.
5, an external terminal 44 is usually formed at a portion opposed to 5, and a shield internal terminal 45 is formed at a portion of the plated coating 42 opposed to the shield internal terminal conductor portion 37. Further, a high-frequency internal terminal 46 is formed on the surface of the insulating film 38 attached to the upper surface of the upper flange portion of the shielded through-hole conductor portion 36 with a collar, and the insulating film attached to the lower surface of the lower flange portion. A high frequency external terminal 47 is formed on the surface of 38, and a high frequency through hole conductor portion 48 is formed in the hollow portion (through hole) of the insulating film 38 attached to the inner peripheral surface of the shield through hole conductor portion 36. .

【００３２】以上のように構成された配線基板２０には
前述したように構成されたチップ１０がＣＣＢされる。
すなわち、配線基板２０の通常内部端子４３、遮蔽内部
端子４５および高周波内部端子４６にはフラックスまた
は半田ペーストがスクリーン印刷法によって塗布され
る。続いて、図１１に示されているように、チップ１０
が配線基板２０の上にアクティブエリア側主面を向けて
載置される。この際、チップ１０の通常電極１３、高周
波電極１４の半田バンプ１５、１６および遮蔽用電極１
７の遮蔽用バンプ１８が配線基板２０の通常内部端子４
３、高周波内部端子４６および遮蔽内部端子４５にそれ
ぞれ整合されて、フラックスまたは半田ペーストによっ
て仮接着される。The chip 10 having the above-described structure is CCBed on the wiring board 20 having the above structure.
That is, the flux or solder paste is applied to the normal internal terminals 43, the shield internal terminals 45, and the high-frequency internal terminals 46 of the wiring board 20 by the screen printing method. Then, as shown in FIG.
Is placed on the wiring board 20 with the active area side main surface facing. At this time, the normal electrode 13 of the chip 10, the solder bumps 15 and 16 of the high-frequency electrode 14 and the shielding electrode 1
The shielding bumps 18 of 7 are the normal internal terminals 4 of the wiring board 20.
3, aligned with the high-frequency internal terminal 46 and the shield internal terminal 45, respectively, and temporarily bonded with flux or solder paste.

【００３３】その後、チップ１０と配線基板２０の組立
体が半田リフロー炉を通されると、図１２に示されてい
るように、チップ１０の通常電極１３および高周波電極
１４に突設された半田バンプ１５、１６が溶融した後に
固化することにより、チップ１０の通常電極１３と配線
基板２０の通常内部端子４３との間には通常線路の一部
を構成する接続端子部（以下、通常継手部という。）４
９が形成され、チップ１０の高周波電極１４と配線基板
２０の高周波内部端子４６との間には高周波線路の一部
を構成する接続端子部（以下、高周波継手部という。）
５０が形成される。また、チップ１０の遮蔽用電極１７
に突設された遮蔽用バンプ１８が溶融した後に固化する
ことにより、チップ１０の遮蔽用電極１７と配線基板２
０の遮蔽内部端子４５との間には同軸構造の遮蔽部を構
成する接続端子部（以下、遮蔽継手部という。）５１が
形成される。After that, when the assembly of the chip 10 and the wiring board 20 is passed through a solder reflow furnace, as shown in FIG. 12, the solder protruding from the normal electrode 13 and the high frequency electrode 14 of the chip 10 is soldered. When the bumps 15 and 16 are melted and then solidified, a connection terminal portion (hereinafter referred to as a normal joint portion) that constitutes a part of a normal line is formed between the normal electrode 13 of the chip 10 and the normal internal terminal 43 of the wiring board 20. Said) 4
9 is formed, and between the high-frequency electrode 14 of the chip 10 and the high-frequency internal terminal 46 of the wiring board 20 forms a part of a high-frequency line (hereinafter, referred to as a high-frequency joint section).
50 is formed. In addition, the shielding electrode 17 of the chip 10
The shielding bumps 18 protruding from the substrate are melted and then solidified, so that the shielding electrodes 17 of the chip 10 and the wiring substrate 2 are formed.
A connection terminal portion (hereinafter, referred to as a shield joint portion) 51 forming a shield portion having a coaxial structure is formed between the shield inner terminal 45 and the shield inner terminal 45.

【００３４】ここで、遮蔽用電極１７、遮蔽内部端子４
５および遮蔽用電極１７に突設された遮蔽用バンプ１８
が周方向が閉じたリング形状に形成されていると、内側
の半田バンプ１６と外側の遮蔽用バンプ１８とが溶融し
た時に空気がエアギャップ１９の内部に閉じ込められる
ため、内側の高周波継手部５０と外側の遮蔽継手部５１
との短絡や、内側の高周波継手部５０および外側の遮蔽
継手部５１の破損等が引き起こされる場合がある。Here, the shielding electrode 17 and the shielding inner terminal 4
5 and the shielding bump 18 protruding from the shielding electrode 17
Is formed in a ring shape whose circumferential direction is closed, air is trapped inside the air gap 19 when the solder bumps 16 on the inside and the shielding bumps 18 on the outside are melted. And outer shield joint 51
May cause a short circuit with the inner side, a high frequency joint portion 50 on the inner side, and a shield joint portion 51 on the outer side may be damaged.

【００３５】しかし、本実施の形態においては、遮蔽用
電極１７、遮蔽内部端子４５および遮蔽用電極１７に突
設された遮蔽用バンプ１８の周方向の一部が切り欠かれ
ていることにより、空気がエアギャップ１９の内部に閉
じ込められる現象を防止することができるため、内側の
高周波継手部５０と外側の遮蔽継手部５１との短絡や、
内側の高周波継手部５０および外側の遮蔽継手部５１の
破損等が引き起こされる事態は未然に防止することがで
きる。However, in the present embodiment, since the shielding electrode 17, the shielding internal terminal 45, and the shielding bump 18 protruding from the shielding electrode 17 are partially cut out in the circumferential direction, Since it is possible to prevent air from being trapped inside the air gap 19, a short circuit between the high-frequency joint section 50 on the inner side and the shield joint section 51 on the outer side,
It is possible to prevent the damage of the inner high-frequency joint portion 50 and the outer shield joint portion 51 from occurring.

【００３６】以上のようにしてチップ１０が配線基板２
０にＣＣＢされた後に、チップ１０は樹脂封止体（図示
せず）によって樹脂封止され、図１２に示されているよ
うに、通常外部端子４４および高周波外部端子４７には
半田ボール５２がそれぞれ溶着される。As described above, the chip 10 is the wiring board 2
After being CCBed to 0, the chip 10 is resin-sealed by a resin sealing body (not shown), and as shown in FIG. 12, the solder balls 52 are provided on the normal external terminals 44 and the high frequency external terminals 47. Each is welded.

【００３７】次に、作用を説明する。Next, the operation will be described.

【００３８】以上のようにして製造されて構成されたＢ
ＧＡ・ＩＣは光通信装置のマザーボード（図示せず）に
半田ボール５２側を向けられた状態で当接され、半田ボ
ール５２群がリフロー半田付けされることにより表面実
装される。ＢＧＡ・ＩＣの運転に際しては、チップ１０
には駆動電力が通常線路のうち電源通路によって供給さ
れ、また、低周波信号は通常線路のうち低周波線路によ
って伝送される。他方、高周波信号は高周波線路によっ
て伝送される。すなわち、高周波信号は高周波外部端子
４７、高周波スルーホール導体部４８、高周波内部端子
４６、高周波継手部５０、高周波電極１４を経由して、
チップ１０と配線基板２０との間で伝送される。B manufactured and constructed as described above
The GA / IC is brought into contact with a mother board (not shown) of the optical communication device with the solder balls 52 side facing, and the solder balls 52 are surface-mounted by reflow soldering. When operating BGA / IC, chip 10
The driving power is supplied to the power supply path of the normal line, and the low-frequency signal is transmitted to the low-frequency line of the normal line. On the other hand, high frequency signals are transmitted by high frequency lines. That is, the high frequency signal passes through the high frequency external terminal 47, the high frequency through hole conductor portion 48, the high frequency internal terminal 46, the high frequency joint portion 50, and the high frequency electrode 14,
It is transmitted between the chip 10 and the wiring board 20.

【００３９】ところで、高周波信号が伝送される高周波
線路においては、高周波数の信号が伝送される際に、隣
接した高周波線路相互間の電磁的結合によってクロスト
ーク・ノイズが発生する。By the way, in a high-frequency line through which a high-frequency signal is transmitted, when a high-frequency signal is transmitted, crosstalk noise occurs due to electromagnetic coupling between adjacent high-frequency lines.

【００４０】しかし、本実施の形態においては、高周波
線路は同軸構造に構成されていることにより、高周波線
路において高周波信号によって発生した強い電磁界によ
る影響は高周波線路の外側に形成されてグランド電位に
維持された遮蔽構造物によって吸収されるため、隣合う
高周波線路相互間の電磁的結合によって生じるクロスト
ーク・ノイズの発生を防止することができる。すなわ
ち、高周波電極１４が遮蔽用電極１７によって、高周波
内部端子４６が遮蔽内部端子４５によって、高周波継手
部５０が遮蔽継手部５１によって、さらに、高周波スル
ーホール導体部４８が遮蔽スルーホール導体部３６によ
ってそれぞれ取り囲まれているため、高周波線路の強い
電磁界の影響が隣の高周波線路に及ぶのを防止すること
ができる。However, in the present embodiment, since the high-frequency line is constructed in the coaxial structure, the influence of the strong electromagnetic field generated by the high-frequency signal in the high-frequency line is formed outside the high-frequency line to the ground potential. Since it is absorbed by the maintained shielding structure, it is possible to prevent generation of crosstalk noise caused by electromagnetic coupling between the adjacent high frequency lines. That is, the high-frequency electrode 14 is the shielding electrode 17, the high-frequency internal terminal 46 is the shielding internal terminal 45, the high-frequency joint portion 50 is the shielding joint portion 51, and the high-frequency through-hole conductor portion 48 is the shielding through-hole conductor portion 36. Since each is surrounded, it is possible to prevent the influence of the strong electromagnetic field of the high-frequency line from reaching the adjacent high-frequency line.

【００４１】前記実施の形態によれば、次の効果が得ら
れる。According to the above embodiment, the following effects can be obtained.

【００４２】1) 高周波線路を同軸構造に構成すること
により、高周波線路において高周波信号によって発生し
た強い電磁界による影響を高周波線路の外側に形成され
てグランド電位に維持された遮蔽構造物によって吸収す
ることができるため、隣合う高周波線路相互間の電磁的
結合によって生じるクロストーク・ノイズを防止するこ
とができる。1) By configuring the high-frequency line in a coaxial structure, the influence of the strong electromagnetic field generated by the high-frequency signal in the high-frequency line is absorbed by the shielding structure formed outside the high-frequency line and maintained at the ground potential. Therefore, it is possible to prevent crosstalk noise caused by electromagnetic coupling between adjacent high frequency lines.

【００４３】2) 高周波電極を遮蔽電極によって、高周
波内部端子を遮蔽端子によって、高周波継手部を遮蔽継
手部によってそれぞれ取り囲むことにより、高周波線路
のチップと配線基板との継手部をＣＣＢによって一括し
て同軸構造に構成することができるため、生産性の低下
を防止することができる。2) By enclosing the high-frequency electrode by the shield electrode, the high-frequency internal terminal by the shield terminal, and the high-frequency joint by the shield joint, respectively, the joint of the chip of the high-frequency line and the wiring board is collectively covered by the CCB. Since the coaxial structure can be formed, it is possible to prevent a decrease in productivity.

【００４４】3) 高周波スルーホール導体部を遮蔽スル
ーホール導体部によって取り囲む同軸構造に構成するこ
とにより、多数個の遮蔽スルーホール導体部をメッキ、
リソグラフィーおよびエッチングによって一括して同時
に形成することができるため、生産性の低下を防止する
ことができる。3) By forming a coaxial structure in which the high frequency through-hole conductor portion is surrounded by the shield through-hole conductor portion, a large number of shield through-hole conductor portions are plated,
Since they can be formed simultaneously by lithography and etching at the same time, a decrease in productivity can be prevented.

【００４５】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

【００４６】例えば、同軸構造に構成するのは高周波線
路に限らず、低周波線路や電源線路を含めてもよい。For example, the coaxial structure is not limited to the high frequency line, but may include a low frequency line and a power line.

【００４７】遮蔽継手部による同軸構造と遮蔽スルーホ
ール導体部による同軸構造は同一の高周波線路に採用す
るに限らず、別々の高周波線路にそれぞれ採用してもよ
い。The coaxial structure of the shield joint portion and the coaxial structure of the shield through-hole conductor portion are not limited to being used in the same high frequency line, but may be used in different high frequency lines.

【００４８】遮蔽電極や遮蔽内部端子が接続される電源
線路は、グランド線路（グランドプレート）に限らず、
駆動線路であってもよい。The power supply line to which the shield electrode and the shield internal terminal are connected is not limited to the ground line (ground plate),
It may be a drive line.

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信機
器に使用される超高周波数信号処理用ＩＣに適用した場
合について説明したが、それに限定されるものではな
く、スーパーコンピュータ等に使用される超高速処理用
のＩＣに適用することができる。また、本発明は単体の
半導体装置のパッケージにおける高周波線路に限らず、
混成集積回路装置における高周波信号伝送用の信号線路
にも適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to the ultra high frequency signal processing IC used in the communication device which is the background field of application has been described, but the invention is not limited thereto. However, it can be applied to an IC for ultra-high speed processing used in a super computer or the like. Further, the present invention is not limited to the high frequency line in the package of the single semiconductor device,
It can also be applied to a signal line for transmitting a high frequency signal in a hybrid integrated circuit device.

【００５０】[0050]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００５１】すなわち、半導体チップの電極と配線基板
の内部端子との間に半田バンプから形成された接続端子
部の外側に半田バンプから形成された遮蔽接続端子部を
同心円に形成することにより、接続端子部の電磁界の影
響を防止することができるため、伝送特性を高めること
ができるとともに、高密度の配線を実現することができ
る。しかも、多数個の遮蔽接続端子部を半田バンプによ
って同時に形成することができるため、生産性の低下を
回避することができる。That is, a shielded connection terminal portion formed of solder bumps is concentrically formed outside the connection terminal portion formed of solder bumps between the electrodes of the semiconductor chip and the internal terminals of the wiring board, thereby connecting the terminals. Since it is possible to prevent the influence of the electromagnetic field of the terminal portion, it is possible to improve the transmission characteristics and realize high-density wiring. Moreover, since a large number of shield connection terminal portions can be simultaneously formed by solder bumps, it is possible to avoid a decrease in productivity.

【００５２】半導体チップが電気的に接続された配線基
板のスルーホール導体部の外側に遮蔽スルーホール導体
部が絶縁膜を挟んで同心円に形成することにより、スル
ーホール導体部の電磁界の影響を防止することができる
ため、伝送特性を高めることができるとともに、高密度
の配線を実現することができる。しかも、多数個の遮蔽
スルーホール導体部をメッキ法やリソグラフィー法およ
びエッチング法に同時に形成することができるため、生
産性の低下を回避することができる。By forming the shield through-hole conductor portion concentrically outside the through-hole conductor portion of the wiring board to which the semiconductor chip is electrically connected, with the insulating film interposed therebetween, the influence of the electromagnetic field of the through-hole conductor portion is reduced. Since this can be prevented, transmission characteristics can be improved and high-density wiring can be realized. Moreover, since a large number of shielded through-hole conductor portions can be simultaneously formed by the plating method, the lithography method and the etching method, it is possible to avoid a decrease in productivity.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施の形態であるＢＧＡ・ＩＣの製
造方法に使用されるチップを示しており、（ａ）は一部
切断正面図、（ｂ）は底面図である。FIG. 1 shows a chip used in a method for manufacturing a BGA IC according to an embodiment of the present invention, (a) is a partially cut front view, and (b) is a bottom view.

【図２】（ａ）はその主要部の詳細を示す正面断面図、
（ｂ）は同じく底面図である。FIG. 2 (a) is a front sectional view showing details of a main part thereof,
(B) is a bottom view of the same.

【図３】本発明の一実施の形態であるＢＧＡ・ＩＣの製
造方法に使用される配線基板を示しており、（ａ）は上
半分が平面図で下半分が底面図、（ｂ）は一部切断正面
図である。3A and 3B show a wiring board used in a method for manufacturing a BGA / IC according to an embodiment of the present invention. FIG. 3A is a plan view of the upper half and a bottom view of the lower half, and FIG. It is a partially cut front view.

【図４】ベース製造工程後の主要部の詳細を示してお
り、（ａ）は正面断面図、（ｂ）は平面図である。4A and 4B show details of a main part after a base manufacturing process, where FIG. 4A is a front sectional view and FIG. 4B is a plan view.

【図５】メッキ被膜被着工程後の主要部の詳細を示して
おり、（ａ）は正面断面図、（ｂ）は平面図である。5A and 5B show details of the main part after the plating film deposition step, where FIG. 5A is a front sectional view and FIG. 5B is a plan view.

【図６】メッキ被膜パターニング工程後の主要部の詳細
を示しており、（ａ）は正面断面図、（ｂ）は平面図で
ある。6A and 6B show details of a main part after a plating film patterning step, where FIG. 6A is a front sectional view and FIG. 6B is a plan view.

【図７】絶縁膜被着工程後の主要部の詳細を示してお
り、（ａ）は正面断面図、（ｂ）は平面図である。7A and 7B show details of a main part after an insulating film deposition step, where FIG. 7A is a front sectional view and FIG. 7B is a plan view.

【図８】絶縁膜パターニング工程後の主要部の詳細を示
しており、（ａ）は正面断面図、（ｂ）は平面図であ
る。8A and 8B show details of a main part after an insulating film patterning step, where FIG. 8A is a front sectional view and FIG. 8B is a plan view.

【図９】メッキ被膜被着工程後の主要部の詳細を示して
おり、（ａ）は正面断面図、（ｂ）は平面図である。9A and 9B show details of a main part after a plating film deposition step, where FIG. 9A is a front sectional view and FIG. 9B is a plan view.

【図１０】メッキ被膜パターニング工程後の主要部の詳
細を示しており、（ａ）は正面断面図、（ｂ）は平面図
である。10A and 10B show details of a main part after the plating film patterning step, where FIG. 10A is a front sectional view and FIG. 10B is a plan view.

【図１１】ＢＧＡ・ＩＣの製造方法におけるＣＣＢ工程
を示しており、（ａ）は平面図、（ｂ）は一部切断正面
図である。FIG. 11 shows a CCB process in a method for manufacturing a BGA / IC, in which (a) is a plan view and (b) is a partially cut front view.

【図１２】本発明の一実施の形態であるＢＧＡ・ＩＣを
示しており、（ａ）は上半分が平面図で下半分が底面
図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。FIG. 12 shows a BGA / IC according to an embodiment of the present invention, in which (a) is a plan view of the upper half and bottom view of the lower half, and (b) is a line bb of (a). FIG.

【符号の説明】[Explanation of symbols]

１０…チップ（半導体チップ）、１１…チップ本体、１
２…パッシベーション膜、１３…通常電極、１４…高周
波電極、１５、１６…半田バンプ、１７…遮蔽用電極、
１７ａ…切欠部、１８…遮蔽用バンプ、１８ａ…スリッ
ト、１９…エアギャップ、２０…配線基板、２１…ベー
ス、２２…グランドプレート、２３…絶縁膜、２４…実
装部、２５…スルーホール導体部（通常内部端子用スル
ーホール導体部）、２６…電気配線、２７…スルーホー
ル導体部（通常外部端子用スルーホール導体部）、３１
…スルーホール、３２…スルーホール導体部（遮蔽内部
端子用スルーホール導体部）、３２ａ…切欠部、３３…
メッキ被膜、３４…通常内部端子用導体部、３５…通常
外部端子用導体部、３６…遮蔽スルーホール導体部、３
７…遮蔽内部端子用導体部、３８…絶縁膜、３９…通常
内部端子用スルーホール、４０…通常外部端子用スルー
ホール、４１…遮蔽内部端子用スルーホール、４２…メ
ッキ被膜、４３…通常内部端子、４４…通常外部端子、
４５…遮蔽内部端子、４６…高周波内部端子、４７…高
周波外部端子、４８…高周波スルーホール導体部、４９
…接続端子部（通常継手部）、５０…接続端子部（高周
波継手部）、５１…遮蔽接続端子部（遮蔽継手部）、５
２…半田ボール。10 ... Chip (semiconductor chip), 11 ... Chip body, 1
2 ... Passivation film, 13 ... Normal electrode, 14 ... High frequency electrode, 15, 16 ... Solder bump, 17 ... Shielding electrode,
17a ... Notch, 18 ... Shielding bump, 18a ... Slit, 19 ... Air gap, 20 ... Wiring board, 21 ... Base, 22 ... Ground plate, 23 ... Insulating film, 24 ... Mounting section, 25 ... Through-hole conductor section (Normally through-hole conductor portion for internal terminal), 26 ... Electrical wiring, 27 ... Through-hole conductor portion (normally through-hole conductor portion for external terminal), 31
... through hole, 32 ... through hole conductor portion (through hole conductor portion for shield internal terminal), 32a ... notch portion, 33 ...
Plating film, 34 ... Normal internal terminal conductor part, 35 ... Normal external terminal conductor part, 36 ... Shielding through-hole conductor part, 3
7 ... Shielding internal terminal conductor part, 38 ... Insulating film, 39 ... Normal internal terminal through hole, 40 ... External terminal through hole, 41 ... Shielding internal terminal through hole, 42 ... Plated film, 43 ... Normal internal Terminal, 44 ... Normal external terminal,
45 ... Shielding internal terminal, 46 ... High frequency internal terminal, 47 ... High frequency external terminal, 48 ... High frequency through-hole conductor part, 49
... connection terminal portion (normal joint portion), 50 ... connection terminal portion (high frequency joint portion), 51 ... shield connection terminal portion (shield joint portion), 5
2 ... Solder balls.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 半導体チップの電極と配線基板の内部端
子との間に半田バンプから形成された接続端子部を備え
ている半導体装置であって、前記接続端子部の外側には
半田バンプから形成された遮蔽接続端子部が同心円に形
成されていることを特徴とする半導体装置。1. A semiconductor device comprising a connection terminal portion formed of a solder bump between an electrode of a semiconductor chip and an internal terminal of a wiring board, wherein the solder bump is formed outside the connection terminal portion. A semiconductor device in which the shielded connection terminal portions formed are concentrically formed. 【請求項２】 前記遮蔽接続端子部は周方向の一部が切
り欠かれていることを特徴とする請求項１に記載の半導
体装置。2. The semiconductor device according to claim 1, wherein a portion of the shield connection terminal portion in the circumferential direction is cut out. 【請求項３】 半導体チップが電気的に接続された配線
基板が基板本体を厚さ方向に貫通したスルーホール導体
部を備えている半導体装置であって、前記スルーホール
導体部の外側には遮蔽スルーホール導体部が絶縁膜を挟
んで同心円に形成されていることを特徴とする半導体装
置。3. A semiconductor device in which a wiring substrate electrically connected to a semiconductor chip includes a through-hole conductor portion that penetrates a substrate body in a thickness direction, and a shield is provided outside the through-hole conductor portion. A semiconductor device, wherein through-hole conductor portions are formed in concentric circles with an insulating film interposed therebetween. 【請求項４】 請求項３に記載の半導体装置の製造方法
であって、前記遮蔽スルーホール導体部が前記基板本体
にスルーホールが穿設された後に、メッキ被膜が前記基
板本体に被着され、このメッキ被膜がパターニングされ
て形成されることを特徴とする半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein a plated coating is applied to the substrate body after the shielded through-hole conductor portion is provided with a through hole in the substrate body. A method for manufacturing a semiconductor device, wherein the plated coating is formed by patterning. 【請求項５】 半導体チップの電極と配線基板の内部端
子との間に半田バンプから形成された接続端子部の外側
には半田バンプから形成された遮蔽接続端子部が同心円
に形成されており、この遮蔽接続端子部の内側の前記接
続端子部が形成された前記内部端子に接続したスルーホ
ール導体部の外側には遮蔽スルーホール導体部が絶縁膜
を挟んで同心円に形成されていることを特徴とする半導
体装置。5. A shield connection terminal portion formed of solder bumps is concentrically formed outside a connection terminal portion formed of solder bumps between an electrode of a semiconductor chip and an internal terminal of a wiring board, A shield through-hole conductor portion is formed concentrically with an insulating film sandwiched outside a through-hole conductor portion connected to the internal terminal in which the connection terminal portion is formed inside the shield connection terminal portion. Semiconductor device.
JP2002044725A 2002-02-21 2002-02-21 Semiconductor device and manufacturing method therefor Pending JP2003243439A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002044725A JP2003243439A (en) 2002-02-21 2002-02-21 Semiconductor device and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002044725A JP2003243439A (en) 2002-02-21 2002-02-21 Semiconductor device and manufacturing method therefor

Publications (1)

Publication Number Publication Date
JP2003243439A true JP2003243439A (en) 2003-08-29

Family

ID=27783985

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002044725A Pending JP2003243439A (en) 2002-02-21 2002-02-21 Semiconductor device and manufacturing method therefor

Country Status (1)

Country Link
JP (1) JP2003243439A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007080863A1 (en) * 2006-01-16 2007-07-19 Nec Corporation Semiconductor device, printed wiring board mounted with such semiconductor device, and connection structure for those
US7808072B2 (en) 2008-03-07 2010-10-05 Hynix Semiconductor Inc. Circuit board having conductive shield member and semiconductor package using the same
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
US9954087B2 (en) 2005-12-28 2018-04-24 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
WO2022044821A1 (en) * 2020-08-26 2022-03-03 株式会社村田製作所 Electronic component, module, and electronic component manufacturing method

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
US9954087B2 (en) 2005-12-28 2018-04-24 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
WO2007080863A1 (en) * 2006-01-16 2007-07-19 Nec Corporation Semiconductor device, printed wiring board mounted with such semiconductor device, and connection structure for those
US8125081B2 (en) 2006-01-16 2012-02-28 Nec Corporation Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these
JP5157455B2 (en) * 2006-01-16 2013-03-06 日本電気株式会社 Semiconductor device
US7808072B2 (en) 2008-03-07 2010-10-05 Hynix Semiconductor Inc. Circuit board having conductive shield member and semiconductor package using the same
US8084839B2 (en) 2008-03-07 2011-12-27 Hynix Semiconductor Inc. Circuit board having conductive shield member and semiconductor package using the same
WO2022044821A1 (en) * 2020-08-26 2022-03-03 株式会社村田製作所 Electronic component, module, and electronic component manufacturing method

Similar Documents

Publication Publication Date Title
US5883335A (en) Electrical connection substrate having a through hole for connecting a chip to an opposite surface of the substrate
US6888240B2 (en) High performance, low cost microelectronic circuit package with interposer
US8633587B2 (en) Package structure
KR100309957B1 (en) Semiconductor device
US6891273B2 (en) Semiconductor package and fabrication method thereof
US20030133274A1 (en) Integrated circuit package and method of manufacture
US20010017411A1 (en) Semiconductor chip and semiconductor device having the chip
JP3214470B2 (en) Multi-chip module and manufacturing method thereof
JP2001319992A (en) Wiring board, semiconductor device, and their manufacturing methods
US20050200006A1 (en) Semiconductor package and fabrication method thereof
JP2005150748A (en) Semiconductor chip package having decoupling capacitor and method for manufacturing same
JP2008172267A (en) Method of manufacturing integrated circuit package and integrated circuit package
JP2002184934A (en) Semiconductor device and manufacturing method thereof
US8802496B2 (en) Substrate for semiconductor package and method of manufacturing thereof
JP3927783B2 (en) Semiconductor parts
JP2006228897A (en) Semiconductor device
JP2003007910A (en) Semiconductor device
JP2003243439A (en) Semiconductor device and manufacturing method therefor
JP2001203300A (en) Board for wiring, semiconductor device and producing method for board for wiring
KR19990029106A (en) Unwired I / O Interface for Gallium Arsenide Integrated Circuits
JP2011187683A (en) Wiring board and semiconductor device
JP4171218B2 (en) Surface mount module
JPH0823047A (en) Bga type semiconductor device
JPH10125721A (en) Semiconductor device
JPH11163217A (en) Semiconductor device