JP2003243422A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
- Publication number
- JP2003243422A JP2003243422A JP2002041773A JP2002041773A JP2003243422A JP 2003243422 A JP2003243422 A JP 2003243422A JP 2002041773 A JP2002041773 A JP 2002041773A JP 2002041773 A JP2002041773 A JP 2002041773A JP 2003243422 A JP2003243422 A JP 2003243422A
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- layer
- semiconductor material
- region
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
する。 【解決手段】N+型SiC基板10上に形成され、該基
板10よりも低いドーパント濃度のN−型エピタキシャ
ル領域20と、該エピタキシャル領域20の表層部の所
定領域に形成され、所定深さを有するN+型ソース領域
30と、エピタキシャル領域20の一主面上の所定領域
に、該エピタキシャル層20に接触するように、炭化珪
素のバンドギャップと異なるバンドギャップを有する半
導体材料により形成されたゲート半導体領域40と、ソ
ース領域30に接触するソース電極60と、ゲート半導
体領域40に電圧を印加するゲート電極と、ドレイン電
極70とを備える。
Description
置及びその製造方法に関する。
ー接合を利用したMESFETの従来例としては、特開
平7−99325号公報に記載されたものがある。図2
2に示すショットキー接合を用いた耐圧1000Vクラ
スのSiC縦型MESFETでは、N+型SiC基板1
9上に、1016cm−3程度の不純物濃度で厚さ数μ
mのN型エピタキシャル層29、それより低不純物濃度
で厚さ1μm程度のN−型エピタキシャル層110が形
成され、エピタキシャル層110の表面層には、N+型
ソース領域39が形成される。また、エピタキシャル層
110の露出面には、SiCとショットキー接合を形成
する電極120が接触している。そのFETの動作は、
ドレイン電極79に電圧を印加した時に、ドレイン電極
79からソース領域39をへてソース電極69へと流れ
る電流を、ショットキー接合によりSiC側に広がる空
乏層で制限する。空乏層の広がりはショットキー電極1
20へ印加するゲート電圧により制御できる。
は、非常に単純な構造でFET動作のSiCデバイスを
作製することができる。しかも、SiC MOSFET
では酸化膜/SiC界面に多量に存在する界面準位の影
響により、チャネルを通るキャリアの移動度が非常に小
さく、チャネル抵抗が大きいという問題があるが、ME
SFETにはMOS構造がなく、キャリアはバルク内部
を通るため、MOSFETに比べて素子のオン抵抗を減
らすことができる。しかし、その構造と作製方法には次
に示すような問題点が存在する。MESFETの作製方
法について、図23に製造工程を示す。まず、(a)に
示すように、N+型SiC基板上に、N型エピタキシャ
ル層29、エピタキシャル層29よりも濃度の薄いN−
型エピタキシャル層110を順に積層する。次に、例え
ばCVD酸化膜からなるマスク材137をパターニング
して形成し、このマスク材137を利用してイオン注入
を行うことで、エピタキシャル層110の表層領域に選
択的にN+型ソース領域39を形成する。その後、マス
ク材137を除去し、イオン注入した原子を活性化する
ためのアニールを行う。次に、(b)に示すように、例
えばNi等の金属をパターニングすることでショットキ
ー電極120を形成する。最後に、(c)に示すよう
に、ソース電極69、ドレイン電極79をそれぞれ形成
して、図22に示すMESFETが完成する。
おいては、ソース領域39とショットキー電極120の
形成において、別々にフォトプロセスによるパターニン
グを用いる必要があった。ソース領域39とショットキ
ー電極120は接触すると、電気的に導通してしまうた
め、これらを別々のパターニングで形成する場合には、
2つのパターンが重ならないように十分注意して設計し
なくてはならない。このため、フォトプロセスの精度の
限界により、しきい値の制御や電流容量を増すためのパ
ターンの微細化に限界(図22のチャネル幅158の微
細化に限界)があり、作製されたMESFETのしきい
値は負電圧になりやすく、ノーマリーオフ特性を得るこ
とが難しいという問題があった。また、MESFETに
用いられるショットキー接合では、金属の種類による固
有の仕事関数が決まっているため、同じ金属では接合に
形成されるビルトインポテンシャルを変えることができ
ず、ノーマリーオフ特性を有するMESFETの作製を
困難なものにしていた。本発明は、低オン抵抗の高耐圧
炭化珪素半導体装置を提供することを目的とする。特
に、ゲート半導体領域に対して、ソース領域がセルフア
ライン方式により形成可能で、チャネルを含むパターン
の微細制御が容易な製造方法を有し、ゲート半導体領域
から広がる空乏層によりドレイン電流の制御を行うこと
のできる、チャネルオフ性に優れた炭化珪素半導体装置
を提供することを目的とする。
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項1記載の炭化珪素半導体
装置は、炭化珪素半導体基板上に形成され、前記基板よ
りも低いドーパント濃度の第一導電型の半導体エピタキ
シャル層と、前記エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第一導電型のソース領域
と、前記エピタキシャル層の一主面上の所定領域に、前
記エピタキシャル層に接触するように、炭化珪素のバン
ドギャップと異なるバンドギャップを有する半導体材料
により形成されたゲート半導体領域と、前記ソース領域
に接触するソース電極と、前記ゲート半導体領域に電圧
を印加するゲート電極と、ドレイン電極とを備えたこと
を特徴とする。また、請求項2記載の炭化珪素半導体装
置は、炭化珪素半導体基板上に形成され、前記基板より
も低いドーパント濃度の第一導電型の半導体エピタキシ
ャル層と、前記エピタキシャル層の表層部の所定領域に
形成され、所定深さを有する第一導電型のソース領域
と、前記エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する溝と、前記溝内に前記エピタキシ
ャル層の表面に接触するように充填される、炭化珪素の
バンドギャップと異なるバンドギャップを有する半導体
材料により形成されたゲート半導体領域と、前記ソース
領域に接触するソース電極と、前記ゲート半導体領域に
電圧を印加するゲート電極と、ドレイン電極とを備えた
ことを特徴とする。また、請求項3記載の炭化珪素半導
体装置は、炭化珪素半導体基板上に形成され、前記基板
よりも低いドーパント濃度の第一導電型の半導体エピタ
キシャル層と、前記エピタキシャル層の表層部の所定領
域に形成され、所定深さを有する第一導電型のソース領
域と、エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する第一の溝と、前記溝内に前記エピ
タキシャル層の表面に接触するように充填される、炭化
珪素のバンドギャップと異なるバンドギャップを有する
半導体材料により形成されたゲート半導体領域と、前記
エピタキシャル層の表層部の所定領域に、前記ソース領
域を貫通して形成され、所定深さを有する第二の溝と、
前記第二の溝内に形成されるソース電極と、前記ゲート
半導体領域に電圧を印加するゲート電極と、ドレイン電
極とを備えたことを特徴とする。また、請求項4記載の
炭化珪素半導体装置は、請求項1乃至3のいずれか記載
の炭化珪素半導体装置において、前記炭化珪素のバンド
ギャップと異なるバンドギャップを有する半導体材料
が、単結晶シリコン、アモルファスシリコン、多結晶シ
リコンの少なくともいずれかであることを特徴とする。
また、請求項5記載の炭化珪素半導体装置は、請求項1
乃至4のいずれか記載の炭化珪素半導体装置において、
前記ゲート半導体領域が、不純物濃度の異なる領域を持
つことを特徴とする。また、請求項6記載の炭化珪素半
導体装置の製造方法は、請求項1記載の炭化珪素半導体
装置の製造方法において、前記エピタキシャル層の一主
面の所定の領域に、炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料層を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層を酸化する工程と、前記酸化した酸化膜
をマスクとする不純物注入により、前記第一導電型のソ
ース領域を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極を接続する工程とを
少なくとも含むことを特徴とする。また、請求項7記載
の炭化珪素半導体装置の製造方法は、請求項1記載の炭
化珪素半導体装置の製造方法において、前記エピタキシ
ャル層の一主面の所定の領域に、炭化珪素のバンドギャ
ップと異なるバンドギャップを有するゲート半導体材料
層を堆積する工程と、前記半導体材料層に不純物を導入
する工程と、前記半導体材料層を選択的にエッチングす
る工程と、前記半導体材料層の端部にサイドウォールを
設ける工程と、前記半導体材料層及び前記サイドウォー
ルをマスクとした不純物注入により、前記第一導電型の
ソース領域を形成する工程と、前記サイドウォールを除
去する工程と、前記半導体材料層にゲート電極を接続す
る工程とを少なくとも含むことを特徴とする。また、請
求項8記載の炭化珪素半導体装置の製造方法は、請求項
1記載の炭化珪素半導体装置の製造方法において、前記
エピタキシャル層の一主面の所定の領域に、炭化珪素の
バンドギャップと異なるバンドギャップを有するゲート
半導体材料層を堆積する工程と、前記半導体材料層に不
純物を導入する工程と、前記半導体材料層を選択的にエ
ッチングする工程と、前記半導体材料層をマスクとした
不純物注入により、前記第一導電型のソース領域を形成
する工程と、前記半導体材料層端の前記ソース領域と接
触する部位に高抵抗層を形成する工程と、前記半導体材
料層にゲート電極を接続する工程とを少なくとも含むこ
とを特徴とする。また、請求項9記載の炭化珪素半導体
装置の製造方法は、請求項2または3記載の炭化珪素半
導体装置の製造方法において、前記エピタキシャル層の
一主面の所定の領域に、所定深さを有する溝を形成する
工程と、前記溝内に前記エピタキシャル層の表面に接触
するように充填される、炭化珪素のバンドギャップと異
なるバンドギャップを有するゲート半導体材料層を堆積
する工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層を酸化する工程と、前記酸化した
酸化膜をマスクとする不純物注入により、前記第一導電
型のソース領域を形成する工程と、前記酸化膜を除去す
る工程と、前記半導体材料層にゲート電極を接続する工
程とを少なくとも含むことを特徴とする。また、請求項
10記載の炭化珪素半導体装置の製造方法は、請求項2
または3記載の炭化珪素半導体装置の製造方法におい
て、前記エピタキシャル層の一主面の所定の領域に、所
定深さを有する溝を形成する工程と、前記溝内に前記エ
ピタキシャル層の表面に接触するように充填される、炭
化珪素のバンドギャップと異なるバンドギャップを有す
るゲート半導体材料層を堆積する工程と、前記半導体材
料層に不純物を導入する工程と、前記半導体材料層を選
択的にエッチングする工程と、前記半導体材料層の端部
にサイドウォールを設ける工程と、前記半導体材料層及
び前記サイドウォールをマスクとする不純物注入によ
り、前記第一導電型のソース領域を形成する工程と、前
記サイドウォールを除去する工程と、前記半導体材料層
にゲート電極を接続する工程とを少なくとも含むことを
特徴とする。また、請求項11記載の炭化珪素半導体装
置の製造方法は、請求項2または3記載の炭化珪素半導
体装置の製造方法において、前記エピタキシャル層の一
主面の所定の領域に、所定深さを有する溝を形成する工
程と、前記溝内に前記エピタキシャル層の表面に接触す
るように充填される、炭化珪素のバンドギャップと異な
るバンドギャップを有するゲート半導体材料層を堆積す
る工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層をマスクとする不純物注入によ
り、前記第一導電型のソース領域を形成する工程と、前
記半導体材料層端の前記ソース領域と接触する部位に高
抵抗層を形成する工程と、前記半導体材料層にゲート電
極を接続する工程とを少なくとも含むことを特徴とす
る。また、請求項12記載の炭化珪素半導体装置の製造
方法は、請求項6乃至11記載の炭化珪素半導体装置の
製造方法において、前記炭化珪素のバンドギャップと異
なるバンドギャップを有するゲート半導体材料が、単結
晶シリコン、アモルファスシリコン、多結晶シリコンの
少なくともいずれかであることを特徴とする。また、請
求項13記載の炭化珪素半導体装置の製造方法は、請求
項6乃至12記載の炭化珪素半導体装置の製造方法にお
いて、前記半導体材料層に、不純物濃度の異なる領域を
形成する工程を有することを特徴とする。
装置では、炭化珪素と異なるバンドギャップを有する半
導体材料により形成されたゲート半導体領域と、炭化珪
素エピタキシャル領域との接触面には、いわゆるヘテロ
接合が形成される。ドレイン電極に高電圧を印加した時
は、このヘテロ接合から炭化珪素エピタキシャル領域へ
と空乏層が広がり、ドレイン電界を緩和するので、高ド
レイン耐圧素子が得られる。また、この空乏層の広がり
は、ゲート電極を通してヘテロ接合に電圧を印加するこ
とで制御できる。本炭化珪素半導体装置では、空乏層が
ドレイン電流を遮断しないオン時には、キャリアはバル
ク中を通過するため、同じく炭化珪素を用いたMOSF
ETに比べてオン抵抗を低減することができる。さら
に、ゲート半導体領域の材料は、炭化珪素と異なるバン
ドギャップを有しているため、ゲート半導体領域と炭化
珪素エピタキシャル層の接触界面には障壁が形成され、
ゲート電圧を印加しても、炭化珪素エピタキシャル領域
へと電流が流れない設計を容易に行うことができる。一
方で、オン時にゲート半導体領域にゲート電圧を印加し
て、ゲート半導体領域を通ってキャリアをエピタキシャ
ル層に注入することで伝導度変調を行い、さらなるオン
抵抗の低減が図れるように設計することも可能である。
以上より、請求項1記載の炭化珪素半導体装置によれ
ば、オン抵抗が極めて小さい高耐圧炭化珪素半導体装置
を得ることができる。また、請求項2記載の炭化珪素半
導体装置によれば、溝ゲート型構造としたことで、請求
項1記載の炭化珪素半導体装置による効果に加え、より
狭い表面積で低オン抵抗化でき、高いチャネル密度とす
ることができる。また、炭化珪素エピタキシャル層を溝
ゲートで挟み込む構造にできるため、挟まれたエピタキ
シャル層は、溝内に形成された炭化珪素と異なるバンド
ギャップを有する半導体材料と、炭化珪素エピタキシャ
ル層の接合に形成されるビルトインポテンシャルによ
り、ゲート電圧を印加していない状態でエピタキシャル
層に空乏層が形成されやく、ノーマリーオフの素子特性
を具しやすい。また、請求項3記載の炭化珪素半導体装
置によれば、第二の溝を形成し、その中にソース電極を
形成することができるため、請求項1および2記載の炭
化珪素半導体装置による効果に加え、より高耐圧用途の
デバイス設計を図ることができる。また、ソース領域に
接続するショットキーダイオードを内蔵した素子を提供
できるため、使途の応用範囲が広い。また、請求項4記
載の炭化珪素半導体装置では、炭化珪素のバンドギャッ
プと異なるバンドギャップを有する半導体材料として、
単結晶シリコン、アモルファスシリコンまた、多結晶シ
リコンの少なくともいずれかを用いる。これらの材料
は、炭化珪素よりもバンドギャップが小さく、炭化珪素
とこれらの材料による接合においては、あたかもショッ
トキー接合のごとき特性が得られる。このため、請求項
1乃至3のいずれか記載の炭化珪素半導体装置におい
て、ゲート半導体材料にこれらの材料を用いると、上記
記載の効果が容易に得られやすい。また、請求項5記載
の炭化珪素半導体装置によれば、ゲート半導体領域の内
部で不純物濃度の異なる領域を任意に設定できるという
利点があり、素子の応用範囲を広めることができる(下
記実施の形態4にて詳細に説明)。また、請求項6記載
の炭化珪素半導体装置の製造方法によれば、請求項1記
載の炭化珪素半導体装置による効果に加え、パターンの
微細化が可能(図1のチャネル幅150が縮小可能)に
なり、ノーマリーオフ特性が得られやすい、という優れ
た効果が得られる。というのは、ゲート半導体材料層を
酸化して形成された酸化膜をマスクに、不純物を炭化珪
素エピタキシャル層へ注入してソース領域を形成でき
る。その結果、ソース領域とゲート半導体領域の、セル
フアライン方式による形成が可能となるからである。な
お、この場合、ソース領域とゲート半導体材料層とが接
触するように形成される。ゲート半導体領域端でソース
領域と接触する部分は、他のゲート半導体領域と異な
り、高抵抗層となっており、ソース領域とゲート半導体
領域とが電気的に導通してしまわない、または電気的に
導通したとしても、若干のゲート電流に対して大きいド
レイン電流を流せるような、ゲイン(ゲート電流に対す
るドレイン電流の利得)の大きい条件にて実用に供され
る。また、請求項7記載の炭化珪素半導体装置の製造方
法によれば、請求項1記載の炭化珪素半導体装置による
効果に加え、パターンの微細化が可能(図1のチャネル
幅150が縮小可能)になり、ノーマリーオフ特性が得
られやすい、という優れた効果が得られる。というの
は、ゲート半導体材料層の端部にサイドウォールを形成
し、ゲート半導体材料層及びサイドウォールをマスク
に、不純物を炭化珪素エピタキシャル層へ注入してソー
ス領域を形成できる。その結果、ソース領域とゲート半
導体領域の、セルフアライン方式による形成が可能とな
るからである。また、請求項8記載の炭化珪素半導体装
置の製造方法によれば、請求項1記載の炭化珪素半導体
装置による効果に加え、パターンの微細化が可能(図4
のチャネル幅159が縮小可能)になり、ノーマリーオ
フ特性が得られやすい、という優れた効果が得られる。
というのは、ゲート半導体材料層をマスクに、不純物を
炭化珪素エピタキシャル層へ注入してソース領域を形成
できる。その結果、ソース領域とゲート半導体領域の、
セルフアライン方式による形成が可能となるからであ
る。また、請求項9記載の炭化珪素半導体装置の製造方
法によれば、請求項2または3記載の炭化珪素半導体装
置による効果に加え、パターンの微細化が可能(図6の
チャネル幅151、図12のチャネル幅154、図14
のチャネル幅156が縮小可能)になり、ノーマリーオ
フ特性が得られやすい、という優れた効果が得られる。
というのは、ゲート半導体材料層を酸化して形成された
酸化膜をマスクに、不純物を炭化珪素エピタキシャル層
へ注入してソース領域を形成できる。その結果、ソース
領域とゲート半導体領域の、セルフアライン方式による
形成が可能となるからである。なお、この場合、ソース
領域とゲート半導体材料層とが接触するように形成され
る。ゲート半導体領域端でソース領域と接触する部分
は、他のゲート半導体領域と異なり、高抵抗層となって
おり、ソース領域とゲート半導体領域とが電気的に導通
してしまわない、または電気的に導通したとしても、若
干のゲート電流に対して大きいドレイン電流を流せるよ
うな、ゲイン(ゲート電流に対するドレイン電流の利
得)の大きい条件にて実用に供される。また、請求項1
0記載の炭化珪素半導体装置の製造方法によれば、請求
項2または3記載の炭化珪素半導体装置による効果に加
え、パターンの微細化が可能(図6のチャネル幅15
1、図12のチャネル幅154、図14のチャネル幅1
56が縮小可能)になり、ノーマリーオフ特性が得られ
やすい、という優れた効果が得られる。というのは、ゲ
ート半導体材料の端部にサイドウォールを形成し、ゲー
ト半導体材料及びサイドウォールをマスクに、不純物を
炭化珪素エピタキシャル層へ注入してソース領域を形成
できる。その結果、ソース領域とゲート半導体領域の、
セルフアライン方式による形成が可能となるからであ
る。また、請求項11記載の発明によれば、請求項2ま
たは3記載炭化珪素半導体装置による効果に加え、パタ
ーンの微細化が可能(図10のチャネル幅153、図1
7のチャネル幅155、図19のチャネル幅157が縮
小可能)になり、ノーマリーオフ特性が得られやすい、
という優れた効果が得られる。というのは、ゲート半導
体材料をマスクに、不純物を炭化珪素エピタキシャル層
へ注入してソース領域を形成できる。その結果、ソース
領域とゲート半導体領域の、セルフアライン方式による
形成が可能となるからである。なお、この場合、ソース
領域とゲート半導体材料層とが接触するように形成され
る。ゲート半導体領域端でソース領域と接触する部分
は、他のゲート半導体領域と異なり、高抵抗層となって
おり、ソース領域とゲート半導体領域とが電気的に導通
してしまわない、または電気的に導通したとしても、若
干のゲート電流に対して大きいドレイン電流を流せるよ
うな、ゲイン(ゲート電流に対するドレイン電流の利
得)の大きい条件にて実用に供される。また、請求項1
2記載の炭化珪素半導体装置の製造方法では、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料として、単結晶シリコン、アモルファスシリコ
ン、多結晶シリコンの少なくともいずれかを用いる。こ
れらの材料は、炭化珪素よりもバンドギャップが小さ
く、炭化珪素とこれらの材料による接合においては、あ
たかもショットキー接合のごとき特性が得られる。この
ため、単結晶シリコン、アモルファスシリコン、または
多結晶シリコンにおいては、炭化珪素基板上への堆積、
または酸化、パターニング、選択的エッチング、選択的
伝導度制御等が容易に行うことができるため、請求項6
乃至11記載の炭化珪素半導体装置の製造方法におい
て、これらの材料を用いることは効果的である。また、
請求項13記載の炭化珪素半導体装置の製造方法によれ
ば、ゲート半導体材料層の内部で不純物濃度の異なる領
域を任意に設定できるという利点があり、素子の応用範
囲を広めることができる(下記実施の形態4にて詳細に
説明)。
て図面に従って説明する。なお、以下の実施の形態で
は、ゲート半導体材料に多結晶シリコンを用いた例で説
明したが、ゲート半導体材料はこの限りではない。ま
た、ここで用いられる炭化珪素(SiC)のポリタイプ
は4Hが代表的であるが、6H、3C等その他のポリタ
イプでも構わない。さらに、本発明の主旨を逸脱しない
範囲での変形を含むことは言うまでもない。 実施の形態1 プレーナ型多結晶シリコン(Poly−Si)ゲートM
ESFET…図1 図1は、本発明の実施の形態1におけるSiCプレーナ
型多結晶シリコンゲートMESFETを示す図である。
図1は、構造単位セルが3つ連続した断面図であり、ド
レイン領域となるN+型SiC基板10上に、N−型エ
ピタキシャル領域(エピタキシャル層)20が積層され
たウエハにおいて、N−型エピタキシャル領域20の所
定の領域に、N+型ソース領域30が形成されている。
そして、エピタキシャル領域20の一主面上の所定領域
には、多結晶シリコンからなるゲート半導体領域(多結
晶シリコン層)40が配置され、ゲート半導体領域40
は、層間絶縁膜50にて覆われている。N+型ソース領
域30上には、ソース電極60が形成されるとともに、
N+型SiC基板10の裏面には、ドレイン電極70が
形成されている。なお、ゲート半導体領域40は、図示
されないところでゲート電極と接続されている。なお、
本実施の形態1の構造は、特許請求の範囲の請求項1に
対応する。すなわち、炭化珪素半導体基板(N+型Si
C基板10)上に形成され、前記基板よりも低いドーパ
ント濃度の第一導電型の半導体エピタキシャル層(N−
型エピタキシャル領域20)と、前記エピタキシャル層
の表層部の所定領域に形成され、所定深さを有する第一
導電型のソース領域(N+型ソース領域30)と、前記
エピタキシャル層の一主面上の所定領域に、前記エピタ
キシャル層に接触するように、炭化珪素のバンドギャッ
プと異なるバンドギャップを有する半導体材料により形
成されたゲート半導体領域(40)と、前記ソース領域
に接触するソース電極(60)と、前記ゲート半導体領
域に電圧を印加するゲート電極(図示省略)と、ドレイ
ン電極(70)とを備えたことを特徴とする。また、本
実施の形態1の構造は、特許請求の範囲の請求項4にも
対応する。すなわち、前記炭化珪素のバンドギャップと
異なるバンドギャップを有する半導体材料が、単結晶シ
リコン、アモルファスシリコン、多結晶シリコンの少な
くともいずれかであることを特徴とする。ここでは、多
結晶シリコンの場合である。
多結晶シリコンゲートMESFETの製造方法の一例
を、図2の(a)〜(f)、さらに図3の(a)〜
(f)の断面図を用いて説明する。 図2:多結晶シリコン層の酸化によるセルフアライン まず、図2の(a)の工程においては、N+型SiC基
板10の上に、例えば不純物濃度が1014〜1018
cm−3、厚さが1〜100μmのN−型SiCエピタ
キシャル領域20が形成されている。図2(b)の工程
においては、エピタキシャル領域20に対して犠牲酸化
を行い、その犠牲酸化膜を除去した後に、多結晶シリコ
ン層を厚さ例えば0.1〜10μm程度、減圧CVD法
を用いてエピタキシャル領域20上に堆積する。次に、
多結晶シリコン層に所望の不純物を導入する。不純物の
導入方法としては、堆積した多結晶シリコン層のさらに
上に、高濃度にドーピングされた堆積膜を堆積し、90
0〜1000℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン層中に熱拡散させるか、またはイオン注
入により不純物を直接多結晶シリコン層中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
この場合には、一般的な気相拡散法を用いることができ
る。具体的には、拡散炉において、不純物をガスとして
キャリアガスとともに導入する。ガスの比率は、マスフ
ローコントローラを用いたガス混合装置により精密に制
御できる。キャリアガスは通常アルゴンなどの不活性ガ
スが用いられる。その後、多結晶シリコン層のパターニ
ングを行って、ゲート半導体領域40を形成する。な
お、本例では、多結晶シリコン層を堆積した直後に、不
純物を多結晶シリコン層中にドーピングする例で説明し
たが、例えば多結晶シリコン層のパターニングを先に行
ってから不純物をドーピングしてもよい。図2(c)の
工程においては、多結晶シリコン層が例えば5000Å
程度酸化されるような酸化条件(例えば1100℃のウ
エット酸化なら90分程度)下に試料を投じ、多結晶シ
リコン層40の表層に、例えば厚さ5000Åの多結晶
シリコン酸化膜80を形成する。このときSiCエピタ
キシャル領域20の、多結晶シリコン層40が堆積され
ていないむきだしの部分は、ほとんど酸化されない。そ
の後、この酸化膜80をマスクに用いて、例えば燐イオ
ンを注入し、N+型ソース領域30を形成する。N型不
純物としては燐の他に窒素、ヒ素などを用いてもよい。
図2(d)の工程においては、多結晶シリコン酸化膜8
0を例えばHF溶液等で除去した後に、イオン注入した
不純物を活性化させるために1200℃程度のアニール
を行う。以上により、ゲート半導体領域40に対してソ
ース領域30がセルフアライン方式で形成された。な
お、従来のMESFETでは、ゲート半導体領域にショ
ットキー金属を用いているため、作製プロセスにおいて
500℃程度以上の高温にさらすことができない。この
ため、ソース領域をイオン注入で形成した後のアニール
処理を金属の付いた試料では行うことができないので、
従来のMESFETでは、セルフアラインできない。一
方で、本発明によるMESFETでは、ゲート半導体領
域に、炭化珪素と異なるバンドギャップを有する、例え
ば多結晶シリコンを用いているため、このようなセルフ
アラインプロセスが可能となる。活性化アニールの温度
については、SiC中のN型不純物に対しては1200
℃程度で十分活性化可能であり、ソース領域を形成でき
る。なお、SiC中のP型不純物に対しては1600℃
以上の熱処理温度が必要である。図2(e)の工程にお
いては、層間絶縁膜50を形成した後に、コンタクトホ
ールを開孔し、N+型ソース領域30上にソース電極6
0を形成する。図2(f)の工程においては、SiC基
板10の裏面にドレイン電極70として金属膜を蒸着
し、例えば600〜1300℃程度で熱処理してオーミ
ック電極とする。特に図示しないが、ゲート半導体領域
40はゲート電極と接続される。このようにして、図1
に示す炭化珪素半導体装置が完成する。なお、本実施の
形態1のこの製造方法は、特許請求の範囲の請求項6に
対応する。すなわち、前記エピタキシャル層(N−型エ
ピタキシャル領域20)の一主面の所定の領域に、炭化
珪素のバンドギャップと異なるバンドギャップを有する
ゲート半導体材料層(多結晶シリコン層40)を堆積す
る工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層を酸化する工程と、前記酸化した
酸化膜(多結晶シリコン酸化膜80)をマスクとする不
純物注入により、前記第一導電型のソース領域(N+型
ソース領域30)を形成する工程と、前記酸化膜を除去
する工程と、前記半導体材料層にゲート電極(図示省
略)を接続する工程とを少なくとも含むことを特徴とす
る。また、本実施の形態1のこの製造方法は、特許請求
の範囲の請求項12にも対応する。すなわち、前記炭化
珪素のバンドギャップと異なるバンドギャップを有する
ゲート半導体材料が、単結晶シリコン、アモルファスシ
リコン、多結晶シリコンの少なくともいずれかであるこ
とを特徴とする。ここでは、多結晶シリコンの場合であ
る。
ライン 図3の(a)、(b)の工程は、図2(a)、(b)の
工程と同じである。図3(c)の工程においては、例え
ば厚さ5000Å程度のCVD酸化膜90を堆積し、図
3(d)の工程においては、例えば四フッ化炭素(CF
4)と酸素(O2)との混合ガスを用いた異方性の反応
性イオンエッチングによりCVD酸化膜90をエッチン
グし、多結晶シリコン層41の端部にサイドウォール9
0を残す。その後、このサイドウォール90をマスクに
用いて、例えば燐イオンを注入し、N+型ソース領域3
1を形成する。N型不純物としては燐の他に窒素、ヒ素
などを用いてもよい。図3(e)の工程においては、サ
イドウォール90を例えばHF溶液等で除去した後に、
イオン注入した不純物を活性化させるために1200℃
程度のアニールを行う。以上により、ゲート半導体領域
41に対してソース領域31がセルフアライン方式で形
成された。図3(f)の工程においては、層間絶縁膜5
1を形成した後にコンタクトホールを開孔し、N+型ソ
ース領域31上にソース電極61を形成する。また、S
iC基板11裏面にドレイン電極71として金属膜を蒸
着し、例えば600〜1300℃程度で熱処理してオー
ミック電極とする。特に図示しないが、ゲート半導体領
域41はゲート電極と接続される。このようにして、図
1に示す炭化珪素半導体装置が完成する。なお、本実施
の形態1のこの製造方法は、特許請求の範囲の請求項7
に対応する。すなわち、前記エピタキシャル層(N−型
エピタキシャル領域21)の一主面の所定の領域に、炭
化珪素のバンドギャップと異なるバンドギャップを有す
るゲート半導体材料層(多結晶シリコン層41)を堆積
する工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層の端部にサイドウォール(90)
を設ける工程と、前記半導体材料層及び前記サイドウォ
ールをマスクとした不純物注入により、前記第一導電型
のソース領域(N+型ソース領域31)を形成する工程
と、前記サイドウォールを除去する工程と、前記半導体
材料層にゲート電極(図示省略)を接続する工程とを少
なくとも含むことを特徴とする。以上説明してきたよう
に、この発明によれば、多結晶シリコン層40を酸化し
て形成された酸化膜80をマスクに、または多結晶シリ
コン層41の端部に形成されたサイドウォール90をマ
スクに、ソース領域30、31をセルフアライン方式に
て形成できるため、パターンの微細化が可能(図1のチ
ャネル幅150が縮小可能)になり、ノーマリーオフ特
性が得られやすい、という優れた効果が得られる。
いて説明する。多結晶シリコン層からなるゲート半導体
領域40とSiCエピタキシャル領域20との接合界面
には、それぞれのバンドギャップ、フェルミレベルと電
子親和力を反映した障壁が形成される。そして、この障
壁からバルク内部へ形成される空乏層の広がりは、接合
に印加する電圧により制御することができる。すなわ
ち、ドレイン電極70とソース電極60との間に電圧が
印加された状態で、ゲート半導体領域40とSiCエピ
タキシャル領域20との接合から広がる空乏層がキャリ
アを遮断すれば、素子はオフ状態になる。一方で、ゲー
ト電圧を変化させ、キャリアがソース電極60からドレ
イン電極70へと流れ込むように空乏層の広がりを抑え
ることで、素子はオン状態にスイッチングされる。オン
時には、キャリアはバルク中を通過するため、同じく炭
化珪素を用いたMOSFETに比べてオン抵抗を低減す
ることができる。なお、このとき、素子の耐圧は、ゲー
ト半導体領域40とSiCエピタキシャル領域20の接
合に形成される障壁の高さと、エピタキシャル領域20
の濃度、深さの条件にて決まるため、接合に形成される
障壁の高さを十分大きく取れば、エピタキシャル領域2
0の濃度と厚さで決まるアバランシェブレークダウンま
でドレイン耐圧を大きくすることができる。
型多結晶シリコンゲートMESFETを示す図である。
図1との相違は、N+型ソース領域3がゲート半導体領
域4に接触するように形成されていることである。次
に、本実施の形態2のSiCプレーナ型多結晶シリコン
ゲートMESFETの製造方法の一例を、図5の(a)
〜(f)を用いて説明する。 図5:多結晶シリコン層によるセルフアライン 図5の(a)、(b)の工程は、図2(a)、(b)の
工程と同じである。図5(c)の工程においては、多結
晶シリコン層4をマスクに用いて、例えば燐イオンを注
入し、N+型ソース領域3を形成する。N型不純物とし
ては燐の他に窒素、ヒ素などを用いてもよい。
コン層4端のソース領域3と接触する部位に高抵抗多結
晶シリコン層160を形成する。方法としては、マスク
材170を用いて、高濃度にドーピングされた堆積膜を
堆積し、900〜1000℃程度の熱処理により堆積膜
中の不純物を多結晶シリコン層160中に熱拡散させる
か、またはイオン注入により不純物を直接多結晶シリコ
ン層160中に導入してもよい。さらに、気相からの不
純物の導入も可能である。なお、導入される不純物種と
その量は、多結晶シリコン層160が高抵抗となるよう
に選択される。図5(e)の工程においては、層間絶縁
膜5を形成した後にコンタクトホールを開孔し、N+型
ソース領域3上にソース電極6を形成する。図5(f)
の工程においては、SiC基板1裏面にドレイン電極7
として金属膜を蒸着し、例えば600〜1300℃程度
で熱処理してオーミック電極とする。特に図示しない
が、ゲート半導体領域4はゲート電極と接続される。こ
のようにして、図4に示す炭化珪素半導体装置が完成す
る。なお、本実施の形態2のこの製造方法は、特許請求
の範囲の請求項8に対応する。すなわち、前記エピタキ
シャル層(N−型エピタキシャル領域21)の一主面の
所定の領域に、炭化珪素のバンドギャップと異なるバン
ドギャップを有するゲート半導体材料層(多結晶シリコ
ン層4)を堆積する工程と、前記半導体材料層に不純物
を導入する工程と、前記半導体材料層を選択的にエッチ
ングする工程と、前記半導体材料層をマスクとした不純
物注入により、前記第一導電型のソース領域(N+型ソ
ース領域3)を形成する工程と、前記半導体材料層端の
前記ソース領域と接触する部位に高抵抗層(高抵抗多結
晶シリコン層160)を形成する工程と、前記半導体材
料層にゲート電極(図示省略)を接続する工程とを少な
くとも含むことを特徴とする。以上説明してきたよう
に、この発明によれば、多結晶シリコン層4をマスクに
ソース領域3をセルフアライン方式にて形成できるた
め、パターンの微細化が可能(図4のチャネル幅159
が縮小可能)になり、ノーマリーオフ特性が得られやす
い、という優れた効果が得られる。次に、この炭化珪素
半導体装置の動作について説明する。図1との相違は、
N +型ソース領域3がゲート半導体領域4に接触するよ
うに形成されている点である。このため、本実施の形態
2における炭化珪素半導体装置は、ゲート半導体領域4
端でソース領域3と接触する部分は、他のゲート半導体
領域と異なり、高抵抗層となっており、ソース領域3と
ゲート半導体領域4とが電気的に導通してしまわない、
または電気的に導通したとしても、若干のゲート電流に
対して大きいドレイン電流を流せるような、ゲイン(ゲ
ート電流に対するドレイン電流の利得)の大きい条件に
て実用に供される。
図6 図6は、本発明の実施の形態3におけるSiC溝型多結
晶シリコンゲートMESFETを示す図である。図6
は、構造単位セルが3つ連続した断面図であり、ドレイ
ン領域となるN+型SiC基板12上に、N−型エピタ
キシャル領域22が積層されたウエハにおいて、N−型
エピタキシャル領域22の所定の領域にN +型ソース領
域32が形成されている。そして、エピタキシャル領域
22の一主面上の所定領域には、所定深さを有する溝1
00が形成され、多結晶シリコン層からなるゲート半導
体領域(多結晶シリコン層)42が溝100内に充填さ
れている。ゲート半導体領域42は、層間絶縁膜52に
て覆われている。N+型ソース領域32上にはソース電
極62が形成されるとともに、N+型SiC基板12の
裏面にはドレイン電極72が形成されている。なお、ゲ
ート半導体領域42は図示されないところでゲート電極
と接続されている。なお、本実施の形態3の構造は、特
許請求の範囲の請求項2に対応する。すなわち、炭化珪
素半導体基板(N+型SiC基板12)上に形成され、
前記基板よりも低いドーパント濃度の第一導電型の半導
体エピタキシャル層(N−型エピタキシャル領域22)
と、前記エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する第一導電型のソース領域(N+型
ソース領域32)と、前記エピタキシャル層の表層部の
所定領域に形成され、所定深さを有する溝(100)
と、前記溝内に前記エピタキシャル層の表面に接触する
ように充填される、炭化珪素のバンドギャップと異なる
バンドギャップを有する半導体材料により形成されたゲ
ート半導体領域(42)と、前記ソース領域に接触する
ソース電極(62)と、前記ゲート半導体領域に電圧を
印加するゲート電極(図示省略)と、ドレイン電極(7
2)とを備えたことを特徴とする。
シリコンゲートMESFETの製造方法の一例を、図7
の(a)〜(f)を用いて説明する。 図7:多結晶シリコン層の酸化によるセルフアライン まず、図7の(a)の工程においては、N+型SiC基
板12の上に、例えば不純物濃度が1014〜1018
cm−3、厚さが1〜100μmのN−型SiCエピタ
キシャル領域22が形成されている。図7(b)の工程
においては、マスク材130を用いて例えば0.1〜1
0μmの深さの溝100を形成する。図7(c)の工程
においては、溝100形成後のエピタキシャル領域22
に対して犠牲酸化を行い、その犠牲酸化膜を除去した後
に、多結晶シリコン層を例えば0.1〜10μm程度、
減圧CVD法を用いてエピタキシャル領域22上に堆積
する。このとき、溝100内には多結晶シリコン層が充
填される。次に、多結晶シリコンに所望の不純物を導入
する。方法としては、堆積した多結晶シリコン層のさら
に上に、高濃度にドーピングされた堆積膜を堆積し、9
00〜1000℃程度の熱処理により堆積膜中の不純物
を多結晶シリコン層中に熱拡散させるか、またはイオン
注入により不純物を直接多結晶シリコン中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲ
ート半導体領域42を形成する。なお、本例では、多結
晶シリコン層を堆積した直後に、不純物を多結晶シリコ
ン層中にドーピングする例で説明したが、例えば多結晶
シリコンのパターニングを先に行ってから不純物をドー
ピングしてもよい。図7(d)の工程においては、多結
晶シリコン層が例えば5000Å程度酸化されるような
酸化条件(例えば1100℃のウエット酸化なら90分
程度)下に試料を投じ、多結晶シリコン層42の表層
に、例えば厚さ5000Åの多結晶シリコン酸化膜81
を形成する。このとき、SiCエピタキシャル領域22
の、多結晶シリコン層が堆積されていないむきだしの部
分は、ほとんど酸化されない。その後、この酸化膜81
をマスクに用いて、例えば燐イオンを注入し、N+型ソ
ース領域32を形成する。N型不純物としては燐の他に
窒素、ヒ素などを用いてもよい。図7(e)の工程にお
いては、多結晶シリコン酸化膜81を例えばHF溶液等
で除去した後に、イオン注入した不純物を活性化させる
ために1200℃程度のアニールを行う。以上により、
ゲート半導体領域42に対してソース領域32がセルフ
アライン方式で形成された。図7(f)の工程において
は、層間絶縁膜52を形成した後に、コンタクトホール
を開孔し、N+型ソース領域32上にソース電極62を
形成する。また、SiC基板12の裏面にドレイン電極
72として金属膜を蒸着し、例えば600〜1300℃
程度で熱処理してオーミック電極とする。特に図示しな
いが、ゲート半導体領域42はゲート電極と接続され
る。このようにして、図6に示す炭化珪素半導体装置が
完成する。なお、本実施の形態3のこの製造方法は、特
許請求の範囲の請求項9に対応する。すなわち、前記エ
ピタキシャル層(N−型SiCエピタキシャル領域2
2)の一主面の所定の領域に、所定深さを有する溝(1
00)を形成する工程と、前記溝内に前記エピタキシャ
ル層の表面に接触するように充填される、炭化珪素のバ
ンドギャップと異なるバンドギャップを有するゲート半
導体材料層(多結晶シリコン層42)を堆積する工程
と、前記半導体材料層に不純物を導入する工程と、前記
半導体材料層を選択的にエッチングする工程と、前記半
導体材料層を酸化する工程と、前記酸化した酸化膜(多
結晶シリコン酸化膜81)をマスクとする不純物注入に
より、前記第一導電型のソース領域(N+型ソース領域
32)を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極(図示省略)を接続
する工程とを少なくとも含むことを特徴とする。なお、
本製造方法の実施の形態では、多結晶シリコン層を酸化
し、形成された酸化膜をマスクにソース領域をセルフア
ライン方式にて形成する方法で説明したが、多結晶シリ
コン層の端部にサイドウォールを形成し、そのサイドウ
ォールをマスクにソース領域をセルフアライン方式で形
成してもよい。なお、本実施の形態3において、多結晶
シリコン層の端部にサイドウォールを形成する場合は、
特許請求の範囲の請求項10に対応する。すなわち、前
記エピタキシャル層(N−型SiCエピタキシャル領域
22)の一主面の所定の領域に、所定深さを有する溝
(100)を形成する工程と、前記溝内に前記エピタキ
シャル層の表面に接触するように充填される、炭化珪素
のバンドギャップと異なるバンドギャップを有するゲー
ト半導体材料層(多結晶シリコン層42)を堆積する工
程と、前記半導体材料層に不純物を導入する工程と、前
記半導体材料層を選択的にエッチングする工程と、前記
半導体材料層の端部にサイドウォール(図示省略。実施
の形態1の図3参照)を設ける工程と、前記半導体材料
層及び前記サイドウォールをマスクとする不純物注入に
より、前記第一導電型のソース領域(N+型ソース領域
32)を形成する工程と、前記サイドウォールを除去す
る工程と、前記半導体材料層にゲート電極(図示省略)
を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シ
リコン層42を酸化して形成された酸化膜81をマスク
に、ソース領域32をセルフアライン方式にて形成でき
るため、パターンの微細化が可能(図6のチャネル幅1
51が縮小可能)になり、ノーマリーオフ特性が得られ
やすい、という優れた効果が得られる。次に、この炭化
珪素半導体装置の動作について説明する。溝100内に
充填される多結晶シリコンからなるゲート半導体領域4
2と、SiCエピタキシャル領域22との接合界面に
は、それぞれのバンドギャップ、フェルミレベルと電子
親和力を反映した障壁が形成される。そして、この障壁
からバルク内部へ形成される空乏層の広がりは、接合に
印加する電圧により制御することができる。すなわち、
ドレイン電極72とソース電極62との間に電圧が印加
された状態で、ゲート半導体領域42とSiCエピタキ
シャル領域22との接合から広がる空乏層がキャリアを
遮断すれば、素子はオフ状態になる。特に、本発明によ
り、図6のチャネル幅151が縮小可能となり、ゲート
半導体領域42とエピタキシャル領域22との接合に生
じるビルトインポテンシャルによりチャネル幅151が
容易に空乏化されるため、ゲートに電圧を印加していな
くてもドレイン電流を遮断できる、いわゆるノーマリー
オフ特性が得られやすい。一方で、ゲート電圧を変化さ
せ、キャリアがソース電極62からドレイン電極72へ
と流れ込むように空乏層の広がりを抑えることで、素子
はオン状態にスイッチングされる。オン時には、キャリ
アはバルク中を通過するため、同じく炭化珪素を用いた
MOSFETに比べてオン抵抗を低減することができ
る。なお、このとき素子の耐圧は、ゲート半導体領域4
2とSiCエピタキシャル領域22の接合に形成される
障壁の高さと、エピタキシャル領域22の濃度、深さの
条件にて決まるため、接合に形成される障壁の高さを十
分大きく取れば、エピタキシャル領域22の濃度と厚さ
で決まるアバランシェブレークダウンまでドレイン耐圧
を大きくすることができる。
晶シリコンゲートMESFETを示す図である。図6と
の相違は、溝101内に充填される多結晶シリコン層が
不純物濃度の異なる領域を有していることであり、溝1
01の下部にはN−型多結晶シリコン層43が、溝上部
にはP+型多結晶シリコン層44が充填されている。な
お、本実施の形態4の構造は、特許請求の範囲の請求項
5に対応する。すなわち、前記ゲート半導体領域が、不
純物濃度の異なる領域(N−型多結晶シリコン層43と
P+型多結晶シリコン層44)を持つことを特徴とす
る。次に、本実施の形態のSiC溝型多結晶シリコンゲ
ートMESFETの製造方法の一例を、図9の(a)〜
(f)を用いて説明する。 図9:多結晶シリコン層の酸化によるセルフアライン 図9の(a)、(b)の工程は、図7(a)、(b)の
工程と同じである。図9(c)の工程においては、溝1
01形成後のN−型SiCエピタキシャル領域23に対
して犠牲酸化を行い、その犠牲酸化膜を除去した後に、
多結晶シリコン層を例えば0.1〜10μm程度、減圧
CVD法を用いてエピタキシャル領域23上に堆積す
る。このとき、溝101内には多結晶シリコン層が充填
される。次に、多結晶シリコン層に所望の不純物を導入
し、N−型多結晶シリコン層となるようにする。方法と
しては、堆積した多結晶シリコンのさらに上に、燐ドー
プされた堆積膜を堆積し、900〜1000℃程度の熱
処理により堆積膜中の不純物を多結晶シリコン中に熱拡
散させるか、またはイオン注入により不純物を直接多結
晶シリコン中に導入してもよい。さらに、気相からの不
純物の導入も可能である。その後、多結晶シリコン層の
パターニングを行って、N−型多結晶シリコン層43を
形成する。なお、本例では、多結晶シリコン層を堆積し
た直後に、不純物を多結晶シリコン層中にドーピングす
る例で説明したが、例えば多結晶シリコン層のパターニ
ングを先に行ってから不純物をドーピングしてもよい。
図9(d)の工程においては、多結晶シリコン層が例え
ば5000Å程度酸化されるような酸化条件(例えば1
100℃のウエット酸化なら90分程度)下に試料を投
じ、多結晶シリコン層43の表層に、例えば厚さ500
0Åの多結晶シリコン酸化膜82を形成する。このと
き、SiCエピタキシャル領域23の、多結晶シリコン
層が堆積されていないむきだしの部分は、ほとんど酸化
されない。その後、この酸化膜82をマスクに用いて、
例えば燐イオンを注入し、N+型ソース領域33を形成
する。N型不純物としては燐の他に窒素、ヒ素などを用
いてもよい。図9(e)の工程においては、多結晶シリ
コン酸化膜82を例えばHF溶液等で除去した後に、イ
オン注入した不純物を活性化させるために1200℃程
度のアニールを行う。以上により、N−型多結晶シリコ
ン層43に対してソース領域33がセルフアライン方式
で形成された。次に、N−型多結晶シリコン層43にP
型不純物を導入し、P+型多結晶シリコン層44を形成
する。方法としては、堆積した多結晶シリコンのさらに
上に、B(ボロン)ドープされた堆積膜を堆積し、90
0〜1000℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン中に熱拡散させるか、またはイオン注入
により不純物を直接多結晶シリコン中に導入してもよ
い。さらに、気相からの不純物の導入も可能である。な
お、本例では、不純物を活性化させるためのアニールを
行ってから多結晶シリコン層中にドーピングする順番で
説明したが、多結晶シリコン層中にドーピングを行って
からアニールを行ってもよい。また、本例では、N−型
多結晶シリコン層43を先に形成し、N−型多結晶シリ
コン層43にドーピングを行ってP+型多結晶シリコン
層44を形成したが、作製方法はこの限りではない。多
結晶シリコン層の不純物濃度については、本例では、溝
下部にN−型多結晶シリコン層43が、溝上部にはP+
型多結晶シリコン層44が充填される例で説明したが、
この他にも任意に設計できることは言うまでもない。図
9(f)の工程においては、層間絶縁膜53を形成した
後に、コンタクトホールを開孔し、N+型ソース領域3
3上にソース電極63を形成する。また、SiC基板1
3の裏面にドレイン電極73として金属膜を蒸着し、例
えば600〜1300℃程度で熱処理してオーミック電
極とする。特に図示しないが、ゲート半導体領域44は
ゲート電極と接続される。このようにして、図8に示す
炭化珪素半導体装置が完成する。なお、本実施の形態4
のこの製造方法は、特許請求の範囲の請求項9に対応す
る。すなわち、前記エピタキシャル層(N−型SiCエ
ピタキシャル領域23)の一主面の所定の領域に、所定
深さを有する溝(101)を形成する工程と、前記溝内
に前記エピタキシャル層の表面に接触するように充填さ
れる、炭化珪素のバンドギャップと異なるバンドギャッ
プを有するゲート半導体材料層(N−型多結晶シリコン
層43)を堆積する工程と、前記半導体材料層に不純物
を導入する工程と、前記半導体材料層を選択的にエッチ
ングする工程と、前記半導体材料層を酸化する工程と、
前記酸化した酸化膜(多結晶シリコン酸化膜82)をマ
スクとする不純物注入により、前記第一導電型のソース
領域(N+型ソース領域33)を形成する工程と、前記
酸化膜を除去する工程と、前記半導体材料層にゲート電
極(図示省略)を接続する工程とを少なくとも含むこと
を特徴とする。また、本実施の形態4のこの製造方法
は、特許請求の範囲の請求項13にも対応する。すなわ
ち、前記半導体材料層に、不純物濃度の異なる領域を形
成する工程(N−型多結晶シリコン層43にドーピング
を行ってP+型多結晶シリコン層44を形成する工程)
を有することを特徴とする。なお、本製造方法の実施の
形態では、多結晶シリコン層を酸化し、形成された酸化
膜をマスクにソース領域をセルフアライン方式にて形成
する方法で説明したが、多結晶シリコン層の端部にサイ
ドウォールを形成し、そのサイドウォールをマスクにソ
ース領域をセルフアライン方式で形成してもよい。以上
説明してきたように、この発明によれば、多結晶シリコ
ン層43を酸化して形成された酸化膜82をマスクに、
ソース領域33をセルフアライン方式にて形成できるた
め、パターンの微細化が可能(図8のチャネル幅152
が縮小可能)になり、ノーマリーオフ特性が得られやす
い、という優れた効果が得られる。次に、この炭化珪素
半導体装置の動作について説明する。図6との相違は、
溝101内に充填される多結晶シリコン層が不純物濃度
の異なる領域を有している点であり、溝下部にN−型多
結晶シリコン層43が、溝上部にはP+型多結晶シリコ
ン層44が充填されている。N−型多結晶シリコン層4
3は、例えばN−型SiCとの接合に形成される障壁が
大きいため、ドレイン耐圧を大きく設計できる。また、
P+型多結晶シリコン層44は、N−型SiCとの接合
に形成されるビルトインポテンシャルが大きいため、チ
ャネル幅152のオフ性に優れ、ノーマリーオフ特性が
得られやすい。本実施の形態4は、ゲート半導体材料内
部で不純物濃度の異なる領域を任意に設定できるという
本発明の利点をいかした例であり、素子の性能を向上さ
せることができる。
結晶シリコンゲートMESFETを示す図である。図6
との相違は、N+型ソース領域34がゲート半導体領域
45に接触するように形成されていることである。次
に、本実施の形態のSiC溝型多結晶シリコンゲートM
ESFETの製造方法の一例を、図11の(a)〜
(f)を用いて説明する。 図11:多結晶シリコン層によるセルフアライン 図11の(a)〜(c)の工程は、図7(a)〜(c)
の工程と同じである。図11(d)の工程においては、
多結晶シリコン層45をマスクに用いて、例えば燐イオ
ンを注入し、N+型ソース領域34を形成する。N型不
純物としては燐の他に窒素、ヒ素などを用いてもよい。
図11(e)の工程においては、多結晶シリコン層45
端のソース領域34と接触する部位に高抵抗多結晶シリ
コン層161を形成する。方法としては、マスク材17
1を用いて、高濃度にドーピングされた堆積膜を堆積
し、900〜1000℃程度の熱処理により堆積膜中の
不純物を多結晶シリコン層161中に熱拡散させるか、
またはイオン注入により不純物を直接多結晶シリコン層
161中に導入してもよい。さらに、気相からの不純物
の導入も可能である。なお、導入される不純物種とその
量は、多結晶シリコン層161が高抵抗となるように選
択される。図11(f)の工程は、図7(f)の工程と
同じである。このようにして、図10に示す炭化珪素半
導体装置が完成する。以上説明してきたように、この発
明によれば、多結晶シリコン層45をマスクに、ソース
領域34をセルフアライン方式にて形成できるため、パ
ターンの微細化が可能(図10のチャネル幅153が縮
小可能)になり、ノーマリーオフ特性が得られやすい、
という優れた効果が得られる。なお、本実施の形態5の
この製造方法は、特許請求の範囲の請求項11に対応す
る。すなわち、前記エピタキシャル層(N−型SiCエ
ピタキシャル層24)の一主面の所定の領域に、所定深
さを有する溝(102)を形成する工程と、前記溝内に
前記エピタキシャル層の表面に接触するように充填され
る、炭化珪素のバンドギャップと異なるバンドギャップ
を有するゲート半導体材料層(多結晶シリコン層45)
を堆積する工程と、前記半導体材料層に不純物を導入す
る工程と、前記半導体材料層を選択的にエッチングする
工程と、前記半導体材料層をマスクとする不純物注入に
より、前記第一導電型のソース領域(N+型ソース領域
34)を形成する工程と、前記半導体材料層端の前記ソ
ース領域と接触する部位に高抵抗層(高抵抗多結晶シリ
コン層161)を形成する工程と、前記半導体材料層に
ゲート電極(図示省略)を接続する工程とを少なくとも
含むことを特徴とする。次に、この炭化珪素半導体装置
の動作について説明する。図6との相違は、N +型ソー
ス領域34がゲート半導体領域45に接触するように形
成されている点である。このため、本実施の形態5にお
ける炭化珪素半導体装置は、ゲート半導体領域45端で
ソース領域34と接触する部分は、他のゲート半導体領
域と異なり、高抵抗層となっており、ソース領域34と
ゲート半導体領域45とが電気的に導通してしまわな
い、または電気的に導通したとしても、若干のゲート電
流に対して大きいドレイン電流を流せるような、ゲイン
(ゲート電流に対するドレイン電流の利得)の大きい条
件にて実用に供される。
結晶シリコンゲートJFETを示す図である。図12
は、構造単位セルが2つ連続した断面図であり、ドレイ
ン領域となるN+型SiC基板15上に、N−型エピタ
キシャル領域25が積層されたウエハにおいて、N−型
エピタキシャル領域25の所定の領域にN +型ソース領
域35が形成されている。そして、エピタキシャル領域
22の一主面上の所定領域には、所定深さを有する第一
の溝103が形成され、多結晶シリコンからなるゲート
半導体領域46が溝103内に充填されている。ゲート
半導体領域46は、層間絶縁膜65にて覆われている。
同じくエピタキシャル領域25の一主面上の所定領域に
は、第一の溝103よりも深い第二の溝104が、ソー
ス領域35を貫通するように形成されている。そして、
ソース電極65が、溝104内に充填されて、なおか
つ、ソース領域35に接触するように形成されている。
N+型SiC基板15の裏面には、ドレイン電極75が
配置される。なお、ゲート半導体領域46は図示されな
いところでゲート電極と接続されている。なお、本実施
の形態6の構造は、特許請求の範囲の請求項3に対応す
る。すなわち、炭化珪素半導体基板(N+型SiC基板
15)上に形成され、前記基板よりも低いドーパント濃
度の第一導電型の半導体エピタキシャル層(N−型エピ
タキシャル領域25)と、前記エピタキシャル層の表層
部の所定領域に形成され、所定深さを有する第一導電型
のソース領域(N+型ソース領域35)と、前記エピタ
キシャル層の表層部の所定領域に形成され、所定深さを
有する第一の溝(103)と、この溝内に前記エピタキ
シャル層の表面に接触するように充填される、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料により形成されたゲート半導体領域(46)と、
前記エピタキシャル層の表層部の所定領域に、前記ソー
ス領域を貫通して形成され、所定深さを有する第二の溝
(104)と、この溝内に形成されるソース電極(6
5)と、前記ゲート半導体領域に電圧を印加するゲート
電極(図示省略)と、ドレイン電極(75)とを備えた
ことを特徴とする。次に、本実施の形態6のSiC溝型
多結晶シリコンゲートJFETの製造方法の一例を、図
13の(a)〜(f)を用いて説明する。 図13:多結晶シリコン層の酸化によるセルフアライン まず、図13の(a)の工程においては、N+型SiC
基板15の上に、例えば不純物濃度が1014〜10
18cm−3、厚さが1〜100μmのN−型SiCエ
ピタキシャル領域25が形成されている。図13(b)
の工程においては、例えば0.1〜10μmの深さの溝
103を形成する。その後、犠牲酸化を行い、犠牲酸化
膜を除去した後に、多結晶シリコン層を厚さ例えば0.
1〜10μm程度、減圧CVD法を用いてエピタキシャ
ル領域25上に堆積する。このとき、溝103内には多
結晶シリコン層が充填される。次に、多結晶シリコン層
に所望の不純物を導入する。方法としては、堆積した多
結晶シリコン層のさらに上に、高濃度にドーピングされ
た堆積膜を堆積し、900〜1000℃程度の熱処理に
より堆積膜中の不純物を多結晶シリコン層中に熱拡散さ
せるか、またはイオン注入により不純物を直接多結晶シ
リコン層中に導入してもよい。さらに、気相からの不純
物の導入も可能である。その後、多結晶シリコン層のパ
ターニングを行って、ゲート半導体領域46を形成す
る。なお、本例では、多結晶シリコンを堆積した直後
に、不純物を多結晶シリコン層中にドーピングする例で
説明したが、例えば多結晶シリコン層のパターニングを
先に行ってから不純物をドーピングしてもよい。図13
(c)の工程においては、多結晶シリコン層が例えば5
000Å程度酸化されるような酸化条件(例えば110
0℃のウエット酸化なら90分程度)下に試料を投じ、
多結晶シリコン層46の表層に、例えば厚さ5000Å
の多結晶シリコン酸化膜83を形成する。このとき、S
iCエピタキシャル領域25の、多結晶シリコン層が堆
積されていないむきだしの部分は、ほとんど酸化されな
い。その後、この酸化膜83をマスクに用いて、例えば
燐イオンを注入し、N+型ソース領域35を形成する。
N型不純物としては燐の他に窒素、ヒ素などを用いても
よい。図13(d)の工程においては、多結晶シリコン
酸化膜83を例えばHF溶液等で除去した後に、イオン
注入した不純物を活性化させるために1200℃程度の
アニールを行う。以上により、ゲート半導体領域46に
対してソース領域35がセルフアライン方式で形成され
た。図13(e)の工程においては、層間絶縁膜55を
形成した後に、この層間膜55をマスクに用いて、溝1
03よりも深い溝104、例えば深さ0.1〜20μm
を、ソース領域35を貫通するように形成する。図13
(f)の工程においては、SiCとショットキー接合す
るような例えばNi(ニッケル)やW(タングステン)
等を用いて、ソース電極65を、溝104内に充填し
て、なおかつ、ソース領域35に接触するように形成す
る。また、SiC基板15の裏面にドレイン電極75と
して金属膜を蒸着し、例えば600〜1300℃程度で
熱処理してオーミック電極とする。特に図示しないが、
ゲート半導体領域46はゲート電極と接続される。この
ようにして図12に示す炭化珪素半導体装置が完成す
る。なお、本実施の形態6のこの製造方法は、特許請求
の範囲の請求項9に対応する。すなわち、前記エピタキ
シャル層(N−型SiCエピタキシャル領域25)の一
主面の所定の領域に、所定深さを有する溝(103)を
形成する工程と、前記溝内に前記エピタキシャル層の表
面に接触するように充填される、炭化珪素のバンドギャ
ップと異なるバンドギャップを有するゲート半導体材料
層(多結晶シリコン層46)を堆積する工程と、前記半
導体材料層に不純物を導入する工程と、前記半導体材料
層を選択的にエッチングする工程と、前記半導体材料層
を酸化する工程と、前記酸化した酸化膜(多結晶シリコ
ン酸化膜83)をマスクとする不純物注入により、前記
第一導電型のソース領域(N+型ソース領域35)を形
成する工程と、前記酸化膜を除去する工程と、前記半導
体材料層にゲート電極(図示省略)を接続する工程とを
少なくとも含むことを特徴とする。なお、本製造方法の
実施の形態では多結晶シリコンを酸化し、形成された酸
化膜をマスクにソース領域をセルフアライン方式にて形
成する方法で説明したが、多結晶シリコンの端部にサイ
ドウォールを形成し、そのサイドウォールをマスクにソ
ース領域をセルフアライン方式で形成してもよい。以上
説明してきたように、この発明によれば、多結晶シリコ
ン層46を酸化して形成された酸化膜83をマスクにソ
ース領域35をセルフアライン方式にて形成できるた
め、パターンの微細化が可能(図12のチャネル幅15
4が縮小可能)になり、ノーマリーオフ特性が得られや
すい、という優れた効果が得られる。次に、この炭化珪
素半導体装置の動作について説明する。チャネル幅15
4は、多結晶シリコンからなるゲート半導体領域46と
SiCエピタキシャル領域25との接合に生じるビルト
インポテンシャルと、ショットキーソース65とSiC
エピタキシャル領域25との接合に生じるビルトインポ
テンシャルにより空乏化されるため、素子はノーマリー
オフ特性を有する。ここで、溝103内に充填される多
結晶シリコン層46と、SiCエピタキシャル領域25
の接合界面には、それぞれのバンドギャップ、フェルミ
レベルと電子親和力を反映した障壁が形成される。そし
て、この障壁からバルク内部へ形成される空乏層の広が
りは、接合に印加する電圧により制御することができ
る。すなわち、ドレイン電極75とソース電極65との
間に電圧が印加された状態で、ゲート半導体領域46と
SiCエピタキシャル領域22との接合から広がる空乏
層と、ショットキーソース65とSiCエピタキシャル
領域25との接合に生じるビルトインポテンシャルによ
り形成される空乏層がキャリアを遮断すれば、素子はオ
フ状態になる。特に、本発明により、図12のチャネル
幅154が縮小可能となるため、ノーマリーオフ特性が
得られやすい。一方で、ゲート電圧を変化させ、キャリ
アがソース電極65からドレイン電極75へと流れ込む
ように空乏層の広がりを抑えることで、素子はオン状態
にスイッチングされる。オン時には、キャリアはバルク
中を通過するため、同じく炭化珪素を用いたMOSFE
Tに比べてオン抵抗を低減することができる。なお、こ
のとき素子の耐圧は、溝104内に充填されたショット
キーソース65とエピタキシャル領域25とのショット
キー接合によりドレイン電圧を保持できるため、素子の
高耐圧化が容易である。上記請求項3の効果に記載の、
「第二の溝を形成し、その中にソース電極を形成するこ
とができるため、請求項1または2に記載の発明の効果
に加え、より高耐圧用途のデバイス設計を図ることがで
きる。」とは、具体的には、例えばゲート半導体領域1
03はP+型多結晶シリコンにより形成し、素子がオン
の時は、このゲート半導体領域103からN−型エピタ
キシャル領域25へとホールを注入して伝導度変調を行
い、エピタキシャル領域25の抵抗を下げることができ
る。すなわち、エピタキシャル領域25は、高耐圧用途
のため、厚さは厚く、濃度は薄く設計されているため、
抵抗が大きい。また、P+型多結晶シリコンとN−型S
iCのダイオード耐圧は、N−型多結晶シリコンとN−
型SiCのダイオード耐圧に比べて小さいため、例えば
図6に示される実施の形態3の構造で、ゲート半導体領
域42をP+型多結晶シリコンにして伝導度変調を行お
うとすると、素子耐圧が大きくできない場合がある。一
方で、素子がオフの時は、溝104内に充填されたショ
ットキーソース65とエピタキシャル領域25とのショ
ットキー接合によりドレイン電圧を保持できるため、素
子の高耐圧化が容易である。また、本実施の形態6で
は、ソース領域に接続するショットキーダイオードを内
蔵しており使途の応用範囲が広い。
結晶シリコンゲートJFETを示す図である。図12と
の相違は、ショットキーソース領域が、図12の断面図
では図示されない領域に形成された溝の内部に充填され
るように形成されていることである。次に、本実施の形
態7のSiC溝型多結晶シリコンゲートJFETの製造
方法の一例を、図15の(a)〜(c)及び図16の
(d)〜(f)を用いて説明する。 図15:多結晶シリコン層の酸化によるセルフアライン 図15の(a)、(b)の工程は、図7(a)、(b)
の工程と同じである。図15(c)の工程においては、
溝107形成後のエピタキシャル領域27に対して犠牲
酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコ
ン層を例えば0.1〜10μm程度、減圧CVD法を用
いてエピタキシャル領域27上に堆積する。このとき、
溝107内には多結晶シリコン層が充填される。次に、
多結晶シリコン層に所望の不純物を導入し、パターニン
グを行って、ゲート半導体領域48を形成する。次に、
多結晶シリコン層が例えば5000Å程度酸化されるよ
うな酸化条件(例えば1100℃のウエット酸化なら9
0分程度)下に試料を投じ、多結晶シリコン層48の表
層に、例えば厚さ5000Åの多結晶シリコン酸化膜8
4を形成する。このとき、SiCエピタキシャル領域2
7の、多結晶シリコン層が堆積されていないむきだしの
部分は、ほとんど酸化されない。その後、この酸化膜8
4をマスクに用いて、例えば燐イオンを注入し、N+型
ソース領域37を形成する。図15(d)の工程におい
ては、多結晶シリコン酸化膜84を例えばHF溶液等で
除去した後に、イオン注入した不純物を活性化させるた
めに1200℃程度のアニールを行う。以上により、ゲ
ート半導体領域48に対してソース領域37がセルフア
ライン方式で形成された。図15(e)の工程において
は、マスク材134を用いて溝107よりも深い溝14
0、例えば深さ0.1〜20μmを、ソース領域37を
貫通するように形成する。図15(f)の工程において
は、層間絶縁膜57を形成した後に、SiCとショット
キー接合するような例えばNi(ニッケル)やW(タン
グステン)等を用いて、ソース電極67を、溝140内
に充填して、なおかつ、ソース領域37に接触するよう
に形成する。また、SiC基板17の裏面にドレイン電
極77として金属膜を蒸着し、例えば600〜1300
℃程度で熱処理してオーミック電極とする。特に図示し
ないが、ゲート半導体領域48はゲート電極と接続され
る。このようにして、図14に示す炭化珪素半導体装置
が完成する。なお、本実施の形態7のこの製造方法は、
特許請求の範囲の請求項9に対応する。すなわち、前記
エピタキシャル層(N−型SiCエピタキシャル領域2
7)の一主面の所定の領域に、所定深さを有する溝(1
07)を形成する工程と、前記溝内に前記エピタキシャ
ル層の表面に接触するように充填される、炭化珪素のバ
ンドギャップと異なるバンドギャップを有するゲート半
導体材料層(多結晶シリコン層48)を堆積する工程
と、前記半導体材料層に不純物を導入する工程と、前記
半導体材料層を選択的にエッチングする工程と、前記半
導体材料層を酸化する工程と、前記酸化した酸化膜(多
結晶シリコン酸化膜84)をマスクとする不純物注入に
より、前記第一導電型のソース領域(N+型ソース領域
37)を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極(図示省略)を接続
する工程とを少なくとも含むことを特徴とする。なお、
本製造方法の実施の形態では、多結晶シリコンを酸化
し、形成された酸化膜をマスクにソース領域をセルフア
ライン方式にて形成する方法で説明したが、多結晶シリ
コンの端部にサイドウォールを形成し、そのサイドウォ
ールをマスクにソース領域をセルフアライン方式で形成
してもよい。以上説明してきたように、この発明によれ
ば、多結晶シリコン層48を酸化して形成された酸化膜
84をマスクにソース領域37をセルフアライン方式に
て形成できるため、パターンの微細化が可能(図14の
チャネル幅156が縮小可能)になり、ノーマリーオフ
特性が得られやすい、という優れた効果が得られる。次
に、この炭化珪素半導体装置の動作について。動作は図
12に示される実施の形態7の炭化珪素半導体装置と同
じである。図12との相違は、ショットキーソース領域
が、図12の断面図では図示されない領域に形成された
溝140の内部に充填されるように形成されている点で
ある。この図14に図示されるようなショットキーソー
ス領域形成がもたらすメリットは、デバイス面積に対す
る素子効率を高め、電流密度を上げられることである。
結晶シリコンゲートJFETを示す図である。図12と
の相違は、N+型ソース領域36がゲート半導体領域4
7に接触するように形成されていることである。次に、
本実施の形態のSiC溝型多結晶シリコンゲートJFE
Tの製造方法の一例を、図18の(a)〜(d)を用い
て説明する。 図18:多結晶シリコン層によるセルフアライン まず、図18の(a)の工程においては、N+型SiC
基板16の上に、例えば不純物濃度が1014〜10
18cm−3、厚さが1〜100μmのN−型SiCエ
ピタキシャル領域26が形成されている。図18(b)
の工程においては、例えば0.1〜10μmの深さの溝
105を形成する。その後、犠牲酸化を行い、犠牲酸化
膜を除去した後に、多結晶シリコン層を例えば0.1〜
10μm程度、減圧CVD法を用いてエピタキシャル領
域26上に堆積する。このとき、溝105内には多結晶
シリコン層が充填される。次に、多結晶シリコン層に所
望の不純物を導入し、パターニングを行って、ゲート半
導体領域47を形成する。その後、多結晶シリコン層4
7をマスクに用いて、例えば燐イオンを注入し、N+型
ソース領域36を形成する。次に、イオン注入した不純
物を活性化させるために1200℃程度のアニールを行
う。以上により、ゲート半導体領域47に対してソース
領域36がセルフアライン方式で形成された。図18の
(c)の工程においては、多結晶シリコン層47端のソ
ース領域36と接触する部位に高抵抗多結晶シリコン層
162を形成する。方法としては、マスク材172を用
いて、高濃度にドーピングされた堆積膜を堆積し、90
0〜1000℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン層162中に熱拡散させるか、またはイ
オン注入により不純物を直接多結晶シリコン層162中
に導入してもよい。さらに、気相からの不純物の導入も
可能である。なお、導入される不純物種とその量は、多
結晶シリコン層162が高抵抗となるように選択され
る。図18の(d)、(e)の工程は、図13の
(e)、(f)の工程と同じである。このようにして、
図17に示す炭化珪素半導体装置が完成する。なお、本
実施の形態8のこの製造方法は、特許請求の範囲の請求
項11に対応する。すなわち、前記エピタキシャル層
(N−型SiCエピタキシャル層26)の一主面の所定
の領域に、所定深さを有する溝(105)を形成する工
程と、前記溝内に前記エピタキシャル層の表面に接触す
るように充填される、炭化珪素のバンドギャップと異な
るバンドギャップを有するゲート半導体材料層(多結晶
シリコン層47)を堆積する工程と、前記半導体材料層
に不純物を導入する工程と、前記半導体材料層を選択的
にエッチングする工程と、前記半導体材料層をマスクと
する不純物注入により、前記第一導電型のソース領域
(N+型ソース領域36)を形成する工程と、前記半導
体材料層端の前記ソース領域と接触する部位に高抵抗層
(高抵抗多結晶シリコン層162)を形成する工程と、
前記半導体材料層にゲート電極(図示省略)を接続する
工程とを少なくとも含むことを特徴とする。以上説明し
てきたように、この発明によれば、多結晶シリコン層4
7をマスクに、ソース領域36をセルフアライン方式に
て形成できるため、パターンの微細化が可能(図17の
チャネル幅155が縮小可能)になり、ノーマリーオフ
特性が得られやすい、という優れた効果が得られる。次
に、この炭化珪素半導体装置の動作について説明する。
図12との相違は、N+型ソース領域36がゲート半導
体領域47に接触するように形成されている点である。
このため、本実施の形態における炭化珪素半導体装置
は、ゲート半導体領域47端でソース領域36と接触す
る部分は、他のゲート半導体領域と異なり、高抵抗層と
なっており、ソース領域36とゲート半導体領域47と
が電気的に導通してしまわない、または電気的に導通し
たとしても、若干のゲート電流に対して大きいドレイン
電流を流せるような、ゲイン(ゲート電流に対するドレ
イン電流の利得)の大きい条件にて実用に供される。
結晶シリコンゲートJFETを示す図である。図14と
の相違は、N+型ソース領域38がゲート半導体領域4
9に接触するように形成されていることである。次に、
本実施の形態9のSiC溝型多結晶シリコンゲートJF
ETの製造方法の一例を、図20の(a)〜(c)、及
び図21(d)〜(e)を用いて説明する。 図20:多結晶シリコン層によるセルフアライン 図20の(a)、(b)の工程は、図15(a)、
(b)の工程と同じである。図20(c)の工程におい
ては、溝108形成後のエピタキシャル領域28に対し
て犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶
シリコン層を例えば0.1〜10μm程度、減圧CVD
法を用いてエピタキシャル領域28上に堆積する。この
とき、溝108内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パタ
ーニングを行って、ゲート半導体領域49を形成する。
その後、多結晶シリコン層49をマスクに用いて、例え
ば燐イオンを注入し、N+型ソース領域38を形成す
る。次に、イオン注入した不純物を活性化させるために
1200℃程度のアニールを行う。以上により、ゲート
半導体領域49に対してソース領域38がセルフアライ
ン方式で形成された。図21の(d)の工程において
は、多結晶シリコン層49端のソース領域38と接触す
る部位に高抵抗多結晶シリコン層163を形成する。方
法としては、マスク材173を用いて、高濃度にドーピ
ングされた堆積膜を堆積し、900〜1000℃程度の
熱処理により堆積膜中の不純物を多結晶シリコン層16
3中に熱拡散させるか、またはイオン注入により不純物
を直接多結晶シリコン層163中に導入してもよい。さ
らに、気相からの不純物の導入も可能である。なお、導
入される不純物種とその量は、多結晶シリコン層163
が高抵抗となるように選択される。図21(e)、
(e)の工程は、図16の(e)、(f)の工程と同じ
である。このようにして、図19に示す炭化珪素半導体
装置が完成する。なお、本実施の形態9のこの製造方法
は、特許請求の範囲の請求項11に対応する。すなわ
ち、前記エピタキシャル層(N−型SiCエピタキシャ
ル層28)の一主面の所定の領域に、所定深さを有する
溝(108)を形成する工程と、前記溝内に前記エピタ
キシャル層の表面に接触するように充填される、炭化珪
素のバンドギャップと異なるバンドギャップを有するゲ
ート半導体材料層(多結晶シリコン層49)を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層をマスクとする不純物注入により、前記
第一導電型のソース領域(N+型ソース領域38)を形
成する工程と、前記半導体材料層端の前記ソース領域と
接触する部位に高抵抗層(高抵抗多結晶シリコン層16
3)を形成する工程と、前記半導体材料層にゲート電極
(図示省略)を接続する工程とを少なくとも含むことを
特徴とする。以上説明してきたように、この発明によれ
ば、多結晶シリコン層49をマスクに、ソース領域38
をセルフアライン方式にて形成できるため、パターンの
微細化が可能(図19のチャネル幅157が縮小可能)
になり、ノーマリーオフ特性が得られやすい、という優
れた効果が得られる。次に、この炭化珪素半導体装置の
動作について説明する。図14との相違は、N+型ソー
ス領域38がゲート半導体領域49に接触するように形
成されている点である。このため、本実施の形態におけ
る炭化珪素半導体装置は、ゲート半導体領域49端でソ
ース領域38と接触する部分は、他のゲート半導体領域
と異なり、高抵抗層となっており、ソース領域38とゲ
ート半導体領域49とが電気的に導通してしまわない、
または電気的に導通したとしても、若干のゲート電流に
対して大きいドレイン電流を流せるような、ゲイン(ゲ
ート電流に対するドレイン電流の利得)の大きい条件に
て実用に供される。なお、上記実施の形態1〜9ではす
べて、ドレイン電極をSiC基板の裏面に形成し、ソー
ス電極をエピタキシャル層の表面に配置して、電流を縦
型に流す構造の炭化珪素半導体装置で説明したが、例え
ばドレイン電極を、ソース電極と同じくエピタキシャル
層の表面に配置して、電流を横型に流す構造の炭化珪素
半導体装置でも本発明が適用可能である。
ESFET)
造工程を示す断面図(多結晶シリコン層の酸化によるセ
ルフアライン)
造工程を示す断面図(サイドウォールの利用によるセル
フアライン)
ESFET改)
造工程を示す断面図(単に多結晶シリコン層によるセル
フアライン)
ET)
示す断面図(多結晶シリコン層の酸化によるセルフアラ
イン)
ET改1)
造工程を示す断面図(多結晶シリコン層の酸化によるセ
ルフアライン)
FET改2)
製造工程を示す断面図(単に多結晶シリコン層によるセ
ルフアライン)
ーソース接続のJFET)
製造工程を示す断面図(多結晶シリコン層の酸化による
セルフアライン)
ーソース接続のJFET改1)
製造工程を示す断面図(多結晶シリコン層の酸化による
セルフアライン)
製造工程を示す断面図(多結晶シリコン層の酸化による
セルフアライン)
ーソース接続のJFET改2)
製造工程を示す断面図(単に多結晶シリコン層によるセ
ルフアライン)
ーソース接続のJFET改3)
製造工程を示す断面図(単に多結晶シリコンのセルフア
ライン)
製造工程を示す断面図(単に多結晶シリコンのセルフア
ライン)
図
造工程を示す断面図
8、19…N+型SiC基板 20、21、22、23、24、25、26、27、2
8、29…N−型SiCエピタキシャル領域 30、31、32、33、34、35、36、37、3
8、39…N+型ソース領域 40、41、42、45、46、47、48、49…多
結晶シリコンゲート半導体領域 43…N−型多結晶シリコン層 44…P+型多結晶シリコン層 50、51、52、53、54、55、56、57、5
8…層間膜 60、61、62、63、64、65、66、67、6
8、69…ソース電極 70、71、72、73、74、75、76、77、7
8、79…ドレイン電極 80、81、82、83、84…多結晶シリコン酸化膜 90…CVD酸化膜 100、101、102、103、104、105、1
06、107、108…溝 110…(29よりも濃度の薄い)N−型SiCエピタ
キシャル領域 120…ショットキーゲート 130、131、132、133、134、135、1
36、137…マスク材 140、141…ショットキーソース形成領域(溝) 150、151、152、153、154、155、1
56、157、158、159…チャネル幅、 160、161、162、163…高抵抗多結晶シリコ
ン層
Claims (13)
- 【請求項1】炭化珪素半導体基板上に形成され、前記基
板よりも低いドーパント濃度の第一導電型の半導体エピ
タキシャル層と、前記エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第一導電型のソース
領域と、前記エピタキシャル層の一主面上の所定領域
に、前記エピタキシャル層に接触するように、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料により形成されたゲート半導体領域と、前記ソー
ス領域に接触するソース電極と、前記ゲート半導体領域
に電圧を印加するゲート電極と、ドレイン電極とを備え
たことを特徴とする炭化珪素半導体装置。 - 【請求項2】炭化珪素半導体基板上に形成され、前記基
板よりも低いドーパント濃度の第一導電型の半導体エピ
タキシャル層と、前記エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第一導電型のソース
領域と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する溝と、前記溝内に前記エピタ
キシャル層の表面に接触するように充填される、炭化珪
素のバンドギャップと異なるバンドギャップを有する半
導体材料により形成されたゲート半導体領域と、前記ソ
ース領域に接触するソース電極と、前記ゲート半導体領
域に電圧を印加するゲート電極と、ドレイン電極とを備
えたことを特徴とする炭化珪素半導体装置。 - 【請求項3】炭化珪素半導体基板上に形成され、前記基
板よりも低いドーパント濃度の第一導電型の半導体エピ
タキシャル層と、前記エピタキシャル層の表層部の所定
領域に形成され、所定深さを有する第一導電型のソース
領域と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第一の溝と、前記溝内に前記
エピタキシャル層の表面に接触するように充填される、
炭化珪素のバンドギャップと異なるバンドギャップを有
する半導体材料により形成されたゲート半導体領域と、
前記エピタキシャル層の表層部の所定領域に、前記ソー
ス領域を貫通して形成され、所定深さを有する第二の溝
と、前記第二の溝内に形成されるソース電極と、前記ゲ
ート半導体領域に電圧を印加するゲート電極と、ドレイ
ン電極とを備えたことを特徴とする炭化珪素半導体装
置。 - 【請求項4】前記炭化珪素のバンドギャップと異なるバ
ンドギャップを有する半導体材料が、単結晶シリコン、
アモルファスシリコン、多結晶シリコンの少なくともい
ずれかであることを特徴とする請求項1乃至3のいずれ
か記載の炭化珪素半導体装置。 - 【請求項5】前記ゲート半導体領域が、不純物濃度の異
なる領域を持つことを特徴とする請求項1乃至4のいず
れか記載の炭化珪素半導体装置。 - 【請求項6】請求項1記載の炭化珪素半導体装置の製造
方法において、前記エピタキシャル層の一主面の所定の
領域に、炭化珪素のバンドギャップと異なるバンドギャ
ップを有するゲート半導体材料層を堆積する工程と、前
記半導体材料層に不純物を導入する工程と、前記半導体
材料層を選択的にエッチングする工程と、前記半導体材
料層を酸化する工程と、前記酸化した酸化膜をマスクと
する不純物注入により、前記第一導電型のソース領域を
形成する工程と、前記酸化膜を除去する工程と、前記半
導体材料層にゲート電極を接続する工程とを少なくとも
含むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項7】請求項1記載の炭化珪素半導体装置の製造
方法において、前記エピタキシャル層の一主面の所定の
領域に、炭化珪素のバンドギャップと異なるバンドギャ
ップを有するゲート半導体材料層を堆積する工程と、前
記半導体材料層に不純物を導入する工程と、前記半導体
材料層を選択的にエッチングする工程と、前記半導体材
料層の端部にサイドウォールを設ける工程と、前記半導
体材料層及び前記サイドウォールをマスクとした不純物
注入により、前記第一導電型のソース領域を形成する工
程と、前記サイドウォールを除去する工程と、前記半導
体材料層にゲート電極を接続する工程とを少なくとも含
むことを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項8】請求項1記載の炭化珪素半導体装置の製造
方法において、前記エピタキシャル層の一主面の所定の
領域に、炭化珪素のバンドギャップと異なるバンドギャ
ップを有するゲート半導体材料層を堆積する工程と、前
記半導体材料層に不純物を導入する工程と、前記半導体
材料層を選択的にエッチングする工程と、前記半導体材
料層をマスクとした不純物注入により、前記第一導電型
のソース領域を形成する工程と、前記半導体材料層端の
前記ソース領域と接触する部位に高抵抗層を形成する工
程と、前記半導体材料層にゲート電極を接続する工程と
を少なくとも含むことを特徴とする炭化珪素半導体装置
の製造方法。 - 【請求項9】請求項2または3記載の炭化珪素半導体装
置の製造方法において、前記エピタキシャル層の一主面
の所定の領域に、所定深さを有する溝を形成する工程
と、前記溝内に前記エピタキシャル層の表面に接触する
ように充填される、炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料層を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層を酸化する工程と、前記酸化した酸化膜
をマスクとする不純物注入により、前記第一導電型のソ
ース領域を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極を接続する工程とを
少なくとも含むことを特徴とする炭化珪素半導体装置の
製造方法。 - 【請求項10】請求項2または3記載の炭化珪素半導体
装置の製造方法において、前記エピタキシャル層の一主
面の所定の領域に、所定深さを有する溝を形成する工程
と、前記溝内に前記エピタキシャル層の表面に接触する
ように充填される、炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料層を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層の端部にサイドウォールを設ける工程
と、前記半導体材料層及び前記サイドウォールをマスク
とする不純物注入により、前記第一導電型のソース領域
を形成する工程と、前記サイドウォールを除去する工程
と、前記半導体材料層にゲート電極を接続する工程とを
少なくとも含むことを特徴とする炭化珪素半導体装置の
製造方法。 - 【請求項11】請求項2または3記載の炭化珪素半導体
装置の製造方法において、前記エピタキシャル層の一主
面の所定の領域に、所定深さを有する溝を形成する工程
と、前記溝内に前記エピタキシャル層の表面に接触する
ように充填される、炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料層を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層をマスクとする不純物注入により、前記
第一導電型のソース領域を形成する工程と、前記半導体
材料層端の前記ソース領域と接触する部位に高抵抗層を
形成する工程と、前記半導体材料層にゲート電極を接続
する工程とを少なくとも含むことを特徴とする炭化珪素
半導体装置の製造方法。 - 【請求項12】前記炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料が、単結晶シ
リコン、アモルファスシリコン、多結晶シリコンの少な
くともいずれかであることを特徴とする請求項6乃至1
1のいずれか記載の炭化珪素半導体装置の製造方法。 - 【請求項13】前記半導体材料層に、不純物濃度の異な
る領域を形成する工程を有することを特徴とする請求項
6乃至12のいずれか記載の炭化珪素半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002041773A JP3675414B2 (ja) | 2002-02-19 | 2002-02-19 | 炭化珪素半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002041773A JP3675414B2 (ja) | 2002-02-19 | 2002-02-19 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003243422A true JP2003243422A (ja) | 2003-08-29 |
JP3675414B2 JP3675414B2 (ja) | 2005-07-27 |
Family
ID=27782075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002041773A Expired - Fee Related JP3675414B2 (ja) | 2002-02-19 | 2002-02-19 | 炭化珪素半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3675414B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294716A (ja) * | 2006-04-26 | 2007-11-08 | Hitachi Ltd | 半導体装置 |
EP3005419A4 (en) * | 2013-06-06 | 2017-03-15 | United Silicon Carbide Inc. | Trench shield connected jfet |
-
2002
- 2002-02-19 JP JP2002041773A patent/JP3675414B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294716A (ja) * | 2006-04-26 | 2007-11-08 | Hitachi Ltd | 半導体装置 |
EP3005419A4 (en) * | 2013-06-06 | 2017-03-15 | United Silicon Carbide Inc. | Trench shield connected jfet |
Also Published As
Publication number | Publication date |
---|---|
JP3675414B2 (ja) | 2005-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3620513B2 (ja) | 炭化珪素半導体装置 | |
TWI390637B (zh) | 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法 | |
JP5295274B2 (ja) | イオン注入及び側方拡散による炭化シリコンパワーデバイスの自己整列的な製造方法 | |
KR100860891B1 (ko) | SiC 반도체 장치 | |
EP2560210B1 (en) | Semiconductor device and manufacturing method thereof | |
KR100305978B1 (ko) | 트랜지스터의표면에저농도로도핑된에피택셜영역을갖는전계효과트렌치트랜지스터 | |
JP3462506B2 (ja) | 炭化ケイ素金属絶縁体半導体電界効果トランジスタの単位セルおよびそれを備える炭化ケイ素金属絶縁体半導体電界効果トランジスタ | |
US7750377B2 (en) | Vertical junction field effect transistors, and methods of producing the vertical junction field effect transistors | |
JP3460585B2 (ja) | 炭化けい素mos半導体素子の製造方法 | |
JP4761942B2 (ja) | 半導体装置 | |
WO2004036655A1 (ja) | 炭化ケイ素半導体装置及びその製造方法 | |
EP1641030B1 (en) | Method of manufacturing a semiconductor device | |
JP2017092368A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2011103482A (ja) | 制御されたアニールによる炭化シリコンパワーデバイスの製造方法 | |
JP2003069017A (ja) | トランジスタ、ダイオード | |
JP4990458B2 (ja) | 自己整合されたシリコンカーバイトlmosfet | |
US20030153118A1 (en) | Polysilicon fet built on silicon carbide diode substrate | |
JP2019004010A (ja) | 半導体装置およびその製造方法 | |
JP4049095B2 (ja) | 半導体装置及びその製造方法 | |
JP3543803B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP6648852B1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2005101147A (ja) | 半導体装置及びその製造方法 | |
JP2003243422A (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP2000082810A (ja) | 炭化けい素トレンチ型mos半導体素子の製造方法および炭化けい素トレンチ型mos半導体素子 | |
CN113410286A (zh) | 半导体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050425 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |