JP2003243422A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】低オン抵抗の高耐圧炭化珪素半導体装置を提供
する。 【解決手段】Ｎ^＋型ＳｉＣ基板１０上に形成され、該基
板１０よりも低いドーパント濃度のＮ⁻型エピタキシャ
ル領域２０と、該エピタキシャル領域２０の表層部の所
定領域に形成され、所定深さを有するＮ^＋型ソース領域
３０と、エピタキシャル領域２０の一主面上の所定領域
に、該エピタキシャル層２０に接触するように、炭化珪
素のバンドギャップと異なるバンドギャップを有する半
導体材料により形成されたゲート半導体領域４０と、ソ
ース領域３０に接触するソース電極６０と、ゲート半導
体領域４０に電圧を印加するゲート電極と、ドレイン電
極７０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】炭化珪素（ＳｉＣ）を用いたショットキ
ー接合を利用したＭＥＳＦＥＴの従来例としては、特開
平７−９９３２５号公報に記載されたものがある。図２
２に示すショットキー接合を用いた耐圧１０００Ｖクラ
スのＳｉＣ縦型ＭＥＳＦＥＴでは、Ｎ^＋型ＳｉＣ基板１
９上に、１０^１６ｃｍ^−３程度の不純物濃度で厚さ数μ
ｍのＮ型エピタキシャル層２９、それより低不純物濃度
で厚さ１μｍ程度のＮ⁻型エピタキシャル層１１０が形
成され、エピタキシャル層１１０の表面層には、Ｎ^＋型
ソース領域３９が形成される。また、エピタキシャル層
１１０の露出面には、ＳｉＣとショットキー接合を形成
する電極１２０が接触している。そのＦＥＴの動作は、
ドレイン電極７９に電圧を印加した時に、ドレイン電極
７９からソース領域３９をへてソース電極６９へと流れ
る電流を、ショットキー接合によりＳｉＣ側に広がる空
乏層で制限する。空乏層の広がりはショットキー電極１
２０へ印加するゲート電圧により制御できる。

【０００３】

【発明が解決しようとする課題】図２２のＭＥＳＦＥＴ
は、非常に単純な構造でＦＥＴ動作のＳｉＣデバイスを
作製することができる。しかも、ＳｉＣ ＭＯＳＦＥＴ
では酸化膜／ＳｉＣ界面に多量に存在する界面準位の影
響により、チャネルを通るキャリアの移動度が非常に小
さく、チャネル抵抗が大きいという問題があるが、ＭＥ
ＳＦＥＴにはＭＯＳ構造がなく、キャリアはバルク内部
を通るため、ＭＯＳＦＥＴに比べて素子のオン抵抗を減
らすことができる。しかし、その構造と作製方法には次
に示すような問題点が存在する。ＭＥＳＦＥＴの作製方
法について、図２３に製造工程を示す。まず、（ａ）に
示すように、Ｎ^＋型ＳｉＣ基板上に、Ｎ型エピタキシャ
ル層２９、エピタキシャル層２９よりも濃度の薄いＮ⁻
型エピタキシャル層１１０を順に積層する。次に、例え
ばＣＶＤ酸化膜からなるマスク材１３７をパターニング
して形成し、このマスク材１３７を利用してイオン注入
を行うことで、エピタキシャル層１１０の表層領域に選
択的にＮ^＋型ソース領域３９を形成する。その後、マス
ク材１３７を除去し、イオン注入した原子を活性化する
ためのアニールを行う。次に、（ｂ）に示すように、例
えばＮｉ等の金属をパターニングすることでショットキ
ー電極１２０を形成する。最後に、（ｃ）に示すよう
に、ソース電極６９、ドレイン電極７９をそれぞれ形成
して、図２２に示すＭＥＳＦＥＴが完成する。

【０００４】すなわち、従来ＭＥＳＦＥＴの作製方法に
おいては、ソース領域３９とショットキー電極１２０の
形成において、別々にフォトプロセスによるパターニン
グを用いる必要があった。ソース領域３９とショットキ
ー電極１２０は接触すると、電気的に導通してしまうた
め、これらを別々のパターニングで形成する場合には、
２つのパターンが重ならないように十分注意して設計し
なくてはならない。このため、フォトプロセスの精度の
限界により、しきい値の制御や電流容量を増すためのパ
ターンの微細化に限界（図２２のチャネル幅１５８の微
細化に限界）があり、作製されたＭＥＳＦＥＴのしきい
値は負電圧になりやすく、ノーマリーオフ特性を得るこ
とが難しいという問題があった。また、ＭＥＳＦＥＴに
用いられるショットキー接合では、金属の種類による固
有の仕事関数が決まっているため、同じ金属では接合に
形成されるビルトインポテンシャルを変えることができ
ず、ノーマリーオフ特性を有するＭＥＳＦＥＴの作製を
困難なものにしていた。本発明は、低オン抵抗の高耐圧
炭化珪素半導体装置を提供することを目的とする。特
に、ゲート半導体領域に対して、ソース領域がセルフア
ライン方式により形成可能で、チャネルを含むパターン
の微細制御が容易な製造方法を有し、ゲート半導体領域
から広がる空乏層によりドレイン電流の制御を行うこと
のできる、チャネルオフ性に優れた炭化珪素半導体装置
を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１記載の炭化珪素半導体
装置は、炭化珪素半導体基板上に形成され、前記基板よ
りも低いドーパント濃度の第一導電型の半導体エピタキ
シャル層と、前記エピタキシャル層の表層部の所定領域
に形成され、所定深さを有する第一導電型のソース領域
と、前記エピタキシャル層の一主面上の所定領域に、前
記エピタキシャル層に接触するように、炭化珪素のバン
ドギャップと異なるバンドギャップを有する半導体材料
により形成されたゲート半導体領域と、前記ソース領域
に接触するソース電極と、前記ゲート半導体領域に電圧
を印加するゲート電極と、ドレイン電極とを備えたこと
を特徴とする。また、請求項２記載の炭化珪素半導体装
置は、炭化珪素半導体基板上に形成され、前記基板より
も低いドーパント濃度の第一導電型の半導体エピタキシ
ャル層と、前記エピタキシャル層の表層部の所定領域に
形成され、所定深さを有する第一導電型のソース領域
と、前記エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する溝と、前記溝内に前記エピタキシ
ャル層の表面に接触するように充填される、炭化珪素の
バンドギャップと異なるバンドギャップを有する半導体
材料により形成されたゲート半導体領域と、前記ソース
領域に接触するソース電極と、前記ゲート半導体領域に
電圧を印加するゲート電極と、ドレイン電極とを備えた
ことを特徴とする。また、請求項３記載の炭化珪素半導
体装置は、炭化珪素半導体基板上に形成され、前記基板
よりも低いドーパント濃度の第一導電型の半導体エピタ
キシャル層と、前記エピタキシャル層の表層部の所定領
域に形成され、所定深さを有する第一導電型のソース領
域と、エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する第一の溝と、前記溝内に前記エピ
タキシャル層の表面に接触するように充填される、炭化
珪素のバンドギャップと異なるバンドギャップを有する
半導体材料により形成されたゲート半導体領域と、前記
エピタキシャル層の表層部の所定領域に、前記ソース領
域を貫通して形成され、所定深さを有する第二の溝と、
前記第二の溝内に形成されるソース電極と、前記ゲート
半導体領域に電圧を印加するゲート電極と、ドレイン電
極とを備えたことを特徴とする。また、請求項４記載の
炭化珪素半導体装置は、請求項１乃至３のいずれか記載
の炭化珪素半導体装置において、前記炭化珪素のバンド
ギャップと異なるバンドギャップを有する半導体材料
が、単結晶シリコン、アモルファスシリコン、多結晶シ
リコンの少なくともいずれかであることを特徴とする。
また、請求項５記載の炭化珪素半導体装置は、請求項１
乃至４のいずれか記載の炭化珪素半導体装置において、
前記ゲート半導体領域が、不純物濃度の異なる領域を持
つことを特徴とする。また、請求項６記載の炭化珪素半
導体装置の製造方法は、請求項１記載の炭化珪素半導体
装置の製造方法において、前記エピタキシャル層の一主
面の所定の領域に、炭化珪素のバンドギャップと異なる
バンドギャップを有するゲート半導体材料層を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層を酸化する工程と、前記酸化した酸化膜
をマスクとする不純物注入により、前記第一導電型のソ
ース領域を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極を接続する工程とを
少なくとも含むことを特徴とする。また、請求項７記載
の炭化珪素半導体装置の製造方法は、請求項１記載の炭
化珪素半導体装置の製造方法において、前記エピタキシ
ャル層の一主面の所定の領域に、炭化珪素のバンドギャ
ップと異なるバンドギャップを有するゲート半導体材料
層を堆積する工程と、前記半導体材料層に不純物を導入
する工程と、前記半導体材料層を選択的にエッチングす
る工程と、前記半導体材料層の端部にサイドウォールを
設ける工程と、前記半導体材料層及び前記サイドウォー
ルをマスクとした不純物注入により、前記第一導電型の
ソース領域を形成する工程と、前記サイドウォールを除
去する工程と、前記半導体材料層にゲート電極を接続す
る工程とを少なくとも含むことを特徴とする。また、請
求項８記載の炭化珪素半導体装置の製造方法は、請求項
１記載の炭化珪素半導体装置の製造方法において、前記
エピタキシャル層の一主面の所定の領域に、炭化珪素の
バンドギャップと異なるバンドギャップを有するゲート
半導体材料層を堆積する工程と、前記半導体材料層に不
純物を導入する工程と、前記半導体材料層を選択的にエ
ッチングする工程と、前記半導体材料層をマスクとした
不純物注入により、前記第一導電型のソース領域を形成
する工程と、前記半導体材料層端の前記ソース領域と接
触する部位に高抵抗層を形成する工程と、前記半導体材
料層にゲート電極を接続する工程とを少なくとも含むこ
とを特徴とする。また、請求項９記載の炭化珪素半導体
装置の製造方法は、請求項２または３記載の炭化珪素半
導体装置の製造方法において、前記エピタキシャル層の
一主面の所定の領域に、所定深さを有する溝を形成する
工程と、前記溝内に前記エピタキシャル層の表面に接触
するように充填される、炭化珪素のバンドギャップと異
なるバンドギャップを有するゲート半導体材料層を堆積
する工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層を酸化する工程と、前記酸化した
酸化膜をマスクとする不純物注入により、前記第一導電
型のソース領域を形成する工程と、前記酸化膜を除去す
る工程と、前記半導体材料層にゲート電極を接続する工
程とを少なくとも含むことを特徴とする。また、請求項
１０記載の炭化珪素半導体装置の製造方法は、請求項２
または３記載の炭化珪素半導体装置の製造方法におい
て、前記エピタキシャル層の一主面の所定の領域に、所
定深さを有する溝を形成する工程と、前記溝内に前記エ
ピタキシャル層の表面に接触するように充填される、炭
化珪素のバンドギャップと異なるバンドギャップを有す
るゲート半導体材料層を堆積する工程と、前記半導体材
料層に不純物を導入する工程と、前記半導体材料層を選
択的にエッチングする工程と、前記半導体材料層の端部
にサイドウォールを設ける工程と、前記半導体材料層及
び前記サイドウォールをマスクとする不純物注入によ
り、前記第一導電型のソース領域を形成する工程と、前
記サイドウォールを除去する工程と、前記半導体材料層
にゲート電極を接続する工程とを少なくとも含むことを
特徴とする。また、請求項１１記載の炭化珪素半導体装
置の製造方法は、請求項２または３記載の炭化珪素半導
体装置の製造方法において、前記エピタキシャル層の一
主面の所定の領域に、所定深さを有する溝を形成する工
程と、前記溝内に前記エピタキシャル層の表面に接触す
るように充填される、炭化珪素のバンドギャップと異な
るバンドギャップを有するゲート半導体材料層を堆積す
る工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層をマスクとする不純物注入によ
り、前記第一導電型のソース領域を形成する工程と、前
記半導体材料層端の前記ソース領域と接触する部位に高
抵抗層を形成する工程と、前記半導体材料層にゲート電
極を接続する工程とを少なくとも含むことを特徴とす
る。また、請求項１２記載の炭化珪素半導体装置の製造
方法は、請求項６乃至１１記載の炭化珪素半導体装置の
製造方法において、前記炭化珪素のバンドギャップと異
なるバンドギャップを有するゲート半導体材料が、単結
晶シリコン、アモルファスシリコン、多結晶シリコンの
少なくともいずれかであることを特徴とする。また、請
求項１３記載の炭化珪素半導体装置の製造方法は、請求
項６乃至１２記載の炭化珪素半導体装置の製造方法にお
いて、前記半導体材料層に、不純物濃度の異なる領域を
形成する工程を有することを特徴とする。

【０００６】

【発明の効果】本発明の請求項１記載の炭化珪素半導体
装置では、炭化珪素と異なるバンドギャップを有する半
導体材料により形成されたゲート半導体領域と、炭化珪
素エピタキシャル領域との接触面には、いわゆるヘテロ
接合が形成される。ドレイン電極に高電圧を印加した時
は、このヘテロ接合から炭化珪素エピタキシャル領域へ
と空乏層が広がり、ドレイン電界を緩和するので、高ド
レイン耐圧素子が得られる。また、この空乏層の広がり
は、ゲート電極を通してヘテロ接合に電圧を印加するこ
とで制御できる。本炭化珪素半導体装置では、空乏層が
ドレイン電流を遮断しないオン時には、キャリアはバル
ク中を通過するため、同じく炭化珪素を用いたＭＯＳＦ
ＥＴに比べてオン抵抗を低減することができる。さら
に、ゲート半導体領域の材料は、炭化珪素と異なるバン
ドギャップを有しているため、ゲート半導体領域と炭化
珪素エピタキシャル層の接触界面には障壁が形成され、
ゲート電圧を印加しても、炭化珪素エピタキシャル領域
へと電流が流れない設計を容易に行うことができる。一
方で、オン時にゲート半導体領域にゲート電圧を印加し
て、ゲート半導体領域を通ってキャリアをエピタキシャ
ル層に注入することで伝導度変調を行い、さらなるオン
抵抗の低減が図れるように設計することも可能である。
以上より、請求項１記載の炭化珪素半導体装置によれ
ば、オン抵抗が極めて小さい高耐圧炭化珪素半導体装置
を得ることができる。また、請求項２記載の炭化珪素半
導体装置によれば、溝ゲート型構造としたことで、請求
項１記載の炭化珪素半導体装置による効果に加え、より
狭い表面積で低オン抵抗化でき、高いチャネル密度とす
ることができる。また、炭化珪素エピタキシャル層を溝
ゲートで挟み込む構造にできるため、挟まれたエピタキ
シャル層は、溝内に形成された炭化珪素と異なるバンド
ギャップを有する半導体材料と、炭化珪素エピタキシャ
ル層の接合に形成されるビルトインポテンシャルによ
り、ゲート電圧を印加していない状態でエピタキシャル
層に空乏層が形成されやく、ノーマリーオフの素子特性
を具しやすい。また、請求項３記載の炭化珪素半導体装
置によれば、第二の溝を形成し、その中にソース電極を
形成することができるため、請求項１および２記載の炭
化珪素半導体装置による効果に加え、より高耐圧用途の
デバイス設計を図ることができる。また、ソース領域に
接続するショットキーダイオードを内蔵した素子を提供
できるため、使途の応用範囲が広い。また、請求項４記
載の炭化珪素半導体装置では、炭化珪素のバンドギャッ
プと異なるバンドギャップを有する半導体材料として、
単結晶シリコン、アモルファスシリコンまた、多結晶シ
リコンの少なくともいずれかを用いる。これらの材料
は、炭化珪素よりもバンドギャップが小さく、炭化珪素
とこれらの材料による接合においては、あたかもショッ
トキー接合のごとき特性が得られる。このため、請求項
１乃至３のいずれか記載の炭化珪素半導体装置におい
て、ゲート半導体材料にこれらの材料を用いると、上記
記載の効果が容易に得られやすい。また、請求項５記載
の炭化珪素半導体装置によれば、ゲート半導体領域の内
部で不純物濃度の異なる領域を任意に設定できるという
利点があり、素子の応用範囲を広めることができる（下
記実施の形態４にて詳細に説明）。また、請求項６記載
の炭化珪素半導体装置の製造方法によれば、請求項１記
載の炭化珪素半導体装置による効果に加え、パターンの
微細化が可能（図１のチャネル幅１５０が縮小可能）に
なり、ノーマリーオフ特性が得られやすい、という優れ
た効果が得られる。というのは、ゲート半導体材料層を
酸化して形成された酸化膜をマスクに、不純物を炭化珪
素エピタキシャル層へ注入してソース領域を形成でき
る。その結果、ソース領域とゲート半導体領域の、セル
フアライン方式による形成が可能となるからである。な
お、この場合、ソース領域とゲート半導体材料層とが接
触するように形成される。ゲート半導体領域端でソース
領域と接触する部分は、他のゲート半導体領域と異な
り、高抵抗層となっており、ソース領域とゲート半導体
領域とが電気的に導通してしまわない、または電気的に
導通したとしても、若干のゲート電流に対して大きいド
レイン電流を流せるような、ゲイン（ゲート電流に対す
るドレイン電流の利得）の大きい条件にて実用に供され
る。また、請求項７記載の炭化珪素半導体装置の製造方
法によれば、請求項１記載の炭化珪素半導体装置による
効果に加え、パターンの微細化が可能（図１のチャネル
幅１５０が縮小可能）になり、ノーマリーオフ特性が得
られやすい、という優れた効果が得られる。というの
は、ゲート半導体材料層の端部にサイドウォールを形成
し、ゲート半導体材料層及びサイドウォールをマスク
に、不純物を炭化珪素エピタキシャル層へ注入してソー
ス領域を形成できる。その結果、ソース領域とゲート半
導体領域の、セルフアライン方式による形成が可能とな
るからである。また、請求項８記載の炭化珪素半導体装
置の製造方法によれば、請求項１記載の炭化珪素半導体
装置による効果に加え、パターンの微細化が可能（図４
のチャネル幅１５９が縮小可能）になり、ノーマリーオ
フ特性が得られやすい、という優れた効果が得られる。
というのは、ゲート半導体材料層をマスクに、不純物を
炭化珪素エピタキシャル層へ注入してソース領域を形成
できる。その結果、ソース領域とゲート半導体領域の、
セルフアライン方式による形成が可能となるからであ
る。また、請求項９記載の炭化珪素半導体装置の製造方
法によれば、請求項２または３記載の炭化珪素半導体装
置による効果に加え、パターンの微細化が可能（図６の
チャネル幅１５１、図１２のチャネル幅１５４、図１４
のチャネル幅１５６が縮小可能）になり、ノーマリーオ
フ特性が得られやすい、という優れた効果が得られる。
というのは、ゲート半導体材料層を酸化して形成された
酸化膜をマスクに、不純物を炭化珪素エピタキシャル層
へ注入してソース領域を形成できる。その結果、ソース
領域とゲート半導体領域の、セルフアライン方式による
形成が可能となるからである。なお、この場合、ソース
領域とゲート半導体材料層とが接触するように形成され
る。ゲート半導体領域端でソース領域と接触する部分
は、他のゲート半導体領域と異なり、高抵抗層となって
おり、ソース領域とゲート半導体領域とが電気的に導通
してしまわない、または電気的に導通したとしても、若
干のゲート電流に対して大きいドレイン電流を流せるよ
うな、ゲイン（ゲート電流に対するドレイン電流の利
得）の大きい条件にて実用に供される。また、請求項１
０記載の炭化珪素半導体装置の製造方法によれば、請求
項２または３記載の炭化珪素半導体装置による効果に加
え、パターンの微細化が可能（図６のチャネル幅１５
１、図１２のチャネル幅１５４、図１４のチャネル幅１
５６が縮小可能）になり、ノーマリーオフ特性が得られ
やすい、という優れた効果が得られる。というのは、ゲ
ート半導体材料の端部にサイドウォールを形成し、ゲー
ト半導体材料及びサイドウォールをマスクに、不純物を
炭化珪素エピタキシャル層へ注入してソース領域を形成
できる。その結果、ソース領域とゲート半導体領域の、
セルフアライン方式による形成が可能となるからであ
る。また、請求項１１記載の発明によれば、請求項２ま
たは３記載炭化珪素半導体装置による効果に加え、パタ
ーンの微細化が可能（図１０のチャネル幅１５３、図１
７のチャネル幅１５５、図１９のチャネル幅１５７が縮
小可能）になり、ノーマリーオフ特性が得られやすい、
という優れた効果が得られる。というのは、ゲート半導
体材料をマスクに、不純物を炭化珪素エピタキシャル層
へ注入してソース領域を形成できる。その結果、ソース
領域とゲート半導体領域の、セルフアライン方式による
形成が可能となるからである。なお、この場合、ソース
領域とゲート半導体材料層とが接触するように形成され
る。ゲート半導体領域端でソース領域と接触する部分
は、他のゲート半導体領域と異なり、高抵抗層となって
おり、ソース領域とゲート半導体領域とが電気的に導通
してしまわない、または電気的に導通したとしても、若
干のゲート電流に対して大きいドレイン電流を流せるよ
うな、ゲイン（ゲート電流に対するドレイン電流の利
得）の大きい条件にて実用に供される。また、請求項１
２記載の炭化珪素半導体装置の製造方法では、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料として、単結晶シリコン、アモルファスシリコ
ン、多結晶シリコンの少なくともいずれかを用いる。こ
れらの材料は、炭化珪素よりもバンドギャップが小さ
く、炭化珪素とこれらの材料による接合においては、あ
たかもショットキー接合のごとき特性が得られる。この
ため、単結晶シリコン、アモルファスシリコン、または
多結晶シリコンにおいては、炭化珪素基板上への堆積、
または酸化、パターニング、選択的エッチング、選択的
伝導度制御等が容易に行うことができるため、請求項６
乃至１１記載の炭化珪素半導体装置の製造方法におい
て、これらの材料を用いることは効果的である。また、
請求項１３記載の炭化珪素半導体装置の製造方法によれ
ば、ゲート半導体材料層の内部で不純物濃度の異なる領
域を任意に設定できるという利点があり、素子の応用範
囲を広めることができる（下記実施の形態４にて詳細に
説明）。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。なお、以下の実施の形態で
は、ゲート半導体材料に多結晶シリコンを用いた例で説
明したが、ゲート半導体材料はこの限りではない。ま
た、ここで用いられる炭化珪素（ＳｉＣ）のポリタイプ
は４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタ
イプでも構わない。さらに、本発明の主旨を逸脱しない
範囲での変形を含むことは言うまでもない。 実施の形態１ プレーナ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ゲートＭ
ＥＳＦＥＴ…図１ 図１は、本発明の実施の形態１におけるＳｉＣプレーナ
型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。
図１は、構造単位セルが３つ連続した断面図であり、ド
レイン領域となるＮ^＋型ＳｉＣ基板１０上に、Ｎ⁻型エ
ピタキシャル領域（エピタキシャル層）２０が積層され
たウエハにおいて、Ｎ⁻型エピタキシャル領域２０の所
定の領域に、Ｎ^＋型ソース領域３０が形成されている。
そして、エピタキシャル領域２０の一主面上の所定領域
には、多結晶シリコンからなるゲート半導体領域（多結
晶シリコン層）４０が配置され、ゲート半導体領域４０
は、層間絶縁膜５０にて覆われている。Ｎ^＋型ソース領
域３０上には、ソース電極６０が形成されるとともに、
Ｎ^＋型ＳｉＣ基板１０の裏面には、ドレイン電極７０が
形成されている。なお、ゲート半導体領域４０は、図示
されないところでゲート電極と接続されている。なお、
本実施の形態１の構造は、特許請求の範囲の請求項１に
対応する。すなわち、炭化珪素半導体基板（Ｎ^＋型Ｓｉ
Ｃ基板１０）上に形成され、前記基板よりも低いドーパ
ント濃度の第一導電型の半導体エピタキシャル層（Ｎ⁻
型エピタキシャル領域２０）と、前記エピタキシャル層
の表層部の所定領域に形成され、所定深さを有する第一
導電型のソース領域（Ｎ^＋型ソース領域３０）と、前記
エピタキシャル層の一主面上の所定領域に、前記エピタ
キシャル層に接触するように、炭化珪素のバンドギャッ
プと異なるバンドギャップを有する半導体材料により形
成されたゲート半導体領域（４０）と、前記ソース領域
に接触するソース電極（６０）と、前記ゲート半導体領
域に電圧を印加するゲート電極（図示省略）と、ドレイ
ン電極（７０）とを備えたことを特徴とする。また、本
実施の形態１の構造は、特許請求の範囲の請求項４にも
対応する。すなわち、前記炭化珪素のバンドギャップと
異なるバンドギャップを有する半導体材料が、単結晶シ
リコン、アモルファスシリコン、多結晶シリコンの少な
くともいずれかであることを特徴とする。ここでは、多
結晶シリコンの場合である。

【０００８】次に、本実施の形態１のＳｉＣプレーナ型
多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例
を、図２の（ａ）〜（ｆ）、さらに図３の（ａ）〜
（ｆ）の断面図を用いて説明する。 図２：多結晶シリコン層の酸化によるセルフアライン まず、図２の（ａ）の工程においては、Ｎ^＋型ＳｉＣ基
板１０の上に、例えば不純物濃度が１０^１４〜１０^１８
ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタ
キシャル領域２０が形成されている。図２（ｂ）の工程
においては、エピタキシャル領域２０に対して犠牲酸化
を行い、その犠牲酸化膜を除去した後に、多結晶シリコ
ン層を厚さ例えば０．１〜１０μｍ程度、減圧ＣＶＤ法
を用いてエピタキシャル領域２０上に堆積する。次に、
多結晶シリコン層に所望の不純物を導入する。不純物の
導入方法としては、堆積した多結晶シリコン層のさらに
上に、高濃度にドーピングされた堆積膜を堆積し、９０
０〜１０００℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン層中に熱拡散させるか、またはイオン注
入により不純物を直接多結晶シリコン層中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
この場合には、一般的な気相拡散法を用いることができ
る。具体的には、拡散炉において、不純物をガスとして
キャリアガスとともに導入する。ガスの比率は、マスフ
ローコントローラを用いたガス混合装置により精密に制
御できる。キャリアガスは通常アルゴンなどの不活性ガ
スが用いられる。その後、多結晶シリコン層のパターニ
ングを行って、ゲート半導体領域４０を形成する。な
お、本例では、多結晶シリコン層を堆積した直後に、不
純物を多結晶シリコン層中にドーピングする例で説明し
たが、例えば多結晶シリコン層のパターニングを先に行
ってから不純物をドーピングしてもよい。図２（ｃ）の
工程においては、多結晶シリコン層が例えば５０００Å
程度酸化されるような酸化条件（例えば１１００℃のウ
エット酸化なら９０分程度）下に試料を投じ、多結晶シ
リコン層４０の表層に、例えば厚さ５０００Åの多結晶
シリコン酸化膜８０を形成する。このときＳｉＣエピタ
キシャル領域２０の、多結晶シリコン層４０が堆積され
ていないむきだしの部分は、ほとんど酸化されない。そ
の後、この酸化膜８０をマスクに用いて、例えば燐イオ
ンを注入し、Ｎ^＋型ソース領域３０を形成する。Ｎ型不
純物としては燐の他に窒素、ヒ素などを用いてもよい。
図２（ｄ）の工程においては、多結晶シリコン酸化膜８
０を例えばＨＦ溶液等で除去した後に、イオン注入した
不純物を活性化させるために１２００℃程度のアニール
を行う。以上により、ゲート半導体領域４０に対してソ
ース領域３０がセルフアライン方式で形成された。な
お、従来のＭＥＳＦＥＴでは、ゲート半導体領域にショ
ットキー金属を用いているため、作製プロセスにおいて
５００℃程度以上の高温にさらすことができない。この
ため、ソース領域をイオン注入で形成した後のアニール
処理を金属の付いた試料では行うことができないので、
従来のＭＥＳＦＥＴでは、セルフアラインできない。一
方で、本発明によるＭＥＳＦＥＴでは、ゲート半導体領
域に、炭化珪素と異なるバンドギャップを有する、例え
ば多結晶シリコンを用いているため、このようなセルフ
アラインプロセスが可能となる。活性化アニールの温度
については、ＳｉＣ中のＮ型不純物に対しては１２００
℃程度で十分活性化可能であり、ソース領域を形成でき
る。なお、ＳｉＣ中のＰ型不純物に対しては１６００℃
以上の熱処理温度が必要である。図２（ｅ）の工程にお
いては、層間絶縁膜５０を形成した後に、コンタクトホ
ールを開孔し、Ｎ^＋型ソース領域３０上にソース電極６
０を形成する。図２（ｆ）の工程においては、ＳｉＣ基
板１０の裏面にドレイン電極７０として金属膜を蒸着
し、例えば６００〜１３００℃程度で熱処理してオーミ
ック電極とする。特に図示しないが、ゲート半導体領域
４０はゲート電極と接続される。このようにして、図１
に示す炭化珪素半導体装置が完成する。なお、本実施の
形態１のこの製造方法は、特許請求の範囲の請求項６に
対応する。すなわち、前記エピタキシャル層（Ｎ⁻型エ
ピタキシャル領域２０）の一主面の所定の領域に、炭化
珪素のバンドギャップと異なるバンドギャップを有する
ゲート半導体材料層（多結晶シリコン層４０）を堆積す
る工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層を酸化する工程と、前記酸化した
酸化膜（多結晶シリコン酸化膜８０）をマスクとする不
純物注入により、前記第一導電型のソース領域（Ｎ^＋型
ソース領域３０）を形成する工程と、前記酸化膜を除去
する工程と、前記半導体材料層にゲート電極（図示省
略）を接続する工程とを少なくとも含むことを特徴とす
る。また、本実施の形態１のこの製造方法は、特許請求
の範囲の請求項１２にも対応する。すなわち、前記炭化
珪素のバンドギャップと異なるバンドギャップを有する
ゲート半導体材料が、単結晶シリコン、アモルファスシ
リコン、多結晶シリコンの少なくともいずれかであるこ
とを特徴とする。ここでは、多結晶シリコンの場合であ
る。

【０００９】図３：サイドウォール利用によるセルフア
ライン 図３の（ａ）、（ｂ）の工程は、図２（ａ）、（ｂ）の
工程と同じである。図３（ｃ）の工程においては、例え
ば厚さ５０００Å程度のＣＶＤ酸化膜９０を堆積し、図
３（ｄ）の工程においては、例えば四フッ化炭素（ＣＦ
_４）と酸素（Ｏ_２）との混合ガスを用いた異方性の反応
性イオンエッチングによりＣＶＤ酸化膜９０をエッチン
グし、多結晶シリコン層４１の端部にサイドウォール９
０を残す。その後、このサイドウォール９０をマスクに
用いて、例えば燐イオンを注入し、Ｎ^＋型ソース領域３
１を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素
などを用いてもよい。図３（ｅ）の工程においては、サ
イドウォール９０を例えばＨＦ溶液等で除去した後に、
イオン注入した不純物を活性化させるために１２００℃
程度のアニールを行う。以上により、ゲート半導体領域
４１に対してソース領域３１がセルフアライン方式で形
成された。図３（ｆ）の工程においては、層間絶縁膜５
１を形成した後にコンタクトホールを開孔し、Ｎ^＋型ソ
ース領域３１上にソース電極６１を形成する。また、Ｓ
ｉＣ基板１１裏面にドレイン電極７１として金属膜を蒸
着し、例えば６００〜１３００℃程度で熱処理してオー
ミック電極とする。特に図示しないが、ゲート半導体領
域４１はゲート電極と接続される。このようにして、図
１に示す炭化珪素半導体装置が完成する。なお、本実施
の形態１のこの製造方法は、特許請求の範囲の請求項７
に対応する。すなわち、前記エピタキシャル層（Ｎ⁻型
エピタキシャル領域２１）の一主面の所定の領域に、炭
化珪素のバンドギャップと異なるバンドギャップを有す
るゲート半導体材料層（多結晶シリコン層４１）を堆積
する工程と、前記半導体材料層に不純物を導入する工程
と、前記半導体材料層を選択的にエッチングする工程
と、前記半導体材料層の端部にサイドウォール（９０）
を設ける工程と、前記半導体材料層及び前記サイドウォ
ールをマスクとした不純物注入により、前記第一導電型
のソース領域（Ｎ^＋型ソース領域３１）を形成する工程
と、前記サイドウォールを除去する工程と、前記半導体
材料層にゲート電極（図示省略）を接続する工程とを少
なくとも含むことを特徴とする。以上説明してきたよう
に、この発明によれば、多結晶シリコン層４０を酸化し
て形成された酸化膜８０をマスクに、または多結晶シリ
コン層４１の端部に形成されたサイドウォール９０をマ
スクに、ソース領域３０、３１をセルフアライン方式に
て形成できるため、パターンの微細化が可能（図１のチ
ャネル幅１５０が縮小可能）になり、ノーマリーオフ特
性が得られやすい、という優れた効果が得られる。

【００１０】次に、この炭化珪素半導体装置の動作につ
いて説明する。多結晶シリコン層からなるゲート半導体
領域４０とＳｉＣエピタキシャル領域２０との接合界面
には、それぞれのバンドギャップ、フェルミレベルと電
子親和力を反映した障壁が形成される。そして、この障
壁からバルク内部へ形成される空乏層の広がりは、接合
に印加する電圧により制御することができる。すなわ
ち、ドレイン電極７０とソース電極６０との間に電圧が
印加された状態で、ゲート半導体領域４０とＳｉＣエピ
タキシャル領域２０との接合から広がる空乏層がキャリ
アを遮断すれば、素子はオフ状態になる。一方で、ゲー
ト電圧を変化させ、キャリアがソース電極６０からドレ
イン電極７０へと流れ込むように空乏層の広がりを抑え
ることで、素子はオン状態にスイッチングされる。オン
時には、キャリアはバルク中を通過するため、同じく炭
化珪素を用いたＭＯＳＦＥＴに比べてオン抵抗を低減す
ることができる。なお、このとき、素子の耐圧は、ゲー
ト半導体領域４０とＳｉＣエピタキシャル領域２０の接
合に形成される障壁の高さと、エピタキシャル領域２０
の濃度、深さの条件にて決まるため、接合に形成される
障壁の高さを十分大きく取れば、エピタキシャル領域２
０の濃度と厚さで決まるアバランシェブレークダウンま
でドレイン耐圧を大きくすることができる。

【００１１】実施の形態２ プレーナ型多結晶シリコンゲートＭＥＳＦＥＴ改…図４ 図４は、本発明の実施の形態２におけるＳｉＣプレーナ
型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。
図１との相違は、Ｎ^＋型ソース領域３がゲート半導体領
域４に接触するように形成されていることである。次
に、本実施の形態２のＳｉＣプレーナ型多結晶シリコン
ゲートＭＥＳＦＥＴの製造方法の一例を、図５の（ａ）
〜（ｆ）を用いて説明する。 図５：多結晶シリコン層によるセルフアライン 図５の（ａ）、（ｂ）の工程は、図２（ａ）、（ｂ）の
工程と同じである。図５（ｃ）の工程においては、多結
晶シリコン層４をマスクに用いて、例えば燐イオンを注
入し、Ｎ^＋型ソース領域３を形成する。Ｎ型不純物とし
ては燐の他に窒素、ヒ素などを用いてもよい。

【００１２】図５（ｄ）の工程においては、多結晶シリ
コン層４端のソース領域３と接触する部位に高抵抗多結
晶シリコン層１６０を形成する。方法としては、マスク
材１７０を用いて、高濃度にドーピングされた堆積膜を
堆積し、９００〜１０００℃程度の熱処理により堆積膜
中の不純物を多結晶シリコン層１６０中に熱拡散させる
か、またはイオン注入により不純物を直接多結晶シリコ
ン層１６０中に導入してもよい。さらに、気相からの不
純物の導入も可能である。なお、導入される不純物種と
その量は、多結晶シリコン層１６０が高抵抗となるよう
に選択される。図５（ｅ）の工程においては、層間絶縁
膜５を形成した後にコンタクトホールを開孔し、Ｎ^＋型
ソース領域３上にソース電極６を形成する。図５（ｆ）
の工程においては、ＳｉＣ基板１裏面にドレイン電極７
として金属膜を蒸着し、例えば６００〜１３００℃程度
で熱処理してオーミック電極とする。特に図示しない
が、ゲート半導体領域４はゲート電極と接続される。こ
のようにして、図４に示す炭化珪素半導体装置が完成す
る。なお、本実施の形態２のこの製造方法は、特許請求
の範囲の請求項８に対応する。すなわち、前記エピタキ
シャル層（Ｎ⁻型エピタキシャル領域２１）の一主面の
所定の領域に、炭化珪素のバンドギャップと異なるバン
ドギャップを有するゲート半導体材料層（多結晶シリコ
ン層４）を堆積する工程と、前記半導体材料層に不純物
を導入する工程と、前記半導体材料層を選択的にエッチ
ングする工程と、前記半導体材料層をマスクとした不純
物注入により、前記第一導電型のソース領域（Ｎ^＋型ソ
ース領域３）を形成する工程と、前記半導体材料層端の
前記ソース領域と接触する部位に高抵抗層（高抵抗多結
晶シリコン層１６０）を形成する工程と、前記半導体材
料層にゲート電極（図示省略）を接続する工程とを少な
くとも含むことを特徴とする。以上説明してきたよう
に、この発明によれば、多結晶シリコン層４をマスクに
ソース領域３をセルフアライン方式にて形成できるた
め、パターンの微細化が可能（図４のチャネル幅１５９
が縮小可能）になり、ノーマリーオフ特性が得られやす
い、という優れた効果が得られる。次に、この炭化珪素
半導体装置の動作について説明する。図１との相違は、
Ｎ ^＋型ソース領域３がゲート半導体領域４に接触するよ
うに形成されている点である。このため、本実施の形態
２における炭化珪素半導体装置は、ゲート半導体領域４
端でソース領域３と接触する部分は、他のゲート半導体
領域と異なり、高抵抗層となっており、ソース領域３と
ゲート半導体領域４とが電気的に導通してしまわない、
または電気的に導通したとしても、若干のゲート電流に
対して大きいドレイン電流を流せるような、ゲイン（ゲ
ート電流に対するドレイン電流の利得）の大きい条件に
て実用に供される。

【００１３】実施の形態３ 溝（トレンチ）型多結晶シリコンゲートＭＥＳＦＥＴ…
図６ 図６は、本発明の実施の形態３におけるＳｉＣ溝型多結
晶シリコンゲートＭＥＳＦＥＴを示す図である。図６
は、構造単位セルが３つ連続した断面図であり、ドレイ
ン領域となるＮ^＋型ＳｉＣ基板１２上に、Ｎ⁻型エピタ
キシャル領域２２が積層されたウエハにおいて、Ｎ⁻型
エピタキシャル領域２２の所定の領域にＮ ^＋型ソース領
域３２が形成されている。そして、エピタキシャル領域
２２の一主面上の所定領域には、所定深さを有する溝１
００が形成され、多結晶シリコン層からなるゲート半導
体領域（多結晶シリコン層）４２が溝１００内に充填さ
れている。ゲート半導体領域４２は、層間絶縁膜５２に
て覆われている。Ｎ^＋型ソース領域３２上にはソース電
極６２が形成されるとともに、Ｎ^＋型ＳｉＣ基板１２の
裏面にはドレイン電極７２が形成されている。なお、ゲ
ート半導体領域４２は図示されないところでゲート電極
と接続されている。なお、本実施の形態３の構造は、特
許請求の範囲の請求項２に対応する。すなわち、炭化珪
素半導体基板（Ｎ^＋型ＳｉＣ基板１２）上に形成され、
前記基板よりも低いドーパント濃度の第一導電型の半導
体エピタキシャル層（Ｎ⁻型エピタキシャル領域２２）
と、前記エピタキシャル層の表層部の所定領域に形成さ
れ、所定深さを有する第一導電型のソース領域（Ｎ^＋型
ソース領域３２）と、前記エピタキシャル層の表層部の
所定領域に形成され、所定深さを有する溝（１００）
と、前記溝内に前記エピタキシャル層の表面に接触する
ように充填される、炭化珪素のバンドギャップと異なる
バンドギャップを有する半導体材料により形成されたゲ
ート半導体領域（４２）と、前記ソース領域に接触する
ソース電極（６２）と、前記ゲート半導体領域に電圧を
印加するゲート電極（図示省略）と、ドレイン電極（７
２）とを備えたことを特徴とする。

【００１４】次に、本実施の形態３のＳｉＣ溝型多結晶
シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図７
の（ａ）〜（ｆ）を用いて説明する。 図７：多結晶シリコン層の酸化によるセルフアライン まず、図７の（ａ）の工程においては、Ｎ^＋型ＳｉＣ基
板１２の上に、例えば不純物濃度が１０^１４〜１０^１８
ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタ
キシャル領域２２が形成されている。図７（ｂ）の工程
においては、マスク材１３０を用いて例えば０．１〜１
０μｍの深さの溝１００を形成する。図７（ｃ）の工程
においては、溝１００形成後のエピタキシャル領域２２
に対して犠牲酸化を行い、その犠牲酸化膜を除去した後
に、多結晶シリコン層を例えば０．１〜１０μｍ程度、
減圧ＣＶＤ法を用いてエピタキシャル領域２２上に堆積
する。このとき、溝１００内には多結晶シリコン層が充
填される。次に、多結晶シリコンに所望の不純物を導入
する。方法としては、堆積した多結晶シリコン層のさら
に上に、高濃度にドーピングされた堆積膜を堆積し、９
００〜１０００℃程度の熱処理により堆積膜中の不純物
を多結晶シリコン層中に熱拡散させるか、またはイオン
注入により不純物を直接多結晶シリコン中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲ
ート半導体領域４２を形成する。なお、本例では、多結
晶シリコン層を堆積した直後に、不純物を多結晶シリコ
ン層中にドーピングする例で説明したが、例えば多結晶
シリコンのパターニングを先に行ってから不純物をドー
ピングしてもよい。図７（ｄ）の工程においては、多結
晶シリコン層が例えば５０００Å程度酸化されるような
酸化条件（例えば１１００℃のウエット酸化なら９０分
程度）下に試料を投じ、多結晶シリコン層４２の表層
に、例えば厚さ５０００Åの多結晶シリコン酸化膜８１
を形成する。このとき、ＳｉＣエピタキシャル領域２２
の、多結晶シリコン層が堆積されていないむきだしの部
分は、ほとんど酸化されない。その後、この酸化膜８１
をマスクに用いて、例えば燐イオンを注入し、Ｎ^＋型ソ
ース領域３２を形成する。Ｎ型不純物としては燐の他に
窒素、ヒ素などを用いてもよい。図７（ｅ）の工程にお
いては、多結晶シリコン酸化膜８１を例えばＨＦ溶液等
で除去した後に、イオン注入した不純物を活性化させる
ために１２００℃程度のアニールを行う。以上により、
ゲート半導体領域４２に対してソース領域３２がセルフ
アライン方式で形成された。図７（ｆ）の工程において
は、層間絶縁膜５２を形成した後に、コンタクトホール
を開孔し、Ｎ^＋型ソース領域３２上にソース電極６２を
形成する。また、ＳｉＣ基板１２の裏面にドレイン電極
７２として金属膜を蒸着し、例えば６００〜１３００℃
程度で熱処理してオーミック電極とする。特に図示しな
いが、ゲート半導体領域４２はゲート電極と接続され
る。このようにして、図６に示す炭化珪素半導体装置が
完成する。なお、本実施の形態３のこの製造方法は、特
許請求の範囲の請求項９に対応する。すなわち、前記エ
ピタキシャル層（Ｎ⁻型ＳｉＣエピタキシャル領域２
２）の一主面の所定の領域に、所定深さを有する溝（１
００）を形成する工程と、前記溝内に前記エピタキシャ
ル層の表面に接触するように充填される、炭化珪素のバ
ンドギャップと異なるバンドギャップを有するゲート半
導体材料層（多結晶シリコン層４２）を堆積する工程
と、前記半導体材料層に不純物を導入する工程と、前記
半導体材料層を選択的にエッチングする工程と、前記半
導体材料層を酸化する工程と、前記酸化した酸化膜（多
結晶シリコン酸化膜８１）をマスクとする不純物注入に
より、前記第一導電型のソース領域（Ｎ^＋型ソース領域
３２）を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極（図示省略）を接続
する工程とを少なくとも含むことを特徴とする。なお、
本製造方法の実施の形態では、多結晶シリコン層を酸化
し、形成された酸化膜をマスクにソース領域をセルフア
ライン方式にて形成する方法で説明したが、多結晶シリ
コン層の端部にサイドウォールを形成し、そのサイドウ
ォールをマスクにソース領域をセルフアライン方式で形
成してもよい。なお、本実施の形態３において、多結晶
シリコン層の端部にサイドウォールを形成する場合は、
特許請求の範囲の請求項１０に対応する。すなわち、前
記エピタキシャル層（Ｎ⁻型ＳｉＣエピタキシャル領域
２２）の一主面の所定の領域に、所定深さを有する溝
（１００）を形成する工程と、前記溝内に前記エピタキ
シャル層の表面に接触するように充填される、炭化珪素
のバンドギャップと異なるバンドギャップを有するゲー
ト半導体材料層（多結晶シリコン層４２）を堆積する工
程と、前記半導体材料層に不純物を導入する工程と、前
記半導体材料層を選択的にエッチングする工程と、前記
半導体材料層の端部にサイドウォール（図示省略。実施
の形態１の図３参照）を設ける工程と、前記半導体材料
層及び前記サイドウォールをマスクとする不純物注入に
より、前記第一導電型のソース領域（Ｎ^＋型ソース領域
３２）を形成する工程と、前記サイドウォールを除去す
る工程と、前記半導体材料層にゲート電極（図示省略）
を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シ
リコン層４２を酸化して形成された酸化膜８１をマスク
に、ソース領域３２をセルフアライン方式にて形成でき
るため、パターンの微細化が可能（図６のチャネル幅１
５１が縮小可能）になり、ノーマリーオフ特性が得られ
やすい、という優れた効果が得られる。次に、この炭化
珪素半導体装置の動作について説明する。溝１００内に
充填される多結晶シリコンからなるゲート半導体領域４
２と、ＳｉＣエピタキシャル領域２２との接合界面に
は、それぞれのバンドギャップ、フェルミレベルと電子
親和力を反映した障壁が形成される。そして、この障壁
からバルク内部へ形成される空乏層の広がりは、接合に
印加する電圧により制御することができる。すなわち、
ドレイン電極７２とソース電極６２との間に電圧が印加
された状態で、ゲート半導体領域４２とＳｉＣエピタキ
シャル領域２２との接合から広がる空乏層がキャリアを
遮断すれば、素子はオフ状態になる。特に、本発明によ
り、図６のチャネル幅１５１が縮小可能となり、ゲート
半導体領域４２とエピタキシャル領域２２との接合に生
じるビルトインポテンシャルによりチャネル幅１５１が
容易に空乏化されるため、ゲートに電圧を印加していな
くてもドレイン電流を遮断できる、いわゆるノーマリー
オフ特性が得られやすい。一方で、ゲート電圧を変化さ
せ、キャリアがソース電極６２からドレイン電極７２へ
と流れ込むように空乏層の広がりを抑えることで、素子
はオン状態にスイッチングされる。オン時には、キャリ
アはバルク中を通過するため、同じく炭化珪素を用いた
ＭＯＳＦＥＴに比べてオン抵抗を低減することができ
る。なお、このとき素子の耐圧は、ゲート半導体領域４
２とＳｉＣエピタキシャル領域２２の接合に形成される
障壁の高さと、エピタキシャル領域２２の濃度、深さの
条件にて決まるため、接合に形成される障壁の高さを十
分大きく取れば、エピタキシャル領域２２の濃度と厚さ
で決まるアバランシェブレークダウンまでドレイン耐圧
を大きくすることができる。

【００１５】実施の形態４ 溝型多結晶シリコンゲートＭＥＳＦＥＴ改…図８ 図８は、本発明の実施の形態４におけるＳｉＣ溝型多結
晶シリコンゲートＭＥＳＦＥＴを示す図である。図６と
の相違は、溝１０１内に充填される多結晶シリコン層が
不純物濃度の異なる領域を有していることであり、溝１
０１の下部にはＮ⁻型多結晶シリコン層４３が、溝上部
にはＰ^＋型多結晶シリコン層４４が充填されている。な
お、本実施の形態４の構造は、特許請求の範囲の請求項
５に対応する。すなわち、前記ゲート半導体領域が、不
純物濃度の異なる領域（Ｎ⁻型多結晶シリコン層４３と
Ｐ^＋型多結晶シリコン層４４）を持つことを特徴とす
る。次に、本実施の形態のＳｉＣ溝型多結晶シリコンゲ
ートＭＥＳＦＥＴの製造方法の一例を、図９の（ａ）〜
（ｆ）を用いて説明する。 図９：多結晶シリコン層の酸化によるセルフアライン 図９の（ａ）、（ｂ）の工程は、図７（ａ）、（ｂ）の
工程と同じである。図９（ｃ）の工程においては、溝１
０１形成後のＮ⁻型ＳｉＣエピタキシャル領域２３に対
して犠牲酸化を行い、その犠牲酸化膜を除去した後に、
多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧
ＣＶＤ法を用いてエピタキシャル領域２３上に堆積す
る。このとき、溝１０１内には多結晶シリコン層が充填
される。次に、多結晶シリコン層に所望の不純物を導入
し、Ｎ⁻型多結晶シリコン層となるようにする。方法と
しては、堆積した多結晶シリコンのさらに上に、燐ドー
プされた堆積膜を堆積し、９００〜１０００℃程度の熱
処理により堆積膜中の不純物を多結晶シリコン中に熱拡
散させるか、またはイオン注入により不純物を直接多結
晶シリコン中に導入してもよい。さらに、気相からの不
純物の導入も可能である。その後、多結晶シリコン層の
パターニングを行って、Ｎ⁻型多結晶シリコン層４３を
形成する。なお、本例では、多結晶シリコン層を堆積し
た直後に、不純物を多結晶シリコン層中にドーピングす
る例で説明したが、例えば多結晶シリコン層のパターニ
ングを先に行ってから不純物をドーピングしてもよい。
図９（ｄ）の工程においては、多結晶シリコン層が例え
ば５０００Å程度酸化されるような酸化条件（例えば１
１００℃のウエット酸化なら９０分程度）下に試料を投
じ、多結晶シリコン層４３の表層に、例えば厚さ５００
０Åの多結晶シリコン酸化膜８２を形成する。このと
き、ＳｉＣエピタキシャル領域２３の、多結晶シリコン
層が堆積されていないむきだしの部分は、ほとんど酸化
されない。その後、この酸化膜８２をマスクに用いて、
例えば燐イオンを注入し、Ｎ^＋型ソース領域３３を形成
する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用
いてもよい。図９（ｅ）の工程においては、多結晶シリ
コン酸化膜８２を例えばＨＦ溶液等で除去した後に、イ
オン注入した不純物を活性化させるために１２００℃程
度のアニールを行う。以上により、Ｎ⁻型多結晶シリコ
ン層４３に対してソース領域３３がセルフアライン方式
で形成された。次に、Ｎ⁻型多結晶シリコン層４３にＰ
型不純物を導入し、Ｐ^＋型多結晶シリコン層４４を形成
する。方法としては、堆積した多結晶シリコンのさらに
上に、Ｂ（ボロン）ドープされた堆積膜を堆積し、９０
０〜１０００℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン中に熱拡散させるか、またはイオン注入
により不純物を直接多結晶シリコン中に導入してもよ
い。さらに、気相からの不純物の導入も可能である。な
お、本例では、不純物を活性化させるためのアニールを
行ってから多結晶シリコン層中にドーピングする順番で
説明したが、多結晶シリコン層中にドーピングを行って
からアニールを行ってもよい。また、本例では、Ｎ⁻型
多結晶シリコン層４３を先に形成し、Ｎ⁻型多結晶シリ
コン層４３にドーピングを行ってＰ^＋型多結晶シリコン
層４４を形成したが、作製方法はこの限りではない。多
結晶シリコン層の不純物濃度については、本例では、溝
下部にＮ⁻型多結晶シリコン層４３が、溝上部にはＰ^＋
型多結晶シリコン層４４が充填される例で説明したが、
この他にも任意に設計できることは言うまでもない。図
９（ｆ）の工程においては、層間絶縁膜５３を形成した
後に、コンタクトホールを開孔し、Ｎ^＋型ソース領域３
３上にソース電極６３を形成する。また、ＳｉＣ基板１
３の裏面にドレイン電極７３として金属膜を蒸着し、例
えば６００〜１３００℃程度で熱処理してオーミック電
極とする。特に図示しないが、ゲート半導体領域４４は
ゲート電極と接続される。このようにして、図８に示す
炭化珪素半導体装置が完成する。なお、本実施の形態４
のこの製造方法は、特許請求の範囲の請求項９に対応す
る。すなわち、前記エピタキシャル層（Ｎ⁻型ＳｉＣエ
ピタキシャル領域２３）の一主面の所定の領域に、所定
深さを有する溝（１０１）を形成する工程と、前記溝内
に前記エピタキシャル層の表面に接触するように充填さ
れる、炭化珪素のバンドギャップと異なるバンドギャッ
プを有するゲート半導体材料層（Ｎ⁻型多結晶シリコン
層４３）を堆積する工程と、前記半導体材料層に不純物
を導入する工程と、前記半導体材料層を選択的にエッチ
ングする工程と、前記半導体材料層を酸化する工程と、
前記酸化した酸化膜（多結晶シリコン酸化膜８２）をマ
スクとする不純物注入により、前記第一導電型のソース
領域（Ｎ^＋型ソース領域３３）を形成する工程と、前記
酸化膜を除去する工程と、前記半導体材料層にゲート電
極（図示省略）を接続する工程とを少なくとも含むこと
を特徴とする。また、本実施の形態４のこの製造方法
は、特許請求の範囲の請求項１３にも対応する。すなわ
ち、前記半導体材料層に、不純物濃度の異なる領域を形
成する工程（Ｎ⁻型多結晶シリコン層４３にドーピング
を行ってＰ^＋型多結晶シリコン層４４を形成する工程）
を有することを特徴とする。なお、本製造方法の実施の
形態では、多結晶シリコン層を酸化し、形成された酸化
膜をマスクにソース領域をセルフアライン方式にて形成
する方法で説明したが、多結晶シリコン層の端部にサイ
ドウォールを形成し、そのサイドウォールをマスクにソ
ース領域をセルフアライン方式で形成してもよい。以上
説明してきたように、この発明によれば、多結晶シリコ
ン層４３を酸化して形成された酸化膜８２をマスクに、
ソース領域３３をセルフアライン方式にて形成できるた
め、パターンの微細化が可能（図８のチャネル幅１５２
が縮小可能）になり、ノーマリーオフ特性が得られやす
い、という優れた効果が得られる。次に、この炭化珪素
半導体装置の動作について説明する。図６との相違は、
溝１０１内に充填される多結晶シリコン層が不純物濃度
の異なる領域を有している点であり、溝下部にＮ⁻型多
結晶シリコン層４３が、溝上部にはＰ^＋型多結晶シリコ
ン層４４が充填されている。Ｎ⁻型多結晶シリコン層４
３は、例えばＮ⁻型ＳｉＣとの接合に形成される障壁が
大きいため、ドレイン耐圧を大きく設計できる。また、
Ｐ^＋型多結晶シリコン層４４は、Ｎ⁻型ＳｉＣとの接合
に形成されるビルトインポテンシャルが大きいため、チ
ャネル幅１５２のオフ性に優れ、ノーマリーオフ特性が
得られやすい。本実施の形態４は、ゲート半導体材料内
部で不純物濃度の異なる領域を任意に設定できるという
本発明の利点をいかした例であり、素子の性能を向上さ
せることができる。

【００１６】実施の形態５ 溝型多結晶シリコンゲートＭＥＳＦＥＴ改…図１０ 図１０は、本発明の実施の形態５におけるＳｉＣ溝型多
結晶シリコンゲートＭＥＳＦＥＴを示す図である。図６
との相違は、Ｎ^＋型ソース領域３４がゲート半導体領域
４５に接触するように形成されていることである。次
に、本実施の形態のＳｉＣ溝型多結晶シリコンゲートＭ
ＥＳＦＥＴの製造方法の一例を、図１１の（ａ）〜
（ｆ）を用いて説明する。 図１１：多結晶シリコン層によるセルフアライン 図１１の（ａ）〜（ｃ）の工程は、図７（ａ）〜（ｃ）
の工程と同じである。図１１（ｄ）の工程においては、
多結晶シリコン層４５をマスクに用いて、例えば燐イオ
ンを注入し、Ｎ^＋型ソース領域３４を形成する。Ｎ型不
純物としては燐の他に窒素、ヒ素などを用いてもよい。
図１１（ｅ）の工程においては、多結晶シリコン層４５
端のソース領域３４と接触する部位に高抵抗多結晶シリ
コン層１６１を形成する。方法としては、マスク材１７
１を用いて、高濃度にドーピングされた堆積膜を堆積
し、９００〜１０００℃程度の熱処理により堆積膜中の
不純物を多結晶シリコン層１６１中に熱拡散させるか、
またはイオン注入により不純物を直接多結晶シリコン層
１６１中に導入してもよい。さらに、気相からの不純物
の導入も可能である。なお、導入される不純物種とその
量は、多結晶シリコン層１６１が高抵抗となるように選
択される。図１１（ｆ）の工程は、図７（ｆ）の工程と
同じである。このようにして、図１０に示す炭化珪素半
導体装置が完成する。以上説明してきたように、この発
明によれば、多結晶シリコン層４５をマスクに、ソース
領域３４をセルフアライン方式にて形成できるため、パ
ターンの微細化が可能（図１０のチャネル幅１５３が縮
小可能）になり、ノーマリーオフ特性が得られやすい、
という優れた効果が得られる。なお、本実施の形態５の
この製造方法は、特許請求の範囲の請求項１１に対応す
る。すなわち、前記エピタキシャル層（Ｎ⁻型ＳｉＣエ
ピタキシャル層２４）の一主面の所定の領域に、所定深
さを有する溝（１０２）を形成する工程と、前記溝内に
前記エピタキシャル層の表面に接触するように充填され
る、炭化珪素のバンドギャップと異なるバンドギャップ
を有するゲート半導体材料層（多結晶シリコン層４５）
を堆積する工程と、前記半導体材料層に不純物を導入す
る工程と、前記半導体材料層を選択的にエッチングする
工程と、前記半導体材料層をマスクとする不純物注入に
より、前記第一導電型のソース領域（Ｎ^＋型ソース領域
３４）を形成する工程と、前記半導体材料層端の前記ソ
ース領域と接触する部位に高抵抗層（高抵抗多結晶シリ
コン層１６１）を形成する工程と、前記半導体材料層に
ゲート電極（図示省略）を接続する工程とを少なくとも
含むことを特徴とする。次に、この炭化珪素半導体装置
の動作について説明する。図６との相違は、Ｎ ^＋型ソー
ス領域３４がゲート半導体領域４５に接触するように形
成されている点である。このため、本実施の形態５にお
ける炭化珪素半導体装置は、ゲート半導体領域４５端で
ソース領域３４と接触する部分は、他のゲート半導体領
域と異なり、高抵抗層となっており、ソース領域３４と
ゲート半導体領域４５とが電気的に導通してしまわな
い、または電気的に導通したとしても、若干のゲート電
流に対して大きいドレイン電流を流せるような、ゲイン
（ゲート電流に対するドレイン電流の利得）の大きい条
件にて実用に供される。

【００１７】実施の形態６ 溝型多結晶シリコンゲートＪＦＥＴ…図１２ 図１２は、本発明の実施の形態６におけるＳｉＣ溝型多
結晶シリコンゲートＪＦＥＴを示す図である。図１２
は、構造単位セルが２つ連続した断面図であり、ドレイ
ン領域となるＮ^＋型ＳｉＣ基板１５上に、Ｎ⁻型エピタ
キシャル領域２５が積層されたウエハにおいて、Ｎ⁻型
エピタキシャル領域２５の所定の領域にＮ ^＋型ソース領
域３５が形成されている。そして、エピタキシャル領域
２２の一主面上の所定領域には、所定深さを有する第一
の溝１０３が形成され、多結晶シリコンからなるゲート
半導体領域４６が溝１０３内に充填されている。ゲート
半導体領域４６は、層間絶縁膜６５にて覆われている。
同じくエピタキシャル領域２５の一主面上の所定領域に
は、第一の溝１０３よりも深い第二の溝１０４が、ソー
ス領域３５を貫通するように形成されている。そして、
ソース電極６５が、溝１０４内に充填されて、なおか
つ、ソース領域３５に接触するように形成されている。
Ｎ^＋型ＳｉＣ基板１５の裏面には、ドレイン電極７５が
配置される。なお、ゲート半導体領域４６は図示されな
いところでゲート電極と接続されている。なお、本実施
の形態６の構造は、特許請求の範囲の請求項３に対応す
る。すなわち、炭化珪素半導体基板（Ｎ^＋型ＳｉＣ基板
１５）上に形成され、前記基板よりも低いドーパント濃
度の第一導電型の半導体エピタキシャル層（Ｎ⁻型エピ
タキシャル領域２５）と、前記エピタキシャル層の表層
部の所定領域に形成され、所定深さを有する第一導電型
のソース領域（Ｎ^＋型ソース領域３５）と、前記エピタ
キシャル層の表層部の所定領域に形成され、所定深さを
有する第一の溝（１０３）と、この溝内に前記エピタキ
シャル層の表面に接触するように充填される、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料により形成されたゲート半導体領域（４６）と、
前記エピタキシャル層の表層部の所定領域に、前記ソー
ス領域を貫通して形成され、所定深さを有する第二の溝
（１０４）と、この溝内に形成されるソース電極（６
５）と、前記ゲート半導体領域に電圧を印加するゲート
電極（図示省略）と、ドレイン電極（７５）とを備えた
ことを特徴とする。次に、本実施の形態６のＳｉＣ溝型
多結晶シリコンゲートＪＦＥＴの製造方法の一例を、図
１３の（ａ）〜（ｆ）を用いて説明する。 図１３：多結晶シリコン層の酸化によるセルフアライン まず、図１３の（ａ）の工程においては、Ｎ^＋型ＳｉＣ
基板１５の上に、例えば不純物濃度が１０^１４〜１０
^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエ
ピタキシャル領域２５が形成されている。図１３（ｂ）
の工程においては、例えば０．１〜１０μｍの深さの溝
１０３を形成する。その後、犠牲酸化を行い、犠牲酸化
膜を除去した後に、多結晶シリコン層を厚さ例えば０．
１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャ
ル領域２５上に堆積する。このとき、溝１０３内には多
結晶シリコン層が充填される。次に、多結晶シリコン層
に所望の不純物を導入する。方法としては、堆積した多
結晶シリコン層のさらに上に、高濃度にドーピングされ
た堆積膜を堆積し、９００〜１０００℃程度の熱処理に
より堆積膜中の不純物を多結晶シリコン層中に熱拡散さ
せるか、またはイオン注入により不純物を直接多結晶シ
リコン層中に導入してもよい。さらに、気相からの不純
物の導入も可能である。その後、多結晶シリコン層のパ
ターニングを行って、ゲート半導体領域４６を形成す
る。なお、本例では、多結晶シリコンを堆積した直後
に、不純物を多結晶シリコン層中にドーピングする例で
説明したが、例えば多結晶シリコン層のパターニングを
先に行ってから不純物をドーピングしてもよい。図１３
（ｃ）の工程においては、多結晶シリコン層が例えば５
０００Å程度酸化されるような酸化条件（例えば１１０
０℃のウエット酸化なら９０分程度）下に試料を投じ、
多結晶シリコン層４６の表層に、例えば厚さ５０００Å
の多結晶シリコン酸化膜８３を形成する。このとき、Ｓ
ｉＣエピタキシャル領域２５の、多結晶シリコン層が堆
積されていないむきだしの部分は、ほとんど酸化されな
い。その後、この酸化膜８３をマスクに用いて、例えば
燐イオンを注入し、Ｎ^＋型ソース領域３５を形成する。
Ｎ型不純物としては燐の他に窒素、ヒ素などを用いても
よい。図１３（ｄ）の工程においては、多結晶シリコン
酸化膜８３を例えばＨＦ溶液等で除去した後に、イオン
注入した不純物を活性化させるために１２００℃程度の
アニールを行う。以上により、ゲート半導体領域４６に
対してソース領域３５がセルフアライン方式で形成され
た。図１３（ｅ）の工程においては、層間絶縁膜５５を
形成した後に、この層間膜５５をマスクに用いて、溝１
０３よりも深い溝１０４、例えば深さ０．１〜２０μｍ
を、ソース領域３５を貫通するように形成する。図１３
（ｆ）の工程においては、ＳｉＣとショットキー接合す
るような例えばＮｉ（ニッケル）やＷ（タングステン）
等を用いて、ソース電極６５を、溝１０４内に充填し
て、なおかつ、ソース領域３５に接触するように形成す
る。また、ＳｉＣ基板１５の裏面にドレイン電極７５と
して金属膜を蒸着し、例えば６００〜１３００℃程度で
熱処理してオーミック電極とする。特に図示しないが、
ゲート半導体領域４６はゲート電極と接続される。この
ようにして図１２に示す炭化珪素半導体装置が完成す
る。なお、本実施の形態６のこの製造方法は、特許請求
の範囲の請求項９に対応する。すなわち、前記エピタキ
シャル層（Ｎ⁻型ＳｉＣエピタキシャル領域２５）の一
主面の所定の領域に、所定深さを有する溝（１０３）を
形成する工程と、前記溝内に前記エピタキシャル層の表
面に接触するように充填される、炭化珪素のバンドギャ
ップと異なるバンドギャップを有するゲート半導体材料
層（多結晶シリコン層４６）を堆積する工程と、前記半
導体材料層に不純物を導入する工程と、前記半導体材料
層を選択的にエッチングする工程と、前記半導体材料層
を酸化する工程と、前記酸化した酸化膜（多結晶シリコ
ン酸化膜８３）をマスクとする不純物注入により、前記
第一導電型のソース領域（Ｎ^＋型ソース領域３５）を形
成する工程と、前記酸化膜を除去する工程と、前記半導
体材料層にゲート電極（図示省略）を接続する工程とを
少なくとも含むことを特徴とする。なお、本製造方法の
実施の形態では多結晶シリコンを酸化し、形成された酸
化膜をマスクにソース領域をセルフアライン方式にて形
成する方法で説明したが、多結晶シリコンの端部にサイ
ドウォールを形成し、そのサイドウォールをマスクにソ
ース領域をセルフアライン方式で形成してもよい。以上
説明してきたように、この発明によれば、多結晶シリコ
ン層４６を酸化して形成された酸化膜８３をマスクにソ
ース領域３５をセルフアライン方式にて形成できるた
め、パターンの微細化が可能（図１２のチャネル幅１５
４が縮小可能）になり、ノーマリーオフ特性が得られや
すい、という優れた効果が得られる。次に、この炭化珪
素半導体装置の動作について説明する。チャネル幅１５
４は、多結晶シリコンからなるゲート半導体領域４６と
ＳｉＣエピタキシャル領域２５との接合に生じるビルト
インポテンシャルと、ショットキーソース６５とＳｉＣ
エピタキシャル領域２５との接合に生じるビルトインポ
テンシャルにより空乏化されるため、素子はノーマリー
オフ特性を有する。ここで、溝１０３内に充填される多
結晶シリコン層４６と、ＳｉＣエピタキシャル領域２５
の接合界面には、それぞれのバンドギャップ、フェルミ
レベルと電子親和力を反映した障壁が形成される。そし
て、この障壁からバルク内部へ形成される空乏層の広が
りは、接合に印加する電圧により制御することができ
る。すなわち、ドレイン電極７５とソース電極６５との
間に電圧が印加された状態で、ゲート半導体領域４６と
ＳｉＣエピタキシャル領域２２との接合から広がる空乏
層と、ショットキーソース６５とＳｉＣエピタキシャル
領域２５との接合に生じるビルトインポテンシャルによ
り形成される空乏層がキャリアを遮断すれば、素子はオ
フ状態になる。特に、本発明により、図１２のチャネル
幅１５４が縮小可能となるため、ノーマリーオフ特性が
得られやすい。一方で、ゲート電圧を変化させ、キャリ
アがソース電極６５からドレイン電極７５へと流れ込む
ように空乏層の広がりを抑えることで、素子はオン状態
にスイッチングされる。オン時には、キャリアはバルク
中を通過するため、同じく炭化珪素を用いたＭＯＳＦＥ
Ｔに比べてオン抵抗を低減することができる。なお、こ
のとき素子の耐圧は、溝１０４内に充填されたショット
キーソース６５とエピタキシャル領域２５とのショット
キー接合によりドレイン電圧を保持できるため、素子の
高耐圧化が容易である。上記請求項３の効果に記載の、
「第二の溝を形成し、その中にソース電極を形成するこ
とができるため、請求項１または２に記載の発明の効果
に加え、より高耐圧用途のデバイス設計を図ることがで
きる。」とは、具体的には、例えばゲート半導体領域１
０３はＰ^＋型多結晶シリコンにより形成し、素子がオン
の時は、このゲート半導体領域１０３からＮ⁻型エピタ
キシャル領域２５へとホールを注入して伝導度変調を行
い、エピタキシャル領域２５の抵抗を下げることができ
る。すなわち、エピタキシャル領域２５は、高耐圧用途
のため、厚さは厚く、濃度は薄く設計されているため、
抵抗が大きい。また、Ｐ^＋型多結晶シリコンとＮ⁻型Ｓ
ｉＣのダイオード耐圧は、Ｎ⁻型多結晶シリコンとＮ⁻
型ＳｉＣのダイオード耐圧に比べて小さいため、例えば
図６に示される実施の形態３の構造で、ゲート半導体領
域４２をＰ^＋型多結晶シリコンにして伝導度変調を行お
うとすると、素子耐圧が大きくできない場合がある。一
方で、素子がオフの時は、溝１０４内に充填されたショ
ットキーソース６５とエピタキシャル領域２５とのショ
ットキー接合によりドレイン電圧を保持できるため、素
子の高耐圧化が容易である。また、本実施の形態６で
は、ソース領域に接続するショットキーダイオードを内
蔵しており使途の応用範囲が広い。

【００１８】実施の形態７ 溝型多結晶シリコンゲートＪＦＥＴ改…図１４ 図１４は、本発明の実施の形態７におけるＳｉＣ溝型多
結晶シリコンゲートＪＦＥＴを示す図である。図１２と
の相違は、ショットキーソース領域が、図１２の断面図
では図示されない領域に形成された溝の内部に充填され
るように形成されていることである。次に、本実施の形
態７のＳｉＣ溝型多結晶シリコンゲートＪＦＥＴの製造
方法の一例を、図１５の（ａ）〜（ｃ）及び図１６の
（ｄ）〜（ｆ）を用いて説明する。 図１５：多結晶シリコン層の酸化によるセルフアライン 図１５の（ａ）、（ｂ）の工程は、図７（ａ）、（ｂ）
の工程と同じである。図１５（ｃ）の工程においては、
溝１０７形成後のエピタキシャル領域２７に対して犠牲
酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコ
ン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用
いてエピタキシャル領域２７上に堆積する。このとき、
溝１０７内には多結晶シリコン層が充填される。次に、
多結晶シリコン層に所望の不純物を導入し、パターニン
グを行って、ゲート半導体領域４８を形成する。次に、
多結晶シリコン層が例えば５０００Å程度酸化されるよ
うな酸化条件（例えば１１００℃のウエット酸化なら９
０分程度）下に試料を投じ、多結晶シリコン層４８の表
層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８
４を形成する。このとき、ＳｉＣエピタキシャル領域２
７の、多結晶シリコン層が堆積されていないむきだしの
部分は、ほとんど酸化されない。その後、この酸化膜８
４をマスクに用いて、例えば燐イオンを注入し、Ｎ^＋型
ソース領域３７を形成する。図１５（ｄ）の工程におい
ては、多結晶シリコン酸化膜８４を例えばＨＦ溶液等で
除去した後に、イオン注入した不純物を活性化させるた
めに１２００℃程度のアニールを行う。以上により、ゲ
ート半導体領域４８に対してソース領域３７がセルフア
ライン方式で形成された。図１５（ｅ）の工程において
は、マスク材１３４を用いて溝１０７よりも深い溝１４
０、例えば深さ０．１〜２０μｍを、ソース領域３７を
貫通するように形成する。図１５（ｆ）の工程において
は、層間絶縁膜５７を形成した後に、ＳｉＣとショット
キー接合するような例えばＮｉ（ニッケル）やＷ（タン
グステン）等を用いて、ソース電極６７を、溝１４０内
に充填して、なおかつ、ソース領域３７に接触するよう
に形成する。また、ＳｉＣ基板１７の裏面にドレイン電
極７７として金属膜を蒸着し、例えば６００〜１３００
℃程度で熱処理してオーミック電極とする。特に図示し
ないが、ゲート半導体領域４８はゲート電極と接続され
る。このようにして、図１４に示す炭化珪素半導体装置
が完成する。なお、本実施の形態７のこの製造方法は、
特許請求の範囲の請求項９に対応する。すなわち、前記
エピタキシャル層（Ｎ⁻型ＳｉＣエピタキシャル領域２
７）の一主面の所定の領域に、所定深さを有する溝（１
０７）を形成する工程と、前記溝内に前記エピタキシャ
ル層の表面に接触するように充填される、炭化珪素のバ
ンドギャップと異なるバンドギャップを有するゲート半
導体材料層（多結晶シリコン層４８）を堆積する工程
と、前記半導体材料層に不純物を導入する工程と、前記
半導体材料層を選択的にエッチングする工程と、前記半
導体材料層を酸化する工程と、前記酸化した酸化膜（多
結晶シリコン酸化膜８４）をマスクとする不純物注入に
より、前記第一導電型のソース領域（Ｎ^＋型ソース領域
３７）を形成する工程と、前記酸化膜を除去する工程
と、前記半導体材料層にゲート電極（図示省略）を接続
する工程とを少なくとも含むことを特徴とする。なお、
本製造方法の実施の形態では、多結晶シリコンを酸化
し、形成された酸化膜をマスクにソース領域をセルフア
ライン方式にて形成する方法で説明したが、多結晶シリ
コンの端部にサイドウォールを形成し、そのサイドウォ
ールをマスクにソース領域をセルフアライン方式で形成
してもよい。以上説明してきたように、この発明によれ
ば、多結晶シリコン層４８を酸化して形成された酸化膜
８４をマスクにソース領域３７をセルフアライン方式に
て形成できるため、パターンの微細化が可能（図１４の
チャネル幅１５６が縮小可能）になり、ノーマリーオフ
特性が得られやすい、という優れた効果が得られる。次
に、この炭化珪素半導体装置の動作について。動作は図
１２に示される実施の形態７の炭化珪素半導体装置と同
じである。図１２との相違は、ショットキーソース領域
が、図１２の断面図では図示されない領域に形成された
溝１４０の内部に充填されるように形成されている点で
ある。この図１４に図示されるようなショットキーソー
ス領域形成がもたらすメリットは、デバイス面積に対す
る素子効率を高め、電流密度を上げられることである。

【００１９】実施の形態８ 溝型多結晶シリコンゲートＪＦＥＴ改…図１７ 図１７は、本発明の実施の形態８におけるＳｉＣ溝型多
結晶シリコンゲートＪＦＥＴを示す図である。図１２と
の相違は、Ｎ^＋型ソース領域３６がゲート半導体領域４
７に接触するように形成されていることである。次に、
本実施の形態のＳｉＣ溝型多結晶シリコンゲートＪＦＥ
Ｔの製造方法の一例を、図１８の（ａ）〜（ｄ）を用い
て説明する。 図１８：多結晶シリコン層によるセルフアライン まず、図１８の（ａ）の工程においては、Ｎ^＋型ＳｉＣ
基板１６の上に、例えば不純物濃度が１０^１４〜１０
^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエ
ピタキシャル領域２６が形成されている。図１８（ｂ）
の工程においては、例えば０．１〜１０μｍの深さの溝
１０５を形成する。その後、犠牲酸化を行い、犠牲酸化
膜を除去した後に、多結晶シリコン層を例えば０．１〜
１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領
域２６上に堆積する。このとき、溝１０５内には多結晶
シリコン層が充填される。次に、多結晶シリコン層に所
望の不純物を導入し、パターニングを行って、ゲート半
導体領域４７を形成する。その後、多結晶シリコン層４
７をマスクに用いて、例えば燐イオンを注入し、Ｎ^＋型
ソース領域３６を形成する。次に、イオン注入した不純
物を活性化させるために１２００℃程度のアニールを行
う。以上により、ゲート半導体領域４７に対してソース
領域３６がセルフアライン方式で形成された。図１８の
（ｃ）の工程においては、多結晶シリコン層４７端のソ
ース領域３６と接触する部位に高抵抗多結晶シリコン層
１６２を形成する。方法としては、マスク材１７２を用
いて、高濃度にドーピングされた堆積膜を堆積し、９０
０〜１０００℃程度の熱処理により堆積膜中の不純物を
多結晶シリコン層１６２中に熱拡散させるか、またはイ
オン注入により不純物を直接多結晶シリコン層１６２中
に導入してもよい。さらに、気相からの不純物の導入も
可能である。なお、導入される不純物種とその量は、多
結晶シリコン層１６２が高抵抗となるように選択され
る。図１８の（ｄ）、（ｅ）の工程は、図１３の
（ｅ）、（ｆ）の工程と同じである。このようにして、
図１７に示す炭化珪素半導体装置が完成する。なお、本
実施の形態８のこの製造方法は、特許請求の範囲の請求
項１１に対応する。すなわち、前記エピタキシャル層
（Ｎ⁻型ＳｉＣエピタキシャル層２６）の一主面の所定
の領域に、所定深さを有する溝（１０５）を形成する工
程と、前記溝内に前記エピタキシャル層の表面に接触す
るように充填される、炭化珪素のバンドギャップと異な
るバンドギャップを有するゲート半導体材料層（多結晶
シリコン層４７）を堆積する工程と、前記半導体材料層
に不純物を導入する工程と、前記半導体材料層を選択的
にエッチングする工程と、前記半導体材料層をマスクと
する不純物注入により、前記第一導電型のソース領域
（Ｎ^＋型ソース領域３６）を形成する工程と、前記半導
体材料層端の前記ソース領域と接触する部位に高抵抗層
（高抵抗多結晶シリコン層１６２）を形成する工程と、
前記半導体材料層にゲート電極（図示省略）を接続する
工程とを少なくとも含むことを特徴とする。以上説明し
てきたように、この発明によれば、多結晶シリコン層４
７をマスクに、ソース領域３６をセルフアライン方式に
て形成できるため、パターンの微細化が可能（図１７の
チャネル幅１５５が縮小可能）になり、ノーマリーオフ
特性が得られやすい、という優れた効果が得られる。次
に、この炭化珪素半導体装置の動作について説明する。
図１２との相違は、Ｎ^＋型ソース領域３６がゲート半導
体領域４７に接触するように形成されている点である。
このため、本実施の形態における炭化珪素半導体装置
は、ゲート半導体領域４７端でソース領域３６と接触す
る部分は、他のゲート半導体領域と異なり、高抵抗層と
なっており、ソース領域３６とゲート半導体領域４７と
が電気的に導通してしまわない、または電気的に導通し
たとしても、若干のゲート電流に対して大きいドレイン
電流を流せるような、ゲイン（ゲート電流に対するドレ
イン電流の利得）の大きい条件にて実用に供される。

【００２０】実施の形態９ 溝型多結晶シリコンゲートＪＦＥＴ改…図１９ 図１９は、本発明の実施の形態９におけるＳｉＣ溝型多
結晶シリコンゲートＪＦＥＴを示す図である。図１４と
の相違は、Ｎ^＋型ソース領域３８がゲート半導体領域４
９に接触するように形成されていることである。次に、
本実施の形態９のＳｉＣ溝型多結晶シリコンゲートＪＦ
ＥＴの製造方法の一例を、図２０の（ａ）〜（ｃ）、及
び図２１（ｄ）〜（ｅ）を用いて説明する。 図２０：多結晶シリコン層によるセルフアライン 図２０の（ａ）、（ｂ）の工程は、図１５（ａ）、
（ｂ）の工程と同じである。図２０（ｃ）の工程におい
ては、溝１０８形成後のエピタキシャル領域２８に対し
て犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶
シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ
法を用いてエピタキシャル領域２８上に堆積する。この
とき、溝１０８内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パタ
ーニングを行って、ゲート半導体領域４９を形成する。
その後、多結晶シリコン層４９をマスクに用いて、例え
ば燐イオンを注入し、Ｎ^＋型ソース領域３８を形成す
る。次に、イオン注入した不純物を活性化させるために
１２００℃程度のアニールを行う。以上により、ゲート
半導体領域４９に対してソース領域３８がセルフアライ
ン方式で形成された。図２１の（ｄ）の工程において
は、多結晶シリコン層４９端のソース領域３８と接触す
る部位に高抵抗多結晶シリコン層１６３を形成する。方
法としては、マスク材１７３を用いて、高濃度にドーピ
ングされた堆積膜を堆積し、９００〜１０００℃程度の
熱処理により堆積膜中の不純物を多結晶シリコン層１６
３中に熱拡散させるか、またはイオン注入により不純物
を直接多結晶シリコン層１６３中に導入してもよい。さ
らに、気相からの不純物の導入も可能である。なお、導
入される不純物種とその量は、多結晶シリコン層１６３
が高抵抗となるように選択される。図２１（ｅ）、
（ｅ）の工程は、図１６の（ｅ）、（ｆ）の工程と同じ
である。このようにして、図１９に示す炭化珪素半導体
装置が完成する。なお、本実施の形態９のこの製造方法
は、特許請求の範囲の請求項１１に対応する。すなわ
ち、前記エピタキシャル層（Ｎ⁻型ＳｉＣエピタキシャ
ル層２８）の一主面の所定の領域に、所定深さを有する
溝（１０８）を形成する工程と、前記溝内に前記エピタ
キシャル層の表面に接触するように充填される、炭化珪
素のバンドギャップと異なるバンドギャップを有するゲ
ート半導体材料層（多結晶シリコン層４９）を堆積する
工程と、前記半導体材料層に不純物を導入する工程と、
前記半導体材料層を選択的にエッチングする工程と、前
記半導体材料層をマスクとする不純物注入により、前記
第一導電型のソース領域（Ｎ^＋型ソース領域３８）を形
成する工程と、前記半導体材料層端の前記ソース領域と
接触する部位に高抵抗層（高抵抗多結晶シリコン層１６
３）を形成する工程と、前記半導体材料層にゲート電極
（図示省略）を接続する工程とを少なくとも含むことを
特徴とする。以上説明してきたように、この発明によれ
ば、多結晶シリコン層４９をマスクに、ソース領域３８
をセルフアライン方式にて形成できるため、パターンの
微細化が可能（図１９のチャネル幅１５７が縮小可能）
になり、ノーマリーオフ特性が得られやすい、という優
れた効果が得られる。次に、この炭化珪素半導体装置の
動作について説明する。図１４との相違は、Ｎ^＋型ソー
ス領域３８がゲート半導体領域４９に接触するように形
成されている点である。このため、本実施の形態におけ
る炭化珪素半導体装置は、ゲート半導体領域４９端でソ
ース領域３８と接触する部分は、他のゲート半導体領域
と異なり、高抵抗層となっており、ソース領域３８とゲ
ート半導体領域４９とが電気的に導通してしまわない、
または電気的に導通したとしても、若干のゲート電流に
対して大きいドレイン電流を流せるような、ゲイン（ゲ
ート電流に対するドレイン電流の利得）の大きい条件に
て実用に供される。なお、上記実施の形態１〜９ではす
べて、ドレイン電極をＳｉＣ基板の裏面に形成し、ソー
ス電極をエピタキシャル層の表面に配置して、電流を縦
型に流す構造の炭化珪素半導体装置で説明したが、例え
ばドレイン電極を、ソース電極と同じくエピタキシャル
層の表面に配置して、電流を横型に流す構造の炭化珪素
半導体装置でも本発明が適用可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１の断面図（プレーナ型Ｍ
ＥＳＦＥＴ）

【図２】（ａ）〜（ｆ）は、本発明の実施の形態１の製
造工程を示す断面図（多結晶シリコン層の酸化によるセ
ルフアライン）

【図３】（ａ）〜（ｆ）は、本発明の実施の形態１の製
造工程を示す断面図（サイドウォールの利用によるセル
フアライン）

【図４】本発明の実施の形態２の断面図（プレーナ型Ｍ
ＥＳＦＥＴ改）

【図５】（ａ）〜（ｆ）は、本発明の実施の形態２の製
造工程を示す断面図（単に多結晶シリコン層によるセル
フアライン）

【図６】本発明の実施の形態３の断面図（溝型ＭＥＳＦ
ＥＴ）

【図７】（ａ）〜（ｆ）は、実施の形態３の製造工程を
示す断面図（多結晶シリコン層の酸化によるセルフアラ
イン）

【図８】本発明の実施の形態４の断面図（溝型ＭＥＳＦ
ＥＴ改１）

【図９】（ａ）〜（ｆ）は、本発明の実施の形態４の製
造工程を示す断面図（多結晶シリコン層の酸化によるセ
ルフアライン）

【図１０】本発明の実施の形態５の断面図（溝型ＭＥＳ
ＦＥＴ改２）

【図１１】（ａ）〜（ｆ）は、本発明の実施の形態５の
製造工程を示す断面図（単に多結晶シリコン層によるセ
ルフアライン）

【図１２】本発明の実施の形態６の断面図（ショットキ
ーソース接続のＪＦＥＴ）

【図１３】（ａ）〜（ｆ）は、本発明の実施の形態６の
製造工程を示す断面図（多結晶シリコン層の酸化による
セルフアライン）

【図１４】本発明の実施の形態７の断面図（ショットキ
ーソース接続のＪＦＥＴ改１）

【図１５】（ａ）〜（ｃ）は、本発明の実施の形態７の
製造工程を示す断面図（多結晶シリコン層の酸化による
セルフアライン）

【図１６】（ｄ）〜（ｆ）は、本発明の実施の形態７の
製造工程を示す断面図（多結晶シリコン層の酸化による
セルフアライン）

【図１７】本発明の実施の形態８の断面図（ショットキ
ーソース接続のＪＦＥＴ改２）

【図１８】（ａ）〜（ｄ）は、本発明の実施の形態８の
製造工程を示す断面図（単に多結晶シリコン層によるセ
ルフアライン）

【図１９】本発明の実施の形態９の断面図（ショットキ
ーソース接続のＪＦＥＴ改３）

【図２０】（ａ）〜（ｃ）は、本発明の実施の形態９の
製造工程を示す断面図（単に多結晶シリコンのセルフア
ライン）

【図２１】（ａ）〜（ｃ）は、本発明の実施の形態９の
製造工程を示す断面図（単に多結晶シリコンのセルフア
ライン）

【図２２】従来のＳｉＣプレーナ型ＭＥＳＦＥＴの断面
図

【図２３】（ａ）〜（ｃ）は、従来のＭＥＳＦＥＴの製
造工程を示す断面図

【符号の説明】

１…Ｎ^＋型ＳｉＣ基板 ２…Ｎ⁻型ＳｉＣエピタキシャル領域 ３…Ｎ^＋型ソース領域 ４…多結晶シリコンゲート半導体領域 ５…層間膜 ６…ソース電極 ７…ドレイン電極 １０、１１、１２、１３、１４、１５、１６、１７、１
８、１９…Ｎ^＋型ＳｉＣ基板 ２０、２１、２２、２３、２４、２５、２６、２７、２
８、２９…Ｎ⁻型ＳｉＣエピタキシャル領域 ３０、３１、３２、３３、３４、３５、３６、３７、３
８、３９…Ｎ^＋型ソース領域 ４０、４１、４２、４５、４６、４７、４８、４９…多
結晶シリコンゲート半導体領域 ４３…Ｎ⁻型多結晶シリコン層 ４４…Ｐ^＋型多結晶シリコン層 ５０、５１、５２、５３、５４、５５、５６、５７、５
８…層間膜 ６０、６１、６２、６３、６４、６５、６６、６７、６
８、６９…ソース電極 ７０、７１、７２、７３、７４、７５、７６、７７、７
８、７９…ドレイン電極 ８０、８１、８２、８３、８４…多結晶シリコン酸化膜 ９０…ＣＶＤ酸化膜 １００、１０１、１０２、１０３、１０４、１０５、１
０６、１０７、１０８…溝 １１０…（２９よりも濃度の薄い）Ｎ⁻型ＳｉＣエピタ
キシャル領域 １２０…ショットキーゲート １３０、１３１、１３２、１３３、１３４、１３５、１
３６、１３７…マスク材 １４０、１４１…ショットキーソース形成領域（溝） １５０、１５１、１５２、１５３、１５４、１５５、１
５６、１５７、１５８、１５９…チャネル幅、 １６０、１６１、１６２、１６３…高抵抗多結晶シリコ
ン層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/80 Ｈ０１Ｌ 29/80 Ｖ 29/812 (72)発明者 下井田 良雄 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 (72)発明者 星 正勝 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 Ｆターム(参考） 4M104 AA03 BB01 BB40 CC03 DD02 DD04 DD26 DD55 FF01 FF27 GG12 5F102 FA01 GB02 GC07 GC08 GD05 GJ02 GL02 GR11 GT03 GT08 HC01 HC02 HC07 HC18 HC21

Claims (13)

【特許請求の範囲】
1. 【請求項１】炭化珪素半導体基板上に形成され、前記基
   板よりも低いドーパント濃度の第一導電型の半導体エピ
   タキシャル層と、前記エピタキシャル層の表層部の所定
   領域に形成され、所定深さを有する第一導電型のソース
   領域と、前記エピタキシャル層の一主面上の所定領域
   に、前記エピタキシャル層に接触するように、炭化珪素
   のバンドギャップと異なるバンドギャップを有する半導
   体材料により形成されたゲート半導体領域と、前記ソー
   ス領域に接触するソース電極と、前記ゲート半導体領域
   に電圧を印加するゲート電極と、ドレイン電極とを備え
   たことを特徴とする炭化珪素半導体装置。
2. 【請求項２】炭化珪素半導体基板上に形成され、前記基
   板よりも低いドーパント濃度の第一導電型の半導体エピ
   タキシャル層と、前記エピタキシャル層の表層部の所定
   領域に形成され、所定深さを有する第一導電型のソース
   領域と、前記エピタキシャル層の表層部の所定領域に形
   成され、所定深さを有する溝と、前記溝内に前記エピタ
   キシャル層の表面に接触するように充填される、炭化珪
   素のバンドギャップと異なるバンドギャップを有する半
   導体材料により形成されたゲート半導体領域と、前記ソ
   ース領域に接触するソース電極と、前記ゲート半導体領
   域に電圧を印加するゲート電極と、ドレイン電極とを備
   えたことを特徴とする炭化珪素半導体装置。
3. 【請求項３】炭化珪素半導体基板上に形成され、前記基
   板よりも低いドーパント濃度の第一導電型の半導体エピ
   タキシャル層と、前記エピタキシャル層の表層部の所定
   領域に形成され、所定深さを有する第一導電型のソース
   領域と、前記エピタキシャル層の表層部の所定領域に形
   成され、所定深さを有する第一の溝と、前記溝内に前記
   エピタキシャル層の表面に接触するように充填される、
   炭化珪素のバンドギャップと異なるバンドギャップを有
   する半導体材料により形成されたゲート半導体領域と、
   前記エピタキシャル層の表層部の所定領域に、前記ソー
   ス領域を貫通して形成され、所定深さを有する第二の溝
   と、前記第二の溝内に形成されるソース電極と、前記ゲ
   ート半導体領域に電圧を印加するゲート電極と、ドレイ
   ン電極とを備えたことを特徴とする炭化珪素半導体装
   置。
4. 【請求項４】前記炭化珪素のバンドギャップと異なるバ
   ンドギャップを有する半導体材料が、単結晶シリコン、
   アモルファスシリコン、多結晶シリコンの少なくともい
   ずれかであることを特徴とする請求項１乃至３のいずれ
   か記載の炭化珪素半導体装置。
5. 【請求項５】前記ゲート半導体領域が、不純物濃度の異
   なる領域を持つことを特徴とする請求項１乃至４のいず
   れか記載の炭化珪素半導体装置。
6. 【請求項６】請求項１記載の炭化珪素半導体装置の製造
   方法において、前記エピタキシャル層の一主面の所定の
   領域に、炭化珪素のバンドギャップと異なるバンドギャ
   ップを有するゲート半導体材料層を堆積する工程と、前
   記半導体材料層に不純物を導入する工程と、前記半導体
   材料層を選択的にエッチングする工程と、前記半導体材
   料層を酸化する工程と、前記酸化した酸化膜をマスクと
   する不純物注入により、前記第一導電型のソース領域を
   形成する工程と、前記酸化膜を除去する工程と、前記半
   導体材料層にゲート電極を接続する工程とを少なくとも
   含むことを特徴とする炭化珪素半導体装置の製造方法。
7. 【請求項７】請求項１記載の炭化珪素半導体装置の製造
   方法において、前記エピタキシャル層の一主面の所定の
   領域に、炭化珪素のバンドギャップと異なるバンドギャ
   ップを有するゲート半導体材料層を堆積する工程と、前
   記半導体材料層に不純物を導入する工程と、前記半導体
   材料層を選択的にエッチングする工程と、前記半導体材
   料層の端部にサイドウォールを設ける工程と、前記半導
   体材料層及び前記サイドウォールをマスクとした不純物
   注入により、前記第一導電型のソース領域を形成する工
   程と、前記サイドウォールを除去する工程と、前記半導
   体材料層にゲート電極を接続する工程とを少なくとも含
   むことを特徴とする炭化珪素半導体装置の製造方法。
8. 【請求項８】請求項１記載の炭化珪素半導体装置の製造
   方法において、前記エピタキシャル層の一主面の所定の
   領域に、炭化珪素のバンドギャップと異なるバンドギャ
   ップを有するゲート半導体材料層を堆積する工程と、前
   記半導体材料層に不純物を導入する工程と、前記半導体
   材料層を選択的にエッチングする工程と、前記半導体材
   料層をマスクとした不純物注入により、前記第一導電型
   のソース領域を形成する工程と、前記半導体材料層端の
   前記ソース領域と接触する部位に高抵抗層を形成する工
   程と、前記半導体材料層にゲート電極を接続する工程と
   を少なくとも含むことを特徴とする炭化珪素半導体装置
   の製造方法。
9. 【請求項９】請求項２または３記載の炭化珪素半導体装
   置の製造方法において、前記エピタキシャル層の一主面
   の所定の領域に、所定深さを有する溝を形成する工程
   と、前記溝内に前記エピタキシャル層の表面に接触する
   ように充填される、炭化珪素のバンドギャップと異なる
   バンドギャップを有するゲート半導体材料層を堆積する
   工程と、前記半導体材料層に不純物を導入する工程と、
   前記半導体材料層を選択的にエッチングする工程と、前
   記半導体材料層を酸化する工程と、前記酸化した酸化膜
   をマスクとする不純物注入により、前記第一導電型のソ
   ース領域を形成する工程と、前記酸化膜を除去する工程
   と、前記半導体材料層にゲート電極を接続する工程とを
   少なくとも含むことを特徴とする炭化珪素半導体装置の
   製造方法。
10. 【請求項１０】請求項２または３記載の炭化珪素半導体
    装置の製造方法において、前記エピタキシャル層の一主
    面の所定の領域に、所定深さを有する溝を形成する工程
    と、前記溝内に前記エピタキシャル層の表面に接触する
    ように充填される、炭化珪素のバンドギャップと異なる
    バンドギャップを有するゲート半導体材料層を堆積する
    工程と、前記半導体材料層に不純物を導入する工程と、
    前記半導体材料層を選択的にエッチングする工程と、前
    記半導体材料層の端部にサイドウォールを設ける工程
    と、前記半導体材料層及び前記サイドウォールをマスク
    とする不純物注入により、前記第一導電型のソース領域
    を形成する工程と、前記サイドウォールを除去する工程
    と、前記半導体材料層にゲート電極を接続する工程とを
    少なくとも含むことを特徴とする炭化珪素半導体装置の
    製造方法。
11. 【請求項１１】請求項２または３記載の炭化珪素半導体
    装置の製造方法において、前記エピタキシャル層の一主
    面の所定の領域に、所定深さを有する溝を形成する工程
    と、前記溝内に前記エピタキシャル層の表面に接触する
    ように充填される、炭化珪素のバンドギャップと異なる
    バンドギャップを有するゲート半導体材料層を堆積する
    工程と、前記半導体材料層に不純物を導入する工程と、
    前記半導体材料層を選択的にエッチングする工程と、前
    記半導体材料層をマスクとする不純物注入により、前記
    第一導電型のソース領域を形成する工程と、前記半導体
    材料層端の前記ソース領域と接触する部位に高抵抗層を
    形成する工程と、前記半導体材料層にゲート電極を接続
    する工程とを少なくとも含むことを特徴とする炭化珪素
    半導体装置の製造方法。
12. 【請求項１２】前記炭化珪素のバンドギャップと異なる
    バンドギャップを有するゲート半導体材料が、単結晶シ
    リコン、アモルファスシリコン、多結晶シリコンの少な
    くともいずれかであることを特徴とする請求項６乃至１
    １のいずれか記載の炭化珪素半導体装置の製造方法。
13. 【請求項１３】前記半導体材料層に、不純物濃度の異な
    る領域を形成する工程を有することを特徴とする請求項
    ６乃至１２のいずれか記載の炭化珪素半導体装置の製造
    方法。