JP2003234638A - MULTI-INPUT INTEGRATION CIRCUIT AND MULTI-INPUT DeltaSigmaMODULATION CIRCUIT - Google Patents

MULTI-INPUT INTEGRATION CIRCUIT AND MULTI-INPUT DeltaSigmaMODULATION CIRCUIT

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JP2003234638A
JP2003234638A JP2002032107A JP2002032107A JP2003234638A JP 2003234638 A JP2003234638 A JP 2003234638A JP 2002032107 A JP2002032107 A JP 2002032107A JP 2002032107 A JP2002032107 A JP 2002032107A JP 2003234638 A JP2003234638 A JP 2003234638A
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a circuit area, power consumption, and costs. <P>SOLUTION: A multi-input integration circuit is provided with switches S1a and S1b for successively selecting two input signals INa and INb, and a CR type integration circuit for integrating the output of the switches S1a and S1b. The CR type integration circuit is provided with a resistor R, integration capacitors Cfa and Cfb provided corresponding to the input signals INa and INb, and switches S2a and S2b for selecting the integration capacitor corresponding to the selected input signal between the integration capacitors Cfa and Cfb in synchronism with the switches S1a and S1b. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、複数の入力信号を
積分する多入力積分回路、及び複数の入力信号にΔΣ変
調処理を施す多入力ΔΣ変調回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-input integrating circuit for integrating a plurality of input signals and a multi-input ΔΣ modulating circuit for subjecting a plurality of input signals to a ΔΣ modulation process.

【０００２】[0002]

【従来の技術】従来、複数の入力信号を積分する多入力
積分回路を実現するには、演算増幅器を複数用いるのが
通例である。図２５は従来の多入力積分回路の構成を示
す回路図である。多入力積分回路は、演算増幅器Ａａと
抵抗Ｒａと積分コンデンサＣａとからなる積分回路ＩＮ
Ｇａと、演算増幅器Ａｂと抵抗Ｒｂと積分コンデンサＣ
ｂとからなる積分回路ＩＮＧｂとを設け、スイッチＳａ
とスイッチＳｂとを交互にオンさせることで、出力端子
ＯＵＴから積分回路ＩＮＧａの出力と積分回路ＩＮＧｂ
の出力とを交互に出力していた。2. Description of the Related Art Conventionally, in order to realize a multi-input integrating circuit for integrating a plurality of input signals, it is customary to use a plurality of operational amplifiers. FIG. 25 is a circuit diagram showing the structure of a conventional multi-input integrating circuit. The multi-input integrating circuit is an integrating circuit IN including an operational amplifier Aa, a resistor Ra, and an integrating capacitor Ca.
Ga, operational amplifier Ab, resistor Rb, and integrating capacitor C
b and an integrating circuit INGb including a switch Sa
And the switch Sb are alternately turned on to output the output of the integration circuit INGa and the integration circuit INGb from the output terminal OUT.
And the output of were alternately output.

【０００３】また、従来より、アナログ信号をデジタル
化する手段として、デルタシグマ（ΔΣ）変調回路が知
られている。図２６に基本的なΔΣ変調回路の構成を示
す。通常のΔΣ変調回路の場合、入力ｕは電流若しくは
電圧である。積分回路ＩＮＧは、入力ｕと出力ｖとの差
分を積分する。量子化器ＱＵＡは、積分回路ＩＮＧの出
力を量子化した結果をｖとして出力する。この出力ｖに
は、量子化による誤差（量子化ノイズ）ｅが重畳され
る。積分回路ＩＮＧの伝達関数Ｈ（ｚ）により、出力ｖ
には入力ｕがそのまま現れるとともに、量子化誤差には
１／Ｈ（ｚ）の伝達関数によってノイズシェイピング効
果が発生する。Further, conventionally, a delta sigma (ΔΣ) modulation circuit has been known as a means for digitizing an analog signal. FIG. 26 shows the configuration of a basic ΔΣ modulation circuit. In the case of a normal ΔΣ modulation circuit, the input u is a current or a voltage. The integrating circuit ING integrates the difference between the input u and the output v. The quantizer QUA outputs the result of quantizing the output of the integrating circuit ING as v. An error (quantization noise) e due to quantization is superimposed on this output v. The output v by the transfer function H (z) of the integrating circuit ING
The input u appears as is, and a noise shaping effect occurs in the quantization error due to the transfer function of 1 / H (z).

【０００４】このことは次式の導出により確認できる。 Ｖ（ｚ）＝（Ｈ（ｚ）Ｕ（ｚ））／（１＋Ｈ（ｚ）） ＋Ｅ（ｚ）／（１＋Ｈ（ｚ）） ・・・（１） 仮に、Ｈ（ｚ）が１より十分に大きいとすると、式
（１）は次式のようになる。 Ｖ（ｚ）＝Ｕ（ｚ）＋Ｅ（ｚ）／Ｈ（ｚ） ・・・（２）This can be confirmed by deriving the following equation. V (z) = (H (z) U (z)) / (1 + H (z)) + E (z) / (1 + H (z)) (1) If H (z) is more than 1 If it is large, the equation (1) becomes the following equation. V (z) = U (z) + E (z) / H (z) (2)

【０００５】ここで、Ｈ（ｚ）＝１／（１−Ｚ-1）、つ
まり積分回路がループ内にあると、信号帯域となる帯域
でのゲインは高いため、Ｈ（ｚ）は１より十分に大きく
なる。さらに、式（２）において量子化ノイズは、信号
周波数帯域外の部分では大きく増幅され、信号周波数帯
域においては小さく押えられる。したがって、デジタル
フィルタで信号周波数帯域外の量子化ノイズを除去すれ
ば、大きなＳＮ比を得ることができる。以上のようなΔ
Σ変調回路を使って複数の入力信号をデジタル化するに
は、図２６に示した回路を複数用いた多入力ΔΣ変調回
路を構成する必要がある。When H (z) = 1 / (1-Z -1 ), that is, when the integrating circuit is in the loop, H (z) is higher than 1 because the gain in the signal band is high. Be big enough. Further, in the equation (2), the quantization noise is greatly amplified in a portion outside the signal frequency band and is suppressed small in the signal frequency band. Therefore, if the quantization noise outside the signal frequency band is removed by the digital filter, a large SN ratio can be obtained. Δ as above
In order to digitize a plurality of input signals using the Σ modulation circuit, it is necessary to configure a multi-input ΔΣ modulation circuit using a plurality of circuits shown in FIG.

【０００６】[0006]

【発明が解決しようとする課題】図２５に示した従来の
多入力積分回路では、各入力毎に積分回路を設ける必要
があるので、入力数の増加に伴って回路面積、消費電力
及びコストが増加するという問題点があった。同様に、
従来の多入力ΔΣ変調回路では、各入力毎に図２６の回
路を設ける必要があるので、入力数の増加に伴って回路
面積、消費電力及びコストが増加するという問題点があ
った。In the conventional multi-input integrating circuit shown in FIG. 25, since it is necessary to provide an integrating circuit for each input, the circuit area, power consumption and cost increase as the number of inputs increases. There was a problem that it would increase. Similarly,
In the conventional multi-input ΔΣ modulation circuit, since it is necessary to provide the circuit of FIG. 26 for each input, there is a problem that the circuit area, power consumption and cost increase as the number of inputs increases.

【０００７】本発明は、上記課題を解決するためになさ
れたもので、回路面積、消費電力及びコストを低減する
ことができる多入力積分回路を提供することを目的とす
る。また、回路面積、消費電力及びコストを低減するこ
とができる多入力ΔΣ変調回路を提供することを目的と
する。The present invention has been made to solve the above problems, and an object of the present invention is to provide a multi-input integrating circuit which can reduce the circuit area, power consumption and cost. Another object of the present invention is to provide a multi-input ΔΣ modulation circuit that can reduce the circuit area, power consumption and cost.

【０００８】[0008]

【課題を解決するための手段】本発明の多入力積分回路
は、ｎ（ｎは２以上の自然数）個の入力信号を順次選択
して出力する第１の切換スイッチ（図１のＳ１ａ，Ｓ１
ｂ）と、この第１の切換スイッチの出力を積分するＣＲ
型積分回路とを有し、このＣＲ型積分回路は、一端が前
記第１の切換スイッチの出力と接続された抵抗（Ｒ）
と、前記ｎ個の入力信号に対応して設けられたｎ個の積
分コンデンサ（Ｃｆａ，Ｃｆｂ）と、このｎ個の積分コ
ンデンサのうち前記選択された入力信号に対応する積分
コンデンサを前記第１の切換スイッチと同期して選択
し、この選択した積分コンデンサを前記抵抗の他端に接
続して、前記第１の切換スイッチから出力された入力信
号の積分結果を前記選択した積分コンデンサに保持させ
る第２の切換スイッチ（Ｓ２ａ，Ｓ２ｂ）とを含むもの
である。また、本発明の多入力積分回路は、ｍ（ｍは２
以上の自然数）個の入力信号から少なくとも１個の入力
信号をｎ（ｎは２以上の自然数）通りの組み合わせで順
次選択して出力する第１の切換スイッチ（図７のＳ１
ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ）と、この第１の切換スイ
ッチの出力を積分するＣＲ型積分回路とを有し、このＣ
Ｒ型積分回路は、一端が前記第１の切換スイッチの出力
と接続された抵抗（Ｒ）と、前記ｎ通りの組み合わせに
対応して設けられたｎ個の積分コンデンサ（Ｃｆａ，Ｃ
ｆｂ）と、このｎ個の積分コンデンサのうち前記選択さ
れた入力信号に対応する積分コンデンサを前記第１の切
換スイッチと同期して選択し、この選択した積分コンデ
ンサを前記抵抗の他端に接続して、前記第１の切換スイ
ッチから出力された入力信号の積分結果を前記選択した
積分コンデンサに保持させる第２の切換スイッチ（Ｓ２
ａ，Ｓ２ｂ）とを含むものである。また、本発明の多入
力積分回路の１構成例は、前記抵抗の代わりにスイッチ
トキャパシタ回路（図５のＣ１，Ｓ３，Ｓ４，Ｓ５）を
用いるものである。The multi-input integrator circuit of the present invention includes a first changeover switch (S1a, S1 in FIG. 1) for sequentially selecting and outputting n (n is a natural number of 2 or more) input signals.
b) and a CR that integrates the output of the first changeover switch
And a CR type integrating circuit, one end of which is connected to the output of the first changeover switch (R).
And n integration capacitors (Cfa, Cfb) provided corresponding to the n input signals, and an integration capacitor corresponding to the selected input signal among the n integration capacitors, Selection switch is connected to the other end of the resistor so that the integration result of the input signal output from the first selection switch is held in the selected integration capacitor. The second changeover switch (S2a, S2b) is included. Further, the multi-input integrator circuit of the present invention uses m (m is 2
A first changeover switch (S1 in FIG. 7) that sequentially selects and outputs at least one input signal from n (n is a natural number of 2 or more) combinations out of the above (natural number) input signals.
a, S1b, S1c, S1d) and a CR type integrating circuit for integrating the output of the first changeover switch,
The R-type integration circuit has a resistor (R) whose one end is connected to the output of the first changeover switch, and n integration capacitors (Cfa, C) provided corresponding to the n combinations.
fb) and an integration capacitor corresponding to the selected input signal among the n integration capacitors are selected in synchronization with the first changeover switch, and the selected integration capacitor is connected to the other end of the resistor. Then, a second changeover switch (S2) for holding the integration result of the input signal output from the first changeover switch in the selected integration capacitor.
a, S2b). In addition, one configuration example of the multi-input integrating circuit of the present invention uses a switched capacitor circuit (C1, S3, S4, S5 in FIG. 5) instead of the resistor.

【０００９】また、本発明の多入力ΔΣ変調回路は、ｎ
（ｎは２以上の自然数）個の入力信号を順次選択して出
力する第１の切換スイッチ（図１２のＳ１ａ，Ｓ１ｂ）
と、この第１の切換スイッチの出力からフィードバック
信号を減算する減算器（ＳＵＢ）と、この減算器の出力
を積分するＣＲ型積分回路と、このＣＲ型積分回路の出
力を量子化する量子化器（ＱＵＡ）と、前記第１の切換
スイッチから出力された信号と等しくなるように前記量
子化器の出力に基づいて決定した前記フィードバック信
号を前記減算器に出力するフィードバック回路（ＤＬ，
ＤＡＣ）とを有し、前記ＣＲ型積分回路は、一端が前記
第１の切換スイッチの出力と接続された抵抗（Ｒ）と、
前記ｎ個の入力信号に対応して設けられたｎ個の積分コ
ンデンサ（Ｃｆａ，Ｃｆｂ）と、このｎ個の積分コンデ
ンサのうち前記選択された入力信号に対応する積分コン
デンサを前記第１の切換スイッチと同期して選択し、こ
の選択した積分コンデンサを前記抵抗の他端に接続し
て、前記第１の切換スイッチから出力された入力信号の
積分結果を前記選択した積分コンデンサに保持させる第
２の切換スイッチとを含むものである。また、本発明の
多入力ΔΣ変調回路は、ｍ（ｍは２以上の自然数）個の
入力信号から少なくとも１個の入力信号をｎ（ｎは２以
上の自然数）通りの組み合わせで順次選択して出力する
第１の切換スイッチと、この第１の切換スイッチの出力
からフィードバック信号を減算する減算器と、この減算
器の出力を積分するＣＲ型積分回路と、このＣＲ型積分
回路の出力を量子化する量子化器と、前記第１の切換ス
イッチから出力された信号と等しくなるように前記量子
化器の出力に基づいて決定した前記フィードバック信号
を前記減算器に出力するフィードバック回路とを有し、
前記ＣＲ型積分回路は、一端が前記第１の切換スイッチ
の出力と接続された抵抗と、前記ｎ通りの組み合わせに
対応して設けられたｎ個の積分コンデンサと、このｎ個
の積分コンデンサのうち前記選択された入力信号に対応
する積分コンデンサを前記第１の切換スイッチと同期し
て選択し、この選択した積分コンデンサを前記抵抗の他
端に接続して、前記第１の切換スイッチから出力された
入力信号の積分結果を前記選択した積分コンデンサに保
持させる第２の切換スイッチとを含むものである。ま
た、本発明の多入力ΔΣ変調回路の１構成例は、前記抵
抗の代わりにスイッチトキャパシタ回路を用いるもので
ある。また、本発明の多入力ΔΣ変調回路の１構成例
は、前記量子化器の出力のうち信号周波数帯域のみを通
過させるデジタルフィルタ（ＤＦ）を有し、このデジタ
ルフィルタは、前記信号周波数帯域内の前記量子化器の
出力を保持するｎ個のメモリと、このｎ個のメモリのう
ち前記選択された入力信号に対応するメモリを前記第１
の切換スイッチと同期して選択し、前記信号周波数帯域
内の前記量子化器の出力を前記選択したメモリに格納す
る選択手段とを含むものである。Further, the multi-input ΔΣ modulation circuit of the present invention has n
A first changeover switch (S1a, S1b in FIG. 12) that sequentially selects and outputs (n is a natural number of 2 or more) input signals.
A subtracter (SUB) for subtracting a feedback signal from the output of the first changeover switch, a CR type integration circuit for integrating the output of the subtractor, and a quantization for quantizing the output of the CR type integration circuit. And a feedback circuit (DL, which outputs the feedback signal determined based on the output of the quantizer so as to be equal to the signal output from the first changeover switch to the subtractor).
And a resistor (R) whose one end is connected to the output of the first changeover switch.
The n switching capacitors (Cfa, Cfb) provided corresponding to the n input signals, and the integration capacitor corresponding to the selected input signal among the n integration capacitors are switched to the first switch. A second selection circuit that is selected in synchronism with the switch and that connects the selected integration capacitor to the other end of the resistor to hold the integration result of the input signal output from the first changeover switch in the selected integration capacitor. And the changeover switch of. Further, the multi-input ΔΣ modulation circuit of the present invention sequentially selects at least one input signal from among n (m is a natural number of 2 or more) combinations among m (m is a natural number of 2 or more) input signals. A first changeover switch for outputting, a subtracter for subtracting a feedback signal from the output of the first changeover switch, a CR type integration circuit for integrating the output of the subtractor, and a quantum output for the CR type integration circuit. And a feedback circuit for outputting to the subtractor the feedback signal determined based on the output of the quantizer so as to be equal to the signal output from the first changeover switch. ,
The CR type integrating circuit has a resistor having one end connected to the output of the first changeover switch, n integrating capacitors provided corresponding to the n combinations, and n integrating capacitors. An integrating capacitor corresponding to the selected input signal is selected in synchronization with the first changeover switch, the selected integrating capacitor is connected to the other end of the resistor, and output from the first changeover switch. And a second changeover switch for holding the integration result of the input signal thus selected in the selected integration capacitor. In addition, one configuration example of the multi-input ΔΣ modulation circuit of the present invention uses a switched capacitor circuit instead of the resistor. Further, one configuration example of the multi-input ΔΣ modulation circuit of the present invention has a digital filter (DF) that passes only the signal frequency band of the output of the quantizer, and this digital filter is within the signal frequency band. N memories for holding the output of the quantizer, and a memory corresponding to the selected input signal among the n memories.
Selecting means in synchronism with the changeover switch for storing the output of the quantizer in the signal frequency band in the selected memory.

【００１０】[0010]

【発明の実施の形態】［第１の実施の形態］以下、本発
明の実施の形態について図面を参照して詳細に説明す
る。図１は本発明の第１の実施の形態となる多入力積分
回路の構成を示すブロック図である。本実施の形態の多
入力積分回路は、演算増幅器Ａと、一端が演算増幅器Ａ
の非反転入力端子に接続された抵抗Ｒと、一端が演算増
幅器Ａの出力端子に接続された積分コンデンサＣｆａ，
Ｃｆｂと、一端に入力電圧ＩＮａ，ＩＮｂが入力され、
他端が抵抗Ｒの他端に接続されたスイッチＳ１ａ，Ｓ１
ｂと、一端が演算増幅器Ａの非反転入力端子に接続され
他端が積分コンデンサＣｆａ，Ｃｆｂの他端に接続され
たスイッチＳ２ａ，Ｓ２ｂとから構成される。BEST MODE FOR CARRYING OUT THE INVENTION [First Embodiment] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a multi-input integrating circuit according to the first embodiment of the present invention. The multi-input integrating circuit of the present embodiment has an operational amplifier A and an operational amplifier A at one end.
Of the resistor R connected to the non-inverting input terminal of the integrating capacitor Cfa, one end of which is connected to the output terminal of the operational amplifier A,
Cfb and the input voltages INa and INb are input to one end,
Switches S1a and S1 having the other end connected to the other end of the resistor R
b, and switches S2a and S2b having one end connected to the non-inverting input terminal of the operational amplifier A and the other end connected to the other ends of the integrating capacitors Cfa and Cfb.

【００１１】図２はスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，
Ｓ２ｂの動作を示すタイミングチャート図である。本実
施の形態では、入力電圧ＩＮａ，ＩＮｂに対応したフェ
ーズφａ，φｂ毎にスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，
Ｓ２ｂを切り替えて入力電圧ＩＮａ，ＩＮｂの積分を時
分割で行う。フェーズは、φａ，φｂ，φａ，φｂ・・
・・というように交互に繰り返される。多入力積分回路
は、フェーズφａでは入力電圧ＩＮａを積分すると同時
に入力電圧ＩＮｂの積分結果を保持し、フェーズφｂで
は入力電圧ＩＮｂを積分すると同時に入力電圧ＩＮａの
積分結果を保持する。FIG. 2 shows switches S1a, S1b, S2a,
It is a timing chart figure which shows operation | movement of S2b. In the present embodiment, the switches S1a, S1b, S2a, and S1a, S1b, S2a, are provided for each of the phases φa, φb corresponding to the input voltages INa, INb.
By switching S2b, the input voltages INa and INb are integrated in time division. The phases are φa, φb, φa, φb ...
.. and so on. The multi-input integrating circuit integrates the input voltage INa in the phase φa and simultaneously holds the integration result of the input voltage INb, and in the phase φb integrates the input voltage INb and simultaneously holds the integration result of the input voltage INa.

【００１２】すなわち、フェーズφａにおいて、図示し
ない制御回路は、スイッチＳ１ａ，Ｓ２ａをオン、スイ
ッチＳ１ｂ，Ｓ２ｂをオフにする。この結果、入力電圧
ＩＮａが積分され、その積分結果が出力端子ＯＵＴから
出力される。スイッチＳ１ａ，Ｓ２ａをオフにしてから
次にオンするまでの間、入力電圧ＩＮａの積分結果は積
分コンデンサＣｆａに保持される。That is, in the phase φa, the control circuit (not shown) turns on the switches S1a and S2a and turns off the switches S1b and S2b. As a result, the input voltage INa is integrated, and the integration result is output from the output terminal OUT. The integration result of the input voltage INa is held in the integration capacitor Cfa from the time when the switches S1a and S2a are turned off to the time when they are next turned on.

【００１３】フェーズφｂにおいて、図示しない制御回
路は、スイッチＳ１ｂ，Ｓ２ｂをオン、スイッチＳ１
ａ，Ｓ２ａをオフにする。この結果、入力電圧ＩＮｂが
積分され、その積分結果が出力端子ＯＵＴから出力され
る。スイッチＳ１ｂ，Ｓ２ｂをオフにしてから次にオン
するまでの間、入力電圧ＩＮｂの積分結果は積分コンデ
ンサＣｆｂに保持される。In the phase φb, the control circuit (not shown) turns on the switches S1b and S2b and turns on the switch S1.
a and S2a are turned off. As a result, the input voltage INb is integrated, and the integration result is output from the output terminal OUT. The integration result of the input voltage INb is held in the integration capacitor Cfb from the time when the switches S1b and S2b are turned off until the time when they are next turned on.

【００１４】図３は本実施の形態の多入力積分回路の出
力波形を示す図である。本実施の形態の多入力積分回路
では、入力電圧ＩＮａの積分を時刻ｔ１でひとまず終了
し、入力電圧ＩＮｂの積分を時刻ｔ２まで行う。時刻ｔ
２から再度入力電圧ＩＮａの積分を行うが、このとき時
刻ｔ１まで入力電圧ＩＮａを積分した結果の電圧が積分
コンデンサＣｆａに保持されているため、時刻ｔ１まで
の積分結果から入力電圧ＩＮａの積分が再開される。FIG. 3 is a diagram showing output waveforms of the multi-input integrating circuit of this embodiment. In the multi-input integrating circuit of this embodiment, the integration of the input voltage INa is temporarily terminated at time t1, and the integration of the input voltage INb is performed until time t2. Time t
The input voltage INa is integrated again from step 2. However, at this time, since the voltage resulting from the integration of the input voltage INa until the time t1 is held in the integration capacitor Cfa, the integration of the input voltage INa is calculated from the integration result until the time t1. It will be restarted.

【００１５】同様に、時刻ｔ３から入力電圧ＩＮｂの積
分を再開するとき、時刻ｔ１からｔ２まで入力電圧ＩＮ
ｂを積分した結果の電圧が積分コンデンサＣｆｂに保持
されているため、時刻ｔ２までの積分結果から入力電圧
ＩＮｂの積分が再開される。以下、同様に繰り返して時
刻ｔ６で入力電圧ＩＮａ，ＩＮｂの積分結果ＯＵＴａ，
ＯＵＴｂが得られる。Similarly, when the integration of the input voltage INb is restarted from the time t3, the input voltage INb is changed from the time t1 to the time t2.
Since the voltage resulting from the integration of b is held in the integration capacitor Cfb, the integration of the input voltage INb is restarted from the integration result up to time t2. Hereinafter, similarly, at time t6, the integration results OUTa, INa, INb of the input voltages INa, INb are repeated.
OUTb is obtained.

【００１６】以上のように、本実施の形態では、入力電
圧ＩＮａ，ＩＮｂの積分を時分割で行うことにより、演
算増幅器を各入力毎に設ける必要がなくなり、各入力で
共用できるので、演算増幅器を各入力毎に設ける必要が
ある従来の多入力積分回路に比べて、回路面積、消費電
力及びコストを低減することができる。As described above, in the present embodiment, since the input voltages INa and INb are integrated in a time-division manner, it is not necessary to provide an operational amplifier for each input, and each input can be shared. It is possible to reduce the circuit area, power consumption, and cost as compared with the conventional multi-input integrating circuit which needs to be provided for each input.

【００１７】入力電圧ＩＮａ，ＩＮｂの積分を時分割で
行うことにより、一方の入力電圧の積分出力が中断する
タイミングが存在するが、この中断は十分な高速クロッ
クでフェーズφａ，φｂを短くすることにより解決でき
る。フェーズφａ，φｂの最小時間は、演算増幅器Ａの
応答速度、スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの
オン抵抗と寄生容量によって生じる時定数によって決定
される。By integrating the input voltages INa and INb in a time-division manner, there is a timing at which the integrated output of one input voltage is interrupted. This interruption requires shortening the phases φa and φb with a sufficiently high-speed clock. Can be solved by The minimum time of the phases φa and φb is determined by the response speed of the operational amplifier A, the on-resistances of the switches S1a, S1b, S2a and S2b and the time constant generated by the parasitic capacitance.

【００１８】［第２の実施の形態］図４は本発明の第２
の実施の形態となる多入力積分回路の構成を示すブロッ
ク図であり、図１と同様の構成には同一の符号を付して
ある。第１の実施の形態では、スイッチＳ２ａ，Ｓ２ｂ
を演算増幅器Ａの非反転入力端子と積分コンデンサＣｆ
ａ，Ｃｆｂとの間に設けていたが、本実施の形態では、
スイッチＳ２ａ，Ｓ２ｂを積分コンデンサＣｆａ，Ｃｆ
ｂと演算増幅器Ａの出力端子との間に設けている。これ
により、スイッチＳ２ａ，Ｓ２ｂのオン／オフ時に生じ
るクロックフィードスルーによる影響を低減することが
できる。[Second Embodiment] FIG. 4 shows a second embodiment of the present invention.
2 is a block diagram showing a configuration of a multi-input integrating circuit according to the embodiment of the present invention, and the same components as those in FIG. 1 are denoted by the same reference numerals. In the first embodiment, the switches S2a, S2b
Is the non-inverting input terminal of the operational amplifier A and the integration capacitor Cf
Although it was provided between a and Cfb, in the present embodiment,
The switches S2a and S2b are connected to integration capacitors Cfa and Cf.
It is provided between b and the output terminal of the operational amplifier A. As a result, it is possible to reduce the influence of clock feedthrough that occurs when the switches S2a and S2b are turned on / off.

【００１９】［第３の実施の形態］図５は本発明の第３
の実施の形態となる多入力積分回路の構成を示すブロッ
ク図である。本実施の形態は、第２の実施の形態におけ
る抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，Ｓ
５とからなるスイッチトキャパシタ回路によって等価的
に実現したものである。[Third Embodiment] FIG. 5 shows a third embodiment of the present invention.
3 is a block diagram showing a configuration of a multi-input integrating circuit according to the embodiment of FIG. In the present embodiment, the resistor R in the second embodiment is replaced with the capacitor C1 and the switches S3, S4, S.
5 is equivalently realized by a switched capacitor circuit composed of 5 and 5.

【００２０】図６はスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，
Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５の動作を示すタイミングチャ
ート図である。本実施の形態では、同一周期ｄＴのフェ
ーズがφａ１，φａ２，φｂ１，φｂ２，φａ１，φａ
２，φｂ１，φｂ２・・・・というように繰り返され
る。図示しない制御回路は、フェーズφａ１，φｂ１に
おいてスイッチＳ３，Ｓ４をオン、スイッチＳ５をオフ
にし、フェーズφａ２，φｂ２においてスイッチＳ３，
Ｓ４をオフ、スイッチＳ５をオンにする。FIG. 6 shows switches S1a, S1b, S2a,
It is a timing chart figure which shows operation | movement of S2b, S3, S4, and S5. In the present embodiment, the phases of the same cycle dT are φa1, φa2, φb1, φb2, φa1, φa.
2, φb1, φb2 ... And so on. The control circuit (not shown) turns on the switches S3 and S4 and turns off the switch S5 in the phases φa1 and φb1, and switches S3 and S3 in the phases φa2 and φb2.
The switch S4 is turned off and the switch S5 is turned on.

【００２１】また、制御回路は、フェーズφａ２のみス
イッチＳ１ａ，Ｓ２ａをオンにし、フェーズφｂ２のみ
スイッチＳ１ｂ，Ｓ２ｂをオンにする。フェースφａ
２，φｂ２における積分動作は、第１、第２の実施の形
態のフェーズφａ，φｂと同様である。こうして、第
１、第２の実施の形態と同様の動作を実現することがで
きる。The control circuit turns on the switches S1a and S2a only for the phase φa2 and turns on the switches S1b and S2b only for the phase φb2. Face φa
The integration operation in 2 and φb2 is similar to the phases φa and φb in the first and second embodiments. In this way, the same operation as that of the first and second embodiments can be realized.

【００２２】本実施の形態の多入力積分回路の時定数
は、周期ｄＴとコンデンサＣ１の相対比によって決定さ
れる。周期ｄＴのクロックは水晶発信器などで生成すれ
ば周期ｄＴを高精度に実現できる。また、コンデンサＣ
１の相対精度はＩＣ化によって１％以内に作り込むこと
ができるため、ＩＣ化に適した多入力積分回路とするこ
とができる。The time constant of the multi-input integrating circuit of this embodiment is determined by the relative ratio between the period dT and the capacitor C1. If the clock with the cycle dT is generated by a crystal oscillator or the like, the cycle dT can be realized with high accuracy. Also, the capacitor C
Since the relative accuracy of 1 can be made within 1% by making it IC, a multi-input integrating circuit suitable for making IC can be obtained.

【００２３】［第４の実施の形態］図７は本発明の第４
の実施の形態となる多入力積分回路の構成を示すブロッ
ク図であり、図１と同様の構成には同一の符号を付して
ある。本実施の形態は、第１の実施の形態に対して、ス
イッチＳ１ｃ，Ｓ１ｄを追加し、入力電圧ＩＮａ，ＩＮ
ｂからなる入力群Ａと、入力電圧ＩＮｃ，ＩＮｄからな
る入力群Ｂとの組み合わせによる和（差）の積分を時分
割で行うものである。[Fourth Embodiment] FIG. 7 shows a fourth embodiment of the present invention.
2 is a block diagram showing a configuration of a multi-input integrating circuit according to the embodiment of the present invention, and the same components as those in FIG. 1 are denoted by the same reference numerals. In this embodiment, switches S1c and S1d are added to the first embodiment, and input voltages INa and IN are added.
The sum (difference) of the combination of the input group A consisting of b and the input group B consisting of the input voltages INc and INd is integrated by time division.

【００２４】図８はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，
Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂの動作を示すタイミングチャー
ト図である。本実施の形態では、入力電圧群Ａ，Ｂから
なる組み合わせに対応したフェーズが適時繰り返され
る。フェーズφＡでは、入力電圧ＩＮａとＩＮｃの入力
組み合わせで積分を行い、フェーズφＢでは、入力電圧
ＩＮｂとＩＮｃの入力組み合わせで積分を行い、フェー
ズφＣでは、入力電圧ＩＮａとＩＮｄの入力組み合わせ
で積分を行い、フェーズφＤでは、入力電圧ＩＮｂとＩ
Ｎｄの入力組み合わせで積分を行う。FIG. 8 shows switches S1a, S1b, S1c,
It is a timing chart figure which shows operation | movement of S1d, S2a, and S2b. In the present embodiment, the phases corresponding to the combination of the input voltage groups A and B are repeated at appropriate times. In phase φA, integration is performed with an input combination of input voltages INa and INc, in phase φB, integration is performed with an input combination of input voltages INb and INc, and in phase φC, integration is performed with an input combination of input voltages INa and INd. , In phase φD, input voltages INb and I
Integration is performed with Nd input combinations.

【００２５】フェーズφＡにおいて、図示しない制御回
路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフに
する。このスイッチＳ２ａがオンの状態で、スイッチＳ
１ａとＳ１ｃとを交互にオンにする。この結果、入力電
圧ＩＮａとＩＮｃとの和（差）が積分され、その積分結
果が出力端子ＯＵＴから出力される。スイッチＳ２ａを
オフにしてから次にオンするまでの間、入力電圧ＩＮａ
とＩＮｃとの和（差）の積分結果は積分コンデンサＣｆ
ａに保持される。In phase φA, a control circuit (not shown) turns on the switch S2a and turns off the switch S2b. With this switch S2a turned on, the switch S2
1a and S1c are alternately turned on. As a result, the sum (difference) between the input voltages INa and INc is integrated, and the integration result is output from the output terminal OUT. Between the time when the switch S2a is turned off and the time when the switch S2a is turned on next, the input voltage INa
And the sum of INc (difference) is the integration capacitor Cf
held in a.

【００２６】フェーズφＢにおいて、図示しない制御回
路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフに
する。このスイッチＳ２ｂがオンの状態で、スイッチＳ
１ｂとＳ１ｃとを交互にオンにする。この結果、入力電
圧ＩＮｂとＩＮｃとの和（差）が積分され、その積分結
果が出力端子ＯＵＴから出力される。スイッチＳ２ｂを
オフにしてから次にオンするまでの間、入力電圧ＩＮｂ
とＩＮｄとの和（差）の積分結果は積分コンデンサＣｆ
ｂに保持される。In the phase φB, the control circuit (not shown) turns on the switch S2b and turns off the switch S2a. With the switch S2b turned on, the switch S2
1b and S1c are alternately turned on. As a result, the sum (difference) between the input voltages INb and INc is integrated, and the integration result is output from the output terminal OUT. Between the time when the switch S2b is turned off and the time when the switch S2b is turned on next, the input voltage INb
The result of the integration of the sum (difference) between INd and INd is the integration capacitor Cf.
held in b.

【００２７】なお、本実施の形態では、入力電圧ＩＮ
ａ，ＩＮｃの組と、ＩＮｂ，ＩＮｄの組を選択している
が、これに限るものではなく、スイッチＳ１ａ，Ｓ１
ｂ，Ｓ１ｃ，Ｓ１ｄに他の組み合わせを選択させてもよ
いことは言うまでもない。この場合、入力電圧ＩＮａ，
ＩＮｂ，ＩＮｃ，ＩＮｄの中からいずれか１つを選択す
れば、１個の入力信号の積分が得られ、また複数の入力
信号を選択すれば、これら複数の入力信号の和の積分が
得られる。In this embodiment, the input voltage IN
Although a set of a, INc and a set of INb, INd are selected, the present invention is not limited to this, and the switches S1a, S1 are selected.
It goes without saying that other combinations may be selected for b, S1c and S1d. In this case, the input voltage INa,
If any one of INb, INc, and INd is selected, the integration of one input signal is obtained, and if a plurality of input signals are selected, the integration of the sum of these plurality of input signals is obtained. .

【００２８】［第５の実施の形態］図９は本発明の第５
の実施の形態となる多入力積分回路の構成を示すブロッ
ク図であり、図７と同様の構成には同一の符号を付して
ある。本実施の形態は、第１の実施の形態に対して、ス
イッチＳ１ｃ，Ｓ１ｄを追加し、入力電圧ＩＮａ，ＩＮ
ｂからなる入力群Ａと、入力電圧ＩＮｃ，ＩＮｄからな
る入力群Ｂとの組み合わせによる和（差）の積分を時分
割で行うものである。つまり、本実施の形態は、第４の
実施の形態において、各入力群に対して異なる抵抗Ｒ
１，Ｒ２を有するものである。これにより、入力群Ａか
らのゲインと、入力群Ｂからのゲインを異なる設定にす
ることができる。[Fifth Embodiment] FIG. 9 shows the fifth embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a multi-input integrating circuit according to the embodiment of the present invention, in which the same components as those in FIG. 7 are designated by the same reference numerals. In this embodiment, switches S1c and S1d are added to the first embodiment, and input voltages INa and IN are added.
The sum (difference) of the combination of the input group A consisting of b and the input group B consisting of the input voltages INc and INd is integrated by time division. That is, the present embodiment is different from the fourth embodiment in that the resistance R which is different for each input group is used.
1 and R2. This allows the gain from the input group A and the gain from the input group B to be set differently.

【００２９】［第６の実施の形態］図１０は本発明の第
６の実施の形態となる多入力積分回路の構成を示すブロ
ック図であり、図７と同様の構成には同一の符号を付し
てある。第４の実施の形態では、スイッチＳ２ａ，Ｓ２
ｂを演算増幅器Ａの非反転入力端子と積分コンデンサＣ
ｆａ，Ｃｆｂとの間に設けていたが、本実施の形態で
は、第２の実施の形態と同様に、スイッチＳ２ａ，Ｓ２
ｂを積分コンデンサＣｆａ，Ｃｆｂと演算増幅器Ａの出
力端子との間に設けている。これにより、スイッチＳ２
ａ，Ｓ２ｂのオン／オフ時に生じるクロックフィードス
ルーによる影響を低減することができる。[Sixth Embodiment] FIG. 10 is a block diagram showing the structure of a multi-input integrating circuit according to the sixth embodiment of the present invention. The same structures as those in FIG. It is attached. In the fourth embodiment, the switches S2a, S2
b is a non-inverting input terminal of the operational amplifier A and an integrating capacitor C
Although provided between fa and Cfb, in the present embodiment, the switches S2a and S2 are provided as in the second embodiment.
b is provided between the integrating capacitors Cfa and Cfb and the output terminal of the operational amplifier A. As a result, the switch S2
It is possible to reduce the influence of clock feedthrough that occurs when a and S2b are turned on / off.

【００３０】［第７の実施の形態］図１１は本発明の第
７の実施の形態となる多入力積分回路の構成を示すブロ
ック図である。本実施の形態は、第６の実施の形態にお
ける抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，
Ｓ５とからなるスイッチトキャパシタ回路によって等価
的に実現したものである。スイッチＳ１ｃ，Ｓ１ｄ、入
力電圧ＩＮｃ，ＩＮｄがなく、ＩＮａ，ＩＮｂ，Ｓ１
ａ，Ｓ１ｂによる実現は第１の実施の形態となる。[Seventh Embodiment] FIG. 11 is a block diagram showing the structure of a multi-input integrating circuit according to a seventh embodiment of the present invention. In the present embodiment, the resistor R in the sixth embodiment is replaced by the capacitor C1 and the switches S3, S4.
It is equivalently realized by a switched capacitor circuit composed of S5. Without switches S1c, S1d and input voltages INc, INd, INa, INb, S1
The implementation by a and S1b is the first embodiment.

【００３１】図１２はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１
ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５の動作
を示すタイミングチャート図である。本実施の形態で
は、入力電圧群Ａ，Ｂからなる組み合わせに対応したフ
ェーズが適時繰り返される。フェーズφＡでは、入力電
圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、フェ
ーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み合わ
せで積分を行い、フェーズφＣでは、入力電圧ＩＮａと
ＩＮｄの入力組み合わせで積分を行い、フェーズφＤで
は、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積分を
行う。FIG. 12 shows switches S1a, S1b and S1.
It is a timing chart figure which shows operation of c, S1d, S2a, S2b, S3, S4, and S5. In the present embodiment, the phases corresponding to the combination of the input voltage groups A and B are repeated at appropriate times. In phase φA, integration is performed with an input combination of input voltages INa and INc, in phase φB, integration is performed with an input combination of input voltages INb and INc, and in phase φC, integration is performed with an input combination of input voltages INa and INd. , In phase φD, integration is performed with the input combination of input voltages INb and INd.

【００３２】フェーズφＡにおいて、図示しない制御回
路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフに
する。このスイッチＳ２ａがオンの状態で、スイッチＳ
１ａとＳ１ｃとを交互にオンにする。ここで、スイッチ
Ｓ１ａ並びにＳ１ｃがオンする際には、スイッチＳ４も
オンにする。これによって、スイッチＳ１ａがオンして
いるときには入力電圧ＩＮａが、スイッチＳ１ｃがオン
しているときには入力電圧ＩＮｃがコンデンサＣ１にサ
ンプリングされる。スイッチＳ１ａ，Ｓ１ｃが交互にオ
ンする間のタイミングではＳ３，Ｓ４がオンされる。電
荷保存則により、ＩＮａ，ＩＮｃそれぞれの入力電圧に
応じてコンデンサＣ１にサンプリングされた電荷は、積
分コンデンサＣ２ａに転送される。この結果、入力電圧
ＩＮａとＩＮｃとの和（差）が積分され、その積分結果
が出力端子ＯＵＴから出力される。スイッチＳ２ａをオ
フにしてから次にオンするまでの間、入力電圧ＩＮａと
ＩＮｃとの和（差）の積分結果は積分コンデンサＣｆａ
に保持される。In phase φA, the control circuit (not shown) turns on the switch S2a and turns off the switch S2b. With this switch S2a turned on, the switch S2
1a and S1c are alternately turned on. Here, when the switches S1a and S1c are turned on, the switch S4 is also turned on. As a result, the input voltage INa is sampled by the capacitor C1 when the switch S1a is on, and the input voltage INc is sampled when the switch S1c is on. S3 and S4 are turned on at the timing while the switches S1a and S1c are alternately turned on. According to the law of conservation of charge, the charges sampled in the capacitor C1 according to the input voltages of INa and INc are transferred to the integrating capacitor C2a. As a result, the sum (difference) between the input voltages INa and INc is integrated, and the integration result is output from the output terminal OUT. The integration result of the sum (difference) between the input voltages INa and INc from the time when the switch S2a is turned off to the time when the switch S2a is next turned on is the integration capacitor Cfa.
Held in.

【００３３】フェーズφＢにおいて、図示しない制御回
路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフに
する。このスイッチＳ２ｂがオンの状態で、スイッチＳ
１ｂとＳ１ｃとを交互にオンにする。同様にそれらのオ
ンの間にスイッチＳ３、Ｓ５をオンすることで、電荷の
転送が行われ、この結果、入力電圧ＩＮｂとＩＮｃとの
和（差）が積分され、その積分結果が出力端子ＯＵＴか
ら出力される。スイッチＳ２ｂをオフにしてから次にオ
ンするまでの間、入力電圧ＩＮｂとＩＮｃとの和（差）
の積分結果は積分コンデンサＣｆｂに保持される。な
お、通常のスイッチトキャパシタ回路に倣って、スイッ
チＳ４とＳ５の位相を変更することで、正積分回路、負
成分回路というように極性を変更させることができるこ
とは言うまでもない。In phase φB, the control circuit (not shown) turns on the switch S2b and turns off the switch S2a. With the switch S2b turned on, the switch S2
1b and S1c are alternately turned on. Similarly, by turning on the switches S3 and S5 while they are on, the charge is transferred, and as a result, the sum (difference) between the input voltages INb and INc is integrated, and the integration result is output terminal OUT. Is output from. The sum (difference) between the input voltages INb and INc from when the switch S2b is turned off to when it is turned on next time.
The integration result of is stored in the integration capacitor Cfb. Needless to say, the polarity can be changed by changing the phases of the switches S4 and S5 in accordance with a normal switched capacitor circuit, such as a positive integration circuit and a negative component circuit.

【００３４】［第８の実施の形態］図１３は本発明の第
８の実施の形態となる多入力積分回路の構成を示すブロ
ック図である。本実施の形態は、第４の実施の形態にお
ける抵抗Ｒを、コンデンサＣ１とスイッチＳ４，Ｓ５と
からなるスイッチトキャパシタ回路によって等価的に実
現したものである。スイッチＳ１ｃ，Ｓ１ｄ、入力電圧
ＩＮｃ，ＩＮｄがなく、ＩＮａ，ＩＮｂ，Ｓ１ａ，Ｓ１
ｂによる実現は第１の実施の形態となる。[Eighth Embodiment] FIG. 13 is a block diagram showing the structure of a multi-input integrating circuit according to an eighth embodiment of the present invention. In the present embodiment, the resistor R in the fourth embodiment is equivalently realized by a switched capacitor circuit including a capacitor C1 and switches S4 and S5. Without switches S1c, S1d and input voltages INc, INd, INa, INb, S1a, S1
The realization by b becomes the first embodiment.

【００３５】図１４はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１
ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ４，Ｓ５の動作を示す
タイミングチャート図である。本実施の形態では、入力
電圧群Ａ，Ｂからなる組み合わせに対応したフェーズが
適時繰り返される。フェーズφＡでは、入力電圧ＩＮａ
とＩＮｃの入力組み合わせで積分を行い、フェーズφＢ
では、入力電圧ＩＮｂとＩＮｃの入力組み合わせで積分
を行い、フェーズφＣでは、入力電圧ＩＮａとＩＮｄの
入力組み合わせで積分を行い、フェーズφＤでは、入力
電圧ＩＮｂとＩＮｄの入力組み合わせで積分を行う。FIG. 14 shows switches S1a, S1b and S1.
It is a timing chart figure which shows operation | movement of c, S1d, S2a, S2b, S4, and S5. In the present embodiment, the phases corresponding to the combination of the input voltage groups A and B are repeated at appropriate times. In phase φA, input voltage INa
And INc are combined to perform integration and phase φB
In, the integration is performed with the input combination of the input voltages INb and INc, in the phase φC, the integration is performed with the input combination of the input voltages INa and INd, and in the phase φD, the integration is performed with the input combination of the input voltages INb and INd.

【００３６】フェーズφＡにおいて、図示しない制御回
路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフに
する。このスイッチＳ２ａがオンの状態で、スイッチＳ
１ａとＳ１ｃとを交互にオンにする。ここで、スイッチ
Ｓ１ａがオンする際には、スイッチＳ４もオンにする。
スイッチＳ１ｃがオンする際には、スイッチＳ５もオン
にする。これによって、入力電圧ＩＮａとＩＮｃとの差
電圧がコンデンサＣ１をサンプリングすることになり、
その差電圧に見合った電荷が積分コンデンサＣｆａに転
送される。この結果、入力電圧ＩＮａとＩＮｃとの差が
積分され、その積分結果が出力端子ＯＵＴから出力され
る。スイッチＳ２ａをオフにしてから次にオンするまで
の間、入力電圧ＩＮａとＩＮｃとの差の積分結果は積分
コンデンサＣｆａに保持される。本実施の形態は、第７
の実施の形態に比べて高速で動作させることが可能であ
るが、入力群Ａ，Ｂに対して同じコンデンサＣ１を用い
るために、第７の実施の形態と同様に積分時のゲインは
共通になる。なお、通常のスイッチトキャパシタ回路に
倣って、スイッチＳ４とＳ５の位相を変更することで、
ＩＮａ，ＩＮｃのどちらからの差を積分するかの極性を
変更させることができることは言うまでもない。In the phase φA, the control circuit (not shown) turns on the switch S2a and turns off the switch S2b. With this switch S2a turned on, the switch S2
1a and S1c are alternately turned on. Here, when the switch S1a is turned on, the switch S4 is also turned on.
When the switch S1c is turned on, the switch S5 is also turned on. This causes the voltage difference between the input voltages INa and INc to sample the capacitor C1,
The charges corresponding to the difference voltage are transferred to the integrating capacitor Cfa. As a result, the difference between the input voltages INa and INc is integrated, and the integrated result is output from the output terminal OUT. The integration result of the difference between the input voltages INa and INc is held in the integration capacitor Cfa from when the switch S2a is turned off to when it is turned on next. The seventh embodiment is the seventh embodiment.
Although it is possible to operate at a higher speed than in the seventh embodiment, since the same capacitor C1 is used for the input groups A and B, the gain at the time of integration is common as in the seventh embodiment. Become. In addition, by changing the phases of the switches S4 and S5 in accordance with a normal switched capacitor circuit,
It goes without saying that the polarity of integrating the difference from INa or INc can be changed.

【００３７】フェーズφＢにおいて、図示しない制御回
路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフに
する。このスイッチＳ２ｂがオンの状態で、スイッチＳ
１ｂとＳ１ｃとを交互にオンにする。同様にそれらのオ
ンの間にスイッチＳ３，Ｓ５をオンすることで、電荷の
転送が行われ、この結果、入力電圧ＩＮｂとＩＮｃとの
差が積分され、その積分結果が出力端子ＯＵＴから出力
される。スイッチＳ２ｂをオフにしてから次にオンする
までの間、入力電圧ＩＮｂとＩＮｃとの差の積分結果は
積分コンデンサＣｆｂに保持される。In phase φB, a control circuit (not shown) turns on the switch S2b and turns off the switch S2a. With the switch S2b turned on, the switch S2
1b and S1c are alternately turned on. Similarly, by turning on the switches S3 and S5 while they are on, the charge is transferred, and as a result, the difference between the input voltages INb and INc is integrated, and the integration result is output from the output terminal OUT. It The integration result of the difference between the input voltages INb and INc is held in the integration capacitor Cfb from the time when the switch S2b is turned off to the time when it is next turned on.

【００３８】［第９の実施の形態］図１５は本発明の第
９の実施の形態となる多入力積分回路の構成を示すブロ
ック図である。本実施の形態は、第４の実施の形態にお
ける抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，
Ｓ５，Ｓ６とからなるスイッチトキャパシタ回路によっ
て等価的に実現したものである。[Ninth Embodiment] FIG. 15 is a block diagram showing the structure of a multi-input integrating circuit according to a ninth embodiment of the present invention. In the present embodiment, the resistor R in the fourth embodiment is replaced by the capacitor C1 and the switches S3, S4.
It is equivalently realized by a switched capacitor circuit composed of S5 and S6.

【００３９】図１６はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１
ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５，Ｓ６
の動作を示すタイミングチャート図である。本実施の形
態では、入力電圧群Ａ，Ｂからなる組み合わせに対応し
たフェーズが適時繰り返される。フェーズφＡでは、入
力電圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、
フェーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み
合わせで積分を行い、フェーズφＣでは、入力電圧ＩＮ
ａとＩＮｄの入力組み合わせで積分を行い、フェーズφ
Ｄでは、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積
分を行う。FIG. 16 shows switches S1a, S1b and S1.
c, S1d, S2a, S2b, S3, S4, S5, S6
6 is a timing chart showing the operation of FIG. In the present embodiment, the phases corresponding to the combination of the input voltage groups A and B are repeated at appropriate times. In phase φA, integration is performed with the input combination of input voltages INa and INc,
In phase φB, integration is performed with the input combination of input voltages INb and INc, and in phase φC, input voltage INb
Integrate with a combination of a and INd, phase φ
At D, integration is performed with the input combination of the input voltages INb and INd.

【００４０】フェーズφＡにおいて、図示しない制御回
路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフに
する。このスイッチＳ２ａがオンの状態で、スイッチＳ
１ａとＳ１ｃを同時にオンにする。ここで、スイッチＳ
１ａ，Ｓ１ｃがオンする際には、スイッチＳ４もオンに
する。スイッチＳ１ａ，Ｓ１ｃがオンした後には、スイ
ッチＳ３，Ｓ５，Ｓ６をオンにする。これによって、入
力電圧ＩＮａとＩＮｃとの電圧がそれぞれコンデンサＣ
１，Ｃ２にサンプリングされた後、スイッチＳ３，Ｓ
５，Ｓ６がオンされたときに、合わせて積分コンデンサ
Ｃｆａに転送される。この結果、入力電圧ＩＮａとＩＮ
ｃとの和（差）が積分され、その積分結果が出力端子Ｏ
ＵＴから出力される。スイッチＳ２ａをオフにしてから
次にオンするまでの間、入力電圧ＩＮａとＩＮｃとの和
（差）の積分結果は積分コンデンサＣｆａに保持され
る。本実施の形態は、第７の実施の形態に比べて高速で
動作させることが可能であり、入力群Ａ，Ｂに対して異
なるサンプリングコンデンサＣ１，Ｃ２を用いるため
に、積分時のゲインを任意に設定することができる。な
お、通常のスイッチトキャパシタ回路に倣って、入力電
圧のサンプリングの位相を変更することで、ＩＮａ，Ｉ
Ｎｃのどちらからの差を積分するかの極性を変更させる
ことができることは言うまでもない。In the phase φA, the control circuit (not shown) turns on the switch S2a and turns off the switch S2b. With this switch S2a turned on, the switch S2
1a and S1c are turned on at the same time. Where switch S
When the switches 1a and S1c are turned on, the switch S4 is also turned on. After the switches S1a and S1c are turned on, the switches S3, S5 and S6 are turned on. As a result, the voltages of the input voltages INa and INc are respectively changed to the capacitor C.
After being sampled at 1, C2, switches S3, S
When 5 and S6 are turned on, they are also transferred to the integration capacitor Cfa. As a result, the input voltages INa and IN
The sum (difference) with c is integrated, and the integration result is output terminal O
It is output from the UT. The integration result of the sum (difference) between the input voltages INa and INc is held in the integration capacitor Cfa from the time when the switch S2a is turned off to the time when it is next turned on. This embodiment can operate at a higher speed than the seventh embodiment, and since different sampling capacitors C1 and C2 are used for the input groups A and B, the gain at the time of integration is arbitrary. Can be set to. Note that by changing the sampling phase of the input voltage according to a normal switched capacitor circuit, INa, I
It goes without saying that it is possible to change the polarity of which difference from Nc is integrated.

【００４１】フェーズφＢにおいて、図示しない制御回
路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフに
する。このスイッチＳ２ｂがオンの状態で、スイッチＳ
１ｂとＳ１ｃを共にオンにする。同様にその後にスイッ
チＳ３，Ｓ５，Ｓ６をオンすることで、電荷の転送が行
われ、この結果、入力電圧ＩＮｂとＩＮｃとの和（差）
が積分され、その積分結果が出力端子ＯＵＴから出力さ
れる。スイッチＳ２ｂをオフにしてから次にオンするま
での間、入力電圧ＩＮｂとＩＮｃとの和（差）の積分結
果は積分コンデンサＣｆｂに保持される。In the phase φB, the control circuit (not shown) turns on the switch S2b and turns off the switch S2a. With the switch S2b turned on, the switch S2
Turn on both 1b and S1c. Similarly, after that, the switches S3, S5, S6 are turned on to transfer the charges, and as a result, the sum (difference) between the input voltages INb and INc is obtained.
Are integrated, and the integration result is output from the output terminal OUT. The integration result of the sum (difference) between the input voltages INb and INc is held in the integration capacitor Cfb from the time when the switch S2b is turned off to the time when it is next turned on.

【００４２】［第１０の実施の形態］図１７は、本発明
の第１０の実施の形態となる多入力ΔΣ変調回路の構成
を示すブロック図である。本実施の形態は、ΔΣ変調回
路の積分回路に第１の実施の形態の多入力積分回路を用
いることで多入力ΔΣ変調回路を実現するものである。
スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの動作は、図
２で説明したとおりである。[Tenth Embodiment] FIG. 17 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to a tenth embodiment of the present invention. In this embodiment, the multi-input ΔΣ modulation circuit is realized by using the multi-input integration circuit of the first embodiment as the integration circuit of the ΔΣ modulation circuit.
The operations of the switches S1a, S1b, S2a, and S2b are as described in FIG.

【００４３】コンパレータからなる量子化器ＱＵＡは、
多入力積分回路を構成する演算増幅器Ａの出力を基準電
圧と比較して「０」又は「１」の信号とし、この信号を
サンプリングクロックＣＬＫでサンプリングすることに
より、多入力積分回路の出力を量子化して、フィードバ
ック信号を出力する。量子化器ＱＵＡは、スイッチＳ１
ａ，Ｓ１ｂから出力された信号と等しくなるようにフィ
ードバック信号を決定する。The quantizer QUA consisting of a comparator is
The output of the multi-input integrating circuit is quantized by comparing the output of the operational amplifier A constituting the multi-input integrating circuit with a reference voltage to obtain a signal of “0” or “1” and sampling this signal with the sampling clock CLK. And output a feedback signal. The quantizer QUA has a switch S1.
The feedback signal is determined so as to be equal to the signals output from a and S1b.

【００４４】例えば、図１８に示すように、スイッチＳ
２ａ，Ｓ１ａによって入力電圧ＩＮａが選択され、次回
選択時には、過去の蓄積結果が積分コンデンサＣｆａに
蓄積されている状態とする。この蓄積された状態を、サ
ンプリングクロックＣＬＫのタイミングで量子化器ＱＵ
Ａが基準電圧との差を判定し、フィードバック信号を決
定する。決定されたフィードバック信号はその極性に応
じて抵抗Ｒ２を介して入力電圧ＩＮａを減算することに
なる。入力電圧ＩＮｂについても同様に行われる。For example, as shown in FIG. 18, the switch S
The input voltage INa is selected by 2a and S1a, and the previous accumulation result is accumulated in the integration capacitor Cfa at the next selection. This accumulated state is converted into a quantizer QU at the timing of the sampling clock CLK.
A determines the feedback signal by determining the difference from the reference voltage. The determined feedback signal will subtract the input voltage INa via the resistor R2 according to its polarity. The same applies to the input voltage INb.

【００４５】このように、本実施の形態では、図１に示
した多入力積分回路を用いることで、積分回路、量子化
器ＱＵＡ及び減算器（抵抗Ｒ２）を各入力毎に設ける必
要がなくなり、各入力で共用できるので、これらの構成
を各入力毎に設ける必要がある従来の多入力ΔΣ変調回
路に比べて、回路面積、消費電力及びコストを低減する
ことができる。As described above, in the present embodiment, by using the multi-input integrating circuit shown in FIG. 1, it is not necessary to provide an integrating circuit, a quantizer QUA and a subtracter (resistor R2) for each input. Since they can be shared by each input, the circuit area, power consumption, and cost can be reduced as compared with the conventional multi-input ΔΣ modulation circuit which needs to have these configurations for each input.

【００４６】次に、デジタルフィルタＤＦは、量子化器
ＱＵＡの出力のうち信号周波数帯域のみを通過させるこ
とにより、ΔΣ型変調回路によって生じた信号周波数帯
域外の量子化ノイズを除去する。本実施の形態では、量
子化器ＱＵＡから入力電圧ＩＮａ，ＩＮｂのデジタル値
が時分割で出力される。このため、デジタルフィルタＤ
Ｆは、入力電圧ＩＮａに対応するデジタル値を記憶する
ためのメモリＭａ、入力電圧ＩＮｂに対応するデジタル
値を記憶するためのメモリＭｂと、メモリＭａ，Ｍｂの
うち何れか１つを選択する図示しない選択手段とを含
む。Next, the digital filter DF removes the quantization noise outside the signal frequency band generated by the ΔΣ type modulation circuit by passing only the signal frequency band of the output of the quantizer QUA. In the present embodiment, the quantizer QUA outputs the digital values of the input voltages INa and INb in a time division manner. Therefore, the digital filter D
F is a memory Ma for storing a digital value corresponding to the input voltage INa, a memory Mb for storing a digital value corresponding to the input voltage INb, and one of the memories Ma and Mb. Selection means not included.

【００４７】デジタルフィルタＤＦは、フェーズφａ中
に得られたデジタル値を出力すると同時に、このデジタ
ル値をメモリＭａに格納し、フェーズφｂ中に得られた
デジタル値を出力すると同時に、このデジタル値をメモ
リＭｂに格納する。通常、デジタルフィルタに複数の信
号を時分割で入力する場合、各フェーズφａ，φｂごと
にデジタルフィルタをいったんリセットする必要があ
り、この場合、デジタルフィルタの出力が整定するのに
一定時間（セトリング時間）が必要になる。The digital filter DF outputs the digital value obtained during the phase φa, simultaneously stores the digital value in the memory Ma, and outputs the digital value obtained during the phase φb, and at the same time outputs the digital value. It is stored in the memory Mb. Normally, when a plurality of signals are input to the digital filter in time division, it is necessary to reset the digital filter once for each phase φa and φb. In this case, it takes a certain time (settling time) for the output of the digital filter to settle. ) Is required.

【００４８】本実施の形態では、積分回路にフェーズφ
ａ，φｂに対応した積分コンデンサＣｆａ，Ｃｆｂを設
け、デジタルフィルタＤＦにフェーズφａ，φｂに対応
したメモリＭａ，Ｍｂを設けることにより、積分回路と
デジタルフィルタＤＦとをリセットする必要がなくな
り、セトリング時間を大幅に短縮することができ、高出
力レートを実現できる。また、出力レートを固定とする
場合には、オーバーサンプリング比を低く設定できるた
め、クロック数を落とすことが可能となり、低消費電力
化を達成できる。さらに、等価的にサンプリング周波数
を早めることができ、高速な入力信号に追従可能な性能
を得ることができる。In this embodiment, the integration circuit has a phase φ.
By providing the integration capacitors Cfa and Cfb corresponding to a and φb and the memories Ma and Mb corresponding to the phases φa and φb to the digital filter DF, it is not necessary to reset the integration circuit and the digital filter DF, and the settling time is set. Can be significantly shortened and a high output rate can be realized. Further, when the output rate is fixed, the oversampling ratio can be set low, so that the number of clocks can be reduced and low power consumption can be achieved. Furthermore, the sampling frequency can be equivalently increased, and performance capable of following a high-speed input signal can be obtained.

【００４９】［第１１の実施の形態］図１９は、本発明
の第１１の実施の形態となる多入力ΔΣ変調回路の構成
を示すブロック図である。本実施の形態は、ΔΣ変調回
路の積分回路に第４の実施の形態の多入力積分回路を用
いることで多入力ΔΣ変調回路を実現するものである。
４つの入力電圧ＩＮａ，ＩＮｂ，ＩＮｃ，ＩＮｄのう
ち、入力電圧ＩＮｃ，ＩＮｄはフィードバック信号に基
づいて決定される。すなわち、４つの入力電圧のうち、
ＩＮａとＩＮｃまたはＩＮａとＩＮｄの組み合わせ、Ｉ
ＮｂとＩＮｃまたはＩＮｂとＩＮｄという組み合わせと
いう４通りの組み合わせで、順次選択して出力される。
なお、スイッチＳ１ｃ，Ｓ１ｄはフィードバック信号に
よって制御されるが、その論理は反対である。例えば、
フィードバック信号が「Ｈ」のときスイッチＳ１ｃがオ
ンするとすれば、スイッチＳ１ｄはフィードバック信号
が「Ｌ」のときオンする。[Eleventh Embodiment] FIG. 19 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to an eleventh embodiment of the present invention. In this embodiment, the multi-input ΔΣ modulation circuit is realized by using the multi-input integration circuit of the fourth embodiment as the integration circuit of the ΔΣ modulation circuit.
Of the four input voltages INa, INb, INc, and INd, the input voltages INc and INd are determined based on the feedback signal. That is, of the four input voltages
A combination of INa and INc or INa and INd, I
Four combinations, Nb and INc or INb and INd, are sequentially selected and output.
The switches S1c and S1d are controlled by the feedback signal, but their logics are opposite. For example,
If the switch S1c is turned on when the feedback signal is "H", the switch S1d is turned on when the feedback signal is "L".

【００５０】［第１２の実施の形態］図２０は、本発明
の第１２の実施の形態となる多入力ΔΣ変調回路の構成
を示すブロック図である。本実施の形態は、第１０の実
施の形態における抵抗Ｒ１，Ｒ２を、コンデンサＣ１，
Ｃ２とスイッチＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７とからな
るスイッチトキャパシタ回路によって等価的に実現した
ものである。積分回路のクロックの与え方は前述のとお
りである。[Twelfth Embodiment] FIG. 20 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to a twelfth embodiment of the present invention. In this embodiment, the resistors R1 and R2 in the tenth embodiment are replaced by capacitors C1 and
It is equivalently realized by a switched capacitor circuit composed of C2 and switches S3, S4, S5, S6 and S7. The way to give the clock of the integrating circuit is as described above.

【００５１】［第１３の実施の形態］図２１は、本発明
の第１３の実施の形態となる多入力ΔΣ変調回路の構成
を示すブロック図である。本実施の形態は、第１１の実
施の形態における抵抗Ｒ１，Ｒ２を、コンデンサＣ１，
Ｃ２とスイッチＳ３，Ｓ４，Ｓ５，Ｓ６とからなるスイ
ッチトキャパシタ回路によって等価的に実現したもので
ある。積分回路のクロックの与え方は前述のとおりであ
る。[Thirteenth Embodiment] FIG. 21 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to a thirteenth embodiment of the present invention. In this embodiment, the resistors R1 and R2 in the eleventh embodiment are replaced by capacitors C1 and
It is equivalently realized by a switched capacitor circuit composed of C2 and switches S3, S4, S5 and S6. The way to give the clock of the integrating circuit is as described above.

【００５２】［第１４の実施の形態］第１の実施の形態
では、２入力積分回路を例に挙げて説明したが、これに
限るものではなく、３入力以上としてもよいことは言う
までもない。図２２は、本発明の第１４の実施の形態と
なる多入力積分回路の構成を示すブロック図である。本
実施の形態は、第１の実施の形態において４入力とした
ものである。[Fourteenth Embodiment] In the first embodiment, a two-input integrating circuit has been described as an example, but the present invention is not limited to this, and needless to say, three or more inputs may be used. FIG. 22 is a block diagram showing the configuration of the multi-input integrating circuit according to the 14th embodiment of the present invention. In this embodiment, four inputs are used in the first embodiment.

【００５３】スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１
ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄの動作を図２３の
ようにすれば、第１の実施の形態を単純に４入力とした
ものとなる。一方、図２４のように、入力電圧ＩＮａ，
ＩＮｂを選択する周期Ｔ１を短く、入力電圧ＩＮｃ，Ｉ
Ｎｄを選択する周期Ｔ２を長くしてもよい。これによ
り、入力電圧ＩＮａ，ＩＮｂについては、入力電圧ＩＮ
ｃ，ＩＮｄよりも高速な信号を扱うことができる。Switches S1a, S1b, S1c, S1
If the operations of d, S2a, S2b, S2c, and S2d are performed as shown in FIG. 23, the first embodiment is simply four inputs. On the other hand, as shown in FIG. 24, the input voltage INa,
The period T1 for selecting INb is shortened, and the input voltages INc, I
The cycle T2 for selecting Nd may be lengthened. As a result, the input voltages INa and INb are
Signals faster than c and INd can be handled.

【００５４】[0054]

【発明の効果】本発明によれば、第１の切換スイッチと
ＣＲ型積分回路とを設け、このＣＲ型積分回路に、抵抗
とｎ個の積分コンデンサと第２の切換スイッチとを設け
ることにより、ｎ個の入力信号の積分を時分割で行うよ
うにしたので、演算増幅器を各入力毎に設ける必要がな
くなり、各入力で共用できるので、演算増幅器を各入力
毎に設ける必要がある従来の多入力積分回路に比べて、
回路面積、消費電力及びコストを低減することができ
る。According to the present invention, the first changeover switch and the CR type integrating circuit are provided, and the CR type integrating circuit is provided with the resistor, the n integrating capacitors and the second changeover switch. , N input signals are integrated in a time-division manner, an operational amplifier does not need to be provided for each input, and can be shared by each input. Therefore, it is necessary to provide an operational amplifier for each input. Compared to the multi-input integrating circuit,
The circuit area, power consumption and cost can be reduced.

【００５５】また、第１の切換スイッチでｍ個の入力信
号から少なくとも１個の入力信号をｎ通りの組み合わせ
で順次選択することにより、１個の入力信号又は複数の
入力信号の和をｎ通り選択して、ｎ通りの積分を時分割
で行うことができる。Further, by sequentially selecting at least one input signal from the m input signals in the n combinations by the first changeover switch, one input signal or a total of a plurality of input signals is n combinations. It is possible to select and perform n kinds of integration in a time division manner.

【００５６】また、抵抗の代わりにスイッチトキャパシ
タ回路を用いることにより、ＩＣ化に適した多入力積分
回路を実現することができる。Further, by using the switched capacitor circuit instead of the resistor, it is possible to realize a multi-input integrating circuit suitable for an IC.

【００５７】また、第１の切換スイッチと減算器とＣＲ
型積分回路と量子化器とフィードバック回路とを設け、
ＣＲ型積分回路に、抵抗とｎ個の積分コンデンサと第２
の切換スイッチとを設けることにより、ｎ個の入力信号
のＡ／Ｄ変換を時分割で行うようにしたので、積分回
路、量子化器及び減算器を各入力毎に設ける必要がなく
なり、各入力で共用できるので、これらの構成を各入力
毎に設ける必要がある従来の多入力ΔΣ変調回路に比べ
て、回路面積、消費電力及びコストを低減することがで
きる。The first changeover switch, the subtractor and the CR
A type integrator circuit, a quantizer and a feedback circuit,
The CR type integrating circuit includes a resistor, n integrating capacitors, and a second
Since the A / D conversion of n input signals is performed in a time-sharing manner by providing the input / output changeover switch, it is not necessary to provide an integrating circuit, a quantizer, and a subtractor for each input. Therefore, it is possible to reduce the circuit area, power consumption, and cost as compared with the conventional multi-input ΔΣ modulation circuit in which these configurations need to be provided for each input.

【００５８】また、第１の切換スイッチでｍ個の入力信
号から少なくとも１個の入力信号をｎ通りの組み合わせ
で順次選択することにより、１個の入力信号又は複数の
入力信号の和をｎ通り選択して、ｎ通りのＡ／Ｄ変換を
時分割で行うことができる。Further, by sequentially selecting at least one input signal from the m input signals in the n combinations by the first changeover switch, one input signal or a total of a plurality of input signals is n combinations. It is possible to select and perform n kinds of A / D conversions in time division.

【００５９】また、抵抗の代わりにスイッチトキャパシ
タ回路を用いることにより、ＩＣ化に適した多入力ΔΣ
変調回路を実現することができる。By using a switched capacitor circuit instead of a resistor, a multi-input ΔΣ suitable for IC implementation
A modulation circuit can be realized.

【００６０】また、量子化器の出力のうち信号周波数帯
域のみを通過させるデジタルフィルタを設ける、このデ
ジタルフィルタに、ｎ個のメモリと、ｎ個のメモリのう
ち選択された入力信号に対応するメモリを第１の切換ス
イッチと同期して選択し、信号周波数帯域内の量子化器
の出力を選択したメモリに格納する選択手段とを設ける
ことにより、入力信号毎にデジタルフィルタをリセット
する必要がなくなり、セトリング時間を大幅に短縮する
ことができ、高出力レートを実現できる。また、出力レ
ートを固定とする場合には、オーバーサンプリング比を
低く設定できるため、クロック数を落とすことが可能と
なり、低消費電力化を達成できる。Further, a digital filter for passing only the signal frequency band of the output of the quantizer is provided. In this digital filter, n memories and a memory corresponding to the selected input signal among the n memories are provided. By synchronizing with the first changeover switch and providing a selecting means for storing the output of the quantizer in the signal frequency band in the selected memory, there is no need to reset the digital filter for each input signal. , The settling time can be greatly shortened and a high output rate can be realized. Further, when the output rate is fixed, the oversampling ratio can be set low, so that the number of clocks can be reduced and low power consumption can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施の形態となる多入力積分
回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a multi-input integrating circuit according to a first embodiment of the present invention.

【図２】 本発明の第１の実施の形態におけるスイッチ
の動作を示すタイミングチャート図である。FIG. 2 is a timing chart showing the operation of the switch according to the first embodiment of the present invention.

【図３】 本発明の第１の実施の形態の多入力積分回路
の出力波形を示す図である。FIG. 3 is a diagram showing output waveforms of the multi-input integrating circuit according to the first embodiment of the present invention.

【図４】 本発明の第２の実施の形態となる多入力積分
回路の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a multi-input integrating circuit according to a second embodiment of the present invention.

【図５】 本発明の第３の実施の形態となる多入力積分
回路の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a multi-input integrating circuit according to a third embodiment of the present invention.

【図６】 本発明の第３の実施の形態におけるスイッチ
の動作を示すタイミングチャート図である。FIG. 6 is a timing chart showing the operation of the switch according to the third embodiment of the present invention.

【図７】 本発明の第４の実施の形態となる多入力積分
回路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a multi-input integrating circuit according to a fourth embodiment of the present invention.

【図８】 本発明の第４の実施の形態におけるスイッチ
の動作を示すタイミングチャート図である。FIG. 8 is a timing chart showing the operation of the switch according to the fourth embodiment of the present invention.

【図９】 本発明の第５の実施の形態となる多入力積分
回路の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of a multi-input integrator circuit according to a fifth embodiment of the present invention.

【図１０】 本発明の第６の実施の形態となる多入力積
分回路の構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a multi-input integrating circuit according to a sixth embodiment of the present invention.

【図１１】 本発明の第７の実施の形態となる多入力積
分回路の構成を示すブロック図である。FIG. 11 is a block diagram showing a configuration of a multi-input integrator circuit according to a seventh embodiment of the present invention.

【図１２】 本発明の第７の実施の形態におけるスイッ
チの動作を示すタイミングチャート図である。FIG. 12 is a timing chart showing the operation of the switch according to the seventh embodiment of the present invention.

【図１３】 本発明の第８の実施の形態となる多入力積
分回路の構成を示すブロック図である。FIG. 13 is a block diagram showing the configuration of a multi-input integrating circuit according to an eighth embodiment of the present invention.

【図１４】 本発明の第８の実施の形態におけるスイッ
チの動作を示すタイミングチャート図である。FIG. 14 is a timing chart showing the operation of the switch according to the eighth embodiment of the present invention.

【図１５】 本発明の第９の実施の形態となる多入力積
分回路の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration of a multi-input integrating circuit according to a ninth embodiment of the present invention.

【図１６】 本発明の第９の実施の形態におけるスイッ
チの動作を示すタイミングチャート図である。FIG. 16 is a timing chart showing the operation of the switch according to the ninth embodiment of the present invention.

【図１７】 本発明の第１０の実施の形態となる多入力
ΔΣ変調回路の構成を示すブロック図である。FIG. 17 is a block diagram showing a configuration of a multi-input ΔΣ modulation circuit according to a tenth embodiment of the present invention.

【図１８】 本発明の第１０の実施の形態の多入力ΔΣ
変調回路の動作を示す図である。FIG. 18 is a multi-input ΔΣ according to the tenth embodiment of the present invention.
It is a figure which shows operation | movement of a modulation circuit.

【図１９】 本発明の第１１の実施の形態となる多入力
ΔΣ変調回路の構成を示すブロック図である。FIG. 19 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to an eleventh embodiment of the present invention.

【図２０】 本発明の第１２の実施の形態となる多入力
ΔΣ変調回路の構成を示すブロック図である。FIG. 20 is a block diagram showing a configuration of a multi-input ΔΣ modulation circuit according to a twelfth embodiment of the present invention.

【図２１】 本発明の第１３の実施の形態となる多入力
ΔΣ変調回路の構成を示すブロック図である。FIG. 21 is a block diagram showing the structure of a multi-input ΔΣ modulation circuit according to a thirteenth embodiment of the present invention.

【図２２】 本発明の第１４の実施の形態となる多入力
積分回路の構成を示すブロック図である。FIG. 22 is a block diagram showing the structure of a multi-input integrating circuit according to a fourteenth embodiment of the present invention.

【図２３】 本発明の第１４の実施の形態におけるスイ
ッチの動作の１例を示すタイミングチャート図である。FIG. 23 is a timing chart showing one example of the operation of the switch in the fourteenth embodiment of the present invention.

【図２４】 本発明の第１４の実施の形態におけるスイ
ッチの動作の他の例を示すタイミングチャート図であ
る。FIG. 24 is a timing chart showing another example of the operation of the switch according to the fourteenth embodiment of the present invention.

【図２５】 従来の多入力積分回路の構成を示す回路図
である。FIG. 25 is a circuit diagram showing a configuration of a conventional multi-input integrating circuit.

【図２６】 ΔΣ変調回路の基本構成を示すブロック図
である。FIG. 26 is a block diagram showing a basic configuration of a ΔΣ modulation circuit.

【符号の説明】[Explanation of symbols]

Ａ…演算増幅器、Ｒ…抵抗、Ｃ、Ｃｆａ、Ｃｆｂ…コン
デンサ、Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、Ｓ２ａ、Ｓ
２ｂ、Ｓ２ｃ、Ｓ２ｄ、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７
…スイッチ、ＱＵＡ…量子化器、ＤＦ…デジタルフィル
タ、ＳＵＢ…減算器。A ... Operational amplifier, R ... Resistor, C, Cfa, Cfb ... Capacitor, S1a, S1b, S1c, S1d, S2a, S
2b, S2c, S2d, S3, S4, S5, S6, S7
... switch, QUA ... quantizer, DF ... digital filter, SUB ... subtractor.

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 ｎ（ｎは２以上の自然数）個の入力信号
を順次選択して出力する第１の切換スイッチと、 この第１の切換スイッチの出力を積分するＣＲ型積分回
路とを有し、 このＣＲ型積分回路は、 一端が前記第１の切換スイッチの出力と接続された抵抗
と、 前記ｎ個の入力信号に対応して設けられたｎ個の積分コ
ンデンサと、 このｎ個の積分コンデンサのうち前記選択された入力信
号に対応する積分コンデンサを前記第１の切換スイッチ
と同期して選択し、この選択した積分コンデンサを前記
抵抗の他端に接続して、前記第１の切換スイッチから出
力された入力信号の積分結果を前記選択した積分コンデ
ンサに保持させる第２の切換スイッチとを含むことを特
徴とする多入力積分回路。1. A first changeover switch for sequentially selecting and outputting n (n is a natural number of 2 or more) input signals and a CR type integrating circuit for integrating the output of the first changeover switch. The CR type integrating circuit has a resistor having one end connected to the output of the first changeover switch, n integrating capacitors provided in correspondence with the n input signals, and the n integrating capacitors. An integrating capacitor corresponding to the selected input signal among the integrating capacitors is selected in synchronization with the first changeover switch, and the selected integrating capacitor is connected to the other end of the resistor to perform the first changeover. And a second changeover switch for holding the integration result of the input signal output from the switch in the selected integration capacitor. 【請求項２】 ｍ（ｍは２以上の自然数）個の入力信号
から少なくとも１個の入力信号をｎ（ｎは２以上の自然
数）通りの組み合わせで順次選択して出力する第１の切
換スイッチと、 この第１の切換スイッチの出力を積分するＣＲ型積分回
路とを有し、 このＣＲ型積分回路は、 一端が前記第１の切換スイッチの出力と接続された抵抗
と、 前記ｎ通りの組み合わせに対応して設けられたｎ個の積
分コンデンサと、 このｎ個の積分コンデンサのうち前記選択された入力信
号に対応する積分コンデンサを前記第１の切換スイッチ
と同期して選択し、この選択した積分コンデンサを前記
抵抗の他端に接続して、前記第１の切換スイッチから出
力された入力信号の積分結果を前記選択した積分コンデ
ンサに保持させる第２の切換スイッチとを含むことを特
徴とする多入力積分回路。2. A first changeover switch which sequentially selects and outputs at least one input signal from among m (m is a natural number of 2 or more) input signals in a combination of n (n is a natural number of 2 or more) combinations. And a CR type integrating circuit for integrating the output of the first changeover switch, wherein the CR type integrating circuit comprises: a resistor having one end connected to the output of the first changeover switch; The n integrating capacitors provided corresponding to the combination and the integrating capacitors corresponding to the selected input signal among the n integrating capacitors are selected in synchronization with the first changeover switch, and the selection is performed. A second changeover switch for connecting the integrated capacitor connected to the other end of the resistor to hold the integration result of the input signal output from the first changeover switch in the selected integration capacitor. Multi-input integrator circuit which is characterized. 【請求項３】 請求項１又は２記載の多入力積分回路に
おいて、 前記抵抗の代わりにスイッチトキャパシタ回路を用いる
ことを特徴とする多入力積分回路。3. The multi-input integrating circuit according to claim 1, wherein a switched capacitor circuit is used instead of the resistor. 【請求項４】 ｎ（ｎは２以上の自然数）個の入力信号
を順次選択して出力する第１の切換スイッチと、 この第１の切換スイッチの出力からフィードバック信号
を減算する減算器と、 この減算器の出力を積分するＣＲ型積分回路と、 このＣＲ型積分回路の出力を量子化する量子化器と、 前記第１の切換スイッチから出力された信号と等しくな
るように前記量子化器の出力に基づいて決定した前記フ
ィードバック信号を前記減算器に出力するフィードバッ
ク回路とを有し、 前記ＣＲ型積分回路は、 一端が前記第１の切換スイッチの出力と接続された抵抗
と、 前記ｎ個の入力信号に対応して設けられたｎ個の積分コ
ンデンサと、 このｎ個の積分コンデンサのうち前記選択された入力信
号に対応する積分コンデンサを前記第１の切換スイッチ
と同期して選択し、この選択した積分コンデンサを前記
抵抗の他端に接続して、前記第１の切換スイッチから出
力された入力信号の積分結果を前記選択した積分コンデ
ンサに保持させる第２の切換スイッチとを含むことを特
徴とする多入力ΔΣ変調回路。4. A first changeover switch for sequentially selecting and outputting n (n is a natural number of 2 or more) input signals, and a subtractor for subtracting a feedback signal from the output of the first changeover switch, A CR type integrating circuit for integrating the output of the subtractor, a quantizer for quantizing the output of the CR type integrating circuit, and the quantizer so as to be equal to the signal output from the first changeover switch. A feedback circuit for outputting the feedback signal determined on the basis of the output of the subtractor to the subtractor, the CR-type integrator circuit has a resistor whose one end is connected to the output of the first changeover switch, and N integrating capacitors provided corresponding to the input signals, and an integrating capacitor corresponding to the selected input signal among the n integrating capacitors as the first changeover switch. A second selector switch that is selected in advance and is connected to the other end of the resistor to hold the integration result of the input signal output from the first selector switch in the selected integration capacitor. A multi-input ΔΣ modulation circuit including: 【請求項５】 ｍ（ｍは２以上の自然数）個の入力信号
から少なくとも１個の入力信号をｎ（ｎは２以上の自然
数）通りの組み合わせで順次選択して出力する第１の切
換スイッチと、 この第１の切換スイッチの出力からフィードバック信号
を減算する減算器と、 この減算器の出力を積分するＣＲ型積分回路と、 このＣＲ型積分回路の出力を量子化する量子化器と、 前記第１の切換スイッチから出力された信号と等しくな
るように前記量子化器の出力に基づいて決定した前記フ
ィードバック信号を前記減算器に出力するフィードバッ
ク回路とを有し、 前記ＣＲ型積分回路は、 一端が前記第１の切換スイッチの出力と接続された抵抗
と、 前記ｎ通りの組み合わせに対応して設けられたｎ個の積
分コンデンサと、 このｎ個の積分コンデンサのうち前記選択された入力信
号に対応する積分コンデンサを前記第１の切換スイッチ
と同期して選択し、この選択した積分コンデンサを前記
抵抗の他端に接続して、前記第１の切換スイッチから出
力された入力信号の積分結果を前記選択した積分コンデ
ンサに保持させる第２の切換スイッチとを含むことを特
徴とする多入力ΔΣ変調回路。5. A first changeover switch for sequentially selecting and outputting at least one input signal from among m (m is a natural number of 2 or more) input signals in a combination of n (n is a natural number of 2 or more) combinations. A subtractor for subtracting the feedback signal from the output of the first changeover switch, a CR type integrating circuit for integrating the output of the subtractor, and a quantizer for quantizing the output of the CR type integrating circuit, A feedback circuit that outputs the feedback signal, which is determined based on the output of the quantizer so as to be equal to the signal output from the first changeover switch, to the subtractor; , One end of which is connected to the output of the first changeover switch, n integration capacitors which are provided in correspondence with the n combinations, and the integration capacitors of the n integration capacitors. An integrating capacitor corresponding to the selected input signal is selected in synchronization with the first changeover switch, and the selected integrating capacitor is connected to the other end of the resistor to output from the first changeover switch. And a second changeover switch for holding the integration result of the input signal in the selected integration capacitor. 【請求項６】 請求項４又は５記載の多入力ΔΣ変調回
路において、 前記抵抗の代わりにスイッチトキャパシタ回路を用いる
ことを特徴とする多入力ΔΣ変調回路。6. The multi-input ΔΣ modulation circuit according to claim 4 or 5, wherein a switched capacitor circuit is used instead of the resistor. 【請求項７】 請求項４又は５記載の多入力ΔΣ変調回
路において、 前記量子化器の出力のうち信号周波数帯域のみを通過さ
せるデジタルフィルタを有し、 このデジタルフィルタは、 前記信号周波数帯域内の前記量子化器の出力を保持する
ｎ個のメモリと、 このｎ個のメモリのうち前記選択された入力信号に対応
するメモリを前記第１の切換スイッチと同期して選択
し、前記信号周波数帯域内の前記量子化器の出力を前記
選択したメモリに格納する選択手段とを含むことを特徴
とする多入力ΔΣ変調回路。7. The multi-input ΔΣ modulation circuit according to claim 4, further comprising a digital filter that passes only a signal frequency band of the output of the quantizer, the digital filter being within the signal frequency band. N memories for holding the output of the quantizer, and memories corresponding to the selected input signal among the n memories are selected in synchronization with the first changeover switch, and the signal frequency is selected. A multi-input ΔΣ modulation circuit, comprising: selecting means for storing the output of the quantizer in the band in the selected memory.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007523727A (en) * 2004-02-25 2007-08-23 ネルコアー ピューリタン ベネット インコーポレイテッド Multi-bit ADC using sigma-delta modulation
JP2008035040A (en) * 2006-07-27 2008-02-14 Yamatake Corp A/d converter
WO2010084531A1 (en) * 2009-01-22 2010-07-29 パナソニック株式会社 Drive circuit and physical quantity sensor apparatus
WO2011089859A1 (en) * 2010-01-20 2011-07-28 パナソニック株式会社 Δσadc
JP2012060644A (en) * 2010-09-10 2012-03-22 Fujitsu Semiconductor Ltd Analog-digital converter, receiver, and radio communication apparatus
WO2014133061A1 (en) * 2013-02-27 2014-09-04 住友電気工業株式会社 ∆σ modulator and communication device
JP2015122699A (en) * 2013-12-25 2015-07-02 アズビル株式会社 Multi-input integration circuit
JP2015158501A (en) * 2009-03-26 2015-09-03 コーニンクレッカ フィリップス エヌ ヴェ data acquisition
JP2015194412A (en) * 2014-03-31 2015-11-05 旭化成エレクトロニクス株式会社 Sensor signal processing circuit, infrared sensor module and sensor signal processing method
JP2016111494A (en) * 2014-12-05 2016-06-20 アズビル株式会社 Multiple input integration circuit, multiple input δς modulator, and a/d converter

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4717059B2 (en) * 2004-02-25 2011-07-06 ネルコー ピューリタン ベネット エルエルシー Multi-bit ADC using sigma-delta modulation
JP2007523727A (en) * 2004-02-25 2007-08-23 ネルコアー ピューリタン ベネット インコーポレイテッド Multi-bit ADC using sigma-delta modulation
JP2008035040A (en) * 2006-07-27 2008-02-14 Yamatake Corp A/d converter
WO2010084531A1 (en) * 2009-01-22 2010-07-29 パナソニック株式会社 Drive circuit and physical quantity sensor apparatus
JP2015158501A (en) * 2009-03-26 2015-09-03 コーニンクレッカ フィリップス エヌ ヴェ data acquisition
WO2011089859A1 (en) * 2010-01-20 2011-07-28 パナソニック株式会社 Δσadc
JPWO2011089859A1 (en) * 2010-01-20 2013-05-23 パナソニック株式会社 ΔΣ ADC
US8466821B2 (en) 2010-01-20 2013-06-18 Panasonic Corporation Delta sigma ADC
JP5538381B2 (en) * 2010-01-20 2014-07-02 パナソニック株式会社 ΔΣ ADC
JP2012060644A (en) * 2010-09-10 2012-03-22 Fujitsu Semiconductor Ltd Analog-digital converter, receiver, and radio communication apparatus
WO2014133061A1 (en) * 2013-02-27 2014-09-04 住友電気工業株式会社 ∆σ modulator and communication device
JP2014165846A (en) * 2013-02-27 2014-09-08 Sumitomo Electric Ind Ltd Δς modulator and communication device
CN105009460A (en) * 2013-02-27 2015-10-28 住友电气工业株式会社 Delta-sigma modulator and communication device
US9344110B2 (en) 2013-02-27 2016-05-17 Sumitomo Electric Industries, Ltd. Delta-sigma modulator and communication device
JP2015122699A (en) * 2013-12-25 2015-07-02 アズビル株式会社 Multi-input integration circuit
JP2015194412A (en) * 2014-03-31 2015-11-05 旭化成エレクトロニクス株式会社 Sensor signal processing circuit, infrared sensor module and sensor signal processing method
JP2016111494A (en) * 2014-12-05 2016-06-20 アズビル株式会社 Multiple input integration circuit, multiple input δς modulator, and a/d converter

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