JP2003234471A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method.
【０００２】[0002]
【従来の技術】電界効果トランジスターにおいては、微
細化につれそのゲート長が短縮されることによって、短
チャネル効果等さまざまな問題が生じている。例えば、
ゲート絶縁膜に酸化シリコンを用いる場合、駆動力を向
上するためには薄膜化が必要となる。しかしながらゲー
ト絶縁膜の物理膜厚が薄くなるとトンネル電流が流れる
ようになり、特にオフ時のリーク電流として問題とな
る。2. Description of the Related Art A field effect transistor has various problems such as a short channel effect due to the shortening of its gate length with miniaturization. For example,
When silicon oxide is used for the gate insulating film, it needs to be thinned in order to improve the driving force. However, when the physical film thickness of the gate insulating film becomes thin, a tunnel current starts to flow, which becomes a problem especially as a leak current when off.
【０００３】そこでゲート絶縁膜として酸化シリコンよ
り誘電率の高い高誘電率材料を用いることで、物理膜厚
を厚くしても駆動力を高める方法が期待されている。Therefore, a method of increasing the driving force even if the physical film thickness is increased by using a high dielectric constant material having a higher dielectric constant than silicon oxide for the gate insulating film is expected.
【０００４】そのひとつとしてＳｉＯ２膜中に様々な元
素を混入して誘電率を高める手法がある。この方法で
は、半導体基板とゲート絶縁膜の界面部分に、元素が混
入し難く、ゲート絶縁膜中に元素濃度が低い層が存在す
る問題がある。元素濃度が低いこの層は、誘電率が他の
領域よりも低く、キャパシタの直列接合と等価となり、
ゲート絶縁膜の実効誘電率が界面低誘電率層の増大とと
もに急激に低下する問題となる。As one of them, there is a method of increasing the dielectric constant by mixing various elements into the SiO 2 film. This method has a problem that an element is not easily mixed in the interface portion between the semiconductor substrate and the gate insulating film, and a layer having a low element concentration exists in the gate insulating film. This layer, which has a low element concentration, has a lower dielectric constant than other regions and is equivalent to a series junction of capacitors,
There is a problem that the effective dielectric constant of the gate insulating film sharply decreases as the interface low dielectric constant layer increases.
【０００５】そこでスパッタ法等により、ＳｉＯ２膜中
に混有させる元素の濃度を高めることがなされてきた
が、今度は混入する元素がＳｉＯ２膜中で析出して微結
晶化してしまうという問題が生じた。[0005] Therefore by the sputtering method or the like, but is possible to increase the concentration of the element to be混有in the SiO 2 film has been made, a problem now contaminating elements resulting in microcrystals precipitated with SiO 2 film Occurred.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、上記問題点
を解決するためになされたもので、混入元素が析出して
微結晶化することがなくかつ、半導体基板とゲート絶縁
膜の界面部分に、元素濃度が低い層を生じないゲート絶
縁膜を具備する半導体装置及びその製造方法を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, in which a mixed element does not precipitate and is not crystallized, and an interface portion between a semiconductor substrate and a gate insulating film is not formed. Another object of the present invention is to provide a semiconductor device including a gate insulating film that does not form a layer having a low element concentration and a method for manufacturing the semiconductor device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、前記半導体基板上に形成
されたアモルファスＳｉ１−ｙＭｙＯ２（０．１≦ｙ≦
１ ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、
Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔ
ｍ、Ｙｂ、Ｌｕのいずれか一種類以上から選ばれる金
属）からなる第１のゲート絶縁膜と、前記第１のゲート
絶縁膜上に形成されたアモルファスＳｉ１−ｘＭｘＯ２
（０＜ｘ≦０．５かつｘ＜ｙ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第２のゲート絶縁
膜と、前記第２のゲート絶縁膜上に形成されたゲート電
極とを具備することを特徴とする半導体装置を提供す
る。In order to achieve the above object, the present invention provides a semiconductor substrate and amorphous Si 1- y My O 2 (0.1 ≦ y ≦) formed on the semiconductor substrate.
1 M is Zr, Hf, Y, Sc, La, Ce, Pr,
Nd, Sm, Eu, Ge, Tb, Dy, Ho, Er, T
a metal selected from one or more of m, Yb, and Lu), and amorphous Si 1-x M x O 2 formed on the first gate insulating film.
(0 <x ≦ 0.5 and x <y M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, and Lu) and a gate electrode formed on the second gate insulating film. Provided is a semiconductor device characterized by being provided.
【０００８】このとき、前記第１のゲート絶縁膜におい
て、金属Ｍの組成ｙの値が前記基板側から膜厚方向に連
続的に減少してもよい。At this time, in the first gate insulating film, the value of the composition y of the metal M may be continuously reduced from the substrate side in the film thickness direction.
【０００９】また、第１のゲート絶縁膜と第２のゲート
絶縁膜の金属Ｍはそれぞれ同じでも良いし、異なってい
てもよい。The metal M of the first gate insulating film and the metal M of the second gate insulating film may be the same or different.
【００１０】また、本発明は、シリコン基板上に、前記
シリコン基板表面が還元されるように金属Ｍ（ＭはＺ
ｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、
Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌ
ｕのいずれか一種類以上から選ばれる金属）からなる薄
膜を形成する工程と、前記金属Ｍからなる薄膜上に、前
記薄膜表面が酸化されるようにアモルファスＳｉ１−ｘ
ＭｘＯ２（０＜ｘ≦０．５ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第２のゲート絶縁
膜を形成することで、前記シリコン基板及び前記第２の
ゲート絶縁膜との間にアモルファスＳｉ１−ｙＭｙＯ２
（０．１≦ｙ≦１かつｘ＜ｙ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第１のゲート絶縁
膜を形成する工程と、前記第２の絶縁膜上にゲート電極
を形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。Further, according to the present invention, a metal M (M is Z) is formed on the silicon substrate so that the surface of the silicon substrate is reduced.
r, Hf, Y, Sc, La, Ce, Pr, Nd, Sm,
Eu, Ge, Tb, Dy, Ho, Er, Tm, Yb, L
forming a thin film of a metal selected from one or more of u), and amorphous Si 1-x on the thin film of the metal M so that the surface of the thin film is oxidized.
M x O 2 (0 <x ≦ 0.5 M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, and Lu) to form a second gate insulating film, and thereby to form the second silicon substrate and the second gate insulating film. Between amorphous Si 1- y My O 2
(0.1 ≦ y ≦ 1 and x <y M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, Lu) and a gate electrode is formed on the second insulating film. The present invention provides a method for manufacturing a semiconductor device, which comprises:
【００１１】このとき、前記薄膜を、スパッタガスに純
度９７％以上のＮｇ（ＮｇはＡｒ、Ｋｒ、Ｘｅ、Ｎｅ、
Ｈｅのいずれか一種類以上から選ばれる希ガス）ガスを
用いて形成し、前記第２の絶縁膜を、スパッタガスにＮ
ｇ（ＮｇはＡｒ、Ｋｒ、Ｘｅ、Ｎｅ、Ｈｅのいずれか一
種類以上から選ばれる希ガス）ガス及び前記Ｎｇガスに
対する混合比率ｐが０％＜ｐ＜０．１３％である酸化ガ
スとの混合気体を用いることで形成することが好まし
い。At this time, the thin film is sputtered with Ng having a purity of 97% or more (Ng is Ar, Kr, Xe, Ne,
A rare gas selected from one or more of He) gas is used, and the second insulating film is formed into a sputtering gas with N 2 gas.
g (Ng is a rare gas selected from one or more of Ar, Kr, Xe, Ne, and He) gas and an oxidizing gas having a mixing ratio p with respect to the Ng gas of 0% <p <0.13% It is preferably formed by using a mixed gas.
【００１２】また、前記薄膜を、ＭＨａｚ（ｚは、１≦
ｚ≦８を満たす整数 ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌ
ａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄ
ｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以
上から選ばれる金属 ＨａはＦ、Ｃｌ、Ｂｒ、Ｉ のい
ずれか一種類以上から選ばれるハロゲン）ガス及びＳｉ
Ｈ ｕ （ｕは、１≦ｕ≦８を満たす整数 ＨａはＦ、Ｃ
ｌ、Ｂｒ、Ｉのいずれか一種類以上から選ばれるハロゲ
ン）を用いて形成し、前記第２のゲート絶縁膜を、ＭＨ
ｍｗ（ｗは、１≦ｗ≦８を満たす整数 ＭはＺｒ、Ｈ
ｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、
Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのい
ずれか一種類以上から選ばれる金属 ＨｍはＯｔＢｕ、
ＯｉＰｒ、ジピバロイルメタナト配位子（Ｃ１１Ｈ１９
Ｏ２）、Ｏｔ−Ａｍ、 ２，２，６，６−テトラメチル
−３，５−オクタンジオナト配位子（Ｃ１２Ｈ
３２Ｏ２）、ジイソブチリルメタナト配位子（Ｃ９Ｈ
１５Ｏ２）、ＴＥＯＳ、ＭＥＴＨＤのいずれか一種類以
上から選ばれる）及びＳｉＨｍｖ（ｖは、１≦ｖ≦８を
満たす整数 ＨｍはＯｔＢｕ、ＯｉＰｒ、ジピバロイル
メタナト配位子（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａｍ、
２，２，６，６−テトラメチル−３，５−オクタンジオ
ナト配位子（Ｃ１２Ｈ２１Ｏ２）、ジイソブチリルメタ
ナト配位子（Ｃ９Ｈ１５Ｏ２）、ＴＥＯＳのいずれか一
種類以上から選ばれる）を用いて形成することが好まし
い。Further, the thin film is replaced with MHa.z(Z is 1 ≦
An integer M satisfying z ≦ 8 is Zr, Hf, Y, Sc, L
a, Ce, Pr, Nd, Sm, Eu, Ge, Tb, D
One or more of y, Ho, Er, Tm, Yb, and Lu
The metal Ha selected from the above is F, Cl, Br, I
Halogen) gas and Si selected from one or more types
H u (U is an integer Ha satisfying 1 ≦ u ≦ 8, F and C are
Halogen selected from one or more of l, Br, and I
The second gate insulating film is formed by using MH
mw(W is an integer satisfying 1 ≦ w ≦ 8, M is Zr, H
f, Y, Sc, La, Ce, Pr, Nd, Sm, Eu,
Ge, Tb, Dy, Ho, Er, Tm, Yb, Lu
The metal Hm selected from one or more kinds is OtBu,
OiPr, dipivaloylmethanato ligand (C11H19
OTwo), Ot-Am, 2,2,6,6-tetramethyl
-3,5-octanedionate ligand (C12H
32OTwo), A diisobutyrylmethanato ligand (C9H
15OTwo), TEOS, or METHD
Selected from above) and SiHmv(V is 1 ≦ v ≦ 8
The integer Hm satisfied is OtBu, OiPr, or dipivaloyl.
Methanato ligand (C11H19OTwo), Ot-Am,
2,2,6,6-tetramethyl-3,5-octanedio
Nato ligand (C12H21OTwo), Diisobutyryl meta
Nato ligand (C9H15OTwo) Or TEOS
It is preferable to be formed using
Yes.
【００１３】また、前記金属Ｍからなる薄膜は０．３３
モノレイヤーから２．０モノレイヤーの範囲にあること
が好ましい。The thin film made of the metal M has a thickness of 0.33.
It is preferably in the range of monolayer to 2.0 monolayers.
【００１４】また、シリコン基板上にアモルファスＳｉ
１−ｙＭｙＯ２（０．１≦ｙ≦１ＭはＺｒ、Ｈｆ、Ｙ、
Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜上にアモ
ルファスＳｉ１−ｘＭｘＯ２（０＜ｘ≦０．５かつｘ＜
ｙ ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎ
ｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔ
ｍ、Ｙｂ、Ｌｕのいずれか一種類以上から選ばれる金
属）からなる第２のゲート絶縁膜を形成する工程と、前
記第２のゲート絶縁膜上にゲート電極を形成する工程と
を具備することを特徴とする半導体装置を提供する。Further, amorphous Si is formed on the silicon substrate.
1-y M y O 2 ( 0.1 ≦ y ≦ 1M is Zr, Hf, Y,
Sc, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, Lu) and a first gate insulating film formed of a metal), and amorphous Si 1 on the first gate insulating film −x M x O 2 (0 <x ≦ 0.5 and x <
y M is Zr, Hf, Y, Sc, La, Ce, Pr, N
d, Sm, Eu, Ge, Tb, Dy, Ho, Er, T
and a step of forming a gate electrode on the second gate insulating film, and a step of forming a second gate insulating film made of a metal selected from at least one of m, Yb, and Lu). A semiconductor device is provided.
【００１５】このとき、前記第１のゲート絶縁膜及び前
記第２の絶縁膜を、ＭＨｍｗ（ｗは、１≦ｗ≦８を満た
す整数 ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐ
ｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅ
ｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以上から選ばれ
る金属 ＨｍはＯｔＢｕ、ＯｉＰｒ、ジピバロイルメタ
ナト配位子（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａｍ、 ２，
２，６，６−テトラメチル−３，５−オクタンジオナト
配位子（Ｃ１２Ｈ３２Ｏ２）、ジイソブチリルメタナト
配位子（Ｃ９Ｈ１５Ｏ２）、ＴＥＯＳ、ＭＥＴＨＤのい
ずれか一種類以上から選ばれる）及びＳｉＨｍｖ（ｖ
は、１≦ｖ≦８を満たす整数 ＨｍはＯｔＢｕ、ＯｉＰ
ｒ、ジピバロイルメタナト配位子（Ｃ１１Ｈ
１９Ｏ２）、Ｏｔ−Ａｍ、２，２，６，６−テトラメチ
ル−３，５−オクタンジオナト配位子（Ｃ１２Ｈ２ １Ｏ
２）、ジイソブチリルメタナト配位子（Ｃ９Ｈ
１５Ｏ２）、ＴＥＯＳのいずれか一種類以上から選ばれ
る）を用いて形成することが好ましい。At this time, the first gate insulating film and the second insulating film are formed of MHm w (w is an integer satisfying 1 ≦ w ≦ 8, M is Zr, Hf, Y, Sc, La, Ce, P
r, Nd, Sm, Eu, Ge, Tb, Dy, Ho, E
The metal Hm selected from one or more of r, Tm, Yb, and Lu is OtBu, OiPr, dipivaloylmethanato ligand (C 11 H 19 O 2 ), Ot-Am, 2,
2,6,6-tetramethyl-3,5-octanedionato ligand (C 12 H 32 O 2) , diisobutyryl isocyanatomethyl ligand (C 9 H 15 O 2) , TEOS, either METHD Selected from one or more types) and SiHm v (v
Is an integer satisfying 1 ≦ v ≦ 8, Hm is OtBu, OiP
r, dipivaloylmethanato ligand (C 11 H
19 O 2 ), Ot-Am, 2,2,6,6-tetramethyl-3,5-octanedionato ligand (C 12 H 2 1 O
2 ), a diisobutyrylmethanato ligand (C 9 H
15 O 2 ) or TEOS).
【００１６】また、前記第１のゲート絶縁膜及び前記第
２のゲート絶縁膜を、ターゲット面と基板面とのなす角
が６０度から１２０度の範囲にあるようなスパッタ装置
を用いて形成することが好ましい。Further, the first gate insulating film and the second gate insulating film are formed by using a sputtering apparatus in which the angle between the target surface and the substrate surface is in the range of 60 degrees to 120 degrees. It is preferable.
【００１７】[0017]
【発明の実施の形態】以下、図面を示しながら発明の実
施の形態を示す。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the invention will be described below with reference to the drawings.
【００１８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の断面図である。(First Embodiment) FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【００１９】この半導体装置は、シリコン等からなる半
導体基板１４と、この半導体基板１４上に形成された第
１のゲート絶縁膜１３とを具備している。このゲート絶
縁膜１３は、アモルファスＳｉ１−ｙＭｙＯ２（０．１
≦ｙ≦１ ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、
Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅ
ｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以上から選ばれ
る金属）からなる。This semiconductor device includes a semiconductor substrate 14 made of silicon or the like, and a first gate insulating film 13 formed on the semiconductor substrate 14. The gate insulating film 13 is formed of amorphous Si 1- y My O 2 (0.1
≦ y ≦ 1 M is Zr, Hf, Y, Sc, La, Ce,
Pr, Nd, Sm, Eu, Ge, Tb, Dy, Ho, E
and a metal selected from one or more of r, Tm, Yb, and Lu).
【００２０】また、第１のゲート絶縁膜１３上には、第
２のゲート絶縁膜１２が形成されている。この第２のゲ
ート絶縁膜１２は、アモルファスＳｉ１−ｘＭｘＯ
２（０＜ｘ≦０．５かつｘ＜ｙ ＭはＺｒ、Ｈｆ、Ｙ、
Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる。A second gate insulating film 12 is formed on the first gate insulating film 13. The second gate insulating film 12 is made of amorphous Si 1-x M x O.
2 (0 <x ≦ 0.5 and x <y M is Zr, Hf, Y,
Sc, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb and Lu).
【００２１】第２のゲート絶縁膜１２上には、ゲート電
極１１が形成されている。ゲート電極１１としては、タ
ングステン等の高融点金属を用いることができる。A gate electrode 11 is formed on the second gate insulating film 12. As the gate electrode 11, a refractory metal such as tungsten can be used.
【００２２】この半導体装置では、ゲート絶縁膜とし
て、下層に金属組成比が高い金属シリケードを形成し、
上層にこれより金属組成比が低い金属シリケードを形成
している。このように形成することゲート絶縁膜中に含
有されている金属が析出することを防ぎつつ、なおかつ
ゲート絶縁膜の誘電率を高くすることが可能となる。In this semiconductor device, a metal silicate having a high metal composition ratio is formed in the lower layer as a gate insulating film,
A metal silicate having a lower metal composition ratio is formed in the upper layer. By forming in this way, it becomes possible to prevent the metal contained in the gate insulating film from precipitating and to increase the dielectric constant of the gate insulating film.
【００２３】このような効果は、下層としてアモルファ
スＳｉ１−ｙＭｙＯ２（０．１≦ｙ≦１ ＭはＺｒ、
Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅ
ｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ
のいずれか一種類以上から選ばれる金属）を形成し、上
層として、アモルファスＳｉ１−ｘＭｘＯ２（０＜ｘ≦
０．５かつｘ＜ｙ ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、
Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈ
ｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以上から
選ばれる金属）を選択することで顕著となる。Such an effect is obtained by forming amorphous Si 1- y My O 2 (0.1 ≦ y ≦ 1 M is Zr,
Hf, Y, Sc, La, Ce, Pr, Nd, Sm, E
u, Ge, Tb, Dy, Ho, Er, Tm, Yb, Lu
A metal selected from one or more of the following), and as an upper layer, amorphous Si 1-x M x O 2 (0 <x ≦
0.5 and x <y M is Zr, Hf, Y, Sc, La,
Ce, Pr, Nd, Sm, Eu, Ge, Tb, Dy, H
It becomes remarkable by selecting a metal selected from one or more of o, Er, Tm, Yb, and Lu.
【００２４】図６は、ジルコニウムシリケートについ
て、ジルコニウムの含有量と温度との関係を示した相図
である。FIG. 6 is a phase diagram showing the relationship between the zirconium content and the temperature of zirconium silicate.
【００２５】図６に示すように、ジルコニウムシリケー
トの場合、ジルコニウム濃度が０％から７０％へ高くな
るほど混合状態の不安定性が高くなる。これはＭＯ
２（ただしＭは四価の金属元素、Ｚｒ、Ｈｆ、Ｕ、Ｔｈ
など）とＳｉＯ２の混合物はスピノーダル不安定性を有
するためである。また、アモルファス状態を示すＭｘＳ
ｉ １−ｘＯ２シリケートは準安定状態にすぎない。As shown in FIG. 6, zirconium silicate
In this case, the zirconium concentration increases from 0% to 70%.
The higher the instability of the mixed state. This is MO
Two(However, M is a tetravalent metal element, Zr, Hf, U, Th
Etc.) and SiOTwoMixture has spinodal instability
This is because In addition, M indicating an amorphous statexS
i 1-xOTwoSilicates are only metastable.
【００２６】また、図６に示すように、ジルコニウム濃
度が７０％から１００％へとさらに高くなると、ＺｒＯ
２の核形成に引き続いてＺｒＳｉＯ４の包晶を発生する
ために、このジルコニウム濃度におけるアモルファス状
態を示すＭｘＳｉ１−ｘＯ２シリケートは、ジルコニウ
ム濃度がより低い場合よりもさらに不安定な状態にあ
る。Further, as shown in FIG. 6, when the zirconium concentration further increases from 70% to 100%, ZrO 2
In order to generate peritectic crystals of ZrSiO 4 following nucleation of 2, the M x Si 1-x O 2 silicate showing an amorphous state at this zirconium concentration is in a more unstable state than at a lower zirconium concentration. It is in.
【００２７】したがって現実的な熱処理時間において準
安定なアモルファス状態を保つためには、ジルコニウム
の混合量は４０重量％以下、すなわちジルコニウムの組
成は０．４以下であることが望ましい。Therefore, in order to maintain a metastable amorphous state in a realistic heat treatment time, it is desirable that the mixing amount of zirconium is 40% by weight or less, that is, the composition of zirconium is 0.4 or less.
【００２８】このことから、図１に示す半導体装置で
は、ゲート絶縁膜の大部分を占める第２の金属シリケー
ト膜１２において、金属が析出しないためには、金属組
成ｘが０＜ｘ≦０．４であることが望ましいことが分か
る。From the above, in the semiconductor device shown in FIG. 1, since the metal does not precipitate in the second metal silicate film 12 occupying most of the gate insulating film, the metal composition x is 0 <x ≦ 0. It turns out that 4 is desirable.
【００２９】次に、図７に、ジルコニウムシリケートの
誘電率とジルコニウム組成の関係を示す。Next, FIG. 7 shows the relationship between the dielectric constant of zirconium silicate and the zirconium composition.
【００３０】図７に示すように、ジルコニウムシリケー
トの誘電率は、ジルコニウムの金属組成が０．４に達す
るまでに急激に上昇することが分かる。As shown in FIG. 7, it can be seen that the dielectric constant of zirconium silicate rapidly increases until the metal composition of zirconium reaches 0.4.
【００３１】図１に示す半導体装置における第１の金属
シリケート膜１３のように、高々２モノレイヤー程度の
膜厚では、バルクの相図である図６は適用されず、金属
組成が０．４を越えても安定化する。さらに高々２モノ
レイヤー程度の膜厚部分がアモルファスではなくても、
シリケート膜全体の誘電率にはほとんど影響が無い上
に、ゲートチャネル領域の電気特性に与える影響も軽微
である。As with the first metal silicate film 13 in the semiconductor device shown in FIG. 1, with a film thickness of at most about 2 monolayers, the bulk phase diagram of FIG. 6 is not applicable and the metal composition is 0.4. It stabilizes even if it exceeds. Even if the film thickness part of at most 2 monolayers is not amorphous,
It has almost no effect on the permittivity of the entire silicate film, and also has a minor effect on the electrical characteristics of the gate channel region.
【００３２】以上のことを考慮すると、下層に位置する
極めて薄い第１の金属シリケート膜１３の金属組成比ｙ
に対する上限は、数学的な上限値である１となる。一
方、図７に示すように、第１の金属シリケート膜１３の
金属組成比ｙが０．１未満であれば十分な誘電率が得ら
れない。したがって第１の金属シリケート膜１３の金属
組成ｙは０．１≦ｙ≦１であることが望ましい。In consideration of the above, the metal composition ratio y of the extremely thin first metal silicate film 13 located in the lower layer.
The upper bound for is a mathematical upper bound of 1. On the other hand, as shown in FIG. 7, if the metal composition ratio y of the first metal silicate film 13 is less than 0.1, a sufficient dielectric constant cannot be obtained. Therefore, it is desirable that the metal composition y of the first metal silicate film 13 is 0.1 ≦ y ≦ 1.
【００３３】次に、この半導体装置の製造方法について
説明する。Next, a method of manufacturing this semiconductor device will be described.
【００３４】先ず、オフアクシス配置のスパッタ法によ
って基板温度５００℃、Ａｒ雰囲気のみで、Ｓｉ（シリ
コン）基板１４上にＺｒ（ジルコニウム）膜を約１モノ
レイヤー成膜する。オフアクシス装置とは、成長基板に
対して斜め方向からスパッタ原料を供給するものであ
る。なお、成長基板面に対して平行にスパッタ原料を供
給してもよい。また、この薄膜形成工程では、Ｓｉ基板
１４の表面は還元される。First, about one monolayer of Zr (zirconium) film is formed on the Si (silicon) substrate 14 by the off-axis sputtering method at a substrate temperature of 500 ° C. and only in Ar atmosphere. The off-axis device is a device that supplies the sputtering raw material from an oblique direction to the growth substrate. The sputtering raw material may be supplied parallel to the growth substrate surface. Further, in this thin film forming step, the surface of the Si substrate 14 is reduced.
【００３５】次に、Ａｒ雰囲気のみでＺｒ膜上に、Ｓｉ
ＺｒＯ２膜１２を厚さ約１０ｎｍ成膜する。このときの
Ｚｒ膜の表面は酸化される。この工程によりＳｉＺｒＯ
２膜１２よりＺｒ濃度の高いＳｉＺｒＯ２膜１３が、Ｓ
ｉ基板１４の界面に形成される。Next, Si is formed on the Zr film only in Ar atmosphere.
The ZrO 2 film 12 is formed to a thickness of about 10 nm. At this time, the surface of the Zr film is oxidized. By this process, SiZrO
The SiZrO 2 film 13 having a higher Zr concentration than the 2 film 12 is
It is formed at the interface of the i substrate 14.
【００３６】次に、Ｚｒ濃度が低いＳｉＺｒＯ２膜１３
上に、蒸着法等によりタングステン等の金属電極１１を
形成する。Next, the SiZrO 2 film 13 having a low Zr concentration is formed.
A metal electrode 11 made of tungsten or the like is formed on the upper surface by a vapor deposition method or the like.
【００３７】本実施形態の製造方法において、前記薄膜
を、スパッタガスに純度９７％以上のＮｇ（ＮｇはＡ
ｒ、Ｋｒ、Ｘｅ、Ｎｅ、Ｈｅのいずれか一種類以上から
選ばれる希ガス）ガスを用いて形成し、前記第２の絶縁
膜を、スパッタガスにＮｇ（ＮｇはＡｒ、Ｋｒ、Ｘｅ、
Ｎｅ、Ｈｅのいずれか一種類以上から選ばれる希ガス）
ガス及び前記Ｎｇガスに対する混合比率ｐが０％＜ｐ＜
０．１３％である酸化ガスとの混合気体を用いることで
形成することができる。In the manufacturing method of this embodiment, the thin film is sputtered with Ng having a purity of 97% or more (Ng is A).
A rare gas selected from one or more of r, Kr, Xe, Ne, and He) is used, and the second insulating film is formed by using Ng (Ng is Ar, Kr, Xe, or Ng) as a sputtering gas.
Noble gas selected from one or more of Ne and He)
Gas and the mixing ratio p with respect to the Ng gas is 0% <p <
It can be formed by using a mixed gas with an oxidizing gas of 0.13%.
【００３８】次に、この半導体装置の断面ＴＥＭ写真を
図２に示す。Next, a cross-sectional TEM photograph of this semiconductor device is shown in FIG.
【００３９】図２の結果では、ゲート絶縁膜１２とシリ
コン基板１４との間に極めて薄いがゲート絶縁膜１３が
形成されているのが見える。In the result of FIG. 2, it can be seen that the gate insulating film 13 is formed between the gate insulating film 12 and the silicon substrate 14 although it is extremely thin.
【００４０】図３に、図２に示す基板断面のＴＥＭ−Ｅ
ＤＸの結果を示す。FIG. 3 shows a TEM-E of the cross section of the substrate shown in FIG.
The result of DX is shown.
【００４１】図３に示すように、深さ１０ｎｍから１２
ｎｍ付近、すなわちＺｒＳｉＯ２膜１２（図２）で相対
的にＺｒ濃度が高く、深さ４ｎｍから１０ｎｍ付近、す
なわちＺｒＳｉＯ２膜１３（図２）でＺｒ濃度が低くな
っていることが分かる。ただし図３に示す濃度分布の測
定結果では、膜厚方向の分解能が約３ｎｍ程度なので、
１モノレイヤー程度の層は分解能以下となり、濃度分布
の明瞭な段差は観測されていない。As shown in FIG. 3, a depth of 10 nm to 12
It can be seen that the Zr concentration is relatively high in the vicinity of nm, that is, in the ZrSiO 2 film 12 (FIG. 2), and is low in the depth of 4 nm to 10 nm, that is, in the ZrSiO 2 film 13 (FIG. 2). However, in the measurement result of the concentration distribution shown in FIG. 3, since the resolution in the film thickness direction is about 3 nm,
The resolution of the layer of about 1 monolayer is below the resolution, and no clear step in the concentration distribution is observed.
【００４２】しかしながら空間分解能が低いので、Ｚｒ
ＳｉＯ２膜１２のＳｉ基板２３界面側に、Ｓｉ基板２３
からのＳｉ濃度が高い領域が観測されるべきである。こ
れにも関わらず、実際の図３に示す結果はＳｉ濃度が逆
に低くなっている。したがってＳｉ基板２３界面側にＺ
ｒ濃度の高いＺｒＳｉＯ２薄膜ができていると考えられ
る。However, since the spatial resolution is low, Zr
On the Si substrate 23 interface side of the SiO 2 film 12, the Si substrate 23
A region with high Si concentration should be observed. Despite this, the actual result shown in FIG. 3 shows that the Si concentration is low. Therefore, the Z
It is considered that a ZrSiO 2 thin film having a high r concentration is formed.
【００４３】このような製造方法を採用したことによ
り、Ｓｉ基板とゲート絶縁膜との界面にＳｉＯ２のよう
な低誘電率の層が形成されず、高誘電率のＺｒＳｉＯ２
層が形成されるので、同じ膜厚でも実効誘電率の高いゲ
ート絶縁膜を形成することができる。By adopting such a manufacturing method, a layer having a low dielectric constant such as SiO 2 is not formed at the interface between the Si substrate and the gate insulating film, and ZrSiO 2 having a high dielectric constant is formed.
Since the layers are formed, it is possible to form a gate insulating film having a high effective dielectric constant even with the same film thickness.
【００４４】図４に、比較例として、Ｓｉ基板３４上に
ＺｒＳｉＯ２膜を直接蒸着して形成し、この上にゲート
電極３１を形成した半導体装置の断面図を示す。As a comparative example, FIG. 4 shows a sectional view of a semiconductor device in which a ZrSiO 2 film is directly formed on a Si substrate 34 by vapor deposition, and a gate electrode 31 is formed on the ZrSiO 2 film.
【００４５】図４に示すように、比較例の方法では、Ｓ
ｉ基板３４とＺｒＳｉＯ２膜３２との界面にＳｉＯ２層
３３の薄い層が形成されていることが分かる。As shown in FIG. 4, in the method of the comparative example, S
It can be seen that a thin layer of the SiO 2 layer 33 is formed at the interface between the i substrate 34 and the ZrSiO 2 film 32.
【００４６】この薄いＳｉＯ２層３３は、誘電率が低
く、ゲート絶縁膜全体の誘電率を低下させてしまう問題
がある。The thin SiO 2 layer 33 has a low dielectric constant, which causes a problem of reducing the dielectric constant of the entire gate insulating film.
【００４７】本発明では、このような誘電率の低い薄膜
は形成されず、ゲート絶縁膜の高誘電率化を実現でき
る。In the present invention, such a thin film having a low dielectric constant is not formed, and a high dielectric constant of the gate insulating film can be realized.
【００４８】（実施形態２）本実施形態では、Ｚｒ濃度
の高い第１のゲート絶縁膜がＳｉ基板側から膜厚方向
に、Ｚｒ濃度が連続的に減少する構造を採用したもので
ある。(Embodiment 2) In this embodiment, the first gate insulating film having a high Zr concentration has a structure in which the Zr concentration continuously decreases from the Si substrate side in the film thickness direction.
【００４９】図５に示すように、この半導体装置は、Ｓ
ｉ基板５３上に、第１のＺｒＳｉＯ ２ゲート絶縁膜５４
が形成されている。この上に第２のＺｒＳｉＯ２ゲート
絶縁膜５２が形成されている。この上にタングステン等
のゲート電極５１が形成されている。As shown in FIG. 5, this semiconductor device has S
On the i-substrate 53, the first ZrSiO TwoGate insulating film 54
Are formed. On top of this a second ZrSiOTwoGate
The insulating film 52 is formed. Tungsten etc. on this
Gate electrode 51 is formed.
【００５０】第１のゲート絶縁膜５４のＺｒ濃度は、第
２のゲート絶縁膜５２よりも高く、かつＳｉ基板５３の
界面から膜厚方向に連続的に減少している。その他のＺ
ｒ濃度は実施形態１と同様である。このような構造でも
本発明の効果がある。The Zr concentration of the first gate insulating film 54 is higher than that of the second gate insulating film 52, and continuously decreases from the interface of the Si substrate 53 in the film thickness direction. Other Z
The r concentration is the same as in the first embodiment. Even with such a structure, the effect of the present invention can be obtained.
【００５１】（実施形態３）次に、本発明における半導
体装置の別の製造方法について説明する。(Third Embodiment) Next, another method of manufacturing a semiconductor device according to the present invention will be described.
【００５２】先ず、Ｓｉ基板をフッ酸によって下処理を
行い、表面の自然ＳｉＯ２膜を剥離する。その後Ｓｉ基
板を硫酸と過酸化水素の混合溶液に浸し、炭素系汚染物
質を除去する。次に、このＳｉ基板を水中におき、水素
終端を行う。First, the Si substrate is pretreated with hydrofluoric acid to remove the natural SiO 2 film on the surface. Then, the Si substrate is immersed in a mixed solution of sulfuric acid and hydrogen peroxide to remove carbon-based contaminants. Next, this Si substrate is placed in water and hydrogen termination is performed.
【００５３】このような処理を行ったＳｉ基板を速やか
にＣＶＤ装置内に導入し、装置内を真空にする。The Si substrate thus treated is immediately introduced into the CVD apparatus, and the inside of the apparatus is evacuated.
【００５４】次に、ＣＶＤ装置内では、成膜温度８００
℃でＳｉ基板上にＺｒ薄膜を１モノレイヤー成膜する。
原料ガスとしてＺｒＣｌ４ガス、キャリアガスとしてＡ
ｒとＨ２の混合ガスを用いる。Ｓｉ基板上のＺｒ膜が１
モノレイヤー成長後、原料ガスを遮断する。この工程に
よりＳｉ基板の表面は還元される。Next, in the CVD apparatus, the film forming temperature 800
One monolayer of Zr thin film is formed on a Si substrate at ℃.
ZrCl 4 gas as a source gas and A as a carrier gas
A mixed gas of r and H 2 is used. 1 Zr film on Si substrate
After growing the monolayer, the source gas is shut off. The surface of the Si substrate is reduced by this step.
【００５５】その後ＡｒとＨ２の混合ガスであるキャリ
アガスを十分流し、ＣＶＤ装置内の残留原料ガスを十分
に排気する。次に、キャリアガスを遮断して装置内を十
分な真空度に保つ。After that, a carrier gas, which is a mixed gas of Ar and H 2 , is sufficiently flown to sufficiently exhaust the residual source gas in the CVD apparatus. Next, the carrier gas is shut off to maintain a sufficient degree of vacuum inside the device.
【００５６】次に、ＣＤＶ装置内にＺｒ（ｔ−ＯＢｕ）
４−ＴＥＯＳ−Ｏ２ガスを導入し、成長温度５５０℃に
てＺｒ：Ｓｉ＝２０：８０の割合のジルコニウムシリケ
ートを成膜する。この工程により、１モノレイヤーの厚
さで成膜されたＺｒ膜が酸化されてＳｉ基板のシリコン
と混合し、シリコン基板の界面にＳｉ０．７Ｓｉ０． ３
ＳｉＯ２からなる第１のゲート絶縁膜が形成される。こ
の第１のゲート絶縁層上にはＳｉ０．８Ｚｒ０．２Ｓｉ
２からなる第２のゲート絶縁膜が形成される。Next, Zr (t-OBu) was placed in the CDV device.
4- TEOS-O 2 gas is introduced to form a zirconium silicate film having a ratio of Zr: Si = 20: 80 at a growth temperature of 550 ° C. By this step, the Zr film formed with a thickness of one monolayer is oxidized and mixed with silicon of the Si substrate, and Si 0.7 Si 0. Three
A first gate insulating film made of SiO 2 is formed. Si 0.8 Zr 0.2 Si is formed on the first gate insulating layer.
A second gate insulating film made of 2 is formed.
【００５７】次に、この第２のゲート絶縁膜上に、タン
グステン等の高融点金属からなるゲート絶縁膜を形成す
る。Next, a gate insulating film made of a refractory metal such as tungsten is formed on the second gate insulating film.
【００５８】この後の工程は通常のＭＯＳ工程によりソ
ース領域及びドレイン領域を形成することによって、本
実施形態の半導体装置を形成できる。In the subsequent steps, the semiconductor device of this embodiment can be formed by forming the source region and the drain region by the usual MOS process.
【００５９】また、本実施形態では、前記薄膜を、ＭＨ
ａｚ（ｚは、１≦ｚ≦８を満たす整数 ＭはＺｒ、Ｈ
ｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、
Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのい
ずれか一種類以上から選ばれる金属 ＨａはＦ、Ｃｌ、
Ｂｒ、Ｉ のいずれか一種類以上から選ばれるハロゲ
ン）ガス及びＳｉＨｕ （ｕは、１≦ｕ≦８を満たす整
数 ＨａはＦ、Ｃｌ、Ｂｒ、Ｉのいずれか一種類以上か
ら選ばれるハロゲン）を用いて形成することができる。In this embodiment, the thin film is
a z (z is an integer satisfying 1 ≦ z ≦ 8, M is Zr, H
f, Y, Sc, La, Ce, Pr, Nd, Sm, Eu,
The metal Ha selected from one or more of Ge, Tb, Dy, Ho, Er, Tm, Yb, and Lu is F, Cl,
(Halogen selected from one or more of Br and I) gas and SiH u (u is an integer satisfying 1 ≦ u ≦ 8, Ha is a halogen selected from one or more of F, Cl, Br and I) Can be formed by using.
【００６０】また、本実施形態では、第２のゲート絶縁
膜を、ＭＨｍｗ（ｗは、１≦ｗ≦８を満たす整数 Ｍは
Ｚｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓ
ｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙ
ｂ、Ｌｕのいずれか一種類以上から選ばれる金属 Ｈｍ
はＯｔＢｕ、ＯｉＰｒ、ジピバロイルメタナト配位子
（Ｃ １１Ｈ１９Ｏ２）、Ｏｔ−Ａｍ、 ２，２，６，６
−テトラメチル−３，５−オクタンジオナト配位子（Ｃ
１２Ｈ３２Ｏ２）、ジイソブチリルメタナト配位子（Ｃ
９Ｈ１５Ｏ２）、ＴＥＯＳ、ＭＥＴＨＤのいずれか一種
類以上から選ばれる）及びＳｉＨｍｖ（ｖは、１≦ｖ≦
８を満たす整数 ＨｍはＯｔＢｕ、ＯｉＰｒ、ジピバロ
イルメタナト配位子（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａ
ｍ、２，２，６，６−テトラメチル−３，５−オクタン
ジオナト配位子（Ｃ１２Ｈ２１Ｏ２）、ジイソブチリル
メタナト配位子（Ｃ９Ｈ１５Ｏ２）、ＴＥＯＳのいずれ
か一種類以上から選ばれる）を用いて形成することがで
きる。In this embodiment, the second gate insulation is also used.
Membrane, MHmw(W is an integer that satisfies 1 ≦ w ≦ 8
Zr, Hf, Y, Sc, La, Ce, Pr, Nd, S
m, Eu, Ge, Tb, Dy, Ho, Er, Tm, Y
Metal Hm selected from at least one of b and Lu
Is OtBu, OiPr, dipivaloylmethanato ligand
(C 11H19OTwo), Ot-Am, 2,2,6,6
-Tetramethyl-3,5-octanedionate ligand (C
12H32OTwo), A diisobutyrylmethanato ligand (C
9H15OTwo), TEOS, or METHD
Selected from above) and SiHmv(V is 1 ≦ v ≦
An integer Hm satisfying 8 is OtBu, OiPr, dipivalo
Ilmethanato ligand (C11H19OTwo), Ot-A
m, 2,2,6,6-tetramethyl-3,5-octane
Dionato ligand (C12H21OTwo), Diisobutyryl
Methanato ligand (C9H15OTwo) Or TEOS
Or selected from one or more types).
Wear.
【００６１】また、前記金属Ｍからなる薄膜は、金属Ｍ
の濃度が高いシリケードを確実に形成するためには、
０．３３モノレイヤーから２．０モノレイヤーであるこ
とが好ましい。The thin film made of the metal M is the metal M
In order to reliably form a silicade with a high concentration of
It is preferably 0.33 monolayer to 2.0 monolayer.
【００６２】[0062]
【発明の効果】本発明は、半導体基板とゲート絶縁膜の
界面部分に、混入元素の濃度を高めた層を作製すること
でゲート絶縁膜の実効誘電率を高め、ゲート絶縁膜とし
て必要な物理膜厚を低減することができる。According to the present invention, the effective dielectric constant of the gate insulating film is increased by forming a layer having a high concentration of a mixed element at the interface between the semiconductor substrate and the gate insulating film, and the physical properties required for the gate insulating film are increased. The film thickness can be reduced.
【図１】 本発明の実施形態１に係る半導体装置の断面
図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施形態１に係る半導体装置の断面
図。FIG. 2 is a sectional view of the semiconductor device according to the first embodiment of the present invention.
【図３】 本発明の実施形態１に係る半導体装置の厚み
方向のＺｒ、Ｓｉ、Ｏ各元素の濃度変化を示す図。FIG. 3 is a diagram showing changes in the concentrations of Zr, Si, and O elements in the thickness direction of the semiconductor device according to the first embodiment of the present invention.
【図４】 比較例の半導体装置の断面図。FIG. 4 is a sectional view of a semiconductor device of a comparative example.
【図５】 本発明の実施形態２に係る半導体装置の断面
図。FIG. 5 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図６】 ジルコニウムシリケートについて、ジルコニ
ウムの含有量と温度との関係を示した相図。FIG. 6 is a phase diagram showing the relationship between the zirconium content and temperature for zirconium silicate.
【図７】 ジルコニウムシリケートの誘電率とジルコニ
ウム組成の関係を示す図。FIG. 7 is a diagram showing the relationship between the dielectric constant of zirconium silicate and the zirconium composition.
【符号の説明】 １１・・・ゲート電極 １２・・・Ｓｉ１−ｘＭｘＯ２膜 １３・・・Ｓｉ１−ｙＭｙＯ２膜 １４・・・半導体基板 ３１・・・ゲート電極 ３２・・・Ｓｉ０．８Ｚｒ０．２膜 ３３・・・ＳｉＯ２膜 ３４・・・シリコン基板 ５１・・・ゲート電極 ５２・・・Ｓｉ１−ｘＭｘＯ２膜 ５３・・・半導体基板 ５４・・・第１のゲート絶縁膜 ５２・・・第２のゲート絶縁膜 ５１・・・ゲート電極[Explanation of Codes] 11 ... Gate Electrode 12 ... Si 1-x M x O 2 Film 13 ... Si 1- y My O 2 Film 14 ... Semiconductor Substrate 31 ... Gate Electrode 32・ ・ ・ Si 0.8 Zr 0.2 film 33 ・ ・ ・ SiO 2 film 34 ・ ・ ・ Silicon substrate 51 ・ ・ ・ Gate electrode 52 ・ ・ ・ Si 1-x M x O 2 film 53 ・ ・ ・ Semiconductor substrate 54 ... First gate insulating film 52 ... Second gate insulating film 51 ... Gate electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西山 彰 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 西川 幸江 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F058 BA06 BA20 BC02 BC03 BD01 BD04 BD05 BF02 BF22 BF25 BF27 BF29 BJ01 BJ10 5F140 AA21 AA24 AA39 BA01 BD01 BD04 BD13 BD15 BE02 BE09 BE10 BF01 BF07 BG30 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Akira Nishiyama 8th Shinsugita Town, Isogo Ward, Yokohama City, Kanagawa Prefecture Ceremony company Toshiba Yokohama office (72) Inventor Yukie Nishikawa 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Inside the Toshiba Research and Development Center F-term (reference) 5F058 BA06 BA20 BC02 BC03 BD01 BD04 BD05 BF02 BF22 BF25 BF27 BF29 BJ01 BJ10 5F140 AA21 AA24 AA39 BA01 BD01 BD04 BD13 BD15 BE02 BE09 BE10 BF01 BF07 BG30
Claims (9)
ＭｙＯ２（０．１≦ｙ≦１ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第１のゲート絶縁
膜と、 前記第１のゲート絶縁膜上に形成されたアモルファスＳ
ｉ１−ｘＭｘＯ２（０＜ｘ≦０．５かつｘ＜ｙ ＭはＺ
ｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、
Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌ
ｕのいずれか一種類以上から選ばれる金属）からなる第
２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成されたゲート電極とを
具備することを特徴とする半導体装置。1. A semiconductor substrate, and amorphous Si 1-y formed on the semiconductor substrate.
M y O 2 (0.1 ≦ y ≦ 1 M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, and Lu), a first gate insulating film made of a metal), and an amorphous S formed on the first gate insulating film.
i 1−x M x O 2 (0 <x ≦ 0.5 and x <y M is Z
r, Hf, Y, Sc, La, Ce, Pr, Nd, Sm,
Eu, Ge, Tb, Dy, Ho, Er, Tm, Yb, L
A semiconductor device comprising: a second gate insulating film made of a metal selected from one or more of u) and a gate electrode formed on the second gate insulating film.
の組成ｙの値が前記基板側から膜厚方向に連続的に減少
することを特徴とする請求項１記載の半導体装置。2. The metal M in the first gate insulating film
2. The semiconductor device according to claim 1, wherein the value of the composition y is continuously reduced in the film thickness direction from the substrate side.
ｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、
Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのい
ずれか一種類以上から選ばれる金属）からなる薄膜を形
成する工程と、 前記金属Ｍからなる薄膜上に、アモルファスＳｉ１−ｘ
ＭｘＯ２（０＜ｘ≦０．５ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第２のゲート絶縁
膜を形成することで、前記シリコン基板及び前記第２の
ゲート絶縁膜との間にアモルファスＳｉ１−ｙＭｙＯ２
（０．１≦ｙ≦１かつｘ＜ｙ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第１のゲート絶縁
膜を形成する工程と、 前記第２の絶縁膜上にゲート電極を形成する工程とを具
備することを特徴とする半導体装置の製造方法。3. A metal M (M is Zr, H) on a silicon substrate.
f, Y, Sc, La, Ce, Pr, Nd, Sm, Eu,
Ge, Tb, Dy, Ho, Er, Tm, Yb, or a metal selected from at least one of Lu), and a step of forming a thin film made of metal M, amorphous Si 1-x
M x O 2 (0 <x ≦ 0.5 M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, and Lu) to form a second gate insulating film, and thereby to form the second silicon substrate and the second gate insulating film. Between amorphous Si 1- y My O 2
(0.1 ≦ y ≦ 1 and x <y M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, and Lu) and a gate electrode is formed on the second insulating film. A method of manufacturing a semiconductor device, comprising:
上のＮｇ（ＮｇはＡｒ、Ｋｒ、Ｘｅ、Ｎｅ、Ｈｅのいず
れか一種類以上から選ばれる希ガス）ガスを用いて形成
し、 前記第２の絶縁膜を、スパッタガスにＮｇ（ＮｇはＡ
ｒ、Ｋｒ、Ｘｅ、Ｎｅ、Ｈｅのいずれか一種類以上から
選ばれる希ガス）ガス及び前記Ｎｇガスに対する混合比
率ｐが０％＜ｐ＜０．１３％である酸化ガスとの混合気
体を用いることで形成することを特徴とする請求項３記
載の半導体装置の製造方法。4. The thin film is formed by using Ng (Ng is a rare gas selected from one or more of Ar, Kr, Xe, Ne and He) having a purity of 97% or more as a sputtering gas, The second insulating film is sputtered with Ng (Ng is A
r, Kr, Xe, Ne, a rare gas selected from one or more kinds of He) gas and a mixed gas with an oxidizing gas having a mixing ratio p with respect to the Ng gas of 0% <p <0.13% are used. The method of manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is formed by the above method.
を満たす整数 ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃ
ｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈ
ｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以上から
選ばれる金属 ＨａはＦ、Ｃｌ、Ｂｒ、Ｉ のいずれか
一種類以上から選ばれるハロゲン）ガス及びＳｉＨｕ
（ｕは、１≦ｕ≦８を満たす整数 ＨａはＦ、Ｃｌ、Ｂ
ｒ、Ｉのいずれか一種類以上から選ばれるハロゲン）を
用いて形成し、 前記第２のゲート絶縁膜を、ＭＨｍｗ（ｗは、１≦ｗ≦
８を満たす整数 ＭはＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃ
ｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈ
ｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一種類以上から
選ばれる金属 ＨｍはＯｔＢｕ、ＯｉＰｒ、ジピバロイ
ルメタナト配位子（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａｍ、
２，２，６，６−テトラメチル−３，５−オクタンジ
オナト配位子（Ｃ１２Ｈ３２Ｏ２）、ジイソブチリルメ
タナト配位子（Ｃ９Ｈ１５Ｏ２）、ＴＥＯＳ、ＭＥＴＨ
Ｄのいずれか一種類以上から選ばれる）及びＳｉＨｍｖ
（ｖは、１≦ｖ≦８を満たす整数 ＨｍはＯｔＢｕ、Ｏ
ｉＰｒ、ジピバロイルメタナト配位子（Ｃ１１Ｈ１９Ｏ
２）、Ｏｔ−Ａｍ、２，２，６，６−テトラメチル−
３，５−オクタンジオナト配位子（Ｃ１２Ｈ
２１Ｏ２）、ジイソブチリルメタナト配位子（Ｃ９Ｈ
１５Ｏ２）、ＴＥＯＳのいずれか一種類以上から選ばれ
る）を用いて形成することを特徴とする請求項３記載の
半導体装置の製造方法。5. The thin film is provided with MHa z (z is 1 ≦ z ≦ 8.
An integer M that satisfies Zr, Hf, Y, Sc, La, C
e, Pr, Nd, Sm, Eu, Ge, Tb, Dy, H
o, Er, Tm, Yb, metal Ha selected from any one or more single type of Lu is F, Cl, Br, halogen selected from any one or more single type of I) gas and SiH u
(U is an integer Ha satisfying 1 ≦ u ≦ 8 is F, Cl, B
and a halogen selected from at least one of r and I), and the second gate insulating film is formed by MHm w (w is 1 ≦ w ≦
8 is an integer M is Zr, Hf, Y, Sc, La, C
e, Pr, Nd, Sm, Eu, Ge, Tb, Dy, H
Metal Hm selected from one or more of any one of o, Er, Tm, Yb, and Lu is OtBu, OiPr, dipivaloylmethanato ligand (C 11 H 19 O 2 ), Ot-Am,
2,2,6,6-tetramethyl-3,5-octanedionato ligand (C 12 H 32 O 2) , diisobutyryl isocyanatomethyl ligand (C 9 H 15 O 2) , TEOS, METH
Selected from one or more of D) and SiHm v
(V is an integer Hm satisfying 1 ≦ v ≦ 8 is OtBu, O
iPr, dipivaloylmethanato ligand (C 11 H 19 O
2 ), Ot-Am, 2,2,6,6-tetramethyl-
3,5-octanedionate ligand (C 12 H
21 O 2 ), diisobutyrylmethanato ligand (C 9 H
15. The method for manufacturing a semiconductor device according to claim 3, wherein any one of 15 O 2 ) and TEOS is used.
イヤーから２．０モノレイヤーの範囲にあることを特徴
とする請求項３記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 3, wherein the thin film made of the metal M is in the range of 0.33 monolayer to 2.0 monolayer.
ＭｙＯ２（０．１≦ｙ≦１ ＭはＺｒ、Ｈｆ、Ｙ、Ｓ
ｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｅ、Ｔ
ｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか一
種類以上から選ばれる金属）からなる第１のゲート絶縁
膜を形成する工程と、 前記第１のゲート絶縁膜上にアモルファスＳｉ１−ｘＭ
ｘＯ２（０＜ｘ≦０．５かつｘ＜ｙ ＭはＺｒ、Ｈｆ、
Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいず
れか一種類以上から選ばれる金属）からなる第２のゲー
ト絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上にゲート電極を形成する工程
とを具備することを特徴とする半導体装置の製造方法。7. Amorphous Si 1-y on a silicon substrate
M y O 2 (0.1 ≦ y ≦ 1 M is Zr, Hf, Y, S
c, La, Ce, Pr, Nd, Sm, Eu, Ge, T
b, Dy, Ho, Er, Tm, Yb, or a metal selected from one or more of Lu), and a step of forming a first gate insulating film, and amorphous Si 1 on the first gate insulating film -X M
x O 2 (0 <x ≦ 0.5 and x <y M is Zr, Hf,
Y, Sc, La, Ce, Pr, Nd, Sm, Eu, G
a metal selected from one or more of e, Tb, Dy, Ho, Er, Tm, Yb, and Lu), and a gate on the second gate insulating film. And a step of forming an electrode.
縁膜を、ＭＨｍｗ（ｗは、１≦ｗ≦８を満たす整数 Ｍ
はＺｒ、Ｈｆ、Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓ
ｍ、Ｅｕ、Ｇｅ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙ
ｂ、Ｌｕのいずれか一種類以上から選ばれる金属 Ｈｍ
はＯｔＢｕ、ＯｉＰｒ、ジピバロイルメタナト配位子
（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａｍ、 ２，２，６，６
−テトラメチル−３，５−オクタンジオナト配位子（Ｃ
１２Ｈ３２Ｏ２）、ジイソブチリルメタナト配位子（Ｃ
９Ｈ１５Ｏ２）、ＴＥＯＳ、ＭＥＴＨＤのいずれか一種
類以上から選ばれる）及びＳｉＨｍｖ（ｖは、１≦ｖ≦
８を満たす整数 ＨｍはＯｔＢｕ、ＯｉＰｒ、ジピバロ
イルメタナト配位子（Ｃ１１Ｈ１９Ｏ２）、Ｏｔ−Ａ
ｍ、２，２，６，６−テトラメチル−３，５−オクタン
ジオナト配位子（Ｃ１２Ｈ２１Ｏ２）、ジイソブチリル
メタナト配位子（Ｃ９Ｈ１５Ｏ２）、ＴＥＯＳのいずれ
か一種類以上から選ばれる）を用いて形成することを特
徴とする請求項７記載の半導体装置の製造方法。8. The first gate insulating film and the second insulating film are formed of MHm w (w is an integer M satisfying 1 ≦ w ≦ 8).
Is Zr, Hf, Y, Sc, La, Ce, Pr, Nd, S
m, Eu, Ge, Tb, Dy, Ho, Er, Tm, Y
Metal Hm selected from at least one of b and Lu
Is OtBu, OiPr, dipivaloylmethanato ligand (C 11 H 19 O 2 ), Ot-Am, 2,2,6,6.
-Tetramethyl-3,5-octanedionate ligand (C
12 H 32 O 2 ), diisobutyrylmethanato ligand (C
9 H 15 O 2 ), selected from one or more of TEOS and METHD) and SiHm v (v is 1 ≦ v ≦
The integer Hm satisfying 8 is OtBu, OiPr, dipivaloylmethanato ligand (C 11 H 19 O 2 ), Ot-A.
m, 2,2,6,6-tetramethyl-3,5-octanedionate ligand (C 12 H 21 O 2 ), diisobutyrylmethanato ligand (C 9 H 15 O 2 ), TEOS 8. The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is formed by using any one of them.
ート絶縁膜を、ターゲット面と基板面とのなす角が６０
度から１２０度の範囲にあるようなスパッタ装置を用い
て形成することを特徴とする請求項７記載の半導体装置
の製造方法。9. The angle formed between the target surface and the substrate surface of the first gate insulating film and the second gate insulating film is 60.
8. The method for manufacturing a semiconductor device according to claim 7, wherein the sputtering device is formed by using a sputtering device in the range of 120 to 120 degrees.
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