JP2003234358A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高周波通信に用い
る高周波用半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency semiconductor device used for high frequency communication.
【０００２】[0002]
【従来の技術】近年、携帯電話機市場の急激な拡大に伴
い、該携帯電話機の主要部品である高周波デバイスを構
成する化合物半導体デバイス市場も拡大している。さら
に、最近では、携帯電話機への割り当て周波数よりもさ
らに高い周波数を利用したミリ波通信市場も立ち上がり
つつある。2. Description of the Related Art In recent years, with the rapid expansion of the mobile phone market, the compound semiconductor device market, which constitutes a high-frequency device which is a main component of the mobile phone, is also expanding. Further, recently, a millimeter wave communication market using a frequency higher than a frequency assigned to a mobile phone is also emerging.
【０００３】高速動作が可能な高周波デバイスとして、
III-Ｖ族ヒ化物半導体からなるヘテロ接合構造を有す
る、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）／ヒ化
インジウムガリウム（ＩｎＧａＡｓ）系、又はヒ化アル
ミニウムガリウム（ＡｌＧａＡｓ）／ヒ化ガリウム（Ｇ
ａＡｓ）系の電界効果トランジスタが開発されている。
さらなる高速デバイスとして、III 族元素にインジウム
を含むヒ化インジウムガリウム（ＩｎＧａＡｓ）／ヒ化
インジウムアルミニウム（ＩｎＡｌＡｓ）系の電界効果
トランジスタも開発されている。As a high frequency device capable of high speed operation,
Aluminum gallium arsenide (AlGaAs) / indium gallium arsenide (InGaAs) system, or aluminum gallium arsenide (AlGaAs) / gallium arsenide (G) having a heterojunction structure composed of a III-V group arsenide semiconductor
Field-effect transistors of the (as) type have been developed.
As a further high speed device, an indium gallium arsenide (InGaAs) / indium aluminum arsenide (InAlAs) based field effect transistor containing indium as a group III element has been developed.
【０００４】図５は第１の従来例に係るＩｎＧａＡｓ／
ＩｎＡｌＡｓ系の電界効果トランジスタの断面構成を模
式的に示している。FIG. 5 shows InGaAs / based on the first conventional example.
1 schematically shows the cross-sectional structure of an InAlAs-based field effect transistor.
【０００５】図５に示すように、例えば、リン化インジ
ウム（ＩｎＰ）からなる基板１０１上に、ＩｎＡｌＡｓ
からなるバッファ層１０２、ｎ型ＩｎＡｌＡｓからなる
障壁層１０３、ＩｎＧａＡｓからなるチャネル層１０
４、ｎ型ＩｎＡｌＡｓからなるキャリヤ供給層１０５、
及びｎ型ＩｎＧａＡｓからなるキャップ層１０６が順次
結晶成長により形成されている。ここで、ｎ型半導体に
は、ケイ素（Ｓｉ）等からなるドナーがドーピングされ
ている。As shown in FIG. 5, for example, InAlAs is formed on a substrate 101 made of indium phosphide (InP).
Buffer layer 102 made of n-type, barrier layer 103 made of n-type InAlAs, channel layer 10 made of InGaAs
4, a carrier supply layer 105 made of n-type InAlAs,
And a cap layer 106 made of n-type InGaAs are sequentially formed by crystal growth. Here, the n-type semiconductor is doped with a donor made of silicon (Si) or the like.
【０００６】キャップ層１０６の上には、ソース電極１
０７とドレイン電極１０８とが形成されており、該ソー
ス電極１０７とドレイン電極１０８との間で露出された
キャリヤ供給層１０５の上にはゲート電極１０９が形成
されている。The source electrode 1 is formed on the cap layer 106.
07 and a drain electrode 108 are formed, and a gate electrode 109 is formed on the carrier supply layer 105 exposed between the source electrode 107 and the drain electrode 108.
【０００７】このように、ｎ型半導体層であるキャリヤ
供給層１０５とアンドープのチャネル層１０４とが分離
された変調ドープ構造とすることにより、チャネル層１
０４を走行する電子がドーパントにより散乱されにくく
なるため、高電子密度と高電子移動度とが実現される。In this way, the channel supply layer 105 is formed by separating the carrier supply layer 105, which is an n-type semiconductor layer, from the undoped channel layer 104.
Since electrons traveling in 04 are less likely to be scattered by the dopant, high electron density and high electron mobility are realized.
【０００８】[0008]
【発明が解決しようとしている課題】しかしながら、前
記第１の従来例に係る電界効果トランジスタは、ＩｎＧ
ａＡｓの電子飽和速度がＧａＡｓと比べて高い反面、禁
止帯幅がＧａＡｓよりも小さいため、高電圧が印加され
た場合の高温動作時には、所望の高出力動作を行なえな
いという問題を有している。それは、電界効果トランジ
スタを高温で動作させると、チャネル層１０４に多数の
電子正孔対が生成され、生成された電子又は正孔がゲー
ト電極１０９に流入することにより、電流量が急激に増
大するキンク効果が生じるためである。However, the field effect transistor according to the first conventional example is the InG transistor.
Although the electron saturation speed of aAs is higher than that of GaAs, the band gap is smaller than that of GaAs, so that there is a problem that a desired high output operation cannot be performed at high temperature operation when a high voltage is applied. . When the field effect transistor is operated at a high temperature, a large number of electron-hole pairs are generated in the channel layer 104, and the generated electrons or holes flow into the gate electrode 109, so that the amount of current increases rapidly. This is because a kink effect occurs.
【０００９】そこで、第２の従来例として、図６に示す
ように、バッファ層１０２と、第１障壁層１０３Ａとの
間に、基板１０１側からｐ型ＩｎＧａＡｓからなるｐ型
トラップ層１１０とアンドープのＩｎＡｌＡｓからなる
第２障壁層１０３Ｂとを設ける構成が提案されている。
このｐ型トラップ層１１０は、バッファ層１０２及び第
２障壁層１０３Ｂよりも禁止帯幅が小さくなるように形
成されており、このｐ型トラップ層に、高温動作時に生
成される正孔を捕獲（トラップ）する試みがなされてい
る。Therefore, as a second conventional example, as shown in FIG. 6, a p-type trap layer 110 made of p-type InGaAs and an undoped layer are formed between the buffer layer 102 and the first barrier layer 103A from the substrate 101 side. And a second barrier layer 103B made of InAlAs is proposed.
The p-type trap layer 110 is formed to have a bandgap smaller than those of the buffer layer 102 and the second barrier layer 103B, and the p-type trap layer 110 traps holes generated during high-temperature operation ( An attempt is made to make a trap).
【００１０】しかしながら、ゲート電極１０９とｐ型ト
ラップ層１１０との間の寄生容量が増大するため、高周
波特性、すなわち高周波デバイスの性能の指標である最
大周波数（ｆmax ）が低下するという問題がある。However, since the parasitic capacitance between the gate electrode 109 and the p-type trap layer 110 increases, the high frequency characteristic, that is, the maximum frequency (f max ) which is an index of the performance of the high frequency device, is lowered. .
【００１１】本発明は、前記従来の問題を解決し、高温
動作時において、寄生容量の増大を抑えながら、キンク
効果を防止できるようにすることを目的とする。It is an object of the present invention to solve the above-mentioned conventional problems and to prevent the kink effect while suppressing an increase in parasitic capacitance during high temperature operation.
【００１２】[0012]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、チャネル層の近傍に該チャネル層におけ
る電子の基底準位よりも高いエネルギー準位を持つトラ
ップ層を設ける構成とする。In order to achieve the above object, the present invention has a structure in which a trap layer having an energy level higher than the ground level of electrons in the channel layer is provided in the vicinity of the channel layer. .
【００１３】具体的に、本発明に係る第１の半導体装置
は、基板上に形成された第１の半導体からなり、電子が
その内部を走行するチャネル層と、基板上に形成され、
チャネル層から流出する電子を捕獲する第２の半導体か
らなるトラップ層とを備え、トラップ層は、チャネル層
における電子の基底準位よりも高いエネルギー準位を持
ち、且つチャネル層における電子の走行方向に不連続に
形成されている。Specifically, a first semiconductor device according to the present invention is composed of a first semiconductor formed on a substrate, and has a channel layer in which electrons travel inside and a substrate formed on the substrate.
A trap layer made of a second semiconductor that captures electrons flowing out from the channel layer, the trap layer having an energy level higher than the ground level of the electrons in the channel layer, and the traveling direction of the electrons in the channel layer. Are formed discontinuously.
【００１４】本発明の第１の半導体装置によると、高温
動作（高電圧印加）時にチャネル層に生成される多数の
電子正孔対における比較的に高いエネルギーを持つ電子
がチャネル層から流出（飛び出）したとしても、流出し
た電子がチャネル層における電子の基底準位よりも高い
エネルギー準位を持つトラップ層に捕獲されるため、寄
生容量の増大を抑えながら、キンク効果を防止すること
ができる。このため、高電圧の印加時にも高出力動作を
行なえるようになる。According to the first semiconductor device of the present invention, electrons having a relatively high energy in a large number of electron-hole pairs generated in the channel layer during high-temperature operation (high voltage application) flow out (jump out) from the channel layer. However, since the outflowing electrons are trapped in the trap layer having an energy level higher than the ground level of the electrons in the channel layer, the kink effect can be prevented while suppressing an increase in parasitic capacitance. Therefore, high output operation can be performed even when a high voltage is applied.
【００１５】本発明に係る第２の半導体装置は、基板上
に形成された第１の半導体からなり、電子がその内部を
走行するチャネル層と、基板上に形成され、チャネル層
から流出する正孔を捕獲する第２の半導体からなるトラ
ップ層とを備え、トラップ層は、チャネル層における正
孔の基底準位よりも高いエネルギー準位を持ち、且つ、
チャネル層における電子の走行方向に不連続に形成され
ている。A second semiconductor device according to the present invention comprises a first semiconductor formed on a substrate, a channel layer in which electrons travel, and a positive electrode which is formed on the substrate and flows out from the channel layer. A trap layer made of a second semiconductor for trapping holes, the trap layer having an energy level higher than the ground level of holes in the channel layer, and
They are formed discontinuously in the traveling direction of electrons in the channel layer.
【００１６】本発明の第２の半導体装置によると、高温
動作（高電圧印加）時にチャネル層に生成される多数の
電子正孔対における比較的に高いエネルギーを持つ正孔
がチャネル層から流出（飛び出）したとしても、流出し
た正孔がチャネル層における正孔の基底準位よりも高い
エネルギー準位を持つトラップ層に捕獲されるため、寄
生容量の増大を抑えながら、キンク効果を防止すること
ができる。その結果、高電圧の印加時にも高出力動作を
行なえるようになる。According to the second semiconductor device of the present invention, holes having a relatively high energy among a large number of electron-hole pairs generated in the channel layer during high temperature operation (high voltage application) flow out from the channel layer ( Even if it jumps out, the leaked holes are trapped by the trap layer having an energy level higher than the ground level of the holes in the channel layer, so that the increase in parasitic capacitance is suppressed and the kink effect is prevented. You can As a result, high output operation can be performed even when a high voltage is applied.
【００１７】本発明の第１又は第２の半導体装置におい
て、トラップ層が量子化されていることが好ましい。こ
のようにすると、トラップ層（第２の半導体層）にチャ
ネル層における電子又は正孔の基底準位よりも高いエネ
ルギー準位を確実に形成することができる。In the first or second semiconductor device of the present invention, the trap layer is preferably quantized. By doing so, an energy level higher than the ground level of electrons or holes in the channel layer can be reliably formed in the trap layer (second semiconductor layer).
【００１８】本発明の第１又は第２の半導体装置は、チ
ャネル層の上に設けられたソース電極及びドレイン電極
と、ソース電極及びドレイン電極の間に設けられたゲー
ト電極とをさらに備えていることが好ましい。このよう
にすると、電界効果トランジスタを得ることができる。The first or second semiconductor device of the present invention further comprises a source electrode and a drain electrode provided on the channel layer, and a gate electrode provided between the source electrode and the drain electrode. It is preferable. By doing so, a field effect transistor can be obtained.
【００１９】本発明の第１又は第２の半導体装置は、チ
ャネル層よりも禁止帯幅が大きく且つチャネル層とヘテ
ロ接合する第１導電型の第３の半導体をさらに備えてい
ることが好ましい。このようにすると、第３の半導体層
がチャネル層のポテンシャル障壁となると共に、キャリ
ア供給層ともなるため、チャネル層に高電子密度と高電
子移動度とを実現することができる。It is preferable that the first or second semiconductor device of the present invention further comprises a third semiconductor of the first conductivity type having a band gap larger than that of the channel layer and forming a heterojunction with the channel layer. With this configuration, the third semiconductor layer serves as a potential barrier of the channel layer and also serves as a carrier supply layer, so that high electron density and high electron mobility can be realized in the channel layer.
【００２０】この場合に、チャネル層と第３の半導体層
との間に形成され、禁止帯幅が第３の半導体層とほぼ同
等で且つアンドープの第４の半導体層をさらに備えてい
ることが好ましい。このようにすると、第３の半導体層
に含まれる不純物イオンとチャネル層との距離が大きく
なるため、チャネル層における電子の移動度が向上して
オン抵抗を低減することができる。In this case, a fourth semiconductor layer, which is formed between the channel layer and the third semiconductor layer and has a forbidden band width substantially equal to that of the third semiconductor layer and is undoped, may be further provided. preferable. In this case, the distance between the impurity ions contained in the third semiconductor layer and the channel layer is increased, so that the mobility of electrons in the channel layer is improved and the on-resistance can be reduced.
【００２１】又は、この場合に、第３の半導体層には第
１導電型の不純物が原子層ドープされていることが好ま
しい。このようにしても、第３の半導体層に含まれる不
純物イオンとチャネル層との距離が大きくなるため、チ
ャネル層における電子の移動度が向上してオン抵抗を低
減することができる。Alternatively, in this case, the third semiconductor layer is preferably atomic layer-doped with the first conductivity type impurity. Even in this case, the distance between the impurity ions contained in the third semiconductor layer and the channel layer is increased, so that the electron mobility in the channel layer is improved and the on-resistance can be reduced.
【００２２】[0022]
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。(First Embodiment) First Embodiment of the Present Invention
Embodiments will be described with reference to the drawings.
【００２３】図１（ａ）及び図１（ｂ）は本発明の第１
の実施形態に係る半導体装置である電界効果トランジス
タであって、（ａ）は平面構成を示し、（ｂ）は（ａ）
のＩｂ−Ｉｂ線における模式的な断面構成を示してい
る。1 (a) and 1 (b) show the first embodiment of the present invention.
A field effect transistor which is a semiconductor device according to the embodiment of the present invention, wherein (a) shows a planar configuration and (b) shows (a).
2 shows a schematic cross-sectional configuration taken along line Ib-Ib.
【００２４】図１（ａ）に示すように、例えば、リン化
インジウム（ＩｎＰ）からなる半絶縁性の基板１１の主
面上に、有機金属気相成長（ＭＯＶＰＥ）法又は電子ビ
ームエピタキシ（ＭＢＥ）法のように、III-Ｖ族化合物
半導体を基板１１上にエピタキシャル成長可能な方法を
用いて、膜厚が約３００ｎｍのアンドープのヒ化インジ
ウムアルミニウム（ｉ−ＩｎＡｌＡｓ）からなり、その
上に成長する半導体層の格子不整合を緩和するバッファ
層１２と、アンドープのヒ化インジウム（ｉ−ＩｎＡ
ｓ）からなり複数の量子ドット（量子箱）１３ａにより
構成されるトラップ層１３と、膜厚が約２００ｎｍのア
ンドープのヒ化インジウムアルミニウム（ｉ−ＩｎＡｌ
Ａｓ）からなりトラップ層１３の障壁となるトラップ障
壁層１４と、膜厚が約２００ｎｍのｎ型のヒ化インジウ
ムアルミニウム（ｎ−ＩｎＡｌＡｓ）からなるｎ型障壁
層１５と、膜厚が約１５ｎｍのアンドープのヒ化インジ
ウムガリウム（ｉ−ＩｎＧａＡｓ）からなるチャネル層
１６と、膜厚が約１００ｎｍのｎ型のヒ化インジウムア
ルミニウム（ｎ−ＩｎＡｌＡｓ）からなるキャリア供給
層１７と、膜厚が約１５０ｎｍのｎ型のヒ化インジウム
ガリウム（ｎ−ＩｎＧａＡｓ）からなるキャップ層１８
とが順次形成されている。As shown in FIG. 1A, for example, metalorganic vapor phase epitaxy (MOVPE) or electron beam epitaxy (MBE) is formed on the main surface of a semi-insulating substrate 11 made of indium phosphide (InP). ) Method, a III-V group compound semiconductor can be epitaxially grown on the substrate 11, and is made of undoped indium aluminum arsenide (i-InAlAs) having a film thickness of about 300 nm and is grown thereon. The buffer layer 12 that relaxes the lattice mismatch of the semiconductor layer and undoped indium arsenide (i-InA).
s) and a trap layer 13 composed of a plurality of quantum dots (quantum boxes) 13a, and an undoped indium aluminum arsenide (i-InAl) film having a thickness of about 200 nm.
Trap barrier layer 14 made of As) and serving as a barrier of trap layer 13, n-type barrier layer 15 made of n-type indium aluminum arsenide (n-InAlAs) having a thickness of about 200 nm, and a thickness of about 15 nm. A channel layer 16 made of undoped indium gallium arsenide (i-InGaAs), a carrier supply layer 17 made of n-type indium aluminum arsenide (n-InAlAs) having a thickness of about 100 nm, and a thickness of about 150 nm. Cap layer 18 made of n-type indium gallium arsenide (n-InGaAs)
And are sequentially formed.
【００２５】本実施形態に係るトラップ層１３は、Ｇａ
Ａｓ層又はＩｎＧａＡｓ層の上にＩｎＡｓ層を成長する
と、該ＧａＡｓ層又はＩｎＧａＡｓ層の上に、ＩｎＡｓ
からなる量子ドットが自己組織的に形成される現象を用
いている。The trap layer 13 according to the present embodiment is made of Ga
When an InAs layer is grown on the As layer or InGaAs layer, InAs is grown on the GaAs layer or InGaAs layer.
The phenomenon that the quantum dots consisting of are formed in a self-organized manner is used.
【００２６】例えば、図１（ａ）の部分的な破断図に示
す量子ドット１３ａの面内寸法は、ＩｎＡｓ層の成長時
間を変えることによって、数ｎｍ〜数十ｎｍの間で設定
することができる。For example, the in-plane dimension of the quantum dot 13a shown in the partially cutaway view of FIG. 1 (a) can be set between several nm and several tens of nm by changing the growth time of the InAs layer. it can.
【００２７】このように、チャネル層１６から流出する
高エネルギーを有する電子又は正孔を捕獲するトラップ
層１３を３次元の量子箱構造とすることが好ましい。す
なわち、これにより、量子ドット１３ａに捕獲された電
子又は正孔は、該量子ドット１３ａが３次元方向に閉じ
ているため、０次元電子（正孔）となって、チャネル層
１６に沿って流れることがない。なお、本願明細書にお
いて、量子箱構造とは、電子又は正孔を互いに垂直な３
方向において、量子化が実現される寸法、例えば１００
ｎｍ以下に閉じ込めることができる構造をいう。As described above, it is preferable that the trap layer 13 for trapping electrons or holes having high energy flowing out from the channel layer 16 has a three-dimensional quantum box structure. That is, as a result, the electrons or holes captured by the quantum dots 13 a become 0-dimensional electrons (holes) and flow along the channel layer 16 because the quantum dots 13 a are closed in the three-dimensional direction. Never. In the present specification, the quantum box structure means that electrons or holes are perpendicular to each other.
In the direction the dimension at which the quantization is achieved, eg 100
It means a structure that can be confined to nm or less.
【００２８】キャップ層１８の上には、タングステンシ
リサイド（ＷＳｉ）、金（Ａｕ）とゲルマニウム（Ｇ
ｅ）との合金、又はアルミニウム（Ａｌ）とチタン（Ｔ
ｉ）との積層膜からなるソース電極１９及びドレイン電
極２０が形成されている。また、ソース電極１９及びド
レイン電極２０の間で且つ露出されたキャリヤ供給層１
１７の上には、ＷＳｉ、又はＡｌとＴｉとの積層膜から
なるゲート電極２１が形成されている。On the cap layer 18, tungsten silicide (WSi), gold (Au) and germanium (G) are formed.
e) or aluminum (Al) and titanium (T)
A source electrode 19 and a drain electrode 20 are formed of a laminated film with i). In addition, the carrier supply layer 1 exposed between the source electrode 19 and the drain electrode 20
A gate electrode 21 made of WSi or a laminated film of Al and Ti is formed on 17.
【００２９】図２は第１の実施形態に係る電界効果トラ
ンジスタにおけるエネルギーバンドを表わしている。図
２において、図１（ｂ）と対応する構成要素には同一の
符号を付している。FIG. 2 shows the energy band in the field effect transistor according to the first embodiment. In FIG. 2, constituent elements corresponding to those in FIG. 1B are designated by the same reference numerals.
【００３０】図２に示すように、電子が走行するチャネ
ル層１６とダブルヘテロ接合面を持つ、ｎ型障壁層１５
及びキャリア供給層１７との両界面には、２次元電子ガ
ス（電子のチャネル）層が形成される。As shown in FIG. 2, an n-type barrier layer 15 having a double heterojunction surface with a channel layer 16 in which electrons travel.
A two-dimensional electron gas (electron channel) layer is formed on both interfaces with the carrier supply layer 17.
【００３１】ここで、ＩｎＡｓからなるトラップ層１３
のバルクのバンドギャップは、ＩｎＧａＡｓからなるチ
ャネル層１６のバルクのバンドギャップよりも小さいに
もかかわらず、該トラップ層１３のサブエネルギーの基
底準位（０次元電子の量子準位）Ｅ0 は、量子効果によ
って、チャネル層１６のサブエネルギーの基底準位Ｅ 0
よりも高くなる。Here, the trap layer 13 made of InAs is used.
The bulk band gap of the
Smaller than the bandgap of the bulk of the channel layer 16
Nevertheless, the base of the sub-energy of the trap layer 13
Bottom level (quantum level of zero-dimensional electron) E0 Is due to the quantum effect
Thus, the sub-energy ground level E of the channel layer 16 0
Will be higher than.
【００３２】ところで、高電圧印加時の高温動作中にお
いて、チャネル層１６には、ソース電極１９とドレイン
電極２０のと間で生じるイオン衝突化現象により、電子
正孔対が生成される。生成された電子又は正孔は、トラ
ップ層１３の量子ドット１３ａが存在しなければ、ゲー
ト電極２１の近傍に流入して急激な電流増加（キンク効
果）を引き起こす。By the way, during the high temperature operation when a high voltage is applied, electron-hole pairs are generated in the channel layer 16 due to the ionization phenomenon that occurs between the source electrode 19 and the drain electrode 20. The generated electrons or holes flow into the vicinity of the gate electrode 21 and cause a rapid increase in current (kink effect) unless the quantum dots 13a of the trap layer 13 are present.
【００３３】しかしながら、第１の実施形態において
は、ＩｎＡｓからなる量子ドット１３ａに生成される、
チャネル層１６における電子又は正孔の基底準位よりも
高いサブエネルギーの基底準位Ｅ0 に、チャネル層１６
から流出する電子又は正孔、特に正孔が捕獲されるた
め、キンク効果を確実に防止することができる。However, in the first embodiment, the quantum dots 13a made of InAs are generated,
When the sub-energy ground level E 0 is higher than the ground level of electrons or holes in the channel layer 16, the channel layer 16
Since electrons or holes flowing out from the device, especially holes are captured, the kink effect can be surely prevented.
【００３４】また、ＩｎＡｓからなる量子ドット１３ａ
を含むトラップ層１３を設けたことにより、量子ドット
１３ａの総面積はトラップ層１３の面積と比べて非常に
小さく、例えば１０分の１程度と小さいため、ゲート電
極２１及びドレイン電極２０とトラップ層１３のとの間
に発生する寄生容量を低減することができる。このた
め、トラップ層１３をｐ型半導体層（ｐ型トラップ層１
１０）により構成する第２の従来例の場合のような寄生
容量の増大を抑えることができる。第２の従来例の場合
は、ｐ型半導体層の面積がそのままトラップ層の面積と
なる。Quantum dots 13a made of InAs
Since the total area of the quantum dots 13a is very small as compared with the area of the trap layer 13 by, for example, about one-tenth, it is possible to provide the trap layer 13 including It is possible to reduce the parasitic capacitance that occurs between and. Therefore, the trap layer 13 is a p-type semiconductor layer (p-type trap layer 1
It is possible to suppress an increase in parasitic capacitance as in the case of the second conventional example configured by 10). In the case of the second conventional example, the area of the p-type semiconductor layer directly becomes the area of the trap layer.
【００３５】このように、第１の実施形態によると、高
電圧印加時に、キンク効果も寄生容量の増大をも招くこ
となく、高出力動作を確実に行なえる電界効果トランジ
スタを実現することができる。As described above, according to the first embodiment, it is possible to realize a field-effect transistor capable of surely performing a high output operation without causing a kink effect and an increase in parasitic capacitance when a high voltage is applied. .
【００３６】また、第１の実施形態においては、下地層
であるヒ化インジウムアルミニウム（ＩｎＡｌＡｓ）の
上に、量子ドット１３ａを形成する場合に、ＩｎＡｌＡ
ｓとの格子定数の差が比較的に大きいヒ化インジウム
（ＩｎＡｓ）を用いている。これにより、下地層の上に
成長するＩｎＡｓ層にクラックが生じて、いわゆる自己
組織的に量子ドット１３ａが形成されるため、特別な微
細加工技術や特別な結晶成長技術は不要である。In the first embodiment, when the quantum dots 13a are formed on the indium aluminum arsenide (InAlAs) which is the underlayer, InAlA is used.
Indium arsenide (InAs) having a relatively large difference in lattice constant from s is used. This causes cracks in the InAs layer grown on the underlayer to form the quantum dots 13a in a so-called self-organized manner, so that no special fine processing technique or special crystal growth technique is required.
【００３７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings.
【００３８】図３は本発明の第２の実施形態に係る電界
効果トランジスタの模式的な断面構成を示している。図
３において、図１（ｂ）に示す構成部材と同一の構成部
材には同一の符号を付すことにより説明を省略する。FIG. 3 shows a schematic sectional structure of a field effect transistor according to the second embodiment of the present invention. In FIG. 3, the same components as those shown in FIG. 1B are designated by the same reference numerals and the description thereof will be omitted.
【００３９】図３に示すように、第２の実施形態は、第
１の実施形態に係る電界効果トランジスタの構成に加
え、ｎ−ＩｎＡｌＡｓからなるｎ型障壁層１５とチャネ
ル層１６との間に形成された、膜厚が２ｎｍ程度のアン
ドープのＩｎＡｌＡｓからなる第１のアンドープ障壁層
３１と、チャネル層１６とキャリア供給層１７との間に
形成された、膜厚が２ｎｍ程度のアンドープのＩｎＡｌ
Ａｓからなる第２のアンドープ障壁層３２とを有してい
ることを特徴とする。As shown in FIG. 3, in the second embodiment, in addition to the structure of the field effect transistor according to the first embodiment, between the n-type barrier layer 15 made of n-InAlAs and the channel layer 16. The first undoped barrier layer 31 made of undoped InAlAs having a thickness of about 2 nm and the undoped InAl having a thickness of about 2 nm formed between the channel layer 16 and the carrier supply layer 17.
And a second undoped barrier layer 32 made of As.
【００４０】このように、ＩｎＧａＡｓからなるチャネ
ル層１６とダブルヘテロ接合する半導体層にｉ−ＩｎＡ
ｌＡｓからなるアンドープ障壁層３１、３２を用いるこ
とにより、ｎ型不純物を含むｎ型障壁層１５及びキャリ
ア供給層１７と、チャネル層１６との間の距離が共に大
きくなる。その結果、チャネル層１６内を走行する電子
が不純物イオンにより散乱されにくくなるので、電子の
移動度が向上して、オン抵抗が低減する。ここで、オン
抵抗とは、良く知られるように、微小なドレイン電圧を
印加したときのドレイン・ソース間の抵抗である。As described above, the i-InA layer is formed in the semiconductor layer that makes a double heterojunction with the channel layer 16 made of InGaAs.
By using the undoped barrier layers 31 and 32 made of 1As, the distances between the channel layer 16 and the n-type barrier layer 15 and the carrier supply layer 17 containing n-type impurities both increase. As a result, the electrons traveling in the channel layer 16 are less likely to be scattered by the impurity ions, so that the mobility of electrons is improved and the on-resistance is reduced. Here, as well known, the on-resistance is the resistance between the drain and the source when a minute drain voltage is applied.
【００４１】従って、第２の実施形態によると、ＩｎＡ
ｓからなる量子ドット１３ａに生成される、チャネル層
１６の基底準位よりも高い量子箱のサブエネルギーの基
底準位によって、チャネル層１６から流出する電子又は
正孔、特に正孔が捕獲されるため、キンク効果を防止で
き、その結果、高電圧印加時にも高出力動作を行なえる
ようになる。その上、オン抵抗の低減を図ることができ
る。Therefore, according to the second embodiment, InA
Electrons or holes flowing out from the channel layer 16, particularly holes are trapped by the ground level of the sub-energy of the quantum box higher than the ground level of the channel layer 16 generated in the quantum dots 13a made of s. Therefore, the kink effect can be prevented, and as a result, a high output operation can be performed even when a high voltage is applied. In addition, it is possible to reduce the on-resistance.
【００４２】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。(Third Embodiment) A third embodiment of the present invention will be described below with reference to the drawings.
【００４３】図４は本発明の第３の実施形態に係る電界
効果トランジスタの模式的な断面構成を示している。図
４において、図１（ｂ）に示す構成部材と同一の構成部
材には同一の符号を付すことにより説明を省略する。FIG. 4 shows a schematic sectional structure of a field effect transistor according to the third embodiment of the present invention. In FIG. 4, the same components as those shown in FIG. 1B are designated by the same reference numerals and the description thereof will be omitted.
【００４４】図４に示すように、第３の実施形態に係る
電界効果トランジスタは、ｎ型障壁層１５Ａ及びキャリ
ア供給層１７Ａが、第１の実施形態のような不純物濃度
を一様とする一様ドープではなく、不純物層が局在する
原子層ドーピングにより形成されていることを特徴とす
る。すなわち、ｎ型障壁層１５Ａ及びキャリア供給層１
７Ａはチャネル層１６との界面からそれぞれ離れた位置
に局在した原子ドーピング領域１５ａ及び１７ａを有し
ている。As shown in FIG. 4, in the field effect transistor according to the third embodiment, the n-type barrier layer 15A and the carrier supply layer 17A have the same impurity concentration as in the first embodiment. It is characterized in that it is formed by atomic layer doping in which the impurity layer is localized instead of such a doping. That is, the n-type barrier layer 15A and the carrier supply layer 1
7A has atomic doping regions 15a and 17a which are localized at positions apart from the interface with the channel layer 16, respectively.
【００４５】このように、ＩｎＧａＡｓからなるチャネ
ル層１６とダブルヘテロ接合する、ｎ型障壁層１５及び
キャリア供給層１７のドーピング領域１５ａ、１７ａ
と、チャネル層１６との間の距離が共に大きくなるた
め、チャネル層１６を走行する電子が不純物イオンによ
り散乱されにくくなるので、電子の移動度が向上して、
オン抵抗が低減する。As described above, the doping regions 15a and 17a of the n-type barrier layer 15 and the carrier supply layer 17 which form the double heterojunction with the channel layer 16 made of InGaAs.
And the distance between the channel layer 16 and the channel layer 16 are both increased, the electrons traveling in the channel layer 16 are less likely to be scattered by the impurity ions, so that the mobility of electrons is improved,
ON resistance is reduced.
【００４６】従って、第３の実施形態においても、Ｉｎ
Ａｓからなる量子ドット１３ａに生成される、チャネル
層１６の基底準位よりも高い量子箱のサブエネルギーの
基底準位によって、チャネル層１６から流出する電子又
は正孔、特に正孔が捕獲されるため、キンク効果を防止
でき、その結果、高電圧印加時にも高出力動作を行なえ
るようになると共に、オン抵抗の低減を図ることができ
る。Therefore, also in the third embodiment, In
Electrons or holes flowing out from the channel layer 16, particularly holes are trapped by the ground energy sub-energy ground level higher than that of the channel layer 16 generated in the quantum dots 13 a made of As. Therefore, the kink effect can be prevented, and as a result, a high output operation can be performed even when a high voltage is applied, and the ON resistance can be reduced.
【００４７】なお、第１〜第３の実施形態においては、
半導体装置として電界効果トランジスタ、特にIII-Ｖ族
ヒ化物半導体からなるダブルへテロ接合を有する高電子
移動度トランジスタ（ＨＥＭＴ）を例に挙げたが、III-
Ｖ族窒化物半導体を用いた半導体装置であってもよい。In the first to third embodiments,
As the semiconductor device, a field effect transistor, particularly a high electron mobility transistor (HEMT) having a double heterojunction made of a III-V group arsenide semiconductor has been taken as an example.
A semiconductor device using a group V nitride semiconductor may be used.
【００４８】[0048]
【発明の効果】本発明に係る半導体装置によると、高温
動作時に生成される多数の電子正孔対における電子又は
正孔が、チャネル層における電子又は正孔の基底準位よ
りも高いエネルギー準位を持つトラップ層に捕獲される
ため、寄生容量の増大を抑えながら、キンク効果を防止
することができるので、高電圧の印加時にも高出力動作
を行なえるようになる。According to the semiconductor device of the present invention, electrons or holes in a large number of electron-hole pairs generated during high temperature operation have an energy level higher than the ground level of electrons or holes in the channel layer. Since it is trapped in the trap layer having the structure, it is possible to prevent the kink effect while suppressing an increase in parasitic capacitance, so that a high output operation can be performed even when a high voltage is applied.
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る電界効果トランジスタを示し、（ａ）は平面図であ
り、（ｂ）は（ａ）のＩｂ−Ｉｂ線における模式的な断
面図である。1A and 1B show a field effect transistor according to a first embodiment of the present invention, FIG. 1A is a plan view, and FIG. 1B is a line Ib-Ib in FIG. 1A. It is a typical sectional view.
【図２】本発明の第１の実施形態に係る電界効果トラン
ジスタにおける電子のエネルギーバンド図を表わしてい
る。FIG. 2 shows an energy band diagram of electrons in the field effect transistor according to the first embodiment of the present invention.
【図３】本発明の第２の実施形態に係る電界効果トラン
ジスタを示す断面図である。FIG. 3 is a sectional view showing a field effect transistor according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態に係る電界効果トラン
ジスタを示す断面図である。FIG. 4 is a sectional view showing a field effect transistor according to a third embodiment of the present invention.
【図５】第１の従来例に係る電界効果トランジスタを示
す断面図である。FIG. 5 is a cross-sectional view showing a field effect transistor according to a first conventional example.
【図６】第２の従来例に係る電界効果トランジスタを示
す断面図である。FIG. 6 is a cross-sectional view showing a field effect transistor according to a second conventional example.
１１ 基板 １２ バッファ層 １３ トラップ層 １３ａ 量子ドット １４ トラップ障壁層 １５ ｎ型障壁層 １６ チャネル層 １７ キャリア供給層 １８ キャップ層 １９ ソース電極 ２０ ドレイン電極 ２１ ゲート電極 ３１ 第１のアンドープ障壁層 ３２ 第２のアンドープ障壁層 １５Ａ ｎ型障壁層 １５ａ ドーピング領域 １７Ａ キャリア供給層 １７ａ ドーピング領域 11 board 12 buffer layers 13 Trap layer 13a quantum dot 14 Trap barrier layer 15 n-type barrier layer 16 channel layers 17 Carrier supply layer 18 Cap layer 19 Source electrode 20 drain electrode 21 Gate electrode 31 First Undoped Barrier Layer 32 Second undoped barrier layer 15A n-type barrier layer 15a doping region 17A Carrier supply layer 17a doping region
Claims (7)
り、電子がその内部を走行するチャネル層と、 前記基板上に形成され、前記チャネル層から流出する電
子を捕獲する第２の半導体からなるトラップ層とを備
え、 前記トラップ層は、前記チャネル層における電子の基底
準位よりも高いエネルギー準位を持ち、且つ、前記チャ
ネル層における電子の走行方向に不連続に形成されてい
ることを特徴とする半導体装置。1. A channel layer made of a first semiconductor formed on a substrate, in which electrons travel inside, and a second semiconductor formed on the substrate, which traps electrons flowing out from the channel layer. And a trap layer having a higher energy level than the ground level of electrons in the channel layer, and being formed discontinuously in the traveling direction of electrons in the channel layer. A semiconductor device characterized by:
り、電子がその内部を走行するチャネル層と、 前記基板上に形成され、前記チャネル層から流出する正
孔を捕獲する第２の半導体からなるトラップ層とを備
え、 前記トラップ層は、前記チャネル層における正孔の基底
準位よりも高いエネルギー準位を持ち、且つ、前記チャ
ネル層における電子の走行方向に不連続に形成されてい
ることを特徴とする半導体装置。2. A channel layer made of a first semiconductor formed on a substrate, in which electrons travel, and a second channel formed on the substrate for trapping holes flowing out from the channel layer. A trap layer made of a semiconductor, wherein the trap layer has an energy level higher than a ground level of holes in the channel layer, and is formed discontinuously in a traveling direction of electrons in the channel layer. A semiconductor device characterized in that
を特徴とする請求項１又は２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the trap layer is quantized.
電極及びドレイン電極と、 前記ソース電極及びドレイン電極の間に設けられたゲー
ト電極とをさらに備えていることを特徴とする請求項１
又は２に記載の半導体装置。4. The method according to claim 1, further comprising a source electrode and a drain electrode provided on the channel layer, and a gate electrode provided between the source electrode and the drain electrode.
Or the semiconductor device according to 2.
且つ前記チャネル層とヘテロ接合する第１導電型の第３
の半導体をさらに備えていることを特徴とする請求項１
〜４のうちのいずれか１項に記載の半導体装置。5. A third conductivity type of third band having a band gap larger than that of the channel layer and forming a heterojunction with the channel layer.
The semiconductor according to claim 1 is further provided.
The semiconductor device according to claim 1.
の間に形成され、禁止帯幅が前記第３の半導体層とほぼ
同等で且つアンドープの第４の半導体層をさらに備えて
いることを特徴とする請求項５に記載の半導体装置。6. A fourth semiconductor layer, which is formed between the channel layer and the third semiconductor layer and has a forbidden band width substantially equal to that of the third semiconductor layer and which is undoped. The semiconductor device according to claim 5, wherein:
純物が原子層ドープされていることを特徴とする請求項
５に記載の半導体装置。7. The semiconductor device according to claim 5, wherein the third semiconductor layer is atomic layer-doped with a first conductivity type impurity.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002033765A JP2003234358A (en) | 2002-02-12 | 2002-02-12 | Semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409506A (en) * | 2014-11-27 | 2015-03-11 | 京东方科技集团股份有限公司 | Quantum dot field effect transistor and manufacturing method thereof as well as array substrate and detection device |
| JP2017017279A (en) * | 2015-07-06 | 2017-01-19 | 三菱電機株式会社 | Semiconductor device |
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2002
- 2002-02-12 JP JP2002033765A patent/JP2003234358A/en active Pending
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