JP2003218214A - Semiconductor device and method of manufacturing thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、より詳しくは高誘電率膜から成る
ＭＩＭ（金属−半導体−金属）型容量素子を有する半導
体装置及びその製造方法に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a MIM (metal-semiconductor-metal) type capacitive element made of a high dielectric constant film and a method for manufacturing the same. .
【０００２】とりわけ本発明は、耐圧やリーク電流など
の優れた電気特性を有し、かつ高精度の誘電体キャパシ
タ素子の搭載が必要とされ、バイポーラトランジスタ素
子等から構成されるアナログ回路機能を有する半導体集
積装置、或いは同様なバイポーラトランジスタ素子に加
えＭＯＳトランジスタ素子等の能動素子から構成される
アナログ・デジタル回路機能を有するＢｉ−ＣＭＯＳ半
導体集積装置、或いはＤＲＡＭをはじめとしたメモリセ
ルの搭載を必要とする半導体集積装置が中心となる技術
分野である。In particular, the present invention has excellent electrical characteristics such as withstand voltage and leakage current, requires mounting of a highly accurate dielectric capacitor element, and has an analog circuit function composed of a bipolar transistor element and the like. It is necessary to mount a semiconductor integrated device, or a Bi-CMOS semiconductor integrated device having an analog / digital circuit function composed of active elements such as MOS transistor elements in addition to similar bipolar transistor elements, or memory cells such as DRAM. This is a technical field centered on semiconductor integrated devices.
【０００３】[0003]
【従来の技術】近年、半導体デバイスを中心とする電子
デバイスの進歩は著しく、それに伴って各構成素子や各
構成要素に対する要求も次第に苛酷なものとなってきて
いる。こうしたなか、受動素子として機能する容量素子
（キャパシタ）も、高集積化、高容量化の研究が進めら
れている。2. Description of the Related Art In recent years, the progress of electronic devices centering on semiconductor devices has been remarkable, and accordingly, the demands on each constituent element and each constituent element have become increasingly severe. Under such circumstances, researches for higher integration and higher capacity of capacitors (capacitors) that function as passive devices are also underway.
【０００４】そして、容量素子の高集積化や高容量化の
ために、従来から用いられているシリコン窒化膜やシリ
コン酸化膜等の誘電体膜材料に代わり、誘電率の高い例
えばＴａ2 Ｏ5 （五酸化タンタル）等の遷移金属酸化物
を代表とする高誘電体材料が用いられるようになってき
ており、また容量素子の構成もＭＩＳ型（金属−半導体
−シリコン）容量素子に代わり、ＭＩＭ型（金属−半導
体−金属）容量素子が用いられるようになってきてい
る。In order to achieve high integration and high capacity of the capacitive element, a conventionally used dielectric film material such as a silicon nitride film or a silicon oxide film is replaced with a high dielectric constant such as Ta 2 O 5 High-dielectric materials such as transition metal oxides such as (tantalum pentoxide) have been used, and the configuration of the capacitive element is not the MIS type (metal-semiconductor-silicon) capacitive element but the MIM. A type (metal-semiconductor-metal) capacitive element has been used.
【０００５】Ｔａ2 Ｏ5 等の遷移金属酸化物を代表とす
る高誘電体材料の成膜は、通常酸化性雰囲気中で行われ
る。従って、容量素子の上部電極及び下部電極には、酸
化されにくい材料、若しくは酸化されても導電性を維持
できる材料を用いる必要がある。Film formation of a high dielectric material typified by a transition metal oxide such as Ta 2 O 5 is usually carried out in an oxidizing atmosphere. Therefore, it is necessary to use, for the upper electrode and the lower electrode of the capacitor, a material that is difficult to oxidize or a material that can maintain conductivity even if it is oxidized.
【０００６】以下、従来の容量素子及びその製造方法に
ついて、図面を参照しながら説明する。この従来の容量
素子を備えた半導体装置の概略構成図（断面図）を図５
に示す。図５に示すように、例えば集積回路が作りこま
れたシリコン基板等の基板５１上に、例えば窒化チタン
膜等で形成された容量素子の下部電極５２、高誘電体薄
膜で形成された容量素子の容量絶縁膜５３、窒化チタン
膜等で形成された容量素子の上部電極５４が形成され
て、下部電極５２と上部電極５４とその間の容量絶縁膜
５３とにより容量素子６０が構成されている。容量素子
６０は、その上を層間絶縁膜５５によって覆われてお
り、この層間絶縁膜５５を貫通して下部電極５２に達す
る第１のコンタクト孔５６及び層間絶縁膜５５を貫通し
て上部電極５４に達する第２のコンタクト孔５７がそれ
ぞれ形成されている。そして、これらのコンタクト孔５
６及び５７を埋めるように、それぞれ配線層から成り、
下部電極５２に接続される第１の電極配線５８と上部電
極５４に接続される第２の電極配線５９が形成されてい
る。A conventional capacitive element and its manufacturing method will be described below with reference to the drawings. FIG. 5 is a schematic configuration diagram (cross-sectional view) of a semiconductor device including this conventional capacitive element.
Shown in. As shown in FIG. 5, for example, a lower electrode 52 of a capacitance element formed of, for example, a titanium nitride film or the like, and a capacitance element formed of a high dielectric thin film on a substrate 51 such as a silicon substrate in which an integrated circuit is formed. The upper electrode 54 of the capacitive element formed of the capacitive insulating film 53, the titanium nitride film or the like is formed, and the lower electrode 52, the upper electrode 54 and the capacitive insulating film 53 between them form the capacitive element 60. The capacitative element 60 is covered with an interlayer insulating film 55, and penetrates the interlayer insulating film 55 to reach the lower electrode 52 and the interlayer insulating film 55 and the upper electrode 54. 2nd contact holes 57 reaching each of the above are formed. And these contact holes 5
6 and 57 are filled with wiring layers,
A first electrode wiring 58 connected to the lower electrode 52 and a second electrode wiring 59 connected to the upper electrode 54 are formed.
【０００７】これらの電極配線５８，５９は、例えば下
層がチタン膜、上層がアルミニウムを主成分とするアル
ミニウム合金膜により形成された２層の積層膜により構
成される。These electrode wirings 58 and 59 are composed of, for example, a two-layer laminated film in which a lower layer is a titanium film and an upper layer is an aluminum alloy film whose main component is aluminum.
【０００８】続いて、図５に示した従来の容量素子を備
えた半導体装置の製造方法を図６Ａ〜図７Ｆの断面図を
参照して説明する。まず、図６Ａに示すように、基板５
１の上に第１の窒化チタン膜５２Ｘ、高誘電体膜５３
Ｘ、第２の窒化チタン膜５４Ｘを順次成膜する。次に、
フォトレジストマスク（図示せず）を用いて第２の窒化
チタン膜５４Ｘをパターニングして、図６Ｂに示すよう
に上部電極５４を形成する。Next, a method of manufacturing the semiconductor device having the conventional capacitive element shown in FIG. 5 will be described with reference to the sectional views of FIGS. 6A to 7F. First, as shown in FIG. 6A, the substrate 5
The first titanium nitride film 52X and the high dielectric film 53 on the first
X and the second titanium nitride film 54X are sequentially formed. next,
The second titanium nitride film 54X is patterned using a photoresist mask (not shown) to form the upper electrode 54 as shown in FIG. 6B.
【０００９】続いて、上部電極５４を含む領域を覆うフ
ォトレジストマスク（図示せず）を用い、誘電体膜５３
Ｘをパターニングして容量絶縁膜５３を形成する。さら
に、上部電極５４及び容量絶縁膜５３を含む領域を覆う
フォトレジストマスクを用いて第１の窒化チタン膜５２
Ｘをパターニングして、下部電極５２を形成する（以上
図６Ｃ参照）。次に、基板５１上に層間絶縁膜５５を形
成し、エッチバック法もしくはＣＭＰ（化学的機械的研
磨）法により表面の平坦化を行い、さらに積み増し層間
絶縁膜５５を形成する（以上図７Ｄ参照）。Then, using a photoresist mask (not shown) covering the region including the upper electrode 54, the dielectric film 53 is formed.
The X is patterned to form the capacitance insulating film 53. Further, the first titanium nitride film 52 is formed using a photoresist mask that covers a region including the upper electrode 54 and the capacitive insulating film 53.
The X is patterned to form the lower electrode 52 (see FIG. 6C above). Next, an interlayer insulating film 55 is formed on the substrate 51, the surface is flattened by an etch back method or a CMP (Chemical Mechanical Polishing) method, and an additional interlayer insulating film 55 is formed (see FIG. 7D above). ).
【００１０】次に、図７Ｅに示すように、層間絶縁膜５
５を貫通して下部電極５２に達する第１のコンタクト孔
５６と、層間絶縁膜５５を貫通して上部電極５４に達す
る第２のコンタクト孔５７とを形成する。続いて、表面
に全面的にチタン膜及びアルミニウム合金膜を堆積す
る。その後、各コンタクト孔５６，５７及びその周囲を
覆うフォトレジストマスクを用いてチタン膜及びアルミ
ニウム合金膜をパターニングして、図７Ｆに示すように
下部電極５２に接続される第１の電極配線５８と、上部
電極５４に接続される第２の電極配線５９とを形成す
る。Next, as shown in FIG. 7E, the interlayer insulating film 5 is formed.
A first contact hole 56 penetrating 5 and reaching the lower electrode 52 and a second contact hole 57 penetrating the interlayer insulating film 55 and reaching the upper electrode 54 are formed. Then, a titanium film and an aluminum alloy film are entirely deposited on the surface. After that, the titanium film and the aluminum alloy film are patterned using the photoresist masks that cover the contact holes 56 and 57 and the periphery thereof, and the first electrode wiring 58 connected to the lower electrode 52 is formed as shown in FIG. 7F. , A second electrode wiring 59 connected to the upper electrode 54 is formed.
【００１１】尚、図７Ｆでは、記載を簡単にするため
に、第１の電極配線５８及び第２の電極配線５９が単層
であるかのように図示されているが、実際には、上述の
ようなチタン膜とアルミニウム合金膜とから成る２層の
積層膜等で構成されるのが一般的である。In FIG. 7F, the first electrode wiring 58 and the second electrode wiring 59 are shown as if they are a single layer for the sake of simplicity, but in reality, the above description is made. It is generally composed of a two-layer laminated film or the like composed of such a titanium film and an aluminum alloy film.
【００１２】[0012]
【発明が解決しようとする課題】ここで、上述した図５
に示した従来の容量素子６０を備えた半導体装置におい
て、層間絶縁膜５５を貫通して上部電極５４に達する第
２のコンタクト孔５７を形成するドライエッチング工程
の前後の状態における要部の拡大断面図を、図８Ａ及び
図８Ｂにそれぞれ示す。Here, FIG. 5 described above is used.
In the semiconductor device including the conventional capacitive element 60 shown in FIG. 1, an enlarged cross-sectional view of a main part before and after a dry etching step of forming a second contact hole 57 that penetrates the interlayer insulating film 55 and reaches the upper electrode 54. The figures are shown in FIGS. 8A and 8B, respectively.
【００１３】上部電極５４に達する第２のコンタクト孔
５７をドライエッチングによって開口する際には、層間
絶縁膜５５の膜厚のばらつき及びドライエッチングのエ
ッチング速度のばらつきを考慮して、オーバーエッチン
グ（過剰なエッチング）が必要になる。When the second contact hole 57 reaching the upper electrode 54 is opened by dry etching, overetching (excessive etching) is performed in consideration of variations in the film thickness of the interlayer insulating film 55 and variations in the etching rate of dry etching. Etching) is required.
【００１４】しかしながら、上部電極５４は、図８Ａ及
び図８Ｂに示すように、単層構造で構成されるのが一般
的である。また、上部電極５４は、スパッタ法、蒸着
法、ＭＯＣＶＤ法等によって金属膜を堆積して形成され
るので、多結晶構造となっている。However, the upper electrode 54 is generally constituted by a single layer structure as shown in FIGS. 8A and 8B. Further, the upper electrode 54 has a polycrystalline structure because it is formed by depositing a metal film by a sputtering method, a vapor deposition method, a MOCVD method or the like.
【００１５】即ち、多結晶構造で結晶粒界が存在し、か
つ単層構造であるため、図８Ｂに示す状態において、過
剰なオーバーエッチングによって、上部電極５４の粒界
を介してガスプラズマからラジカル種やイオン種が容量
絶縁膜５３に染み込んでしまう。このため、容量絶縁膜
５３が損傷されたり、容量素子６０の誘電率が低下した
り、リーク電流が増大するという問題を生じていた。That is, since a crystal grain boundary exists in a polycrystalline structure and has a single layer structure, radicals are generated from the gas plasma through the grain boundaries of the upper electrode 54 by excessive overetching in the state shown in FIG. 8B. Seeds and ionic species permeate the capacitive insulating film 53. Therefore, there are problems that the capacitance insulating film 53 is damaged, the dielectric constant of the capacitance element 60 is lowered, and the leak current is increased.
【００１６】上述した問題の解決のために、本発明にお
いては、上部電極と電極配線を接続するためのドライエ
ッチングによるコンタクト孔形成における容量絶縁膜の
電気的特性劣化を防止することにより、高い信頼性を有
する容量素子を備えた半導体装置及びその製造方法を提
供するものである。In order to solve the above-mentioned problems, the present invention prevents the deterioration of the electrical characteristics of the capacitor insulating film in the formation of the contact hole by dry etching for connecting the upper electrode and the electrode wiring, thereby improving reliability. Provided is a semiconductor device including a capacitive element having a property and a manufacturing method thereof.
【００１７】[0017]
【課題を解決するための手段】本発明の半導体装置は、
下部電極と、下部電極の上に形成された容量絶縁膜と、
容量絶縁膜の上に形成された上部電極とを備えた容量素
子を有し、上部電極は多結晶構造を有し、少なくとも２
層以上の結晶粒形状の異なる導電膜を積層した積層膜か
ら構成されているものである。The semiconductor device of the present invention comprises:
A lower electrode, a capacitive insulating film formed on the lower electrode,
A capacitor having an upper electrode formed on the capacitor insulating film, the upper electrode having a polycrystalline structure, and at least 2
It is composed of a laminated film in which conductive films having different crystal grain shapes are laminated.
【００１８】本発明の半導体装置の製造方法は、下部電
極と、この下部電極の上に形成された容量絶縁膜と、こ
の容量絶縁膜の上に形成された上部電極とを備えた容量
素子を有する半導体装置を製造する際に、基板上に、下
部電極となる導電膜、誘電体膜を順次形成する工程と、
誘電体膜上に少なくとも２層以上の結晶粒形状の異なる
導電膜を順次成膜して積層膜を形成する工程と、積層膜
をパターニングして上部電極を形成する工程と、誘電体
膜、下部電極となる導電膜を順次パターニングして容量
絶縁膜及び下部電極を形成する工程と、容量素子を覆っ
て層間絶縁膜を形成する工程と、層間絶縁膜に下部電極
に達する第１のコンタクト孔及び上部電極に達する第２
のコンタクト孔をそれぞれ形成する工程と、表面を覆っ
て電極配線層を形成し、この電極配線層をパターニング
して、第１のコンタクト孔内及び第２のコンタクト孔内
にそれぞれ下部電極及び上部電極に接続される電極配線
を形成する工程とを有するものである。A method of manufacturing a semiconductor device according to the present invention provides a capacitive element having a lower electrode, a capacitive insulating film formed on the lower electrode, and an upper electrode formed on the capacitive insulating film. A step of sequentially forming a conductive film to be a lower electrode and a dielectric film on a substrate when manufacturing a semiconductor device having
A step of sequentially forming at least two conductive films having different crystal grain shapes on the dielectric film to form a laminated film; a step of patterning the laminated film to form an upper electrode; A step of sequentially patterning a conductive film to be an electrode to form a capacitive insulating film and a lower electrode; a step of forming an interlayer insulating film to cover the capacitive element; a first contact hole reaching the lower electrode in the interlayer insulating film; Second reaching the upper electrode
And forming an electrode wiring layer covering the surface and patterning the electrode wiring layer to form a lower electrode and an upper electrode in the first contact hole and the second contact hole, respectively. And a step of forming an electrode wiring connected to.
【００１９】上述の本発明の半導体装置の構成によれ
ば、上部電極が多結晶構造を有し、少なくとも２層以上
の結晶粒形状の異なる導電膜を積層した積層膜から構成
されていることにより、この構成の半導体装置を製造す
る際に上部電極に電極配線を接続するためにコンタクト
孔を形成するエッチングを行う工程でオーバーエッチン
グが行われても、ラジカル種やイオン種が積層膜内の結
晶粒形状が異なる導電膜の界面付近で阻止されるため、
容量絶縁膜の電気的特性を劣化させないようにすること
ができる。According to the above-described structure of the semiconductor device of the present invention, the upper electrode has a polycrystalline structure and is composed of a laminated film in which at least two conductive films having different crystal grain shapes are laminated. , Even when overetching is performed in the process of forming a contact hole for connecting the electrode wiring to the upper electrode when manufacturing a semiconductor device having this structure, radical species or ionic species are not crystallized in the laminated film. Since it is blocked near the interface of the conductive films with different grain shapes,
It is possible to prevent the electrical characteristics of the capacitive insulating film from being deteriorated.
【００２０】上述の本発明の半導体装置の製造方法によ
れば、誘電体膜上に少なくとも２層以上の結晶粒形状の
異なる導電膜を順次成膜して積層膜を形成する工程と、
積層膜をパターニングして上部電極を形成する工程とに
よって、少なくとも２層以上の結晶粒形状の異なる導電
膜を積層した積層膜から構成された上部電極が形成され
る。これにより、その後層間絶縁膜に下部電極に達する
第１のコンタクト孔及び上部電極に達する第２のコンタ
クト孔をそれぞれ形成する工程において、オーバーエッ
チングが行われても、ラジカル種やイオン種が積層膜内
の結晶粒形状が異なる導電膜の界面付近で阻止されるた
め、容量絶縁膜の電気的特性を劣化させないようにする
ことができる。According to the above-described method for manufacturing a semiconductor device of the present invention, a step of sequentially forming at least two or more conductive films having different crystal grain shapes on the dielectric film to form a laminated film,
By the step of patterning the laminated film to form the upper electrode, the upper electrode formed of the laminated film in which at least two or more conductive films having different crystal grain shapes are laminated is formed. As a result, even if over-etching is performed in the step of subsequently forming the first contact hole reaching the lower electrode and the second contact hole reaching the upper electrode in the interlayer insulating film, the radical species and the ionic species are not formed in the laminated film. Since it is blocked near the interface between the conductive films having different crystal grain shapes, it is possible to prevent the electrical characteristics of the capacitive insulating film from being deteriorated.
【００２１】[0021]
【発明の実施の形態】本発明は、下部電極と、下部電極
の上に形成された容量絶縁膜と、容量絶縁膜の上に形成
された上部電極とを備えた容量素子を有する半導体装置
であって、上部電極は多結晶構造を有し、少なくとも２
層以上の結晶粒形状の異なる導電膜を積層した積層膜か
ら構成されている半導体装置である。BEST MODE FOR CARRYING OUT THE INVENTION The present invention is a semiconductor device having a capacitive element having a lower electrode, a capacitive insulating film formed on the lower electrode, and an upper electrode formed on the capacitive insulating film. And the upper electrode has a polycrystalline structure and at least 2
It is a semiconductor device including a laminated film in which conductive films having different crystal grain shapes are laminated in layers or more.
【００２２】また本発明は、上記半導体装置において、
上部電極の上記積層膜を、アルミ、タングステン、モリ
ブデン、チタン、タンタルから選ばれる１種以上の金属
膜と、この金属の窒化物膜又は酸化物膜とから構成す
る。According to the present invention, in the above semiconductor device,
The laminated film of the upper electrode is composed of at least one metal film selected from aluminum, tungsten, molybdenum, titanium, and tantalum, and a nitride film or an oxide film of this metal.
【００２３】また本発明は、上記半導体装置において、
上部電極の積層膜を、窒化チタン・チタン・窒化チタン
の３層により構成する。According to the present invention, in the above semiconductor device,
The laminated film of the upper electrode is composed of three layers of titanium nitride, titanium and titanium nitride.
【００２４】また本発明は、上記半導体装置において、
上部電極の積層膜の総膜厚が、１００〜２００ｎｍの範
囲内である構成とする。The present invention also provides the above semiconductor device,
The total film thickness of the laminated film of the upper electrode is in the range of 100 to 200 nm.
【００２５】本発明は、下部電極と、この下部電極の上
に形成された容量絶縁膜と、この容量絶縁膜の上に形成
された上部電極とを備えた容量素子を有する半導体装置
を製造する方法であって、基板上に、下部電極となる導
電膜、誘電体膜を順次形成する工程と、誘電体膜上に少
なくとも２層以上の結晶粒形状の異なる導電膜を順次成
膜して積層膜を形成する工程と、積層膜をパターニング
して上部電極を形成する工程と、誘電体膜、下部電極と
なる導電膜を順次パターニングして容量絶縁膜及び下部
電極を形成する工程と、容量素子を覆って層間絶縁膜を
形成する工程と、層間絶縁膜に下部電極に達する第１の
コンタクト孔及び上部電極に達する第２のコンタクト孔
をそれぞれ形成する工程と、表面を覆って電極配線層を
形成し、この電極配線層をパターニングして、第１のコ
ンタクト孔内及び第２のコンタクト孔内にそれぞれ下部
電極及び上部電極に接続される電極配線を形成する工程
とを有する半導体装置の製造方法である。The present invention manufactures a semiconductor device having a capacitive element having a lower electrode, a capacitive insulating film formed on the lower electrode, and an upper electrode formed on the capacitive insulating film. A method of sequentially forming a conductive film to be a lower electrode and a dielectric film on a substrate, and sequentially forming at least two conductive films having different crystal grain shapes on the dielectric film and stacking them. A step of forming a film, a step of patterning a laminated film to form an upper electrode, a step of sequentially patterning a dielectric film and a conductive film to be a lower electrode to form a capacitive insulating film and a lower electrode, a capacitive element A step of forming an interlayer insulating film to cover the surface, a step of forming a first contact hole reaching the lower electrode and a second contact hole reaching the upper electrode in the interlayer insulating film respectively, and covering the surface to form the electrode wiring layer. Forming and this electrode Patterning the line layer, a method of manufacturing a semiconductor device having a step of forming an electrode wiring are connected to the lower electrode and the upper electrode to the first contact hole and the second contact hole.
【００２６】また本発明は、上記半導体装置の製造方法
において、下部電極となる導電膜、誘電体膜、並びに積
層膜を連続して成膜する。According to the present invention, in the method for manufacturing a semiconductor device described above, the conductive film to be the lower electrode, the dielectric film, and the laminated film are continuously formed.
【００２７】また本発明は、上記半導体装置の製造方法
において、積層膜をパターニングする工程において、上
記積層膜を構成する導電膜を一括してパターニングす
る。According to the present invention, in the method of manufacturing a semiconductor device, in the step of patterning the laminated film, the conductive films forming the laminated film are collectively patterned.
【００２８】また本発明は、上記半導体装置の製造方法
において、上部電極の積層膜を、アルミ、タングステ
ン、モリブデン、チタン、タンタルから選ばれる１種以
上の金属膜と、この金属の窒化物膜又は酸化物膜とから
構成する。According to the present invention, in the method for manufacturing a semiconductor device described above, the laminated film of the upper electrode comprises one or more metal films selected from aluminum, tungsten, molybdenum, titanium and tantalum, and a nitride film of this metal or It is composed of an oxide film.
【００２９】また本発明は、上記半導体装置の製造方法
において、上部電極の積層膜を、窒化チタン・チタン・
窒化チタンの３層により構成する。According to the present invention, in the method of manufacturing a semiconductor device, the laminated film of the upper electrode is made of titanium nitride / titanium /
It is composed of three layers of titanium nitride.
【００３０】また本発明は、上記半導体装置の製造方法
において、上部電極の上記積層膜の総膜厚を、１００〜
２００ｎｍの範囲内とする。Further, in the invention, in the method for manufacturing a semiconductor device, the total film thickness of the laminated film of the upper electrode is 100 to 100.
Within the range of 200 nm.
【００３１】図１は、本発明の一実施の形態として、容
量素子を備えた半導体装置の概略構成図（断面図）を示
す。FIG. 1 shows a schematic configuration diagram (cross-sectional view) of a semiconductor device having a capacitive element as an embodiment of the present invention.
【００３２】この半導体装置は、例えば集積回路が作り
こまれたシリコン基板等の基板１上に、窒化チタン膜等
で形成された下部電極２、高誘電体薄膜で形成された容
量素子の容量絶縁膜３、上部電極４が形成されて構成さ
れている。そして、下部電極２と容量絶縁膜３と上部電
極４とにより容量素子１０が構成されている。In this semiconductor device, for example, a lower electrode 2 formed of a titanium nitride film or the like and a capacitive element formed of a high dielectric thin film on a substrate 1 such as a silicon substrate on which an integrated circuit is formed are capacitively insulated. The film 3 and the upper electrode 4 are formed. The lower electrode 2, the capacitive insulating film 3 and the upper electrode 4 form a capacitive element 10.
【００３３】また、容量素子１０は、その上を層間絶縁
膜５によって覆われており、この層間絶縁膜５を貫通し
て下部電極２に達する第１のコンタクト孔６及び層間絶
縁膜５を貫通して上部電極４に達する第２のコンタクト
孔７がそれぞれ形成されている。そして、これらのコン
タクト孔６及び７を埋めるように、それぞれ配線層から
成り、下部電極２に接続される第１の電極配線８と上部
電極４に接続される第２の電極配線９が形成されてい
る。The capacitive element 10 is covered with an interlayer insulating film 5 and penetrates the interlayer insulating film 5 and the first contact hole 6 reaching the lower electrode 2 and the interlayer insulating film 5. Then, the second contact holes 7 reaching the upper electrode 4 are formed respectively. Then, a first electrode wiring 8 formed of a wiring layer and connected to the lower electrode 2 and a second electrode wiring 9 connected to the upper electrode 4 are formed so as to fill these contact holes 6 and 7. ing.
【００３４】これら第１及び第２の電極配線８及び９
は、例えば下層がチタン膜、上層がアルミニウムを主成
分とするアルミニウム合金膜により形成された２層の積
層膜により構成される。These first and second electrode wirings 8 and 9
Is composed of, for example, a two-layer laminated film in which a lower layer is a titanium film and an upper layer is an aluminum alloy film containing aluminum as a main component.
【００３５】本実施の形態においては、特に上部電極４
を、結晶粒形状の異なる３層の導電膜４Ａ，４Ｂ，４Ｃ
を積層した積層膜により構成する。この積層膜を構成す
る導電膜４Ａ，４Ｂ，４Ｃは、多結晶構造を有する導電
膜とする。また、結晶粒形状は、アモルファス（非晶
質）、小さい結晶粒を有する構造、大きい結晶粒を有す
る構造、柱状結晶や針状結晶等の形態が考えられる。こ
のような各種の結晶粒形状から、少なくとも異なる２種
類以上の結晶粒形状を選択して、積層膜を構成する各導
電膜４Ａ，４Ｂ，４Ｃに割り当てる。これにより、上部
電極４内の粒界を介してのラジカル種やイオン種が結晶
粒形状の異なる導電膜の界面付近で阻止されて、容量絶
縁膜３へ染み込むことを防止できる。In the present embodiment, especially the upper electrode 4
Are three layers of conductive films 4A, 4B, 4C having different crystal grain shapes.
It is configured by a laminated film in which The conductive films 4A, 4B and 4C forming this laminated film are conductive films having a polycrystalline structure. The crystal grain shape may be amorphous, a structure having small crystal grains, a structure having large crystal grains, a columnar crystal, a needle crystal, or the like. At least two or more different crystal grain shapes are selected from such various crystal grain shapes and assigned to the respective conductive films 4A, 4B, 4C forming the laminated film. As a result, it is possible to prevent radical species and ionic species from interposing in the upper electrode 4 through the grain boundaries near the interface between the conductive films having different crystal grain shapes and soaking into the capacitive insulating film 3.
【００３６】導電膜の結晶粒形状は、導電膜の成膜工程
における各種条件を選定したり、導電膜の材料を選定す
ることにより、特定の結晶粒形状に制御することができ
る。The crystal grain shape of the conductive film can be controlled to a specific crystal grain shape by selecting various conditions in the film forming process of the conductive film or by selecting the material of the conductive film.
【００３７】例えばスパッタ法により成膜する場合に
は、例えばＡｒガスの流量や圧力等の条件を変えること
により結晶粒形状を変更することが可能である。蒸着法
やＭＯＣＶＤ法により成膜する場合にも各種成膜条件の
変更により、同様に結晶粒形状を変更することが可能で
ある。For example, when forming a film by a sputtering method, it is possible to change the crystal grain shape by changing the conditions such as the flow rate and pressure of Ar gas. Even when the film is formed by the vapor deposition method or the MOCVD method, the crystal grain shape can be similarly changed by changing the various film forming conditions.
【００３８】また、導電膜の材料としては、例えばアル
ミ、タングステン、モリブデン、チタン、タンタルから
選ばれた金属や、この金属の窒化物又は酸化物を用いる
ことができる。そして、好ましくは上述の選ばれた金属
を用いた金属膜と、この金属の窒化物膜又は酸化物膜に
よって３層の導電膜４Ａ，４Ｂ，４Ｃを形成し、積層膜
を構成する。As the material of the conductive film, for example, a metal selected from aluminum, tungsten, molybdenum, titanium and tantalum, or a nitride or oxide of this metal can be used. Then, preferably, a metal film using the above-mentioned selected metal and a nitride film or an oxide film of this metal are formed into three layers of conductive films 4A, 4B and 4C to form a laminated film.
【００３９】例えばアルミ膜やチタン膜は大きい結晶粒
を有し、窒化チタン膜等は針状の結晶構造を有するの
で、これらは結晶粒形状が異なっている。For example, the aluminum film and the titanium film have large crystal grains, and the titanium nitride film and the like have a needle-shaped crystal structure, so that they have different crystal grain shapes.
【００４０】例えば下層の導電膜４Ａを窒化チタン膜、
真ん中の導電膜４Ｂをチタン膜、上層の導電膜４Ｃを窒
化チタン膜とすることができる。この場合、窒化チタン
膜は針状の結晶構造を有し、チタン膜は大きい結晶粒を
有するので、互いに結晶粒形状が異なっている。これに
より、ドライエッチング工程において上部電極４の粒界
を介してラジカル種やイオン種が容量絶縁膜３へ染み込
むことを防止できる。For example, the lower conductive film 4A is a titanium nitride film,
The middle conductive film 4B may be a titanium film and the upper conductive film 4C may be a titanium nitride film. In this case, the titanium nitride film has a needle-shaped crystal structure, and the titanium film has large crystal grains, so that the crystal grain shapes are different from each other. As a result, it is possible to prevent radical species and ionic species from permeating into the capacitive insulating film 3 through the grain boundaries of the upper electrode 4 in the dry etching process.
【００４１】また、上部電極４の積層膜４Ａ，４Ｂ，４
Ｃの総膜厚を１００〜２００ｎｍの範囲内とすることが
望ましい。例えば窒化チタン膜４Ａ：４０ｎｍ、チタン
膜４Ｂ：１００ｎｍ、窒化チタン膜４Ｃ：６０ｎｍとす
る。Further, the laminated films 4A, 4B, 4 of the upper electrode 4
It is desirable that the total film thickness of C be within the range of 100 to 200 nm. For example, the titanium nitride film 4A: 40 nm, the titanium film 4B: 100 nm, and the titanium nitride film 4C: 60 nm.
【００４２】続いて、図１に示した半導体装置の製造方
法について、図２Ａ〜図３Ｆの断面図を参照して説明す
る。まず、図２Ａに示すように、基板１の上に、下部電
極となる窒化チタン膜２Ｘ、そして容量絶縁膜となる高
誘電体膜３Ｘを順次形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to the sectional views of FIGS. 2A to 3F. First, as shown in FIG. 2A, a titanium nitride film 2X to be a lower electrode and a high dielectric film 3X to be a capacitor insulating film are sequentially formed on a substrate 1.
【００４３】そして、上部電極となる窒化チタン膜４
Ａ、チタン膜４Ｂ、窒化チタン膜４Ｃをスパッタ法にて
順次形成する。このとき、同一装置で連続して成膜して
積層膜を形成することが望ましい。また、前述したよう
に積層膜の総膜厚を１００〜２００ｎｍの範囲内とする
ように、即ち例えば窒化チタン膜４Ａ：４０ｎｍ、チタ
ン膜４Ｂ：１００ｎｍ、窒化チタン膜４Ｃ：６０ｎｍと
するように成膜する。Then, the titanium nitride film 4 serving as the upper electrode
A, a titanium film 4B, and a titanium nitride film 4C are sequentially formed by a sputtering method. At this time, it is desirable to form a laminated film by continuously forming films using the same device. Further, as described above, the total film thickness of the laminated film is set within the range of 100 to 200 nm, that is, the titanium nitride film 4A: 40 nm, the titanium film 4B: 100 nm, and the titanium nitride film 4C: 60 nm, for example. To film.
【００４４】次に、図２Ｂに示すように、フォトレジス
トマスクを用いて、上部電極となる窒化チタン膜４Ａ、
チタン膜４Ｂ、窒化チタン膜４Ｃをパターニングして、
積層膜から成る上部電極４（４Ａ，４Ｂ，４Ｃ）を形成
する。このときのエッチング加工においては、連続して
加工を行うことが望ましい。Next, as shown in FIG. 2B, using a photoresist mask, a titanium nitride film 4A serving as an upper electrode,
By patterning the titanium film 4B and the titanium nitride film 4C,
The upper electrode 4 (4A, 4B, 4C) made of a laminated film is formed. In the etching process at this time, it is desirable to perform the process continuously.
【００４５】次に、図２Ｃに示すように、上部電極４
（４Ａ，４Ｂ，４Ｃ）を含む領域を覆うフォトレジスト
マスクを用い、誘電体膜３Ｘをパターニングして容量絶
縁膜３を形成する。さらに、上部電極４（４Ａ，４Ｂ，
４Ｃ）と容量絶縁膜３を含む領域を覆うフォトレジスト
マスクを用いて、第１の窒化チタン膜２Ｘをパターニン
グして下部電極２を形成する。Next, as shown in FIG. 2C, the upper electrode 4
The dielectric film 3X is patterned using the photoresist mask covering the region including (4A, 4B, 4C) to form the capacitive insulating film 3. Furthermore, the upper electrode 4 (4A, 4B,
4C) and a photoresist mask covering a region including the capacitive insulating film 3 are used to pattern the first titanium nitride film 2X to form the lower electrode 2.
【００４６】次に、図３Ｄに示すように、基板１上に層
間絶縁膜５を形成し、エッチバック法もしくはＣＭＰ法
による平坦化を行い、さらに積み増し層間絶縁膜５を形
成する。Next, as shown in FIG. 3D, an interlayer insulating film 5 is formed on the substrate 1, flattened by an etch back method or a CMP method, and further stacked to form an interlayer insulating film 5.
【００４７】次に、図３Ｅに示すように、層間絶縁膜５
を貫通して下部電極２に達する第１のコンタクト孔６
と、層間絶縁膜５を貫通して上部電極４に達する第２の
コンタクト孔７とをドライエッチングにより形成する。Next, as shown in FIG. 3E, the interlayer insulating film 5 is formed.
A first contact hole 6 penetrating through to reach the lower electrode 2
Then, a second contact hole 7 penetrating the interlayer insulating film 5 and reaching the upper electrode 4 is formed by dry etching.
【００４８】ここで、このドライエッチング工程の前後
の状態を、それぞれ図４Ａ及び図４Ｂに示す。図４Ａ及
び図４Ｂは、図１の半導体装置の要部（上部電極４付
近）の拡大断面図である。図４Ａに示すように、層間絶
縁膜５上にコンタクト孔を形成するためのパターンのフ
ォトレジストマスク１１を形成する。このフォトレジス
トマスク１１をマスクとして用いて、図４Ｂに示すよう
に、層間絶縁膜５に対してドライエッチングを行う。Here, the states before and after the dry etching process are shown in FIGS. 4A and 4B, respectively. 4A and 4B are enlarged cross-sectional views of the main part (near the upper electrode 4) of the semiconductor device of FIG. As shown in FIG. 4A, a photoresist mask 11 having a pattern for forming a contact hole is formed on the interlayer insulating film 5. Using this photoresist mask 11 as a mask, the interlayer insulating film 5 is dry-etched as shown in FIG. 4B.
【００４９】図４Ｂより、エッチング工程の後では、上
部電極４（４Ａ，４Ｂ，４Ｃ）に達する第２のコンタク
ト孔７が開口され、上部電極４の表面が露出している。
そして、オーバーエッチングにより上部電極４の表面が
ガスプラズマにさらされるが、上部電極４が上述した３
層４Ａ，４Ｂ，４Ｃの導電膜の積層構造であるため、上
部電極４の粒界を介してラジカル種やイオン種が容量絶
縁膜３へ染み込むことを防止できる。As shown in FIG. 4B, after the etching process, the second contact hole 7 reaching the upper electrode 4 (4A, 4B, 4C) is opened, and the surface of the upper electrode 4 is exposed.
Then, the surface of the upper electrode 4 is exposed to the gas plasma by overetching, but the upper electrode 4 is exposed to the above-mentioned 3
Because of the laminated structure of the conductive films of the layers 4A, 4B, and 4C, it is possible to prevent radical species and ionic species from soaking into the capacitive insulating film 3 through the grain boundaries of the upper electrode 4.
【００５０】次に、表面に全面的にチタン膜及びアルミ
ニウム合金膜を順次成膜する。その後、各コンタクト孔
６，７及びその周囲を覆うフォトレジストマスクを用い
てチタン膜及びアルミニウム合金膜をパターニングする
ことにより、図３Ｆに示すように下部電極２に接続され
る第１の電極配線８と、上部電極４に接続される第２の
電極配線９とを形成する。これにより、容量素子１０が
完成する。このようにして図１に示した半導体装置を製
造することができる。Next, a titanium film and an aluminum alloy film are sequentially formed on the entire surface. After that, the titanium film and the aluminum alloy film are patterned using the photoresist masks that cover the contact holes 6 and 7 and the periphery thereof, so that the first electrode wiring 8 connected to the lower electrode 2 as shown in FIG. 3F. And a second electrode wiring 9 connected to the upper electrode 4 are formed. As a result, the capacitive element 10 is completed. In this way, the semiconductor device shown in FIG. 1 can be manufactured.
【００５１】尚、図３Ｆでは、記載を簡単にするため
に、第１の電極配線８及び第２の電極配線９が単層であ
るかのように図示されているが、前述したようにチタン
膜とアルミニウム合金膜とからなる２層の積層膜等で構
成されるのが一般的である。In FIG. 3F, the first electrode wiring 8 and the second electrode wiring 9 are illustrated as if they are a single layer for the sake of simplicity, but as described above, titanium is used. It is generally composed of a two-layer laminated film including a film and an aluminum alloy film.
【００５２】上述の本実施の形態によれば、容量素子１
０の上部電極４が、３層の導電膜４Ａ，４Ｂ，４Ｃから
成る積層膜によって構成され、真ん中の導電膜（例えば
チタン膜）４Ｂと上下の導電膜（例えば窒化チタン膜）
４Ａ，４Ｃとが結晶粒形状の異なる膜であることによ
り、層間絶縁膜５を貫通して上部電極４に達する第２の
コンタクト孔６を形成する際に、層間絶縁膜５の膜厚ば
らつき及びエッチング速度ばらつきを考慮した過剰なオ
ーバーエッチングを行っても、上部電極４の粒界を介し
てラジカル種やイオン種が容量絶縁膜３へ染み込むこと
がなくなる。これにより、容量絶縁膜３の電気的特性劣
化を防止して、容量絶縁膜３の高い信頼性を確保するこ
とができる。According to the above-described present embodiment, the capacitive element 1
The upper electrode 4 of 0 is composed of a laminated film composed of three layers of conductive films 4A, 4B, and 4C, and the conductive film in the middle (for example, titanium film) 4B and the conductive films above and below (for example, titanium nitride film)
Since 4A and 4C are films having different crystal grain shapes, when the second contact hole 6 that penetrates the interlayer insulating film 5 and reaches the upper electrode 4 is formed, variation in film thickness of the interlayer insulating film 5 and Even if excessive over-etching is performed in consideration of variations in etching rate, radical species or ionic species will not permeate into the capacitive insulating film 3 through the grain boundaries of the upper electrode 4. As a result, it is possible to prevent deterioration of the electrical characteristics of the capacitive insulating film 3 and ensure high reliability of the capacitive insulating film 3.
【００５３】従って、信頼性の高い容量素子１０を備え
た半導体装置を実現することができる。Therefore, it is possible to realize a semiconductor device including the highly reliable capacitor element 10.
【００５４】上述の実施の形態では、半導体装置の容量
素子１０の部分について説明したが、基板１の図示しな
い他の部分には、バイポーラトランジスタ素子やＭＯＳ
トランジスタ素子、ＤＲＡＭをはじめとしたメモリセル
等が形成される。In the above-described embodiments, the portion of the capacitive element 10 of the semiconductor device has been described. However, in other portions of the substrate 1 not shown, bipolar transistor elements and MOS are provided.
A memory cell such as a transistor element and a DRAM is formed.
【００５５】尚、上述の実施の形態では、上部電極４が
３層の導電膜４Ａ，４Ｂ，４Ｃから成る構成であった
が、積層膜はその他の構成も可能である。本発明におい
ては、少なくとも２層以上の結晶粒形状の異なる導電膜
を積層した積層膜により上部電極を構成すればよい。例
えば金属膜とその金属の酸化膜又は窒化膜との２層のみ
から成る積層膜としても、結晶粒形状が異なるので、オ
ーバーエッチングによる容量絶縁膜の電気的特性の劣化
を防止することができる。In the above-mentioned embodiment, the upper electrode 4 is composed of the three layers of conductive films 4A, 4B and 4C, but the laminated film may have another structure. In the present invention, the upper electrode may be composed of a laminated film in which at least two conductive films having different crystal grain shapes are laminated. For example, even in a laminated film including only two layers of a metal film and an oxide film or a nitride film of the metal, since the crystal grain shapes are different, it is possible to prevent the electrical characteristics of the capacitive insulating film from being deteriorated due to overetching.
【００５６】尚、積層膜を構成する導電膜が３層以上の
場合は、材料や結晶粒形状が同じ導電膜を含んでいても
よい。上述した実施の形態の場合には、下層の導電膜４
Ａと上層の導電膜４Ｃを同じ導電膜（例えば窒化チタン
膜）とすることができる。When the conductive film forming the laminated film has three or more layers, the conductive film may have the same material and crystal grain shape. In the case of the above-described embodiment, the lower conductive film 4
A and the upper conductive film 4C can be the same conductive film (for example, a titanium nitride film).
【００５７】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。The present invention is not limited to the above-mentioned embodiments, and various other configurations can be adopted without departing from the gist of the present invention.
【００５８】[0058]
【発明の効果】上述の本発明によれば、層間絶縁膜を貫
通して上部電極に達するコンタクト孔を形成する際に、
オーバーエッチングを行っても、上部電極の粒界を介し
てラジカル種やイオン種が容量絶縁膜へ染み込むことが
なくなり、容量絶縁膜の電気的特性劣化を防止して、容
量絶縁膜に高い信頼性を確保することができる。従っ
て、本発明により、信頼性の高い容量素子を備えた半導
体装置を実現することができる。According to the present invention described above, when forming a contact hole penetrating the interlayer insulating film and reaching the upper electrode,
Even if over-etching is performed, radical species and ionic species do not soak into the capacitive insulating film through the grain boundaries of the upper electrode, preventing deterioration of the electrical characteristics of the capacitive insulating film and ensuring high reliability of the capacitive insulating film. Can be secured. Therefore, according to the present invention, a semiconductor device including a highly reliable capacitor element can be realized.
【図１】本発明の一実施の形態の容量素子を備えた半導
体装置の概略構成図（断面図）である。FIG. 1 is a schematic configuration diagram (cross-sectional view) of a semiconductor device including a capacitive element according to an embodiment of the present invention.
【図２】Ａ〜Ｃ 図１の半導体装置の製造工程を示す工
程図である。2A to 2C are process diagrams showing a manufacturing process of the semiconductor device of FIG.
【図３】Ｄ〜Ｆ 図１の半導体装置の製造工程を示す工
程図である。3A to 3F are process drawings showing manufacturing processes of the semiconductor device of FIG.
【図４】Ａ、Ｂ 図１の半導体装置のドライエッチング
工程前後の状態を示す拡大断面図である。4A and 4B are enlarged cross-sectional views showing states before and after the dry etching process of the semiconductor device of FIG.
【図５】従来の容量素子を備えた半導体装置の概略構成
図（断面図）である。FIG. 5 is a schematic configuration diagram (cross-sectional view) of a semiconductor device including a conventional capacitive element.
【図６】Ａ〜Ｃ 図５の半導体装置の製造工程を示す工
程図である。6A to 6C are process diagrams showing a manufacturing process of the semiconductor device of FIGS.
【図７】Ｄ〜Ｆ 図５の半導体装置の製造工程を示す工
程図である。7A to 7D are process drawings showing manufacturing processes of the semiconductor device of FIGS.
【図８】Ａ、Ｂ 図５の半導体装置のドライエッチング
工程前後の状態を示す拡大断面図である。8A and 8B are enlarged cross-sectional views showing states before and after the dry etching process of the semiconductor device of FIG.
１ 基板、２ 下部電極、３ 容量絶縁膜、４ 上部電
極、５ 層間絶縁膜、６第１のコンタクト孔、７ 第２
のコンタクト孔、８ 第１の電極配線、９ 第２の電極
配線、１０ 容量素子（キャパシタ）、１１ フォトレ
ジストマスク1 substrate, 2 lower electrode, 3 capacitance insulating film, 4 upper electrode, 5 interlayer insulating film, 6 first contact hole, 7 second
Contact hole, 8 first electrode wiring, 9 second electrode wiring, 10 capacitive element (capacitor), 11 photoresist mask
フロントページの続き Ｆターム(参考） 5F033 HH08 HH18 HH19 HH20 HH21 HH32 HH33 HH35 KK08 KK18 KK19 KK20 KK21 KK32 KK33 KK35 LL08 MM05 MM08 MM12 MM13 NN06 NN07 PP11 PP15 PP19 QQ09 QQ11 QQ31 QQ37 QQ48 VV10 VV16 WW02 XX01 XX28 5F038 AC05 AC15 EZ15 EZ20 5F083 AD21 AD51 GA21 GA27 JA06 JA33 JA36 JA39 JA40 PR40Continued front page F term (reference) 5F033 HH08 HH18 HH19 HH20 HH21 HH32 HH33 HH35 KK08 KK18 KK19 KK20 KK21 KK32 KK33 KK35 LL08 MM05 MM08 MM12 MM13 NN06 NN07 PP11 PP15 PP19 QQ09 QQ11 QQ31 QQ37 QQ48 VV10 VV16 WW02 XX01 XX28 5F038 AC05 AC15 EZ15 EZ20 5F083 AD21 AD51 GA21 GA27 JA06 JA33 JA36 JA39 JA40 PR40
Claims (10)
た容量絶縁膜と、該容量絶縁膜の上に形成された上部電
極とを備えた容量素子を有する半導体装置であって、 上記上部電極は、多結晶構造を有し、少なくとも２層以
上の結晶粒形状の異なる導電膜を積層した積層膜から構
成されていることを特徴とする半導体装置。1. A semiconductor device having a capacitive element including a lower electrode, a capacitive insulating film formed on the lower electrode, and an upper electrode formed on the capacitive insulating film, the semiconductor device comprising: The semiconductor device, wherein the upper electrode has a polycrystalline structure and is composed of a laminated film in which at least two or more conductive films having different crystal grain shapes are laminated.
タングステン、モリブデン、チタン、タンタルから選ば
れる１種以上の金属膜と、該金属の窒化物膜又は酸化物
膜とから構成されることを特徴とする請求項１に記載の
半導体装置。2. The laminated film of the upper electrode is made of aluminum,
2. The semiconductor device according to claim 1, comprising at least one metal film selected from tungsten, molybdenum, titanium, and tantalum, and a nitride film or an oxide film of the metal.
ン・チタン・窒化チタンの３層により構成されることを
特徴とする請求項１に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the laminated film of the upper electrode is composed of three layers of titanium nitride, titanium and titanium nitride.
１００〜２００ｎｍの範囲内であることを特徴とする請
求項１に記載の半導体装置。4. The total film thickness of the laminated film of the upper electrode is:
The semiconductor device according to claim 1, wherein the semiconductor device is in the range of 100 to 200 nm.
た容量絶縁膜と、該容量絶縁膜の上に形成された上部電
極とを備えた容量素子を有する半導体装置を製造する方
法であって、 基板上に、上記下部電極となる導電膜、誘電体膜を順次
形成する工程と、 上記誘電体膜上に、少なくとも２層以上の結晶粒形状の
異なる導電膜を順次成膜して積層膜を形成する工程と、 上記積層膜をパターニングして上記上部電極を形成する
工程と、 上記誘電体膜、上記下部電極となる導電膜を順次パター
ニングして上記容量絶縁膜及び上記下部電極を形成する
工程と、 上記容量素子を覆って層間絶縁膜を形成する工程と、 上記層間絶縁膜に上記下部電極に達する第１のコンタク
ト孔及び上記上部電極に達する第２のコンタクト孔をそ
れぞれ形成する工程と、 表面を覆って電極配線層を形成し、該電極配線層をパタ
ーニングして、上記第１のコンタクト孔内及び上記第２
のコンタクト孔内にそれぞれ上記下部電極及び上記上部
電極に接続される電極配線を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device having a capacitive element including a lower electrode, a capacitive insulating film formed on the lower electrode, and an upper electrode formed on the capacitive insulating film. There is a step of sequentially forming a conductive film to be the lower electrode and a dielectric film on a substrate, and at least two or more conductive films having different crystal grain shapes are sequentially formed on the dielectric film. A step of forming a laminated film; a step of patterning the laminated film to form the upper electrode; and a step of sequentially patterning the dielectric film and a conductive film to be the lower electrode to form the capacitive insulating film and the lower electrode. Forming step, forming an interlayer insulating film covering the capacitive element, and forming a first contact hole reaching the lower electrode and a second contact hole reaching the upper electrode in the interlayer insulating film, respectively. Process, An electrode wiring layer is formed so as to cover the surface, the electrode wiring layer is patterned, and the inside of the first contact hole and the second contact hole are formed.
And forming electrode wirings connected to the lower electrode and the upper electrode, respectively, in the contact hole.
膜、並びに上記積層膜を連続して成膜することを特徴と
する請求項５に記載の半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 5, wherein the conductive film to be the lower electrode, the dielectric film, and the laminated film are continuously formed.
いて、上記積層膜を構成する導電膜を一括してパターニ
ングすることを特徴とする請求項５に記載の半導体装置
の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein in the step of patterning the laminated film, the conductive films forming the laminated film are collectively patterned.
タングステン、モリブデン、チタン、タンタルから選ば
れる１種以上の金属膜と、該金属の窒化物膜又は酸化物
膜とから構成されることを特徴とする請求項５に記載の
半導体装置の製造方法。8. The laminated film of the upper electrode is made of aluminum,
6. The method of manufacturing a semiconductor device according to claim 5, wherein the method comprises a metal film of at least one selected from tungsten, molybdenum, titanium, and tantalum, and a nitride film or an oxide film of the metal.
ン・チタン・窒化チタンの３層により構成されることを
特徴とする請求項５に記載の半導体装置の製造方法。9. The method for manufacturing a semiconductor device according to claim 5, wherein the laminated film of the upper electrode is composed of three layers of titanium nitride, titanium and titanium nitride.
が、１００〜２００ｎｍの範囲内であることを特徴とす
る請求項５に記載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 5, wherein the total film thickness of the laminated film of the upper electrode is within a range of 100 to 200 nm.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011166032A (en) * | 2010-02-12 | 2011-08-25 | Sharp Corp | Semiconductor device and method of manufacturing the same |
| US8350311B2 (en) | 2009-12-25 | 2013-01-08 | Renesas Electronics Corporation | Semiconductor device |
| JP2013131749A (en) * | 2011-12-20 | 2013-07-04 | Imec | Metal-insulator-metal stack and method for manufacturing the same |
-
2002
- 2002-01-17 JP JP2002009001A patent/JP2003218214A/en active Pending
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