JP2003216103A - 表示装置 - Google Patents
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- JP2003216103A JP2003216103A JP2002014624A JP2002014624A JP2003216103A JP 2003216103 A JP2003216103 A JP 2003216103A JP 2002014624 A JP2002014624 A JP 2002014624A JP 2002014624 A JP2002014624 A JP 2002014624A JP 2003216103 A JP2003216103 A JP 2003216103A
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Abstract
(57)【要約】
【課題】 高い輝度データが設定されている光学素子
を、低い輝度データに書き換えるとき残像現象が見られ
ることがある。 【解決手段】 選択線SL10の信号がハイになると第
2のトランジスタTr11がオンされ、第3のトランジ
スタTr12のゲート電極に輝度データが設定され、O
LED10が発光する。選択線SL10の信号がローに
なって第2のトランジスタTr11がオフされても輝度
データが第3のトランジスタTr12のゲートに保持さ
れるのでOLED10は発光を維持する。リセット線R
S10の信号がハイになると第1のトランジスタTr1
0がオフされ、OLED10は第1の電源供給線PVd
d10から遮断されて消灯する。
を、低い輝度データに書き換えるとき残像現象が見られ
ることがある。 【解決手段】 選択線SL10の信号がハイになると第
2のトランジスタTr11がオンされ、第3のトランジ
スタTr12のゲート電極に輝度データが設定され、O
LED10が発光する。選択線SL10の信号がローに
なって第2のトランジスタTr11がオフされても輝度
データが第3のトランジスタTr12のゲートに保持さ
れるのでOLED10は発光を維持する。リセット線R
S10の信号がハイになると第1のトランジスタTr1
0がオフされ、OLED10は第1の電源供給線PVd
d10から遮断されて消灯する。
Description
【0001】
【発明の属する技術分野】本発明は、表示装置に関す
る。本発明は特に、アクティブマトリックス型表示装置
の表示品位を改善する技術に関する。
る。本発明は特に、アクティブマトリックス型表示装置
の表示品位を改善する技術に関する。
【0002】
【従来の技術】ノート型パーソナルコンピュータや携帯
端末の普及が進んでいる。現在、これらの表示装置に主
に使用されているのが液晶ディスプレイであり、次世代
平面表示パネルとして期待されているのが有機EL(El
ectro Luminescence)ディスプレイである。これらディ
スプレイの表示方法として中心に位置するのがアクティ
ブマトリックス駆動方式である。この方式を用いたディ
スプレイは、アクティブマトリックス型ディスプレイと
呼ばれ、画素は縦横に多数配置されマトリックス形状を
示し、各画素にはスイッチ素子が配置される。映像デー
タはスイッチ素子によって走査ラインごとに順次書き込
まれる。
端末の普及が進んでいる。現在、これらの表示装置に主
に使用されているのが液晶ディスプレイであり、次世代
平面表示パネルとして期待されているのが有機EL(El
ectro Luminescence)ディスプレイである。これらディ
スプレイの表示方法として中心に位置するのがアクティ
ブマトリックス駆動方式である。この方式を用いたディ
スプレイは、アクティブマトリックス型ディスプレイと
呼ばれ、画素は縦横に多数配置されマトリックス形状を
示し、各画素にはスイッチ素子が配置される。映像デー
タはスイッチ素子によって走査ラインごとに順次書き込
まれる。
【0003】有機ELディスプレイの実用化設計は草創
期にあり、様々な画素回路が提案されている。そのよう
な回路の一例として、特開2000−347621号公
報に開示されている画素回路について図5をもとに簡単
に説明する。
期にあり、様々な画素回路が提案されている。そのよう
な回路の一例として、特開2000−347621号公
報に開示されている画素回路について図5をもとに簡単
に説明する。
【0004】この回路は、2個のnチャネルトランジス
タである第1、2のトランジスタTr50、Tr51
と、1個のpチャネルトランジスタである第3のトラン
ジスタTr52と、光学素子であるOLED50と、選
択信号を送る選択線SL50と、電源供給線PVdd5
0と、輝度データを送るデータ線DL50と、リセット
線RS50を備える。
タである第1、2のトランジスタTr50、Tr51
と、1個のpチャネルトランジスタである第3のトラン
ジスタTr52と、光学素子であるOLED50と、選
択信号を送る選択線SL50と、電源供給線PVdd5
0と、輝度データを送るデータ線DL50と、リセット
線RS50を備える。
【0005】この回路の動作は、OLED50の輝度デ
ータの書込のために、選択線SL50の選択信号がハイ
になり、第1のトランジスタTr50がオンとなり、デ
ータ線DL50に流れる輝度データが第3のトランジス
タTr52のゲート電極に設定され、その輝度データに
応じた電流が流れてOLED50が発光する。選択線S
L50の選択信号がローになると第1のトランジスタT
r50がオフとなるが、第3のトランジスタTr52の
ゲート電位が維持され、その輝度データに応じた発光が
継続される。所定のタイミングでリセット線RS50の
信号がハイになると第2のトランジスタTr51がオン
になり、第3のトランジスタTr52のゲート電位が接
地電位と同電位になることによってOLED50が消灯
する。
ータの書込のために、選択線SL50の選択信号がハイ
になり、第1のトランジスタTr50がオンとなり、デ
ータ線DL50に流れる輝度データが第3のトランジス
タTr52のゲート電極に設定され、その輝度データに
応じた電流が流れてOLED50が発光する。選択線S
L50の選択信号がローになると第1のトランジスタT
r50がオフとなるが、第3のトランジスタTr52の
ゲート電位が維持され、その輝度データに応じた発光が
継続される。所定のタイミングでリセット線RS50の
信号がハイになると第2のトランジスタTr51がオン
になり、第3のトランジスタTr52のゲート電位が接
地電位と同電位になることによってOLED50が消灯
する。
【0006】
【発明が解決しようとする課題】ここで、光学素子の輝
度データが大きい場合、輝度データの書換時に小さな値
を設定しようとしても、前の大きな輝度データに対応す
る電荷が光学素子から抜けずに残ってしまい、正確な輝
度データの設定ができず残像現象が見られることがあ
る。特に、動きの速い動画を表示するときに見映えの低
下につながるおそれがある。また、画素部分の設計を簡
素にすることは、画素の高密度化を図る上で重要であ
る。昨今、種々の新たな回路構成が提案されているが、
画素部分に新たな素子や配線を加えればそれだけ開口率
の低下と装置の歩留まり低下を招く場合もある。
度データが大きい場合、輝度データの書換時に小さな値
を設定しようとしても、前の大きな輝度データに対応す
る電荷が光学素子から抜けずに残ってしまい、正確な輝
度データの設定ができず残像現象が見られることがあ
る。特に、動きの速い動画を表示するときに見映えの低
下につながるおそれがある。また、画素部分の設計を簡
素にすることは、画素の高密度化を図る上で重要であ
る。昨今、種々の新たな回路構成が提案されているが、
画素部分に新たな素子や配線を加えればそれだけ開口率
の低下と装置の歩留まり低下を招く場合もある。
【0007】本発明はこうした状況に鑑みなされたもの
であり、その目的は残像現象を低減するための新たな回
路を提案するものである。本発明の別の目的は、画素部
分の開口率を向上させることにある。本発明のさらに別
の目的は、装置の歩留まりを向上させることにある。
であり、その目的は残像現象を低減するための新たな回
路を提案するものである。本発明の別の目的は、画素部
分の開口率を向上させることにある。本発明のさらに別
の目的は、装置の歩留まりを向上させることにある。
【0008】
【課題を解決するための手段】本発明のある実施の形態
は表示装置である。この装置は、それぞれが光学素子と
その駆動素子を含む複数の画素回路に対して電力を供給
する経路上に設けられたスイッチ素子と、このスイッチ
素子を初期化期間オフ状態に制御する回路と、を含む。
「光学素子」として、有機発光ダイオード(Organic Li
ght Emitting Diode。以下、単に「OLED」と表記す
る。)が想定できるがこれに限る趣旨ではない。「駆動
素子」や「スイッチ素子」として、金属酸化膜(MO
S:MetalOxide Semiconductor )トランジスタや薄膜
トランジスタ(TFT:Thin FilmTransistor)が想定
できるが、これに限る趣旨ではない。「制御する回路」
は、光学素子への電力供給をリセットする機能をもつ回
路であってもよく、その意味で以下「リセット線駆動回
路」とも表記する。この形態によれば、残像現象を低減
できる。また、スイッチ素子が複数の画素回路に対する
電力供給を制御できるので、画素部分の開口率向上と装
置の歩留まり向上を実現できる。
は表示装置である。この装置は、それぞれが光学素子と
その駆動素子を含む複数の画素回路に対して電力を供給
する経路上に設けられたスイッチ素子と、このスイッチ
素子を初期化期間オフ状態に制御する回路と、を含む。
「光学素子」として、有機発光ダイオード(Organic Li
ght Emitting Diode。以下、単に「OLED」と表記す
る。)が想定できるがこれに限る趣旨ではない。「駆動
素子」や「スイッチ素子」として、金属酸化膜(MO
S:MetalOxide Semiconductor )トランジスタや薄膜
トランジスタ(TFT:Thin FilmTransistor)が想定
できるが、これに限る趣旨ではない。「制御する回路」
は、光学素子への電力供給をリセットする機能をもつ回
路であってもよく、その意味で以下「リセット線駆動回
路」とも表記する。この形態によれば、残像現象を低減
できる。また、スイッチ素子が複数の画素回路に対する
電力供給を制御できるので、画素部分の開口率向上と装
置の歩留まり向上を実現できる。
【0009】スイッチ素子は、複数の画素回路のいずれ
の開口部にも影響しない周辺領域に配置されてもよく、
駆動素子への輝度データの設定タイミングが共通の選択
信号で制御される複数の画素回路について共用されても
よいし、それぞれ個別に選択信号を送る複数の選択線に
対して1個のスイッチ素子が共用されてもよい。共通の
選択信号で制御される複数の画素回路がひとつの画素ラ
インを構成した上で、スイッチ素子は、隣接する複数の
画素ラインについて共用されてもよい。複数の画素回路
は異なる色に対応して複数種に分類されてもよく、スイ
ッチ素子を制御する回路は、それら複数種に対して個別
に初期化期間を設定してもよい。電力を供給する経路
は、選択信号の経路に対して平行に配置されてもよい。
の開口部にも影響しない周辺領域に配置されてもよく、
駆動素子への輝度データの設定タイミングが共通の選択
信号で制御される複数の画素回路について共用されても
よいし、それぞれ個別に選択信号を送る複数の選択線に
対して1個のスイッチ素子が共用されてもよい。共通の
選択信号で制御される複数の画素回路がひとつの画素ラ
インを構成した上で、スイッチ素子は、隣接する複数の
画素ラインについて共用されてもよい。複数の画素回路
は異なる色に対応して複数種に分類されてもよく、スイ
ッチ素子を制御する回路は、それら複数種に対して個別
に初期化期間を設定してもよい。電力を供給する経路
は、選択信号の経路に対して平行に配置されてもよい。
【0010】本発明の別の形態もまた表示装置である。
この装置は、それぞれが光学素子とその駆動素子を含む
複数の画素回路に対して電力を供給する経路が、その駆
動素子への輝度データの設定タイミングを決定する選択
信号の経路に対して平行に配置される。「平行」は、電
力供給の経路と選択信号の経路とが厳密に平行である場
合に限らず、実質的に平行である状態も含む。この形態
によれば、電力供給の経路の実装が容易であり、また、
回路構成および配線を簡素化できるので、画素部分の開
口率向上と装置の歩留まり向上を実現できる。
この装置は、それぞれが光学素子とその駆動素子を含む
複数の画素回路に対して電力を供給する経路が、その駆
動素子への輝度データの設定タイミングを決定する選択
信号の経路に対して平行に配置される。「平行」は、電
力供給の経路と選択信号の経路とが厳密に平行である場
合に限らず、実質的に平行である状態も含む。この形態
によれば、電力供給の経路の実装が容易であり、また、
回路構成および配線を簡素化できるので、画素部分の開
口率向上と装置の歩留まり向上を実現できる。
【0011】なお、以上の構成要素の任意の組合せや組
み替えもまた、本発明の態様として有効である。
み替えもまた、本発明の態様として有効である。
【0012】
【発明の実施の形態】実施の形態においては、表示装置
としてアクティブマトリックス型有機ELディスプレイ
を想定する。以下、残像現象の低減、画素の高密度化、
画素開口率の向上、装置の歩留まり向上を実現する新し
い回路を提案する。
としてアクティブマトリックス型有機ELディスプレイ
を想定する。以下、残像現象の低減、画素の高密度化、
画素開口率の向上、装置の歩留まり向上を実現する新し
い回路を提案する。
【0013】(第1実施形態)本実施形態においては、
電源供給線を画素ラインごとに共用するとともに、その
電源供給線による画素ラインごとの電力供給のオンオフ
を切り替えるスイッチ素子が画素領域の周辺に設けられ
ている。このスイッチ素子を所定のタイミングでオフに
することによってその画素ラインを消灯できる。これに
より、光学素子への電荷残りを解消することができる。
また、電源供給線を選択線と平行に配線し、さらに、電
源供給線の共用と、スイッチ素子の周辺領域への設置に
よって、開口率の向上、装置の歩留まり向上が望める。
電源供給線を画素ラインごとに共用するとともに、その
電源供給線による画素ラインごとの電力供給のオンオフ
を切り替えるスイッチ素子が画素領域の周辺に設けられ
ている。このスイッチ素子を所定のタイミングでオフに
することによってその画素ラインを消灯できる。これに
より、光学素子への電荷残りを解消することができる。
また、電源供給線を選択線と平行に配線し、さらに、電
源供給線の共用と、スイッチ素子の周辺領域への設置に
よって、開口率の向上、装置の歩留まり向上が望める。
【0014】図1は、本実施形態における表示装置の1
画素分の回路構成を示す図である。第1の電源供給線P
Vdd10は、画素回路Pix10を含む複数の画素回
路に電力を供給する。第1の電源供給線PVdd10か
ら画素回路Pix10に電力を供給する経路である第2
の電源供給線PVdd11上には、電力供給をオンオフ
するスイッチ素子としての第1のトランジスタTr10
が設けられている。第1のトランジスタTr10はpチ
ャネルトランジスタであり、そのゲート電極が電力供給
のオンオフを制御する回路に接続され、ソース電極が第
1の電源供給線PVdd10に接続され、ドレイン電極
が画素回路Pix10に接続されている。
画素分の回路構成を示す図である。第1の電源供給線P
Vdd10は、画素回路Pix10を含む複数の画素回
路に電力を供給する。第1の電源供給線PVdd10か
ら画素回路Pix10に電力を供給する経路である第2
の電源供給線PVdd11上には、電力供給をオンオフ
するスイッチ素子としての第1のトランジスタTr10
が設けられている。第1のトランジスタTr10はpチ
ャネルトランジスタであり、そのゲート電極が電力供給
のオンオフを制御する回路に接続され、ソース電極が第
1の電源供給線PVdd10に接続され、ドレイン電極
が画素回路Pix10に接続されている。
【0015】画素回路Pix10は、輝度データの書込
を制御するスイッチ素子としての第2のトランジスタT
r11、駆動素子としての第3のトランジスタTr1
2、および光学素子としてのOLED10を含む。デー
タ線DL10は、第3のトランジスタTr12に設定す
べき輝度データの信号を流す。選択線SL10は、OL
ED10を発光させるタイミングで第2のトランジスタ
Tr11を活性化させる選択信号を流す。第2の電源供
給線PVdd11は、選択線SL10と平行に配線され
る。リセット線RS10は、第1のトランジスタTr1
0のオンオフを制御するリセット信号を流す。
を制御するスイッチ素子としての第2のトランジスタT
r11、駆動素子としての第3のトランジスタTr1
2、および光学素子としてのOLED10を含む。デー
タ線DL10は、第3のトランジスタTr12に設定す
べき輝度データの信号を流す。選択線SL10は、OL
ED10を発光させるタイミングで第2のトランジスタ
Tr11を活性化させる選択信号を流す。第2の電源供
給線PVdd11は、選択線SL10と平行に配線され
る。リセット線RS10は、第1のトランジスタTr1
0のオンオフを制御するリセット信号を流す。
【0016】第2のトランジスタTr11はnチャネル
トランジスタであり、そのゲート電極が選択線SL10
に接続され、ソース電極(またはドレイン電極)がデー
タ線DL10に接続され、ドレイン電極(またはソース
電極)が第3のトランジスタTr12のゲート電極に接
続される。第3のトランジスタTr12はpチャネルト
ランジスタであるとともに、ソース電極が第2の電源供
給線PVdd11に接続され、ドレイン電極がOLED
10のアノード電極に接続される。OLED10のカソ
ード電極は接地電位と同電位とされる。
トランジスタであり、そのゲート電極が選択線SL10
に接続され、ソース電極(またはドレイン電極)がデー
タ線DL10に接続され、ドレイン電極(またはソース
電極)が第3のトランジスタTr12のゲート電極に接
続される。第3のトランジスタTr12はpチャネルト
ランジスタであるとともに、ソース電極が第2の電源供
給線PVdd11に接続され、ドレイン電極がOLED
10のアノード電極に接続される。OLED10のカソ
ード電極は接地電位と同電位とされる。
【0017】以上の構成によってなされる動作手順を以
下説明する。まず、選択線SL10における選択信号が
ハイになって第2のトランジスタTr11がオンになる
と、データ線DL10の電位と第3のトランジスタTr
12のゲート電位が同電位になり、データ線DL10に
流れる負論理の輝度データが第3のトランジスタTr1
2のゲート電極に設定される。第3のトランジスタTr
12のゲートソース電圧に応じた電流が第2の電源供給
線PVdd11からドレイン電極側に流れ、その電流量
に応じた光強度でOLED10が発光する。選択線SL
10の選択信号がローになって第2のトランジスタTr
11がオフになっても、その輝度データが第2のトラン
ジスタTr11のドレイン電極(またはソース電極)と
第3のトランジスタTr12のゲート電極の間にフロー
ティング状態で保持されるので、その輝度データに応じ
たOLED10の発光が維持される。
下説明する。まず、選択線SL10における選択信号が
ハイになって第2のトランジスタTr11がオンになる
と、データ線DL10の電位と第3のトランジスタTr
12のゲート電位が同電位になり、データ線DL10に
流れる負論理の輝度データが第3のトランジスタTr1
2のゲート電極に設定される。第3のトランジスタTr
12のゲートソース電圧に応じた電流が第2の電源供給
線PVdd11からドレイン電極側に流れ、その電流量
に応じた光強度でOLED10が発光する。選択線SL
10の選択信号がローになって第2のトランジスタTr
11がオフになっても、その輝度データが第2のトラン
ジスタTr11のドレイン電極(またはソース電極)と
第3のトランジスタTr12のゲート電極の間にフロー
ティング状態で保持されるので、その輝度データに応じ
たOLED10の発光が維持される。
【0018】この画素ラインを初期化するときに、その
初期化の期間、第1のトランジスタTr10をオフにす
る。すなわち、選択線SL10の選択信号が次にハイに
なる前の所定のタイミングにおいて、リセット線RS1
0のリセット信号がハイになって第1のトランジスタT
r10がオフにされ、画素回路Pix10への電力供給
が遮断される。その結果、OLED10は、第1の電源
供給線PVdd10と切り離されて消灯する。再びリセ
ット線RS10のリセット信号がローになり、選択線S
L10の選択信号がハイになるまで消灯が維持される。
これにより、光学素子への電荷残りを解消して残像現象
を改善することができる。
初期化の期間、第1のトランジスタTr10をオフにす
る。すなわち、選択線SL10の選択信号が次にハイに
なる前の所定のタイミングにおいて、リセット線RS1
0のリセット信号がハイになって第1のトランジスタT
r10がオフにされ、画素回路Pix10への電力供給
が遮断される。その結果、OLED10は、第1の電源
供給線PVdd10と切り離されて消灯する。再びリセ
ット線RS10のリセット信号がローになり、選択線S
L10の選択信号がハイになるまで消灯が維持される。
これにより、光学素子への電荷残りを解消して残像現象
を改善することができる。
【0019】なお、第1のトランジスタTr10からO
LED10までの距離が比較的長い場合、第2の電源供
給線PVdd11に残存する電荷によって第1のトラン
ジスタTr10をオフしてから即座にはOLED10が
消灯しない。したがって、OLED10を消灯させるべ
きタイミングよりもそれだけ早く第1のトランジスタT
r10をオフにできる。これにより電力供給時間を短縮
させて省電力化を図ることができる。
LED10までの距離が比較的長い場合、第2の電源供
給線PVdd11に残存する電荷によって第1のトラン
ジスタTr10をオフしてから即座にはOLED10が
消灯しない。したがって、OLED10を消灯させるべ
きタイミングよりもそれだけ早く第1のトランジスタT
r10をオフにできる。これにより電力供給時間を短縮
させて省電力化を図ることができる。
【0020】図2は、本実施形態の表示装置の4画素分
の画素回路とその周辺回路の構成を示す図である。リセ
ット線駆動回路100は、リセット信号を生成して第
1、2のリセット線RS10、RS11に流す。データ
線駆動回路102は、データ信号を生成して第1、2の
データ線DL10、DL11に流す。選択線駆動回路1
04は、選択信号を生成して選択線SL10、SL11
に流す。画素領域106は、複数の画素回路で構成され
る。本図においては第1〜4の画素回路Pix10、P
ix11、Pix20、Pix21が画素領域106に
含まれる。
の画素回路とその周辺回路の構成を示す図である。リセ
ット線駆動回路100は、リセット信号を生成して第
1、2のリセット線RS10、RS11に流す。データ
線駆動回路102は、データ信号を生成して第1、2の
データ線DL10、DL11に流す。選択線駆動回路1
04は、選択信号を生成して選択線SL10、SL11
に流す。画素領域106は、複数の画素回路で構成され
る。本図においては第1〜4の画素回路Pix10、P
ix11、Pix20、Pix21が画素領域106に
含まれる。
【0021】第1の電源供給線PVdd10は、各画素
回路に電力を供給する。第2の電源供給線PVdd11
は、第1の電源供給線PVdd10に接続されるととも
に、第1、2の画素回路Pix10、Pix11に電力
を供給する。第3の電源供給線PVdd12もまた第1
の電源供給線PVdd10に接続されるとともに、第
3、4の画素回路Pix20、Pix21に電力を供給
する。第1、2の画素回路Pix10、Pix11への
電力供給のオンオフを制御する第1のトランジスタTr
10は、第2の電源供給線PVdd11上に設けられて
いる。第3、4の画素回路Pix20、Pix21への
電力供給のオンオフを制御する第6のトランジスタTr
20は、第3の電源供給線PVdd12上に設けられて
いる。
回路に電力を供給する。第2の電源供給線PVdd11
は、第1の電源供給線PVdd10に接続されるととも
に、第1、2の画素回路Pix10、Pix11に電力
を供給する。第3の電源供給線PVdd12もまた第1
の電源供給線PVdd10に接続されるとともに、第
3、4の画素回路Pix20、Pix21に電力を供給
する。第1、2の画素回路Pix10、Pix11への
電力供給のオンオフを制御する第1のトランジスタTr
10は、第2の電源供給線PVdd11上に設けられて
いる。第3、4の画素回路Pix20、Pix21への
電力供給のオンオフを制御する第6のトランジスタTr
20は、第3の電源供給線PVdd12上に設けられて
いる。
【0022】第1の画素回路Pix10は第2、3のト
ランジスタTr11、Tr12と第1のOLED10を
含み、第2の画素回路Pix11は第4、5のトランジ
スタTr13、Tr14と第2のOLED11を含む。
第3の画素回路Pix20は第7、8のトランジスタT
r21、Tr22と第3のOLED20を含み、第4の
画素回路Pix21は第9、10のトランジスタTr2
3、Tr24と第4のOLED21を含む。
ランジスタTr11、Tr12と第1のOLED10を
含み、第2の画素回路Pix11は第4、5のトランジ
スタTr13、Tr14と第2のOLED11を含む。
第3の画素回路Pix20は第7、8のトランジスタT
r21、Tr22と第3のOLED20を含み、第4の
画素回路Pix21は第9、10のトランジスタTr2
3、Tr24と第4のOLED21を含む。
【0023】第1のデータ線DL10は第1、3の画素
回路Pix10、Pix20に輝度データを送り、第2
のデータ線DL11は第2、4の画素回路Pix11、
Pix21に輝度データを送る。第1の選択線SL10
は第1、2の画素回路Pix10、Pix11に選択信
号を送り、第2の選択線SL11は第3、4の画素回路
Pix20、Pix21に選択信号を送る。
回路Pix10、Pix20に輝度データを送り、第2
のデータ線DL11は第2、4の画素回路Pix11、
Pix21に輝度データを送る。第1の選択線SL10
は第1、2の画素回路Pix10、Pix11に選択信
号を送り、第2の選択線SL11は第3、4の画素回路
Pix20、Pix21に選択信号を送る。
【0024】第1のトランジスタTr10は同一の画素
ラインに配置されて共通の選択信号で制御される第1、
2の画素回路Pix10、Pix11に共用される。第
6のトランジスタTr20は同一の画素ラインに配置さ
れて共通の選択信号で制御される第3、4の画素回路P
ix20、Pix21に共用される。第1、6のトラン
ジスタTr10、Tr20は、複数の画素回路のうちい
ずれの開口部にも影響しない周辺領域に配置される。す
なわち、画素領域106の周辺に配置される。
ラインに配置されて共通の選択信号で制御される第1、
2の画素回路Pix10、Pix11に共用される。第
6のトランジスタTr20は同一の画素ラインに配置さ
れて共通の選択信号で制御される第3、4の画素回路P
ix20、Pix21に共用される。第1、6のトラン
ジスタTr10、Tr20は、複数の画素回路のうちい
ずれの開口部にも影響しない周辺領域に配置される。す
なわち、画素領域106の周辺に配置される。
【0025】以上の通り、電力供給のオンオフを制御す
るための素子とその駆動回路を画素領域の周辺に配置し
ている。各画素回路の内部には新たな素子や配線を追加
しないので、画素の高密度化に寄与するとともに、各画
素の開口率が向上して装置の歩留まりを向上させること
ができる。
るための素子とその駆動回路を画素領域の周辺に配置し
ている。各画素回路の内部には新たな素子や配線を追加
しないので、画素の高密度化に寄与するとともに、各画
素の開口率が向上して装置の歩留まりを向上させること
ができる。
【0026】(第2実施形態)本実施形態は、電力供給
のオンオフを発光色ごとに個別に制御する点で第1実施
形態と異なる。すなわち、画素ごとにR(赤)、G
(緑)、B(青)のうちいずれかの色を発光させるとと
もに、各色ごとに異なるタイミングで電力供給のオンオ
フを制御する。この構成によれば、R、G、BごとのO
LEDのオンオフに関する個別のデューティー比を設定
することにより、個別の初期化期間を設定できる。その
結果、RGBの色バランスを調整でき、また、RGBの
それぞれに利用されるOLEDの材料の相違に起因する
劣化速度の相違にも対応できる。以下、第1実施形態と
の相違を中心に説明する。
のオンオフを発光色ごとに個別に制御する点で第1実施
形態と異なる。すなわち、画素ごとにR(赤)、G
(緑)、B(青)のうちいずれかの色を発光させるとと
もに、各色ごとに異なるタイミングで電力供給のオンオ
フを制御する。この構成によれば、R、G、BごとのO
LEDのオンオフに関する個別のデューティー比を設定
することにより、個別の初期化期間を設定できる。その
結果、RGBの色バランスを調整でき、また、RGBの
それぞれに利用されるOLEDの材料の相違に起因する
劣化速度の相違にも対応できる。以下、第1実施形態と
の相違を中心に説明する。
【0027】図3は、本実施形態の表示装置の4画素分
の回路構成を示す図である。第1〜4の画素回路Pix
10、Pix11、Pix12、Pix13のそれぞれ
には、図1と同様の構成が配置される。すなわち、第1
の画素回路Pix10は第4、5のトランジスタTr1
1、Tr12と第1のOLED10を含み、第2の画素
回路Pix11は第6、7のトランジスタTr13、T
r14と第2のOLED11を含む。第3の画素回路P
ix12は第8、9のトランジスタTr15、Tr16
と第3のOLED12を含み、第4の画素回路Pix1
3は第10、11のトランジスタTr17、Tr18と
第4のOLED13を含む。
の回路構成を示す図である。第1〜4の画素回路Pix
10、Pix11、Pix12、Pix13のそれぞれ
には、図1と同様の構成が配置される。すなわち、第1
の画素回路Pix10は第4、5のトランジスタTr1
1、Tr12と第1のOLED10を含み、第2の画素
回路Pix11は第6、7のトランジスタTr13、T
r14と第2のOLED11を含む。第3の画素回路P
ix12は第8、9のトランジスタTr15、Tr16
と第3のOLED12を含み、第4の画素回路Pix1
3は第10、11のトランジスタTr17、Tr18と
第4のOLED13を含む。
【0028】第1の電源供給線PVdd10は第1〜4
の画素回路Pix10、Pix11、Pix12、Pi
x13を含む画素領域全体に電力を供給する。第1〜4
の画素回路Pix10、Pix11、Pix12、Pi
x13は、同一の画素ラインに配置される。この画素ラ
インには、RGB別に電力供給するために3本の電源供
給線が配置される。第2の電源供給線PVdd11は赤
色に発光する第1、4の画素回路Pix10、Pix1
3に電力を供給し、第3の電源供給線PVdd12は緑
色に発光する第2の画素回路Pix11に電力を供給
し、第4の電源供給線PVdd13は青色に発光する第
3の画素回路Pix12に電力を供給する。第2〜4の
電源供給線PVdd11、PVdd12、PVdd13
は、それぞれスイッチ素子である第1〜3のトランジス
タTr10、Tr20、Tr30を介して第1の電源供
給線PVdd10に接続される。第1〜3のトランジス
タTr10、Tr20、Tr30のゲート電極には、そ
れぞれ第1〜3のリセット線RS10、RS11、RS
12が接続される。
の画素回路Pix10、Pix11、Pix12、Pi
x13を含む画素領域全体に電力を供給する。第1〜4
の画素回路Pix10、Pix11、Pix12、Pi
x13は、同一の画素ラインに配置される。この画素ラ
インには、RGB別に電力供給するために3本の電源供
給線が配置される。第2の電源供給線PVdd11は赤
色に発光する第1、4の画素回路Pix10、Pix1
3に電力を供給し、第3の電源供給線PVdd12は緑
色に発光する第2の画素回路Pix11に電力を供給
し、第4の電源供給線PVdd13は青色に発光する第
3の画素回路Pix12に電力を供給する。第2〜4の
電源供給線PVdd11、PVdd12、PVdd13
は、それぞれスイッチ素子である第1〜3のトランジス
タTr10、Tr20、Tr30を介して第1の電源供
給線PVdd10に接続される。第1〜3のトランジス
タTr10、Tr20、Tr30のゲート電極には、そ
れぞれ第1〜3のリセット線RS10、RS11、RS
12が接続される。
【0029】選択線SL10は、この画素ラインに選択
信号を送る。第1〜4のデータ線DL10、DL11、
DL12、DL13は、それぞれ第1〜4の画素回路P
ix10、Pix11、Pix12、Pix13に輝度
データを送る。第4、6、8、10のトランジスタTr
11、Tr13、Tr15、Tr17は、それぞれのゲ
ート電極が選択線SL10に接続され、それぞれのソー
ス電極が第1〜4のデータ線DL10、DL11、DL
12、DL13に接続され、それぞれのドレイン電極が
第5、7、9、11のトランジスタTr12、Tr1
4、Tr16、Tr18のゲート電極に接続される。
信号を送る。第1〜4のデータ線DL10、DL11、
DL12、DL13は、それぞれ第1〜4の画素回路P
ix10、Pix11、Pix12、Pix13に輝度
データを送る。第4、6、8、10のトランジスタTr
11、Tr13、Tr15、Tr17は、それぞれのゲ
ート電極が選択線SL10に接続され、それぞれのソー
ス電極が第1〜4のデータ線DL10、DL11、DL
12、DL13に接続され、それぞれのドレイン電極が
第5、7、9、11のトランジスタTr12、Tr1
4、Tr16、Tr18のゲート電極に接続される。
【0030】選択線SL10の選択信号がハイになると
第4、6、8、10のトランジスタTr11、Tr1
3、Tr15、Tr17がオンになり、第1〜4のデー
タ線DL10、DL11、DL12、DL13に流れる
負論理の輝度データが第5、7、9、11のトランジス
タTr12、Tr14、Tr16、Tr18のゲート電
極にそれぞれ設定される。第5、7、9、11のトラン
ジスタTr12、Tr14、Tr16、Tr18のゲー
トソース電圧に応じて電流が流れて第1〜4のOLED
10、11、12、13が発光し、選択線SL10の選
択信号がローになっても発光状態が維持される。
第4、6、8、10のトランジスタTr11、Tr1
3、Tr15、Tr17がオンになり、第1〜4のデー
タ線DL10、DL11、DL12、DL13に流れる
負論理の輝度データが第5、7、9、11のトランジス
タTr12、Tr14、Tr16、Tr18のゲート電
極にそれぞれ設定される。第5、7、9、11のトラン
ジスタTr12、Tr14、Tr16、Tr18のゲー
トソース電圧に応じて電流が流れて第1〜4のOLED
10、11、12、13が発光し、選択線SL10の選
択信号がローになっても発光状態が維持される。
【0031】第1〜3のリセット線RS10、RS1
1、RS12のリセット信号がハイになると、第1〜3
のトランジスタTr10、Tr20、Tr30がオフに
なり、第1〜4のOLED10、11、12、13は第
1の電源供給線PVdd10から遮断されて消灯する。
第1〜3のリセット線RS10、RS11、RS12の
リセット信号は個別のタイミングで制御される。例えば
第3のリセット線RS12、第2のリセット線RS1
1、第1のリセット線RS10の順でハイになれば、第
3のトランジスタTr30、第2のトランジスタTr2
0、第1のトランジスタTr10の順でオフになり、第
3のOLED12、第2のOLED11、第1、4のO
LED10、13の順で消灯する。選択線SL10がハ
イになるとともに、第1〜3のリセット線RS10、R
S11、RS12のリセット信号がローになると、第1
〜4のOLED10、11、12、13は再び発光す
る。
1、RS12のリセット信号がハイになると、第1〜3
のトランジスタTr10、Tr20、Tr30がオフに
なり、第1〜4のOLED10、11、12、13は第
1の電源供給線PVdd10から遮断されて消灯する。
第1〜3のリセット線RS10、RS11、RS12の
リセット信号は個別のタイミングで制御される。例えば
第3のリセット線RS12、第2のリセット線RS1
1、第1のリセット線RS10の順でハイになれば、第
3のトランジスタTr30、第2のトランジスタTr2
0、第1のトランジスタTr10の順でオフになり、第
3のOLED12、第2のOLED11、第1、4のO
LED10、13の順で消灯する。選択線SL10がハ
イになるとともに、第1〜3のリセット線RS10、R
S11、RS12のリセット信号がローになると、第1
〜4のOLED10、11、12、13は再び発光す
る。
【0032】以上のように、RGB別で消灯タイミング
を制御することによって色バランスを調整し、さらにO
LEDの材料ごとの特性を考慮した個別のタイミングで
制御することにより経年変化の相違に対応できる。
を制御することによって色バランスを調整し、さらにO
LEDの材料ごとの特性を考慮した個別のタイミングで
制御することにより経年変化の相違に対応できる。
【0033】(第3実施形態)本実施形態における表示
装置は、ひとつの電源供給線および電力供給のオンオフ
を制御するスイッチ素子を複数の画素ラインで共用する
点で第1実施形態と異なる。
装置は、ひとつの電源供給線および電力供給のオンオフ
を制御するスイッチ素子を複数の画素ラインで共用する
点で第1実施形態と異なる。
【0034】図4は、本実施形態の表示装置の4画素分
の画素回路とその周辺回路の構成を示す図である。リセ
ット線駆動回路100は、リセット信号を生成してリセ
ット線RS10に流す。データ線駆動回路102は、デ
ータ信号を生成して第1、2のデータ線DL10、DL
11に流す。選択線駆動回路104は、選択信号を生成
して選択線SL10、SL11に流す。画素領域106
は、複数の画素回路で構成される。本図においては第1
〜4の画素回路Pix10、Pix11、Pix20、
Pix21が画素領域106に含まれる。
の画素回路とその周辺回路の構成を示す図である。リセ
ット線駆動回路100は、リセット信号を生成してリセ
ット線RS10に流す。データ線駆動回路102は、デ
ータ信号を生成して第1、2のデータ線DL10、DL
11に流す。選択線駆動回路104は、選択信号を生成
して選択線SL10、SL11に流す。画素領域106
は、複数の画素回路で構成される。本図においては第1
〜4の画素回路Pix10、Pix11、Pix20、
Pix21が画素領域106に含まれる。
【0035】第1の電源供給線PVdd10は、各画素
回路に電力を供給する。第2の電源供給線PVdd11
は、第1の電源供給線PVdd10に接続されるととも
に、第1〜4の画素回路Pix10、Pix11、Pi
x20、Pix21に電力を供給する。第2の電源供給
線PVdd11上に、第1〜4の画素回路Pix10、
Pix11、Pix20、Pix21への電力供給のオ
ンオフを制御する第1のトランジスタTr10が設けら
れている。
回路に電力を供給する。第2の電源供給線PVdd11
は、第1の電源供給線PVdd10に接続されるととも
に、第1〜4の画素回路Pix10、Pix11、Pi
x20、Pix21に電力を供給する。第2の電源供給
線PVdd11上に、第1〜4の画素回路Pix10、
Pix11、Pix20、Pix21への電力供給のオ
ンオフを制御する第1のトランジスタTr10が設けら
れている。
【0036】第1の画素回路Pix10は第2、3のト
ランジスタTr11、Tr12と第1のOLED10を
含み、第2の画素回路Pix11は第4、5のトランジ
スタTr13、Tr14と第2のOLED11を含む。
第3の画素回路Pix20は第7、8のトランジスタT
r21、Tr22と第3のOLED20を含み、第4の
画素回路Pix21は第9、10のトランジスタTr2
3、Tr24と第4のOLED21を含む。
ランジスタTr11、Tr12と第1のOLED10を
含み、第2の画素回路Pix11は第4、5のトランジ
スタTr13、Tr14と第2のOLED11を含む。
第3の画素回路Pix20は第7、8のトランジスタT
r21、Tr22と第3のOLED20を含み、第4の
画素回路Pix21は第9、10のトランジスタTr2
3、Tr24と第4のOLED21を含む。
【0037】第1のデータ線DL10は第1、3の画素
回路Pix10、Pix20に輝度データを送り、第2
のデータ線DL11は第2、4の画素回路Pix11、
Pix21に輝度データを送る。第1の選択線SL10
は第1、2の画素回路Pix10、Pix11に選択信
号を送り、第2の選択線SL11は第3、4の画素回路
Pix20、Pix21に選択信号を送る。
回路Pix10、Pix20に輝度データを送り、第2
のデータ線DL11は第2、4の画素回路Pix11、
Pix21に輝度データを送る。第1の選択線SL10
は第1、2の画素回路Pix10、Pix11に選択信
号を送り、第2の選択線SL11は第3、4の画素回路
Pix20、Pix21に選択信号を送る。
【0038】第1のトランジスタTr10は同一の画素
ラインに配置されて共通の選択信号で制御される第1、
2の画素回路Pix10、Pix11について共用され
るだけでなく、同一の画素ラインに配置されて共通の選
択信号で制御される第3、4の画素回路Pix20、P
ix21についても共用される。
ラインに配置されて共通の選択信号で制御される第1、
2の画素回路Pix10、Pix11について共用され
るだけでなく、同一の画素ラインに配置されて共通の選
択信号で制御される第3、4の画素回路Pix20、P
ix21についても共用される。
【0039】第1、2の画素回路Pix10、Pix1
1における各素子の配置は、第3、4の画素回路Pix
20、Pix21における各素子の配置と対称である。
すなわち、第1、2の選択線SL10、SL20が第2
の電源供給線PVdd11を挟む形でその近傍に平行に
配置され、これらに第2、4のトランジスタTr11、
Tr13と第7、9のトランジスタTr21、Tr23
のそれぞれのゲート電極が接続されるよう第2の電源供
給線PVdd11を挟む形で配置される。第2、4、
7、9のトランジスタTr11、Tr13、Tr21、
Tr23のそれぞれのソース電極は、第2の電源供給線
PVdd11に接続されるようその第2の電源供給線P
Vdd11を挟む形で配置される。
1における各素子の配置は、第3、4の画素回路Pix
20、Pix21における各素子の配置と対称である。
すなわち、第1、2の選択線SL10、SL20が第2
の電源供給線PVdd11を挟む形でその近傍に平行に
配置され、これらに第2、4のトランジスタTr11、
Tr13と第7、9のトランジスタTr21、Tr23
のそれぞれのゲート電極が接続されるよう第2の電源供
給線PVdd11を挟む形で配置される。第2、4、
7、9のトランジスタTr11、Tr13、Tr21、
Tr23のそれぞれのソース電極は、第2の電源供給線
PVdd11に接続されるようその第2の電源供給線P
Vdd11を挟む形で配置される。
【0040】第1実施形態と比較すると、第1、2の画
素回路Pix10、Pix11に含まれる各素子の配置
が縦方向に反転した形になっている。図4においては4
画素分の画素回路のみを記載して他の画素回路の記載を
省略しているが、第1、2の画素回路Pix10、Pi
x11と同様に奇数行目の画素ラインに含まれる画素回
路を縦方向に反転させた形で配置する。これにより、隣
接する複数の画素ラインでひとつの電源供給線とスイッ
チ素子を共用する。
素回路Pix10、Pix11に含まれる各素子の配置
が縦方向に反転した形になっている。図4においては4
画素分の画素回路のみを記載して他の画素回路の記載を
省略しているが、第1、2の画素回路Pix10、Pi
x11と同様に奇数行目の画素ラインに含まれる画素回
路を縦方向に反転させた形で配置する。これにより、隣
接する複数の画素ラインでひとつの電源供給線とスイッ
チ素子を共用する。
【0041】以上の構成によれば、複数の画素ラインで
ひとつの電源供給線と電力供給のオンオフを制御するス
イッチ素子を共用するので、画素のさらなる高密度化に
寄与するとともに、各画素の開口率がさらに向上して装
置の歩留まりを向上させることができる。
ひとつの電源供給線と電力供給のオンオフを制御するス
イッチ素子を共用するので、画素のさらなる高密度化に
寄与するとともに、各画素の開口率がさらに向上して装
置の歩留まりを向上させることができる。
【0042】以上、本発明を実施の形態をもとに説明し
た。この実施の形態は例示であり、その各構成要素や各
処理プロセスの組合せにいろいろな変形例が可能なこ
と、またそうした変形例も本発明の範囲にあることは当
業者に理解されるところである。以下、変形例を挙げ
る。
た。この実施の形態は例示であり、その各構成要素や各
処理プロセスの組合せにいろいろな変形例が可能なこ
と、またそうした変形例も本発明の範囲にあることは当
業者に理解されるところである。以下、変形例を挙げ
る。
【0043】第3実施形態においては、2つの画素ライ
ンでひとつのスイッチ素子を共用したが、変形例におい
ては3つ以上の画素ラインで共用する形で構成してもよ
い。
ンでひとつのスイッチ素子を共用したが、変形例におい
ては3つ以上の画素ラインで共用する形で構成してもよ
い。
【0044】駆動素子にデータを設定するスイッチ素子
は、ふたつ以上直列におかれてもよい。その際、それら
に用いられるトランジスタの特性、たとえば電流増幅率
を変えてもよい。とくに、駆動素子に近い側のスイッチ
素子の電流増幅率を低めに設定すれば、漏れ電流を減ら
す効果が大きい。さらに、これらのスイッチ素子と駆動
素子の特性も変えてもよい。例えば、駆動素子の電流増
幅率を小さくする場合、同じ輝度レンジに対応する設定
データのレンジが広がるため、輝度の制御が容易にな
る。
は、ふたつ以上直列におかれてもよい。その際、それら
に用いられるトランジスタの特性、たとえば電流増幅率
を変えてもよい。とくに、駆動素子に近い側のスイッチ
素子の電流増幅率を低めに設定すれば、漏れ電流を減ら
す効果が大きい。さらに、これらのスイッチ素子と駆動
素子の特性も変えてもよい。例えば、駆動素子の電流増
幅率を小さくする場合、同じ輝度レンジに対応する設定
データのレンジが広がるため、輝度の制御が容易にな
る。
【0045】
【発明の効果】本発明によれば、残像現象を低減させる
ことができる。
ことができる。
【図1】 第1実施形態における表示装置の1画素分の
回路構成を示す図である。
回路構成を示す図である。
【図2】 第1実施形態における表示装置の4画素分の
回路構成とその周辺回路の構成を示す図である。
回路構成とその周辺回路の構成を示す図である。
【図3】 第2実施形態における表示装置の4画素分の
回路構成を示す図である。
回路構成を示す図である。
【図4】 第3実施形態における表示装置の4画素分の
回路構成を示す図である。
回路構成を示す図である。
【図5】 従来技術における表示装置の1画素分の回路
構成を示す図である。
構成を示す図である。
10、11、12、13 OLED、 PVdd10、
PVdd11、PVdd12、PVdd13 電源供給
線、 DL10、DL11、DL12、DL13 デー
タ線、 SL10、SL11 選択線、 Tr10、T
r11、Tr12、Tr13、Tr14、Tr15、T
r16、Tr17、Tr18、Tr20、Tr21、T
r22、Tr23、Tr24、Tr30 トランジス
タ、 100 リセット線駆動回路、 102 データ
線駆動回路、 104 選択線駆動回路、 106 画
素領域。
PVdd11、PVdd12、PVdd13 電源供給
線、 DL10、DL11、DL12、DL13 デー
タ線、 SL10、SL11 選択線、 Tr10、T
r11、Tr12、Tr13、Tr14、Tr15、T
r16、Tr17、Tr18、Tr20、Tr21、T
r22、Tr23、Tr24、Tr30 トランジス
タ、 100 リセット線駆動回路、 102 データ
線駆動回路、 104 選択線駆動回路、 106 画
素領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
G09G 3/20 680 G09G 3/20 680G
Fターム(参考) 5C080 AA06 BB05 CC03 DD05 EE19
EE26 EE28 FF03 FF11 JJ02
JJ03
Claims (7)
- 【請求項1】 それぞれが光学素子とその駆動素子を含
む複数の画素回路に対して電力を供給する経路上に設け
られたスイッチ素子と、 このスイッチ素子を初期化期間オフ状態に制御する回路
と、 を含むことを特徴とする表示装置。 - 【請求項2】 前記スイッチ素子は、前記複数の画素回
路のいずれの開口部にも影響しない周辺領域に配置され
ることを特徴とする請求項1に記載の表示装置。 - 【請求項3】 前記スイッチ素子は、前記駆動素子への
輝度データの設定タイミングが共通の選択信号で制御さ
れる複数の画素回路について共用されることを特徴とす
る請求項1または2に記載の表示装置。 - 【請求項4】 前記共通の選択信号で制御される複数の
画素回路がひとつの画素ラインを構成し、 前記スイッチ素子は、隣接する複数の画素ラインについ
て共用されることを特徴とする請求項1〜3のいずれか
に記載の表示装置。 - 【請求項5】 前記複数の画素回路は異なる色に対応し
て複数種に分類され、前記制御する回路は、それら複数
種に対して個別に初期化期間を設定することを特徴とす
る請求項1〜4のいずれかに記載の表示装置。 - 【請求項6】 前記電力を供給する経路が、前記駆動素
子への輝度データの設定タイミングを決定する選択信号
の経路に対して平行に配置されたことを特徴とする請求
項1〜5のいずれかに記載の表示装置。 - 【請求項7】 それぞれが光学素子とその駆動素子を含
む複数の画素回路に対して電力を供給する経路が、前記
駆動素子への輝度データの設定タイミングを決定する選
択信号の経路に対して平行に配置されたことを特徴とす
る表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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