JP2003209466A - Voltage level shifter, driving circuit, electrode substrate, and planar display device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a voltage level shifter circuit in which the inversion delay of an output signal is reduced, a driving circuit equipped with such a voltage level shifter, and an electrode substrate. <P>SOLUTION: Transistors P2 and P5 are respectively connected among transistors P1-P3 and transistors P4-P6. By turning off the transistors P2 and P5 together with the inversion of an input signal, the influence of potentials supplied from the transistors P1 and P4 connected to a power supply voltage VDD is eliminated to easily increase/decrease the potential of nodes A and B. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、液晶表示装置な
どの平面表示装置に関する。詳しくは、ＰＭＯＳトラン
ジスタで構成された電圧レベルシフタと、この電圧レベ
ルシフタを回路要素の一つとして搭載した駆動回路と、
この駆動回路を画素部と同一基板上に形成した電極基板
と、この電極基板を用いて構成された平面表示装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat display device such as a liquid crystal display device. Specifically, a voltage level shifter composed of a PMOS transistor, and a drive circuit equipped with this voltage level shifter as one of circuit elements,
The present invention relates to an electrode substrate in which this driving circuit is formed on the same substrate as a pixel portion, and a flat display device configured by using this electrode substrate.

【０００２】[0002]

【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、薄型、軽量且つ低消費電力であることから、
各種機器のディスプレイとして用いられている。中で
も、画素毎にスイッチ素子を配置したアクティブマトリ
クス型液晶表示装置は、ノート型ＰＣや携帯型情報端末
のディスプレイとして普及しつつある。最近では、従来
のアモルファスシリコンに比べて電子移動度が高いポリ
シリコンＴＦＴ（以下、ｐ−ｓｉＴＦＴ）を比較的低温
のプロセスで形成する技術が確立したことにより、ＴＦ
Ｔの小型化が可能となり、このためアレイ基板上に画素
部と駆動回路とを一体に形成した駆動回路内蔵型の液晶
表示装置も出現している。2. Description of the Related Art In recent years, flat panel display devices typified by liquid crystal display devices are thin, lightweight and have low power consumption.
It is used as a display for various devices. Above all, an active matrix type liquid crystal display device in which a switch element is arranged for each pixel is becoming widespread as a display of a notebook PC and a portable information terminal. Recently, a technology for forming a polysilicon TFT (hereinafter, p-siTFT) having a higher electron mobility than that of conventional amorphous silicon by a relatively low temperature process has been established.
Since the size of T can be reduced, a liquid crystal display device with a built-in drive circuit, in which a pixel portion and a drive circuit are integrally formed on an array substrate, has also appeared.

【０００３】図８は、走査線駆動回路、信号線駆動回路
及び画素部をアレイ基板上に一体に形成した液晶表示装
置の概略構成を示すブロック図である。FIG. 8 is a block diagram showing a schematic structure of a liquid crystal display device in which a scanning line driving circuit, a signal line driving circuit and a pixel portion are integrally formed on an array substrate.

【０００４】画素部１１には、複数本の走査線Ｇ１，Ｇ
２，〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１，Ｓ
２，〜Ｓｍ（以下、総称Ｓ）がマトリクス状に配線され
ており、このマトリクスの各格子毎にｐ−ｓｉＴＦＴで
構成された画素スイッチ素子として画素トランジスタ１
２が配置されている。各画素トランジスタ１２のゲート
は一水平ライン毎に共通に走査線Ｇに接続され、ソース
は一垂直ライン毎に共通に信号線Ｓに接続されている。
また、ドレインは前記マトリクスの各格子毎に設けられ
た画素電極１３（及び図示しない補助容量）に接続され
ている。各画素電極１３と電気的に相対する共通の対向
電極１４は、アレイ基板１０と対向配置された図示しな
い対向基板の表面に形成されており、両基板間には表示
層として液晶層１５が保持されている。The pixel section 11 has a plurality of scanning lines G1 and G1.
2, to Gn (hereinafter, generic name G) and a plurality of signal lines S1 and S
2, to Sm (hereinafter, generic name S) are wired in a matrix, and a pixel transistor 1 is used as a pixel switch element composed of p-siTFT for each lattice of this matrix.
2 are arranged. The gate of each pixel transistor 12 is commonly connected to the scanning line G for each horizontal line, and the source is commonly connected to the signal line S for each vertical line.
Further, the drain is connected to the pixel electrode 13 (and an auxiliary capacitance not shown) provided for each lattice of the matrix. A common counter electrode 14 that electrically opposes each pixel electrode 13 is formed on the surface of a counter substrate (not shown) that is arranged to face the array substrate 10, and a liquid crystal layer 15 is held as a display layer between the two substrates. Has been done.

【０００５】走査線駆動回路２１は、垂直シフトレジス
タ２２と、レベルシフタ（電圧レベルシフタ）２３と、
図示しないバッファ回路とから構成されている。外部か
ら入力した垂直クロック信号（ＣＫＶ）と垂直走査パル
ス（ＳＴＶ）は、レベルシフタ２３や前記バッファ回路
で電圧増幅された後、垂直シフトレジスタ２２に入力さ
れる。垂直シフトレジスタ２２では、垂直クロック信号
に同期して垂直走査パルスを１段づつ下方向にシフトし
ながら、対応する走査線Ｇにそれぞれ走査信号として出
力する。垂直クロック信号として、例えば０又は３Ｖ振
幅の入力信号ｉｎ１、ｉｎ２がレベルシフタ２３に入力
されると、入力信号ｉｎ１、ｉｎ２は電源電圧ＶＤＤの
振幅（例えば０又は１０Ｖ）をもつ出力信号ｏｕｔ１、
ｏｕｔ２にレベルシフトされて、垂直シフトレジスタ２
２に入力される。The scanning line drive circuit 21 includes a vertical shift register 22, a level shifter (voltage level shifter) 23, and
It is composed of a buffer circuit (not shown). The vertical clock signal (CKV) and the vertical scanning pulse (STV) input from the outside are voltage-amplified by the level shifter 23 and the buffer circuit, and then input to the vertical shift register 22. The vertical shift register 22 outputs a scanning signal to the corresponding scanning line G while shifting the vertical scanning pulse downward by one stage in synchronization with the vertical clock signal. When input signals in1 and in2 having an amplitude of 0 or 3V are input to the level shifter 23 as vertical clock signals, the input signals in1 and in2 are output signals out1 having an amplitude of the power supply voltage VDD (eg, 0 or 10V).
The vertical shift register 2 is level-shifted to out2.
Entered in 2.

【０００６】信号線駆動回路３１は、シフトレジスタ３
２と、映像信号バス３３と、アナログスイッチ３４と、
レベルシフタ（電圧レベルシフタ）３５とから構成され
ている。外部から入力した水平クロック信号（ＣＫＨ）
や水平走査パルス（ＳＴＨ）は、レベルシフタ３５で電
圧増幅された後、水平シフトレジスタ３２に入力され
る。水平シフトレジスタ３２では、水平クロック信号
（ＣＫＨ）に同期して水平走査パルス（ＳＴＨ）を１段
づつ右方向にシフトしながら、対応するアナログスイッ
チ３４にそれぞれ出力する。シフトレジスタ３２の各出
力端から出力された水平走査パルスによってアナログス
イッチ３４がオンすると、映像信号バス３３と信号線Ｓ
とが導通するため、映像信号バス３３に供給された映像
信号（ＤＡＴＡ）が対応する信号線Ｓにサンプリングさ
れる。水平クロック信号として、例えば０又は３Ｖ振幅
の入力信号ｉｎ１、ｉｎ２がレベルシフタ２３に入力さ
れると、入力信号ｉｎ１、ｉｎ２は電源電圧ＶＤＤの振
幅（例えば０又は１０Ｖ）をもつ出力信号ｏｕｔ１、ｏ
ｕｔ２にレベルシフトされて、水平シフトレジスタ３２
に入力される。The signal line drive circuit 31 includes a shift register 3
2, a video signal bus 33, an analog switch 34,
And a level shifter (voltage level shifter) 35. Horizontal clock signal (CKH) input from the outside
The horizontal scanning pulse (STH) is voltage-amplified by the level shifter 35, and then input to the horizontal shift register 32. The horizontal shift register 32 shifts the horizontal scanning pulse (STH) to the right by one stage in synchronization with the horizontal clock signal (CKH), and outputs it to the corresponding analog switch 34. When the analog switch 34 is turned on by the horizontal scanning pulse output from each output terminal of the shift register 32, the video signal bus 33 and the signal line S
Since and are conducted, the video signal (DATA) supplied to the video signal bus 33 is sampled on the corresponding signal line S. When input signals in1 and in2 having an amplitude of 0 or 3V are input to the level shifter 23 as horizontal clock signals, the input signals in1 and in2 have output signals out1 and o having an amplitude (for example, 0 or 10V) of the power supply voltage VDD.
The horizontal shift register 32 is level-shifted to ut2.
Entered in.

【０００７】ところで、アレイ基板上に画素部と駆動回
路とを一体に形成した駆動回路内蔵型の液晶表示装置で
は、低コスト化のためスイッチ素子をＰＭＯＳトランジ
スタ又はＮＭＯＳトランジスタで構成したものがある。
以下、ＰＭＯＳトランジスタのみで構成された電圧レベ
ルシフタの従来例について説明する。Meanwhile, in a liquid crystal display device with a built-in drive circuit in which a pixel portion and a drive circuit are integrally formed on an array substrate, there is a liquid crystal display device in which a switch element is composed of a PMOS transistor or an NMOS transistor for cost reduction.
Hereinafter, a conventional example of the voltage level shifter including only PMOS transistors will be described.

【０００８】図９は、特開２００１−２４５０２号公報
に開示された電圧レベルシフタの回路図である（ただ
し、図９では後述の実施形態との対応を考慮して符号を
適宜に付け直している）。FIG. 9 is a circuit diagram of the voltage level shifter disclosed in Japanese Unexamined Patent Publication No. 2001-24502 (however, in FIG. 9, the reference numerals are appropriately re-assigned in consideration of the correspondence with the embodiment described later. ).

【０００９】図９に示す電圧レベルシフタは、電圧をレ
ベルシフトする入力段と、入力段の出力を増幅するＡＭ
Ｐ（出力バッファ）を備えている。なお、入力ＩＮ１に
供給される入力信号と、入力ＩＮ２に供給される相補入
力信号は、例えば図８の水平クロック信号又は垂直クロ
ック信号に相当する。The voltage level shifter shown in FIG. 9 has an input stage for level shifting the voltage and an AM for amplifying the output of the input stage.
P (output buffer) is provided. The input signal supplied to the input IN1 and the complementary input signal supplied to the input IN2 correspond to, for example, the horizontal clock signal or the vertical clock signal in FIG.

【００１０】図９に示す回路構成において、入力ＩＮ１
に供給される入力信号がＬｏｗレベル、入力ＩＮ２に供
給される相補入力信号がＨｉｇｈレベルのとき、ノード
Ａの電位は接地電圧ＧＮＤから供給される電位により下
降し、同時にトランジスタＰ３のゲート〜ソース間電圧
が下がり、ノードＢの電位は電源電圧ＶＤＤから供給さ
れる電位により上昇する。こうしてノードＢの電位が上
昇すると、トランジスタＰ１のゲート〜ソース間電圧が
上がるため、電源電圧ＶＤＤからノードＡに供給される
電位が下がり、ノードＡの電位はさらに下降する。ノー
ドＡの電位が下降すると、トランジスタＰ３のゲート〜
ソース間電圧もさらに下がるため、電源電圧ＶＤＤから
ノードＢに供給される電位が上がり、ノードＢの電位は
さらに上昇する。このようなレベルシフト動作により、
最終的にノードＡからは出力信号ｏｕｔ１として接地電
圧ＧＮＤの電位が、またノードＢからは出力信号ｏｕｔ
２として電源電圧ＶＤＤの電位が取り出される。ちなみ
に、入力ＩＮ１に供給される入力信号がＨｉｇｈレベ
ル、入力ＩＮ２に供給される相補入力信号がＬｏｗレベ
ルに反転したときは、レベルシフト動作が逆になり、ノ
ードＡからは出力信号ｏｕｔ１として電源電圧ＶＤＤの
電位が、またノードＢからは出力信号ｏｕｔ２として接
地電圧ＧＮＤの電位が取り出される。In the circuit configuration shown in FIG. 9, the input IN1
When the input signal supplied to the low level is the low level and the complementary input signal supplied to the input IN2 is the high level, the potential of the node A drops due to the potential supplied from the ground voltage GND, and at the same time, between the gate and the source of the transistor P3. The voltage drops, and the potential of the node B rises due to the potential supplied from the power supply voltage VDD. When the potential of the node B rises in this way, the gate-source voltage of the transistor P1 rises, so that the potential supplied from the power supply voltage VDD to the node A falls and the potential of the node A further falls. When the potential of the node A drops, the gate of the transistor P3
Since the source-to-source voltage further decreases, the potential supplied from the power supply voltage VDD to the node B rises, and the potential of the node B further rises. With such a level shift operation,
Finally, the potential of the ground voltage GND is output from the node A as the output signal out1, and the output signal out1 is output from the node B.
The potential of the power supply voltage VDD is taken out as 2. By the way, when the input signal supplied to the input IN1 is inverted to the high level and the complementary input signal supplied to the input IN2 is inverted to the low level, the level shift operation is reversed, and the output signal out1 is output from the node A as the power supply voltage. The potential of VDD and the potential of the ground voltage GND are taken out from the node B as the output signal out2.

【００１１】[0011]

【発明が解決しようとする課題】ところで、図９に示す
電圧レベルシフタにおいて、入力ＩＮ１に供給される入
力信号がＬｏｗレベルからＨｉｇｈレベルへ、また入力
ＩＮ２に供給される相補入力信号がＨｉｇｈレベルから
Ｌｏｗレベルへ反転した直後について見てみると、トラ
ンジスタＰ１，Ｐ３のゲート電圧が完全には反転してい
ないため、トランジスタＰ１，Ｐ３から供給される電位
は、ノードＡ，ノードＢにおける電位の反転を一時的に
妨げるように作用する。とくにノードＡ，ノードＢに接
続する出力負荷が大きい場合は、入力信号に対してノー
ドＡ，ノードＢから取り出される出力信号の反転が大き
く遅れ、レベルシフトされたクロック信号のタイミング
がずれてしまうという問題点があった。これによると、
信号線へ映像信号をサンプリングするタイミングや、走
査線を選択するタイミングもずれるため、選択画素への
書き込み不足等の不具合を生じ、表示品位の低下をもた
らすことになる。In the voltage level shifter shown in FIG. 9, the input signal supplied to the input IN1 changes from Low level to High level, and the complementary input signal supplied to the input IN2 changes from High level to Low level. Looking immediately after the inversion to the level, since the gate voltages of the transistors P1 and P3 are not completely inverted, the potentials supplied from the transistors P1 and P3 temporarily reverse the inversion of the potentials at the nodes A and B. Acts to prevent it. Especially when the output load connected to the nodes A and B is large, the inversion of the output signals extracted from the nodes A and B is greatly delayed with respect to the input signal, and the timing of the level-shifted clock signal is shifted. There was a problem. according to this,
Since the timing of sampling the video signal to the signal line and the timing of selecting the scanning line are also deviated, problems such as insufficient writing to the selected pixel occur and display quality is degraded.

【００１２】この発明の目的は、出力信号の反転遅れを
少なくした電圧レベルシフタ及び、この電圧レベルシフ
タを備えた駆動回路、電極基板を提供することにある。An object of the present invention is to provide a voltage level shifter in which the inversion delay of the output signal is reduced, and a drive circuit and an electrode substrate provided with this voltage level shifter.

【００１３】[0013]

【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、同一導電型の複数のトランジス
タを備えた電圧レベルシフタであって、第１トランジス
タ、第２トランジスタ及び第３トランジスタが、第１電
源電圧と入力信号が供給される第１入力との間に直列に
接続され、第４トランジスタ、第５トランジスタ及び第
６トランジスタが、前記第１電源電圧と前記入力信号の
相補入力信号が供給される第２入力との間に直列に接続
され、前記第１トランジスタの制御電極が前記第５トラ
ンジスタの出力電極及び前記第６トランジスタの入力電
極に接続され、前記第４トランジスタの制御電極が前記
第２トランジスタの出力電極及び前記第３トランジスタ
の入力電極に接続され、前記第２トランジスタの制御電
極が前記第２入力に接続され、前記第５トランジスタの
制御電極が前記第１入力に接続され、前記第３トランジ
スタの制御電極と出力電極が前記第１入力に接続され、
前記第６トランジスタの制御電極と出力電極が前記第２
入力に接続されことを特徴とする。In order to solve the above-mentioned problems, the invention of claim 1 is a voltage level shifter comprising a plurality of transistors of the same conductivity type, which are a first transistor, a second transistor and a third transistor. Are connected in series between the first power supply voltage and the first input to which the input signal is supplied, and the fourth transistor, the fifth transistor and the sixth transistor are complementary inputs of the first power supply voltage and the input signal. A control electrode of the first transistor is connected in series with a second input to which a signal is supplied, and a control electrode of the first transistor is connected to an output electrode of the fifth transistor and an input electrode of the sixth transistor. An electrode is connected to an output electrode of the second transistor and an input electrode of the third transistor, and a control electrode of the second transistor is connected to the second input. Is continued, the control electrode of the fifth transistor being connected to said first input, the control electrode and the output electrode of the third transistor being connected to said first input,
The control electrode and the output electrode of the sixth transistor are the second electrode.
It is characterized in that it is connected to the input.

【００１４】請求項２の発明は、請求項１において、第
７トランジスタの出力電極と入力電極が前記第３トラン
ジスタの制御電極と前記第４トランジスタの制御電極に
それぞれ接続され、第８トランジスタの出力電極と入力
電極が前記第６トランジスタの制御電極と前記第１トラ
ンジスタの制御電極にそれぞれ接続され、前記第７トラ
ンジスタの制御電極が前記第１電源電圧より低電位の第
２電源電圧に接続され、前記第８トランジスタの制御電
極が前記第２電源電圧に接続され、前記第３トランジス
タの出力電極が前記第１入力に接続され、前記第６トラ
ンジスタの出力電極が前記第２入力に接続されたことを
特徴とする。According to a second aspect of the invention, in the first aspect, the output electrode and the input electrode of the seventh transistor are connected to the control electrode of the third transistor and the control electrode of the fourth transistor, respectively, and the output of the eighth transistor is output. An electrode and an input electrode are connected to a control electrode of the sixth transistor and a control electrode of the first transistor, respectively, and a control electrode of the seventh transistor is connected to a second power supply voltage lower than the first power supply voltage; The control electrode of the eighth transistor is connected to the second power supply voltage, the output electrode of the third transistor is connected to the first input, and the output electrode of the sixth transistor is connected to the second input. Is characterized by.

【００１５】請求項３の発明は、請求項２において、前
記第７トランジスタの出力電極と入力電極が前記第３ト
ランジスタの制御電極と前記第１入力にそれぞれ接続さ
れ、前記第８トランジスタの出力電極と入力電極が前記
第６トランジスタの制御電極と前記第２入力にそれぞれ
接続されたことを特徴とする。According to a third aspect of the present invention, in the second aspect, the output electrode and the input electrode of the seventh transistor are respectively connected to the control electrode and the first input of the third transistor, and the output electrode of the eighth transistor. And an input electrode connected to the control electrode of the sixth transistor and the second input, respectively.

【００１６】請求項４の発明は、請求項１，２又は３に
おいて、前記第３及び第６トランジスタのうちの少なく
とも１つの出力電極が出力回路に接続されたことを特徴
とする。According to a fourth aspect of the present invention, in the first, second or third aspect, at least one output electrode of the third and sixth transistors is connected to an output circuit.

【００１７】また、上記課題を解決するため、請求項５
の発明は、同一導電型の複数のトランジスタを備えた電
圧レベルシフタであって、第９トランジスタ及び第１０
トランジスタが、第１電源電圧と入力信号が供給される
第１入力との間に直列に接続され、第１１トランジスタ
及び第１２トランジスタが、前記第１電源電圧と前記入
力信号の相補入力信号が供給される第２入力との間に直
列に接続され、第１３トランジスタが、前記第１０トラ
ンジスタの制御電極と前記第１１トランジスタの制御電
極との間に接続され、第１４トランジスタが、前記第１
２トランジスタの制御電極と前記第９トランジスタの制
御電極との間に接続され、前記第９トランジスタの制御
電極が前記第１１トランジスタの出力電極と前記第１２
トランジスタの入力電極にそれぞれ接続され、前記第１
１トランジスタの制御電極が前記第９トランジスタの出
力電極と前記第１０トランジスタの入力電極に接続さ
れ、前記第１３トランジスタの制御電極が前記第１電源
電圧より低電位の第２電源電圧に接続され、前記第１４
トランジスタの制御電極が前記第２電源電圧に接続さ
れ、前記第１０トランジスタの入力電極が第１抵抗素子
を介して前記第１入力と接続され、前記第１２トランジ
スタの入力電極が第２抵抗素子を介して前記第２入力と
接続されたことを特徴とする。Further, in order to solve the above-mentioned problems, a fifth aspect of the present invention is provided.
Is a voltage level shifter comprising a plurality of transistors of the same conductivity type, the ninth level transistor and the tenth level transistor.
A transistor is connected in series between the first power supply voltage and a first input to which an input signal is supplied, and an eleventh transistor and a twelfth transistor supply a complementary input signal of the first power supply voltage and the input signal. Is connected in series with a second input, a thirteenth transistor is connected between a control electrode of the tenth transistor and a control electrode of the eleventh transistor, and a fourteenth transistor is connected to the first electrode.
It is connected between the control electrode of two transistors and the control electrode of the ninth transistor, and the control electrode of the ninth transistor is connected to the output electrode of the eleventh transistor and the twelfth transistor.
The first electrodes are respectively connected to the input electrodes of the transistors.
A control electrode of one transistor is connected to an output electrode of the ninth transistor and an input electrode of the tenth transistor, and a control electrode of the thirteenth transistor is connected to a second power supply voltage lower than the first power supply voltage; The fourteenth
A control electrode of the transistor is connected to the second power supply voltage, an input electrode of the tenth transistor is connected to the first input via a first resistance element, and an input electrode of the twelfth transistor is connected to the second resistance element. It is characterized in that it is connected to the second input through.

【００１８】請求項６の発明は、請求項５において、前
記第１抵抗素子と第２抵抗素子の代わりに、前記第１０
トランジスタの入力電極と前記第１入力との間に第１５
トランジスタが接続され、前記第１２トランジスタの入
力電極と前記第２入力との間に第１６トランジスタが接
続されたことを特徴とする。According to a sixth aspect of the present invention, in the fifth aspect, the tenth element is used instead of the first resistance element and the second resistance element.
A fifteenth portion is provided between the input electrode of the transistor and the first input.
A transistor is connected, and a sixteenth transistor is connected between the input electrode of the twelfth transistor and the second input.

【００１９】請求項７の発明は、請求項６において、前
記第１５及び第１６トランジスタの制御電極に、前記第
１５及び第１６トランジスタが完全にオンしない電位に
設定された第３電源電圧が接続されたことを特徴とす
る。According to a seventh aspect of the present invention, in the sixth aspect, the control electrodes of the fifteenth and sixteenth transistors are connected to the third power supply voltage set to a potential at which the fifteenth and sixteenth transistors are not completely turned on. It is characterized by being done.

【００２０】請求項８の発明は、請求項５において、前
記第１０トランジスタの入力電極が、さらに第３抵抗素
子を介して前記第１電源電圧と接続され、前記第１２ト
ランジスタの入力電極が、さらに第４抵抗素子を介して
前記第１電源電圧と接続されたことを特徴とする。According to an eighth aspect of the present invention, in the fifth aspect, the input electrode of the tenth transistor is further connected to the first power supply voltage via a third resistance element, and the input electrode of the twelfth transistor is Further, it is characterized in that it is connected to the first power supply voltage via a fourth resistance element.

【００２１】請求項９の発明は、請求項６において、前
記第１０トランジスタの入力電極が、さらに第１７トラ
ンジスタを介して前記第１電源電圧と接続され、前記第
１２トランジスタの入力電極が、さらに第１８トランジ
スタを介して前記第１電源電圧と接続されたことを特徴
とする。According to a ninth aspect of the present invention, in the sixth aspect, the input electrode of the tenth transistor is further connected to the first power supply voltage via a seventeenth transistor, and the input electrode of the twelfth transistor is further connected. It is characterized in that it is connected to the first power supply voltage via an eighteenth transistor.

【００２２】請求項１０の発明は、請求項９において、
前記第１７及び第１８トランジスタの制御電極に、前記
第１７及び第１８トランジスタが完全にオンしない電位
に設定された第３電源電圧が接続されたことを特徴とす
る。The invention of claim 10 is the same as that of claim 9,
The control electrodes of the seventeenth and eighteenth transistors are connected to a third power supply voltage set to a potential at which the seventeenth and eighteenth transistors are not completely turned on.

【００２３】請求項１１の発明は、請求項５乃至１０の
いずれか一つにおいて、前記第１０及び第１２トランジ
スタのうちの少なくとも１つの出力電極が出力回路に接
続されたことを特徴とする。According to an eleventh aspect of the present invention, in any one of the fifth to tenth aspects, at least one output electrode of the tenth and twelfth transistors is connected to an output circuit.

【００２４】請求項１２の発明は、請求項１乃至１１の
いずれか一つにおいて、前記同一導電型の複数のトラン
ジスタがＰＭＯＳトランジスタであることを特徴とす
る。According to a twelfth aspect of the present invention, in any one of the first to eleventh aspects, the plurality of transistors of the same conductivity type are PMOS transistors.

【００２５】請求項１３の発明は、請求項１乃至１１の
いずれか一つにおいて、前記同一導電型の複数のトラン
ジスタが電界効果トランジスタであり、その制御電極、
入力電極、出力電極がゲート電極、ソース電極、ドレイ
ン電極であることを特徴とする。According to a thirteenth aspect of the present invention, in any one of the first to eleventh aspects, the plurality of transistors of the same conductivity type are field effect transistors, and their control electrodes are
The input electrode and the output electrode are a gate electrode, a source electrode, and a drain electrode, respectively.

【００２６】請求項１４の発明は、請求項１乃至１３の
いずれか一つに記載の電圧レベルシフタと、前記電圧レ
ベルシフタによりレベルシフトされたクロック信号と走
査パルスを入力とし、前記クロック信号に同期して前記
走査パルスを１段づつシフトしながら、対応する部位に
それぞれ出力するシフトレジスタとを備えた駆動回路で
ある。According to a fourteenth aspect of the present invention, the voltage level shifter according to any one of the first to thirteenth aspects, the clock signal level-shifted by the voltage level shifter, and the scan pulse are input, and the voltage level shifter is synchronized with the clock signal. And a shift register for respectively outputting the scanning pulse to the corresponding portion while shifting the scanning pulse by one stage.

【００２７】請求項１５の発明は、請求項１４におい
て、前記駆動回路が、対応する走査線に走査信号を出力
する走査線駆動回路であることを特徴とする。According to a fifteenth aspect of the invention, in the fourteenth aspect, the driving circuit is a scanning line driving circuit which outputs a scanning signal to a corresponding scanning line.

【００２８】請求項１６の発明は、請求項１４におい
て、前記駆動回路が、対応するアナログスイッチに水平
走査パルスを出力して、前記アナログスイッチを介して
前記信号線に映像データをサンプリングする信号線駆動
回路であることを特徴とする。According to a sixteenth aspect of the present invention, in the fourteenth aspect, the drive circuit outputs a horizontal scanning pulse to a corresponding analog switch, and a signal line for sampling video data on the signal line via the analog switch. It is a drive circuit.

【００２９】請求項１７の発明は、マトリクス状に配置
された複数の走査線及び複数の信号線と、このマトリク
スの各格子毎に配置された画素電極と、前記走査線に供
給される走査信号により前記信号線と前記画素電極間を
導通させて前記信号線に供給された映像データを前記画
素電極に書き込む、前記各格子毎に設けられた画素スイ
ッチ素子と、前記画素スイッチ素子を前記走査線及び信
号線を通じて駆動する請求項１４に記載の駆動回路とを
備えた電極基板である。According to a seventeenth aspect of the present invention, a plurality of scanning lines and a plurality of signal lines are arranged in a matrix, a pixel electrode arranged for each grid of this matrix, and a scanning signal supplied to the scanning lines. The signal line and the pixel electrode are electrically connected to each other by writing the video data supplied to the signal line to the pixel electrode, and the pixel switch element provided for each grid and the pixel switch element are connected to the scanning line. And the drive circuit according to claim 14, which is driven through a signal line.

【００３０】請求項１８の発明は、請求項１７に記載の
電極基板からなる第１基板と、前記すべての画素電極と
対向する共通の対向電極が形成された第２基板と、これ
ら両基板間に保持された表示層とを備えた平面表示装置
である。According to an eighteenth aspect of the invention, there is provided a first substrate comprising the electrode substrate according to the seventeenth aspect, a second substrate on which a common counter electrode facing all the pixel electrodes is formed, and between the both substrates. And a display layer held by the flat display device.

【００３１】請求項１９の発明は、請求項１８に記載の
平面表示装置において、前記表示層が液晶層であること
を特徴とする。According to a nineteenth aspect of the present invention, in the flat display device according to the eighteenth aspect, the display layer is a liquid crystal layer.

【００３２】請求項２０の発明は、請求項１８又は１９
に記載の平面表示装置において、前記駆動回路を外部駆
動基板上に配置したことを特徴とする。The invention of claim 20 relates to claim 18 or 19.
In the flat-panel display device described in [1], the drive circuit is arranged on an external drive substrate.

【００３３】[0033]

【発明の実施の形態】以下、この発明に係わる電圧レベ
ルシフタ、駆動回路、電極基板及び平面表示装置の実施
形態について説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a voltage level shifter, a drive circuit, an electrode substrate and a flat panel display device according to the present invention will be described below.

【００３４】なお、以下に示す各実施形態において、ゲ
ート電極は制御電極、ソース電極は入力電極、ドレイン
電極は出力電極に、それぞれ対応するものとする。ま
た、第１入力ＩＮ１，第２入力ＩＮ２にそれぞれ供給さ
れる入力信号ｉｎ１，相補入力信号ｉｎ２は、０又は３
Ｖ振幅のクロック信号とする。さらに、第１電源電圧と
なる電源電圧ＶＤＤは１０Ｖ、第２電源電圧となる接地
電圧ＧＮＤは０Ｖとして説明する。ただし、電源電圧Ｖ
ＤＤと接地電圧ＧＮＤの電圧値はこれに限定されるもの
ではなく、回路が動作する電圧範囲内において、第１電
源電圧は高電位電圧、第２電源電圧は低電位電圧であれ
ばよい。In each of the following embodiments, the gate electrode corresponds to the control electrode, the source electrode corresponds to the input electrode, and the drain electrode corresponds to the output electrode. Further, the input signal in1 and the complementary input signal in2 supplied to the first input IN1 and the second input IN2 respectively are 0 or 3
The clock signal has a V amplitude. Further, it is assumed that the power supply voltage VDD that is the first power supply voltage is 10V and the ground voltage GND that is the second power supply voltage is 0V. However, power supply voltage V
The voltage values of DD and the ground voltage GND are not limited to this, and the first power supply voltage may be a high potential voltage and the second power supply voltage may be a low potential voltage within the voltage range in which the circuit operates.

【００３５】実施形態１ 図１は、実施形態１に係わる電圧レベルシフタの構成を
示す回路図である。実施形態１の電圧レベルシフタは、
ＰＭＯＳで構成された６つのトランジスタＰ１〜トラン
ジスタＰ６で構成されている。First Embodiment FIG. 1 is a circuit diagram showing the configuration of a voltage level shifter according to the first embodiment. The voltage level shifter of the first embodiment is
It is composed of six transistors P1 to P6 composed of PMOS.

【００３６】トランジスタＰ１、トランジスタＰ２及び
トランジスタＰ３は、電源電圧ＶＤＤと入力信号ｉｎ１
が供給される第１入力ＩＮ１との間に直列に接続され、
トランジスタＰ４、トランジスタＰ５及びトランジスタ
Ｐ６は、電源電圧ＶＤＤと相補入力信号ｉｎ２が供給さ
れる第２入力ＩＮ２との間に直列に接続されている。ま
た、トランジスタＰ１のゲート電極は、トランジスタＰ
５のドレイン電極及びトランジスタＰ６のソース電極に
接続され、トランジスタＰ４のゲート電極は、トランジ
スタＰ２のドレイン電極及びトランジスタＰ３のソース
電極に接続されている。さらに、トランジスタＰ２のゲ
ート電極は第２入力ＩＮ２に接続され、トランジスタＰ
５のゲート電極は第１入力ＩＮ１に接続されている。ま
た、トランジスタＰ３のゲート電極とソース電極は第１
入力ＩＮ１に接続され、トランジスタＰ６のゲート電極
とドレイン電極は第２入力ＩＮ２に接続されている。The transistors P1, P2 and P3 are connected to the power supply voltage VDD and the input signal in1.
Is connected in series with the first input IN1 supplied with
The transistor P4, the transistor P5, and the transistor P6 are connected in series between the power supply voltage VDD and the second input IN2 to which the complementary input signal in2 is supplied. In addition, the gate electrode of the transistor P1 is
5 and the source electrode of the transistor P6, and the gate electrode of the transistor P4 is connected to the drain electrode of the transistor P2 and the source electrode of the transistor P3. Further, the gate electrode of the transistor P2 is connected to the second input IN2,
The gate electrode of 5 is connected to the first input IN1. The gate electrode and the source electrode of the transistor P3 are the first
It is connected to the input IN1, and the gate electrode and drain electrode of the transistor P6 are connected to the second input IN2.

【００３７】上記構成においては、トランジスタＰ３の
ゲート電極とソース電極が第１入力ＩＮ１に接続され、
トランジスタＰ６のゲート電極とドレイン電極が第２入
力ＩＮ２に接続されているため、トランジスタＰ３のド
レイン電極とトランジスタＰ６のドレイン電極に、それ
ぞれ接地電圧ＧＮＤを接続した場合に比べて、トランジ
スタＰ３とトランジスタＰ６のうち、入力信号がＨｉｇ
ｈレベルとなる側のソース〜ドレイン間電圧をより小さ
くすることができる。これによると、例えば入力信号ｉ
ｎ１がＨｉｇｈレベルに反転し、相補入力信号ｉｎ２が
Ｌｏｗレベルに反転したときに、トランジスタＰ３のド
レイン電極には３Ｖが印加されることになるため、トラ
ンジスタＰ３を流れる電流は（図９のトランジスタＰ２
に流れる電流と比べて）より小さくなり、この結果、ノ
ードＡの電位は０Ｖからより速く上昇することになる。
また、トランジスタＰ２のゲート電極は第２入力ＩＮ２
に接続され、トランジスタＰ５のゲート電極は第１入力
ＩＮ１に接続されているため、例えば入力信号ｉｎ１が
Ｈｉｇｈレベルに反転し、相補入力信号ｉｎ２がＬｏｗ
レベルに反転したときに、トランジスタＰ２のゲート電
極には０Ｖ、トランジスタＰ５のゲート電極には３Ｖが
それぞれ入力される。これによると、電源電圧ＶＤＤか
らノードＡに供給される電位により、トランジスタＰ２
を流れる電流はより大きくなり、電源電圧ＶＤＤからノ
ードＢに供給される電位は下がるため、トランジスタＰ
５に流れる電流はより小さくなる。したがって、ノード
Ａの電位の上昇、ノードＢの電位の下降をより速めるこ
とになる。In the above structure, the gate electrode and the source electrode of the transistor P3 are connected to the first input IN1.
Since the gate electrode and the drain electrode of the transistor P6 are connected to the second input IN2, the transistor P3 and the transistor P6 are different from the case where the ground voltage GND is connected to the drain electrode of the transistor P3 and the drain electrode of the transistor P6, respectively. The input signal is High
The source-drain voltage on the side of the h level can be further reduced. According to this, for example, the input signal i
When n1 is inverted to High level and the complementary input signal in2 is inverted to Low level, 3V is applied to the drain electrode of the transistor P3, so that the current flowing through the transistor P3 (transistor P2 in FIG.
(Compared to the current flowing in), resulting in the potential at node A rising from 0V faster.
The gate electrode of the transistor P2 has a second input IN2.
Since the gate electrode of the transistor P5 is connected to the first input IN1, the input signal in1 is inverted to High level, and the complementary input signal in2 is Low.
When inverted to the level, 0V is input to the gate electrode of the transistor P2 and 3V is input to the gate electrode of the transistor P5. According to this, the potential supplied from the power supply voltage VDD to the node A causes the transistor P2
Current flowing through the transistor P becomes larger and the potential supplied from the power supply voltage VDD to the node B lowers, so that the transistor P
The current flowing through 5 becomes smaller. Therefore, the rise of the potential of the node A and the fall of the potential of the node B are accelerated.

【００３８】上記実施形態１の電圧レベルシフタによれ
ば、入力信号が反転した際の出力信号の反転遅れを少な
くすることができるため、レベルシフトされたクロック
信号のタイミングずれを防止して、より正確なクロック
信号を供給することができる。According to the voltage level shifter of the first embodiment described above, since the inversion delay of the output signal when the input signal is inverted can be reduced, the timing shift of the level-shifted clock signal can be prevented, and more accurate. Various clock signals can be supplied.

【００３９】実施形態２ 図２は、実施形態２に係わる電圧レベルシフタの構成を
示す回路図である。実施形態２の電圧レベルシフタは、
実施形態１の電圧レベルシフタに、ＰＭＯＳで構成され
た２つのトランジスタＰ７及びトランジスタＰ８を付加
したものである。Embodiment 2 FIG. 2 is a circuit diagram showing the configuration of a voltage level shifter according to Embodiment 2. The voltage level shifter of the second embodiment is
The voltage level shifter according to the first embodiment is added with two transistors P7 and P8 formed of PMOS.

【００４０】トランジスタＰ７のドレイン電極はトラン
ジスタＰ３のゲート電極に、またソース電極はトランジ
スタＰ４のゲート電極にそれぞれ接続され、トランジス
タＰ８のドレイン電極はトランジスタＰ６のゲート電極
に、またソース電極はトランジスタＰ１のゲート電極に
それぞれ接続されている。また、トランジスタＰ７のゲ
ート電極とトランジスタＰ８のゲート電極は、接地電圧
ＧＮＤに接続されている。さらに、トランジスタＰ３の
ドレイン電極は第１入力ＩＮ１に接続され、トランジス
タＰ６のドレイン電極は第２入力ＩＮ２に接続されてい
る。その他の構成は実施形態１と同じである。The drain electrode of the transistor P7 is connected to the gate electrode of the transistor P3, the source electrode thereof is connected to the gate electrode of the transistor P4, the drain electrode of the transistor P8 is connected to the gate electrode of the transistor P6, and the source electrode thereof is connected to the gate electrode of the transistor P1. Each is connected to the gate electrode. The gate electrode of the transistor P7 and the gate electrode of the transistor P8 are connected to the ground voltage GND. Further, the drain electrode of the transistor P3 is connected to the first input IN1, and the drain electrode of the transistor P6 is connected to the second input IN2. Other configurations are the same as those in the first embodiment.

【００４１】上記構成において、例えば入力信号ｉｎ１
がＨｉｇｈレベルに反転し、相補入力信号ｉｎ２がＬｏ
ｗレベルに反転すると、トランジスタＰ２のゲート電極
には０Ｖが入力され、トランジスタＰ５のゲート電極に
は３Ｖが入力される。また、トランジスタＰ３のドレイ
ン電極には３Ｖ、トランジスタＰ６のドレイン電極には
０Ｖが入力される。これにより、トランジスタＰ３、Ｐ
６のそれぞれのゲート〜ドレイン間のカップリング容量
により、トランジスタＰ３のゲート電極の電位は若干上
昇し、トランジスタＰ６のゲート電極の電位は若干下降
する。このようなトランジスタＰ２，Ｐ５，Ｐ３及びＰ
６のゲート電極の電位変化により、実施形態１と同じよ
うに、ノードＡの電位は上昇し、またノードＢの電位は
下降する。ここで、ノードＢとトランジスタＰ６のゲー
ト電極はトランジスタＰ８を介して接続されているた
め、トランジスタＰ６のゲート電極の電位は下降し、そ
の電位がトランジスタＰ８の閾値以下になると、トラン
ジスタＰ８はオフする。そして、トランジスタＰ８がオ
フした後は、トランジスタＰ６のゲート〜ソース間のカ
ップリング容量により、トランジスタＰ６のゲート電極
の電位は接地電圧ＧＮＤ以下にまで降下する。したがっ
て、ノードＢには接地電圧ＧＮＤに近い電位が入力され
ることになり、ほぼ０Ｖの電位がノードＢから取り出さ
れる。なお、入力信号ｉｎ１がＬｏｗレベルに反転し、
相補入力信号ｉｎ２がＨｉｇｈレベルに反転したとき
は、トランジスタＰ３のゲート電極の電位がトランジス
タＰ７の閾値以下になり、トランジスタＰ７がオフする
と、トランジスタＰ３のゲート〜ソース間のカップリン
グ容量により、トランジスタＰ３のゲート電極の電位が
接地電圧ＧＮＤまで降下して、ノードＡからは接地電圧
ＧＮＤに近いほぼ０Ｖの電位が取り出される。In the above configuration, for example, the input signal in1
Is inverted to High level, and the complementary input signal in2 is Lo
When inverted to the w level, 0V is input to the gate electrode of the transistor P2 and 3V is input to the gate electrode of the transistor P5. Further, 3V is input to the drain electrode of the transistor P3, and 0V is input to the drain electrode of the transistor P6. As a result, the transistors P3 and P
The potential of the gate electrode of the transistor P3 slightly rises and the potential of the gate electrode of the transistor P6 slightly drops due to the coupling capacitance between the gate and drain of each transistor 6. Such transistors P2, P5, P3 and P
Due to the potential change of the gate electrode of No. 6, the potential of the node A rises and the potential of the node B falls, as in the first embodiment. Here, since the node B and the gate electrode of the transistor P6 are connected via the transistor P8, the potential of the gate electrode of the transistor P6 drops, and when the potential becomes equal to or lower than the threshold value of the transistor P8, the transistor P8 turns off. . After the transistor P8 is turned off, the potential of the gate electrode of the transistor P6 drops below the ground voltage GND due to the coupling capacitance between the gate and source of the transistor P6. Therefore, a potential close to the ground voltage GND is input to the node B, and a potential of approximately 0V is taken out from the node B. In addition, the input signal in1 is inverted to the Low level,
When the complementary input signal in2 is inverted to the high level, the potential of the gate electrode of the transistor P3 becomes equal to or lower than the threshold value of the transistor P7, and when the transistor P7 is turned off, the coupling capacitance between the gate and the source of the transistor P3 causes the transistor P3. The potential of the gate electrode of the gate voltage drops to the ground voltage GND, and a potential of approximately 0V close to the ground voltage GND is taken out from the node A.

【００４２】上記実施形態２の電圧レベルシフタによれ
ば、出力信号の反転遅れを少なくして、レベルシフトさ
れたクロック信号のタイミングずれを防止し、より正確
なクロック信号を供給することができる。According to the voltage level shifter of the second embodiment, the inversion delay of the output signal can be reduced, the timing shift of the level-shifted clock signal can be prevented, and a more accurate clock signal can be supplied.

【００４３】また、図９に示す電圧レベルシフタでは、
トランジスタＰ２，Ｐ４（図２のトランジスタＰ３，Ｐ
６に相当）がＰＭＯＳトランジスタであるため、出力と
して取り出される接地電圧ＧＮＤの電位が、トランジス
タＰ２，Ｐ４の閾値分だけ上昇してしまうが、本実施形
態によれば、Ｌｏｗ側の出力として接地電圧ＧＮＤに近
い電位を安定して取り出すことができるため、Ｈｉｇｈ
側からＬｏｗ側にかけてよりワイドレンジな出力を取り
出すことが可能となる。Further, in the voltage level shifter shown in FIG.
Transistors P2, P4 (transistors P3, P of FIG. 2
(Corresponding to 6) is a PMOS transistor, the potential of the ground voltage GND taken out as an output rises by the threshold value of the transistors P2 and P4. However, according to this embodiment, the ground voltage is output as a Low side output. Since a potential close to GND can be taken out stably, High
It is possible to take out a wider range of output from the low side to the low side.

【００４４】図３は、実施形態２の変形例の構成を示す
回路図である。図２との相違点は、トランジスタＰ３と
Ｐ８のソース電極に第１入力ＩＮ１、第２入力ＩＮ２を
それぞれ接続したことにある。FIG. 3 is a circuit diagram showing a configuration of a modified example of the second embodiment. The difference from FIG. 2 is that the first input IN1 and the second input IN2 are connected to the source electrodes of the transistors P3 and P8, respectively.

【００４５】トランジスタＰ７のドレイン電極とソース
電極は、トランジスタＰ３のゲート電極と第１入力ＩＮ
１にそれぞれ接続され、トランジスタＰ８のドレイン電
極とソース電極は、トランジスタＰ６のゲート電極と第
２入力ＩＮ２にそれぞれ接続されている。その他の構成
は実施形態２と同じである。The drain electrode and source electrode of the transistor P7 are connected to the gate electrode of the transistor P3 and the first input IN.
1, the drain electrode and the source electrode of the transistor P8 are connected to the gate electrode of the transistor P6 and the second input IN2, respectively. Other configurations are the same as those of the second embodiment.

【００４６】上記構成において、例えば入力信号ｉｎ１
がＨｉｇｈレベルに反転し、相補入力信号ｉｎ２がＬｏ
ｗレベルに反転すると、トランジスタＰ２のゲート電極
には０Ｖが入力され、トランジスタＰ５のゲート電極に
は３Ｖが入力される。また、トランジスタＰ３のドレイ
ン電極には３Ｖ、トランジスタＰ６のドレイン電極には
０Ｖが入力される。また、トランジスタＰ７を介してト
ランジスタＰ３のゲート電極に入力信号ｉｎ１が入力さ
れ、トランジスタＰ８を介してトランジスタＰ６のゲー
ト電極に相補入力信号ｉｎ２が入力されるため、トラン
ジスタＰ３のゲート電極の電位は若干上昇し、トランジ
スタＰ６のゲート電極の電位は若干下降する。このよう
なトランジスタＰ２，Ｐ５，Ｐ３及びＰ６のゲート電極
の電位変化により、実施形態１と同じように、ノードＡ
の電位は上昇し、またノードＢの電位は下降する。そし
て、ノードＢの電位の下降に伴い、トランジスタＰ６の
ゲート〜ソース間のカップリング容量により、トランジ
スタＰ６のゲート電極の電位は接地電圧ＧＮＤ以下にま
で降下する。これにより、ノードＢには接地電圧ＧＮＤ
に近い電位が入力されることになり、ほぼ０Ｖの電位が
ノードＢから取り出される。なお、入力信号ｉｎ１がＬ
ｏｗレベルに反転し、相補入力信号ｉｎ２がＨｉｇｈレ
ベルに反転したときは、ノードＡの電位の降下に伴い、
トランジスタＰ３のゲート〜ソース間のカップリング容
量により、トランジスタＰ３のゲート電極の電位が接地
電圧ＧＮＤ以下にまで降下するため、ノードＡからは接
地電圧ＧＮＤに近いほぼ０Ｖの電位が取り出される。In the above configuration, for example, the input signal in1
Is inverted to High level, and the complementary input signal in2 is Lo
When inverted to the w level, 0V is input to the gate electrode of the transistor P2 and 3V is input to the gate electrode of the transistor P5. Further, 3V is input to the drain electrode of the transistor P3, and 0V is input to the drain electrode of the transistor P6. Further, since the input signal in1 is input to the gate electrode of the transistor P3 via the transistor P7 and the complementary input signal in2 is input to the gate electrode of the transistor P6 via the transistor P8, the potential of the gate electrode of the transistor P3 is slightly increased. It rises and the potential of the gate electrode of the transistor P6 falls slightly. Due to the potential change of the gate electrodes of the transistors P2, P5, P3 and P6, the node A
Potential rises, and the potential of node B falls. Then, as the potential of the node B decreases, the potential of the gate electrode of the transistor P6 drops to the ground voltage GND or lower due to the coupling capacitance between the gate and the source of the transistor P6. As a result, the ground voltage GND is applied to the node B.
Since a potential close to is input, a potential of approximately 0 V is taken out from the node B. The input signal in1 is L
When it is inverted to the ow level and the complementary input signal in2 is inverted to the high level, the potential of the node A drops,
Since the gate-source coupling capacitance of the transistor P3 causes the potential of the gate electrode of the transistor P3 to drop below the ground voltage GND, a potential of approximately 0 V close to the ground voltage GND is taken out from the node A.

【００４７】上述した図３に示す電圧レベルシフタによ
れば、出力信号の反転遅れを少なくして、レベルシフト
されたクロック信号のタイミングずれを防止し、より正
確なクロック信号を供給することができる。さらに、Ｌ
ｏｗ側の出力として接地電圧ＧＮＤに近い電位を安定し
て取り出すことができるため、Ｈｉｇｈ側からＬｏｗ側
にかけてよりワイドレンジな出力を取り出すことが可能
となる。According to the voltage level shifter shown in FIG. 3 described above, the inversion delay of the output signal can be reduced, the timing shift of the level-shifted clock signal can be prevented, and a more accurate clock signal can be supplied. Furthermore, L
Since a potential close to the ground voltage GND can be stably taken out as the ow side output, it is possible to take out a wider range output from the High side to the Low side.

【００４８】実施形態３ 次に、実施形態３として、実施形態２のさらに他の変形
例について説明する。図４に示す電圧レベルシフタで
は、図２のトランジスタＰ３、Ｐ５の代わりに、ノード
Ａ、ノードＢにプルアップ抵抗Ｒ１，Ｒ２を介して第１
入力ＩＮ１、第２入力ＩＮ２がそれぞれ接続されてい
る。すなわち、トランジスタＰ１０のソース電極がプル
アップ抵抗Ｒ１を介して第１入力ＩＮ１と接続され、ト
ランジスタ１２のソース電極がプルアップ抵抗Ｒ２を介
して第２入力ＩＮ２と接続されている。また、トランジ
スタＰ９，Ｐ１０とトランジスタＰ１１，Ｐ１２によ
り、インバータのループを形成している。なお、プルア
ップ抵抗Ｒ１は本実施形態における第１抵抗素子に相当
し、プルアップ抵抗Ｒ２は本実施形態における第２抵抗
素子に相当する。Embodiment 3 Next, as Embodiment 3, another modification of Embodiment 2 will be described. In the voltage level shifter shown in FIG. 4, instead of the transistors P3 and P5 shown in FIG. 2, first and second nodes A and B are connected via pull-up resistors R1 and R2.
The input IN1 and the second input IN2 are connected to each other. That is, the source electrode of the transistor P10 is connected to the first input IN1 via the pull-up resistor R1, and the source electrode of the transistor 12 is connected to the second input IN2 via the pull-up resistor R2. Further, the transistors P9 and P10 and the transistors P11 and P12 form an inverter loop. The pull-up resistor R1 corresponds to the first resistance element in this embodiment, and the pull-up resistor R2 corresponds to the second resistance element in this embodiment.

【００４９】また、図４に示すプルアップ抵抗Ｒ１，Ｒ
２は、図５に示すようなＰＭＯＳトランジスタに置き換
えることもできる。図５において、トランジスタＰ１
５，Ｐ１６のゲート電極には、これらトランジスタが完
全にオンしない電位に設定された第３電源電圧として、
電源電圧ＶＳＳ（ＶＤＤ＞ＶＳＳ＞ＧＮＤ）が与えられ
ている。図４及び図５のような回路構成とした場合で
も、実施形態２と同様の効果を得ることができる。The pull-up resistors R1 and R shown in FIG.
2 can be replaced with a PMOS transistor as shown in FIG. In FIG. 5, the transistor P1
At the gate electrodes of P5 and P16, as a third power supply voltage set to a potential at which these transistors are not completely turned on,
The power supply voltage VSS (VDD>VSS> GND) is applied. Even with the circuit configurations shown in FIGS. 4 and 5, the same effect as that of the second embodiment can be obtained.

【００５０】また、図６に示すように、図４のプルアッ
プ抵抗Ｒ１，Ｒ２と並列に、プルアップ抵抗Ｒ３，Ｒ４
を介して電源電圧ＶＤＤを接続した構成とすることもで
きる。図６では、プルアップ抵抗Ｒ１，Ｒ２を介して入
力された相補入力信号ｉｎ１、入力信号ｉｎ２をインバ
ータの動作点付近まで昇圧することができるため、入力
信号の反転が容易になり、動作をより安定させることが
できる。なお、プルアップ抵抗Ｒ３は本実施形態におけ
る第３抵抗素子に相当し、プルアップ抵抗Ｒ４は本実施
形態における第４抵抗素子に相当する。Further, as shown in FIG. 6, the pull-up resistors R3 and R4 are connected in parallel with the pull-up resistors R1 and R2 shown in FIG.
The power supply voltage VDD may be connected via the. In FIG. 6, since the complementary input signal in1 and the input signal in2 input via the pull-up resistors R1 and R2 can be boosted up to the vicinity of the operating point of the inverter, the inversion of the input signal is facilitated and the operation is further improved. Can be stabilized. The pull-up resistor R3 corresponds to the third resistance element in this embodiment, and the pull-up resistor R4 corresponds to the fourth resistance element in this embodiment.

【００５１】また、図６と同様の機能は、図７に示すよ
うに、プルアップ抵抗の代わりにＰＭＯＳトランジスタ
で構成することによっても得ることができる。図７で
は、トランジスタＰ１５，Ｐ１６を介して第１入力ＩＮ
１、第２入力ＩＮ２が接続され、さらに、これと並列に
トランジスタＰ１７，Ｐ１８を介して電源電圧ＶＤＤが
接続されている。すなわち、トランジスタＰ１０のソー
ス電極はトランジスタＰ１５を介して第１入力ＩＮ１と
接続されるとともに、これと並列にトランジスタＰ１７
を介して電源電圧ＶＤＤと接続されている。一方、トラ
ンジスタ１２のソース電極はトランジスタＰ１６を介し
て第１入力ＩＮ２に接続されるとともに、トランジスタ
Ｐ１８を介して電源電圧ＶＤＤと接続されている。ま
た、各トランジスタのゲート電極には、前述の電源電圧
ＶＳＳが与えられている。The function similar to that of FIG. 6 can also be obtained by using a PMOS transistor instead of the pull-up resistor as shown in FIG. In FIG. 7, the first input IN via the transistors P15 and P16.
The first and second inputs IN2 are connected, and the power supply voltage VDD is further connected in parallel with the first and second inputs IN2 via the transistors P17 and P18. That is, the source electrode of the transistor P10 is connected to the first input IN1 via the transistor P15, and in parallel with this, the transistor P17 is connected.
Is connected to the power supply voltage VDD via. On the other hand, the source electrode of the transistor 12 is connected to the first input IN2 via the transistor P16 and is connected to the power supply voltage VDD via the transistor P18. The power supply voltage VSS described above is applied to the gate electrode of each transistor.

【００５２】上述した実施形態３の各電圧レベルシフタ
によれば、出力信号の反転遅れを少なくして、レベルシ
フトされたクロック信号のタイミングずれを防止し、よ
り正確なクロック信号を供給することができる。さら
に、Ｌｏｗ側の出力として接地電圧ＧＮＤに近い電位を
安定して取り出すことができるため、Ｈｉｇｈ側からＬ
ｏｗ側にかけてよりワイドレンジな出力を取り出すこと
が可能となる。According to each voltage level shifter of the third embodiment described above, the inversion delay of the output signal can be reduced, the timing shift of the level-shifted clock signal can be prevented, and a more accurate clock signal can be supplied. . Furthermore, since a potential close to the ground voltage GND can be stably taken out as an output on the Low side, it is possible to output L from the High side.
It becomes possible to take out a wider range of output toward the ow side.

【００５３】上記各実施形態では、電源レベルシフタの
ノードＡから出力信号ｏｕｔ１として電源電圧ＶＤＤに
相当する１０Ｖ（入力反転では０Ｖ）の電位が、またノ
ードＢからは出力信号ｏｕｔ２として入力信号ｉｎ１に
相当する０Ｖ（入力反転では１０Ｖ）の電位が取り出さ
れ、出力回路としてのＡＭＰ（出力バッファ）に出力さ
れる例について示したが、出力負荷が小さい場合には出
力段のＡＭＰを省略することもできる。In each of the above embodiments, the potential of 10 V (0 V in the case of input inversion) corresponding to the power supply voltage VDD from the node A of the power supply level shifter as the output signal out1 and the input signal in1 from the node B as the output signal out2. Although an example in which the potential of 0 V (10 V in the case of input inversion) is extracted and output to the AMP (output buffer) as the output circuit has been shown, the AMP in the output stage can be omitted when the output load is small. .

【００５４】また、上記各実施形態に示した電圧レベル
シフタ（図１〜図７）のいずれか一つを使って、図８に
示すような走査線駆動回路２１や信号線駆動回路３１を
構成することができる。さらに、これら駆動回路をアレ
イ基板１０上に形成するとともに、図示しない対向基板
との間に液晶層を保持させることにより、液晶表示装置
を構成することができる。この液晶表示装置では、タイ
ミングずれの少ない安定したクロック信号を使うことが
できるため、選択画素への書き込み不足等を生じること
がなく、良好な表示品位を得ることができる。ここで、
アレイ基板１０は本実施形態における第１基板に相当
し、図示しない対向基板は第２基板に相当する。Further, by using any one of the voltage level shifters (FIGS. 1 to 7) shown in each of the above embodiments, the scanning line driving circuit 21 and the signal line driving circuit 31 as shown in FIG. 8 are constructed. be able to. Further, by forming these drive circuits on the array substrate 10 and holding a liquid crystal layer between the array substrate 10 and a counter substrate (not shown), a liquid crystal display device can be configured. In this liquid crystal display device, since a stable clock signal with a small timing shift can be used, it is possible to obtain good display quality without causing insufficient writing to the selected pixel. here,
The array substrate 10 corresponds to the first substrate in this embodiment, and the counter substrate (not shown) corresponds to the second substrate.

【００５５】なお、上記構成による駆動回路は、アレイ
基板１０上に画素部１１と一体に形成された構成でなく
てもよく、例えば図示しない外部駆動基板上にコントロ
ールＩＣとともに配置された構成としてもよい。また、
駆動回路における電圧レベルシフタは、シフトレジスタ
の前段に配置した構成だけでなく、バッファとともにシ
フトレジスタの後段に配置した構成としてもよい。The drive circuit having the above-mentioned configuration may not be formed integrally with the pixel section 11 on the array substrate 10, but may be provided on the external drive substrate (not shown) together with the control IC. Good. Also,
The voltage level shifter in the drive circuit may be arranged not only in the front stage of the shift register but also in the rear stage of the shift register together with the buffer.

【００５６】上記各実施形態に示す電圧レベルシフタで
構成された駆動回路は、液晶表示装置又はその電極基板
に適用されるだけでなく、例えば電極基板上に有機ＥＬ
を形成した構造の平面表示装置、又は対向配置された２
つの電極基板間に有機ＥＬを保持した構造の平面表示装
置にも適用することができる。The drive circuit composed of the voltage level shifter shown in each of the above embodiments is not only applied to the liquid crystal display device or the electrode substrate thereof, but also, for example, an organic EL device is formed on the electrode substrate.
Flat display device having a structure in which the
It can also be applied to a flat display device having a structure in which an organic EL is held between two electrode substrates.

【００５７】さらに、本発明に係わる電圧レベルシフタ
は、上記実施形態のような液晶表示装置の駆動回路や電
極基板に限らず、電圧レベルシフタを含む回路全般に適
用することができる。Further, the voltage level shifter according to the present invention can be applied not only to the drive circuit and the electrode substrate of the liquid crystal display device as in the above embodiment, but also to all circuits including the voltage level shifter.

【００５８】[0058]

【発明の効果】以上説明したように、本発明によれば、
入力信号が反転した際の出力信号の反転遅れを少なくす
ることができるため、出力負荷が大きい場合でも、電圧
レベルシフタからタイミングずれの少ない安定したクロ
ック信号を出力することができる。As described above, according to the present invention,
Since the inversion delay of the output signal when the input signal is inverted can be reduced, the stable clock signal with less timing deviation can be output from the voltage level shifter even when the output load is large.

【００５９】また、この電圧レベルシフタを含む駆動回
路や電極基板により平面表示装置を構成した場合は、選
択画素への書き込み不足等のない良好な表示品位を得る
ことができる。Further, when the flat display device is constructed by the drive circuit including the voltage level shifter and the electrode substrate, it is possible to obtain good display quality without insufficient writing to the selected pixel.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施形態１に係わる電圧レベルシフタの構成を
示す回路図。FIG. 1 is a circuit diagram showing a configuration of a voltage level shifter according to a first embodiment.

【図２】実施形態２に係わる電圧レベルシフタの構成を
示す回路図。FIG. 2 is a circuit diagram showing a configuration of a voltage level shifter according to a second embodiment.

【図３】実施形態２の変形例の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of a modified example of the second embodiment.

【図４】実施形態３に係わる電圧レベルシフタの構成を
示す回路図。FIG. 4 is a circuit diagram showing a configuration of a voltage level shifter according to a third embodiment.

【図５】図４の他の構成を示す回路図。FIG. 5 is a circuit diagram showing another configuration of FIG.

【図６】図４の他の構成を示す回路図。FIG. 6 is a circuit diagram showing another configuration of FIG.

【図７】図６の他の構成を示す回路図。FIG. 7 is a circuit diagram showing another configuration of FIG.

【図８】走査線駆動回路、信号線駆動回路及び画素部を
アレイ基板上に一体に形成した液晶表示装置の概略構成
を示すブロック図。FIG. 8 is a block diagram showing a schematic configuration of a liquid crystal display device in which a scanning line driving circuit, a signal line driving circuit, and a pixel portion are integrally formed on an array substrate.

【図９】レベルシフタの従来例を示す回路図。FIG. 9 is a circuit diagram showing a conventional example of a level shifter.

【符号の説明】 １０…アレイ基板、１１…画素部、１２…画素トランジ
スタ、１３…画素電極、１４…対向電極、１５…液晶
層、２１…走査線駆動回路、２２…垂直シフトレジス
タ、２３，３５…レベルシフタ、３１…信号線駆動回
路、３２…水平シフトレジスタ、Ｓ１，Ｓ２，〜Ｓｍ…
信号線、Ｇ１，Ｇ２〜Ｇｎ…走査線、ＡＭＰ…出力バッ
ファ[Explanation of reference numerals] 10 ... Array substrate, 11 ... Pixel portion, 12 ... Pixel transistor, 13 ... Pixel electrode, 14 ... Counter electrode, 15 ... Liquid crystal layer, 21 ... Scan line drive circuit, 22 ... Vertical shift register, 23, 35 ... Level shifter, 31 ... Signal line drive circuit, 32 ... Horizontal shift register, S1, S2, ... Sm ...
Signal line, G1, G2-Gn ... Scan line, AMP ... Output buffer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/36 3/36 Ｈ０３Ｋ 19/00 １０１Ｅ Ｆターム(参考） 2H093 NA16 NC22 NC34 ND01 5C006 BB16 BC03 BC11 BC20 BF26 BF27 BF34 BF46 FA14 5C080 AA10 BB05 DD30 FF11 JJ02 JJ03 5C094 AA02 AA23 BA03 BA43 CA19 EA04 EA07 HA08 5J056 AA00 AA11 AA39 BB02 CC18 CC21 DD12 DD28 EE03 EE07 FF01 FF09 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) G09G 3/20 G09G 3/36 3/36 H03K 19/00 101E F term (reference) 2H093 NA16 NC22 NC34 ND01 5C006 BB16 BC03 BC11 BC20 BF26 BF27 BF34 BF46 FA14 5C080 AA10 BB05 DD30 FF11 JJ02 JJ03 5C094 AA02 AA23 BA03 BA43 CA19 EA04 EA07 HA08 5J056 AA00 AA11 AA39 BB02 CC18 CC21 DD12 DD28 FF01 EE03 EE07 FF02

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】 同一導電型の複数のトランジスタを備え
た電圧レベルシフタであって、 第１トランジスタ、第２トランジスタ及び第３トランジ
スタが、第１電源電圧と入力信号が供給される第１入力
との間に直列に接続され、第４トランジスタ、第５トラ
ンジスタ及び第６トランジスタが、前記第１電源電圧と
前記入力信号の相補入力信号が供給される第２入力との
間に直列に接続され、 前記第１トランジスタの制御電極が前記第５トランジス
タの出力電極及び前記第６トランジスタの入力電極に接
続され、前記第４トランジスタの制御電極が前記第２ト
ランジスタの出力電極及び前記第３トランジスタの入力
電極に接続され、 前記第２トランジスタの制御電極が前記第２入力に接続
され、前記第５トランジスタの制御電極が前記第１入力
に接続され、 前記第３トランジスタの制御電極と出力電極が前記第１
入力に接続され、前記第６トランジスタの制御電極と出
力電極が前記第２入力に接続された、電圧レベルシフ
タ。1. A voltage level shifter comprising a plurality of transistors of the same conductivity type, wherein a first transistor, a second transistor and a third transistor are provided with a first power supply voltage and a first input to which an input signal is supplied. And a fourth transistor, a fifth transistor, and a sixth transistor connected in series between the first power supply voltage and a second input to which a complementary input signal of the input signal is supplied, The control electrode of the first transistor is connected to the output electrode of the fifth transistor and the input electrode of the sixth transistor, and the control electrode of the fourth transistor is connected to the output electrode of the second transistor and the input electrode of the third transistor. Connected, the control electrode of the second transistor is connected to the second input, and the control electrode of the fifth transistor is connected to the first input. And a control electrode and an output electrode of the third transistor are connected to each other.
A voltage level shifter connected to the input, the control electrode and output electrode of the sixth transistor being connected to the second input. 【請求項２】 第７トランジスタの出力電極と入力電極
が前記第３トランジスタの制御電極と前記第４トランジ
スタの制御電極にそれぞれ接続され、第８トランジスタ
の出力電極と入力電極が前記第６トランジスタの制御電
極と前記第１トランジスタの制御電極にそれぞれ接続さ
れ、 前記第７トランジスタの制御電極が前記第１電源電圧よ
り低電位の第２電源電圧に接続され、前記第８トランジ
スタの制御電極が前記第２電源電圧に接続され、 前記第３トランジスタの出力電極が前記第１入力に接続
され、前記第６トランジスタの出力電極が前記第２入力
に接続された、請求項１に記載の電圧レベルシフタ。2. An output electrode and an input electrode of the seventh transistor are respectively connected to a control electrode of the third transistor and a control electrode of the fourth transistor, and an output electrode and an input electrode of the eighth transistor are connected to the sixth transistor. A control electrode of the seventh transistor is connected to a control electrode of the first transistor, a control electrode of the seventh transistor is connected to a second power supply voltage lower than the first power supply voltage, and a control electrode of the eighth transistor is connected to the control electrode of the eighth transistor. The voltage level shifter according to claim 1, wherein the voltage level shifter is connected to two power supply voltages, the output electrode of the third transistor is connected to the first input, and the output electrode of the sixth transistor is connected to the second input. 【請求項３】 前記第７トランジスタの出力電極と入力
電極が前記第３トランジスタの制御電極と前記第１入力
にそれぞれ接続され、前記第８トランジスタの出力電極
と入力電極が前記第６トランジスタの制御電極と前記第
２入力にそれぞれ接続された、請求項２に記載の電圧レ
ベルシフタ。3. An output electrode and an input electrode of the seventh transistor are connected to a control electrode of the third transistor and the first input, respectively, and an output electrode and an input electrode of the eighth transistor control the sixth transistor. The voltage level shifter according to claim 2, wherein the voltage level shifter is connected to an electrode and the second input, respectively. 【請求項４】 前記第３及び第６トランジスタのうちの
少なくとも１つの出力電極が出力回路に接続された請求
項１，２又は３に記載の電圧レベルシフタ。4. The voltage level shifter according to claim 1, wherein at least one output electrode of the third and sixth transistors is connected to an output circuit. 【請求項５】 同一導電型の複数のトランジスタを備え
た電圧レベルシフタであって、 第９トランジスタ及び第１０トランジスタが、第１電源
電圧と入力信号が供給される第１入力との間に直列に接
続され、第１１トランジスタ及び第１２トランジスタ
が、前記第１電源電圧と前記入力信号の相補入力信号が
供給される第２入力との間に直列に接続され、 第１３トランジスタが、前記第１０トランジスタの制御
電極と前記第１１トランジスタの制御電極との間に接続
され、第１４トランジスタが、前記第１２トランジスタ
の制御電極と前記第９トランジスタの制御電極との間に
接続され、 前記第９トランジスタの制御電極が前記第１１トランジ
スタの出力電極と前記第１２トランジスタの入力電極に
それぞれ接続され、前記第１１トランジスタの制御電極
が前記第９トランジスタの出力電極と前記第１０トラン
ジスタの入力電極に接続され、 前記第１３トランジスタの制御電極が前記第１電源電圧
より低電位の第２電源電圧に接続され、前記第１４トラ
ンジスタの制御電極が前記第２電源電圧に接続され、 前記第１０トランジスタの入力電極が第１抵抗素子を介
して前記第１入力と接続され、前記第１２トランジスタ
の入力電極が第２抵抗素子を介して前記第２入力と接続
された、電圧レベルシフタ。5. A voltage level shifter comprising a plurality of transistors of the same conductivity type, wherein a ninth transistor and a tenth transistor are connected in series between a first power supply voltage and a first input to which an input signal is supplied. An eleventh transistor and a twelfth transistor are connected in series between the first power supply voltage and a second input to which a complementary input signal of the input signal is supplied, and a thirteenth transistor is the tenth transistor. Connected to a control electrode of the eleventh transistor, a fourteenth transistor is connected to a control electrode of the twelfth transistor and a control electrode of the ninth transistor, and A control electrode is connected to an output electrode of the eleventh transistor and an input electrode of the twelfth transistor, respectively, and is connected to the eleventh transistor. A control electrode of the transistor is connected to an output electrode of the ninth transistor and an input electrode of the tenth transistor, and a control electrode of the thirteenth transistor is connected to a second power supply voltage lower than the first power supply voltage, A control electrode of a fourteenth transistor is connected to the second power supply voltage, an input electrode of the tenth transistor is connected to the first input via a first resistance element, and an input electrode of the twelfth transistor is a second resistance. A voltage level shifter connected to the second input through an element. 【請求項６】 前記第１抵抗素子と第２抵抗素子の代わ
りに、前記第１０トランジスタの入力電極と前記第１入
力との間に第１５トランジスタが接続され、前記第１２
トランジスタの入力電極と前記第２入力との間に第１６
トランジスタが接続された、請求項５に記載の電圧レベ
ルシフタ。6. A fifteenth transistor is connected between an input electrode of the tenth transistor and the first input instead of the first resistance element and the second resistance element, and the fifteenth transistor is connected to the fifteenth transistor.
Sixteenth is provided between the input electrode of the transistor and the second input.
6. The voltage level shifter according to claim 5, wherein transistors are connected. 【請求項７】 前記第１５及び第１６トランジスタの制
御電極に、前記第１５及び第１６トランジスタが完全に
オンしない電位に設定された第３電源電圧が接続され
た、請求項６に記載の電圧レベルシフタ。7. The voltage according to claim 6, wherein the control electrodes of the fifteenth and sixteenth transistors are connected to a third power supply voltage set to a potential at which the fifteenth and sixteenth transistors are not completely turned on. Level shifter. 【請求項８】 前記第１０トランジスタの入力電極が、
さらに第３抵抗素子を介して前記第１電源電圧と接続さ
れ、前記第１２トランジスタの入力電極が、さらに第４
抵抗素子を介して前記第１電源電圧と接続された、請求
項５に記載の電圧レベルシフタ。8. The input electrode of the tenth transistor,
Furthermore, the input electrode of the twelfth transistor is further connected to the first power supply voltage via a third resistance element,
The voltage level shifter according to claim 5, wherein the voltage level shifter is connected to the first power supply voltage via a resistance element. 【請求項９】 前記第１０トランジスタの入力電極が、
さらに第１７トランジスタを介して前記第１電源電圧と
接続され、前記第１２トランジスタの入力電極が、さら
に第１８トランジスタを介して前記第１電源電圧と接続
された、請求項６に記載の電圧レベルシフタ。9. The input electrode of the tenth transistor,
The voltage level shifter according to claim 6, further connected to the first power supply voltage via a seventeenth transistor, and an input electrode of the twelfth transistor further connected to the first power supply voltage via an eighteenth transistor. . 【請求項１０】 前記第１７及び第１８トランジスタの
制御電極に、前記第１７及び第１８トランジスタが完全
にオンしない電位に設定された第３電源電圧が接続され
た、請求項９に記載の電圧レベルシフタ。10. The voltage according to claim 9, wherein the control electrodes of the seventeenth and eighteenth transistors are connected to a third power supply voltage set to a potential at which the seventeenth and eighteenth transistors are not completely turned on. Level shifter. 【請求項１１】 前記第１０及び第１２トランジスタの
うちの少なくとも１つの出力電極が出力回路に接続され
た請求項５乃至１０のいずれか一つに記載の電圧レベル
シフタ。11. The voltage level shifter according to claim 5, wherein at least one output electrode of the tenth and twelfth transistors is connected to an output circuit. 【請求項１２】 前記同一導電型の複数のトランジスタ
がＰＭＯＳトランジスタである請求項１乃至１１のいず
れか一つに記載の電圧レベルシフタ。12. The voltage level shifter according to claim 1, wherein the plurality of transistors of the same conductivity type are PMOS transistors. 【請求項１３】 前記同一導電型の複数のトランジスタ
が電界効果トランジスタであり、その制御電極、入力電
極、出力電極がゲート電極、ソース電極、ドレイン電極
である請求項１乃至１１のいずれか一つに記載の電圧レ
ベルシフタ。13. The plurality of transistors of the same conductivity type are field effect transistors, and the control electrode, the input electrode, and the output electrode thereof are a gate electrode, a source electrode, and a drain electrode. The voltage level shifter described in. 【請求項１４】 請求項１乃至１３のいずれか一つに記
載の電圧レベルシフタと、前記電圧レベルシフタにより
レベルシフトされたクロック信号と走査パルスを入力と
し、前記クロック信号に同期して前記走査パルスを１段
づつシフトしながら、対応する部位にそれぞれ出力する
シフトレジスタとを備えた駆動回路。14. The voltage level shifter according to claim 1, the clock signal level-shifted by the voltage level shifter, and a scan pulse as input, and the scan pulse being synchronized with the clock signal. A drive circuit provided with a shift register that outputs each to a corresponding portion while shifting one stage at a time. 【請求項１５】 前記駆動回路は、対応する走査線に走
査信号を出力する走査線駆動回路である請求項１４に記
載の駆動回路。15. The driving circuit according to claim 14, wherein the driving circuit is a scanning line driving circuit that outputs a scanning signal to a corresponding scanning line. 【請求項１６】 前記駆動回路は、対応するアナログス
イッチに水平走査パルスを出力して、前記アナログスイ
ッチを介して前記信号線に映像データをサンプリングす
る信号線駆動回路である請求項１４に記載の駆動回路。16. The signal line drive circuit according to claim 14, wherein the drive circuit outputs a horizontal scanning pulse to a corresponding analog switch, and samples video data to the signal line via the analog switch. Drive circuit. 【請求項１７】 マトリクス状に配置された複数の走査
線及び複数の信号線と、このマトリクスの各格子毎に配
置された画素電極と、前記走査線に供給される走査信号
により前記信号線と前記画素電極間を導通させて前記信
号線に供給された映像データを前記画素電極に書き込
む、前記各格子毎に設けられた画素スイッチ素子と、前
記画素スイッチ素子を前記走査線及び信号線を通じて駆
動する請求項１４に記載の駆動回路と、を備えた電極基
板。17. A plurality of scanning lines and a plurality of signal lines arranged in a matrix, pixel electrodes arranged for each lattice of this matrix, and the signal lines according to a scanning signal supplied to the scanning lines. Pixel switch elements provided in each of the grids for writing video data supplied to the signal lines to the pixel electrodes by electrically connecting the pixel electrodes, and driving the pixel switch elements through the scanning lines and the signal lines. An electrode substrate comprising: the drive circuit according to claim 14. 【請求項１８】 請求項１７に記載の電極基板からなる
第１基板と、前記すべての画素電極と対向する共通の対
向電極が形成された第２基板と、これら両基板間に保持
された表示層とを備えた平面表示装置。18. A first substrate formed of the electrode substrate according to claim 17, a second substrate on which a common counter electrode facing all of the pixel electrodes is formed, and a display held between the two substrates. A flat-panel display device having a layer. 【請求項１９】 前記表示層が液晶層である請求項１８
に記載の平面表示装置。19. The display layer is a liquid crystal layer.
The flat panel display device according to. 【請求項２０】 前記駆動回路を、外部駆動基板上に配
置した請求項１８又は１９に記載の平面表示装置。20. The flat panel display device according to claim 18, wherein the drive circuit is arranged on an external drive substrate.