JP2003209359A

JP2003209359A - コア基板およびその製造方法

Info

Publication number: JP2003209359A
Application number: JP2002004183A
Authority: JP
Inventors: Tatsuro Imamura; 達郎今村
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2002-01-11
Filing date: 2002-01-11
Publication date: 2003-07-25

Abstract

(57)【要約】【課題】コア基板の両面のビルドアップ層を有効に使
用した多層配線基板の製造を可能とするコア基板と、こ
のようなコア基板を簡便に製造するための製造方法を提
供する。【解決手段】コア材の両面に厚み５〜１２μｍの範囲
の銅箔を備えた銅張積層板の銅箔表面に粗化処理を施
し、レーザーを照射して内径が０．０５〜０．１５ｍｍ
の範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホ
ールを少なくとも一部に含む複数のスルーホールを穿設
し、これらのスルーホール内に導電性ペーストを充填
し、表面平滑処理を施した後、無電解めっきにより全面
に下地給電層を形成し、所望の電気絶縁性パターンをマ
スクとして、電解めっきにより下地給電層上に導電材料
を析出させて、スルーホールの開口部を閉塞するランド
部を含む所望の配線を形成し、その後、不要な下地給電
層をエッチング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線基板に使
用するコア基板とその製造方法に係り、特に高密度配線
がなされたビルドアップ層をコア基板の両面に備えた多
層配線基板を可能とするコア基板と、このようなコア基
板を製造するための製造方法に関する。

【０００２】

【従来の技術】近年、半導体素子は、ますます高集積
化、高性能化の一途をたどってきており、その端子数の
増加も著しい。例えば、ＱＦＰ（ＱｕａｄＦｌａｔ
Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外
部端子ピッチを狭めることにより、パッケージサイズを
大きくすることなく多端子化に対応してきた。しかし、
外部端子の狭ピッチ化に伴い、外部端子自体の幅が細く
なって強度が低下するため、フォーミング等の後工程に
おける外部端子のスキュー対応や、平坦性維持が難しく
なり、実装に際しては、半導体パッケージの搭載精度の
維持が難しくなるという問題があった。すなわち、ＱＦ
Ｐでも、更なる多端子化への対応は困難となっている。

【０００３】これに対応するために、ＢＧＡ（Ｂａｌｌ
ＧｒｉｄＡｒｒａｙ）に代表される多層樹脂プリン
ト基板をインターポーザとするパッケージが開発されて
きた。このＢＧＡは、通常、両面基板の片面に半導体チ
ップを搭載し、他方の面に球状の半田ボールを外部端子
として備え、半導体チップの端子と外部端子（半田ボー
ル）との導通をとったものであり、実装性の向上を図っ
たパッケージである。

【０００４】また、最近では、パッケージを持たないチ
ップ（ベアチップ）を直接に多層配線基板上の実装する
ベアチップ実装法が提案されている。ベアチップ実装法
では、予め多層配線基板上に形成された配線の接続パッ
ド部に、ボンディング・ワイヤ、ハンダや金属球等から
なるバンプ、異方性導電膜、導電性接着剤、光収縮性樹
脂等の接続手段を用いて半導体デバイス・チップが実装
される。チップがパッケージに封入されていないので、
多層配線基板上の配線とチップとの間の接続経路を単純
化かつ短縮することができ、また実装密度が向上するの
で、他チップとの間の距離も短縮することができる。し
たがって、小型軽量化はもちろん、信号処理の高速化も
期待することができる。

【０００５】上記のようなベアチップ実装法に対応でき
る多層配線基板は、通常、サブトラクティブ法等で作製
した低密度配線を有する両面基板をコア基板とし、この
コア基板の両面にビルドアップ法により高密度配線を形
成して製造されている。図９は、従来のコア基板の製造
方法の一例を示す工程図であり、まず、コア材５３の両
面に銅箔５４ａを設けた銅張積層基板５２に、ドリルマ
シンを用いて機械的にスルーホール５８を形成する（図
９Ａ）。次に、スルーホール５８内を洗浄し無電解めっ
きにより無電解銅５４ｂを形成してスルーホール５８内
を導電化し、その後、電解銅めっきにより全面に所定の
厚みで銅めっき層５４ｃを形成して、スルーホール５８
内を電気的に接続させる（図９（Ｂ））。次いで、スル
ーホール５８内に導電性金属材料あるいは非導電性ペー
ストからなる充填部材５５を充填し、物理研磨による表
面平滑処理を行う（図９（Ｃ））。その後、ドライフィ
ルムレジストあるいは液状レジストにより成膜処理を行
い、所定のパターン露光、現像を行ってレジストパター
ンを形成し、このレジストパターンをマスクとして銅め
っき層５４ｃ、無電解銅５４ｂと銅箔５４ａをパターン
エッチングすることにより、めっきスルーホール５４、
所望の回路配線（図示せず）を形成して、コア基板５１
が製造される（図９（Ｄ））。

【０００６】図１０は、上記のように製造されたコア基
板５１の両面にビルドアップ法により高密度配線を形成
して製造された多層配線基板の例を示す概略断面図であ
る。図１０に示される多層配線基板６０は、以下のよう
に製造することができる。すなわち、コア基板５１の両
面にガラスクロスエポキシ樹脂（プリプレグ）の絶縁層
６１を形成し、炭酸ガスレーザー、もしくは、ＵＶ−Ｙ
ＡＧレーザーを用いてコア基板上のめっきスルーホール
５４や回路配線の所望個所が露出するように小径の穴部
を各絶縁層６１の所定位置に形成する。そして、洗浄
後、穴部内に無電解めっきにより導電層を形成し、ドラ
イフィルムレジストをラミネートして所定のパターン露
光、現像を行うことによりレジストパターンを形成し、
このレジストパターンをマスクとして、上記の穴部を含
む露出部に電解めっきによりビア部６２を形成して１層
目のビルドアップ層を形成する。この操作を繰り返して
複数のビルドアップ層（図示例では、両面に各２層）を
形成して多層配線基板６０が製造される。そして、半導
体チップ搭載側の最表面のビルドアップ層には、必要な
配線とともに、半導体チップ搭載用の接続パッド部６４
が形成されている。このような多層配線基板６０では、
半導体チップ搭載用の接続パッド部６４に半田等の金属
バンプ８２を介して半導体チップ８１を搭載することが
できる。また、多層配線基板６０の裏面側には外部接続
端子６５が設けられており、プリント配線板（マザーボ
ード）に実装することができる。尚、図示例では、簡略
化のために、めっきスルーホール数、半導体チップのバ
ンプ数、回部接続端子数をそれぞれ４個としている。

【０００７】

【発明が解決しようとする課題】しかしながら、めっき
スルーホールを備えた従来のコア基板は、めっきスルー
ホールの径、ピッチが大きいため、半導体チップのピン
数増加に伴う高密度化への対応が困難であるという問題
がある。すなわち、めっきスルーホール形成におけるめ
っき工程で発生するマイグレーション（コア材５３中へ
のめっき液の染み出し）の点から、めっきスルーホール
の狭ピッチ化には限界があり、半導体チップ搭載用の接
続パッド部のピッチとめっきスルーホールのピッチの間
に大きな開きを生じることが避けられない。このため、
半導体チップ搭載用の接続パッド部からコア基板の各め
っきスルーホールに接続するために、ビルドアップ層に
微細配線を引き回すか、もしくは、ビルドアップ層の積
層数を増す必要がある。上述の多層配線基板６０の例で
は、チップ搭載用の各接続パッド部６４からコア基板５
１の各めっきスルーホール５４への接続用の配線引き回
しのために、チップ搭載側に２層のビルドアップ層を必
要である。一方、コア基板５１の裏面の２層のビルドア
ップ層は配線の引き回しが不要であり、外部接続端子６
５への接続のためのビア部が形成されているのみであ
る。

【０００８】しかし、多層配線基板６０のそり防止等の
バランス維持作用をなすために、チップ搭載側と同等の
２層のビルドアップ層をコア基板５１の裏面にも設ける
必要がある。すなわち、従来の多層配線基板では、半導
体チップ搭載用の接続パッド部からコア基板の各めっき
スルーホールに接続するための配線の引き回しがコア基
板のチップ搭載側のビルドアップ層に集中し、裏面のビ
ルドアップ層の有効利用が難しく、多層配線基板の小型
化、製造の簡易化に支障を来す要因の一つとなってい
る。このため、コア基板の両面のビルドアップ層を有効
に使用した多層配線基板の実用化が望まれている。本発
明は、上記のような実情に鑑みてなされたものであり、
コア基板の両面のビルドアップ層を有効に使用した多層
配線基板の製造を可能とするコア基板と、このようなコ
ア基板を簡便に製造するための製造方法を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、コア基板の両面に複数のビルドア
ップ層を備え、一方の面に半導体チップ搭載用の接続パ
ッド部を有し、他方の面に外部接続端子を有する多層配
線基板に使用するコア基板おいて、内部に導電性ペース
トが充填されている複数のスルーホールを有するコア材
を備え、該スルーホールの開口部は前記導電性ペースト
と導通するランド部により閉塞され、複数の前記スルー
ホールの少なくとも一部は内径が０．０５〜０．１５ｍ
ｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるよ
うな構成とした。

【００１０】本発明の好ましい態様として、前記スルー
ホールは、いずれも内径が０．０５〜０．１５ｍｍの範
囲であるような構成とした。本発明の好ましい態様とし
て、前記スルーホールは、いずれも内径が０．０５〜
０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範
囲であるような構成とした。さらに、本発明の好ましい
態様として、前記導電性ペーストに含有される導電材
は、銀を表面にコートした銅粒子であるような構成とし
た。

【００１１】本発明のコア基板の製造方法は、コア材の
両面に厚み５〜１２μｍの範囲の銅箔を備えた銅張積層
板の前記銅箔表面に粗化処理を施し、その後、レーザー
を照射して内径が０．０５〜０．１５ｍｍの範囲、ピッ
チが０．２〜０．３ｍｍの範囲のスルーホールを少なく
とも一部に含む複数のスルーホールを穿設する第１の工
程、前記スルーホール内に導電性ペーストを充填し、そ
の後、物理研磨により表面平滑処理を施す第２の工程、
無電解めっきにより全面に下地給電層を形成する第３の
工程、前記下地給電層上に所望の電気絶縁性パターンを
形成し、該電気絶縁性パターンをマスクとして電解めっ
きにより導電材料を下地給電層上に析出させて、前記ス
ルーホール内に充填されている導電性ペーストに接続さ
れた状態で前記スルーホールの開口部を閉塞するランド
部を形成する第４の工程、前記電気絶縁性パターンを除
去し、露出している不要な前記下地給電層をエッチング
除去する第５の工程、を有するような構成とした。

【００１２】また、本発明のコア基板の製造方法は、コ
ア材の両面に厚み５〜１２μｍの範囲の銅箔を備えた銅
張積層板の前記銅箔表面に粗化処理を施し、その後、レ
ーザーを照射して内径が０．０５〜０．１５ｍｍの範
囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホール
を少なくとも一部に含む複数のスルーホールを穿設する
第１の工程、前記スルーホール内に導電性ペーストを充
填し、その後、物理研磨により表面平滑処理を施す第２
の工程、無電解めっきにより全面に下地給電層を形成
し、電解めっきにより導電材料を下地給電層上に析出し
て導電層を形成する第３の工程、前記導電層上に所望の
レジストパターンを形成し、該レジストパターンをマス
クとしてエッチングにより導電層および下地給電層を除
去して、前記スルーホール内に充填されている導電性ペ
ーストに接続された状態で前記スルーホールの開口部を
閉塞するランド部を形成し、その後、前記レジストパタ
ーンを除去する第４の工程、を有するような構成とし
た。

【００１３】本発明の好ましい態様として、前記第４の
工程において、前記ランド部とともに所望の配線を同時
形成するような構成とした。本発明の好ましい態様とし
て、前記コア材は、内部に配線を有するような構成とし
た。本発明の好ましい態様として、前記レーザーは、炭
酸ガスレーザーを用いるような構成とした。また、本発
明の好ましい態様として、前記導電性ペーストは、銀を
表面にコートした銅粒子からなる導電材を含有するよう
な構成とした。

【００１４】上記のように、コア基板は、導電性ペース
トが充填されランド部により開口部を閉塞された内径が
０．０５〜０．１５ｍｍの範囲のスルーホールを、０．
２〜０．３ｍｍの範囲のピッチで備えるため、半導体チ
ップ搭載面側のビルドアップ層の少なくとも１層に、半
導体チップ搭載用の接続パッド部とランド部の一部とを
接続するための配線を設け、外部接続端子側のビルドア
ップ層の少なくとも１層には、外部接続端子とランド部
の一部とを接続するための配線を設け、必要な配線をコ
ア基板の両面のビルドアップ層に振り分けることが可能
となる。また、製造方法の第２の工程にてスルーホール
内に充填される導電性ペーストは、スルーホール間にお
けるマイグレーションを発生することがなく、スルーホ
ールの狭ピッチ化を可能とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。コア基板図１は、本発明のコア基板の一実施形態を示す部分縦断
面図である。図１において、本発明のコア基板１は、コ
ア材２と、このコア材２に貫通するようにピッチＰ１で
形成された内径ｄ１の複数のスルーホール３、および、
ピッチＰ２で形成された内径ｄ２の複数のスルーホール
６とを備えている。スルーホール３、スルーホール６の
内部には、それぞれ導電性ペースト４が充填されてお
り、スルーホール３の開口部３ａは、導電性ペースト４
と導通する小径のランド部５により閉塞され、スルーホ
ール６の開口部６ａは、導電性ペースト４と導通する大
径のランド部８により閉塞されている。本発明では、上
記のスルーホール３，６のうち、小径のスルーホール３
の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．
０８〜０．１０ｍｍの範囲、ピッチＰ１は０．２０〜
０．３０ｍｍ、好ましくは０．２０〜０．２２５ｍｍの
範囲であることを特徴としている。また、大径のスルー
ホール６の内径ｄ２は０．１５〜０．２５ｍｍの範囲、
ピッチＰ２は０．８０〜１．２７ｍｍの範囲とすること
ができる。

【００１６】尚、上記の実施形態では、図を簡略化する
ために、ピッチＰ１で形成された内径ｄ１のスルーホー
ル３を２個、ピッチＰ２で形成された内径ｄ２のスルー
ホール６を２個、それぞれ図示しているが、ピッチＰ１
で形成されるスルーホール３の個数およびコア基板１に
おける形成部位、ピッチＰ２で形成されるスルーホール
６の個数およびコア基板１における形成部位、および、
複数のスルーホール３が形成される部位と複数のスルー
ホール６が形成される部位との位置関係等は、適宜設定
することができる。

【００１７】図２は、本発明のコア基板の他の実施形態
を示す部分縦断面図である。図２において、本発明のコ
ア基板１１は、コア材１２と、このコア材１２に貫通す
るようにピッチＰ１で形成された内径ｄ１の複数のスル
ーホール１３、および、ピッチＰ２で形成された内径ｄ
１の複数のスルーホール１７とを備えている。スルーホ
ール１３、スルーホール１７の内部には、それぞれ導電
性ペースト１４が充填されており、スルーホール１３の
開口部１３ａは、導電性ペースト１４と導通するランド
部１５により閉塞され、スルーホール１７の開口部１７
ａも、導電性ペースト１４と導通するランド部１５によ
り閉塞されている。本発明では、上記のスルーホール１
３，１７の内径ｄ１は０．０５〜０．１５ｍｍ、好まし
くは０．０８〜０．１０ｍｍの範囲、スルーホール１３
のピッチＰ１は０．２０〜０．３０ｍｍ、好ましくは
０．２０〜０．２２５ｍｍの範囲であることを特徴とし
ている。また、形成ピッチの大きいスルーホール１７の
ピッチＰ２は０．８０〜１．２７ｍｍの範囲とすること
ができる。

【００１８】また、コア基板１１は、コア材１２上に所
望の配線１９を備えており、このような配線１９のライ
ンアンドスペースは、３０μｍ／３０μｍ〜５０μｍ／
５０μｍ程度の範囲とすることができる。上述のコア基
板１においても、コア基板１１と同様に、コア材２上に
所望の配線を備えるものとすることができる。

【００１９】尚、上記の実施形態では、図を簡略化する
ために、ピッチＰ１で形成された内径ｄ１のスルーホー
ル１３を２個、ピッチＰ２で形成された内径ｄ１のスル
ーホール１７を２個、それぞれ図示しているが、ピッチ
Ｐ１で形成されるスルーホール１３の個数およびコア基
板１１における形成部位、ピッチＰ２で形成されるスル
ーホール１７の個数およびコア基板１１における形成部
位、および、複数のスルーホール１３が形成される部位
と複数のスルーホール１７が形成される部位との位置関
係等は、適宜設定することができる。

【００２０】図３は、本発明のコア基板の他の実施形態
を示す部分縦断面図である。図３において、本発明のコ
ア基板２１は、コア材２２と、このコア材２２に貫通す
るようにピッチＰ１で形成された内径ｄ１の複数のスル
ーホール２３を備えており、スルーホール２３の内部に
は導電性ペースト２４が充填され、スルーホール２３の
開口部２３ａは、導電性ペースト２４と導通するランド
部２５により閉塞されている。本発明では、上記のスル
ーホール２３の内径ｄ１は０．０５〜０．１５ｍｍ、好
ましくは０．０８〜０．１０ｍｍの範囲、スルーホール
２３のピッチＰ１は０．２０〜０．３０ｍｍ、好ましく
は０．２０〜０．２２５ｍｍの範囲であることを特徴と
している。このコア基板２１においても、上述のコア基
板１１と同様に、コア材２２上に所望の配線を備えるも
のとすることができる。尚、上記の実施形態では、図を
簡略化するために、ピッチＰ１で形成された内径ｄ１の
スルーホール２３を４個図示しているが、ピッチＰ１で
形成されるスルーホール２３の個数およびコア基板２１
における形成部位、および、複数のスルーホール２３が
形成されている部位の数等は、適宜設定することができ
る。

【００２１】上記のようなコア基板１，１１，２１を構
成するコア材２，１２，２２は、エポキシ樹脂、ポリイ
ミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等
をガラスクロスやアラミド繊維で強化したコア材等、従
来公知の材料を使用することができる。このようなコア
材２，１２，２２の厚みは、０．１〜１．０ｍｍの範囲
で適宜設定することができる。また、コア材２，１２，
２２は、内部に１層、あるいは、２層以上の配線を有す
るものであってもよく、これらの配線は必要に応じて、
上記のスルーホールに充填される導電性ペースト４，１
４，２４を介して他の配線や後述するビルドアップ層と
の導通をとることができる。

【００２２】また、コア材２，１２，２２に形成するス
ルーホールのうち、スルーホール３，１３，２３につい
て、内径ｄ１が０．０５ｍｍ未満であると、コア材の穴
あけ加工が困難になるとともに、導電性ペーストの充填
も難しくなり、一方、内径ｄ１が０．１５ｍｍを超える
と、スルーホールの開口部を閉塞するためのランド部
５，１５，２５の直径が大きくなり、各スルーホールの
電気的独立を確保しながらスルーホールのピッチを０．
２〜０．３ｍｍの範囲とすることが困難となり好ましく
ない。また、スルーホール３，１３，２３のピッチが
０．３ｍｍを超えると、半導体チップのバンプのピッチ
（多層配線基板の接続パッド部のピッチ）との差が大き
くなり、本発明の効果が得られず好ましくない。

【００２３】コア基板１，１１，２１を構成する導電性
ペースト４，１４，２４は、粒子形状の導電材をペース
ト中に含有したものであり、導電材としては、金、銀、
銅等の金属粒子、銀を表面にコートした銅粒子等の複合
金属粒子等を使用することができる。このような導電材
の粒径は、２〜７μｍ程度とすることが好ましい。ま
た、ペーストとしては、エポキシ樹脂、ビスフェノール
樹脂等を使用することができる。導電性ペースト中の導
電材の含有量は、８０〜９０重量％、好ましくは８５〜
９０重量％の範囲とすることができる。

【００２４】コア基板１，１１，２１を構成するランド
部５，１５，２５およびランド部８は、スルーホール
３，１３，１７，２３およびスルーホール６の開口部を
閉塞するとともに、コア基板上に形成されるビルドアッ
プ層の各配線等との接続パッドとなるものである。この
ようなランド部は、通常、銅を用いて形成され、大きさ
はスルーホールの開口部を閉塞でき、かつ、隣接するラ
ンド部との間に３０μｍ以上の距離が保てるようなもの
とする。また、上述のコア基板表面に形成する配線を、
上記のランド部を含むようなものとして設計することも
できる。

【００２５】このようなコア基板を用いた多層配線基板
の例を、コア基板１を例として、図４に示す。図４にお
いて、多層配線基板４１は、コア基板１の両面に各１層
のビルドアップ層４２，４３を備えている。このビルド
アップ層４２，４３は、絶縁層４４ａ，４４ｂの所望部
位に、コア基板１上のランド５，８や配線の所望個所
（例示のコア基板１には配線は設けられていない）と接
続されたビア部４５ａ，４５ｂが形成されているととも
に、所定の配線４６ａ，４６ｂが形成されている。本発
明のコア基板１は、内径が０．０５〜０．１５ｍｍの範
囲、ピッチが０．２〜０．３ｍｍの範囲であるスルーホ
ール３を備え、このような狭ピッチのスルーホールは、
半導体チップのバンプの形成ピッチとほぼ同一となって
いる。このため、半導体チップ搭載側のランド部５に形
成されたビルドアップ層４２のビア部４５ａに、配線を
介することなく、半導体チップ搭載用の接続パッド部４
７ａを直接設けることができる。そして、形成ピッチの
大きいスルーホール６を閉塞するランド部８は、ビルド
アップ層４２の配線４６ａを介して接続パッド部４７ａ
と接続することができる。そして、接続パッド部４７ａ
に半田等の金属バンプ８２を介して半導体チップ８１を
搭載することができる。

【００２６】一方、外部接続端子側のビルドアップ層４
３には、複数の外部接続端子４８が形成されており、こ
の外部接続端子４８を介して多層配線基板４１はプリン
ト配線板（マザーボード）に実装可能となっている。し
たがって、外部接続端子４８のピッチは、コア基板１の
スルーホール３のピッチよりも大きなものとなってい
る。そこで、スルーホール３を閉塞するランド部５は、
外部接続端子側のビルドアップ層４３に形成した配線４
６ｂを介して所定の外部接続端子４８に接続することが
できる。また、形成ピッチの大きいスルーホール６を閉
塞するランド部８は、配線を介することなく、ビア部４
５ｂにより直接外部接続端子４８に接続することができ
る。

【００２７】このように、本発明のコア基板１を使用す
ることにより、半導体チップ搭載用の接続パッド部４７
ａの一部は、配線４６ａを介することなくビア部４５ａ
を介して直接ランド部５と接続することができ、他の接
続パッド部４７ａについてのみ、ランド部８との接続の
ための配線４６ａを半導体チップ搭載面側のビルドアッ
プ層４２に形成すればよく、一方、外部接続端子側の複
数のランド部５のピッチは、外部接続端子４８のピッチ
よりも小さいものの、外部接続端子側のビルドアップ層
４３に形成した配線４６ｂにより外部接続端子４８に接
続することができる。これにより、必要な配線をコア基
板の両面のビルドアップ層に振り分け、半導体チップ搭
載面側のビルドアップ層への配線集中を防止することが
できる。

【００２８】コア基板の製造方法次に、本発明のコア基板の製造方法を図面を参照しなが
ら説明する。図５および図６は、上述のコア基板１を例
とした本発明のコア基板の製造方法の一実施形態を示す
工程図である。

【００２９】［第１の工程］本実施形態では、第１の工
程において、コア材２の両面に厚み５〜１２μｍの範囲
の銅箔３１を備えた銅張積層板３０を準備する（図５
（Ａ））。銅箔３１の厚みが５μｍ未満であると、後述
するレーザーによるスルーホール形成におけるコア材を
保護する作用が不十分となり、スルーホールの形成精度
が低下する。また、銅箔３１の厚みが１２μｍを超える
と、後述するレーザーによるスルーホール形成に要する
レーザーのパワーが大きくなり、作業効率が低下し好ま
しくない。銅張積層板３０を構成するコア材２は、エポ
キシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹
脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強
化したコア材等、従来公知の材料を使用することができ
る。このようなコア材２の厚みは、０．１〜１．０ｍｍ
の範囲で適宜設定することができる。また、コア材２は
内部に１層、あるいは、２層以上の配線を有するもので
あってもよい。

【００３０】次に、銅箔３１表面に粗化処理を施し、そ
の後、所定箇所にレーザーを照射して、内径ｄ１のスル
ーホール３をピッチＰ１で形成し、また、内径ｄ２のス
ルーホール６をピッチＰ２で形成する（図５（Ｂ））。
銅箔３１の粗化処理は、銅箔３１に照射されたレーザー
の反射を防止し、レーザーのパワーを所定箇所に集中さ
せて加工効率を向上させることを目的とするものであ
り、マルチボンド、ＣＺ処理等により粗化処理を施すこ
とができる。また、使用するレーザーは、炭酸ガスレー
ザー、ＵＶ−ＹＡＧレーザー、エキシマレーザー等を挙
げることができ、この中で特に炭酸ガスレーザーが好ま
しい。このようなレーザーにより穿設されたスルーホー
ル３は、内径ｄ１が０．０５〜０．１５ｍｍ、好ましく
は０．０８〜０．１０ｍｍの範囲、ピッチＰ１が０．２
０〜０．３０ｍｍ、好ましくは０．２０〜０．２２５ｍ
ｍの範囲とする。また、大径のスルーホール６は、内径
ｄ２を０．１５〜０．２５ｍｍの範囲、ピッチＰ２を
０．８０〜１．２７ｍｍの範囲とすることができる。

【００３１】［第２の工程］次に、第２の工程におい
て、スルーホール３およびスルーホール６内に導電性ペ
ースト４を充填し（図５（Ｃ））、その後、物理研磨に
より表面平滑処理を施す（図５（Ｄ））。導電性ペース
トは、上述の導電性ペーストを使用することができ、ス
クリーン印刷法等によりスルーホール３およびスルーホ
ール６内に充填することができる。

【００３２】スルーホール３，６内に充填した導電性ペ
ーストに硬化処理を施した後、銅張積層板の表面に硬化
突出した導電性ペーストの表面を研磨して、露出してい
る導電性ペースト表面と銅箔表面とが同一面となるよう
に表面平滑処理を施す。物理研磨による表面平滑処理と
しては、バフ研磨、ベルトサンダー、ＣＭＰ等の処理方
法を挙げることができる。本発明では、従来のめっきス
ルーホール形成と異なり、スルーホール内に導電性ペー
ストを充填して表裏の導通をとるため、スルーホール間
のマイグレーション発生がなく、ピッチＰ１が０．２〜
０．３ｍｍのような狭ピッチであっても、各スルーホー
ル間の電気的独立が確保できる。

【００３３】［第３の工程］次いで、第３の工程におい
て、銅箔３１をエッチング除去し（図５（Ｅ））、その
後、無電解めっきによりコア材２および導電性ペースト
４上の全面に下地給電層３２を形成する（図６
（Ａ））。銅箔３１のエッチング除去は、例えば、塩化
第二鉄系のエッチング液を用いて行うことができる。ま
た、下地給電層３２は、無電解銅めっき等により厚み
０．３〜１．０μｍ程度の導電層として形成することが
できる。尚、上記の実施形態では銅箔３１をエッチング
除去しているが、銅箔３１をエッチング除去せずにその
まま残し、この銅箔３１上に下地給電層３２を設けても
よい。

【００３４】［第４の工程］次に、第４の工程におい
て、下地給電層３２上に所望の電気絶縁性パターン３３
を形成する（図６（Ｂ））。次いで、電気絶縁性パター
ン３３をマスクとして電解めっきにより導電材料を下地
給電層３２上に析出させて、スルーホール３，６の開口
部３ａ，６ａを閉塞するランド部５，８を形成する（図
６（Ｃ））。上記の電気絶縁性パターン３３は、電気絶
縁性のドライフィルムレジストあるいは液状レジストに
より成膜処理を行い、所定のパターン露光、現像を行う
ことにより形成することができる。このような電気絶縁
性パターン３３は、ランド部形成用の開口パターンとし
て、スルーホール３，６の開口部３ａ，６ａを閉塞で
き、かつ、隣接するランド部との間に３０μｍ以上の距
離が保てるような開口パターンを備えるものとする。ま
た、電解めっきは、通常、電解銅めっきが行なわれ、こ
のように形成されたランド部５，８は、スルーホール
３，６内に充填されている導電性ペースト４に接続され
た状態となる。尚、図２に示されるコア基板１１のよう
に、表面に配線を有するコア基板を製造する場合には、
ランド部形成用の開口パターンと配線形成用の開口パタ
ーンとを備えた電気絶縁性パターン３３を形成すること
により、ランド部形成と配線形成を同時に行うことがで
きる。形成する配線は、ラインアンドスペースが３０μ
ｍ／３０μｍ〜５０μｍ／５０μｍ程度の微細配線とす
ることができる。

【００３５】［第５の工程］次に、電気絶縁性パターン
３３を除去し、露出している不要な下地給電層３２をエ
ッチング除去する（図６（Ｄ））。これにより、本発明
のコア基板１を得ることができる。上記のエッチング
は、過水硫酸系のエッチング液を用いたフラッシュエッ
チングを行うことができる。

【００３６】図７および図８は、上述のコア基板１を例
とした本発明のコア基板の製造方法の他の実施形態を示
す工程図である。［第１の工程］本実施形態の第１の工程は、上述の実施
形態と同様であり、コア材２の両面に厚み５〜１２μｍ
の範囲の銅箔３１を備えた銅張積層板３０を準備し（図
７（Ａ））、銅箔３１表面に粗化処理を施し、その後、
所定箇所にレーザーを照射して、内径ｄ１のスルーホー
ル３をピッチＰ１で形成し、また、内径ｄ２のスルーホ
ール６をピッチＰ２で形成する（図７（Ｂ））。

【００３７】［第２の工程］また、本実施形態の第２の
工程も、上述の実施形態と同様であり、第２の工程にお
いて、スルーホール３およびスルーホール６内に導電性
ペースト４を充填し（図７（Ｃ））、導電性ペースト４
を硬化させた後、物理研磨により表面平滑処理を施す
（図７（Ｄ））。

【００３８】［第３の工程］次いで、第３の工程におい
て、無電解めっきにより銅箔３１と導電性ペースト４上
の全面に下地給電層３２を形成し、この下地給電層３２
上に電解めっきにより所定の厚みで導電層３４を形成す
る（図８（Ａ））。下地給電層３２は、無電解銅めっき
等により厚み０．３〜１．０μｍ程度の導電層として形
成することができる。また、電解めっきは、電解銅めっ
きが行なわれ、導電層３４の厚みは、１５〜２０μｍ程
度とすることができる。

【００３９】［第４の工程］次に、第４の工程におい
て、ドライフィルムレジストあるいは液状レジストによ
り成膜処理を行い、所定のパターン露光、現像を行っ
て、導電層３４上に所望のレジストパターン３５を形成
する（図８（Ｂ））。次いで、レジストパターン３５を
マスクとしてエッチングにより導電層３４、下地給電層
３２、および、銅箔３１を除去して、スルーホール３，
６の開口部３ａ，６ａを閉塞するランド部５，８を形成
し、その後、レジストパターン３５を除去する（図８
（Ｃ））。これにより、本発明のコア基板１を得ること
ができる。

【００４０】上記のレジストパターン３５は、ランド部
形成用の被覆パターンとして、スルーホール３，６の開
口部３ａ，６ａを閉塞でき、かつ、隣接するランド部と
の間に３０μｍ以上の距離が保てるような被覆パターン
を備えるものとする。尚、図２に示されるコア基板１１
のように、表面に配線を有するコア基板を製造する場合
には、ランド部形成用の被覆パターンと配線形成用の被
覆パターンとを備えたレジストパターン３５を形成する
ことにより、ランド部形成と配線形成を同時に行うこと
ができる。形成する配線は、ラインアンドスペースが３
０μｍ／３０μｍ〜５０μｍ／５０μｍ程度の微細配線
とすることができる。

【００４１】

【実施例】次に、具体的実施例を挙げて本発明を更に詳
細に説明する。［実施例１］第１の工程ビスマレイミドトリアジン樹脂からなる厚み０．８ｍｍ
のコア材の両面に厚み１２μｍの銅箔を備えた銅張積層
板を出発物質とし、この銅張積層板の銅箔に、過水硫酸
系エッチング液を用いてスプレーエッチングを施し、銅
箔の厚みを５μｍ程度まで肉薄化し、水洗、乾燥した。

【００４２】次に、上記の肉薄銅箔を備えた銅張積層板
の銅箔表面に、粗化処理液（メック社製ＣＺ８１００）
を用いて粗化処理を施し、２μｍ程度の凹凸形状を備え
た粗面とし、水洗、乾燥した。その後、所定箇所に炭酸
ガスレーザーを照射（パルス幅：５０μ秒、ショット
数：２０ショット）して、内径０．１ｍｍのスルーホー
ルを０．２５ｍｍピッチで形成した。その後、加工時の
銅飛び散り等によるスルーホール周囲の汚染を除去する
目的で、過水硫酸系のソフトエッチング剤（シプレー社
製プレポジット７４６Ｗ）を用いて表面処理した後、高
圧スプレー水洗にて洗浄処理を施した。

【００４３】第２の工程次に、銀を数Å程度の厚みでコーティングした銅粒子を
含有する導電性ペースト（タツタ電線（株）製ＡＥ１５
６６）を、スクリーン印刷機（ニューロング社製）にて
上記のスルーホール中に充填した。スクリーン印刷条件
は下記の条件とした。（スクリーン印刷条件）・スクリーン版：１８０メッシュ（テトロンスクリーン）乳剤厚＝２０μｍ・スキージ：硬度８０°の３０°カットスキージ・設定条件：クリアランス＝２．０ｍｍ、印圧＝２．０ｍｍスキージスピード＝３６ｍｍ／秒

【００４４】次に、スルーホール内に充填した導電性ペ
ーストに硬化処理（８０℃、６０分間および１６０℃、
６０分の２段階処理）を施した後、銅張積層板の表面に
硬化突出した導電性ペーストの表面をハブ研磨機（石井
表記（株）製）にて研磨して、露出している導電性ペー
スト表面と銅箔表面とが同一面となるように平坦化整面
処理を施した。

【００４５】第３の工程次いで、第１の工程で使用した過水硫酸系エッチング液
を用いて、銅箔をエッチング除去した。その後、下記の
条件で無電解めっきによりコア材および導電性ペースト
上の全面に無電解銅めっきを施して、下地給電層を形成
した。（無電解銅めっき条件）・コンディショナー：５．０分間・ソフトエッチング：１．０分間・酸洗：０．５分間・プレディップ：１．０分間・キャタリスト：５．０分間・アクセレータ：７．０分間・無電解銅めっき：２０．０分間

【００４６】第４の工程次に、１２０℃、１時間の加熱処理を行い、酸洗処理、
乾燥を行った後、下地給電層上にドライフィルムレジス
ト（ニチゴーモートン（株）製ＮＩＴ２２５）をラミネ
ートした。そして、回路形成用のフォトマスクを介して
超高圧水銀灯を有するアライメント露光機にて露光（８
０ｍＪ／ｃｍ²）した後、０．８％炭酸ナトリウムによ
るスプレー現像を行い、ランド部と回路配線を形成する
ための開口部を備えた所望の電気絶縁性パターンを形成
した。次いで、上記の電気絶縁性パターンをマスクとし
て硫酸銅めっき浴にて電解めっき（電流密度＝３．５Ａ
／ｄｍ²、通電時間＝３０分間）により導電材料を下地
給電層上に析出させて、スルーホールの開口部を閉塞す
るランド部を含んだ回路形成部に厚み約２０μｍの銅め
っきを選択的に形成した。

【００４７】第５の工程次に、４５℃の水酸化ナトリウム浴のスプレー処理によ
り電気絶縁性パターンを除去し、露出した不要な下地給
電層を、３０℃の過水硫酸系のエッチング液にてスプレ
ーエッチングして除去した。これにより、内径０．１ｍ
ｍ、ピッチ０．２５ｍｍで形成されたスルーホールを有
し、このスルーホール内に充填された導電性ペーストと
導通するランド部（直径０．１５ｍｍ）が０．２５ｍｍ
ピッチで形成され、スペースが５０μｍである回路配線
を備えた本発明のコア基板が得られた。このコア基板で
は、スルーホール間のマイグレーションの発生がなく、
隣接する各ランド部間の電気的独立が確保されていた。

【００４８】［実施例２］第１の工程、および、第２の工程実施例１と同様の第１の工程、第２の工程を経て、スル
ーホール内に充填された導電性ペーストの表面と銅箔表
面とが同一面である銅張積層板を作製した。

【００４９】第３の工程次に、下記の条件で無電解めっきにより銅箔および導電
性ペースト上の全面に無電解銅めっきを施して、下地給
電層を形成した。（無電解銅めっき条件）・コンディショナー：５．０分間・ソフトエッチング：１．０分間・酸洗：０．５分間・プレディップ：１．０分間・キャタリスト：５．０分間・アクセレータ：７．０分間・無電解銅めっき：２０．０分間次いで、硫酸銅めっき浴にて電解めっき（電流密度＝
３．５Ａ／ｄｍ²、通電時間＝３０分間）により導電材
料を下地給電層上に析出させて、厚み約２０μｍの銅め
っき層からなる導電層を形成した。

【００５０】第４の工程次に、導電層上にドライフィルムレジスト（ニチゴーモ
ートン（株）製ＮＩＴ２２５）をラミネートし、回路形
成用のフォトマスクを介して超高圧水銀灯を有するアラ
イメント露光機にて露光（８０ｍＪ／ｃｍ²）した後、
０．８％炭酸ナトリウムによるスプレー現像を行い、ラ
ンド部と回路配線を形成するための被覆パターンを備え
たレジストパターンを形成した。次いで、上記のレジス
トパターンをマスクとして、塩化鉄系エッチング液を用
いてスプレーエッチングにより、導電層、下地給電層、
銅箔を除去して、スルーホールの開口部を閉塞するラン
ド部と、回路配線を形成した。その後、４５℃の水酸化
ナトリウム浴のスプレー処理によりレジストパターンを
除去した。

【００５１】これにより、内径０．１ｍｍ、ピッチ０．
２５ｍｍで形成されたスルーホールを有し、このスルー
ホール内に充填された導電性ペーストと導通するランド
部（直径０．１５ｍｍ）が０．２５ｍｍピッチで形成さ
れ、スペースが５０μｍである回路配線を備えた本発明
のコア基板が得られた。このコア基板では、スルーホー
ル間のマイグレーションの発生がなく、隣接する各ラン
ド部間の電気的独立が確保されていた。

【００５２】

【発明の効果】以上詳述したように、本発明によればコ
ア基板の表裏の導通は、スルーホール内に充填された導
電性ペーストと、この導電性ペーストに接続されたラン
ド部により行なわれ、スルーホールとして、内径が０．
０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍ
ｍの範囲のものを備え、これらは半導体チップ搭載用の
接続パッド部のピッチとほぼ同一であるため、半導体チ
ップ搭載用の接続パッド部の一部は、配線を介すること
なくビア部を介して直接ランド部と接続することがで
き、他の接続パッド部についてのみ、ランド部との接続
のための配線を半導体チップ搭載面側のビルドアップ層
に形成すればよく、一方、ピッチが０．２〜０．３ｍｍ
の範囲であるスルーホールを閉塞する外部接続端子側の
複数のランド部のピッチは、外部接続端子のピッチより
も小さいものの、外部接続端子側のビルドアップ層に形
成した配線により外部接続端子に接続することができ、
これにより、必要な配線をコア基板の両面のビルドアッ
プ層に振り分けて、半導体チップ搭載面側のビルドアッ
プ層への配線集中を防止することができ、ビルドアップ
層の積層数の低減による小型化、設計ルールの緩和によ
る多層配線基板製造の歩留りの向上が可能となる。ま
た、本発明の製造方法は、レーザーを用いて銅張積層板
に形成したスルーホール内に導電性ペーストを充填して
表裏の導通をとるため、スルーホール間のマイグレーシ
ョン発生がなく、内径が０．０５〜０．１５ｍｍの範
囲、ピッチが０．２〜０．３ｍｍの範囲である狭ピッチ
のスルーホール形成が可能となり、また、スルーホール
の開口部を閉塞するランド部の形成と同時に所望の配線
をコア基板上に形成することができるという効果も奏す
ることができる。

【図面の簡単な説明】

【図１】本発明のコア基板の一実施形態を示す部分縦断
面図である。

【図２】本発明のコア基板の他の実施形態を示す部分縦
断面図である。

【図３】本発明のコア基板の他の実施形態を示す部分縦
断面図である。

【図４】本発明のコア基板を用いた多層配線基板の例を
示す部分縦断面図である。

【図５】本発明のコア基板の製造方法の一実施形態を示
す工程図である。

【図６】本発明のコア基板の製造方法の一実施形態を示
す工程図である。

【図７】本発明のコア基板の製造方法の他の実施形態を
示す工程図である。

【図８】本発明のコア基板の製造方法の他の実施形態を
示す工程図である。

【図９】従来のコア基板の製造方法の一例を示す工程図
である。

【図１０】従来のコア基板を用いた多層配線基板の例を
示す部分縦断面図である。

【符号の説明】

１，１１，２１…コア基板２，１２，２２…コア材３，６，１３，１７，２３…スルーホール３ａ，６ａ，１３ａ，１７ａ，２３ａ…スルーホールの
開口部４，１４，２４…導電性ペースト５，８，１５，２５…ランド部１９…配線３０…銅張積層板３１…銅箔３２…下地給電層３３…電気絶縁性パターン３４…導電層３５…レジストパターン４１…多層配線基板４２，４３…ビルドアップ層４７ａ…接続パッド部４８…外部接続端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０５Ｋ 3/40 Ｈ０５Ｋ 3/40 ＫＦターム(参考） 5E317 AA24 BB01 BB12 CC17 CC25 GG16 GG20 5E343 AA12 BB24 BB67 BB72 DD02 DD33 DD43 GG20 5E346 AA43 CC08 CC32 DD12 DD22 EE01 EE19 FF18 GG15 HH07 HH22 HH33

Claims

【特許請求の範囲】

【請求項１】コア基板の両面に複数のビルドアップ層
を備え、一方の面に半導体チップ搭載用の接続パッド部
を有し、他方の面に外部接続端子を有する多層配線基板
に使用するコア基板おいて、内部に導電性ペーストが充填されている複数のスルーホ
ールを有するコア材を備え、該スルーホールの開口部は
前記導電性ペーストと導通するランド部により閉塞さ
れ、複数の前記スルーホールの少なくとも一部は内径が
０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．
３ｍｍの範囲であることを特徴とするコア基板。
【請求項２】前記スルーホールは、いずれも内径が
０．０５〜０．１５ｍｍの範囲であることを特徴とする
請求項１に記載のコア基板。
【請求項３】前記スルーホールは、いずれも内径が
０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．
３ｍｍの範囲であることを特徴とする請求項１に記載の
コア基板。
【請求項４】前記導電性ペーストに含有される導電材
は、銀を表面にコートした銅粒子であることを特徴とす
る請求項１乃至請求項３のいずれかに記載のコア基板。
【請求項５】コア材の両面に厚み５〜１２μｍの範囲
の銅箔を備えた銅張積層板の前記銅箔表面に粗化処理を
施し、その後、レーザーを照射して内径が０．０５〜
０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範
囲のスルーホールを少なくとも一部に含む複数のスルー
ホールを穿設する第１の工程、前記スルーホール内に導電性ペーストを充填し、その
後、物理研磨により表面平滑処理を施す第２の工程、無電解めっきにより全面に下地給電層を形成する第３の
工程、前記下地給電層上に所望の電気絶縁性パターンを形成
し、該電気絶縁性パターンをマスクとして電解めっきに
より導電材料を下地給電層上に析出させて、前記スルー
ホール内に充填されている導電性ペーストに接続された
状態で前記スルーホールの開口部を閉塞するランド部を
形成する第４の工程、前記電気絶縁性パターンを除去し、露出している不要な
前記下地給電層をエッチング除去する第５の工程、を有
することを特徴とするコア基板の製造方法。
【請求項６】コア材の両面に厚み５〜１２μｍの範囲
の銅箔を備えた銅張積層板の前記銅箔表面に粗化処理を
施し、その後、レーザーを照射して内径が０．０５〜
０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範
囲のスルーホールを少なくとも一部に含む複数のスルー
ホールを穿設する第１の工程、前記スルーホール内に導電性ペーストを充填し、その
後、物理研磨により表面平滑処理を施す第２の工程、無電解めっきにより全面に下地給電層を形成し、電解め
っきにより導電材料を下地給電層上に析出して導電層を
形成する第３の工程、前記導電層上に所望のレジストパターンを形成し、該レ
ジストパターンをマスクとしてエッチングにより導電層
および下地給電層を除去して、前記スルーホール内に充
填されている導電性ペーストに接続された状態で前記ス
ルーホールの開口部を閉塞するランド部を形成し、その
後、前記レジストパターンを除去する第４の工程、を有
することを特徴とするコア基板の製造方法。
【請求項７】前記第４の工程において、前記ランド部
とともに所望の配線を同時形成することを特徴とする請
求項５または請求項６に記載のコア基板の製造方法。
【請求項８】前記コア材は、内部に配線を有すること
を特徴とする請求項５乃至請求項７のいずれかに記載の
コア基板の製造方法。
【請求項９】前記レーザーは、炭酸ガスレーザーを用
いることを特徴とする請求項５乃至請求項８のいずれか
に記載のコア基板の製造方法。
【請求項１０】前記導電性ペーストは、銀を表面にコ
ートした銅粒子からなる導電材を含有することを特徴と
する請求項５乃至請求項９のいずれかに記載のコア基板
の製造方法。