JP2003209247A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
る。TECHNICAL FIELD The present invention relates to a semiconductor device.
【０００２】[0002]
【従来の技術】電界効果トランジスターにおいては、そ
のゲート長が短縮されることによって、短チャネル効果
等さまざまな問題が生じている。そのなかでも半導体基
板と対向するゲート電極の底面の端部に電界が集中する
ことによって、ゲート絶縁膜が絶縁破壊をしてしまうと
いった問題がある。これは特にゲート絶縁膜に高誘電体
からなる絶縁材料を用い、ゲート電極として金属を用い
た場合に顕著となる。2. Description of the Related Art Field effect transistors have various problems such as a short channel effect due to the shortened gate length thereof. Among them, there is a problem that the electric field is concentrated on the end portion of the bottom surface of the gate electrode facing the semiconductor substrate, and the gate insulating film causes dielectric breakdown. This is particularly remarkable when an insulating material made of a high dielectric material is used for the gate insulating film and a metal is used for the gate electrode.
【０００３】図３２に、電界効果トランジスターの断面
図を示し、この電界集中の問題について述べる。ここで
はＮチャネル電界効果トランジスターを例に取って示
す。FIG. 32 shows a sectional view of a field effect transistor, and the problem of electric field concentration will be described. Here, an N-channel field effect transistor is shown as an example.
【０００４】図３２に示すように、この電界効果トラン
ジスターは、Ｐ型シリコン基板１上に、トレンチ素子分
離法により素子分離領域２が形成されている。Ｐ型シリ
コン基板１内には、Ｂ（ボロン）イオン注入及び熱工程
によりＰウエル領域３が形成されている。Ｐウエル領域
３中には、Ｂ（ボロン）イオン注入によりＮチャネル領
域４が形成されている。Ｎチャネル領域４上には酸化シ
リコンよりも高い比誘電率を有する例えばＨｆＯ２等の
高誘電体材料によりゲート絶縁膜５が形成されている。
ゲート絶縁膜５上には、スパッタ法により厚さ１００ｎ
ｍの例えばタングステン等の高融点金属が堆積されゲー
ト電極６が形成されている。As shown in FIG. 32, in this field effect transistor, a device isolation region 2 is formed on a P-type silicon substrate 1 by a trench device isolation method. A P well region 3 is formed in the P type silicon substrate 1 by B (boron) ion implantation and a thermal process. An N channel region 4 is formed in the P well region 3 by B (boron) ion implantation. A gate insulating film 5 is formed on the N-channel region 4 with a high dielectric material such as HfO 2 having a relative dielectric constant higher than that of silicon oxide.
A thickness of 100 n is formed on the gate insulating film 5 by a sputtering method.
A gate electrode 6 is formed by depositing a refractory metal such as tungsten of m.
【０００５】また、Ｎチャネル領域４を挟むようにシリ
コン基板１上には、Ａｓイオン注入によりソース領域及
びドレイン領域７が形成されている。ゲート電極６は、
酸化シリコン等からなる層間絶縁膜９により埋め込まれ
ている。また、ゲート電極６、ソース領域及びドレイン
領域７は、アルミニウム等からなる配線８に接続されて
いる。A source region and a drain region 7 are formed by As ion implantation on the silicon substrate 1 so as to sandwich the N channel region 4. The gate electrode 6 is
It is filled with an interlayer insulating film 9 made of silicon oxide or the like. The gate electrode 6, the source region and the drain region 7 are connected to the wiring 8 made of aluminum or the like.
【０００６】この電界効果トランジスターは、ゲート電
極６を抵抗の低いタングステン等の高融点金属で形成す
ることで、素子の動作速度を速める工夫をしている。ま
た、ゲート絶縁膜５を比誘電率の高いＨｆＯ２等の高誘
電率材料で形成することで、電流駆動力を増す工夫をし
ている。In this field effect transistor, the gate electrode 6 is made of a refractory metal such as tungsten having a low resistance, so that the operating speed of the element is increased. Further, the gate insulating film 5 is made of a high dielectric constant material such as HfO 2 having a high relative dielectric constant, so that the current driving force is increased.
【０００７】しかしながら、ゲート電極６を金属で形成
する場合には、ゲート電極６を加工した後にゲート電極
６底の端部に形成される角を丸めるための酸化工程を施
すことができず、この角における電界集中が極めて大き
くなる。なぜならゲート電極６を加工した後に、酸化工
程を施すとゲート絶縁膜５に用いられている高誘電率材
料の変質を招くという問題があるためである。However, when the gate electrode 6 is made of metal, an oxidation process for rounding the corner formed at the bottom end of the gate electrode 6 cannot be performed after the gate electrode 6 is processed. The electric field concentration at the corners is very large. This is because if the oxidation process is performed after the gate electrode 6 is processed, there is a problem that the high dielectric constant material used for the gate insulating film 5 is deteriorated.
【０００８】また、ゲート絶縁膜５に高誘電率材料を用
いると、この電界集中は酸化シリコンをゲート絶縁膜に
用いるよりも大きくなり特にゲート電極底の端部近傍に
ゲート絶縁膜と層間絶縁膜との二種類の絶縁膜が有る
為、電界集中の問題が複雑になる。その為絶縁破壊の問
題が生じ易い。Further, when a high dielectric constant material is used for the gate insulating film 5, this electric field concentration becomes larger than that when silicon oxide is used for the gate insulating film, and in particular, the gate insulating film and the interlayer insulating film are formed near the end of the bottom of the gate electrode. Since there are two types of insulating films, the problem of electric field concentration becomes complicated. Therefore, the problem of dielectric breakdown easily occurs.
【０００９】このような理由によりゲート電極６に金属
材料を用いる場合或いはゲート絶縁膜５に高誘電率材料
を用いる場合には、ゲート電極６底の端部の角における
電界集中が極めて大きくなる。For this reason, when a metal material is used for the gate electrode 6 or a high dielectric constant material is used for the gate insulating film 5, the electric field concentration at the corner of the bottom end of the gate electrode 6 becomes extremely large.
【００１０】[0010]
【発明が解決しようとする課題】このように、従来ゲー
ト電極底の端部の角における電界集中が極めて大きいた
めに、ゲート絶縁膜の絶縁破壊といった問題があった。As described above, the electric field concentration at the corner of the end of the bottom of the gate electrode is so large that there is a problem of dielectric breakdown of the gate insulating film.
【００１１】本発明は、この問題に鑑みてなされたもの
で、ゲート長が微細化されても電界集中の緩和された半
導体装置を提供することを目的とする。The present invention has been made in view of this problem, and an object thereof is to provide a semiconductor device in which electric field concentration is alleviated even if the gate length is miniaturized.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、前記半導体基板上に形成
され、比誘電率が酸化シリコンの比誘電率よりも高いゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極と、前記ゲート電極の側部に形成された側壁絶縁膜
と、前記側壁絶縁膜と前記半導体基板との間に設けら
れ、比誘電率が前記側壁絶縁膜の比誘電率よりも低い絶
縁体領域ないし空隙と、前記ゲート電極及び前記側壁絶
縁膜を覆うように形成され、比誘電率が前記側壁絶縁膜
の比誘電率よりも低い層間絶縁膜とを具備することを特
徴とする半導体装置を提供する。In order to achieve the above object, the present invention provides a semiconductor substrate and a gate insulating film formed on the semiconductor substrate and having a relative dielectric constant higher than that of silicon oxide. A gate electrode formed on the gate insulating film, a sidewall insulating film formed on a side portion of the gate electrode, and provided between the sidewall insulating film and the semiconductor substrate, and having a relative dielectric constant of the sidewall. An insulator region or a void lower than the relative dielectric constant of the insulating film, and an interlayer insulating film formed so as to cover the gate electrode and the sidewall insulating film and having a relative dielectric constant lower than the relative dielectric constant of the sidewall insulating film. There is provided a semiconductor device comprising:
【００１３】このとき、前記側壁絶縁膜の比誘電率が、
窒化シリコンの比誘電率よりも高いことが好ましい。At this time, the relative dielectric constant of the sidewall insulating film is
It is preferably higher than the relative dielectric constant of silicon nitride.
【００１４】また、前記側壁絶縁膜の底面と前記半導体
基板との距離が、前記ゲート電極の底面と前記半導体基
板との距離以上であることが好ましい。Further, it is preferable that a distance between the bottom surface of the sidewall insulating film and the semiconductor substrate is not less than a distance between a bottom surface of the gate electrode and the semiconductor substrate.
【００１５】また、前記ゲート絶縁膜及び前記ゲート電
極は、その断面において前記半導体基板に対して垂直方
向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲー
ト電極の端部よりも内側にあることが好ましい。Further, the gate insulating film and the gate electrode have an end portion in a direction perpendicular to the semiconductor substrate in the cross section, and the end portion of the gate insulating film is more than the end portion of the gate electrode. It is preferably inside.
【００１６】また、前記ゲート絶縁膜及び前記ゲート電
極は、その断面において前記半導体基板に対して垂直方
向の端部を有し、前記ゲート絶縁膜の端部は、前記ゲー
ト電極の端部よりも外側にあり、かつ前記側壁絶縁膜下
にあることが好ましい。In addition, the gate insulating film and the gate electrode have an end portion in a direction perpendicular to the semiconductor substrate in the cross section, and the end portion of the gate insulating film is more than the end portion of the gate electrode. It is preferably outside and below the sidewall insulating film.
【００１７】また、前記層間絶縁膜の比誘電率が、酸化
シリコンの比誘電率よりも低いことが好ましい。The relative dielectric constant of the interlayer insulating film is preferably lower than that of silicon oxide.
【００１８】また、前記ゲート電極が金属を含有する場
合には電界集中の問題が顕著となるので、この発明の効
果が有効に得られる。Further, when the gate electrode contains a metal, the problem of electric field concentration becomes remarkable, so that the effect of the present invention can be effectively obtained.
【００１９】また、前記ゲート電極が、電荷を蓄積する
ことが可能な浮遊ゲート電極であってもよい。Further, the gate electrode may be a floating gate electrode capable of accumulating charges.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて詳述する。本発明は以下の実施形態に
限定されるものではなく、種々工夫して用いることがで
きる。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. The present invention is not limited to the following embodiments and can be variously devised and used.
【００２１】先ず、本発明者らは、電界効果トランジス
ターにおけるゲート電極底の角部における電界集中につ
いて、解析してみた。First, the present inventors analyzed the electric field concentration at the corner of the bottom of the gate electrode in the field effect transistor.
【００２２】図１に示す構造を仮定し、図１中のゲート
電極６の端部とゲート絶縁膜５の端部との間の距離Δ
（デルタ）を変数としてゲート電極６の底の端部（断面
図においてゲート電極の基板１側の底部における端部、
図中のＡで示す○印）に集中する電場の値をシミュレー
ションにより検討した。Assuming the structure shown in FIG. 1, the distance Δ between the end of the gate electrode 6 and the end of the gate insulating film 5 in FIG.
With (Delta) as a variable, the bottom end of the gate electrode 6 (the end of the gate electrode on the substrate 1 side in the cross-sectional view,
The value of the electric field concentrated on the circle marked with A in the figure) was examined by simulation.
【００２３】図１に示すように、この半導体装置は、半
導体基板１上に高誘電率材料からなるゲート絶縁膜５、
このゲート絶縁膜５上にゲート電極６が形成されてい
る。半導体基板１表面のゲート電極６を挟む位置にはソ
ース領域及びドレイン領域７が形成されている。As shown in FIG. 1, this semiconductor device has a gate insulating film 5 made of a high dielectric constant material on a semiconductor substrate 1.
A gate electrode 6 is formed on this gate insulating film 5. A source region and a drain region 7 are formed on the surface of the semiconductor substrate 1 at positions sandwiching the gate electrode 6.
【００２４】ゲート長は３５ｎｍ、ゲート絶縁膜５の厚
さは５ｎｍ、ゲート絶縁膜５の比誘電率は１９．５、電
源電圧は０．６Ｖとした。The gate length was 35 nm, the thickness of the gate insulating film 5 was 5 nm, the relative dielectric constant of the gate insulating film 5 was 19.5, and the power supply voltage was 0.6V.
【００２５】図２に、ゲート電極６の底の端部（図１中
Ａで示す○印）とゲート絶縁膜５の端部の距離をΔｎｍ
とし、ゲート電極６の底の端部における電場強度（ＭＶ
／ｃｍ）との関係を示す。In FIG. 2, the distance between the bottom end of the gate electrode 6 (marked by A in FIG. 1) and the end of the gate insulating film 5 is Δnm.
And the electric field strength (MV
/ Cm).
【００２６】図２に示すように、Δが０ｎｍのとき、す
なわちゲート電極６の底の端部とゲート絶縁膜５の端部
が一致する場合に、電場強度は最も小さくなる。Δがマ
イナス或いはプラスになるとき、すなわちゲート絶縁膜
５の端部がゲート電極６の内側にある場合や、ゲート電
極６の外側にある場合、電場強度は急激に大きくなるこ
とが判る。As shown in FIG. 2, when Δ is 0 nm, that is, when the bottom end of the gate electrode 6 and the end of the gate insulating film 5 coincide with each other, the electric field strength becomes the smallest. It can be seen that when Δ becomes negative or positive, that is, when the end portion of the gate insulating film 5 is inside the gate electrode 6 or outside the gate electrode 6, the electric field strength rapidly increases.
【００２７】特に、Δがプラスのとき、すなわちゲート
絶縁膜５の端部がゲート電極６の外側に張り出した場合
に、電場強度は著しく大きくなる。In particular, when Δ is positive, that is, when the end portion of the gate insulating film 5 projects to the outside of the gate electrode 6, the electric field strength becomes extremely large.
【００２８】このようにゲート絶縁膜５を形成するとき
に、ゲート絶縁膜５の端部をゲート電極６に対してどの
位置に加工するかと言うことは、電界集中という観点に
おいて重要である。When forming the gate insulating film 5 as described above, it is important from the viewpoint of electric field concentration that the end portion of the gate insulating film 5 is processed with respect to the gate electrode 6.
【００２９】例えば、電流駆動力を高める等の要求から
ゲート絶縁膜５の端部がゲート電極６下部よりも外に張
り出して、ソース領域及びドレイン領域７との重なる部
分が長くなるようにする場合もある（Δがプラス）。For example, in the case where the end portion of the gate insulating film 5 is projected more than the lower portion of the gate electrode 6 to increase the current driving force and the like, and the overlapping portion with the source region and the drain region 7 becomes long. There is also (Δ plus).
【００３０】また、ゲート電極６とソース領域及びドレ
イン領域７との間に形成される寄生容量を減らすないし
はソース領域及びドレイン領域形成のイオン注入を行う
際のドーズロスを防ぐ等の要求からゲート電極６の内側
にゲート絶縁膜５の端部が位置するようにして、ソース
領域及びドレイン領域７との重なりを減らす場合もある
（Δがマイナス）。Further, the gate electrode 6 is required in order to reduce the parasitic capacitance formed between the gate electrode 6 and the source and drain regions 7 or to prevent a dose loss when performing ion implantation for forming the source and drain regions. There is a case where the end portion of the gate insulating film 5 is located on the inside so that the overlap with the source region and the drain region 7 is reduced (Δ is minus).
【００３１】しかしながら図２から分かるように、これ
らの場合は、ゲート電極６の底の端部（図１中Ａで示す
○印）における電場が極めて強くなり、ゲート絶縁膜５
の絶縁破壊ないしはゲート絶縁膜５に要求される絶縁耐
圧の増大、そして信頼性の低下等の問題を引き起こして
しまうと言う問題を招く。However, as can be seen from FIG. 2, in these cases, the electric field at the bottom end of the gate electrode 6 (marked by A in FIG. 1) becomes extremely strong, and the gate insulating film 5 is formed.
Insulation breakdown or increase in breakdown voltage required for the gate insulating film 5 and reduction in reliability are caused.
【００３２】そこで、本発明は、図３に示すように、ゲ
ート電極６の側部に側壁絶縁膜１０を設け、側壁絶縁膜
１０の比誘電率を、この近傍に位置する層間絶縁膜９の
比誘電率よりも高くする。こうすることで図４中Ａの○
印で示すゲート電極６の底の端部における電界集中を緩
和するようにした。Therefore, according to the present invention, as shown in FIG. 3, the side wall insulating film 10 is provided on the side of the gate electrode 6, and the relative dielectric constant of the side wall insulating film 10 is set to that of the interlayer insulating film 9 located in the vicinity thereof. It should be higher than the dielectric constant. By doing this, ○ in A in Fig. 4
The electric field concentration at the bottom end portion of the gate electrode 6 indicated by the mark is relaxed.
【００３３】図５に、図４中Ａで示す○印付近の拡大図
を示す。FIG. 5 is an enlarged view of the vicinity of the circle indicated by A in FIG.
【００３４】図５に示すように、側壁絶縁膜１０の底面
Ｃや側面Ｄ（ゲート電極６とは反対側の側面）を貫く電
気力線（図５中ベクトルＥで示す）によって、側壁絶縁
膜１０が分極し、側壁絶縁膜１０の底面Ｃや側面Ｄに分
極電荷が現れる（図中＋で示す）。この分極電荷の符号
は、側壁絶縁膜１０の電位をゲート電極６の電位に近づ
ける向きに働く。As shown in FIG. 5, the line of electric force (indicated by a vector E in FIG. 5) penetrating the bottom surface C and the side surface D (side surface opposite to the gate electrode 6) of the side wall insulating film 10 causes the side wall insulating film to pass through. 10 is polarized, and polarization charges appear on the bottom surface C and the side surface D of the sidewall insulating film 10 (indicated by + in the figure). The sign of this polarization charge works in the direction of bringing the potential of the sidewall insulating film 10 closer to the potential of the gate electrode 6.
【００３５】したがって、本発明の電界効果トランジス
ターでは、ゲート電極６に半導体基板１に対して正の電
位を印加した場合には側壁絶縁膜１０の底面Ｃ及び側面
Ｄに正の電荷が誘起される。また、ゲート電極６に半導
体基板１に対して負の電位を印加した場合には側壁絶縁
膜１０の底面Ｃ及び側面Ｄに負の電荷が誘起される。Therefore, in the field effect transistor of the present invention, when a positive potential is applied to the gate electrode 6 with respect to the semiconductor substrate 1, positive charges are induced on the bottom surface C and the side surface D of the sidewall insulating film 10. . Further, when a negative potential is applied to the gate electrode 6 with respect to the semiconductor substrate 1, negative charges are induced on the bottom surface C and the side surface D of the sidewall insulating film 10.
【００３６】このことは側壁絶縁膜１０の底面Ｃや側面
Ｄの電位をゲート電極６の電位に近づける作用を有する
ので、ゲート電極６の底の端部（図４中Ａで示す○印）
近傍における電界集中を緩和することになる。This has the effect of bringing the potentials of the bottom surface C and the side surfaces D of the sidewall insulating film 10 closer to the potential of the gate electrode 6, so that the bottom end portion of the gate electrode 6 (marked by A in FIG. 4).
This will reduce the electric field concentration in the vicinity.
【００３７】図４に示す構造に対して、側壁絶縁膜１０
の比誘電率を変数としてゲート電極６の底の端部（図４
中のＡで示す○印）におけるゲート絶縁膜５中の電場の
値をシミュレーションにより検討した。素子の周囲を覆
っている層間絶縁膜９（図３）の比誘電率は酸化シリコ
ンの比誘電率である３．９と仮定した。その結果を図６
に示す。ここでゲート長は３５ｎｍ、ゲート絶縁膜５の
厚さは５ｎｍ、ゲート絶縁膜５の比誘電率は１９．５、
側壁絶縁膜１０の厚さ（ゲート電極６の側面から横方向
の距離）は２ｎｍ、電源電圧は０．６Ｖとした。In contrast to the structure shown in FIG. 4, the sidewall insulating film 10
With the relative permittivity of the variable as a variable, the bottom end of the gate electrode 6 (see FIG.
The value of the electric field in the gate insulating film 5 indicated by A in FIG. The relative dielectric constant of the interlayer insulating film 9 (FIG. 3) covering the periphery of the device was assumed to be 3.9 which is the relative dielectric constant of silicon oxide. The result is shown in Figure 6.
Shown in. Here, the gate length is 35 nm, the thickness of the gate insulating film 5 is 5 nm, the relative dielectric constant of the gate insulating film 5 is 19.5,
The thickness of the sidewall insulating film 10 (the lateral distance from the side surface of the gate electrode 6) was 2 nm, and the power supply voltage was 0.6V.
【００３８】図６（ａ）に示すように、側壁絶縁膜１０
の比誘電率を酸化シリコンの比誘電率である３．９から
増すに従って電場強度は小さくなり、電界集中が効果的
に抑制されることが判る。As shown in FIG. 6A, the sidewall insulating film 10 is formed.
It can be seen that as the relative permittivity of (3) is increased from 3.9 which is the relative permittivity of silicon oxide, the electric field strength decreases and the electric field concentration is effectively suppressed.
【００３９】さらに、図２の結果も参照すると、側壁絶
縁膜１０の比誘電率が窒化シリコンの比誘電率 (約８)
程度以上になると、高誘電率のゲート絶縁膜５の端部を
ゲート電極１０の底の端部よりも、ゲート電極１０側
（ゲート電極１０下）に凹ませて形成した場合と比較し
てもなお、電場強度の値が小さくなっていることが判
る。Further, referring also to the result of FIG. 2, the relative dielectric constant of the sidewall insulating film 10 is about that of silicon nitride (about 8).
When the thickness is higher than the above, even when compared with the case where the end portion of the high-dielectric-constant gate insulating film 5 is recessed toward the gate electrode 10 side (below the gate electrode 10) with respect to the bottom end portion of the gate electrode 10. It can be seen that the value of the electric field strength is small.
【００４０】それ故、側壁絶縁膜１０の比誘電率は窒化
シリコンの比誘電率よりも高くすることが好ましい。今
回のシミュレーション検討においてはゲート絶縁膜５を
形成するための絶縁体の比誘電率は１９．５と仮定し
た。Therefore, it is preferable that the relative dielectric constant of the sidewall insulating film 10 is higher than that of silicon nitride. In this simulation study, it was assumed that the dielectric constant of the insulator for forming the gate insulating film 5 was 19.5.
【００４１】図６（ａ）を見ると側壁絶縁膜１０の比誘
電率を上げると電場強度の値は単調に小さくなってい
る。つまりゲート絶縁膜５を形成するために用いた絶縁
物の比誘電率と側壁絶縁膜１０を形成するために用いた
絶縁物の比誘電率との大小関係は本質的ではないことが
判る。As shown in FIG. 6A, when the relative permittivity of the sidewall insulating film 10 is increased, the value of the electric field strength monotonically decreases. That is, it is understood that the relative magnitude of the relative permittivity of the insulator used to form the gate insulating film 5 and the insulator used to form the sidewall insulating film 10 is not essential.
【００４２】この場合、側壁絶縁膜１０下にゲート絶縁
膜５が有る構造を検討したが、側壁絶縁膜１０下の領域
の比誘電率は低いことが好ましい。その理由は以下の通
りである。In this case, a structure having the gate insulating film 5 under the sidewall insulating film 10 was examined, but it is preferable that the region under the sidewall insulating film 10 has a low relative dielectric constant. The reason is as follows.
【００４３】本発明においては図５に示す側壁絶縁膜１
０の底面Ｃに現れる分極電荷が本質であるが、分極する
のは側壁絶縁膜１０の底面Ｃのみではなく、その下にあ
る領域も分極する。この領域の分極電荷は、側壁絶縁膜
１０の底面Ｃに現れる分極電荷とは符号が反対（図５中
−（マイナス）で表す）である。In the present invention, the sidewall insulating film 1 shown in FIG.
The polarization charge appearing on the bottom surface C of 0 is essential, but it is not only the bottom surface C of the sidewall insulating film 10 that is polarized, but also the region below it. The sign of the polarization charge in this region is opposite to that of the polarization charge appearing on the bottom surface C of the sidewall insulating film 10 (represented by- (minus) in FIG. 5).
【００４４】したがって、この分極電荷はその近傍の絶
縁膜の電位をゲート電極６から遠ざけ、結果としてその
近傍の電場を強くする。それ故、側壁絶縁膜１０下の領
域の分極は小さいことが好ましい。すなわちその領域の
比誘電率は低いことが好ましい。Therefore, this polarized charge moves the potential of the insulating film in the vicinity thereof away from the gate electrode 6, and consequently strengthens the electric field in the vicinity thereof. Therefore, it is preferable that the polarization under the sidewall insulating film 10 is small. That is, it is preferable that the relative permittivity of the region is low.
【００４５】図４の構造で側壁絶縁膜１０の比誘電率は
３９にして、その下の四角で示す領域の比誘電率を変え
た場合の、ゲート電極６の底の端部における電場の依存
性を図６（ｂ）に示す。In the structure of FIG. 4, when the relative dielectric constant of the side wall insulating film 10 is set to 39 and the relative dielectric constant of the region indicated by a square below it is changed, the dependence of the electric field on the bottom end of the gate electrode 6 is dependent. The sex is shown in FIG.
【００４６】このように側壁絶縁膜１０下の領域の比誘
電率は低い方が電場強度が低くなっていることが分か
る。Thus, it can be seen that the electric field strength is lower as the relative permittivity of the region under the side wall insulating film 10 is lower.
【００４７】このような結果から、本発明の電界効果ト
ランジスターにおいては高電流駆動力を得る為に工夫さ
れた高誘電率材料からなるゲート絶縁膜、また、低いゲ
ート抵抗を実現する為に工夫された低抵抗の金属ゲート
を実現しつつ、さらに電界集中を抑制することによる絶
縁膜の絶縁破壊の防止ならびに素子の高信頼性が実現さ
れる。From these results, the field effect transistor of the present invention is devised to realize a gate insulating film made of a high dielectric constant material devised to obtain a high current driving force and a low gate resistance. It is possible to realize a low resistance metal gate, prevent the dielectric breakdown of the insulating film, and achieve high reliability of the device by further suppressing the electric field concentration.
【００４８】さらに本発明の方法を不揮発性半導体記憶
装置に用いられる様な浮遊ゲートを有する素子に用いれ
ば浮遊ゲートの角部における電界集中が緩和されるので
過消去等の問題が解決される。したがって、過消去が抑
制されるとともに高速動作の可能な素子が提供される。Further, when the method of the present invention is applied to an element having a floating gate such as used in a non-volatile semiconductor memory device, electric field concentration at the corners of the floating gate is relieved and problems such as over-erasing are solved. Therefore, an element capable of high-speed operation while suppressing overerasure is provided.
【００４９】次に、本実施形態における電界効果トラン
ジスターのより具体的な構造について説明する。Next, a more specific structure of the field effect transistor according to this embodiment will be described.
【００５０】（実施形態１）図７は、本発明の実施形態
１に関する電界効果トランジスターの断面図である。
本実施形態では、Ｎチャネル電界効果トランジスターを
例に取って示す。なお、不純物の導電型を逆にすればＰ
チャネル電界効果トランジスターを作製することも可能
であり、この場合にも同様の効果を奏する。また、光蝕
刻法等の方法を用いて半導体基板内の特定の領域のみに
不純物を注入する等の方法を用いることによって、相補
型電界効果トランジスターを作成することもでき、この
場合も同様の効果を奏する。(Embodiment 1) FIG. 7 is a sectional view of a field effect transistor according to Embodiment 1 of the present invention.
In the present embodiment, an N-channel field effect transistor is shown as an example. If the conductivity type of impurities is reversed, P
It is also possible to fabricate a channel field effect transistor, and in this case, the same effect is obtained. In addition, a complementary field effect transistor can also be created by using a method such as implanting an impurity only in a specific region in a semiconductor substrate by using a method such as a photo-etching method. Play.
【００５１】図７に示すように、この電界効果トランジ
スターは、Ｐ型シリコン基板１上に、トレンチ素子分離
法により素子分離領域２が形成されている。Ｐ型シリコ
ン基板１内には、Ｂ（ボロン）イオン注入及び熱工程に
よりＰウエル領域３が形成されている。Ｐウエル領域３
中には、Ｂ（ボロン）イオン注入によりＮチャネル領域
４が形成されている。Ｎチャネル領域４上には酸化シリ
コンよりも高い比誘電率を有する例えばＨｆＯ２等の高
誘電体材料によりゲート絶縁膜５が形成されている。ゲ
ート絶縁膜５上には、スパッタ法により厚さ１００ｎｍ
の例えばタングステン等の高融点金属が堆積されゲート
電極６が形成されている。As shown in FIG. 7, in this field effect transistor, an element isolation region 2 is formed on a P-type silicon substrate 1 by a trench element isolation method. A P well region 3 is formed in the P type silicon substrate 1 by B (boron) ion implantation and a thermal process. P-well area 3
An N channel region 4 is formed therein by B (boron) ion implantation. A gate insulating film 5 is formed on the N-channel region 4 with a high dielectric material such as HfO 2 having a relative dielectric constant higher than that of silicon oxide. A thickness of 100 nm is formed on the gate insulating film 5 by the sputtering method.
The gate electrode 6 is formed by depositing a refractory metal such as tungsten.
【００５２】また、Ｎチャネル領域４を挟むようにシリ
コン基板１上には、Ａｓイオン注入によりソース領域及
びドレイン領域７が形成されている。A source region and a drain region 7 are formed by As ion implantation on the silicon substrate 1 so as to sandwich the N channel region 4.
【００５３】また、ゲート電極６の側部には、高誘電率
材料からなる側壁絶縁膜１０が形成されている。側壁絶
縁膜１０を含むゲート電極６は、酸化シリコン等からな
る層間絶縁膜９により覆われている。こうして側壁絶縁
膜１０とシリコン基板１との間は、比誘電率が側壁絶縁
膜１０の比誘電率よりも低い絶縁体領域となっている。A side wall insulating film 10 made of a high dielectric constant material is formed on the side of the gate electrode 6. The gate electrode 6 including the sidewall insulating film 10 is covered with an interlayer insulating film 9 made of silicon oxide or the like. Thus, an insulator region having a relative dielectric constant lower than that of the sidewall insulating film 10 is provided between the sidewall insulating film 10 and the silicon substrate 1.
【００５４】また、ゲート電極６、ソース領域及びドレ
イン領域７は、アルミニウム等からなる配線８に接続さ
れている。The gate electrode 6, the source region and the drain region 7 are connected to a wiring 8 made of aluminum or the like.
【００５５】この電界効果トランジスターは、ゲート電
極６を抵抗の低いタングステン等の高融点金属で形成す
ることで、素子の動作速度を速める工夫をしている。ま
た、ゲート絶縁膜５を比誘電率の高いＨｆＯ２等の高誘
電率材料で形成することで、電流駆動力を増す工夫をし
ている。In this field effect transistor, the gate electrode 6 is formed of a refractory metal such as tungsten having a low resistance, so that the operation speed of the element is increased. Further, the gate insulating film 5 is made of a high dielectric constant material such as HfO 2 having a high relative dielectric constant, so that the current driving force is increased.
【００５６】さらに、この電界効果トランジスターは、
側壁絶縁膜１０の比誘電率が層間絶縁膜９の比誘電率よ
りも高いことに特徴がある。Further, this field effect transistor is
The sidewall insulating film 10 is characterized in that it has a relative dielectric constant higher than that of the interlayer insulating film 9.
【００５７】側壁絶縁膜１０の比誘電率が層間絶縁膜９
の比誘電率よりも高いと、ゲート電極６の側面から出て
半導体基板１に至る電気力線により、側壁絶縁膜１０が
分極し、側壁絶縁膜１０の底面（図５中Ｃで示す）や側
面（図５中Ｄで示す）に分極電荷（図５中＋（プラス）
で示す）が生ずる。The relative dielectric constant of the sidewall insulating film 10 is different from that of the interlayer insulating film 9.
When the relative dielectric constant is higher than the relative dielectric constant of, the side wall insulating film 10 is polarized by the lines of electric force coming out from the side surface of the gate electrode 6 and reaching the semiconductor substrate 1, and the bottom surface of the side wall insulating film 10 (shown by C in FIG. 5) and Polarization charge (+ (plus) in FIG. 5) on the side surface (indicated by D in FIG. 5)
(Indicated by) occurs.
【００５８】この分極電荷は、半導体基板１に対してゲ
ート電極６に正の電位を印加した時には正電荷であり、
負の電位を印加した時には負電荷である。したがって、
常に側壁絶縁膜１０の底面（図５中Ｃで示す）や側面
（図５中Ｄで示す）の電位をゲート電極６の電位に近づ
ける方向に働く。その為、ゲート電極６底の端部の角
（図４中Ａで示す○印）における電場が緩和され、結果
としてゲート絶縁膜５の信頼性が高い半導体装置を提供
することができる。This polarization charge is a positive charge when a positive potential is applied to the gate electrode 6 with respect to the semiconductor substrate 1,
It is a negative charge when a negative potential is applied. Therefore,
The potential of the bottom surface (indicated by C in FIG. 5) and side surface (indicated by D in FIG. 5) of the sidewall insulating film 10 always works in the direction of approaching the potential of the gate electrode 6. Therefore, the electric field at the corner of the bottom end of the gate electrode 6 (marked by A in FIG. 4) is relaxed, and as a result, a semiconductor device in which the gate insulating film 5 has high reliability can be provided.
【００５９】ここで説明した電界効果トランジスターに
おいては側壁絶縁膜１０の底面（図５中Ｃで示す）はゲ
ート電極６の底面（図５中Ｆで示す）と等しい高さにあ
る。これらの高さが等しい必要はないが、側壁絶縁膜１
０の底面の高さがゲート電極６の底面（図５中Ｆで示
す）の高さ以上であることが好ましい。In the field effect transistor described here, the bottom surface of the sidewall insulating film 10 (shown by C in FIG. 5) is at the same height as the bottom surface of the gate electrode 6 (shown by F in FIG. 5). It is not necessary that these heights are equal, but the sidewall insulating film 1
The height of the bottom surface of 0 is preferably equal to or higher than the height of the bottom surface of the gate electrode 6 (indicated by F in FIG. 5).
【００６０】図８に示すように、側壁絶縁膜１０の底面
（図８中Ｃで示す）がゲート電極６の底面（図８中Ｆで
示す）よりも低い位置（半導体基板１に近い位置）にあ
ると、ゲート電極６の底面（図８中Ｆで示す）から出て
ゲート絶縁膜５を貫いてから側壁絶縁膜１０を貫く電気
力線が存在する。この電気力線により、側壁絶縁膜１０
のゲート電極６側の側面（図８中Ｇで示す）に誘起され
る分極電荷（図８中−（マイナス）で示す）は、ゲート
電極６に、半導体基板１に対して正の電位を印加した時
には負電荷、負の電位を印加した時には正電荷となる。
したがって、この分極電荷はゲート電極６底の端部の角
近傍に位置するゲート絶縁膜５の電位を、ゲート電極６
の電位から遠ざける方向に働く。すなわちゲート電極６
底の端部の角における電場強度を強める方向に働く。As shown in FIG. 8, the bottom surface (shown by C in FIG. 8) of the side wall insulating film 10 is lower than the bottom surface (shown by F in FIG. 8) of the gate electrode 6 (position close to the semiconductor substrate 1). Then, there is a line of electric force that extends from the bottom surface of the gate electrode 6 (indicated by F in FIG. 8), penetrates the gate insulating film 5, and then penetrates the sidewall insulating film 10. Due to the lines of electric force, the sidewall insulating film 10
The polarization charge (indicated by- (minus) in FIG. 8) induced on the side surface (indicated by G in FIG. 8) of the gate electrode 6 is applied to the gate electrode 6 with a positive potential with respect to the semiconductor substrate 1. When applied, it becomes negative charge, and when a negative potential is applied, it becomes positive charge.
Therefore, this polarization charge changes the potential of the gate insulating film 5 located near the corner of the bottom end of the gate electrode 6 to the gate electrode 6
It works away from the potential of. That is, the gate electrode 6
It works to increase the electric field strength at the corners of the bottom edge.
【００６１】以上の理由により、側壁絶縁膜１０の底面
の高さがゲート電極底面の高さよりも低いと本発明の効
果は弱められてしまうため、側壁絶縁膜の底面の高さが
ゲート電極底面の高さ以上であることが好ましい。しか
しながらこの場合においても、側壁絶縁膜１０の存在に
よって、電界集中を抑制する効果は存在する。For the above reasons, the effect of the present invention is weakened when the height of the bottom surface of the side wall insulating film 10 is lower than the height of the bottom surface of the gate electrode. The height is preferably equal to or higher than. However, even in this case, the presence of the sidewall insulating film 10 has an effect of suppressing the electric field concentration.
【００６２】また、本発明では側壁絶縁膜１０の底面
（図５中Ｃで示す）に誘起される分極電荷によってゲー
ト電極６底の端部の角近傍に位置するゲート絶縁膜５の
電位をゲート電極６の電位に近づけることを用いてその
領域の電場を緩和するので、側壁絶縁膜１０の底面（図
５中Ｃで示す）がゲート電極６の底面（図５中Ｆで示
す）の近くにあることが好ましい。In the present invention, the potential of the gate insulating film 5 located near the corner of the bottom end of the gate electrode 6 is gated by the polarization charge induced on the bottom surface of the sidewall insulating film 10 (indicated by C in FIG. 5). Since the electric field in that region is relaxed by using the potential close to that of the electrode 6, the bottom surface (shown by C in FIG. 5) of the sidewall insulating film 10 is close to the bottom surface of the gate electrode 6 (shown by F in FIG. 5). Preferably there is.
【００６３】次に、この電界効果トランジスターの製造
方法について以下に説明する。Next, a method of manufacturing this field effect transistor will be described below.
【００６４】先ず、図９に示すように、例えばＰ型シリ
コン基板１にトレンチ素子分離法により素子分離領域２
を形成する。続いて、例えばＢ（ボロン）イオンを加速
電圧１００ｋｅＶ、ドーズ量２．０×１０１３ｃｍ−２
で注入し、その後に例えば１０５０℃、３０秒の熱処理
を施すことによってＰウエル領域３を形成する。First, as shown in FIG. 9, an element isolation region 2 is formed on a P-type silicon substrate 1 by a trench element isolation method, for example.
To form. Then, for example, B (boron) ions are accelerated at a voltage of 100 keV and a dose of 2.0 × 10 13 cm −2.
Then, the P well region 3 is formed by performing heat treatment at 1050 ° C. for 30 seconds, for example.
【００６５】次に、図１０に示すように、Ｐウエル領域
３中に、所望のしきい値電圧を得る為に例えばＢ（ボロ
ン）イオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１
０１ ３ｃｍ−２で注入し、Ｎチャネル領域４表面の濃度
を調節する。Next, as shown in FIG. 10, in order to obtain a desired threshold voltage in the P well region 3, for example, B (boron) ions are accelerated at a voltage of 30 keV and a dose amount of 1.0 × 1.
Implantation is performed at 0 1 3 cm −2 to adjust the concentration of the surface of the N channel region 4.
【００６６】次に、図１１に示すように、例えばスパッ
タ法を用いることにより、基板１上に、厚さ５ｎｍの高
誘電率材料としてＨｆＯ２膜１１を形成する。Next, as shown in FIG. 11, an HfO 2 film 11 having a thickness of 5 nm as a high dielectric constant material is formed on the substrate 1 by using, for example, a sputtering method.
【００６７】次に、図１２に示すように、ＨｆＯ２膜１
１上に、例えばＣＶＤ法により厚さ１００ｎｍのタング
ステン等の高融点金属膜を堆積し、ＲＩＥ（リアクティ
ブイオンエッチング）法等の異方性エッチングを施すこ
とにより高融点金属膜を加工してゲート電極６を形成す
る。Next, as shown in FIG. 12, the HfO 2 film 1
1. A refractory metal film such as tungsten having a thickness of 100 nm is deposited on the substrate 1 by CVD, for example, and anisotropic refractory etching such as RIE (reactive ion etching) is performed to process the refractory metal film to form a gate. The electrode 6 is formed.
【００６８】次に図１３に示すように、例えばＡｓ（砒
素）イオンを、加速電圧５０ｋｅＶ、ドーズ量５．０×
１０１５ｃｍ−２で注入する。続いて、熱処理を施すこ
とによって、シリコン基板１の表面にソース領域及びド
レイン領域７を形成する。ソース領域及びドレイン領域
７は、ゲート電極６をマスクとしてこれを挟むようにし
て形成されている。Next, as shown in FIG. 13, for example, As (arsenic) ions are added at an acceleration voltage of 50 keV and a dose of 5.0 ×.
Inject at 10 15 cm -2 . Then, by performing heat treatment, the source region and the drain region 7 are formed on the surface of the silicon substrate 1. The source region and the drain region 7 are formed so as to sandwich the gate electrode 6 as a mask.
【００６９】次に、図１４に示すように、例えばスパッ
タ法を用いることにより、厚さ２ｎｍのＴｉＯ２膜１２
を形成する。このＴｉＯ２膜１２は、後に側壁絶縁膜と
なるものであり、層間絶縁膜よりも高い比誘電率を有す
る材料でなければならない。Next, as shown in FIG. 14, a TiO 2 film 12 having a thickness of 2 nm is formed by using, for example, a sputtering method.
To form. The TiO 2 film 12 will later become a sidewall insulating film and must be a material having a higher relative dielectric constant than the interlayer insulating film.
【００７０】次に、図１５に示すように、例えばＲＩＥ
法等の異方性エッチングによって前記ＴｉＯ２膜１２を
加工することで、高誘電率材料ＴｉＯ２膜からなる側壁
絶縁膜１０を形成する。次に、例えばＲＩＥ法等の異方
性エッチングによって前記ＨｆＯ２膜１１を加工するこ
とによって、ソース領域及びドレイン領域７表面を露出
する。Next, as shown in FIG. 15, for example, RIE
The sidewall insulating film 10 made of the high dielectric constant material TiO 2 film is formed by processing the TiO 2 film 12 by anisotropic etching such as a method. Next, the surface of the source region and the drain region 7 is exposed by processing the HfO 2 film 11 by anisotropic etching such as RIE.
【００７１】次に、図１６に示すように、例えば等方性
エッチングを施すことにより、ＨｆＯ２膜１１をゲート
電極６の下方向に除去する。Next, as shown in FIG. 16, the HfO 2 film 11 is removed downward in the gate electrode 6 by, for example, performing isotropic etching.
【００７２】次に、図１７に示すように、例えばＣＶＤ
法を用いることによって酸化シリコン膜を、厚さ５００
ｎｍ堆積する。次に、例えばＲＩＥ法を用いることによ
ってゲート電極６、ソース領域及びドレイン領域７上に
配線孔１３を形成する。このようにして層間絶縁膜９が
形成される。Next, as shown in FIG. 17, for example, CVD
A silicon oxide film with a thickness of 500
nm deposition. Next, the wiring hole 13 is formed on the gate electrode 6, the source region, and the drain region 7 by using, for example, the RIE method. In this way, the interlayer insulating film 9 is formed.
【００７３】次に、図１８に示すように、例えばスパッ
タ法等により、前記シリコン基板１全面にシリコンを１
原子％含有する厚さ３００ｎｍのアルミニウム膜を形成
する。次に、例えばＲＩＥ法等の異方性エッチングを施
すことにより、アルミニウム膜を加工して配線８を形成
する。このようにして本発明の電界効果トランジスター
を形成することができる。Next, as shown in FIG. 18, silicon is deposited on the entire surface of the silicon substrate 1 by, eg, sputtering.
An aluminum film containing atomic% and having a thickness of 300 nm is formed. Next, by performing anisotropic etching such as RIE, the aluminum film is processed to form the wiring 8. In this way, the field effect transistor of the present invention can be formed.
【００７４】本実施形態においてはゲート絶縁膜５の端
部の位置はゲート電極６の端部の位置と揃っているが、
このことは本質的ではなく例えば図１９に示すようにゲ
ート電極６の端部よりもゲート電極６の内側に有ったと
しても同様の効果が得られる。In this embodiment, the position of the end of the gate insulating film 5 is aligned with the position of the end of the gate electrode 6.
This is not essential, and the same effect can be obtained even if the gate electrode 6 is located inside the gate electrode 6 rather than at the end, as shown in FIG.
【００７５】また、このようにするとゲート電極６とソ
ース領域及びドレイン領域７との間に形成される寄生容
量が低減される効果も得られる。Further, in this way, the effect of reducing the parasitic capacitance formed between the gate electrode 6 and the source and drain regions 7 can be obtained.
【００７６】また、ゲート絶縁膜５をこのように加工し
且つソース領域及びドレイン領域７を、その後の工程で
不純物イオンの注入により形成する場合は、不純物のド
ーズロスが抑制される効果も得られる。When the gate insulating film 5 is processed in this way and the source region and the drain region 7 are formed by implanting impurity ions in the subsequent process, the effect of suppressing impurity dose loss is also obtained.
【００７７】また、図２０に示すように、ゲート絶縁膜
５の端部の位置は、ゲート電極６の端部の位置よりも外
側に有ってもよい。この場合には側壁絶縁膜１０底面の
一部はゲート絶縁膜５を形成する為の高誘電率膜との界
面をなすのでそこに誘起される分極電荷量は少なくな
る。しかし、ゲート絶縁膜５の端部がゲート電極６下に
ある場合よりも、図２０に示すように側壁絶縁膜１０下
にある場合の方が、ゲート絶縁膜５の端部における電場
の水平成分は大きい。Further, as shown in FIG. 20, the position of the end of the gate insulating film 5 may be outside the position of the end of the gate electrode 6. In this case, a part of the bottom surface of the sidewall insulating film 10 forms an interface with the high dielectric constant film for forming the gate insulating film 5, so that the amount of polarization charge induced therein is small. However, the horizontal component of the electric field at the end of the gate insulating film 5 is smaller when the end of the gate insulating film 5 is below the side wall insulating film 10 as shown in FIG. Is big.
【００７８】つまり図２０に示す場合の方が、図１６或
いは図１９に示した場合に比べて、ゲート絶縁膜５の端
部に誘起される分極電荷は大きい。そしてこの電荷は側
壁絶縁膜１０の底面等に誘起される電荷と同符号なの
で、ゲート電極６底の端部の角における電場強度を緩和
させる働きを持つ。従って、ゲート電極６を形成する為
の高誘電率膜を図２０に示すような位置で加工したとし
ても本発明の効果は有効に得られる。That is, the polarization charge induced in the end portion of the gate insulating film 5 is larger in the case shown in FIG. 20 than in the case shown in FIG. 16 or 19. Since this charge has the same sign as the charge induced on the bottom surface of the sidewall insulating film 10 and the like, it has a function of relaxing the electric field strength at the corner of the bottom end of the gate electrode 6. Therefore, the effect of the present invention can be effectively obtained even if the high dielectric constant film for forming the gate electrode 6 is processed at the position shown in FIG.
【００７９】また、このようにするとゲート電極６とソ
ース領域及びドレイン領域７との実効的な重なりが長く
なる為に素子の電流駆動力が増す効果も得られる。Further, in this case, since the effective overlap between the gate electrode 6 and the source region / drain region 7 becomes long, the current driving force of the device is increased.
【００８０】但し、図２１に示すように、ゲート絶縁膜
５の端部の位置が側壁絶縁膜１０よりも外側に形成され
ることは以下の理由により好ましくない。However, it is not preferable that the end portion of the gate insulating film 5 is formed outside the side wall insulating film 10 as shown in FIG. 21 for the following reason.
【００８１】図２１に示すように加工するとゲート絶縁
膜５の上面で側壁絶縁膜１０に覆われていない領域が存
在する。ゲート電極６と半導体基板１との間に電圧を印
加すると、この領域には側壁絶縁膜１０の底面や側面と
は逆符号の分極電荷が誘起される。この電荷は膜の電位
をゲート電極の電位から遠ざける方向に働くので結果と
してゲート電極６底の端部の角における電場強度を強め
てしまう。従って、ゲート絶縁膜５の端部の位置は側壁
絶縁膜１０より外に出ないことが好ましい。When processed as shown in FIG. 21, there is a region on the upper surface of the gate insulating film 5 which is not covered with the sidewall insulating film 10. When a voltage is applied between the gate electrode 6 and the semiconductor substrate 1, a polarization charge having an opposite sign to that of the bottom surface or side surface of the sidewall insulating film 10 is induced in this region. This charge acts in the direction of moving the potential of the film away from the potential of the gate electrode, and as a result, the electric field strength at the corner of the bottom end of the gate electrode 6 is increased. Therefore, it is preferable that the position of the end portion of the gate insulating film 5 does not go beyond the sidewall insulating film 10.
【００８２】なお、層間絶縁膜でゲート側壁下を埋め込
んでも良いし、そこに空隙を設けても良い。Note that an interlayer insulating film may be embedded under the side wall of the gate, or a void may be provided there.
【００８３】このようにして作製した電界効果トランジ
スターを、バイポーラー型トランジスターや単一電子ト
ランジスター等の他の能動素子或いは抵抗体やダイオー
ドやインダクターやキャパシター等の受動素子と共に同
一の半導体基板上に集積化したシステムＬＳＩとして用
いることができる。The field effect transistor thus manufactured is integrated on the same semiconductor substrate together with other active elements such as bipolar type transistors and single electron transistors, or passive elements such as resistors, diodes, inductors and capacitors. It can be used as a converted system LSI.
【００８４】また、この電界効果トランジスターを、光
素子と共に同一の半導体基板上に集積化したＯＥＩＣと
して用いることができる。Further, this field effect transistor can be used as an OEIC integrated with the optical element on the same semiconductor substrate.
【００８５】また、この電界効果トランジスターをＳＯ
Ｉ構造の素子として用いることができる。Further, this field effect transistor is
It can be used as an element having an I structure.
【００８６】また、本実施形態では、Ｎ型半導体層を形
成する為の不純物としてＡｓ（砒素）を、Ｐ型半導体層
を形成する為の不純物としてＢ（ボロン）を用いたが、
Ｎ型半導体層を形成する為の不純物として他のＶ族不純
物を用い、Ｐ型半導体層を形成する為の不純物として他
のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ
族の不純物を、それらを含む化合物の形で導入してもよ
い。In this embodiment, As (arsenic) is used as the impurity for forming the N-type semiconductor layer, and B (boron) is used as the impurity for forming the P-type semiconductor layer.
Another group V impurity may be used as an impurity for forming the N-type semiconductor layer, and another group III impurity may be used as an impurity for forming the P-type semiconductor layer. Also, group III and V
Group impurities may be introduced in the form of compounds containing them.
【００８７】また、本実施形態では、不純物の導入手段
としてイオン注入を用いたが、イオン注入以外の例えば
固相拡散や気相拡散等の方法を用いてもよい。また、不
純物を含有する半導体を堆積するないしは成長させる等
の方法を用いてもよい。In this embodiment, ion implantation is used as a means for introducing impurities. However, methods other than ion implantation such as solid phase diffusion and vapor phase diffusion may be used. Alternatively, a method of depositing or growing a semiconductor containing impurities may be used.
【００８８】また、本実施形態では、電界効果トランジ
スターの構造として、シングルドレイン構造を示した
が、シングルドレイン構造以外の例えばエクステンショ
ン構造或いはＬＤＤ構造やＧＤＤ構造等を用いても良
い。また、ハロー構造或いはポケット構造やエレベート
構造等を用いてもよい。Further, although the single drain structure is shown as the structure of the field effect transistor in this embodiment, for example, an extension structure, an LDD structure, a GDD structure or the like other than the single drain structure may be used. Alternatively, a halo structure, a pocket structure, an elevated structure, or the like may be used.
【００８９】また、本実施形態では、ソース領域及びド
レイン領域への不純物の導入を、側壁絶縁膜或いはゲー
ト絶縁膜を加工する前に行っているが、不純物の導入と
加工との順序は本質ではなく、逆の順序で行ってもよ
い。In this embodiment, the impurity is introduced into the source region and the drain region before the sidewall insulating film or the gate insulating film is processed. However, the order of the impurity introduction and the processing is not essential. Alternatively, the order may be reversed.
【００９０】また、本実施形態では、シリサイド化には
言及していないが、ソース領域及びドレイン領域或いは
ゲート電極に対してシリサイド化を施してもよい。ま
た、ソース領域及びドレイン領域上に金属層を堆積或い
は成長させる等の方法を用いてもよい。Further, although silicidation is not mentioned in this embodiment, silicidation may be applied to the source region and the drain region or the gate electrode. Alternatively, a method of depositing or growing a metal layer on the source region and the drain region may be used.
【００９１】また、本実施形態では、配線の為の金属層
の形成はスパッタ法を用いて行っているが、スパッタ法
以外に例えば堆積法等の異なる方法を用いて金属層を形
成してもよい。また、金属の選択成長等の方法を用いて
もよいしダマシン法等の方法を用いてもよい。さらにア
ルミニウム以外に例えば銅等を用いてもよい。また、タ
ングステンのプラグを形成しても良い。Further, in the present embodiment, the metal layer for wiring is formed by the sputtering method, but the metal layer may be formed by a different method such as a deposition method other than the sputtering method. Good. Further, a method such as selective growth of metal may be used, or a method such as a damascene method may be used. In addition to aluminum, for example, copper or the like may be used. Also, a tungsten plug may be formed.
【００９２】また、本実施形態では、ゲート電極は高融
点金属を用いたが、多結晶シリコンや単結晶シリコン或
いは非晶質シリコン等の半導体または必ずしも高融点と
は限らない金属或いは金属を含む化合物等を用いても良
いし、それらの積層構造を用いても良い。In the present embodiment, the high melting point metal is used for the gate electrode, but a semiconductor such as polycrystalline silicon, single crystal silicon or amorphous silicon, or a metal or a compound containing a metal not necessarily having a high melting point is used. Etc. may be used, or a laminated structure thereof may be used.
【００９３】また、本実施形態では、ゲート電極の上部
は電極が露出する構造であるが、上部に例えば酸化シリ
コンや窒化シリコン等の絶縁物を設けてもよい。In the present embodiment, the electrode is exposed on the upper part of the gate electrode, but an insulator such as silicon oxide or silicon nitride may be provided on the upper part.
【００９４】また、本実施形態では、ゲート電極を、ゲ
ート電極材料を堆積した後に異方性エッチングにより形
成しているが、例えばダマシンプロセス等のような埋め
込みの方法を用いてゲート電極を形成してもよい。In the present embodiment, the gate electrode is formed by anisotropic etching after depositing the gate electrode material. However, the gate electrode is formed by using an embedding method such as a damascene process. May be.
【００９５】また、本実施形態では、側壁絶縁膜として
スパッタ法により形成したＴｉＯ２膜を例にとって説明
したが、Ｔｉの他の価数における酸化物或いはＨｆ、Ｃ
ｅ、Ｚｒ、Ｔａ、Ａｌ、Ｌａ、Ｐｒ等の酸化物或いは様
々な元素を含むシリケート材料等、他の高誘電率材料を
用いることができる。また、それらを単層で用いても良
いし複数層の積層構造として用いても良い。ゲート絶縁
膜に関しても同様である。Further, in the present embodiment, the TiO 2 film formed by the sputtering method was described as an example of the side wall insulating film, but an oxide having another valence of Ti or Hf, C is used.
Other high dielectric constant materials such as oxides of e, Zr, Ta, Al, La, Pr or silicate materials containing various elements can be used. Further, they may be used as a single layer or may be used as a laminated structure of a plurality of layers. The same applies to the gate insulating film.
【００９６】ただし、側壁絶縁膜材料を、窒化シリコン
膜等のあまり比誘電率の高くない物質で形成すると効果
はあまり大きくはならない。それ故、側壁絶縁膜は窒化
シリコンよりも大きな比誘電率を有する物質で形成され
ている場合に効果は著しい。また、側壁絶縁膜の形成方
法はスパッタ法に限るものではなく、蒸着法或いはＣＶ
Ｄ法またはエピタキシャル成長法等を用いてもよい。However, if the side wall insulating film material is formed of a substance such as a silicon nitride film having a relatively low relative dielectric constant, the effect is not so great. Therefore, the effect is remarkable when the sidewall insulating film is formed of a material having a relative dielectric constant larger than that of silicon nitride. The method of forming the sidewall insulating film is not limited to the sputtering method, but may be the vapor deposition method or the CV method.
The D method or the epitaxial growth method may be used.
【００９７】また、側壁絶縁膜として或る物質の酸化物
を用いる等の場合には、まずその物質の膜を形成してお
いてそれを酸化する方法によりその物質の酸化膜を形成
する方法を用いてもよい。ゲート絶縁膜に関しても同様
である。When an oxide of a substance is used as the sidewall insulating film, a method of forming an oxide film of the substance by first forming a film of the substance and then oxidizing it. You may use. The same applies to the gate insulating film.
【００９８】また、ゲート絶縁膜に強誘電体膜を用いた
素子を形成してもよい。また、本実施形態では、素子分
離はトレンチ素子分離法を用いて行ったが、例えば局所
酸化法やメサ型素子分離法等の他の方法を用いて素子分
離を行ってもよい。An element using a ferroelectric film as the gate insulating film may be formed. Further, in the present embodiment, the element isolation is performed using the trench element isolation method, but the element isolation may be performed using another method such as a local oxidation method or a mesa type element isolation method.
【００９９】また、本実施形態では、ゲート電極形成後
の後酸化には言及していないが、ゲート電極やゲート絶
縁膜材料等に鑑みて可能であれば、後酸化工程を行って
もよい。後酸化工程が可能な場合にはそれによってもゲ
ート電極下端角部の電場は緩和されるが、本発明の方法
を適用することにより更なる電場の緩和が可能となる。
そして、ゲート電極やゲート絶縁膜材料等に鑑みて後酸
化工程の不可能な場合には電界集中の問題は顕著となる
ので本発明の方法により特に効果的に電場が緩和され
る。Further, although post-oxidation after forming the gate electrode is not mentioned in the present embodiment, the post-oxidation step may be performed if possible in view of the material of the gate electrode, the gate insulating film and the like. When the post-oxidation step is possible, the electric field at the lower corner portion of the gate electrode is also relaxed by the post-oxidation step. However, by applying the method of the present invention, the electric field can be further relaxed.
The electric field concentration problem becomes remarkable when the post-oxidation process is not possible in view of the gate electrode, the gate insulating film material, etc. Therefore, the method of the present invention alleviates the electric field particularly effectively.
【０１００】また、本実施形態では、層間絶縁膜として
酸化シリコン膜を用いているが、例えば低誘電率材料等
の酸化シリコン以外の物質を層間絶縁膜に用いてもよ
い。In this embodiment, the silicon oxide film is used as the interlayer insulating film, but a substance other than silicon oxide, such as a low dielectric constant material, may be used for the interlayer insulating film.
【０１０１】本発明は側壁絶縁膜の底面及びゲート電極
と反対側の側面に誘起される分極電荷を用いている。一
般に二種類の絶縁体の界面に誘起される分極電荷は各々
の絶縁体の表面に誘起される分極電荷の差であるので、
層間絶縁膜の比誘電率が低いほど側壁絶縁膜のゲート電
極と反対側の側面と層間絶縁膜との界面に誘起される分
極電荷は多くなる。従って、層間絶縁膜に比誘電率の低
い物質を用いると本発明は更に効果的となる。The present invention uses polarization charges induced on the bottom surface of the sidewall insulating film and the side surface opposite to the gate electrode. In general, the polarization charge induced at the interface between two types of insulators is the difference between the polarization charges induced on the surface of each insulator,
The lower the relative dielectric constant of the interlayer insulating film, the greater the polarization charge induced at the interface between the side surface of the sidewall insulating film opposite to the gate electrode and the interlayer insulating film. Therefore, the present invention becomes more effective when a material having a low relative dielectric constant is used for the interlayer insulating film.
【０１０２】また、コンタクト孔に関しては自己整合コ
ンタクトを形成することも可能である。Further, regarding the contact hole, it is possible to form a self-aligned contact.
【０１０３】また、本実施形態では、配線が一層のみの
半導体装置の場合を示したが、素子や配線等が二層以上
存在してもよい。Further, in the present embodiment, the case of the semiconductor device having only one wiring has been described, but there may be two or more layers of elements and wirings.
【０１０４】なお、本実施形態においては単一のトラン
ジスターのみの構造を示したが、ここに示した変形例は
単一のトランジスターの場合に限定されるものではな
い。Although the structure of only a single transistor is shown in this embodiment, the modification shown here is not limited to the case of a single transistor.
【０１０５】（実施形態２）次に、図２２ないし図２９
を用いて本発明の別の電界効果トランジスターを説明す
る。(Embodiment 2) Next, FIGS.
Another field effect transistor of the present invention will be described using.
【０１０６】この電界効果トランジスターの形成方法
は、実施形態１で説明した図１０に示される工程の後
に、図２２に示すように、例えばＣＶＤ法等により、厚
さ１００ｎｍの窒化シリコン膜を堆積し、異方性エッチ
ングを施すことによりダミーゲート１４を形成する。続
いて、例えばＡｓ（砒素）イオンを加速電圧５０ｋｅ
Ｖ、５．０×１０１５ｃｍ−２で注入する。次に、熱処
理を施すことによって、シリコン基板１の表面にソース
領域及びドレイン領域７を形成する。ソース領域及びド
レイン領域７は、ダミーゲート１４をマスクとして、こ
れを挟む位置に形成される。As shown in FIG. 22, after the step shown in FIG. 10 described in the first embodiment, a silicon nitride film having a thickness of 100 nm is deposited by a CVD method or the like. Then, the dummy gate 14 is formed by performing anisotropic etching. Then, for example, As (arsenic) ions are accelerated at a voltage of 50 ke.
V, 5.0 × 10 15 cm −2 . Next, heat treatment is performed to form the source region and the drain region 7 on the surface of the silicon substrate 1. The source region and the drain region 7 are formed at positions sandwiching the dummy gate 14 as a mask.
【０１０７】次に、図２３に示すように、例えばＣＶＤ
法等により、厚さ２００ｎｍの酸化シリコン膜１５を堆
積し、ＣＭＰ法等により平坦化する。そして例えば熱燐
酸処理等の処理を施すことによりダミーゲート１４を除
去する。Next, as shown in FIG. 23, for example, CVD
A silicon oxide film 15 having a thickness of 200 nm is deposited by the method or the like, and is planarized by the CMP method or the like. Then, the dummy gate 14 is removed by performing a treatment such as hot phosphoric acid treatment.
【０１０８】次に、図２４に示すように、例えばＣＶＤ
法等により、厚さ５ｎｍのＨｆＯ２膜１１を半導体基板
１上のみに選択的に堆積する。Next, as shown in FIG. 24, for example, CVD
The HfO 2 film 11 having a thickness of 5 nm is selectively deposited only on the semiconductor substrate 1 by the method or the like.
【０１０９】次に、図２５に示すように、例えばＣＶＤ
法等により、厚さ２ｎｍのＴｉＯ２膜を堆積し、ＲＩＥ
法等の異方性エッチングを施すことにより酸化シリコン
１５の側壁に側壁絶縁膜１０を形成する。次に、図２６
に示すように、例えばＣＶＤ法等により、厚さ１００ｎ
ｍのタングステン等の高融点金属膜１６を堆積する。Next, as shown in FIG. 25, for example, CVD
Method, etc. to deposit a 2 nm thick TiO 2 film,
The sidewall insulating film 10 is formed on the sidewall of the silicon oxide film 15 by performing anisotropic etching such as the etching method. Next, FIG.
As shown in FIG.
A refractory metal film 16 such as tungsten is deposited.
【０１１０】次に、図２７に示すように、例えばＣＭＰ
法等により、高融点金属膜１６及びＨｆＯ２膜１１を平
坦化し、ゲート電極６を形成する。そして酸化シリコン
膜１５を除去する。Next, as shown in FIG. 27, for example, CMP
The refractory metal film 16 and the HfO 2 film 11 are planarized by a method or the like to form the gate electrode 6. Then, the silicon oxide film 15 is removed.
【０１１１】この後の工程は、実施形態１で説明した図
１６、図１７及び図１８で説明した配線工程等が行われ
る。As the subsequent steps, the wiring step and the like described in the first embodiment with reference to FIGS. 16, 17 and 18 are performed.
【０１１２】なお、本実施形態において、ダミーゲート
１４を窒化シリコンで形成し、その周囲を充填する物質
として酸化シリコンを用いたが、これらに対して他の物
質を用いても同様の効果が得られる。In the present embodiment, the dummy gate 14 is formed of silicon nitride and silicon oxide is used as the material filling the periphery thereof, but the same effect can be obtained by using other materials. To be
【０１１３】本実施形態においても、実施形態１に記し
た様な種々の変形が可能であり、同様の効果が得られ
る。Also in this embodiment, various modifications as described in the first embodiment are possible, and the same effect can be obtained.
【０１１４】（実施形態３）次に、図２８ないし図３１
を用いて本発明の別の半導体装置を説明する。この半導
体装置は図３１に示すように浮遊ゲート１７を有してお
り例えば不揮発性半導体記憶装置等に用いることが可能
である。この構造の半導体装置においては特に浮遊ゲー
ト１７底の端部の角における電場強度が緩和され、浮遊
ゲート１７に蓄えられていた電荷が角部より半導体基板
１に抜けてしまう過消去が防止される。(Embodiment 3) Next, referring to FIG. 28 to FIG.
Another semiconductor device of the present invention will be described with reference to FIG. This semiconductor device has a floating gate 17 as shown in FIG. 31, and can be used for, for example, a nonvolatile semiconductor memory device. In the semiconductor device having this structure, the electric field strength at the corners of the bottom end of the floating gate 17 is relaxed, and over-erasure in which charges accumulated in the floating gate 17 escape to the semiconductor substrate 1 from the corners is prevented. .
【０１１５】この不揮発性半導体記憶装置の形成方法
は、実施形態１の図１１に示される工程の後に、図２８
に示すように、ＨｆＯ２膜１１上に例えばＣＶＤ法によ
り厚さ５０ｎｍのタングステン等の高融点金属膜１７を
堆積する。次に、その上に例えばスパッタ法等により厚
さ１０ｎｍのＨｆＯ２膜１８を堆積する。更に、その上
に例えばＣＶＤ法等により厚さ１００ｎｍのタングステ
ン等の高融点金属膜６を堆積する。This nonvolatile semiconductor memory device forming method is similar to that shown in FIG. 28 after the step shown in FIG. 11 of the first embodiment.
As shown in FIG. 6, a refractory metal film 17 such as tungsten having a thickness of 50 nm is deposited on the HfO 2 film 11 by, for example, the CVD method. Then, a 10-nm-thick HfO 2 film 18 is deposited thereon by, eg, sputtering. Further, a refractory metal film 6 of tungsten or the like having a thickness of 100 nm is deposited thereon by, eg, CVD method.
【０１１６】次に、例えばＲＩＥ法等の異方性エッチン
グを施すことにより二つの高融点金属膜１７及び６とＨ
ｆＯ２膜１８とを加工してゲート電極６および浮遊ゲー
ト１７を形成する。Next, anisotropic etching such as RIE is applied to the two refractory metal films 17 and 6 and H.
The fO 2 film 18 is processed to form the gate electrode 6 and the floating gate 17.
【０１１７】次に、図２９に示すように、例えばＡｓ
（砒素）イオンを加速電圧５０ｋｅＶ、５．０×１０
１５ｃｍ−２で注入する。次に、熱処理を施すことによ
って、基板表面にソース領域及びドレイン領域７を形成
する。ソース領域及びドレイン領域７は、ゲート構造部
をマスクとして形成されるので、これを挟む位置に形成
される。Next, as shown in FIG. 29, for example, As
Accelerating voltage of (arsenic) ions is 50 keV, 5.0 × 10
Inject at 15 cm -2 . Next, heat treatment is performed to form the source region and the drain region 7 on the surface of the substrate. Since the source region and the drain region 7 are formed using the gate structure portion as a mask, the source region and the drain region 7 are formed at positions sandwiching the gate structure portion.
【０１１８】次に、図３０に示すように、例えばスパッ
タ法等を用いることにより、厚さ２ｎｍのＴｉＯ２膜１
２を形成する。Next, as shown in FIG. 30, a TiO 2 film 1 having a thickness of 2 nm is formed by using, for example, a sputtering method or the like.
Form 2.
【０１１９】次に、図３１に示すように、例えばＲＩＥ
法等の異方性エッチングを前記ＴｉＯ２膜１２に施すこ
とにより、高誘電率物質ＴｉＯ２膜よりなる側壁絶縁膜
１０を形成する。そして例えばＲＩＥ法等の異方性エッ
チングを前記ＨｆＯ２膜１１に施すことにより、ソース
領域及びドレイン領域を露出する。Next, as shown in FIG. 31, for example, RIE
The sidewall insulating film 10 made of the high dielectric constant material TiO 2 film is formed by subjecting the TiO 2 film 12 to anisotropic etching such as a method. Then, the source region and the drain region are exposed by subjecting the HfO 2 film 11 to anisotropic etching such as RIE.
【０１２０】この後の工程は、実施形態１で説明した図
１６、図１７及び図１８で説明した工程と同様である。The subsequent steps are the same as the steps described in the first embodiment with reference to FIGS. 16, 17 and 18.
【０１２１】本実施形態においても、実施形態１に記し
た様な種々の変形が可能であり、同様の効果が得られ
る。Also in this embodiment, various modifications as described in the first embodiment are possible, and the same effect can be obtained.
【０１２２】また、本実施形態においては浮遊ゲート１
７とその上に形成されたゲート電極６とに同一の物質を
用いたが、これらに異なる物質を用いたとしても同様の
効果が得られる。Further, in the present embodiment, the floating gate 1
Although the same material is used for 7 and the gate electrode 6 formed thereon, the same effect can be obtained even if different materials are used for these.
【０１２３】また、本実施形態においては、浮遊ゲート
１７の上下の絶縁物に同一の物質を用いたが、これらに
異なる物質を用いたとしても同様の効果が得られる。Further, in this embodiment, the same substance is used for the insulators above and below the floating gate 17, but the same effect can be obtained even if different substances are used for these.
【０１２４】また、本実施形態においては、浮遊ゲート
１７の上の絶縁物と側壁を形成する絶縁物とが異なる物
質で形成されているが、このことは本質的ではなく、同
一の物質で形成されていても同様の効果が得られる。Further, in the present embodiment, the insulator on the floating gate 17 and the insulator forming the side wall are made of different materials, but this is not essential and they are made of the same material. Even if it is done, the same effect can be obtained.
【０１２５】[0125]
【発明の効果】ゲート電極の底の角における電界集中が
効果的に抑制される。その為にゲート絶縁膜の信頼性が
向上し、十分な高速動作とともに高い信頼性を持つ半導
体装置を提供することができる。The electric field concentration at the bottom corner of the gate electrode is effectively suppressed. Therefore, the reliability of the gate insulating film is improved, and a semiconductor device having a sufficiently high speed operation and high reliability can be provided.
【図１】 シミュレーションに用いた電界効果トランジ
スターのモデルを示す断面図。FIG. 1 is a cross-sectional view showing a model of a field effect transistor used for simulation.
【図２】 電界効果トランジスターのゲート電極底部の
角における電場強度をシミュレーションした結果を示す
図。FIG. 2 is a diagram showing a result of simulating an electric field strength at a corner of a bottom portion of a gate electrode of a field effect transistor.
【図３】 本発明の半導体装置を説明するために用いた
素子の構造図。FIG. 3 is a structural diagram of an element used to describe a semiconductor device of the present invention.
【図４】 本発明の半導体装置を説明するために用いた
素子の構造図。FIG. 4 is a structural diagram of an element used to describe a semiconductor device of the present invention.
【図５】 本発明の半導体装置を説明するために用いた
素子の構造図。FIG. 5 is a structural diagram of an element used to describe a semiconductor device of the present invention.
【図６】 （ａ）は、本発明における半導体装置の側壁
絶縁膜の比誘電率とゲート電極底部の角における電界強
度との関係を示すシミュレーション結果を示す図であ
り、（ｂ）は、本発明における半導体装置の側壁絶縁膜
下領域の比誘電率とゲート電極底部の角における電界強
度との関係を示すシミュレーション結果を示す図。6A is a diagram showing a simulation result showing a relationship between a relative dielectric constant of a sidewall insulating film of a semiconductor device according to the present invention and an electric field intensity at a corner of a bottom portion of a gate electrode, and FIG. The figure which shows the simulation result which shows the relationship between the relative dielectric constant of a side wall insulating film area | region of a semiconductor device in invention, and the electric field strength in the corner of a gate electrode bottom part.
【図７】 本発明の実施形態１にかかる電界効果トラン
ジスターの断面図。FIG. 7 is a sectional view of the field effect transistor according to the first exemplary embodiment of the present invention.
【図８】 本発明の半導体装置を説明するために用いた
素子の構造図。FIG. 8 is a structural diagram of an element used to describe a semiconductor device of the present invention.
【図９】 本発明の実施形態１にかかる電界効果トラン
ジスターの各主要工程を説明するための断面図。FIG. 9 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１０】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 10 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１１】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 11 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１２】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 12 is a sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１３】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 13 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１４】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 14 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１５】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 15 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１６】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 16 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１７】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 17 is a cross-sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１８】 本発明の実施形態１にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 18 is a sectional view for explaining each main process of the field effect transistor according to the first embodiment of the present invention.
【図１９】 本発明の実施形態１にかかる電界効果トラ
ンジスターの変形例を説明するための断面図。FIG. 19 is a sectional view for explaining a modification of the field effect transistor according to the first embodiment of the present invention.
【図２０】 本発明の実施形態１にかかる電界効果トラ
ンジスターの変形例を説明するための断面図。FIG. 20 is a sectional view for explaining a modification of the field effect transistor according to the first embodiment of the present invention.
【図２１】 本発明の実施形態１の好ましくない電界効
果トランジスターの断面図。FIG. 21 is a cross-sectional view of the unfavorable field effect transistor according to the first embodiment of the present invention.
【図２２】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 22 is a cross-sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２３】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 23 is a sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２４】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 24 is a sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２５】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 25 is a cross-sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２６】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 26 is a sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２７】 本発明の実施形態２にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 27 is a sectional view for explaining each main process of the field effect transistor according to the second embodiment of the present invention.
【図２８】 本発明の実施形態３にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 28 is a sectional view for explaining each main process of the field effect transistor according to the third embodiment of the present invention.
【図２９】 本発明の実施形態３にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 29 is a cross-sectional view for explaining each main process of the field effect transistor according to the third embodiment of the present invention.
【図３０】 本発明の実施形態３にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 30 is a cross-sectional view for explaining each main process of the field effect transistor according to the third embodiment of the present invention.
【図３１】 本発明の実施形態３にかかる電界効果トラ
ンジスターの各主要工程を説明するための断面図。FIG. 31 is a cross-sectional view for explaining each main process of the field effect transistor according to the third embodiment of the present invention.
【図３２】 従来の電界効果トランジスターの断面図。FIG. 32 is a sectional view of a conventional field effect transistor.
１・・・半導体基板 ２・・・素子分離領域 ３・・・Ｐウエル領域 ４・・・Ｎチャネル領域 ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・ソース領域及びドレイン領域 ８・・・配線 ９・・・層間絶縁膜 １０・・・側壁絶縁膜 １１・・・ＨｆＯ２膜 １２・・・ＴｉＯ２膜 １３・・・配線孔 １４・・・ダミーゲート １５・・・酸化シリコン １６・・・高融点金属膜 １７・・・浮遊ゲート １８・・・ＨｆＯ２膜1 ... Semiconductor substrate 2 ... Element isolation region 3 ... P well region 4 ... N channel region 5 ... Gate insulating film 6 ... Gate electrode 7 ... Source region and drain region 8 ... Wiring 9 ... Interlayer insulating film 10 ... Side wall insulating film 11 ... HfO 2 film 12 ... TiO 2 film 13 ... Wiring hole 14 ... Dummy gate 15 ... Silicon oxide 16 ... Refractory metal film 17 ... Floating gate 18 ... HfO 2 film
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F048 AC01 BA01 BA16 BB09 BB11 BC06 BD04 BF02 BF06 BF16 BG01 BG13 DA24 5F083 EP02 EP23 EP44 EP52 EP56 GA17 JA02 JA39 NA01 5F101 BA01 BA19 BA26 BA35 BA36 BB05 BB08 5F140 AA25 AC32 AC36 BA01 BC06 BD04 BD11 BE09 BE14 BF01 BF04 BF07 BF58 BG03 BG08 BG11 BG28 BG30 BG34 BG36 BG38 BG40 BG45 BG51 BG52 BG53 BH06 BH14 BH15 BH16 BH31 BH36 BK05 BK12 BK13 BK15 BK26 BK29 BK34 CA03 CB01 CB04 CB08 CC03 CC12 CD09 Front page continued (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/788 29/792 F term (reference) 5F048 AC01 BA01 BA16 BB09 BB11 BC06 BD04 BF02 BF06 BF16 BG01 BG13 DA24 5F083 EP02 EP23 EP44 EP52 EP56 GA17 JA02 JA39 NA01 5F101 BA01 BA19 BA26 BA35 BA36 BB05 BB08 5F140 AA25 AC32 AC36 BA01 BC06 BD04 BD11 BE09 BE14 BF01 BF04 BF07 BF58 BG03 BG08 BG11 BBG BB28 B15 B13 B15H13 BG15 B31H15 BG40H15 BG40 BG40 BG40 BG40 BG40 BG40 BG40 BG40 BG40 BG40 BG40 HBGBG BK15 BK26 BK29 BK34 CA03 CB01 CB04 CB08 CC03 CC12 CD09
Claims (8)
の比誘電率よりも高いゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側部に形成された側壁絶縁膜と、 前記側壁絶縁膜と前記半導体基板との間に設けられ、比
誘電率が前記側壁絶縁膜の比誘電率よりも低い絶縁体領
域ないし空隙と、 前記ゲート電極及び前記側壁絶縁膜を覆うように形成さ
れ、比誘電率が前記側壁絶縁膜の比誘電率よりも低い層
間絶縁膜とを具備することを特徴とする半導体装置。1. A semiconductor substrate, a gate insulating film formed on the semiconductor substrate and having a relative dielectric constant higher than that of silicon oxide, a gate electrode formed on the gate insulating film, and the gate. A sidewall insulating film formed on a side portion of the electrode, an insulator region or a void that is provided between the sidewall insulating film and the semiconductor substrate and has a relative dielectric constant lower than the relative dielectric constant of the sidewall insulating film, A semiconductor device comprising: an interlayer insulating film formed so as to cover the gate electrode and the sidewall insulating film and having a relative dielectric constant lower than that of the sidewall insulating film.
ンの比誘電率よりも高いことを特徴とする請求項１記載
の半導体装置。2. The semiconductor device according to claim 1, wherein the relative dielectric constant of the sidewall insulating film is higher than that of silicon nitride.
の距離が、前記ゲート電極の底面と前記半導体基板との
距離以上であることを特徴とする請求項１或いは請求項
２記載の半導体装置。3. The semiconductor according to claim 1, wherein the distance between the bottom surface of the sidewall insulating film and the semiconductor substrate is equal to or greater than the distance between the bottom surface of the gate electrode and the semiconductor substrate. apparatus.
その断面において前記半導体基板に対して垂直方向の端
部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極
の端部よりも内側にあることを特徴とする請求項１乃至
請求項３のいずれかに記載の半導体装置。4. The gate insulating film and the gate electrode are
4. The cross section has an end in a direction perpendicular to the semiconductor substrate, and the end of the gate insulating film is inside the end of the gate electrode. The semiconductor device according to any one of 1.
その断面において前記半導体基板に対して垂直方向の端
部を有し、前記ゲート絶縁膜の端部は、前記ゲート電極
の端部よりも外側にあり、かつ前記側壁絶縁膜下にある
ことを特徴とする請求項１乃至請求項３のいずれかに記
載の半導体装置。5. The gate insulating film and the gate electrode are
In its cross section, it has an end in a direction perpendicular to the semiconductor substrate, and the end of the gate insulating film is outside the end of the gate electrode and under the sidewall insulating film. The semiconductor device according to any one of claims 1 to 3.
ンの比誘電率よりも低いことを特徴とする請求項１乃至
請求項５のいずれかに記載の半導体装置。6. The semiconductor device according to claim 1, wherein the relative dielectric constant of the interlayer insulating film is lower than the relative dielectric constant of silicon oxide.
徴とする請求項１乃至請求項６のいずれかに記載の半導
体装置。7. The semiconductor device according to claim 1, wherein the gate electrode contains a metal.
可能な浮遊ゲート電極であることを特徴とする請求項１
乃至請求項７のいずれかに記載の半導体装置。8. The floating gate electrode capable of accumulating charges, wherein the gate electrode is a floating gate electrode.
The semiconductor device according to claim 7.
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