JP2003204511A - Multiplex data transfer apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multiplex data transfer apparatus for receiving and transferring multiplexed data such as digital broadcasting or the like capable of minimizing a load on a CPU to demultiplex the data and reducing the scale of the hardware. <P>SOLUTION: The multiplex data transfer apparatus comprises: a filter 17 for selecting required data from multiplexed data; a buffer 15 for temporarily storing selected data and its attribute until a bus is actually transferred; a parameter table 13 for storing a plurality of transfer destination addresses; and a DMA control section 12 for selecting one of the plurality of the transfer destination addresses on the basis of the attribute of the selected data at the transfer of the selected data and transferring the selected data to the selected address. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、バスを介して多重
化されたデータの転送を行う多重データ転送装置に係
り、特に、ディジタル放送のデータの転送を行うために
使用して好適な多重データ転送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplex data transfer apparatus for transferring multiplexed data via a bus, and more particularly, to multiplex data suitable for use in transferring digital broadcast data. Regarding the transfer device.

【０００２】[0002]

【従来の技術】近年、マルチメディア技術の進歩によ
り、映像データ等の大量のデータを情報機器内部で効率
よく転送する技術が重要度を増している。また、デジタ
ル放送で伝送されるデータは、ＢＳデジタル放送の送信
・運用条件標準規格（社団法人電波産業会 ＡＲＩＢ Ｓ
ＴＤ−Ｂ２０）によると、映像データ、音声データ、デ
ータ放送データ、所要の番組を指定するための必要な番
組特定情報、番組に関する情報である番組配列情報等の
データが多重化されている。これらのデータは、符号化
されＰＥＳ(Paketized Elememtary Stream）パケットや
セクション形式として任意の長さでグループ化される。
そして、ＰＥＳパケットまたはセクション形式による情
報は、１８８バイトのＴＳ（Transport Stream）パケッ
トにより多重化されている。このように、多重化された
データを処理する場合、例えば、映像データ、音声デー
タ等の必要なデータのみを分離する必要がある。2. Description of the Related Art In recent years, with the progress of multimedia technology, a technology for efficiently transferring a large amount of data such as video data inside an information device has become more important. In addition, the data transmitted by digital broadcasting is based on the BS digital broadcasting transmission / operation condition standard (the Association of Radio Industries and Businesses ARIB S
According to TD-B20), data such as video data, audio data, data broadcasting data, necessary program specifying information for designating a required program, and program arrangement information which is information about the program are multiplexed. These pieces of data are encoded and grouped in a desired length in the form of PES (Paketized Elememtary Stream) packets or sections.
Information in the PES packet or the section format is multiplexed by a 188-byte TS (Transport Stream) packet. In this way, when processing multiplexed data, it is necessary to separate only necessary data such as video data and audio data.

【０００３】従来技術で前述したようなデータの分離を
行う場合、一般には、ＣＰＵを使用して分離することが
考えられる。このようなＣＰＵを使用する多重データ転
送装置は、デジタル放送で伝送されるデータをＣＰＵの
主記憶に転送し、そのパケットのヘッダに書かれている
データを解析してデータを分離するというものである。
すなわち、ＰＥＳパケットにより伝送されるデータは、
ＴＳパケットのヘッダにあるＰＩＤ(Packet ＩＤ）によ
り分離することが可能であり、セクション形式で伝送さ
れるデータは、さらに、ＴＳパケットのペイロードにあ
るセクションのヘッダのデータを解析することにより分
離することが可能である。When separating data as described in the prior art, it is generally conceivable to use a CPU for separation. A multiplex data transfer device using such a CPU transfers data transmitted by digital broadcasting to the main memory of the CPU, analyzes the data written in the header of the packet, and separates the data. is there.
That is, the data transmitted by the PES packet is
It is possible to separate by the PID (Packet ID) in the header of the TS packet, and the data transmitted in the section format can be further separated by analyzing the data of the section header in the payload of the TS packet. Is possible.

【０００４】図２は多重化されたデータを分離して転送
する従来技術による多重データ転送装置の構成を示すブ
ロック図であり、ハードウェアでデータの分離を行う場
合の例である、図２において、１はＣＰＵ、２はバスブ
リッジ、３は主記憶、４はバス、５はチューナ、６はＡ
／Ｄ復調部、２１は多重データ転送装置、２２、２４は
ＤＭＡ制御部、２３、２５はＦＩＦＯバッファ、２６、
２７は入力制御部、２８はバスＩ／Ｆ部、２９はフィル
タである。FIG. 2 is a block diagram showing the configuration of a multiplex data transfer apparatus according to the prior art for separating and transferring multiplexed data, which is an example of the case where data is separated by hardware. In FIG. 1, 1 is a CPU, 2 is a bus bridge, 3 is main memory, 4 is a bus, 5 is a tuner, and 6 is A.
/ D demodulation unit, 21 is a multiplex data transfer device, 22 and 24 are DMA control units, 23 and 25 are FIFO buffers, 26,
27 is an input control unit, 28 is a bus I / F unit, and 29 is a filter.

【０００５】図２に示す従来技術による多重データ転送
装置２１は、複数のＤＭＡ制御部２２、２４と、複数の
ＦＩＦＯバッファ２３、２５と、複数の入力制御部２
６、２７と、バスＩ／Ｆ部２８と、フィルタ２９とによ
り構成され、チューナ５で受信され、Ａ／Ｄ復調部６で
デジタルデータに変換されたデータが入力され、ＣＰＵ
１の制御の下で、バスブリッジ２を経て分離されたデー
タがバス４を介して主記憶３に格納されるように構成さ
れている。A multiplex data transfer apparatus 21 according to the prior art shown in FIG. 2 has a plurality of DMA control units 22 and 24, a plurality of FIFO buffers 23 and 25, and a plurality of input control units 2.
6, 27, a bus I / F unit 28, and a filter 29. The data received by the tuner 5 and converted to digital data by the A / D demodulation unit 6 are input to the CPU.
Under the control of 1, the data separated via the bus bridge 2 is stored in the main memory 3 via the bus 4.

【０００６】そして、図２において、チューナ５で受信
されたデータは、Ａ／Ｄ復調部６でデジタルデータに変
換され、多重データ転送装置２１内のフィルタ２９に入
力される。フィルタ２９は、ＴＳパケットのヘッダやＰ
ＥＳパット、セクションのヘッダを解析して、入力され
たデータがどの種類のデータであるかを示す属性のデー
タを付加して入力制御部２６、２７に出力する。入力制
御部２６、２７は、属性データを見て必要ならばＦＩＦ
Ｏバッファ２３、２５に入力する。例えば、入力制御部
２６は、映像データだけをＦＩＦＯバッファ２３に入力
し、入力制御部２７は、音声データだけをＦＩＦＯバッ
ファ２５に入力する。ＦＩＦＯバッファ２３にデータが
ある程度たまると、ＤＭＡ制御部２２は、バスＩ／Ｆ部
２８に対して転送要求を出し主記憶の特定のアドレスに
映像データを転送する。同様にＦＩＦＯバッファ２５に
ある程度データがたると、ＤＭＡ制御部２４は、バスＩ
／Ｆ部２８に転送要求を出し主記憶の特定のアドレスに
音声データを転送する。このとき、ＤＭＡ制御２４と２
５とが異なるアドレスにデータの転送をすれば別々のア
ドレスに映像データと音声データとが転送されデータを
分離することができる。In FIG. 2, the data received by the tuner 5 is converted into digital data by the A / D demodulation unit 6 and input to the filter 29 in the multiplex data transfer device 21. The filter 29 uses the TS packet header and P
The ES pad and section headers are analyzed, data having an attribute indicating which kind of data the input data is, and added to the input control units 26 and 27. The input control units 26, 27 look at the attribute data
Input to the O buffers 23 and 25. For example, the input control unit 26 inputs only video data to the FIFO buffer 23, and the input control unit 27 inputs only audio data to the FIFO buffer 25. When a certain amount of data is accumulated in the FIFO buffer 23, the DMA control unit 22 issues a transfer request to the bus I / F unit 28 and transfers the video data to a specific address in the main memory. Similarly, when a certain amount of data is stored in the FIFO buffer 25, the DMA controller 24 causes the bus I
The / F unit 28 issues a transfer request to transfer the voice data to a specific address in the main memory. At this time, DMA control 24 and 2
If the data is transferred to different addresses, the video data and the audio data can be transferred to different addresses to separate the data.

【０００７】従来技術による多重データ転送装置２１
は、前述のような動作を行うことにより、多重化された
データを分離することができる。そして、図２に示す構
成の全体は、例えば、マルチメディア情報を扱うことが
できるデジタルテレビ、ＰＣ等に含まれて使用される。
また、その際、映像データ、音声データ等のように、リ
アルタイムに連続するデータについては、前述したハー
ドウェアによらずに、ソフト的に分離するようにするこ
ともできる。なお、このような点については、いかせ説
明する本発明の場合も同様である。Multiplex data transfer device 21 according to the prior art
Can separate the multiplexed data by performing the operation described above. The entire configuration shown in FIG. 2 is used by being included in, for example, a digital television, a PC or the like that can handle multimedia information.
At that time, continuous data such as video data and audio data in real time may be separated by software instead of the above-mentioned hardware. In addition, such a point is the same in the case of the present invention, which is explained in brief.

【０００８】[0008]

【発明が解決しようとする課題】前述した従来技術によ
るＣＰＵを用いる多重データ転送装置は、デジタル放送
で伝送されるデータを分離するためには、ＣＰＵを用い
てソフトウェアによりデータの分離を実現することがで
きるが、全てをＣＰＵで行った場合、ＣＰＵにかなりの
負荷がかかり高性能で高価なＣＰＵを用いる必要がある
という問題点を有している。In the multiplex data transfer apparatus using the CPU according to the above-mentioned conventional technique, in order to separate the data transmitted by the digital broadcasting, the data is separated by the software using the CPU. However, if all is done by the CPU, there is a problem in that a considerable load is imposed on the CPU and it is necessary to use a high-performance and expensive CPU.

【０００９】また、図２により説明したようなハードウ
ェアによる多重データ転送装置は、ＣＰＵにかかる負荷
を軽減することができる。一方、例えば、セクション形
式で伝送される番組特定情報や番組配列情報等は、ＰＭ
Ｔ（Program Map Table)を伝送するＰＩＤを指定するＰ
ＡＴ(Program Association Table）、番組を構成するデ
ータを伝送するＰＩＤを指定するＰＭＴ、周波数と編成
チャンネルを関連付ける情報を伝送するＮＩＴ(Network
Information Table）、番組名、放送日時、番組内容等
を伝送するＥＩＴ(Event Infomaton Table）等の種類が
多く、さらに、ＥＩＴは、サービスＩＤ、日付、時間等
のパラメータをヘッダに記述しており、分離するパラメ
ータも映像データや音声データの分離に比べ多くなる。The hardware multiple data transfer device as described with reference to FIG. 2 can reduce the load on the CPU. On the other hand, for example, the program identification information, the program arrangement information, etc. transmitted in the section format are PM
P that specifies the PID that transmits T (Program Map Table)
AT (Program Association Table), PMT that specifies the PID that transmits the data that constitutes the program, NIT (Network that transmits the information that associates the frequency with the organization channel)
Information Table), program name, broadcast date / time, EIT (Event Infomaton Table) for transmitting program contents, etc., and further, EIT describes parameters such as service ID, date, and time in the header. The number of parameters to be separated is larger than that for separating video data and audio data.

【００１０】図２により説明した従来技術の多重データ
転送装置は、このようなセクションデータを分離すると
きに、フィルタに設定するパラメータ毎、すなわち、転
送するアドレス毎に入力制御部、ＦＩＦＯバッファ、Ｄ
ＭＡ制御部が必要になってしまい、ハードウェアの物量
が莫大になりＬＳＩで実現する場合に非常に高価なもの
になってしまうという問題点を有している。In the prior art multiplex data transfer apparatus described with reference to FIG. 2, when separating such section data, the input control unit, the FIFO buffer, and the D buffer are set for each parameter set in the filter, that is, for each transfer address.
There is a problem in that the MA control unit becomes necessary, the amount of hardware becomes enormous, and it becomes very expensive when it is realized by an LSI.

【００１１】本発明の目的は、前述した従来技術の問題
点を解決し、デジタル放送等のように多重化されたデー
タを受信し転送する多重データ転送装置において、デー
タを分離するためにＣＰＵかかる負荷を最小限にし、ま
た、ハードウェアの規模も小さくすることができる多重
データ転送装置を提供することにある。An object of the present invention is to solve the problems of the prior art described above, and in a multiplex data transfer apparatus for receiving and transferring multiplexed data such as digital broadcasting, it takes a CPU to separate the data. An object of the present invention is to provide a multiplex data transfer device which can minimize the load and can also reduce the scale of hardware.

【００１２】[0012]

【課題を解決するための手段】本発明によれば前記目的
は、多重化されたデータを受信し転送する多重データ転
送装置において、多重化されたデータから必要なデータ
を選択して属性を付加するする手段と、バスに転送する
までの間前記選択されたデータとその属性とを一時的に
保持する手段と、複数の転送先アドレスを格納する手段
と、前記選択されたデータを転送するときに前記選択さ
れたデータの属性により前記複数の転送先アドレスの内
の特定の１つを選択する手段と、前記選択したアドレス
に前記選択されたデータを転送する手段とを備えること
により達成される。According to the present invention, the object is to select a required data from the multiplexed data and add an attribute to the multiplexed data transfer apparatus for receiving and transferring the multiplexed data. Means, a means for temporarily holding the selected data and its attributes until the data is transferred to the bus, a means for storing a plurality of transfer destination addresses, and a method for transferring the selected data And a means for selecting a specific one of the plurality of transfer destination addresses according to the attribute of the selected data, and a means for transferring the selected data to the selected address. .

【００１３】[0013]

【発明の実施の形態】以下、本発明による多重データ転
送装置の実施形態を図面により詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a multiplex data transfer device according to the present invention will be described in detail below with reference to the drawings.

【００１４】図１は本発明の一実施形態による多重デー
タ転送装置の構成を示すブロック図である。図１におい
て、１１は多重データ転送装置、１２はＤＭＡ制御部、
１３はパラメータテーブル、１４は入力制御部、１５は
ＦＩＦＯバッファ、１６はバスＩ／Ｆ部、１７はフィル
タであり、他の符号は図２の場合と同一である。FIG. 1 is a block diagram showing the configuration of a multiplex data transfer apparatus according to an embodiment of the present invention. In FIG. 1, 11 is a multiplex data transfer device, 12 is a DMA control unit,
Reference numeral 13 is a parameter table, 14 is an input control unit, 15 is a FIFO buffer, 16 is a bus I / F unit, 17 is a filter, and other symbols are the same as those in FIG.

【００１５】本発明の一実施形態による多重データ転送
装置１１は、図１に示すように、ＤＭＡ制御部１２と、
パラメータテーブル１３と、入力制御部１４と、ＦＩＦ
Ｏバッファ１５と、バスＩ／Ｆ部１６と、フィルタ１７
とにより構成され、図２により説明した従来技術の場合
と同様に、チューナ５で受信され、Ａ／Ｄ復調部６でデ
ジタルデータに変換されたデータが入力され、ＣＰＵ１
の制御の下で、バスブリッジ２を経て分離されたデータ
が、データ種毎に主記憶３の異なる領域に格納されるよ
うに構成されている。As shown in FIG. 1, a multiplex data transfer apparatus 11 according to an embodiment of the present invention includes a DMA controller 12 and
Parameter table 13, input control unit 14, FIF
O buffer 15, bus I / F unit 16, and filter 17
2, the data received by the tuner 5 and converted into digital data by the A / D demodulation unit 6 is input as in the case of the conventional technique described with reference to FIG.
Under the control of 1, the data separated via the bus bridge 2 is stored in different areas of the main memory 3 for each data type.

【００１６】そして、図１において、チューナ５は、ア
ンテナで受信したディジタル放送信号を選局し、Ａ／Ｄ
復調部６は、チューナ５により選局されたアナログデー
タをディジタルデータに変換する。フィルタ１７は、Ａ
／Ｄ復調部６から出力されたデータを解析し、データの
種類に応じて属性データを付加して出力し、入力制御部
１４は、フィルタ１７から出力されたデータをその付加
データにより入力するか否かを判断してＦＩＦＯバッフ
ァ１５に入力する。ＦＩＦＯバッファ１５は、転送する
データを一時的に保持しておき、ＤＭＡ制御部１２は、
ＦＩＦＯバッファ１５にデータがたまると転送先のアド
レスを生成しバスＩ／Ｆ部１６に転送要求を出力する。
パラメータテーブル１３は、複数の転送先アドレス、転
送バイト数等を保持しておき、バスＩ／Ｆ部１６は、実
際にバスに接続され決められたプロトコルに従いデータ
の転送を行う。また、システムバス４は、多重化データ
転送装置やバスブリッジや他のデバイスを接続してい
る。バスブリッジ２は、ＣＰＵ１とシステムバス４や主
記憶３とを接続する。In FIG. 1, the tuner 5 tunes to a digital broadcast signal received by an antenna and A / D
The demodulation unit 6 converts the analog data selected by the tuner 5 into digital data. Filter 17 is A
The data output from the / D demodulation unit 6 is analyzed, attribute data is added and output according to the type of data, and the input control unit 14 inputs the data output from the filter 17 using the additional data. It is determined whether or not it is input to the FIFO buffer 15. The FIFO buffer 15 temporarily holds the data to be transferred, and the DMA control unit 12
When data is accumulated in the FIFO buffer 15, a transfer destination address is generated and a transfer request is output to the bus I / F unit 16.
The parameter table 13 holds a plurality of transfer destination addresses, the number of transfer bytes, etc., and the bus I / F unit 16 is actually connected to the bus and transfers data according to a predetermined protocol. Further, the system bus 4 connects a multiplexed data transfer device, a bus bridge, and other devices. The bus bridge 2 connects the CPU 1 to the system bus 4 and the main memory 3.

【００１７】次に、前述したような構成を有する本発明
の実施形態による多重データ転送装置の動作を説明す
る。Next, the operation of the multiplex data transfer apparatus according to the embodiment of the present invention having the above-mentioned configuration will be described.

【００１８】図示しないアンテナから到来し、チューナ
５により選局されたアナログデータは、Ａ／Ｄ復調部６
でディジタルデータに変換され、誤り訂正が施されてＴ
Ｓパケットに生成されフィルタ１７に入力される。フィ
ルタ１７は、分離したいデータ毎にフィルタパラメータ
を設定して、ＴＳパケットのヘッダやセクションのヘッ
ダを解析してその結果を属性データとして生成する。そ
して、フィルタ１７は、データとその属性データとを入
力制御部１４に出力する。フィルタパラメータとして
は、ＴＳパケットのヘッダに含まれるＰＩＤやセクショ
ンヘッダに含まれるテーブル番号、セクション番号等が
ある。また、属性データとしては、どのフィルタパラメ
ータに一致したかを示すフィルタ番号や、そのデータに
ＰＥＳパケットやセクションの先頭かを示すスタート情
報や、そのデータにＰＥＳパケットやセクションの最後
かを示すエンド情報などがある。また、どのフィルタパ
ラメータにも一致しなかった場合、ここでデータを破棄
してもよい。The analog data arriving from an antenna (not shown) and selected by the tuner 5 is A / D demodulation section 6.
Is converted into digital data by
The S packet is generated and input to the filter 17. The filter 17 sets a filter parameter for each data to be separated, analyzes the header of the TS packet and the header of the section, and generates the result as attribute data. Then, the filter 17 outputs the data and its attribute data to the input control unit 14. The filter parameters include the PID included in the TS packet header, the table number included in the section header, and the section number. As the attribute data, a filter number indicating which filter parameter is matched, start information indicating whether the data is the beginning of a PES packet or section, and end information indicating whether the data is the end of the PES packet or section. and so on. If none of the filter parameters match, the data may be discarded here.

【００１９】入力制御部１４は、フィルタ１７から入力
されるデータのデータ属性をみて必要なデータであれ
ば、ＦＩＦＯバッファ１５にデータとその属性とを入力
する。また、パラメータテーブル１３には、予めＣＰＵ
１で分離したデータを転送する転送先アドレスがフィル
タパラメータ毎に設定されている。そして、ＦＩＦＯバ
ッファ１５にある程度データが蓄積されると、ＤＭＡ制
御部１２は、ＦＩＦＯバッファ１５からデータ属性を読
出し、その中のフィルタ番号を用いてパラメータテーブ
ル１３より対応した転送先アドレスを取得する。ここ
で、パラメータテーブルは、多重データ転送装置１１を
構成するＬＳＩ内部のＲＡＭでも、ＬＳＩ外部の外付け
のＲＡＭでもフリップフロップで構成してあっても、そ
の値を保持できるものであればよい。The input control unit 14 inputs the data and its attribute to the FIFO buffer 15 if the data attribute of the data input from the filter 17 is necessary and the data is necessary. In addition, the parameter table 13 has a CPU in advance.
The transfer destination address for transferring the data separated by 1 is set for each filter parameter. Then, when a certain amount of data is accumulated in the FIFO buffer 15, the DMA control unit 12 reads the data attribute from the FIFO buffer 15 and acquires the corresponding transfer destination address from the parameter table 13 using the filter number in the data attribute. Here, the parameter table may be a RAM inside the LSI configuring the multiplex data transfer device 11, an external RAM outside the LSI, or a flip-flop as long as it can hold the value.

【００２０】転送先アドレスを取得したＤＭＡ制御部１
２は、バスＩ／Ｆ部１６に対して転送要求を出す。バス
Ｉ／Ｆ制御部１６は、その要求に従って指定された転送
先アドレスにＦＩＦＯバッファ１５に保持されているデ
ータを転送する。例えば、バスブリッジ２に接続された
主記憶３のアドレスにデータを転送する。ＤＭＡ制御部
１２は、実際にデータの転送が行われると転送先アドレ
スをインクリメントしていき、ＦＩＦＯバッファ１５に
格納されたデータ属性のフィルタ番号が変化すると、転
送先アドレスを変更する必要があるので、インクリメン
トした転送先アドレスをデータ属性のフィルタ番号に対
応したパラメータテーブル１３の領域に格納し、変化し
た後のフィルタ番号に対応した転送先アドレスをパラメ
ータテーブルから読出しＦＩＦＯバッファ１５にデータ
がためれば、また転送要求をバスＩ／Ｆ部１６に出して
データの転送を行う。The DMA control unit 1 which has acquired the transfer destination address
2 issues a transfer request to the bus I / F unit 16. The bus I / F control unit 16 transfers the data held in the FIFO buffer 15 to the transfer destination address designated according to the request. For example, the data is transferred to the address of the main memory 3 connected to the bus bridge 2. The DMA control unit 12 increments the transfer destination address when data is actually transferred, and needs to change the transfer destination address when the filter number of the data attribute stored in the FIFO buffer 15 changes. The incremented transfer destination address is stored in the area of the parameter table 13 corresponding to the filter number of the data attribute, the transfer destination address corresponding to the changed filter number is read from the parameter table, and data is stored in the FIFO buffer 15. Also, a transfer request is issued to the bus I / F unit 16 to transfer data.

【００２１】図１に示す本発明の実施形態による多重化
データ転送装置は、前述のように動作することにより、
データ属性のフィルタ番号により異なる転送先アドレス
にデータを転送することができ、データを分離すること
ができる。また、本発明の実施形態は、データを転送す
る毎に転送先アドレスをインクリメントして、異なるフ
ィルタ番号のデータがきても、パラメータテーブル１３
にそのインクリメントした転送先アドレスを格納するの
で、同一のフィルタ番号のデータを連続したアドレスの
領域に転送することが可能になり、転送するデータの種
類が増えてもＦＩＦＯバッファ１５を１つ備えるだけで
済むため、ハードウェアの規模を小さくすることができ
る。The multiplexed data transfer apparatus according to the embodiment of the present invention shown in FIG. 1 operates as described above,
Data can be transferred to different transfer destination addresses according to the filter number of the data attribute, and the data can be separated. In addition, the embodiment of the present invention increments the transfer destination address each time data is transferred, and the parameter table 13 is used even if data with a different filter number comes.
Since the incremented transfer destination address is stored in, the data of the same filter number can be transferred to the area of consecutive addresses, and only one FIFO buffer 15 is provided even if the type of data to be transferred increases. Therefore, the scale of hardware can be reduced.

【００２２】なお、前述では、取り扱うデータとして、
デジタル放送で伝送されるデータを例として説明した
が、本発明は、デジタル放送で伝送されるデータに限定
されることなく、複数の種類のデータが多重化されて伝
送される場合に適用することができる。In the above, as the data to be handled,
Although the data transmitted by digital broadcasting has been described as an example, the present invention is not limited to data transmitted by digital broadcasting, and can be applied to the case where a plurality of types of data are multiplexed and transmitted. You can

【００２３】図３はＤＭＡ制御部１２とパラメータテー
ブル１３との構成例について説明する図であり、次に、
これについて説明する。図３において、３１はデータ転
送制御部、３２はアドレス生成部、３３は転送先アドレ
スレジスタ、３４は転送バイト数レジスタである。この
図３に示す例は、転送するデータ量が判っている場合の
例である。FIG. 3 is a diagram for explaining a configuration example of the DMA control unit 12 and the parameter table 13, and next,
This will be described. In FIG. 3, 31 is a data transfer control unit, 32 is an address generation unit, 33 is a transfer destination address register, and 34 is a transfer byte number register. The example shown in FIG. 3 is an example in which the amount of data to be transferred is known.

【００２４】図３に示すように、ＤＭＡ制御部１２は、
バスＩ／Ｆに対してデータ転送を要求するデータ転送制
御部３１と、転送するアドレスを生成するアドレス生成
部３２と、転送先アドレスを保持しておく転送先アドレ
スレジスタ３３と、転送できるバイト数を保持する転送
バイト数レジスタ３４とにより構成され、パラメータテ
ーブル１３には、フィルタ番号“０”に対応した転送先
アドレス４１、フィルタ番号“０”に対応した転送バイ
ト数４２が格納され、また、同様に、フィルタ番号
“１”、……、フィルタ番号“Ｎ”に対応した転送先ア
ドレス、転送バイト数４３〜４６が格納されている。As shown in FIG. 3, the DMA controller 12 is
A data transfer control unit 31 that requests data transfer to the bus I / F, an address generation unit 32 that generates an address to be transferred, a transfer destination address register 33 that holds a transfer destination address, and the number of bytes that can be transferred. And a transfer byte number register 34 that holds the transfer byte number register 34 that holds the transfer byte number register 34, which stores the transfer destination address 41 corresponding to the filter number “0” and the transfer byte number 42 corresponding to the filter number “0”. Similarly, a transfer destination address corresponding to the filter number “1”, ..., And a filter number “N” and transfer byte numbers 43 to 46 are stored.

【００２５】データ転送制御部３１は、ＦＩＦＯバッフ
ァ１５にデータが貯まったのを検知してデータ属性を読
み出し、フィルタ番号をアドレス生成部３２に渡して、
パラメータテーブル１３から対応する転送先アドレスと
転送バイト数とを読み込むように指示する。アドレス生
成部３２は、これに従いフィルタ番号に対応した転送先
アドレスと転送バイト数とをそれぞれ転送先アドレスレ
ジスタ３３、転送バイト数レジスタ３４に読み込む。例
えば、フィルタ番号が“１”の場合、転送先アドレス１
（４３）と転送バイト数１（４４）とが読み込まれる。The data transfer control unit 31 detects that the data is stored in the FIFO buffer 15, reads the data attribute, and passes the filter number to the address generation unit 32.
It is instructed to read the corresponding transfer destination address and the number of transfer bytes from the parameter table 13. According to this, the address generator 32 reads the transfer destination address and the transfer byte number corresponding to the filter number into the transfer destination address register 33 and the transfer byte number register 34, respectively. For example, when the filter number is "1", the transfer destination address 1
(43) and the transfer byte number 1 (44) are read.

【００２６】パラメータテーブル１３がＲＡＭで構成さ
れていて転送先アドレス、転送バイト数がそれぞれ４バ
イトで構成されていたとすると、フィルタ番号“Ｎ”の
転送先アドレスが格納されているアドレスは（８ｘＮ）
番地、転送バイト数は（８ｘＮ）＋４番地となる。そし
て、データ転送制御部３１は、バスＩ／Ｆ部１６に対し
て転送先のアドレスと転送要求とを出力する。また、バ
スＩ／Ｆ部より実際にデータを転送が行われたことが通
知されると、データを転送した分だけ転送先アドレスレ
ジスタ３３の値をインクリメントし、転送バイト数を転
送した分だけデクリメントする。例えば、パラメータテ
ーブル１３にＣＰＵが初期設定する転送バイト数は、主
記憶に確保したバッファの大きさを指定する。Assuming that the parameter table 13 is composed of a RAM and the transfer destination address and the transfer byte number are each 4 bytes, the address where the transfer destination address of the filter number "N" is stored is (8 × N).
The address and the number of transfer bytes are (8 × N) +4 addresses. Then, the data transfer control unit 31 outputs the transfer destination address and the transfer request to the bus I / F unit 16. Further, when the bus I / F unit notifies that the data is actually transferred, the value of the transfer destination address register 33 is incremented by the amount of the data transferred, and the decrement by the amount of the transferred bytes is transferred. To do. For example, the number of transfer bytes initially set by the CPU in the parameter table 13 specifies the size of the buffer secured in the main memory.

【００２７】このようにすることにより、転送バイト数
レジスタの値が“０”になれば、それ以上のデータ転送
を行わないようにして、確保した領域以外にデータを転
送することを防止することができる。すなわち、他のデ
ータを破壊することがなく安全である。また、データの
転送を行うことを中止する条件として、前述の他に、デ
ータ属性のエンド情報を用いてエンド情報のデータが転
送されたたことを検知してデータの転送を中止するよう
にすることも可能である。これは、転送されるデータの
大きさが判らないときに有効である。そして、データ属
性のフィルタ番号が変われば転送先アドレスレジスタ３
３の値と転送バイト数レジスタ３４の値を、パラメータ
テーブル１３内の読み出したと同一の領域に格納する。By doing so, when the value of the transfer byte number register becomes "0", further data transfer is prevented and data transfer to other than the secured area is prevented. You can That is, it is safe without destroying other data. In addition to the above, as a condition for stopping the data transfer, the end of the data of the end information is used to detect that the data of the end information is transferred, and the data transfer is stopped. It is also possible. This is effective when the size of transferred data is unknown. Then, if the filter number of the data attribute changes, the transfer destination address register 3
The value of 3 and the value of the transfer byte number register 34 are stored in the same area in the parameter table 13 as read.

【００２８】図４はＤＭＡ制御部１２とパラメータテー
ブル１３との他の構成例について説明する図であり、次
に、これについて説明する。この図４に示す例は、連続
してデータ転送を行う場合の例であり、ＤＭＡ制御部１
２は、図３の場合と同一に構成されている。FIG. 4 is a diagram for explaining another configuration example of the DMA controller 12 and the parameter table 13, which will be described next. The example shown in FIG. 4 is an example of continuous data transfer, and the DMA control unit 1
2 has the same configuration as in FIG.

【００２９】図３により説明した例は、主記憶に確保し
た領域にデータの転送が終わったか、あるいは、ＰＥＳ
パケットやセクションの最後のデータ転送後に、対応す
るフィルタ番号のデータ転送を終了させることができる
が、その場合、その後、そのフィルタ番号のデータが入
力された場合に、そのデータを破棄するか、転送を終了
したことを割り込み等を用いＣＰＵに通知し、再度転送
先アドレスと転送バイト数とを設定するまでデータ転送
を中断させる必要があり、他のデータがＦＩＦＯバッフ
ァでオーバフローとなり破棄される可能性がある。In the example described with reference to FIG. 3, the data transfer is completed in the area secured in the main memory, or the PES
After the last data transfer of the packet or section, the data transfer of the corresponding filter number can be terminated, in which case, if the data of that filter number is subsequently input, the data will be discarded or transferred. It is necessary to notify the CPU of the end of the process using an interrupt, etc., and to suspend the data transfer until the transfer destination address and the number of transfer bytes are set again, and other data may overflow and be discarded in the FIFO buffer. There is.

【００３０】図４に示す例は、前述したようなことを極
力防ぐため、図４に示すように、パラメータテーブル１
３に、図３に示す例の場合と同様に、転送先アドレス５
１、５５、転送バイト数５２、５６に加えて、ＮＥＸＴ
転送先アドレス５３、５７、ＮＥＸＴ転送バイト数５
４、５８を追加している。動作は次のようになる。In the example shown in FIG. 4, in order to prevent the above-mentioned problems as much as possible, as shown in FIG.
3 in the same manner as in the example shown in FIG.
1, 55, the number of transfer bytes 52, 56, plus NEXT
Transfer destination address 53, 57, NEXT transfer byte number 5
4,58 are added. The operation is as follows.

【００３１】例えば、フィルタ番号“Ｎ”のデータを転
送している場合、転送先アドレスレジスタ３３には、パ
ラメータテーブル１３の転送先アドレスＮ５５が、転送
バイト数レジスタ３４には、転送バイト数Ｎ５７が読み
込まれていて、データが転送される毎にそれぞれインク
リメント、デクリメントされる。そして、転送バイト数
レジスタ３４の値がデクリメントされて“０”になる
と、アドレス生成部３２は、転送先アドレスレジスタ３
３にパラメータテーブル１３のＮＥＸＴ転送先アドレス
Ｎ５７を読み込み、転送バイト数レジスタ３４にＮＥＸ
Ｔ転送バイト数Ｎ５８を読み込んでレジスタ３３、３４
の値を更新する。これにより、データ転送を続けること
が可能になる。For example, when the data of the filter number "N" is being transferred, the transfer destination address register 33 stores the transfer destination address N55 of the parameter table 13, and the transfer byte number register 34 stores the transfer byte number N57. It is read and incremented or decremented each time data is transferred. Then, when the value of the transfer byte number register 34 is decremented to “0”, the address generation unit 32 causes the transfer destination address register 3
3, the NEXT transfer destination address N57 of the parameter table 13 is read, and NEXT is stored in the transfer byte number register 34.
Read the number of transfer bytes N58 and register 33, 34
Update the value of. This allows the data transfer to continue.

【００３２】また、データ転送制御部３１は、ＮＥＸＴ
転送先アドレスＮ５７、ＮＥＸＴ転送バイト数Ｎ５８が
読み込みこまれたことを検知して、ＣＰＵ３に対して割
り込みを通知し、次の転送先アドレスと転送バイト数と
をＮＥＸＴ転送先アドレスＮ５７、ＮＥＸＴ転送バイト
数Ｎ５８の領域に設定する。このようにすることによ
り、連続してデータを転送することが可能になる。この
ような方法は、仮想アドレスにより転送する物理アドレ
スが不連続になっている場合にも好適な方法である。ま
た、この例は、前述したように、データ属性のエンド情
報を用いてエンド情報のデータが転送されたの検知して
転送先アドレスレジスタ３３、転送バイト数レジスタ３
４を更新することも可能である。In addition, the data transfer control unit 31 uses the NEXT
Detecting that the transfer destination address N57 and the NEXT transfer byte number N58 have been read, the CPU 3 is notified of an interrupt, and the next transfer destination address and the transfer byte number are set to the NEXT transfer destination address N57 and the NEXT transfer byte. Set it in the area of the number N58. By doing so, it becomes possible to transfer data continuously. Such a method is also suitable when the physical addresses to be transferred by the virtual address are discontinuous. In this example, as described above, the transfer of the end information data is detected by using the end information of the data attribute, and the transfer destination address register 33 and the transfer byte number register 3 are detected.
It is also possible to update 4.

【００３３】前述した本発明の実施形態は、多重データ
転送装置内にパラメータテーブルを設けるとして説明し
た。しかし、この方法は、分離するデータの種類が多く
なると、ＲＡＭやフリップフロップで構成されるパラメ
ータテーブルが大きくなり、多重データ転送装置を１つ
のＬＳＩで構成した場合に、その価格が高価になる可能
性がある。そこで、本発明は、パラメータテーブルを主
記憶内に設けるようにすることができ、次に、この場合
の例について説明する。The above-described embodiment of the present invention has been described as providing the parameter table in the multiplex data transfer apparatus. However, in this method, when the number of types of data to be separated increases, the parameter table composed of RAMs and flip-flops becomes large, and the price can be high when the multiplex data transfer device is composed of one LSI. There is a nature. Therefore, in the present invention, the parameter table can be provided in the main memory. Next, an example of this case will be described.

【００３４】図５はパラメータテーブルを主記憶に構成
した場合のＤＭＡ制御部とパラメータテーブルとの構成
例について説明する図である。図５に示すように、主記
憶３にパラメータテーブルを構成することにより、その
分多重データ転送装置の規模を小さく押さえることがで
きる。FIG. 5 is a diagram for explaining a configuration example of the DMA control unit and the parameter table when the parameter table is configured in the main memory. By constructing the parameter table in the main memory 3 as shown in FIG. 5, the scale of the multiplexed data transfer apparatus can be reduced accordingly.

【００３５】図５に示すように、この例の場合、ＤＭＡ
制御部１２は、図３により説明した構成に加えて、パラ
メータテーブルの先頭を示すアドレス、すなわち、転送
先アドレス０を示すアドレスを格納するパラメータテー
ブルアドレスレジスタ３５が設けられて構成される。そ
して、図４により説明したと同一のパラメータテーブル
を主記憶３内に格納しておく。その動作は次のようにな
る。As shown in FIG. 5, in the case of this example, DMA
The control unit 12 is configured by providing a parameter table address register 35 for storing an address indicating the beginning of the parameter table, that is, an address indicating the transfer destination address 0, in addition to the configuration described with reference to FIG. Then, the same parameter table as described with reference to FIG. 4 is stored in the main memory 3. The operation is as follows.

【００３６】まず、パラメータテーブルアドレスレジス
タ３５に、パラメータテーブルの先頭のアドレスをＣＰ
Ｕ２を用いて設定しておく。そして、例えば、フィルタ
番号“Ｎ”のデータを転送する場合について考える。１
つのフィルタ番号に対応するパラメータは、転送先アド
レス、転送バイト数、ＮＥＸＴ転送先アドレス、ＮＥＸ
Ｔ転送バイト数であり、それぞれ４バイトで構成されて
いるとすると、全部で１０ｈ（１６進表記）であり、パ
ラメータテーブルアドレスレジスタ３５の値を“ＢＳＡ
Ｅ”であるとする。First, in the parameter table address register 35, the start address of the parameter table is set to CP.
Set using U2. Then, for example, consider the case where the data of the filter number “N” is transferred. 1
Parameters corresponding to one filter number are the transfer destination address, the number of transfer bytes, the NEXT transfer destination address, and the NEXT.
The number of T transfer bytes is 10 h (hexadecimal notation) if each is composed of 4 bytes, and the value of the parameter table address register 35 is “BSA”.
Let it be E ".

【００３７】すると、データ転送制御部３１は、ＢＡＳ
Ｅ＋（１０ｘＮ）ｈ番地から８ｈバイト分のデータのリ
ードをバスＩ／Ｆ部１６に対して要求し、バスＩ／Ｆ部
１６は、バスブリッジ２を介して主記憶３からＢＡＳＥ
＋（１０ｘＮ）ｈ番地から８ｈバイト分のデータ、すな
わち、転送先アドレスＮ５５と転送バイト数５６とをリ
ードしてデータ転送制御部３１に渡す。データ転送制御
部３１は、アドレス生成部３２の転送先アドレスレジス
タ３３と転送バイト数レジスタ３４とに受け取った転送
先アドレスＮ５５と転送バイト数５６とを設定してデー
タ転送を行う。Then, the data transfer control unit 31 determines that the BAS
The bus I / F unit 16 is requested to read data of 8h bytes from the address E + (10xN) h, and the bus I / F unit 16 transfers the data from the main memory 3 to the BASE via the bus bridge 2.
Data of 8h bytes from the address + (10xN) h, that is, the transfer destination address N55 and the transfer byte number 56 are read and passed to the data transfer control unit 31. The data transfer control unit 31 sets the received transfer destination address N55 and the received transfer byte number 56 in the transfer destination address register 33 and the transfer byte number register 34 of the address generation unit 32 to transfer data.

【００３８】そして、設定した転送バイト数の転送が終
わるか、データ属性のエンド情報を転送し終わると、前
述までの説明の場合と同様にして、データ転送制御部３
１は、ＢＡＳＥ＋（１０ｘＮ）＋８ｈ番地から８ｈバイ
ト分のデータのリードをバスＩ／Ｆ部１６に対して要求
し、バスＩ／Ｆ部１６は、バスブリッジ２を介して主記
憶３からＢＡＳＥ＋（１０ｘＮ）＋８ｈ番地から８ｈバ
イト分のデータ、すなわち、ＮＥＸＴ転送先アドレスＮ
５７とＮＥＸＴ転送バイト数５８とをリードしてデータ
転送制御部３１に渡す。データ転送制御部３１は、アド
レス生成部３２の転送先アドレスレジスタ３３と転送バ
イト数レジスタ３４とに受け取ったＮＥＸＴ転送先アド
レスＮ５７とＮＥＸＴ転送バイト数５８とを設定してデ
ータ転送を続ける。When the transfer of the set number of transfer bytes is completed or the end information of the data attribute is completed, the data transfer control unit 3 is processed in the same manner as in the above description.
1 requests the bus I / F unit 16 to read data of 8h bytes from the address BASE + (10 × N) + 8h, and the bus I / F unit 16 transfers the data from the main memory 3 to the BASE + (via the bus bridge 2. 10 × N) + 8h bytes of data from address 8h, that is, NEXT transfer destination address N
57 and the NEXT transfer byte number 58 are read and passed to the data transfer control unit 31. The data transfer control unit 31 sets the received NEXT transfer destination address N57 and NEXT transfer byte number 58 in the transfer destination address register 33 and the transfer byte number register 34 of the address generation unit 32, and continues the data transfer.

【００３９】また、フィルタ番号“Ｎ”以外のデータが
ＦＩＦＯバッファ１５に入力された場合、転送先アドレ
スレジスタ３３と転送バイト数レジスタ３４との値は、
データ転送制御部３１により、バスＩ／Ｆ部１６及びバ
スブリッジ２を介して主記憶３の転送先アドレスＮ５
５、転送バイト数Ｎ５６の領域に格納される。本発明
は、このようにすることにより、主記憶上にパラメータ
テーブルを構成することが可能であり、多重化データ転
送装置のハードウェアの規模の増大を抑えるることがで
きる。When data other than the filter number "N" is input to the FIFO buffer 15, the values of the transfer destination address register 33 and the transfer byte number register 34 are
The data transfer control unit 31 transfers the transfer destination address N5 of the main memory 3 via the bus I / F unit 16 and the bus bridge 2.
5, the number of transfer bytes N56 is stored. According to the present invention, by doing so, the parameter table can be configured on the main memory, and the increase in the hardware scale of the multiplexed data transfer device can be suppressed.

【００４０】図６はパラメータテーブルの一部だけを主
記憶に構成した場合のＤＭＡ制御部とパラメータテーブ
ルとの構成例について説明する図である。図５により説
明したように、主記憶３にパラメータテーブルの全てを
構成した場合、図４の場合のようにＤＭＡ制御部にパラ
メータテーブルが直結されている場合に比べ、パラメー
タの読み込みに時間がかかり、データ転送をリアルタイ
ムに行うことが困難になり、ＦＩＦＯバッファ１５がオ
ーバフローしてデータが破棄される可能性が高くなる。
そこで、図６に示す例では、フィルタ番号が変化する毎
に読み込み格納が行われその頻度が多いと考えらる転送
先アドレス、転送バイト数をＤＭＡ制御部１２に直結
し、ＮＥＸＴ転送アドレス、ＮＥＸＴ転送バイト数を主
記憶上に構成することとしたものである。FIG. 6 is a diagram for explaining a configuration example of the DMA control unit and the parameter table when only a part of the parameter table is configured in the main memory. As described with reference to FIG. 5, in the case where all the parameter tables are configured in the main memory 3, it takes time to read the parameters as compared with the case where the parameter table is directly connected to the DMA control unit as in the case of FIG. However, it becomes difficult to perform data transfer in real time, and there is a high possibility that the FIFO buffer 15 will overflow and data will be discarded.
Therefore, in the example shown in FIG. 6, the transfer destination address and the number of transfer bytes, which are considered to be read and stored each time the filter number changes and are frequently used, are directly connected to the DMA control unit 12, and the NEXT transfer address and the NEXT are transferred. The number of transfer bytes is configured in the main memory.

【００４１】図６に示すように、この例の場合、ＤＭＡ
制御部１２は、図３により説明した構成に加えて、主記
憶上に構成されるパラメータテーブルの先頭を示すアド
レス、すなわち、ＮＥＸＴ転送先アドレス０を示すアド
レスを格納するＮＥＸＴパラメータテーブルアドレスレ
ジスタ３６が設けられて構成される。そして、ＤＭＡ制
御部１２に直結されるパラメータテーブル１３に、先頭
の転送先アドレス５１、……、５５と、転送バイト数５
２、……、５６とを格納し、ＮＥＸＴ分の転送先アドレ
ス５３、……、５７と、転送バイト数５４、……、５８
とを主記憶３内に格納しておく。動作は次のようにな
る。As shown in FIG. 6, in the case of this example, DMA
In addition to the configuration described with reference to FIG. 3, the control unit 12 includes a NEXT parameter table address register 36 that stores an address indicating the beginning of the parameter table configured on the main memory, that is, an address indicating the NEXT transfer destination address 0. It is provided and configured. Then, in the parameter table 13 directly connected to the DMA control unit 12, the transfer destination addresses 51, ...
, ..., 56 are stored, the transfer destination address 53, ..., 57 for NEXT and the number of transfer bytes 54 ,.
And are stored in the main memory 3. The operation is as follows.

【００４２】ＮＥＸＴパラメータテーブルアドレスレジ
スタ３６には、ＣＰＵ２を用いて主記憶３上のパラメー
タテーブルの先頭アドレスを設定しておく。そして、フ
ィルタ番号“０”のデータがＦＩＦＯバッファ１５に入
力されると、パラメータテーブル１３から転送先アドレ
ス０（５１）と転送先バイト数０（５２）とが転送先ア
ドレスレジスタ３３及び転送バイト数レジスタ３４に読
み込まれ、データ転送制御部３１は、バスＩ／Ｆ部１６
にデータの転送要求を出してデータの転送を行う。デー
タが転送されると転送先アドレスレジスタ３３、転送バ
イト数レジスタ３４は、それぞれインクリメント、デク
リメントされる。In the NEXT parameter table address register 36, the head address of the parameter table in the main memory 3 is set by using the CPU 2. When the data of the filter number “0” is input to the FIFO buffer 15, the transfer destination address 0 (51) and the transfer destination byte number 0 (52) are transferred from the parameter table 13 to the transfer destination address register 33 and the transfer byte number. The data is transferred to the bus I / F unit 16 after being read by the register 34.
The data transfer request is issued to and the data is transferred. When the data is transferred, the transfer destination address register 33 and the transfer byte number register 34 are incremented and decremented, respectively.

【００４３】次に、フィルタ番号“Ｎ”のデータが入力
されると、転送先アドレスレジスタ３３、転送バイト数
レジスタ３４の値は、一旦パラメータテーブルの転送先
アドレス０（５１）と転送バイト数０（５２）との領域
に格納され、転送先アドレスＮ５５、転送バイト数Ｎ５
６が転送先アドレスレジスタ３３、転送バイト数レジス
タ３４に読み込まれて、データ転送が行われる。そし
て、転送バイト数Ｎ５６分の転送が終わった場合、ＮＥ
ＸＴパラメータテーブルアドレスレジスタ３６に設定さ
れている値に（８ｘＮ）ｈを加算したアドレスから８ｈ
バイト分のデータ、すなわち、ＮＥＸＴ転送先アドレス
Ｎ５７とＮＥＸＴ転送バイト数Ｎ５８をリードして転送
先アドレスレジスタ３３、転送バイト数レジスタ３４に
設定して、データの転送を続ける。Next, when the data of the filter number "N" is input, the values of the transfer destination address register 33 and the transfer byte number register 34 are temporarily set to the transfer destination address 0 (51) and the transfer byte number 0 of the parameter table. It is stored in the area of (52) and has a transfer destination address N55 and a transfer byte number N5.
6 is read into the transfer destination address register 33 and the transfer byte number register 34, and data transfer is performed. When the transfer of the number of transfer bytes N56 is completed, NE
8h from the address obtained by adding (8xN) h to the value set in the XT parameter table address register 36
The byte data, that is, the NEXT transfer destination address N57 and the NEXT transfer byte number N58 are read and set in the transfer destination address register 33 and the transfer byte number register 34, and the data transfer is continued.

【００４４】図６により説明した例は、アクセス回数の
多いパラメータをＤＭＡ制御部１２に直結し、アクセス
回数の少ないパラメータを主記憶内に格納してに構成し
ているので、パラメータテーブルの値をアクセスするの
に掛かる時間をより小さくすることができ、また、ＤＭ
Ａ制御部１２に直結されるパラメータテーブルの容量も
半分にでき、多重化データ転送装置を構成するハードウ
ェアの規模も、図４の構成に比べて小さくすることがで
き、リアルタイムに処理できるデータ量も図５の場合に
比べて多くすることができる。In the example described with reference to FIG. 6, since the parameter having a high access frequency is directly connected to the DMA control unit 12 and the parameter having a low access frequency is stored in the main memory, the value of the parameter table is set. It takes less time to access, and DM
The capacity of the parameter table directly connected to the A control unit 12 can be halved, the scale of the hardware configuring the multiplexed data transfer device can be reduced as compared with the configuration of FIG. 4, and the amount of data that can be processed in real time can be reduced. Also, the number can be increased as compared with the case of FIG.

【００４５】また、図６において主記憶上のパラメータ
テーブルは、連続している必要があるが、ＮＥＸＴパラ
メータテーブルアドレスレジスタの値を、フィルタ番号
別に保持することにより、すなわち、このデータ値をパ
ラメータテーブルに追加することにより、主記憶上の次
の転送パラメータ（ＮＥＸＴ転送先アドレス、ＮＥＸＴ
転送バイト数）をフィルタ番号毎に別々のアドレスで管
理するようにすることも可能である。Further, in FIG. 6, the parameter table on the main memory needs to be continuous, but by holding the value of the NEXT parameter table address register for each filter number, that is, this data value is stored in the parameter table. To the next transfer parameter on the main memory (NEXT transfer destination address, NEXT
It is also possible to manage the number of transfer bytes) by different addresses for each filter number.

【００４６】図７は転送するデータの大きさが判らない
場合のＤＭＡ制御部とパラメータテーブルとの構成例に
ついて説明する図である。一般に、デジタル放送は、可
変長のＰＥＳパケットやセクション形式を固定長のＴＳ
パケットで分割または結合してデータを伝送している
が、映像のＰＥＳパケットの場合、そのヘッダにパケッ
ト長が記述されないことがある。このようなデータをパ
ケット単位で主記憶に転送した場合、ＣＰＵ２は、どこ
までが有効なデータであるか検知することが困難にな
る。そこで、ここに示す例は、転送したバイト数をカウ
ントし転送が終わった場合にその値を主記憶の特定のア
ドレスに転送することとしている。FIG. 7 is a diagram for explaining a configuration example of the DMA control unit and the parameter table when the size of the data to be transferred is unknown. In general, digital broadcasting uses variable-length PES packets and section formats with fixed-length TS.
Although data is transmitted by dividing or combining with packets, in the case of video PES packets, the packet length may not be described in the header. When such data is transferred to the main memory in packet units, it becomes difficult for the CPU 2 to detect how much data is valid. Therefore, in the example shown here, the number of transferred bytes is counted, and when the transfer is completed, the value is transferred to a specific address in the main memory.

【００４７】図７に示すように、この例の場合、ＤＭＡ
制御部１２は、図３により説明した構成に加えて、は実
際に転送したデータ数をカウントする転送バイト数カウ
ントレジスタ３７と、転送が終わった場合に転送したバ
イト数の値を転送するアドレスを格納する転送バイト数
アドレスレジスタ３８とが設けられて構成される。そし
て、ＤＭＡ制御部１２に直結されるパラメータテーブル
１３は、図４に示すテーブルの情報に、フィルタ番号毎
の転送バイト数カウント６１、６３、転送バイト数アド
レス６２、６４を加えて格納するように構成される。そ
の動作は次のようになる。As shown in FIG. 7, in the case of this example, DMA
In addition to the configuration described with reference to FIG. 3, the control unit 12 includes a transfer byte number count register 37 that counts the number of actually transferred data, and an address that transfers the value of the transferred byte number when the transfer is completed. A transfer byte number address register 38 for storing is provided. Then, the parameter table 13 directly connected to the DMA control unit 12 stores the information of the table shown in FIG. 4 by adding the transfer byte number counts 61 and 63 and the transfer byte number addresses 62 and 64 for each filter number. Composed. The operation is as follows.

【００４８】例えば、フィルタ番号“Ｎ”のデータがＦ
ＩＦＯバッファにたまると、データ転送制御部３１は、
パラメータテーブル１３から転送先アドレスＮ５５、転
送バイト数Ｎ５６、転送バイト数カウントＮ６３、転送
バイト数アドレスＮ６４をそれぞれ、転送先アドレスレ
ジスタ３３、転送バイト数レジスタ３４、転送バイト数
カウントレジスタ３７、転送バイト数アドレス３８に読
み込み、バスＩ／Ｆ部に対して転送要求を出してデータ
を転送する。そして、データ転送制御部３１は、転送先
アドレスレジスタ３３、転送バイト数レジスタ３４の値
をそれぞれインクリメント、デクリメントし、同様に、
転送バイト数カウントレジスタ３７の値をインクリメン
トする。For example, the data of the filter number "N" is F
When accumulated in the IFO buffer, the data transfer control unit 31
From the parameter table 13, the transfer destination address N55, the transfer byte number N56, the transfer byte number count N63, and the transfer byte number address N64 are respectively set to the transfer destination address register 33, the transfer byte number register 34, the transfer byte number count register 37, and the transfer byte number. The address 38 is read, a transfer request is issued to the bus I / F unit, and the data is transferred. Then, the data transfer control unit 31 increments or decrements the values of the transfer destination address register 33 and the transfer byte number register 34, respectively, and similarly,
The value of the transfer byte count register 37 is incremented.

【００４９】また、データ転送制御部３１は、転送バイ
ト数レジスタ３４の値が“０”になると、パラメータテ
ーブル１３からＮＥＸＴ転送先アドレスＮ５７とＮＥＸ
Ｔ転送先バイト数Ｎ５８を転送先アドレスレジスタ３
３、転送バイト数レジスタ３４に読み込み、転送バイト
数カウントレジスタ３７と転送バイト数アドレス３８と
は、そのままの値を用いてデータの転送を続ける。これ
は、例えば、映像データのＰＥＳパケットの場合で主記
憶上の１つのバッファの大きさ（転送バイト数Ｎ５６）
より大きい場合があるためであり、バッファを跨いだ転
送がある場合に必要となる。バッファを跨いだ転送がな
い場合、転送バイト数レジスタ３４の値から主記憶上の
バッファに転送した大きさがわかる。Further, when the value of the transfer byte number register 34 becomes "0", the data transfer control section 31 determines from the parameter table 13 that the NEXT transfer destination addresses N57 and NEXT are to be obtained.
T Transfer destination number of bytes N58 is set to transfer destination address register 3
3. The data is read into the transfer byte number register 34, and the transfer byte number count register 37 and the transfer byte number address 38 use the same values to continue the data transfer. This is, for example, in the case of a PES packet of video data, the size of one buffer on the main memory (the number of transfer bytes N56).
This is because it may be larger, and is required when there is a transfer across buffers. When there is no transfer across the buffers, the size transferred to the buffer on the main memory can be known from the value of the transfer byte number register 34.

【００５０】そして、データ属性のエンド情報によりＰ
ＥＳパケットの最後のデータの転送が終わると、データ
転送制御部３１は、転送バイトカウント数レジスタ３７
の値を転送バイト数アドレスレジスタ３８のアドレスに
転送するように、バスＩ／Ｆ部１６に要求を出して転送
を行う。また、ＰＥＳパケットの最終データの検出が困
難な場合、データ情報のスタート情報を検知することに
より前のＰＥＳパケットの終わりを知ることができる。Then, according to the end information of the data attribute, P
When the transfer of the last data of the ES packet is finished, the data transfer control unit 31 transfers the transfer byte count number register 37.
A request is issued to the bus I / F unit 16 to transfer the value of the above to the address of the transfer byte number address register 38, and the transfer is performed. When it is difficult to detect the final data of the PES packet, the end of the previous PES packet can be known by detecting the start information of the data information.

【００５１】図７により説明した例は、前述のように動
作することにより、パケット長の判らないデータであっ
ても、ＣＰＵが実際に転送されたデータの大きさを確認
することができ、ＣＰＵがデータを処理することが簡単
になる。In the example described with reference to FIG. 7, by operating as described above, the CPU can confirm the size of the actually transferred data even if the packet length is unknown. Makes it easier to process the data.

【００５２】図８はフィルタから出力されるデータ属性
付のデータの例を説明する図、図９は入力制御部の構成
を示すブロック図であり、次に、図８、図９を参照して
入力制御部の詳細について説明する。図９において、７
１は属性検出回路、７２は出力制御回路、７３はインプ
ットイネーブルレジスタ、７４はスタートコントロール
レジスタ、７５はエンドコントロールレジスタである。FIG. 8 is a diagram for explaining an example of data with data attributes output from the filter, FIG. 9 is a block diagram showing the configuration of the input control unit, and next, referring to FIG. 8 and FIG. The details of the input control unit will be described. In FIG. 9, 7
Reference numeral 1 is an attribute detection circuit, 72 is an output control circuit, 73 is an input enable register, 74 is a start control register, and 75 is an end control register.

【００５３】図８に示すフィルタから出力されるデータ
属性付のデータの例において、データイネーブルが
“１”の期間に出力されるデータＤ０、Ｄ１、Ｄ２、…
…、ＤＭ−１、ＤＭは、フィルタによって抽出されたデ
ータであり、属性イネーブルが“１”の期間には、デー
タの属性であるパケット属性が出力される。このパケッ
ト属性により抽出されたデータの種類が判る。例えば、
パケット属性のビット７は、その値が“１”のとき、デ
ータの先頭がＰＥＳパケットやセクションのヘッダの先
頭であることを示すスタートビットであり、ビット６
は、その値が“１”のとき、データの最後がＰＥＳパケ
ットやセクションのデータの最後であることを示すエン
ドビットであり、ビット５からビット０は、どのフィル
タパラメータに一致したかを示すフィルタ番号である。In the example of the data with data attribute output from the filter shown in FIG. 8, data D0, D1, D2, ...
, DM-1, DM are data extracted by the filter, and the packet attribute which is the attribute of the data is output during the period when the attribute enable is "1". The type of data extracted can be known from this packet attribute. For example,
Bit 7 of the packet attribute is a start bit indicating that the head of the data is the head of the header of the PES packet or section when the value is “1”, and bit 6
Is an end bit indicating that the end of the data is the end of the data of the PES packet or section when the value is “1”, and bits 5 to 0 are filter bits indicating which filter parameter is matched. It is a number.

【００５４】入力制御部１４は図９に示すように、デー
タの属性を解析する属性検出回路７１と、ＦＩＦＯバッ
ファへのデータの出力を制御する出力制御回路７２と、
どのフィルタ番号のデータを出力するかを指定するイン
プットイネーブルレジスタ７３と、該当のフィルタ番号
の先頭がきたときにデータの出力の開始を指定するスタ
ートコントロールレジスタ７４と、該当のフィルタ番号
の最後がきたときにデータの出力の終了を指定するエン
とコントロールレジスタ７５とにより構成される。次
に、入力制御部１４の動作について説明する。As shown in FIG. 9, the input control section 14 includes an attribute detection circuit 71 for analyzing the attribute of data, an output control circuit 72 for controlling the output of data to the FIFO buffer,
The input enable register 73 that specifies which filter number of data is to be output, the start control register 74 that specifies the start of data output when the beginning of the corresponding filter number comes, and the end of the corresponding filter number comes. It is composed of an EN for designating the end of data output and a control register 75. Next, the operation of the input control unit 14 will be described.

【００５５】フィルタから図８に示したような信号が入
力され、まず、属性検出回路７１は、属性イネーブル信
号が“１”になることを検出してパケット属性データを
取得し、そのパケットのフィルタ番号、データの先頭を
示すデータが含まれていることを示すスタート信号、デ
ータの最後のデータが含まれていることを示すエンド信
号を出力制御回路７２に出力する。出力制御回路７２
は、データイネーブル信号が“１”になると、スタート
信号が“１”か否かをチェックし、“１”であればその
パケットの先頭のデータを出力するときにスタート情報
信号を“１”にして出力する。A signal as shown in FIG. 8 is input from the filter. First, the attribute detection circuit 71 detects that the attribute enable signal becomes "1", acquires packet attribute data, and filters the packet. A number, a start signal indicating that the data indicating the beginning of the data is included, and an end signal indicating that the end of the data is included are output to the output control circuit 72. Output control circuit 72
Checks whether the start signal is "1" when the data enable signal becomes "1", and if it is "1", sets the start information signal to "1" when outputting the head data of the packet. Output.

【００５６】また、出力制御回路７２は、インプットイ
ネーブルレジスタ７３が、フィルタ番号毎に対応したビ
ットを持つので、例えば、フィルタ番号“０”に対応し
たビットをビット０、フィルタ番号“Ｎ”に対応したビ
ットをビット“Ｎ”として持つので、フィルタ番号が
“０”であればインプットイネーブルレジスタ７３のビ
ット０を見て“１”であれば、イネーブル信号を“１”
として有効なデータとしてＦＩＦＯバッファに入力す
る。また、出力制御回路７２は、インプットイネーブル
レジスタ７３のビット０を見て“０”の場合、イネーブ
ル信号を“０”にしてデータを破棄する。また、出力制
御回路７２は、エンド信号が“１”の場合で、パケット
最後のデータを出力するときに、エンド情報信号を
“１”として出力し、フィルタ番号をそのままフィルタ
番号として出力する。Since the input enable register 73 of the output control circuit 72 has a bit corresponding to each filter number, for example, a bit corresponding to the filter number "0" corresponds to bit 0 and a filter number "N". Since the selected bit is held as the bit “N”, if the filter number is “0”, the bit 0 of the input enable register 73 is checked, and if the bit is “1”, the enable signal is “1”.
Is input to the FIFO buffer as valid data. Further, the output control circuit 72 sees bit 0 of the input enable register 73, and when it is “0”, sets the enable signal to “0” and discards the data. Further, when the end signal is “1”, the output control circuit 72 outputs the end information signal as “1” and outputs the filter number as it is as the filter number when outputting the last data of the packet.

【００５７】前述のようにすれば、ＦＩＦＯバッファ１
５は、イネーブルが“１”のときに、データ、スタート
情報、エンド情報、フィルタ番号を入力し、データとそ
の属性とを一時的に保持することができ、必要なフィル
タ番号のデータのみを転送することができ、システムバ
ス４のバンド幅を最小にすることができる。また、スタ
ートコントロールレジスタ７４も、フィルタ番号に対応
したビットを持ちその値が“１”のときに、スタート信
号が“１”であればインプットイネーブルレジスタ７３
の対応するビットを“１”にする。これにより、ＤＭＡ
の転送を開始したときに、ＰＥＳパケットやセクション
のデータが途中であった場合にも、先頭を検出して先頭
からデータを取得することができる。As described above, the FIFO buffer 1
5, when enable is "1", data, start information, end information, and filter number can be input, data and its attribute can be temporarily retained, and only the data of the required filter number is transferred. The bandwidth of the system bus 4 can be minimized. The start control register 74 also has a bit corresponding to the filter number, and when the value is "1" and the start signal is "1", the input enable register 73
The corresponding bit of is set to "1". This allows DMA
Even when the data of the PES packet or the section is in the middle when the transfer is started, the head can be detected and the data can be acquired from the head.

【００５８】さらに、エンドコントロールレジスタ７５
も、フィルタ番号に対応したビットを持ちその値が
“１”のときにエンド信号が“１”であれば、出力制御
部７２は、そのパケットの最後のデータを出力した後に
インプットイネーブルレジスタ７３の対応するビットを
“０”にする。このようにすることにより、ＰＥＳパケ
ットやセクションのデータが終わればＤＭＡの転送も終
了することができ余分なデータを転送せずに済む。Further, the end control register 75
Also, if the end signal is "1" when it has a bit corresponding to the filter number and the value is "1", the output control unit 72 outputs the last data of the packet and then outputs the last data of the packet to the input enable register 73. Set the corresponding bit to "0". By doing so, when the data of the PES packet or the section ends, the transfer of the DMA can be ended, and it is not necessary to transfer the extra data.

【００５９】前述した本発明の実施形態によれば、デジ
タル放送で伝送されるような複数の種類のデータを多重
したデータを転送するときに、複数の種類のデータを分
離して別々のアドレスに転送することができ、ＣＰＵを
用いて分離する必要がなくＣＰＵの処理を軽減すること
ができる。また、本発明の実施形態によれば、ＦＩＦＯ
バッファを複数の種類のデータで共有することができる
ため、ハードウェアの規模を小さくすることができる。
また、本発明の実施形態によれば、次のアドレス等を予
め設定しておくことにより、連続的にデータの転送を行
うことができ、パケットの途中から転送を始めてもパケ
ット単位で転送を行い必要なパケットのみを選択的にバ
スに転送することができるのでシステムバスのバンド幅
を最小にすることができる。According to the above-described embodiment of the present invention, when transferring data obtained by multiplexing a plurality of types of data such as those transmitted by digital broadcasting, the plurality of types of data are separated into different addresses. It is possible to transfer the data, and it is possible to reduce the processing of the CPU without the necessity of separating using the CPU. Also, according to an embodiment of the present invention, a FIFO
Since the buffer can be shared by a plurality of types of data, the scale of hardware can be reduced.
Further, according to the embodiment of the present invention, by setting the next address and the like in advance, it is possible to continuously transfer data, and even if the transfer is started in the middle of the packet, it is transferred in packet units. Since only the necessary packets can be selectively transferred to the bus, the bandwidth of the system bus can be minimized.

【００６０】[0060]

【発明の効果】以上説明したように本発明によれば、デ
ジタル放送等のように多重化されたデータを受信し転送
する多重データ転送装置において、データを分離するた
めにＣＰＵかかる負荷を最小限にし、また、ハードウェ
アの規模も小さくすることができる。As described above, according to the present invention, in a multiplex data transfer device for receiving and transferring multiplexed data such as digital broadcasting, the load on the CPU for separating the data is minimized. Moreover, the scale of the hardware can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施形態による多重データ転送装置
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a multiplex data transfer apparatus according to an embodiment of the present invention.

【図２】従来技術による多重データ転送装置の構成を示
すブロック図である。FIG. 2 is a block diagram showing a configuration of a multiplex data transfer device according to a conventional technique.

【図３】ＤＭＡ制御部とパラメータテーブルとの構成例
について説明する図である。FIG. 3 is a diagram illustrating a configuration example of a DMA control unit and a parameter table.

【図４】ＤＭＡ制御部とパラメータテーブルとの他の構
成例について説明する図である。FIG. 4 is a diagram illustrating another configuration example of a DMA control unit and a parameter table.

【図５】パラメータテーブルを主記憶に構成した場合の
ＤＭＡ制御部とパラメータテーブルとの構成例について
説明する図である。FIG. 5 is a diagram illustrating a configuration example of a DMA control unit and a parameter table when the parameter table is configured in the main memory.

【図６】パラメータテーブルの一部だけを主記憶に構成
した場合のＤＭＡ制御部とパラメータテーブルとの構成
例について説明する図である。FIG. 6 is a diagram illustrating a configuration example of a DMA control unit and a parameter table when only a part of the parameter table is configured in the main memory.

【図７】転送するデータの大きさが判らない場合のＤＭ
Ａ制御部とパラメータテーブルとの構成例について説明
する図である。FIG. 7: DM when the size of data to be transferred is unknown
It is a figure explaining the example of composition of an A control part and a parameter table.

【図８】フィルタから出力されるデータ属性付のデータ
の例を説明する図である。FIG. 8 is a diagram illustrating an example of data with data attributes output from a filter.

【図９】入力制御部の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of an input control unit.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ バスブリッジ ３ 主記憶 ４ バス ５ チューナ ６ Ａ／Ｄ復調部 １１ 多重データ転送装置 １２ ＤＭＡ制御部 １３ パラメータテーブル １４ 入力制御部 １５ ＦＩＦＯバッファ １６ バスＩ／Ｆ部 １７ フィルタ ２１ 多重データ転送装置 ２２、２４ ＤＭＡ制御部 ２３、２５ ＦＩＦＯバッファ ２６、２７ 入力制御部 ２８ バスＩ／Ｆ部 ２９ フィルタ ３１ データ転送制御部 ３２ アドレス生成部 ３３ 転送先アドレスレジスタ ３４ 転送バイト数レジスタ ３５ パラメータテーブルアドレスレジスタ ３６ ＮＥＸＴパラメータテーブルレジスタ ３７ 転送バイト数カウントレジスタ ３８ 転送バイト数アドレスレジスタ ７１ 属性検出回路 ７２ 出力制御回路 ７３ インプットイネーブルレジスタ ７４ スタートコントロールレジスタ ７５ エンドコントロールレジスタ 1 CPU 2 bus bridge 3 main memory 4 bus 5 tuners 6 A / D demodulator 11 Multiplex data transfer device 12 DMA controller 13 Parameter table 14 Input control section 15 FIFO buffer 16 Bus I / F section 17 Filter 21 Multiplex data transfer device 22, 24 DMA controller 23,25 FIFO buffer 26, 27 Input control unit 28 Bus I / F section 29 filters 31 Data transfer control unit 32 address generator 33 Transfer destination address register 34 Transfer byte count register 35 Parameter table address register 36 NEXT parameter table register 37 Transfer byte count register 38 Transfer byte count address register 71 Attribute detection circuit 72 Output control circuit 73 Input Enable Register 74 Start Control Register 75 End Control Register

───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲垣 幸秀 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5C025 AA23 BA25 DA01 DA04 5C053 FA20 GB06 GB21 JA24 KA01 KA11 KA24 LA07    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Yukihide Inagaki             1099 Ozenji, Aso-ku, Kawasaki City, Kanagawa Prefecture             Ceremony company Hitachi Systems Development Laboratory F-term (reference) 5C025 AA23 BA25 DA01 DA04                 5C053 FA20 GB06 GB21 JA24 KA01                       KA11 KA24 LA07

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 多重化されたデータを受信し転送する多
重データ転送装置において、多重化されたデータから必
要なデータを選択して属性を付加するする手段と、バス
に転送するまでの間前記選択されたデータとその属性と
を一時的に保持する手段と、複数の転送先アドレスを格
納する手段と、前記選択されたデータを転送するときに
前記選択されたデータの属性により前記複数の転送先ア
ドレスの内の特定の１つを選択する手段と、前記選択し
たアドレスに前記選択されたデータを転送する手段とを
備えることを特徴とする多重データ転送装置。1. A multiplex data transfer apparatus for receiving and transferring multiplexed data, a means for selecting necessary data from the multiplexed data and adding an attribute, and a means for transferring the data to a bus. Means for temporarily holding the selected data and its attributes, means for storing a plurality of transfer destination addresses, and a plurality of transfer operations depending on the attributes of the selected data when transferring the selected data A multiplex data transfer apparatus comprising: a unit for selecting a specific one of the destination addresses; and a unit for transferring the selected data to the selected address. 【請求項２】 前記複数の転送先アドレスを格納する手
段が、複数の転送先アドレスを格納すると共に、複数の
次の転送先アドレスを格納し、前記転送先アドレスの内
の特定の１つを選択する手段は、転送先のアドレスへの
データ転送が終了したとき、選択されたデータの属性に
より前記複数の次の転送先アドレスの内の特定の１つを
選択することを特徴とする請求項１記載の多重データ転
送装置。2. A means for storing the plurality of transfer destination addresses stores a plurality of transfer destination addresses, stores a plurality of next transfer destination addresses, and stores a specific one of the transfer destination addresses. The means for selecting selects a specific one of the plurality of next transfer destination addresses according to the attribute of the selected data when the data transfer to the transfer destination address is completed. 1. The multiplex data transfer device according to 1. 【請求項３】 複数の転送先アドレスを格納する場所
は、バスを介して接続されている記憶手段であることを
特徴とする請求項１または２記載の多重データ転送装
置。3. The multiplex data transfer apparatus according to claim 1, wherein the location for storing the plurality of transfer destination addresses is a storage means connected via a bus. 【請求項４】 選択されたデータの転送されたデータの
大きさを計数する手段と、前記選択されたデータ毎の前
記計数された値を複数格納する手段と、データ転送が終
了したときに前記選択されたデータに対応した前記計数
された値を特定のアドレスに転送する手段とをさらに備
えることを特徴とする請求項１、２または３記載の多重
データ転送装置。4. A means for counting the size of the transferred data of the selected data, a means for storing a plurality of the counted values for each of the selected data, and a means for storing the data when the data transfer is completed. 4. The multiplex data transfer apparatus according to claim 1, further comprising means for transferring the counted value corresponding to selected data to a specific address. 【請求項５】 選択されたデータとその属性とを一時的
に保持する前記手段に、選択されたデータとその属性と
を一時的に保持するとき、前記選択されたデータ毎にそ
のデータを保持するか否かを選択する手段をさらに備え
ることを特徴とする請求項１ないし４のうちいずれか１
記載の多重データ転送装置。5. When temporarily holding the selected data and its attribute in the means for temporarily holding the selected data and its attribute, holding the data for each of the selected data 5. The method according to claim 1, further comprising means for selecting whether or not to perform.
A multiplex data transfer device as described. 【請求項６】 選択されたデータの先頭を検知し、選択
されたデータとその属性とを一時的に保持する前記手段
に、データの先頭から自動的に前記選択されたデータと
その属性とを保持させることを特徴とする請求項４記載
の多重データ転送装置。6. The means for detecting the head of the selected data and temporarily holding the selected data and its attribute are automatically set to the selected data and its attribute from the head of the data. 5. The multiplex data transfer device according to claim 4, wherein the multiplex data transfer device is held. 【請求項７】 選択されたデータの最後を検知し、選択
されたデータとその属性とを一時的に保持する前記手段
に、最後の前記データとその属性とを保持させた後、以
降のデータを保持させないことを特徴とするの請求項４
記載の多重データ転送装置。7. The following data after detecting the end of the selected data and temporarily holding the selected data and its attribute, the means for holding the last data and its attribute. 5. The device according to claim 4, characterized in that
A multiplex data transfer device as described.