JP2003203920A - Method for manufacturing display device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To manufacture driving TFT having little dispersion of characteristics. <P>SOLUTION: A semiconductor film is formed on a substrate, and the semiconductor film is patterned. The island-like semiconductor layer of a first shape, which has multiple projecting parts, is formed and a linear laser obtained by converting the laser beams of continuous oscillation is scanned in one direction crossing sides forming the apex angles of multiple projection parts. The island- like semiconductor layer in the first shape is crystallized. The island-like semiconductor layer of a second shape, which includes multiple first regions positioned in one direction from the tips of the multiple projecting parts and include a second region and a third region connecting the multiple first regions in parallel, is patterned and formed from the crystallized island-like semiconductor layer in the first shape. A gate electrode, overlapped with the multiple first regions via an insulating film is formed, impurity elements are doped to the second region and the third region, a source region and a drain region are formed, and TFT is manufactured. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、各画素に薄膜トラ
ンジスタ（以下、ＴＦＴと表記する）を配置した、アク
ティブマトリクス型表示装置の作製方法に関する。特
に、多結晶半導体膜を用いたＴＦＴを有する表示装置の
作製方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an active matrix type display device in which a thin film transistor (hereinafter referred to as TFT) is arranged in each pixel. In particular, the present invention relates to a method for manufacturing a display device having a TFT using a polycrystalline semiconductor film.

【０００２】[0002]

【従来の技術】近年、アクティブマトリクス型表示装置
の普及が進んでいる。アクティブマトリクス型表示装置
において、マトリクス状に配置された複数の画素は、そ
れぞれＴＦＴを有している。ＴＦＴは、各画素の電荷を
制御する。こうして、アクティブマトリクス型表示装置
は、画像の表示を行っている。2. Description of the Related Art In recent years, active matrix display devices have become popular. In the active matrix display device, each of the plurality of pixels arranged in a matrix has a TFT. The TFT controls the charge of each pixel. In this way, the active matrix type display device displays an image.

【０００３】さらに最近では、多結晶半導体膜を用いた
ＴＦＴ（以下、多結晶ＴＦＴと表記する）に関する技術
が発展してきている。多結晶ＴＦＴでは、非晶質半導体
膜を用いたＴＦＴよりも移動度等の特性を高くすること
ができる。そのため、多結晶ＴＦＴを用いれば、画素を
駆動する駆動回路を形成することができる。こうして多
結晶ＴＦＴにより、画素を構成するＴＦＴ（画素ＴＦ
Ｔ）と、周辺回路とを同時形成することが可能となる。
これによって、装置の小型化、低消費電力化に大きく貢
献する。More recently, a technique relating to a TFT using a polycrystalline semiconductor film (hereinafter referred to as a polycrystalline TFT) has been developed. A polycrystalline TFT can have higher characteristics such as mobility than a TFT using an amorphous semiconductor film. Therefore, if a polycrystalline TFT is used, a driving circuit for driving a pixel can be formed. In this way, the TFT (pixel TF
It is possible to simultaneously form T) and peripheral circuits.
This greatly contributes to downsizing of the device and low power consumption.

【０００４】以下に、多結晶ＴＦＴを用いて形成された
アクティブマトリクス型表示装置の例を挙げる。The following is an example of an active matrix type display device formed by using a polycrystalline TFT.

【０００５】その構成について、図６を用いて説明す
る。The structure will be described with reference to FIG.

【０００６】図６（Ａ）は、アクティブマトリクス型表
示装置の構成を示すブロック図である。FIG. 6A is a block diagram showing the structure of an active matrix type display device.

【０００７】表示装置は、画素部６０６と、駆動回路
（信号線駆動回路６０１、走査線駆動回路６０２）とを
有する。画素部６０６には、複数の信号線６０４と、複
数の走査線６０５と、複数の画素５００がマトリクス状
に配置されている。画素部６０６の周辺には、信号線駆
動回路６０１と、走査線駆動回路６０２が設けられてい
る。信号線駆動回路６０１は、複数の信号線６０４に信
号を入力する。走査線駆動回路６０２は、複数の走査線
６０５に信号を入力する。The display device has a pixel portion 606 and a driving circuit (a signal line driving circuit 601 and a scanning line driving circuit 602). In the pixel portion 606, a plurality of signal lines 604, a plurality of scanning lines 605, and a plurality of pixels 500 are arranged in matrix. A signal line driver circuit 601 and a scan line driver circuit 602 are provided around the pixel portion 606. The signal line driver circuit 601 inputs signals to the plurality of signal lines 604. The scan line driver circuit 602 inputs a signal to the plurality of scan lines 605.

【０００８】図６（Ｂ）に画素の構成の一例を示す。FIG. 6B shows an example of the pixel configuration.

【０００９】画素５００は、第１のＴＦＴ（駆動ＴＦＴ
５０６）と、第２のＴＦＴ（選択ＴＦＴ５０７）と、容
量素子（保持容量５０８）と発光素子５０９とを有す
る。信号線５０４は複数の信号線６０４のうちの１本に
相当する。また、走査線５０３は、複数の走査線６０５
のうちの１本に相当する。The pixel 500 includes a first TFT (driving TFT).
506), a second TFT (selection TFT 507), a capacitor (holding capacitor 508), and a light emitting element 509. The signal line 504 corresponds to one of the plurality of signal lines 604. In addition, the scan line 503 includes a plurality of scan lines 605.
Corresponding to one of the above.

【００１０】なお、発光素子５０９とは、流れる電流量
に応じて輝度が変化する素子を示すものとする。このよ
うな素子としては、ＯＬＥＤ（Organic Light Emitting
Diode）素子や、電界効果（FE）型素子のような電子源
素子等が挙げられる。The light emitting element 509 is an element whose luminance changes according to the amount of current flowing. As such an element, an OLED (Organic Light Emitting) is used.
Diode) elements, electron source elements such as field effect (FE) type elements, and the like.

【００１１】図６（Ｂ）では、発光素子５０９は、ダイ
オードの記号で示すものとする。In FIG. 6B, the light emitting element 509 is represented by a symbol of a diode.

【００１２】図６（Ｂ）に示した画素の動作について説
明する。The operation of the pixel shown in FIG. 6B will be described.

【００１３】走査線５０３に入力された信号によって、
選択ＴＦＴ５０７がオン状態となる。こうして、信号線
５０４に入力された映像信号は、駆動ＴＦＴ５０６のゲ
ート電極に入力される。入力された映像信号に応じて、
駆動ＴＦＴ５０６のドレイン電流が定まる。駆動ＴＦＴ
５０６のドレイン電流は、発光素子５０９に入力され
る。こうして、発光素子５０９には、入力された映像信
号によって定まる電流値の電流が入力される。よって、
発光素子５０９は、映像信号に応じた輝度で発光する。According to the signal input to the scan line 503,
The selection TFT 507 is turned on. Thus, the video signal input to the signal line 504 is input to the gate electrode of the driving TFT 506. Depending on the input video signal,
The drain current of the driving TFT 506 is determined. Drive TFT
The drain current of 506 is input to the light emitting element 509. Thus, the light emitting element 509 receives a current having a current value determined by the input video signal. Therefore,
The light emitting element 509 emits light with a brightness corresponding to a video signal.

【００１４】以上が画素の動作に関する説明である。The above is the description regarding the operation of the pixel.

【００１５】上記構成の画素では、駆動ＴＦＴ５０６の
特性が、画素間でばらつきを有する場合に問題が生じ
る。以下に、駆動ＴＦＴ５０６の特性がばらつく原因を
示す。その後、駆動ＴＦＴ５０６の特性がばらつくこと
によって生じる問題について説明する。In the pixel having the above structure, a problem arises when the characteristics of the driving TFT 506 have variations among the pixels. The causes of variations in the characteristics of the driving TFT 506 are shown below. After that, a problem caused by variations in the characteristics of the driving TFT 506 will be described.

【００１６】始めに、画素間で駆動ＴＦＴ５０６の特性
がばらつく原因を示す。その原因の１つは、各画素の駆
動ＴＦＴ５０６で、チャネル領域の結晶性が異なるため
である。なぜなら、ＴＦＴの特性は、チャネル領域を形
成する多結晶半導体膜の結晶性に大きく左右されるから
である。First, the cause of variations in the characteristics of the driving TFT 506 among pixels will be described. One of the causes is that the crystallinity of the channel region is different in the driving TFT 506 of each pixel. This is because the characteristics of the TFT are greatly influenced by the crystallinity of the polycrystalline semiconductor film forming the channel region.

【００１７】画素間で、駆動ＴＦＴ５０６のチャネル領
域の結晶性がばらつく原因を、以下に説明する。各画素
の駆動ＴＦＴ５０６は、多結晶ＴＦＴによって形成され
ている。ここで、多結晶ＴＦＴのチャネル領域を形成す
る多結晶半導体膜は、非晶質半導体膜を結晶化すること
によって作製される。そのため、結晶化の手法に応じ
て、異なった結晶性を有する膜が得られる。また得られ
た多結晶半導体膜の結晶性は、位置によっても異なる。
よって、画素間で、駆動ＴＦＴ５０６のチャネル領域の
結晶性がばらつくのである。The reason why the crystallinity of the channel region of the driving TFT 506 varies between pixels will be described below. The drive TFT 506 of each pixel is formed of a polycrystalline TFT. Here, the polycrystalline semiconductor film forming the channel region of the polycrystalline TFT is manufactured by crystallizing the amorphous semiconductor film. Therefore, a film having different crystallinity can be obtained depending on the crystallization method. The crystallinity of the obtained polycrystalline semiconductor film also differs depending on the position.
Therefore, the crystallinity of the channel region of the driving TFT 506 varies between pixels.

【００１８】次に、駆動ＴＦＴ５０６の特性がばらつく
ことによって生じる問題について説明する。Next, a problem caused by variations in the characteristics of the driving TFT 506 will be described.

【００１９】このとき、同じ輝度を表現する映像信号
が、複数の画素に入力される場合に注目する。すると、
同じ映像信号が入力された駆動ＴＦＴ５０６でも、流れ
るドレイン電流が異なってしまう。そのため、各画素で
発光素子５０９に入力される電流値がばらつく。こうし
て、画素間で発光素子５０９の輝度がバラついてしま
う。このように、画像の表示にムラが生じる。At this time, attention is paid to the case where video signals expressing the same brightness are input to a plurality of pixels. Then,
Even in the driving TFT 506 to which the same video signal is input, the flowing drain current is different. Therefore, the current value input to the light emitting element 509 varies in each pixel. In this way, the brightness of the light emitting element 509 varies between pixels. Thus, the display of the image becomes uneven.

【００２０】そこで、画像ムラをなくすため、駆動ＴＦ
Ｔ５０６の特性を揃える必要がある。Therefore, in order to eliminate image unevenness, the driving TF
It is necessary to make the characteristics of T506 uniform.

【００２１】そこで、駆動ＴＦＴ５０６の特性ばらつき
を低減するため、次のような対策が提案されている。こ
の手法は、特開平２０００―２２１９０３に記載されて
いる。Therefore, in order to reduce the characteristic variation of the driving TFT 506, the following measures have been proposed. This method is described in Japanese Patent Laid-Open No. 2000-221903.

【００２２】駆動ＴＦＴ５０６を複数のＴＦＴの並列接
続によって形成する。これにより、駆動ＴＦＴ５０６の
特性を、並列に接続した複数のＴＦＴによって平均化す
る。こうして、画素間での駆動ＴＦＴ５０６のばらつき
を低減している。The driving TFT 506 is formed by connecting a plurality of TFTs in parallel. As a result, the characteristics of the driving TFT 506 are averaged by the plurality of TFTs connected in parallel. In this way, the variation of the driving TFT 506 between pixels is reduced.

【００２３】[0023]

【発明が解決しようとする課題】各画素において駆動Ｔ
ＦＴを、複数のＴＦＴの並列接続によって構成する場合
でも、駆動ＴＦＴの特性ばらつきを十分に抑えることは
困難である。それは、１つの駆動ＴＦＴを構成する複数
のＴＦＴ間の特性のばらつきが、大きい場合である。A driving T is provided in each pixel.
Even when the FT is configured by connecting a plurality of TFTs in parallel, it is difficult to sufficiently suppress the characteristic variation of the driving TFT. This is the case where there is a large variation in the characteristics among the plurality of TFTs that make up one driving TFT.

【００２４】本発明は、各画素の駆動ＴＦＴの特性ばら
つきを低減することを課題とする。こうして、表示ムラ
が少ない表示装置の作製方法を提供することを課題とす
る。An object of the present invention is to reduce the characteristic variation of the driving TFT of each pixel. Thus, it is an object to provide a method for manufacturing a display device with less display unevenness.

【００２５】[0025]

【課題を解決するための手段】本発明では、駆動ＴＦＴ
の特性を揃えるため、以下の手段を用いた。According to the present invention, a driving TFT is provided.
The following means were used to align the characteristics of the.

【００２６】各画素の駆動ＴＦＴそれぞれを、独立した
複数のチャネル領域を有する構成とする。ここで、複数
のチャネル領域は、ソース領域とドレイン領域の間に、
並列に設けられている。以下、この構成のＴＦＴを、マ
ルチチャネル型ＴＦＴと呼ぶことにする。これらの各チ
ャネル領域の結晶性を揃える。Each of the driving TFTs of each pixel has a plurality of independent channel regions. Here, the plurality of channel regions are formed between the source region and the drain region,
It is provided in parallel. Hereinafter, the TFT having this structure will be referred to as a multi-channel TFT. The crystallinity of each of these channel regions is made uniform.

【００２７】ここで、特定の部分の結晶性を揃えるまた
は向上させることが可能な、多結晶膜の作製方法を用い
る。こうして得られた多結晶膜の結晶性の揃った（向上
した）部分に、マルチチャネル型ＴＦＴの各チャネル領
域が配置されるようにパターニングを行う。Here, a method for producing a polycrystalline film is used which is capable of aligning or improving the crystallinity of a specific portion. Patterning is performed so that each channel region of the multi-channel TFT is arranged in a portion where the crystallinity of the thus obtained polycrystalline film is uniform (improved).

【００２８】こうして、各画素の駆動ＴＦＴの特性ばら
つきを低減することができる。In this way, it is possible to reduce the characteristic variation of the driving TFT of each pixel.

【００２９】ここで、駆動ＴＦＴとは、各画素におい
て、発光素子に流れる電流量を変化させるＴＦＴを示
す。駆動ＴＦＴのゲート電極には、映像信号に対応した
信号が入力される。また、駆動ＴＦＴのドレイン電流が
発光素子に入力される。Here, the driving TFT is a TFT that changes the amount of current flowing through the light emitting element in each pixel. A signal corresponding to a video signal is input to the gate electrode of the drive TFT. Further, the drain current of the driving TFT is input to the light emitting element.

【００３０】また、発光素子５０９とは、流れる電流量
に応じて輝度が変化する素子を示すものとする。このよ
うな素子としては、ＯＬＥＤ（Organic Light Emitting
Diode）素子や、電界効果（FE）型素子のような電子源
素子等が挙げられる。Further, the light emitting element 509 is an element whose luminance changes according to the amount of current flowing. As such an element, an OLED (Organic Light Emitting) is used.
Diode) elements, electron source elements such as field effect (FE) type elements, and the like.

【００３１】以上が、本発明の表示装置の作製方法の基
本的な説明である。The above is the basic description of the method for manufacturing the display device of the present invention.

【００３２】以下に、特定の部分の結晶性を揃えること
が可能な、多結晶膜の作製方法について、説明する。ま
た、そうして得られた多結晶膜の結晶性の揃った（向上
した）部分に、各チャネル領域を配置する手法について
説明する。Hereinafter, a method for producing a polycrystalline film which can make the crystallinity of a specific portion uniform will be described. Further, a method of arranging each channel region in a portion where the crystallinity of the thus obtained polycrystalline film is uniform (improved) will be described.

【００３３】始めに、特定の部分の結晶性を揃えること
が可能な、多結晶膜の作製方法について、概要を説明す
る。First, an outline will be given of a method for producing a polycrystalline film capable of making the crystallinity of a specific portion uniform.

【００３４】本発明において、多結晶膜の作製方法は、
大きく分けて２種類ある。In the present invention, the method for producing a polycrystalline film is
There are two types.

【００３５】第１の手法（多結晶膜の第１の作製方法）
は、半導体膜をパターニングし、第１の形状の島状半導
体層（サブアイランド）を作製した後、連続発振のレー
ザを用いたレーザアニールによって結晶化を行う手法で
ある。第１の形状の島状半導体層（サブアイランド）の
形状と、レーザの走査方向とを定めることによって、得
られる多結晶膜の特定の部分の結晶性を揃えることがで
きる。First method (first method for producing polycrystalline film)
Is a method of patterning a semiconductor film to form a first shape island-shaped semiconductor layer (sub-island), and then performing crystallization by laser annealing using a continuous wave laser. By determining the shape of the island-shaped semiconductor layer (sub-island) having the first shape and the scanning direction of the laser, the crystallinity of specific portions of the obtained polycrystalline film can be made uniform.

【００３６】第２の手法（多結晶膜の第２の作製方法）
は、凹凸パターン（以下、レリーフと表記）を有する下
地上に半導体膜を形成し、連続発振のレーザを用いたレ
ーザアニールによって結晶化を行う手法である。この手
法では、結晶化前の半導体膜を周期的に歪んだ構造とす
ることが出来る。これによって、結晶化の際の半導体膜
中の歪みを、特定の部分に集中させることが出来る。こ
うして、得られる多結晶膜の特定の部分の結晶性を向上
させることができる。Second method (second method for producing polycrystalline film)
Is a method in which a semiconductor film is formed on a base having a concavo-convex pattern (hereinafter referred to as a relief) and crystallized by laser annealing using a continuous wave laser. With this method, the semiconductor film before crystallization can have a periodically strained structure. This allows the strain in the semiconductor film during crystallization to be concentrated on a specific portion. In this way, the crystallinity of a specific portion of the obtained polycrystalline film can be improved.

【００３７】以上が、多結晶膜の作製方法の概要であ
る。次いで、多結晶膜の第１の作製方法と多結晶膜の第
２の作製方法に共通な、基本的な手法について説明す
る。その後、それぞれに手法において、多結晶膜の特定
の部分の結晶性を揃える手法、及び、結晶性の揃った
（向上した）部分に駆動ＴＦＴのチャネル領域を配置す
る手法について説明する。The above is an outline of the method for producing a polycrystalline film. Next, a basic method common to the first method for producing a polycrystalline film and the second method for producing a polycrystalline film will be described. After that, in each method, a method of aligning the crystallinity of a specific portion of the polycrystalline film and a method of arranging the channel region of the drive TFT in the portion where the crystallinity is uniform (improved) will be described.

【００３８】以下に、多結晶膜の第１の作製方法と多結
晶膜の第２の作製方法に共通な、基本的な手法について
説明する。A basic method common to the first method for producing a polycrystalline film and the second method for producing a polycrystalline film will be described below.

【００３９】始めに、絶縁表面を有する基板上に半導体
膜を成膜する。半導体膜をレーザアニ−ルする。連続発
振のレーザを集光し、ビームスポットを形成する。ビー
ムスポットを、半導体膜が形成された基板上において走
査する。こうして、レーザ光を基板上に連続的に照射す
る。なお、半導体膜は非晶質半導体膜であっても良い
し、微結晶半導体膜、結晶性半導体膜であっても良い。First, a semiconductor film is formed on a substrate having an insulating surface. Laser annealing the semiconductor film. A continuous wave laser is focused to form a beam spot. The beam spot is scanned on the substrate on which the semiconductor film is formed. In this way, the substrate is continuously irradiated with the laser light. Note that the semiconductor film may be an amorphous semiconductor film, a microcrystalline semiconductor film, or a crystalline semiconductor film.

【００４０】なお、連続発振のレーザとしては、例え
ば、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、Ｙ
ＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、アレキ
サンドライドレーザ、Ｔｉ：サファイアレーザまたはＮ
ｄ:ＹＶＯ₄レーザから選ばれた一種または複数種を用い
ることができる。具体的には、Ｎｄ:ＹＶＯ₄レーザ（基
本波１０６４[nm]）の第２高調波（５３２[nm]）や第３
高調波（３５５[nm]）を用いることができる。As the continuous wave laser, for example, YAG laser, YVO ₄ laser, YLF laser, Y
AlO ₃ laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser or N
One or more selected from d: YVO ₄ lasers can be used. Specifically, the second harmonic (532 [nm]) of the Nd: YVO ₄ laser (fundamental wave 1064 [nm]) and the third harmonic
Harmonics (355 [nm]) can be used.

【００４１】レーザが照射された部分の半導体膜には、
レーザの走査方向（ビームスポットの走査方向）に延在
した結晶粒が形成される。The semiconductor film in the portion irradiated with the laser is
Crystal grains extending in the laser scanning direction (beam spot scanning direction) are formed.

【００４２】以上が、多結晶膜の作製方法の基本的な手
法についての説明である。The above is a description of the basic method of producing a polycrystalline film.

【００４３】次いで、それぞれに手法において、多結晶
膜の特定の部分の結晶性を揃える手法、及び、結晶性の
揃った部分に駆動ＴＦＴのチャネル領域を配置する手法
について説明する。Next, in each of these methods, a method of aligning the crystallinity of a specific portion of the polycrystalline film and a method of arranging the channel region of the driving TFT in the portion of uniform crystallinity will be described.

【００４４】始めに、多結晶膜の第１の作製方法におい
て、多結晶膜の特定の部分の結晶性を揃える手法、及
び、結晶性の揃った部分に駆動ＴＦＴのチャネル領域を
配置する手法について説明する。First, in the first method of manufacturing a polycrystalline film, a method for aligning the crystallinity of a specific portion of the polycrystalline film and a method for arranging the channel region of the driving TFT in the portion where the crystallinity is uniform explain.

【００４５】まず、特定の部分の結晶性が揃った多結晶
膜の作製方法について説明する。First, a method for producing a polycrystalline film in which crystallinity of a specific portion is uniform will be described.

【００４６】始めに、絶縁表面を有する基板上に半導体
膜を成膜する。この半導体膜を、所定の形状にパターニ
ングし、第１の形状の島状半導体層（以下、サブアイラ
ンドと表記する）を形成する。なお、半導体膜は非晶質
半導体膜であっても良いし、微結晶半導体膜、結晶性半
導体膜であっても良い。First, a semiconductor film is formed on a substrate having an insulating surface. The semiconductor film is patterned into a predetermined shape to form a first shape island-shaped semiconductor layer (hereinafter referred to as a sub-island). Note that the semiconductor film may be an amorphous semiconductor film, a microcrystalline semiconductor film, or a crystalline semiconductor film.

【００４７】この第１の形状の島状半導体層を、前述し
た多結晶膜の作製方法の基本的な手法に従って、レーザ
アニ−ルする。The island-shaped semiconductor layer having the first shape is laser-annealed in accordance with the basic method of manufacturing the polycrystalline film described above.

【００４８】第１の形状の島状半導体層の一部にビーム
スポットが達してから、第１の形状の島状半導体層上を
ビームスポットが移動する。こうして、第１の形状の島
状半導体層にレーザ光が照射される。After the beam spot reaches a part of the first shape island-shaped semiconductor layer, the beam spot moves on the first shape island-shaped semiconductor layer. Thus, the first shape island-shaped semiconductor layer is irradiated with the laser light.

【００４９】第１の形状の島状半導体層中の結晶粒は、
最初にレーザ光が照射された領域から順に、成長する。
そこで、第１の形状の島状半導体層（サブアイランド）
の形状と、レーザの走査方向とを定めることによって、
特定の部分の結晶性を揃えた多結晶膜を形成することが
できる。The crystal grains in the first shape island-shaped semiconductor layer are
The regions are first grown from the region irradiated with the laser light.
Therefore, the first shape island-shaped semiconductor layer (sub-island)
By defining the shape of and the scanning direction of the laser,
It is possible to form a polycrystalline film in which the crystallinity of a specific portion is made uniform.

【００５０】なおこのように、半導体膜を所定の形状に
パターニングした後、結晶化を行うことによって、結晶
化に伴う、半導体膜中の応力を緩和することができる。
こうして、結晶化された半導体膜の膜剥がれを防ぐこと
が出来る。By thus patterning the semiconductor film into a predetermined shape and then crystallization, the stress in the semiconductor film due to the crystallization can be relaxed.
In this way, peeling of the crystallized semiconductor film can be prevented.

【００５１】ここで、多結晶膜の第１の作製方法におい
て、第１の形状の島状半導体層（サブアイランド）の形
状と、レーザの走査方向とを定める手法について詳細に
説明する。Here, a method for determining the shape of the island-shaped semiconductor layer (sub-island) having the first shape and the laser scanning direction in the first method for producing a polycrystalline film will be described in detail.

【００５２】簡単のため、１画素の駆動ＴＦＴに注目し
説明を行う。For simplification, the description will be made focusing on the driving TFT of one pixel.

【００５３】レーザ光の走査方向と、サブアイランドの
形状を次のように定める。レーザ光の走査により、ビー
ムスポットがサブアイランドに達したときに、ビームス
ポットとサブアイランドが基板と垂直な方向から見て複
数点で接するように、レーザ光を走査する。例えば、基
板上から見てサブアイランドの形状が多角形状である場
合に注目する。このとき、最初にサブアイランドが有す
る複数の角とビームスポットとが接するように、レーザ
光を走査する。なお、基板上から見てサブアイランドの
端部の一部または全てが曲線を描いている場合も、ビー
ムスポットとサブアイランドの曲線を描いている複数の
各部分とが、最初に複数の点で接するようにする。The scanning direction of the laser light and the shape of the sub-island are determined as follows. When the beam spot reaches the sub-island by the scanning of the laser beam, the laser beam is scanned so that the beam spot and the sub-island are in contact with each other at a plurality of points when viewed from the direction perpendicular to the substrate. For example, attention is paid to the case where the sub-island has a polygonal shape when viewed from above the substrate. At this time, the laser light is scanned so that the plurality of corners of the sub-island first come into contact with the beam spot. Even if a part or all of the end of the sub-island is curved when viewed from the substrate, the beam spot and each of the plurality of sub-island curved parts are initially defined by a plurality of points. Make contact.

【００５４】ここで、１つの接点からレーザ光の照射が
開始されると、該接点を含めた近傍から（１００）面の
配向を有する結晶が成長を開始する。また、レーザ光の
走査経路に従って各複数点から結晶が成長する。以下、
結晶が成長し始める複数の接点を、結晶化開始点と呼ぶ
ことにする。Here, when the irradiation of the laser beam is started from one contact, the crystal having the (100) plane orientation starts to grow from the vicinity including the contact. Also, crystals grow from a plurality of points according to the scanning path of the laser light. Less than,
The plurality of contacts at which crystals start to grow will be referred to as crystallization starting points.

【００５５】各結晶化開始点からのレーザの走査経路上
では、（１００）面の配向率が高く、結晶粒が大きくな
って、結晶性が高められる。一方、各結晶化開始点から
のレーザの走査経路上より、離れた部分では、比較的結
晶粒が小さく、配向も揃っていない。On the laser scanning path from each crystallization start point, the orientation ratio of the (100) plane is high, the crystal grains are large, and the crystallinity is enhanced. On the other hand, the crystal grains are relatively small and the orientations are not uniform in the portion distant from the laser scanning path from each crystallization start point.

【００５６】このように、各結晶化開始点からのレーザ
の走査経路上では、結晶性を揃えることができる。こう
して、結晶化開始点と、レーザの走査方向を定めること
で、多結晶膜の特定の部分の結晶性を揃えることができ
る。As described above, the crystallinity can be made uniform on the laser scanning path from each crystallization start point. Thus, by determining the crystallization start point and the laser scanning direction, the crystallinity of a specific portion of the polycrystalline film can be made uniform.

【００５７】多結晶膜の作製方法についての具体例を示
す。図１（Ａ）〜図１（Ｃ）を用いて説明する。A specific example of a method for producing a polycrystalline film will be shown. This will be described with reference to FIGS. 1 (A) to 1 (C).

【００５８】図１（Ａ）に示すように、基板１００上
に、サブアイランド１０１を形成する。サブアイランド
１０１は、基板１００上から見て多角形状である。As shown in FIG. 1A, a sub-island 101 is formed on a substrate 100. The sub-island 101 has a polygonal shape when viewed from above the substrate 100.

【００５９】図１（Ａ）に示したような形状のサブアイ
ランド１０１上に、レーザ光を照射する手法を図１
（Ｂ）に示す。連続発振のレーザを集光し、ビームスポ
ット１０２を形成する。ここでは、ビームスポット１０
２は、矩形状とした。A method of irradiating a laser beam on the sub-island 101 having the shape shown in FIG.
It shows in (B). A continuous wave laser is focused to form a beam spot 102. Here, the beam spot 10
2 has a rectangular shape.

【００６０】始め、ビームスポットは、１０２（ｔ１）
の位置にあった。これを走査する。こうして、ビームス
ポットは、１０２（ｔ２）の位置において、サブアイラ
ンド１０１が有する複数の点１０３ａ〜１０３ｄと接す
る。１０３ａ〜１０３ｄが結晶化開始点に相当する。こ
うして、サブアイランド１０１にレーザ光が照射され
る。First, the beam spot is 102 (t1).
Was in the position. Scan this. Thus, the beam spot comes into contact with the plurality of points 103a to 103d of the sub-island 101 at the position of 102 (t2). 103a to 103d correspond to crystallization start points. In this way, the sub-island 101 is irradiated with the laser light.

【００６１】ここで、ビームスポット１０２の幅とは、
レーザの走査方向と垂直な方向における、ビームスポッ
トの長さを意味する。ビームスポット１０２の幅を図
中、ビーム幅Ｗ_Bで示した。ビーム幅Ｗ_Bは、適宜定める
ことができる。Here, the width of the beam spot 102 is
It means the length of the beam spot in the direction perpendicular to the laser scanning direction. The width of the beam spot 102 is shown by the beam width W _B in the figure. The beam width W _B can be set appropriately.

【００６２】なおここでは簡単のため、ビームスポット
１０２が、サブアイランド１０１全体に照射されるよう
に、ビーム幅Ｗ_Bを設定した。For the sake of simplicity, the beam width W _B is set so that the beam spot 102 is irradiated on the entire sub-island 101.

【００６３】また、レーザ光のビームスポットにおける
エネルギー密度は、一般的には完全に均一ではなく、ビ
ームスポット内の位置によりその高さが変わる。ここで
は簡単のため、ビームスポット１０２中どの点において
も、そのエネルギー密度はほぼ均一で、かつ、結晶化を
行う上で十分な値に保たれているとする。The energy density in the beam spot of the laser light is generally not completely uniform, and its height changes depending on the position in the beam spot. Here, for simplification, it is assumed that the energy density at any point in the beam spot 102 is substantially uniform and is maintained at a value sufficient for crystallization.

【００６４】更に、簡単のため、レーザ走査方向は、ビ
ームスポット１０２の長軸方向に対して、垂直方向であ
るとする。Further, for simplification, the laser scanning direction is assumed to be perpendicular to the major axis direction of the beam spot 102.

【００６５】図１（Ｃ）に、図１（Ｂ）の結晶化によっ
て得られた多結晶膜の結晶性を模式的に示す。各結晶化
開始点１０３ａ〜１０３ｄからのレーザの走査経路上付
近を、領域Ａで示す。各結晶化開始点１０３ａ〜１０３
ｄからのレーザの走査経路上から離れた領域を、領域Ｂ
及び領域Ｄで示す。FIG. 1 (C) schematically shows the crystallinity of the polycrystalline film obtained by the crystallization of FIG. 1 (B). A region A indicates the vicinity of the laser scanning path from the crystallization start points 103a to 103d. Each crystallization start point 103a to 103
The area away from the laser scanning path from d is area B
And area D.

【００６６】領域Ａでは、（１００）面の配向率が高
く、レーザ走査方向に延在した比較的大きな結晶粒が形
成される。また、領域Ｂ及び領域Ｄでは、比較的結晶粒
が小さい。特に、領域Ｂでは、結晶化開始点１０３ａ〜
１０３ｄを含む角それぞれから、成長し始めた結晶粒の
間の領域となるため、結晶粒は小さい。In the region A, the orientation ratio of the (100) plane is high, and relatively large crystal grains extending in the laser scanning direction are formed. Further, in the regions B and D, the crystal grains are relatively small. Particularly in the region B, the crystallization starting points 103a to
The crystal grain is small because it becomes a region between the crystal grains that have started to grow from each corner including 103d.

【００６７】このように、サブアイランド１０１が有す
る複数の点（結晶化開始点）１０３ａ〜１０３ｄと、レ
ーザの走査方向を定めることで、結晶性の揃った領域Ａ
が得られる。As described above, by defining the plurality of points (crystallization start points) 103a to 103d of the sub-island 101 and the laser scanning direction, the region A with uniform crystallinity is obtained.
Is obtained.

【００６８】以上が、多結晶膜の第１の作製方法につい
ての説明である。The above is the description of the first method for producing a polycrystalline film.

【００６９】次いで、多結晶膜の第１の作製方法によっ
て得られた、多結晶膜の結晶性の揃った部分に、各チャ
ネル領域を配置する手法について説明する。Next, a method for arranging each channel region in a portion of the polycrystalline film where the crystallinity is uniform, which is obtained by the first method for producing the polycrystalline film, will be described.

【００７０】サブアイランドをパターニングして、ＴＦ
Ｔのソース領域、ドレイン領域、チャネル領域となる半
導体層（以下、アイランドと表記する）を、形成する。
アイランドをパターニングする際に、サブアイランド中
の結晶性が揃っている部分が、チャネル領域となる部分
に相当するようにする。By patterning the sub-island, TF
A semiconductor layer (hereinafter referred to as an island) to be a source region, a drain region, and a channel region of T is formed.
When patterning the island, a portion of the sub-island with uniform crystallinity is made to correspond to a portion to be a channel region.

【００７１】多結晶膜の結晶性の揃った部分に、各チャ
ネル領域を配置する手法についての具体例を示す。図１
（Ｄ）、図１（Ｅ）を用いて説明する。A specific example of a method of arranging each channel region in a portion where the crystallinity of the polycrystalline film is uniform will be shown. Figure 1
This will be described with reference to (D) and FIG.

【００７２】図１（Ｄ）に、サブアイランド１０１から
アイランド１０４のパターニングの仕方を示す。なお、
図１（Ｄ）において、図１（Ｃ）と同じ部分の説明は省
略する。FIG. 1D shows how to pattern the sub-islands 101 to 104. In addition,
In FIG. 1D, description of the same parts as in FIG. 1C is omitted.

【００７３】図１（Ｄ）に示すようにパターニングを行
い、アイランド１０４を形成する。このアイランド１０
４を用いて駆動ＴＦＴ１１０を作製した例を図１（Ｅ）
に示す。Patterning is performed as shown in FIG. 1D to form the island 104. This island 10
An example in which the driving TFT 110 is manufactured by using FIG.
Shown in.

【００７４】図１（Ｅ）において、アイランド１０４に
は不純物元素がドープされ、ソース領域、ドレイン領域
等が形成されている。また、アイランド１０４上には、
ゲート電極１０６、端子１０５ａ、１０５ｂが形成され
る。端子１０５ａと端子１０５ｂの一方は、コンタクト
ホール１０７によって、アイランド１０４のソース領域
と接続される。もう一方は、コンタクトホール１０７に
よって、アイランド１０４のドレイン領域と接続され
る。また、ゲート電極１０６と重なったアイランド１０
４の部分が、チャネル領域に相当する。このチャネル領
域は、図１（Ｄ）中において、領域Ａの部分によって形
成する。In FIG. 1E, the island 104 is doped with an impurity element to form a source region, a drain region, and the like. Also, on the island 104,
The gate electrode 106 and the terminals 105a and 105b are formed. One of the terminal 105a and the terminal 105b is connected to the source region of the island 104 through the contact hole 107. The other is connected to the drain region of the island 104 by the contact hole 107. In addition, the island 10 overlapping the gate electrode 106
The portion 4 corresponds to the channel region. This channel region is formed by the portion of the region A in FIG.

【００７５】ここで、領域Ａの結晶性は揃っている。よ
って、マルチチャネル型ＴＦＴである駆動ＴＦＴ１１０
のチャネル領域の結晶性を揃えることができる。Here, the crystallinity of the region A is uniform. Therefore, the driving TFT 110 which is a multi-channel TFT
The crystallinity of the channel regions can be made uniform.

【００７６】ここまでは、１つの画素の駆動ＴＦＴに注
目して説明を行った。なお、複数の画素それぞれについ
ても同様の手法によって、それぞれ駆動ＴＦＴを作製す
る。Up to this point, the description has been given focusing on the driving TFT of one pixel. A driving TFT is manufactured for each of the plurality of pixels by the same method.

【００７７】以上が、多結晶膜の結晶性の揃った部分
に、各チャネル領域を配置する手法についての説明であ
る。これで、多結晶膜の第１の作製方法の説明を終わ
る。The above is the description of the method of arranging the channel regions in the portions of the polycrystalline film where the crystallinity is uniform. This completes the description of the first method for producing a polycrystalline film.

【００７８】次いで、多結晶膜の第２の作製方法におい
て、多結晶膜の特定の部分の結晶性を向上させる手法、
及び、結晶性の向上した部分に駆動ＴＦＴのチャネル領
域を配置する手法について説明する。Next, in the second method for producing a polycrystalline film, a method for improving the crystallinity of a specific portion of the polycrystalline film,
A method of arranging the channel region of the driving TFT in the portion where the crystallinity is improved will be described.

【００７９】まず、特定の部分の結晶性を向上させた多
結晶膜の作製方法について説明する。First, a method for producing a polycrystalline film in which the crystallinity of a specific portion is improved will be described.

【００８０】始めに、絶縁表面を有する基板上に、凹凸
パターン（レリーフ）を形成する。その後、半導体膜を
成膜する。なお、半導体膜は非晶質半導体膜であっても
良いし、微結晶半導体膜、結晶性半導体膜であっても良
い。First, an uneven pattern (relief) is formed on a substrate having an insulating surface. After that, a semiconductor film is formed. Note that the semiconductor film may be an amorphous semiconductor film, a microcrystalline semiconductor film, or a crystalline semiconductor film.

【００８１】この半導体層を、前述した多結晶膜の作製
方法の基本的な手法に従って、レーザアニ−ルする。This semiconductor layer is laser-annealed in accordance with the basic method of producing the polycrystalline film described above.

【００８２】ここで、基板上の凹凸パターン（レリー
フ）の形状と、レーザの走査方向とを定めることによっ
て、多結晶膜の特定の部分の結晶性を向上させることが
できる。Here, by defining the shape of the concavo-convex pattern (relief) on the substrate and the laser scanning direction, the crystallinity of a specific portion of the polycrystalline film can be improved.

【００８３】次いで、基板上の凹凸パターン（レリー
フ）の形状と、レーザの走査方向とを定める手法につい
て詳細に説明する。Next, a method for determining the shape of the uneven pattern (relief) on the substrate and the laser scanning direction will be described in detail.

【００８４】簡単のため、１画素の駆動ＴＦＴに注目し
説明を行う。For simplification, the description will be made focusing on the driving TFT of one pixel.

【００８５】具体例を図１６（Ａ）〜図１６（Ｃ）に示
す。Specific examples are shown in FIGS. 16 (A) to 16 (C).

【００８６】図１６（Ａ）に示すように、基板１６００
上に、凹凸パターン（レリーフ）１６０２を形成する。
この凸部を、１６０１a〜１６０１ｄで示す。各凸部
は、短冊状をしている。この上に、半導体膜１６０３を
形成する。As shown in FIG. 16A, the substrate 1600
An uneven pattern (relief) 1602 is formed on the top.
This convex portion is shown by 1601a to 1601d. Each convex portion has a strip shape. A semiconductor film 1603 is formed thereover.

【００８７】図１６（Ａ）に示したような形状の半導体
膜１６０３上に、レーザ光を照射する手法を図１６
（Ｂ）に示す。連続発振のレーザを集光し、ビームスポ
ット１６０２を形成する。ここでは、ビームスポット１
６０２は、矩形状とした。A method of irradiating laser light on the semiconductor film 1603 having a shape as shown in FIG.
It shows in (B). A continuous wave laser is focused to form a beam spot 1602. Here, beam spot 1
602 has a rectangular shape.

【００８８】始め、ビームスポットは、１６０２（ｔ
１）の位置にあった。これを図中、白矢印の方向に走査
する。つまり、レーザ走査方向は、短冊状の凸部の長軸
方向に平行な方向とする。こうして、半導体膜１６０３
にレーザ光を照射する。First, the beam spot is 1602 (t
It was in position 1). This is scanned in the direction of the white arrow in the figure. That is, the laser scanning direction is parallel to the long axis direction of the strip-shaped convex portion. Thus, the semiconductor film 1603
Irradiate laser light on.

【００８９】ここで、ビームスポット１６０２の幅と
は、レーザの走査方向と垂直な方向における、ビームス
ポットの長さを意味する。ビームスポット１６０２の幅
を図中、ビーム幅Ｗ_Bで示した。ビーム幅Ｗ_Bは、適宜定
めることができる。Here, the width of the beam spot 1602 means the length of the beam spot in the direction perpendicular to the laser scanning direction. The width of the beam spot 1602 is shown by the beam width W _B in the figure. The beam width W _B can be set appropriately.

【００９０】なお、ビームスポット１６０２が、凸部１
６０１a〜１６０１ｄに照射されるように、ビーム幅Ｗ_B
を設定した。It should be noted that the beam spot 1602 has a convex portion 1
Beam width W _B so that it is irradiated to 601a to 1601d
It was set.

【００９１】また、レーザ光のビームスポットにおける
エネルギー密度は、一般的には完全に均一ではなく、ビ
ームスポット内の位置によりその高さが変わる。ここで
は簡単のため、ビームスポット１６０２中どの点におい
ても、そのエネルギー密度はほぼ均一で、かつ、結晶化
を行う上で十分な値に保たれているとする。The energy density in the beam spot of the laser light is generally not completely uniform, and its height changes depending on the position in the beam spot. Here, for simplification, it is assumed that the energy density is almost uniform at any point in the beam spot 1602 and is maintained at a value sufficient for crystallization.

【００９２】更に、簡単のため、レーザ走査方向は、ビ
ームスポット１６０２の長軸方向に対して、垂直方向で
あるとする。Further, for simplification, the laser scanning direction is assumed to be perpendicular to the major axis direction of the beam spot 1602.

【００９３】図１６（Ｃ）に、図１６（Ｂ）の結晶化に
よって得られた多結晶膜の結晶性を模式的に示す。矩形
状の凸部１６０１a〜１６０１ｄの上面の部分を、領域
Ｇで示す。また、各凸部１６０１a〜１６０１ｄの間の
領域を、領域Ｇ及び領域Iで示す。FIG. 16C schematically shows the crystallinity of the polycrystalline film obtained by the crystallization of FIG. 16B. A region G indicates an upper surface portion of the rectangular convex portions 1601a to 1601d. Further, the regions between the respective convex portions 1601a to 1601d are indicated by regions G and I.

【００９４】領域Ｇでは、（１００）面の配向率が高
く、レーザ走査方向に延在した比較的大きな結晶粒が形
成される。また、領域Iでは、レーザの軌跡のエッジ１
６１５付近に相当するため、粒径の小さな結晶粒が形成
される。In the region G, the orientation ratio of the (100) plane is high, and relatively large crystal grains extending in the laser scanning direction are formed. Also, in region I, edge 1 of the laser trajectory is
Since it corresponds to the vicinity of 615, crystal grains with a small grain size are formed.

【００９５】このように、基板上の凹凸パターン（レリ
ーフ）の形状と、レーザの走査方向を定めることで、結
晶性の向上した領域Ｇが得られる。As described above, by determining the shape of the uneven pattern (relief) on the substrate and the scanning direction of the laser, the region G with improved crystallinity can be obtained.

【００９６】以上が、多結晶膜の第２の作製方法につい
ての説明である。The above is the description of the second method for producing a polycrystalline film.

【００９７】次いで、多結晶膜の第２の作製方法によっ
て得られた、多結晶膜の結晶性の向上した部分に、各チ
ャネル領域を配置する手法について説明する。Next, a method of arranging each channel region in a portion of the polycrystalline film having improved crystallinity obtained by the second manufacturing method of the polycrystalline film will be described.

【００９８】結晶化された半導体膜をパターニングし
て、ＴＦＴのソース領域、ドレイン領域、チャネル領域
となる半導体層（以下、アイランドと表記する）を、形
成する。アイランドをパターニングする際に、半導体膜
中の結晶性が向上した部分が、チャネル領域となる部分
に相当するようにする。The crystallized semiconductor film is patterned to form semiconductor layers (hereinafter referred to as islands) which will be the source region, drain region and channel region of the TFT. When patterning the island, the portion of the semiconductor film with improved crystallinity is made to correspond to the portion to be the channel region.

【００９９】多結晶膜の結晶性の向上した部分に、各チ
ャネル領域を配置する手法についての具体例を示す。図
１６（Ｄ）、図１６（Ｅ）を用いて説明する。A specific example of a method of arranging each channel region in a portion of the polycrystalline film where the crystallinity is improved will be shown. This will be described with reference to FIGS. 16D and 16E.

【０１００】図１６（Ｄ）に、半導体膜１６０３からア
イランド１６０４のパターニングの仕方を示す。なお、
図１６（Ｄ）において、図１６（Ｃ）と同じ部分の説明
は省略する。FIG. 16D shows a method of patterning the island 1604 from the semiconductor film 1603. In addition,
16D, description of the same portions as FIG. 16C is omitted.

【０１０１】図１６（Ｄ）に示すようにパターニングを
行い、アイランド１６０４を形成する。このアイランド
１６０４を用いて駆動ＴＦＴ１６１０を作製した例を図
１６（Ｅ）に示す。Patterning is performed as shown in FIG. 16D to form islands 1604. An example in which a driving TFT 1610 is manufactured using this island 1604 is shown in FIG.

【０１０２】図１６（Ｅ）において、アイランド１６０
４には不純物元素がドープされ、ソース領域、ドレイン
領域等が形成されている。また、アイランド１６０４上
には、ゲート電極１６０６、端子１６０５ａ、１６０５
ｂが形成される。端子１６０５ａと端子１６０５ｂの一
方は、コンタクトホール１６０７によって、アイランド
１６０４のソース領域と接続される。もう一方は、コン
タクトホール１０７によって、アイランド１６０４のド
レイン領域と接続される。また、ゲート電極１０６と重
なったアイランド１６０４の部分が、チャネル領域に相
当する。このチャネル領域は、図１６（Ｄ）中におい
て、領域Ｇの部分に形成する。In FIG. 16E, the island 160
4 is doped with an impurity element to form a source region, a drain region and the like. Further, on the island 1604, a gate electrode 1606, terminals 1605a, 1605 are provided.
b is formed. One of the terminals 1605a and 1605b is connected to the source region of the island 1604 by a contact hole 1607. The other side is connected to the drain region of the island 1604 by the contact hole 107. The portion of the island 1604 that overlaps with the gate electrode 106 corresponds to the channel region. This channel region is formed in a region G in FIG. 16D.

【０１０３】ここで、領域Ｇの結晶性は向上している。
よって、マルチチャネル型ＴＦＴである駆動ＴＦＴ１６
１０のチャネル領域の結晶性を揃えることができる。な
お、各チャネル領域において、キャリアの移動方向がレ
ーザ走査方向と平行になるようにする。Here, the crystallinity of the region G is improved.
Therefore, the driving TFT 16 which is a multi-channel type TFT
The crystallinity of the 10 channel regions can be made uniform. In each channel region, the carrier moving direction is set to be parallel to the laser scanning direction.

【０１０４】なお、図１６では、４つの独立したチャネ
ル領域を有するマルチチャネル型ＴＦＴを作製した例を
示した。しかし、本実施の形態は、任意の数の独立した
チャネル領域を有する駆動ＴＦＴに適用することが可能
である。Note that FIG. 16 shows an example in which a multi-channel TFT having four independent channel regions is manufactured. However, this embodiment can be applied to a driving TFT having an arbitrary number of independent channel regions.

【０１０５】ここまでは、１つの画素の駆動ＴＦＴに注
目して説明を行った。なお、複数の画素それぞれについ
ても同様の手法によって、それぞれ駆動ＴＦＴを作製す
る。Up to this point, the description has been given focusing on the driving TFT of one pixel. A driving TFT is manufactured for each of the plurality of pixels by the same method.

【０１０６】以上が、多結晶膜の結晶性の揃った部分
に、各チャネル領域を配置する手法についての説明であ
る。これで、多結晶膜の第２の作製方法の説明を終わ
る。The above is the description of the method of arranging each channel region in a portion where the crystallinity of the polycrystalline film is uniform. This completes the description of the second method for producing a polycrystalline film.

【０１０７】本発明ではこうして、各画素の駆動ＴＦＴ
それぞれのチャネル領域の結晶性を、揃える（向上させ
る）ことができる。こうして、画素間で駆動ＴＦＴの特
性ばらつきを低減することができる。よって、表示ムラ
が少ない表示装置を提供することができる。Thus, in the present invention, the driving TFT of each pixel is
The crystallinity of each channel region can be made uniform (improved). In this way, it is possible to reduce the characteristic variation of the drive TFT between pixels. Therefore, a display device with less display unevenness can be provided.

【０１０８】本発明の表示装置の作製方法は、絶縁表面
を有する基板上に、半導体膜を成膜し、前記半導体膜を
パターニングし、複数の凸部を有する第１の形状の島状
半導体層を形成し、連続発振のレーザ光を集光して、照
射面における断面形状が線状となるレーザ光を、前記複
数の凸部の頂角を形成する辺と交差する１方向に走査
し、前記第１の形状の島状半導体層を結晶化させ、前記
結晶化させた第１の形状の島状半導体層から、前記複数
の凸部の先端それぞれより前記１方向に位置する複数の
第１の領域を含み、且つ、前記複数の第１の領域を並列
に接続する第２の領域と第３の領域とを含む、第２の形
状の島状半導体層をパターニング形成し、前記複数の第
１の領域と絶縁膜を介して交差するゲート電極を形成
し、前記第２の領域及び前記第３の領域に、不純物元素
を添加して、ソース領域及びドレイン領域を形成してＴ
ＦＴを作製することを特徴としている。According to the method for manufacturing a display device of the present invention, a semiconductor film is formed on a substrate having an insulating surface, the semiconductor film is patterned, and a first shape island-shaped semiconductor layer having a plurality of convex portions is formed. Is formed, the continuous wave laser light is condensed, and the laser light having a linear cross-sectional shape on the irradiation surface is scanned in one direction intersecting with the side forming the apex angle of the plurality of convex portions, The first shape island-shaped semiconductor layer is crystallized, and a plurality of first positions located in the one direction are respectively formed from the crystallized first shape island-shaped semiconductor layer from the tips of the plurality of convex portions. A second shape island-shaped semiconductor layer including a second region and a third region which connect the plurality of first regions in parallel to each other, and the plurality of first regions are patterned. Forming a gate electrode that intersects with the first region through the insulating film, It said third region, by adding an impurity element, to form a source region and a drain region T
The feature is that an FT is manufactured.

【０１０９】本発明の表示装置の作製方法は、ストライ
プ状の複数の凸部を有する絶縁表面を形成し、前記絶縁
表面上に、半導体膜を成膜して、前記半導体膜を凹凸を
有する形状とし、連続発振のレーザ光を集光して、照射
面における断面形状が線状となるレーザ光を、前記半導
体膜上において、前記複数の凸部に沿った方向に走査
し、前記半導体膜を結晶化させ、前記結晶化させた半導
体膜から、複数の平坦な第１の領域を含み、且つ、前記
平坦な領域を並列に接続する第２の領域と第３の領域と
を含む、島状半導体層をパターニング形成し、前記複数
の第１の領域と絶縁膜を介して交差するゲート電極を形
成し、前記第２の領域及び前記第３の領域に、不純物元
素を添加して、ソース領域及びドレイン領域を形成して
ＴＦＴを作製することを特徴としている。According to the method for manufacturing a display device of the present invention, an insulating surface having a plurality of stripe-shaped convex portions is formed, a semiconductor film is formed on the insulating surface, and the semiconductor film has a shape having unevenness. And condensing continuous wave laser light, and scanning the semiconductor film with laser light having a linear cross-sectional shape on the irradiation surface in the direction along the plurality of convex portions, An island shape that is crystallized and that includes a plurality of flat first regions from the crystallized semiconductor film and that includes a second region and a third region that connect the flat regions in parallel. A semiconductor layer is patterned to form a gate electrode that intersects the plurality of first regions with an insulating film interposed therebetween, and an impurity element is added to the second region and the third region to form a source region. And forming a drain region to form a TFT. It is characterized in.

【０１１０】[0110]

【発明の実施の形態】（実施の形態１）本実施の形態で
は、多結晶膜の第１の作製方法を用いて駆動ＴＦＴを作
製する場合の説明を行う。特に、サブアイランドの形成
の手法、レーザアニ−ルの手法、アイランドの形成の手
法に関する詳細な説明をする。BEST MODE FOR CARRYING OUT THE INVENTION (Embodiment Mode 1) In this embodiment mode, description is made on a case where a driving TFT is manufactured using a first manufacturing method of a polycrystalline film. In particular, a detailed description will be given of a method of forming a sub-island, a method of laser annealing, and a method of forming an island.

【０１１１】まず、その概要を述べる。First, the outline will be described.

【０１１２】半導体膜をパターニングし、サブアイラン
ドを形成する。ここで、サブアイランドが形成された位
置に合せて、レーザの照射位置を制御する必要がある。
そこで、サブアイランドのパターニングと同時に、マー
カを作製する。このマーカによって、レーザの照射位置
を合せる。The semiconductor film is patterned to form sub islands. Here, it is necessary to control the laser irradiation position in accordance with the position where the sub-island is formed.
Therefore, at the same time as patterning the sub-island, a marker is produced. The irradiation position of the laser is adjusted by this marker.

【０１１３】また、サブアイランドの形状は、レーザの
走査方向、駆動ＴＦＴのチャネル領域の配置を考慮し定
める。The shape of the sub-island is determined in consideration of the laser scanning direction and the arrangement of the channel region of the driving TFT.

【０１１４】以上が、本実施の形態の概要である。以下
に、サブアイランドの形成の手法及びレーザの位置合わ
せ用のマーカの作製方法について説明する。その後、レ
ーザの照射方法について説明する。The above is the outline of the present embodiment. Hereinafter, a method of forming a sub-island and a method of manufacturing a marker for laser alignment will be described. Then, the laser irradiation method will be described.

【０１１５】始めに、サブアイランドの形成の手法及び
レーザの位置合せ用のマーカの作製方法について説明す
る。説明には、図２を用いる。First, a method for forming a sub-island and a method for producing a marker for laser alignment will be described. FIG. 2 is used for the description.

【０１１６】図２（Ａ）に示すように、絶縁表面を有す
る基板２００上に、半導体膜２０１を形成する。半導体
膜は、非晶質半導体膜であっても良いし、微結晶半導体
膜、結晶性半導体膜であっても良い。次いで、図２
（Ｂ）に示すように、半導体膜２０１をパターニング
し、サブアイランド１０１とマーカを作製する。As shown in FIG. 2A, a semiconductor film 201 is formed on a substrate 200 having an insulating surface. The semiconductor film may be an amorphous semiconductor film, a microcrystalline semiconductor film, or a crystalline semiconductor film. Then, FIG.
As shown in (B), the semiconductor film 201 is patterned to form the sub-island 101 and the marker.

【０１１７】このようにして作製するサブアイランドの
形状の定め方について説明する。サブアイランドの形状
は、レーザの走査方向、駆動ＴＦＴのチャネル領域の配
置を考慮し定める。説明には、図２（Ｃ）を用いる。A method of determining the shape of the sub-island thus manufactured will be described. The shape of the sub-island is determined in consideration of the laser scanning direction and the arrangement of the channel region of the driving TFT. 2C is used for the description.

【０１１８】図２（Ｃ）に示すレーザ走査方向に、レー
ザアニ−ルされるサブアイランド１０１は、複数の結晶
化開始点２０３ａ〜２０３ｄを有する。In the laser scanning direction shown in FIG. 2C, the laser-annealed sub-island 101 has a plurality of crystallization start points 203a to 203d.

【０１１９】結晶化開始点２０３ａ〜２０３ｄとは、サ
ブアイランド１０１を、サブアイランド１０１が形成さ
れた基板に垂直な方向からみた場合の、サブアイランド
１０１の凸部の先端に相当する。The crystallization start points 203a to 203d correspond to the tips of the convex portions of the sub-island 101 when the sub-island 101 is viewed from the direction perpendicular to the substrate on which the sub-island 101 is formed.

【０１２０】これらの結晶化開始点は、レーザ走査方向
に対してほぼ垂直方向に並んでいる。なお、図２では、
４つの結晶化開始点を有するサブアイランドを例として
示したが、これに限定されない。本発明には、任意の数
の結晶化開始点を有するサブアイランドを適用すること
ができる。These crystallization starting points are arranged substantially perpendicular to the laser scanning direction. In addition, in FIG.
Although a sub-island having four crystallization starting points is shown as an example, the present invention is not limited to this. Sub-islands with any number of crystallization initiation points can be applied to the present invention.

【０１２１】ここで、レーザアニ−ルされたサブアイラ
ンド内の結晶性について説明する。なお、図２（Ｃ）に
おいて、サブアイランドの幅Ｗｓは、ビーム幅Ｗ_Bより
小さいとする。こうして、サブアイランド１０１全体
に、所定のエネルギー密度でレーザを照射する場合を想
定する。Here, the crystallinity in the laser-annealed sub-island will be described. Note that in FIG. 2C, the width Ws of the sub-island is smaller than the beam width W _B. In this way, it is assumed that the entire sub-island 101 is irradiated with laser light at a predetermined energy density.

【０１２２】各結晶化開始点２０３ａ〜２０３ｄからの
レーザ走査経路上付近（以下、大粒径結晶形成領域と表
記する）には、結晶粒が比較的大きく、配向の揃った結
晶粒が形成される。一方、各結晶化開始点２０３ａ〜２
０３ｄからのレーザ走査経路上から離れた部分では、比
較的結晶粒が小さく、配向も揃っていない。In the vicinity of the laser scanning path from each of the crystallization starting points 203a to 203d (hereinafter referred to as a large grain crystal forming region), crystal grains having a relatively large size and uniform orientation are formed. It On the other hand, each crystallization start point 203a-2
In the portion away from the laser scanning path from 03d, the crystal grains are relatively small and the orientation is not uniform.

【０１２３】この大粒径形成領域に、マルチチャネル型
である駆動ＴＦＴの各チャネル領域が配置されるように
アイランド１０４をパターニングする。また、各チャネ
ル領域において、キャリアの移動方向がレーザ走査方向
と平行になるようにする。The island 104 is patterned so that the channel regions of the multi-channel drive TFT are arranged in the large grain size forming region. Further, in each channel region, the carrier moving direction is set to be parallel to the laser scanning direction.

【０１２４】なお、結晶化開始点２０３ａ〜２０３ｄそ
れぞれに対応する、サブアイランドの凸部の角度θを、
１８０度以下とする必要がある。こうして、結晶化開始
点２０３ａ〜２０３ｄから順に、レーザが照射されるよ
うにする。角度θは、好ましくは、６０度以上１２０度
未満とする。The angle θ of the convex portion of the sub-island corresponding to each of the crystallization start points 203a to 203d is
It must be 180 degrees or less. In this way, laser irradiation is performed in order from the crystallization start points 203a to 203d. The angle θ is preferably 60 degrees or more and less than 120 degrees.

【０１２５】ここで、駆動ＴＦＴの各チャネル領域のチ
ャネル幅をＷｓｔとする。また、サブアイランド１０１
において、各結晶化開始点２０３ａ〜２０３ｄに対して
最も窪んでいる点をＰとする。点Ｐ間、または点Ｐとサ
ブアイランド１０１のエッジとの間の距離を、全て同じ
幅Ｗｓｓとする。ＷｓｔとＷｓｓとの比は設計者が適宜
設定することができる。なお、３Ｗ_ST≒Ｗ_SSとするのが
望ましい。Here, the channel width of each channel region of the driving TFT is Wst. Also, sub island 101
In the above, P is the most depressed point with respect to each of the crystallization start points 203a to 203d. The distances between the points P or between the points P and the edges of the sub-islands 101 are all set to the same width Wss. The ratio of Wst and Wss can be appropriately set by the designer. It is desirable that 3W _ST ≈W _SS .

【０１２６】ここで、マルチチャネル型ＴＦＴである駆
動ＴＦＴの実効チャネル幅は、Ｗｓｔの４倍となる。な
お、一般にｎ（ｎは自然数）個の結晶化開始点を有する
サブアイランドでは、実効チャネル幅はＷｓｔのｎ倍と
なる。Here, the effective channel width of the driving TFT, which is a multi-channel type TFT, is four times Wst. Note that generally, in a sub-island having n (n is a natural number) crystallization start points, the effective channel width is n times Wst.

【０１２７】以上が、サブアイランドの形状の定め方に
ついて説明であった。これで、サブアイランドの形成の
手法及びレーザの位置合せ用のマーカの作製方法につい
て説明を終わる。The above is the description of how to determine the shape of the sub-island. This is the end of the description of the method of forming the sub-islands and the method of manufacturing the marker for laser alignment.

【０１２８】次いで、レーザの照射方法について説明す
る。始めに、レーザの種類及びレーザ光を集光して形成
するビームスポットの形状について説明する。その後、
ビームスポットの走査方法について説明する。Next, the laser irradiation method will be described. First, the type of laser and the shape of the beam spot formed by condensing the laser light will be described. afterwards,
A beam spot scanning method will be described.

【０１２９】始めに、レーザの種類及びレーザ光を集光
して形成するビームスポットの形状について説明する。
説明には、図３を用いる。First, the type of laser and the shape of the beam spot formed by converging the laser light will be described.
FIG. 3 is used for the description.

【０１３０】始めに、サブアイランド１０１にレーザを
照射する手法について説明する。説明には、図３（A）
を用いる。レーザ３１０から出力された光は、光学系３
１１を介して、集光される。こうして、ビームスポット
３１２が形成される。ビームスポット３１２を走査する
ことによって、レーザが基板３００上に形成されたサブ
アイランド１０１に照射される。First, a method of irradiating the sub-island 101 with a laser will be described. For the explanation, see Fig. 3 (A).
To use. The light output from the laser 310 is the optical system 3
It is condensed via 11. Thus, the beam spot 312 is formed. By scanning the beam spot 312, the laser is applied to the sub-island 101 formed on the substrate 300.

【０１３１】なお、レーザ３１０としては、連続発振の
レーザを用いる。例えば、ＹＡＧレーザ、ＹＶＯ₄レー
ザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、
ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サフ
ァイアレーザまたはＮｄ:ＹＶＯ₄レーザから選ばれた一
種または複数種を用いることができる。具体的には、Ｎ
ｄ:ＹＶＯ₄レーザ（基本波１０６４[nm]）の第２高調波
（５３２[nm]）や第３高調波（３５５[nm]）を用いるこ
とができる。A continuous wave laser is used as the laser 310. For example, YAG laser, YVO ₄ laser, YLF laser, YAlO ₃ laser, glass laser,
One or more selected from ruby laser, alexandride laser, Ti: sapphire laser or Nd: YVO ₄ laser can be used. Specifically, N
The second harmonic (532 [nm]) or the third harmonic (355 [nm]) of the d: YVO ₄ laser (fundamental wave 1064 [nm]) can be used.

【０１３２】ビームスポット３１２が移動した軌跡を、
図中、斜線で示す。この軌跡のエッジ部分を、３０３で
示す。この軌跡の部分に配置されたサブアイランド１０
１に、レーザが照射される。The locus of movement of the beam spot 312 is
In the figure, it is indicated by diagonal lines. The edge portion of this locus is indicated by 303. Sub-island 10 located in this locus
1, the laser is irradiated.

【０１３３】次いで、ビームスポット３１２の形状につ
いて説明する。ビームスポット３１２は、光学系３１１
によって、任意の形状とすることが出来る。例えば、矩
形状、線状等、楕円状とすることが出来る。Next, the shape of the beam spot 312 will be described. The beam spot 312 is an optical system 311.
Can have any shape. For example, the shape may be elliptical, such as rectangular or linear.

【０１３４】ここで、ビームスポット３１２内のエネル
ギー分布について説明する。図３（Ｂ）に、ビームスポ
ット３１２の長軸方向のエネルギー分布を示す。図３
（A）及び図３（Ｂ）中、ビームスポット３１２の長軸
方向を、ｙで示す。Here, the energy distribution in the beam spot 312 will be described. FIG. 3B shows the energy distribution of the beam spot 312 in the long axis direction. Figure 3
3A and 3B, the major axis direction of the beam spot 312 is indicated by y.

【０１３５】一般に、ビームスポットの中心O部分で
は、エネルギー密度が高い。また、ビームスポットの周
辺部分では、エネルギー密度が小さくなる。サブアイラ
ンド１０１を構成する半導体膜の結晶化を行うのに必要
なエネルギー密度を、E_minと表記する。つまり、ビーム
幅Ｗ_Bに対して、幅Ｗ_BEの部分のみが、サブアイランド
１０１を十分に結晶化することが可能であるとする。Generally, the energy density is high at the center O of the beam spot. Further, the energy density becomes small in the peripheral portion of the beam spot. The energy density required to crystallize the semiconductor film forming the sub-island 101 is referred to as E _min . That is, it is assumed that only the portion having the width W _BE with respect to the beam width W _B can sufficiently crystallize the sub-island 101.

【０１３６】そこで、ビームスポット３１２の周辺のエ
ネルギー密度が小さな部分を、スリットによって遮って
もよい。Therefore, a portion having a small energy density around the beam spot 312 may be blocked by a slit.

【０１３７】図３（Ｃ）にスリットを用いる際の構成に
ついて説明する。光学系３１１から出力された光を、ス
リット３１４を介して、サブアイランド１０１に照射す
る。このとき、ビーム幅をＷ_BEで示した。なお実際に
は、基板３００上に照射されるビームスポット３１２の
幅は、スリットを通過した後の光の回り込みによって、
スリットの幅より若干大きくなっている。A structure in which a slit is used will be described with reference to FIG. The sub-island 101 is irradiated with the light output from the optical system 311 through the slit 314. At this time, the beam width is shown by W _BE . Note that in practice, the width of the beam spot 312 irradiated on the substrate 300 is determined by the wraparound of light after passing through the slit.
It is slightly larger than the width of the slit.

【０１３８】なお、スリットの大きさは、ビームスポッ
ト形状及びビームスポット内のエネルギー密度の分布に
応じて、適宜設定することが可能である。The size of the slit can be appropriately set according to the beam spot shape and the energy density distribution in the beam spot.

【０１３９】次に、ビームスポットの走査方法について
説明する。説明には、図４を用いる。Next, a beam spot scanning method will be described. FIG. 4 is used for the description.

【０１４０】基板４００上に、全ての画素に対応する複
数のサブアイランド４０１が形成されている。これら複
数のサブアイランド４０１それぞれより、１画素の駆動
ＴＦＴが形成されるものとする。なお実際には、画素を
構成するその他の素子も、同じサブアイランドを用いて
形成することが可能である。A plurality of sub-islands 401 corresponding to all the pixels are formed on the substrate 400. A driving TFT for one pixel is formed from each of the plurality of sub-islands 401. Note that, in reality, other elements forming the pixel can be formed using the same sub-island.

【０１４１】複数のサブアイランド４０１に、レーザを
照射する手法について説明する。図３に示した手法でビ
ームスポット４４４を形成する。ビームスポット４４４
を、走査することによって、サブアイランド４０１にレ
ーザを照射する。A method of irradiating the plurality of sub-islands 401 with laser will be described. The beam spot 444 is formed by the method shown in FIG. Beam spot 444
By scanning, the sub-island 401 is irradiated with the laser.

【０１４２】ここで、ビーム幅Ｗ_Bは、一般に基板４０
０の幅より狭い。よって、複数のサブアイランドにレー
ザを照射するためには、ビームスポットを複数回走査す
る必要がある。Here, the beam width W _B is generally set to the substrate 40.
Narrower than 0 width. Therefore, in order to irradiate the laser on the plurality of sub-islands, it is necessary to scan the beam spot a plurality of times.

【０１４３】複数のサブアイランドの配置と、レーザの
走査方法の関係の例を図４（A）〜図４（Ｃ）に示す。An example of the relationship between the arrangement of a plurality of sub-islands and the laser scanning method is shown in FIGS. 4 (A) to 4 (C).

【０１４４】まず、レーザの基本的な走査方法について
説明する。First, a basic laser scanning method will be described.

【０１４５】ビームスポット４４４は、始め４４４（ｔ
１）の位置にあるとする。この位置からビームスポット
４４４を、図中、白矢印の方向（レーザ走査方向）に、
基板を走査する。基板４００の端から端まで走査する。
以下、この走査を、スキャンと呼ぶことにする。こうし
て、４４４（ｔ２）の位置まで走査される。次いで、ビ
ームスポット４４４を距離ｄずらす。ビームスポット４
４４をｄだけずらす方向は、レーザ走査方向に対して垂
直な方向とすることが出来る。図４（A）において、こ
の間隔ｄをピッチと表記する。The beam spot 444 begins with 444 (t
It is assumed to be in position 1). From this position, the beam spot 444 is moved in the direction of the white arrow (laser scanning direction) in the figure.
Scan the substrate. Scan across the substrate 400.
Hereinafter, this scanning will be referred to as scanning. In this way, the scanning is performed up to the position of 444 (t2). Next, the beam spot 444 is displaced by the distance d. Beam spot 4
The direction in which 44 is shifted by d can be a direction perpendicular to the laser scanning direction. In FIG. 4A, this interval d is referred to as a pitch.

【０１４６】ここでは、ピッチｄは、ビーム幅Ｗ_B以上
に設定されている。Here, the pitch d is set to be not less than the beam width W _B.

【０１４７】こうして、ビームスポット４４４を（ｔ
３）の位置まで走査する。この後、図中、白矢印の方向
（レーザ走査方向）に基板４００の端から端までビーム
スポット４４４を走査（スキャン）する。こうして、４
４４（ｔ４）の位置まで走査される。この際の走査方向
は、４４４（ｔ１）から４４４（ｔ２）への走査方向に
対して逆の方向となっている。同様の動作を繰り返し、
レーザを、基板４００全体に照射することができる。Thus, the beam spot 444 is changed to (t
Scan to position 3). Thereafter, in the figure, the beam spot 444 is scanned from end to end in the direction of the white arrow (laser scanning direction). Thus 4
The scanning is performed up to the position of 44 (t4). The scanning direction at this time is opposite to the scanning direction from 444 (t1) to 444 (t2). Repeat the same operation,
A laser can be applied to the entire substrate 400.

【０１４８】なお、基板４００を移動させることによっ
て、相対的にビームスポット４４４を移動させ、レーザ
を走査しても良い。なお、基板４００は移動させず、光
学系によってビームスポット４４４を走査する手法を用
いてもよい。The beam spot 444 may be relatively moved by moving the substrate 400 to scan with the laser. Note that a method of scanning the beam spot 444 with an optical system without moving the substrate 400 may be used.

【０１４９】ここで、レーザ走査方向が逆になれば、サ
ブアイランドの形状もそれに合わせて変化させる必要が
ある。ただし、レーザ走査方向から見たサブアイランド
の形状は、全ての画素に対応するサブアイランドに対し
て、同様となるようにする。また、これらのサブアイラ
ンドそれぞれにおいて、アイランドをパターニングする
手法も、サブアイランドの形状に対して、同様となるよ
うにする。Here, if the laser scanning direction is reversed, it is necessary to change the shape of the sub-island accordingly. However, the shape of the sub-islands as viewed from the laser scanning direction should be the same for the sub-islands corresponding to all pixels. In addition, the method of patterning the islands in each of these sub-islands should be similar to the shape of the sub-islands.

【０１５０】以上がレーザの基本的な走査方法である。The above is the basic scanning method of the laser.

【０１５１】次いで、レーザを走査する手法において、
その走査方法の例を示す。Next, in the method of scanning the laser,
An example of the scanning method will be shown.

【０１５２】図４（A）では、１スキャンによって、サ
ブアイランドの１列にレーザが照射される手法を示す。
この手法では、レーザの走査方向に対して垂直な方向に
隣り合うサブアイランドでは、レーザ走査方向が異な
る。そのため、レーザの走査方向に対して垂直な方向に
隣り合うサブアイランド間では、サブアイランドの形状
が異なる。FIG. 4A shows a method of irradiating a single row of sub-islands with a laser beam by one scan.
In this method, the laser scanning directions are different in the sub-islands that are adjacent to each other in the direction perpendicular to the laser scanning direction. Therefore, the shape of the sub-island differs between the sub-islands that are adjacent to each other in the direction perpendicular to the laser scanning direction.

【０１５３】図４（Ｂ）では、１スキャンによって、サ
ブアイランドの２列分に、レーザが照射される手法を示
す。この手法では、サブアイランド２列毎に、レーザ走
査方向が異なる。そのため、サブアイランド２列毎で
は、サブアイランドの形状が異なる。FIG. 4B shows a method of irradiating two rows of sub-islands with laser light by one scan. In this method, the laser scanning direction is different for every two rows of sub-islands. Therefore, the shape of the sub-island differs for every two rows of sub-islands.

【０１５４】ここで、軌跡のエッジ部分が、サブアイラ
ンド１０１中を横切らないようにする必要がある。特
に、サブアイランド１０１中、アイランドが形成される
部分を横切らないようにする必要がある。これは、軌跡
のエッジ部分では、粒径の小さな結晶粒が形成され、ま
た、粒界の界面に沿って、突起した部分（リッジ）が生
じるためである。これを考慮し、ビーム幅Ｗ_B及びレー
ザの走査経路を設定する。Here, it is necessary that the edge portion of the locus does not cross the sub-island 101. In particular, in the sub-island 101, it is necessary not to cross the portion where the island is formed. This is because a crystal grain having a small grain size is formed at the edge portion of the locus, and a protruding portion (ridge) is formed along the boundary of the grain boundary. In consideration of this, the beam width W _B and the laser scanning path are set.

【０１５５】以上で、ビームスポットの走査方法につい
て説明を終わる。This is the end of the description of the beam spot scanning method.

【０１５６】本発明は、上記構成によって、特性の揃っ
た駆動ＴＦＴを形成することができる。According to the present invention, the driving TFT having the uniform characteristics can be formed by the above structure.

【０１５７】（実施の形態２）本実施の形態では、画素
を作製した例について、詳細に説明する。(Embodiment Mode 2) In this embodiment mode, an example of manufacturing a pixel will be described in detail.

【０１５８】説明には、図５を用いる。FIG. 5 is used for the explanation.

【０１５９】ここで、画素の基本構成としては、従来の
技術において図６（Ｂ）で示した構成と同様である。図
５中、図６（Ｂ）と同じ部分は同じ符号を用いて示す。Here, the basic structure of the pixel is the same as the structure shown in FIG. 6B in the prior art. In FIG. 5, the same parts as those in FIG. 6B are denoted by the same reference numerals.

【０１６０】また、画素を構成するＴＦＴの有する多結
晶膜は、半導体膜をパターニングし、第１の形状の島状
半導体層（サブアイランド）を作製した後、連続発振の
レーザを用いたレーザアニールによって結晶化を行う手
法（多結晶膜の第１の作製方法）で作製する場合を例に
挙げる。The polycrystalline film of the TFT which constitutes the pixel is formed by patterning the semiconductor film to form the island-shaped semiconductor layer (sub-island) having the first shape, and then performing laser annealing using a continuous wave laser. As an example, a case of manufacturing by a method of crystallizing by (first manufacturing method of polycrystalline film) will be described.

【０１６１】図５（A）に示すように、画素５００を形
成する領域に、サブアイランド５０１を形成する。サブ
アイランド５０１は、複数の結晶化開始点５５５を有す
る。なお、図５では、４つの結晶化開始点を有するサブ
アイランドを例として示したが、これに限定されない。
任意の数の結晶化開始点を有するサブアイランドを適用
することができる。As shown in FIG. 5A, a sub-island 501 is formed in a region where the pixel 500 is formed. The sub-island 501 has a plurality of crystallization start points 555. Note that FIG. 5 shows a sub-island having four crystallization start points as an example, but the present invention is not limited to this.
Sub-islands with any number of crystallization initiation points can be applied.

【０１６２】サブアイランド５０１に対して、図中白矢
印の方向にレーザを走査しレーザアニールする。こうし
てサブアイランド５０１の結晶化を行う。The sub-island 501 is scanned with a laser in the direction of the white arrow in the figure and laser-annealed. In this way, the sub-island 501 is crystallized.

【０１６３】次いで、図５（Ｂ）に示すように、結晶化
したサブアイランドより、アイランド５０２a、５０２
ｂ、５０３ｃをパターニングする。Then, as shown in FIG. 5B, the islands 502a and 502 are separated from the crystallized sub-islands.
b and 503c are patterned.

【０１６４】ここで、アイランド５０２aによって、駆
動ＴＦＴ５０６のソース領域、ドレイン領域、チャネル
領域が形成される。サブアイランド５０１の形成の手
法、レーザアニ−ルの手法、アイランド５０２aの形成
の手法は、実施の形態１に従って行うことができるの
で、ここでは説明は省略する。Here, the island 502a forms a source region, a drain region, and a channel region of the driving TFT 506. Since the method of forming the sub-island 501, the method of laser annealing, and the method of forming the island 502a can be performed according to the first embodiment, the description thereof is omitted here.

【０１６５】また、アイランド５０２ｂによって、選択
ＴＦＴ５０７のソース領域、ドレイン領域、チャネル領
域が形成される。選択ＴＦＴ５０７は、単なるスイッチ
として動作する。そのため、選択ＴＦＴ５０７の画素間
での特性ばらつきは、駆動ＴＦＴ５０６ほど問題となら
ない。そこで、アイランド５０２ｂは、サブアイランド
５０１中、任意の位置に形成することができる。The island 502b forms a source region, a drain region, and a channel region of the selection TFT 507. The selection TFT 507 operates as a simple switch. Therefore, the characteristic variation between the pixels of the selection TFT 507 does not pose a problem as much as the driving TFT 506. Therefore, the island 502b can be formed at any position in the sub-island 501.

【０１６６】アイランド５０２ｃによって、保持容量５
０８の一方の電極が形成される。よって、アイランド５
０２ｃの結晶性も、画素間で揃える必要が特にない。The storage capacitor 5 is formed by the island 502c.
One electrode of No. 08 is formed. Therefore, island 5
The crystallinity of 02c does not have to be the same between pixels.

【０１６７】そのため、アイランド５０２aは、アイラ
ンド５０２ｂ、５０２ｃに対して、サブアイランド５０
１中で、結晶化開始点５５５に近い部分に配置するのが
望ましい。これは、結晶化開始点からのレーザ走査経路
上付近の領域の中でも、結晶化開始点５０１から近い点
の方が、結晶性が揃っているためである。Therefore, the island 502a is different from the islands 502b and 502c in the sub-island 50.
It is desirable to dispose it in a portion close to the crystallization starting point 555 in the first example. This is because the crystallinity is more uniform at the point closer to the crystallization start point 501 among the regions on the laser scanning path from the crystallization start point.

【０１６８】図５（Ｃ）に、アイランド５０２a、５０
２ｂ、５０３ｃより画素を形成した例を示す。なお、図
５（Ｃ）では、各画素に配置される発光素子５０９とし
て、その陽極または陰極のうち、駆動ＴＦＴ５０６のソ
ース端子またはドレイン端子と接続されている側の電極
５５９のみを示す。In FIG. 5C, the islands 502a and 502a are formed.
An example is shown in which pixels are formed from 2b and 503c. Note that in FIG. 5C, as the light-emitting element 509 arranged in each pixel, only the electrode 559 of the anode or the cathode connected to the source terminal or the drain terminal of the driving TFT 506 is shown.

【０１６９】ここで、アイランド上には、５５１で示す
部分は、各ＴＦＴ（選択ＴＦＴ５０７及び駆動ＴＦＴ５
０７）のゲート電極を形成する導電層である。また、５
５２で示す部分は、５５１とは異なる層に形成された導
電層である。５５３は、画素５００が有する発光素子５
０９の一方の電極を形成する導電層である。またこれら
の層は、コンタクトホール５５０によって、電気的に接
続される。On the island, the portion indicated by 551 is the TFT (selection TFT 507 and drive TFT 5).
07) is a conductive layer forming a gate electrode. Also, 5
The portion indicated by 52 is a conductive layer formed in a layer different from 551. Reference numeral 553 denotes a light emitting element 5 included in the pixel 500.
09 is a conductive layer that forms one electrode. Further, these layers are electrically connected to each other by a contact hole 550.

【０１７０】アイランド５０２a、５０２ｂ、５０２ｃ
には、不純物元素のドーピングが行われる。また導電層
５５１によって、駆動ＴＦＴ５０７のゲート電極、選択
ＴＦＴ５０７のゲート電極、走査線５０３、保持容量５
０８の一方の電極等が形成される。配線層５５２によっ
て、信号線５０４、電源線５０５、選択ＴＦＴ５０７の
ソース端子及びドレイン端子、駆動ＴＦＴ５０６のソー
ス端子及びドレイン端子等が形成される。また、導電層
５５３によって、発光素子５０９の一方の電極５５９が
形成される。Islands 502a, 502b, 502c
Is doped with an impurity element. In addition, the conductive layer 551 allows the gate electrode of the driving TFT 507, the gate electrode of the selection TFT 507, the scanning line 503, and the storage capacitor 5.
One electrode of No. 08 and the like are formed. The wiring layer 552 forms a signal line 504, a power supply line 505, a source terminal and a drain terminal of the selection TFT 507, a source terminal and a drain terminal of the driving TFT 506, and the like. Further, the conductive layer 553 forms one electrode 559 of the light-emitting element 509.

【０１７１】このように形成した画素５００の点A〜点
A'間、点Ｂ〜点Ｂ'間、点Ｃ〜点Ｃ'間の断面図を、それ
ぞれ図５（Ｄ）、図５（E）、図５（Ｆ）に示す。The points A to A of the pixel 500 formed in this way
Cross-sectional views between A ′, between points B and B ′, and between points C and C ′ are shown in FIGS. 5D, 5E, and 5F, respectively.

【０１７２】図５（Ｄ）において、図５（Ｃ）における
点A〜点A'間の断面図を示す。駆動ＴＦＴ５０６は、絶
縁表面を有する基板５６０上に、複数の独立したチャネ
ル領域５１０a〜５１０ｄを有する。これらのチャネル
領域５１０a〜５１０ｄは、アイランド５０２aの一部に
相当する。これらのチャネル領域５１０a〜５１０ｄ上
には、ゲート絶縁膜５１１が形成される。その上に、配
線層５５２によって、駆動ＴＦＴ５０６のゲート電極５
１２が形成される。また、駆動ＴＦＴ５０６のゲート電
極５１２を形成すると同時に、走査線５０３も形成され
る。その上に、層間絶縁膜５１３が形成される。さらに
その上に、導電層５５２によって配線５１４が形成され
る。配線５１４は、駆動ＴＦＴ５０６のソース端子また
はドレイン端子の一部に相当する。また、導電層５０９
によって、発光素子の一方の電極５５９が形成される。FIG. 5D shows a sectional view between points A and A'in FIG. 5C. The driving TFT 506 has a plurality of independent channel regions 510a to 510d on a substrate 560 having an insulating surface. These channel regions 510a to 510d correspond to a part of the island 502a. A gate insulating film 511 is formed on these channel regions 510a to 510d. On top of that, the gate electrode 5 of the driving TFT 506 is formed by the wiring layer 552.
12 is formed. Further, at the same time as forming the gate electrode 512 of the driving TFT 506, the scanning line 503 is also formed. An interlayer insulating film 513 is formed thereon. Further, a wiring 514 is formed thereover by the conductive layer 552. The wiring 514 corresponds to part of a source terminal or a drain terminal of the driving TFT 506. In addition, the conductive layer 509
Thus, one electrode 559 of the light emitting element is formed.

【０１７３】図５（E）において、図５（Ｃ）における
点Ｂ〜点Ｂ'間の断面図を示す。なお、図５（Ｄ）と同
じ部分は同じ符号を用いて示し、説明は省略する。FIG. 5E shows a sectional view taken along the line B-B 'in FIG. 5C. Note that the same portions as those in FIG. 5D are denoted by the same reference numerals and description thereof is omitted.

【０１７４】駆動ＴＦＴ５０６を形成するアイランド５
０２aには、チャネル領域５１５aと、ソース領域とドレ
イン領域に相当する、不純物領域５１５ｂと不純物領域
５１５ｃが形成される。また駆動ＴＦＴ５０６は、不純
物領域５１５ｂに接続される端子５１４と、不純物領域
５１５ｃに接続される端子５１８とを有する。端子５１
４と端子５１８の一方は、駆動ＴＦＴ５０６のソース端
子に相当する。もう一方は、ドレイン端子に相当する。
駆動ＴＦＴ５０６のソース端子またはドレイン端子の一
方の端子５１８は、発光素子の電極５５９と接続されて
いる。また、端子５１４は、電源線５０５に接続されて
いる。Island 5 forming drive TFT 506
A channel region 515a and impurity regions 515b and 515c corresponding to the source region and the drain region are formed in 02a. The driving TFT 506 has a terminal 514 connected to the impurity region 515b and a terminal 518 connected to the impurity region 515c. Terminal 51
One of 4 and the terminal 518 corresponds to the source terminal of the driving TFT 506. The other corresponds to the drain terminal.
One of the source terminal and the drain terminal 518 of the driving TFT 506 is connected to the electrode 559 of the light emitting element. Further, the terminal 514 is connected to the power supply line 505.

【０１７５】保持容量５０８は、アイランド５０２ｃ
と、配線層５５１で形成された電極５１７を２つの電極
として、電極間にゲート絶縁膜５１１を挟んだ構造の容
量素子である。また、配線５０４は、信号線である。The storage capacitor 508 is the island 502c.
And the electrode 517 formed of the wiring layer 551 is used as two electrodes, and the gate insulating film 511 is sandwiched between the electrodes. The wiring 504 is a signal line.

【０１７６】図５（Ｆ）において、図５（Ｃ）における
点Ｃ〜点Ｃ'間の断面図を示す。なお、図５（Ｄ）及び
図５（E）と同じ部分は同じ符号を用いて示し、説明は
省略する。FIG. 5F shows a sectional view between points C and C ′ in FIG. 5C. Note that the same portions as those in FIGS. 5D and 5E are denoted by the same reference numerals, and description thereof is omitted.

【０１７７】選択ＴＦＴ５０７を形成するアイランド５
０２ｂには、チャネル領域５１９aと、ソース領域とド
レイン領域に相当する、不純物領域５１９ｂと不純物領
域５１９ｃが形成される。また選択ＴＦＴ５０７は、不
純物領域５１９ｂに接続される端子５６４と、不純物領
域５１９ｃに接続される端子５２０とを有する。端子５
６４と端子５２０の一方は、選択ＴＦＴ５０７のソース
端子に相当する。もう一方は、ドレイン端子に相当す
る。選択ＴＦＴ５０７のソース端子またはドレイン端子
の一方の端子５２０は、保持容量５０８の一方の電極５
１７と接続されている。もう一方の端子５６４は、信号
線５０４の一部に相当する。保持容量５０８の電極とし
て機能するアイランド５０２ｃは、端子５１４によって
電源線５０５と電気的に接続されている。Island 5 forming selection TFT 507
In 02b, a channel region 519a, and an impurity region 519b and an impurity region 519c corresponding to the source region and the drain region are formed. The selection TFT 507 has a terminal 564 connected to the impurity region 519b and a terminal 520 connected to the impurity region 519c. Terminal 5
One of the terminal 64 and the terminal 520 corresponds to the source terminal of the selection TFT 507. The other corresponds to the drain terminal. One terminal 520 of the source terminal or the drain terminal of the selection TFT 507 is the one electrode 5 of the storage capacitor 508.
It is connected to 17. The other terminal 564 corresponds to a part of the signal line 504. The island 502c that functions as an electrode of the storage capacitor 508 is electrically connected to the power supply line 505 by a terminal 514.

【０１７８】なお、駆動ＴＦＴ５０６としては、シング
ルゲート構造を示した。しかしこれに限定されない。ダ
ブルゲート構造であっても良いし、さらに多くのゲート
本数を有するマルチゲート構造であってもよい。The drive TFT 506 has a single gate structure. However, it is not limited to this. It may have a double-gate structure or a multi-gate structure having a larger number of gates.

【０１７９】なお、選択ＴＦＴ５０７としては、ダブル
ゲート構造を示した。しかしこれに限定されない。シン
グルゲート構造であっても良いし、３つ以上のゲート本
数を有するマルチゲート構造であってもよい。The selection TFT 507 has a double gate structure. However, it is not limited to this. It may have a single gate structure or a multi-gate structure having three or more gates.

【０１８０】また、駆動ＴＦＴ５０６や選択ＴＦＴ５０
７として、トップゲート型のＴＦＴを示したが、本発明
はこれに限定されない。ボトムゲート型のＴＦＴであっ
てもよい。また、デュアルゲート型のＴＦＴであっても
よい。ここで、デュアルゲート型のＴＦＴとは、上部ゲ
ート電極と下部ゲート電極とを有する構成である。ここ
で、上部ゲート電極は、第１のゲート絶縁膜を介して、
チャネル領域の上に配置される。また、下部ゲート電極
は、第２ゲート絶縁膜を介して、チャネル領域の下に配
置される。上部ゲート電極と下部ゲート電極とは、第１
のゲート絶縁膜、チャネル領域、第２のゲート絶縁膜を
介して重なっている。The drive TFT 506 and the selection TFT 50
Although a top gate type TFT is shown as No. 7, the present invention is not limited to this. It may be a bottom gate type TFT. Further, it may be a dual gate type TFT. Here, the dual gate type TFT has a structure having an upper gate electrode and a lower gate electrode. Here, the upper gate electrode is formed through the first gate insulating film,
It is located above the channel region. Further, the lower gate electrode is arranged below the channel region via the second gate insulating film. The upper gate electrode and the lower gate electrode are the first
Through the gate insulating film, the channel region, and the second gate insulating film.

【０１８１】本発明の作製方法に従い、図５に示した画
素を作製する。こうして、ばらつきの少ない表示装置を
提供することが出来る。According to the manufacturing method of the present invention, the pixel shown in FIG. 5 is manufactured. In this way, a display device with less variation can be provided.

【０１８２】（実施の形態３）本実施の形態では、レー
ザの照射方法について説明する。なお、半導体膜をパタ
ーニングし、第１の形状の島状半導体層（サブアイラン
ド）を作製した後、連続発振のレーザを用いたレーザア
ニールによって結晶化を行う手法に注目し説明を行う。
まず、本発明の概要について説明する。(Embodiment 3) In this embodiment, a laser irradiation method will be described. Note that the semiconductor film is patterned to form the island-shaped semiconductor layer (sub-island) having the first shape, and then the crystallization is performed by laser annealing using a continuous wave laser, and the description will be given.
First, the outline of the present invention will be described.

【０１８３】レーザを光学系によって集光し形成したビ
ームスポットは、その中央部に対して周辺部のエネルギ
ー密度が低い可能性がある。そのようなビームスポット
を走査し、サブアイランドを結晶化した場合、次のよう
な問題を生じる。The beam spot formed by converging a laser with an optical system may have a lower energy density in the peripheral portion than in the central portion. When such a beam spot is scanned and the sub-island is crystallized, the following problems occur.

【０１８４】ビームスポットを走査した際の、軌跡のエ
ッジ部分周辺は、十分にレーザが照射されない。そのた
め、軌跡のエッジ部分周辺が照射された半導体層の部分
では、レーザの走査方向に延在した大粒径の結晶粒が形
成されない。こうして、粒径の小さな領域が形成されて
しまう。When the beam spot is scanned, the laser is not sufficiently irradiated around the edge portion of the locus. Therefore, large-grain crystal grains extending in the laser scanning direction are not formed in the portion of the semiconductor layer irradiated around the edge portion of the locus. In this way, a region having a small grain size is formed.

【０１８５】そのため、ビームスポットを走査した際
の、軌跡のエッジ部分が、サブアイランド中を横切らな
いようにする。特に、アイランドが形成される部分を横
切らないようにする。Therefore, the edge portion of the locus when the beam spot is scanned should not cross the sub-island. In particular, do not cross the area where the island is formed.

【０１８６】また、ビームスポット周辺のエネルギー密
度の小さな部分を、スリットによって遮る。こうして、
ビームスポット全体が、大粒径の結晶粒を形成するのに
適したエネルギー密度を有するようにする。Further, a portion having a small energy density around the beam spot is blocked by a slit. Thus
The entire beam spot has an energy density suitable for forming large-sized crystal grains.

【０１８７】また、比較的均一なエネルギー密度を有す
るビームスポットを形成するため、複数のビームスポッ
トを重ね合わせる。Further, in order to form a beam spot having a relatively uniform energy density, a plurality of beam spots are superposed.

【０１８８】以上が、本実施の形態の概要である。The above is the outline of the present embodiment.

【０１８９】始めに、ビームスポットのエネルギー分布
と、その走査領域の結晶性の関係について説明する。次
いで、ビームスポットの走査とサブアイランドの位置の
関係について説明する。最後に、複数のビームスポット
を重ね合わせについて説明する。First, the relationship between the energy distribution of the beam spot and the crystallinity of the scanning region will be described. Next, the relationship between the scanning of the beam spot and the position of the sub island will be described. Finally, superposition of a plurality of beam spots will be described.

【０１９０】まず、ビームスポットのエネルギー分布
と、その走査領域の結晶性の関係について説明する。説
明には、図７を用いる。First, the relationship between the energy distribution of the beam spot and the crystallinity of the scanning area will be described. FIG. 7 is used for the description.

【０１９１】図７（A）において、ビームスポット７０
１をレーザ走査方向に走査する。こうして、半導体膜７
００を結晶化する。なお、図７（A）では説明のため、
サブアイランドではなく、半導体膜７００にレーザが照
射される様子を示す。In FIG. 7A, the beam spot 70
1 is scanned in the laser scanning direction. Thus, the semiconductor film 7
00 is crystallized. In addition, in FIG. 7 (A), for explanation,
A state in which the semiconductor film 700 is irradiated with laser instead of the sub-islands is shown.

【０１９２】ビームスポット７０１が走査させた軌跡
（レーザの軌跡７０２）には、レーザ走査方向に延在し
た大粒径の結晶粒が形成される領域Eと、粒径の細かな
結晶粒が形成される領域Ｆとが形成される。領域Eと領
域Ｆとの違いは、照射されたビームスポット７０１内の
エネルギー密度の違いによる。On the locus scanned by the beam spot 701 (laser locus 702), a region E in which large-grain crystal grains extending in the laser scanning direction are formed, and fine grain crystal grains are formed. Area F is formed. The difference between the region E and the region F is due to the difference in energy density within the irradiated beam spot 701.

【０１９３】ここで、図７（A）中、Oで示す点が、ビー
ムスポット７０１の中心である。この中心を通るビーム
スポットの走査方向に対して垂直な方向の軸を、ｙ軸と
する。ビームスポット７０１のｙ軸方向のエネルギー分
布を、図７（Ｂ）に示す。Here, the point indicated by O in FIG. 7A is the center of the beam spot 701. The axis perpendicular to the scanning direction of the beam spot passing through this center is defined as the y-axis. The energy distribution in the y-axis direction of the beam spot 701 is shown in FIG.

【０１９４】図７（Ｂ）において、エネルギー密度が０
以上の部分のビームスポット幅を、Ｗ_Bと表記する。ま
た、エネルギー密度E_min以上の部分のビームスポット幅
をＷ_{B E}と表記する。このとき、図７（A）中、領域Eに相
当する部分が、ビームスポット幅をＷ_BEの部分である。
また、領域Ｆに相当する部分が、ビームスポット幅Ｗ _B
から幅をＷ_BEの部分を除いた部分である。In FIG. 7B, the energy density is 0.
Set the beam spot width of the above part to W_BIt is written as. Well
Energy density E_minBeam spot width above
W_{B E}It is written as. At this time, in the area E in FIG.
The part that hits the beam spot width is W_BEPart of.
Further, the portion corresponding to the region F is the beam spot width W. _B
To width W_BEIt is the part except the part.

【０１９５】このように、ビームスポット７０１におい
て、所定のエネルギー密度に達しない部分が照射されて
領域は、十分に結晶化されない。つまり、軌跡のエッジ
７０３の部分では、半導体層が十分に結晶化されない。
以上が、ビームスポットのエネルギー分布と、その走査
領域の結晶性の関係についての説明である。As described above, the beam spot 701 is irradiated with the portion that does not reach the predetermined energy density, and the region is not sufficiently crystallized. That is, the semiconductor layer is not sufficiently crystallized at the edge 703 of the locus.
The above is the description of the relationship between the energy distribution of the beam spot and the crystallinity of the scanning region.

【０１９６】次いで、ビームスポットの走査と、サブア
イランドの位置の関係について説明する。説明には、図
７（Ｃ）を用いる。なお、図７（A）及び図７（Ｂ）も
参照する。Next, the relationship between the scanning of the beam spot and the position of the sub island will be described. 7C is used for the description. Note that FIG. 7A and FIG. 7B are also referred to.

【０１９７】図７（Ｃ）に示すサブアイランド１０１中
のアイランド１０４において、チャネル領域となる部分
１０８が、図７（A）に示す領域Eに含まれるようにす
る。好ましくは、アイランド１０４が、図７（A）に示
す領域Eに含まれるようにする。このとき、図７（Ｂ）
における幅Ｗ_BEを、図７（Ｃ）において、示すアイラン
ド１０４の幅Ｗｌより大きく設定する。In the island 104 in the sub-island 101 shown in FIG. 7C, the portion 108 to be the channel region is included in the region E shown in FIG. 7A. Preferably, the island 104 is included in the area E shown in FIG. At this time, FIG. 7 (B)
7B, the width W _BE is set larger than the width Wl of the island 104 shown in FIG. 7C.

【０１９８】更に好ましくは、サブアイランド１０１の
全体が、図７（A）に示す領域Eに含まれるようにする。
このとき、図７（Ｂ）における幅Ｗ_BEを、図７（Ｃ）に
おいて、示すサブアイランド１０１の幅Ｗｓより大きく
設定する。More preferably, the entire sub-island 101 is included in the area E shown in FIG. 7 (A).
At this time, the width W _BE in FIG. 7B is set larger than the width Ws of the sub-island 101 shown in FIG. 7C.

【０１９９】なお、スリットを用いて、エネルギー密度
がE_minに達しない部分を遮っても良い。Note that a slit may be used to block a portion where the energy density does not reach E _min .

【０２００】以上で、ビームスポットの走査とサブアイ
ランドの位置の関係について説明を終わる。This completes the description of the relationship between the scanning of the beam spot and the position of the sub-island.

【０２０１】最後に、複数のビームスポットを重ね合わ
せについて説明する。説明には、図７（Ｄ）及び図７
(E)を用いる。Finally, superposition of a plurality of beam spots will be described. For the explanation, FIG. 7D and FIG.
Use (E).

【０２０２】図７（Ｄ）に示すように、複数のビームス
ポット（ビームスポット１〜ビームスポット３）７０１
a〜７０１ｃを重ね合わせて１つのビームとして用い
る。ビームスポット１〜ビームスポット３それぞれの中
心を、O1、O２、O３で示す。As shown in FIG. 7D, a plurality of beam spots (beam spot 1 to beam spot 3) 701 are provided.
The beams a to 701c are overlapped and used as one beam. The centers of the beam spots 1 to 3 are indicated by O1, O2, and O3.

【０２０３】ここで、図７（Ｄ）中、O1、O２、O３で示
す点が、ビームスポット１〜ビームスポット３（７０１
a〜７０１ｃ）それぞれの中心である。この中心を通る
ビームスポットの走査方向に対して垂直な方向の軸を、
ｙ軸とする。ビームスポット７０１のｙ軸方向のエネル
ギー分布を、図７（E）に示す。Here, in FIG. 7D, points O1, O2, and O3 are beam spots 1 to 3 (701).
a-701c) The center of each. The axis perpendicular to the scanning direction of the beam spot passing through this center is
Let y-axis. The energy distribution in the y-axis direction of the beam spot 701 is shown in FIG.

【０２０４】ビームスポット１〜ビームスポット３それ
ぞれのエネルギー密度の分布は、ガウシアン分布であ
る。これを図７（E）中、波線７７１〜７７３で示す。
また、これらのビームスポットを重ね合わせた際のエネ
ルギー密度の分布を、図７（E）中、実線７７４で示
す。The energy density distribution of each of the beam spots 1 to 3 is a Gaussian distribution. This is indicated by wavy lines 771 to 773 in FIG.
The distribution of energy density when these beam spots are superposed is shown by a solid line 774 in FIG.

【０２０５】こうして、ビームスポットを重ね合わせる
ことによって、実線７７４に示すような比較的エネルギ
ー密度が均一なビームスポットを形成することが出来
る。By overlapping the beam spots in this manner, it is possible to form a beam spot having a relatively uniform energy density as shown by a solid line 774.

【０２０６】なお、図７（E）においても、ビームスポ
ットの端部において、エネルギー密度が結晶化に必要な
値E_minに達しない部分が生じる。この部分が、チャネル
領域に相当する部分を横切って走査されないようにす
る。好ましくは、アイランドを横切って走査されないよ
うにする。さらに好ましくは、サブアイランドを横切っ
て走査されないようにする。Also in FIG. 7E, there is a portion where the energy density does not reach the value E _min required for crystallization at the end of the beam spot. This part should not be scanned across the part corresponding to the channel region. Preferably, it is not scanned across the island. More preferably, it is not scanned across the sub-islands.

【０２０７】このため、画素のピッチを、レーザ走査の
ピッチと同じとする。または、画素のピッチの整数倍
が、レーザ走査のピッチとなるようにする。Therefore, the pixel pitch is the same as the laser scanning pitch. Alternatively, an integer multiple of the pixel pitch is set as the laser scanning pitch.

【０２０８】なお、スリットを用いて、エネルギー密度
がE_minに達しない部分を遮っても良い。Note that a slit may be used to block a portion where the energy density does not reach E _min .

【０２０９】但し、実際には、次のような要因によって
も、レーザの軌跡のエッジ部分には、結晶粒の小さな領
域が形成されてしまう。However, actually, due to the following factors, a small crystal grain region is formed at the edge portion of the locus of the laser.

【０２１０】１つは、光の回り込み等の関係によって、
ビームスポット周辺にエネルギー密度の低い部分が生じ
る。そのため、エネルギー密度がE_min以上の領域のみの
ビームスポットを形成するのは困難である。One is that due to the relationship of light wraparound, etc.
A portion with low energy density is generated around the beam spot. Therefore, it is difficult to form a beam spot only in the region where the energy density is E _min or more.

【０２１１】もう１つは、半導体膜に照射されたビーム
スポットの周辺では、熱が拡散する。この影響によっ
て、ビームスポット周りの半導体膜中に温度勾配が生じ
る。The other is that heat is diffused around the beam spot with which the semiconductor film is irradiated. This effect causes a temperature gradient in the semiconductor film around the beam spot.

【０２１２】これらの要因も考慮し、所定のエネルギー
密度でサブアイランドの結晶化が行える様に、ビーム幅
Ｗ_Bを適宜設定する。Taking these factors into consideration, the beam width W _B is appropriately set so that the sub-islands can be crystallized at a predetermined energy density.

【０２１３】（実施の形態４）本実施の形態では、多結
晶膜の第２の作製方法を用いて駆動ＴＦＴを作製する場
合の説明を行う。特に、凹凸パターン（レリーフ）形成
の手法に関する詳細な説明をする。(Embodiment Mode 4) In this embodiment mode, description is made on a case where a driving TFT is manufactured using the second manufacturing method of a polycrystalline film. In particular, a detailed description will be given of a technique for forming a relief pattern.

【０２１４】まず、その概要を述べる。First, the outline will be described.

【０２１５】絶縁表面を有する基板上に、凹凸パターン
（レリーフ）を形成する。次いで、半導体膜１６０３を
形成する。この後、レーザアニ−ルによって半導体膜の
結晶化を行う。その後、パターニングを行いアイランド
を形成する。アイランドによって、ＴＦＴのチャネル領
域、ソース領域、ドレイン領域等が形成される。ここ
で、凹凸パターン（レリーフ）の形状は、レーザの走査
方向、駆動ＴＦＴのチャネル領域の配置を考慮し定め
る。An uneven pattern (relief) is formed on a substrate having an insulating surface. Then, a semiconductor film 1603 is formed. After that, the semiconductor film is crystallized by laser annealing. After that, patterning is performed to form islands. The island forms a TFT channel region, source region, drain region, and the like. Here, the shape of the concavo-convex pattern (relief) is determined in consideration of the laser scanning direction and the arrangement of the channel region of the driving TFT.

【０２１６】以上が、本実施の形態の概要である。以下
に、凹凸パターン（レリーフ）の形成の手法について説
明する。説明には、図１７を用いる。The above is the outline of the present embodiment. The method of forming the concavo-convex pattern (relief) will be described below. FIG. 17 is used for the description.

【０２１７】図１７（Ａ）に示すように、絶縁表面を有
する基板１６００上に、下地膜１７０１を形成する。そ
の後、凸部１６０１a〜１６０１ｄを形成する。こうし
て、凹凸パターン（レリーフ）を形成する。As shown in FIG. 17A, a base film 1701 is formed over a substrate 1600 having an insulating surface. After that, the convex portions 1601a to 1601d are formed. In this way, an uneven pattern (relief) is formed.

【０２１８】次いで図１７（Ｂ）に示すように、半導体
膜１６０３を形成する。半導体膜は、非晶質半導体膜で
あっても良いし、微結晶半導体膜、結晶性半導体膜であ
っても良い。Next, as shown in FIG. 17B, a semiconductor film 1603 is formed. The semiconductor film may be an amorphous semiconductor film, a microcrystalline semiconductor film, or a crystalline semiconductor film.

【０２１９】このようにして作製する凹凸パターン（レ
リーフ）の形状の定め方について説明する。図１９に、
図１７（Ｂ）におけるA〜A'の凹凸パターン（レリー
フ）の断面図を示す。なお、図１７と同じ部分は、同じ
符号を用いて示し、説明は省略する。A method of determining the shape of the concavo-convex pattern (relief) thus manufactured will be described. In FIG.
17B is a cross-sectional view of the concavo-convex pattern (relief) of A to A ′ in FIG. Note that the same parts as those in FIG. 17 are denoted by the same reference numerals, and description thereof will be omitted.

【０２２０】図１９（A）において、凸部１６０１a〜１
６０１ｄの各角は、９０度に設定されている。このよう
な凹凸パターン（レリーフ）上に、半導体膜１６０３を
形成し、結晶化を行う場合に得られる多結晶膜の結晶性
を説明する。In FIG. 19A, the convex portions 1601a to 1601a-1
Each angle of 601d is set to 90 degrees. The crystallinity of a polycrystalline film obtained by forming a semiconductor film 1603 on such an uneven pattern (relief) and performing crystallization will be described.

【０２２１】図中に示した凸部１６０１a〜１６０１ｄ
の上部分１９０２では、配向の揃った膜が得られる。こ
れは、半導体膜１６０３が結晶化される際に、１９０２
の左右の方向に歪みが緩和されるためである。つまり、
凸凹パターン（レリーフ）によって、半導体膜１６０３
は屈折する部分を有する。このような半導体膜１６０３
を結晶化させた場合に、屈折部分に結晶化に伴う歪みが
集中する。そのため、屈折部分以外の部分、例えば１９
０２の部分には、歪みが蓄積されず、配向の揃った膜が
得られる。The convex portions 1601a to 1601d shown in the figure
In the upper portion 1902, a film with uniform alignment is obtained. This is because when the semiconductor film 1603 is crystallized,
This is because the strain is alleviated in the left and right directions. That is,
With the uneven pattern (relief), the semiconductor film 1603
Has a refracting portion. Such a semiconductor film 1603
When crystallization is performed, strain due to crystallization is concentrated in the refraction portion. Therefore, a portion other than the refraction portion, for example, 19
No strain is accumulated in the area 02, and a film with uniform alignment is obtained.

【０２２２】また、グラフォーエピタキシーの原理によ
れば、図中に示した凸部１６０１a〜１６０１ｄの上部
分では、（１００）面の配向の膜が形成される。また、
凸部の側壁に垂直な方向は、＜０１０＞方向の結晶が得
られる。According to the principle of graphoepitaxy, a film having a (100) plane orientation is formed in the upper portion of the convex portions 1601a to 1601d shown in the figure. Also,
Crystals in the <010> direction are obtained in the direction perpendicular to the side walls of the protrusions.

【０２２３】このようにして得られる多結晶膜の結晶粒
が揃った領域に、マルチチャネル型の駆動ＴＦＴの各チ
ャネル領域が配置されるように、アイランドをパターニ
ングする。こうして、駆動ＴＦＴを作製する。この手法
については、図１６と同様であるので、ここでは説明は
省略する。The island is patterned so that each channel region of the multi-channel drive TFT is arranged in the region where crystal grains of the polycrystalline film thus obtained are aligned. In this way, the driving TFT is manufactured. Since this method is the same as that in FIG. 16, description thereof is omitted here.

【０２２４】以上が、凹凸パターン（レリーフ）形成の
手法について説明であった。The above is the description of the method of forming the uneven pattern (relief).

【０２２５】次いで、レーザの照射方法について説明す
る。Next, the laser irradiation method will be described.

【０２２６】レーザの照射方法は、基本的には、実施の
形態１、実施の形態３において示した手法と同様であ
る。The laser irradiation method is basically the same as the method shown in the first and third embodiments.

【０２２７】但し、サブアイランドを用いる結晶化法
（多結晶膜の第１の作製方法）と異なり、レーザ走査方
向は、規則的に並んだ凹凸パターン（レリーフ）の延在
する方向に平行な方向とする。However, unlike the crystallization method using a sub-island (the first manufacturing method of a polycrystalline film), the laser scanning direction is parallel to the extending direction of regularly arranged concavo-convex patterns (reliefs). And

【０２２８】本発明は、上記構成によって、特性の揃っ
た駆動ＴＦＴを形成することができる。The present invention can form a drive TFT having uniform characteristics with the above structure.

【０２２９】（実施の形態５）本実施の形態では、本発
明によって作製した駆動ＴＦＴの構成について、詳細に
説明する。(Embodiment Mode 5) In this embodiment mode, a structure of a driving TFT manufactured according to the present invention will be described in detail.

【０２３０】なお、画素を構成するＴＦＴの有する多結
晶膜は、凹凸パターン（以下、レリーフと表記）を有す
る下地上に半導体膜を形成し、連続発振のレーザを用い
たレーザアニールによって結晶化を行う手法（多結晶膜
の第２の作製方法）で作製する場合を例に挙げる。[0230] Note that the polycrystalline film included in the TFT which constitutes a pixel is crystallized by forming a semiconductor film on a base having a concavo-convex pattern (hereinafter referred to as a relief) and performing laser annealing using a continuous wave laser. An example will be given of the case of manufacturing by the method (second manufacturing method of polycrystalline film).

【０２３１】課題を解決するための手段において示した
図１６に従って、駆動ＴＦＴ１６１０を作製する。この
駆動ＴＦＴ１６１０の構成について説明する。A drive TFT 1610 is manufactured according to FIG. 16 shown in the means for solving the problems. The structure of the drive TFT 1610 will be described.

【０２３２】図２０に駆動ＴＦＴ１６１０の構成を示
す。なお、図１６と同じ部分は同じ符号を用いて示し、
説明は省略する。図１６（A）に、駆動ＴＦＴ１６１０
の上面図を示す。FIG. 20 shows the structure of the driving TFT 1610. The same parts as those in FIG. 16 are denoted by the same reference numerals,
The description is omitted. FIG. 16A shows a driving TFT 1610.
FIG.

【０２３３】図２０（A）において、点A〜点A‘の断面
の構成を、図２０（Ｂ）に示す。図２０（Ｂ）におい
て、基板２１００上に、凹凸パターン（レリーフ）２１
０２が形成されている。この上に、アイランド２１０４
が形成されている。その上に、ゲート絶縁膜２１０５が
形成されている。その上に、層間絶縁膜２１０９が形成
されている。さらにその上に、端子１６０５aが形成さ
れている。FIG. 20B shows the structure of the cross section taken along the line A-A 'in FIG. 20A. In FIG. 20B, an uneven pattern (relief) 21 is formed on the substrate 2100.
02 is formed. On top of this, the island 2104
Are formed. A gate insulating film 2105 is formed on it. An interlayer insulating film 2109 is formed on it. Further, a terminal 1605a is formed on it.

【０２３４】図２０（A）において、点Ｂ〜点Ｂ’の断
面の構成を、図２０（Ｃ）に示す。なお、図２０（Ｃ）
において、図２０（Ｂ）と同じ部分は、同じ符号を用い
て示し説明は省略する。凹凸パターン（レリーフ）２１
０２の凸部の上に、駆動ＴＦＴ１６１０のチャネル領域
２００７a〜２００７ｄが形成されている。その上に、
ゲート絶縁膜２１０５を介してゲート電極１６０６が形
成されている。FIG. 20C shows the structure of the cross section taken along the line B-B 'in FIG. 20A. Note that FIG.
20, the same parts as those in FIG. 20B are denoted by the same reference numerals and the description thereof will be omitted. Uneven pattern (relief) 21
Channel regions 2007a to 2007d of the driving TFT 1610 are formed on the convex portion 02. in addition,
A gate electrode 1606 is formed via the gate insulating film 2105.

【０２３５】図２０（A）において、点Ｃ〜点Ｃ‘の断
面の構成を、図２０（Ｄ）に示す。なお、図２０（Ｄ）
において、図２０（Ｂ）、図２０（Ｃ）と同じ部分は、
同じ符号を用いて示す。凹凸パターン（レリーフ）２１
０２の凸部の上に、駆動ＴＦＴ１６１０の半導体層１６
０４が形成されている。半導体層１６０４は、チャネル
領域２００７a、不純物領域２１０８a、２１０８ｂを有
する。不純物領域２１０８a、２１０８ｂは、駆動ＴＦ
Ｔ１６０６のソース領域、ドレイン領域として機能す
る。FIG. 20D shows the structure of the cross section taken along the line C-C 'in FIG. 20A. Note that FIG.
In FIG. 20, the same parts as in FIG. 20 (B) and FIG.
It shows using the same code. Uneven pattern (relief) 21
02, the semiconductor layer 16 of the drive TFT 1610
04 are formed. The semiconductor layer 1604 has a channel region 2007a and impurity regions 2108a and 2108b. The impurity regions 2108a and 2108b are driven TFs.
It functions as a source region and a drain region of T1606.

【０２３６】以上が、駆動ＴＦＴ１６０６の構成につい
ての説明である。The above is the description of the structure of the driving TFT 1606.

【０２３７】次いで、このような構成の駆動ＴＦＴ１６
０６の作製工程について説明する。説明には図２１を用
いる。なお、図２１では、図２０（Ｄ）に示した断面に
おける作製工程を示す。ここで、図２０と同じ部分は同
じ符号を用いて示す。Next, the driving TFT 16 having such a configuration
The manufacturing process of 06 will be described. FIG. 21 is used for the description. Note that FIG. 21 illustrates a manufacturing process in a cross section illustrated in FIG. Here, the same parts as those in FIG. 20 are denoted by the same reference numerals.

【０２３８】図２１（A）に示すように、基板２１００
上に、下地膜２１０２aを形成する。下地膜２１０２a
は、窒化珪素膜や窒化酸化珪素膜等を用いることが出来
る。またその膜厚は、５０〜２００nmとすることができ
る。次いで、凸部２１０２ｂを酸化窒化珪素膜や酸化珪
素膜等を用いることができる。またその膜厚は、３０〜
３００nmとすることができる。As shown in FIG. 21A, the substrate 2100
A base film 2102a is formed thereover. Base film 2102a
As the silicon nitride film, a silicon nitride film, a silicon nitride oxide film, or the like can be used. The film thickness can be 50 to 200 nm. Then, a silicon oxynitride film, a silicon oxide film, or the like can be used for the convex portion 2102b. The film thickness is 30 to
It can be 300 nm.

【０２３９】凸部２１０２ｂの形状は、実施の形態４等
に従って設定する。The shape of the convex portion 2102b is set according to the fourth embodiment and the like.

【０２４０】図２１（A）における、下地膜２１０２aと
凸部２１０２ｂを合わせて、図２０における凹凸パター
ン（レリーフ）２１０２に相当する。The base film 2102a and the convex portions 2102b in FIG. 21A are combined and correspond to the concavo-convex pattern (relief) 2102 in FIG.

【０２４１】次いで、図２１（Ｂ）に示すように、半導
体膜２１０３を形成する。この後、半導体膜２１０３を
結晶化する。Next, as shown in FIG. 21B, a semiconductor film 2103 is formed. After that, the semiconductor film 2103 is crystallized.

【０２４２】次いで、図２１（Ｃ）に示すように、結晶
化した半導体膜２１０３をパターニングし、駆動ＴＦＴ
の半導体層（アイランド）を形成する。次いで、ゲート
絶縁膜２１０５を形成する。Next, as shown in FIG. 21C, the crystallized semiconductor film 2103 is patterned to drive TFTs.
Forming a semiconductor layer (island). Next, the gate insulating film 2105 is formed.

【０２４３】次いで、図２１（Ｄ）に示すように、ゲー
ト電極１６０６を形成する。Next, as shown in FIG. 21D, a gate electrode 1606 is formed.

【０２４４】その後、図２１（E）に示すように、不純
物元素のドーピングを行い、不純物領域２１０８a、２
１０８ｂを形成する。また、ゲート電極１６０６と重な
った部分はチャネル領域２１０７となる。After that, as shown in FIG. 21E, impurity element doping is performed to form impurity regions 2108a and 2108a.
108b is formed. Further, a portion overlapping with the gate electrode 1606 becomes a channel region 2107.

【０２４５】その後、図２１（Ｆ）に示すように、層間
絶縁膜２１０９を形成する。層間絶縁膜２１０９に、各
不純物領域２１０８a、２１０８ｂに達するコンタクト
ホールを形成する。その後、炭素１６０５a、１６０５
ｂを形成する。After that, as shown in FIG. 21F, an interlayer insulating film 2109 is formed. Contact holes reaching the impurity regions 2108a and 2108b are formed in the interlayer insulating film 2109. Then carbon 1605a, 1605
b is formed.

【０２４６】こうして、図２１（Ｆ）に示すような駆動
ＴＦＴを作製することができる。In this way, a driving TFT as shown in FIG. 21F can be manufactured.

【０２４７】（実施の形態６）本実施の形態では、画素
を作製した例について、詳細に説明する。(Embodiment Mode 6) In this embodiment mode, an example of manufacturing a pixel will be described in detail.

【０２４８】説明には、図２２を用いる。FIG. 22 is used for the explanation.

【０２４９】ここで、画素の基本構成としては、従来の
技術において図６（Ｂ）で示した構成と同様である。図
２２中、図６（Ｂ）と同じ部分は同じ符号を用いて示
す。Here, the basic structure of the pixel is the same as the structure shown in FIG. 6B in the prior art. In FIG. 22, the same parts as those in FIG. 6B are denoted by the same reference numerals.

【０２５０】また、画素を構成するＴＦＴの有する多結
晶膜は、凹凸パターン（以下、レリーフと表記）を有す
る下地上に半導体膜を形成し、連続発振のレーザを用い
たレーザアニールによって結晶化を行う手法（多結晶膜
の第２の作製方法）で作製する場合を例に挙げる。In addition, the polycrystalline film of the TFT which constitutes a pixel is crystallized by forming a semiconductor film on a base having a concavo-convex pattern (hereinafter referred to as a relief) and performing laser annealing using a continuous wave laser. An example will be given of the case of manufacturing by the method (second manufacturing method of polycrystalline film).

【０２５１】図２２（A）に示すように、画素５００を
形成する領域に、凹凸パターン（レリーフ）を形成す
る。図２２（A）では、凹凸パターン（レリーフ）の凸
部２２０１を示す。As shown in FIG. 22A, a concavo-convex pattern (relief) is formed in a region where the pixel 500 is formed. In FIG. 22A, a convex portion 2201 of an uneven pattern (relief) is shown.

【０２５２】サブアイランド５０１に対して、図中白矢
印の方向にレーザを走査し、レーザアニールする。半導
体膜の結晶化を行う。The sub-island 501 is scanned with a laser in the direction of the white arrow in the figure and laser-annealed. Crystallization of the semiconductor film is performed.

【０２５３】次いで、図２２（Ｂ）に示すように、結晶
化した半導体膜より、アイランド２２０２a、２２０２
ｂ、２２０３ｃをパターニングする。Next, as shown in FIG. 22B, islands 2202a and 2202 are formed from the crystallized semiconductor film.
b, 2203c are patterned.

【０２５４】ここで、アイランド２２０２aによって、
駆動ＴＦＴ５０６のソース領域、ドレイン領域、チャネ
ル領域が形成される。アイランド２２０２aのパターニ
ングは、実施の形態４等に示した手法に従って行うこと
ができる。Here, by the island 2202a,
A source region, a drain region, and a channel region of the driving TFT 506 are formed. The patterning of the island 2202a can be performed according to the method shown in the fourth embodiment or the like.

【０２５５】また、アイランド２２０２ｂによって、選
択ＴＦＴ５０７のソース領域、ドレイン領域、チャネル
領域が形成される。The island 2202b forms a source region, a drain region, and a channel region of the selection TFT 507.

【０２５６】アイランド２２０２ｃによって、保持容量
５０８の一方の電極が形成される。よって、アイランド
２２０２ｃの結晶性も、画素間で揃える必要が特にな
い。そのため、多結晶半導体膜の歪みがある部分を用い
て形成することも可能である。The island 2202c forms one electrode of the storage capacitor 508. Therefore, the crystallinity of the island 2202c does not need to be uniform between pixels. Therefore, the polycrystalline semiconductor film can be formed using a strained portion.

【０２５７】図２２（Ｃ）に、アイランド２２０２a、
２２０２ｂ、２２０３ｃより画素を形成した例を示す。
なお、図２２（Ｃ）では、各画素に配置される発光素子
５０９として、その陽極または陰極のうち、駆動ＴＦＴ
５０６のソース端子またはドレイン端子と接続されてい
る側の電極５５９のみを示す。In FIG. 22C, the island 2202a,
An example of forming pixels from 2202b and 2203c is shown.
Note that in FIG. 22C, as the light-emitting element 509 arranged in each pixel, a driving TFT of the anode or the cathode thereof is used.
Only the electrode 559 on the side connected to the source or drain terminal of 506 is shown.

【０２５８】ここで、アイランド上には、５５１で示す
部分は、各ＴＦＴ（選択ＴＦＴ５０７及び駆動ＴＦＴ５
０７）のゲート電極を形成する導電層である。また、５
５２で示す部分は、５５１とは異なる層に形成された導
電層である。５５３は、画素５００が有する発光素子５
０９の一方の電極を形成する導電層である。またこれら
の層は、コンタクトホール５５０によって、電気的に接
続される。Here, on the island, the portion indicated by 551 is each TFT (selection TFT 507 and drive TFT 5).
07) is a conductive layer forming a gate electrode. Also, 5
The portion indicated by 52 is a conductive layer formed in a layer different from 551. Reference numeral 553 denotes a light emitting element 5 included in the pixel 500.
09 is a conductive layer that forms one electrode. Further, these layers are electrically connected to each other by a contact hole 550.

【０２５９】アイランド２２０２a、２２０２ｂ、２２
０２ｃには、不純物元素のドーピングが行われる。また
導電層５５１によって、駆動ＴＦＴ５０７のゲート電
極、選択ＴＦＴ５０７のゲート電極、走査線５０３、保
持容量５０８の一方の電極等が形成される。配線層５５
２によって、信号線５０４、電源線５０５、選択ＴＦＴ
５０７のソース端子及びドレイン端子、駆動ＴＦＴ５０
６のソース端子及びドレイン端子等が形成される。ま
た、導電層５５３によって、発光素子５０９の一方の電
極５５９が形成される。Islands 2202a, 2202b, 22
02c is doped with an impurity element. Further, the conductive layer 551 forms a gate electrode of the driving TFT 507, a gate electrode of the selection TFT 507, a scan line 503, one electrode of the storage capacitor 508, and the like. Wiring layer 55
2, the signal line 504, the power supply line 505, the selection TFT
Source terminal and drain terminal of 507, driving TFT 50
6 source and drain terminals and the like are formed. Further, the conductive layer 553 forms one electrode 559 of the light-emitting element 509.

【０２６０】このように形成した画素５００の点A〜点
A'間、点Ｂ〜点Ｂ'間、点Ｃ〜点Ｃ'間の断面図を、それ
ぞれ図２２（Ｄ）、図２２（E）、図２２（Ｆ）に示
す。[0260] Point A to point of the pixel 500 formed in this way
22D, 22E, and 22F are cross-sectional views between A ′, between points B and B ′, and between points C and C ′, respectively.

【０２６１】図２２（Ｄ）において、図２２（Ｃ）にお
ける点A〜点A'間の断面図を示す。駆動ＴＦＴ５０６
は、絶縁表面を有する基板５６０上に、複数の独立した
チャネル領域２２１０a〜２２１０ｄを有する。これら
のチャネル領域２２１０a〜２２１０ｄは、アイランド
２２０２aの一部に相当する。これらのチャネル領域２
２１０a〜２２１０ｄ上には、ゲート絶縁膜２２１１が
形成される。その上に、配線層５５２によって、駆動Ｔ
ＦＴ５０６のゲート電極５１２が形成される。また、駆
動ＴＦＴ５０６のゲート電極５１２を形成すると同時
に、走査線５０３も形成される。その上に、層間絶縁膜
５１３が形成される。さらにその上に、導電層５５２に
よって配線５１４が形成される。配線５１４は、駆動Ｔ
ＦＴ５０６のソース端子またはドレイン端子の一部に相
当する。また、導電層５０９によって、発光素子の一方
の電極５５９が形成される。FIG. 22D is a sectional view taken along the line A-A ′ in FIG. 22C. Drive TFT 506
Have a plurality of independent channel regions 2210a-2210d on a substrate 560 having an insulating surface. These channel regions 2210a to 2210d correspond to a part of the island 2202a. These channel regions 2
A gate insulating film 2211 is formed on 210a to 2210d. On top of that, the drive T
A gate electrode 512 of FT 506 is formed. Further, at the same time as forming the gate electrode 512 of the driving TFT 506, the scanning line 503 is also formed. An interlayer insulating film 513 is formed thereon. Further, a wiring 514 is formed thereover by the conductive layer 552. The wiring 514 is a driving T
It corresponds to part of the source terminal or the drain terminal of the FT 506. Further, the conductive layer 509 forms one electrode 559 of the light-emitting element.

【０２６２】図２２（E）において、図２２（Ｃ）にお
ける点Ｂ〜点Ｂ'間の断面図を示す。なお、図２２
（Ｄ）と同じ部分は同じ符号を用いて示し、説明は省略
する。FIG. 22E shows a sectional view between points B and B ′ in FIG. Note that FIG.
The same parts as those in (D) are denoted by the same reference numerals, and description thereof will be omitted.

【０２６３】駆動ＴＦＴ５０６を形成するアイランド２
２０２aには、チャネル領域２２１５aと、ソース領域と
ドレイン領域に相当する、不純物領域２２１５ｂと不純
物領域２２１５ｃが形成される。また駆動ＴＦＴ５０６
は、不純物領域２２１５ｂに接続される端子５１４と、
不純物領域２２１５ｃに接続される端子５１８とを有す
る。端子５１４と端子５１８の一方は、駆動ＴＦＴ５０
６のソース端子に相当する。もう一方は、ドレイン端子
に相当する。駆動ＴＦＴ５０６のソース端子またはドレ
イン端子の一方の端子５１８は、発光素子の電極５５９
と接続されている。また、端子５１４は、電源線５０５
に接続されている。Island 2 forming the driving TFT 506
A channel region 2215a and impurity regions 2215b and 2215c corresponding to the source region and the drain region are formed in 202a. In addition, the driving TFT 506
Is a terminal 514 connected to the impurity region 2215b,
And a terminal 518 connected to the impurity region 2215c. One of the terminals 514 and 518 has the driving TFT 50.
6 corresponds to the source terminal. The other corresponds to the drain terminal. One of the source terminal 518 and the drain terminal 518 of the driving TFT 506 is connected to the electrode 559 of the light emitting element.
Connected with. The terminal 514 is connected to the power line 505.
It is connected to the.

【０２６４】保持容量５０８は、アイランド２２０２ｃ
と、配線層５５１で形成された電極５１７を２つの電極
として、電極間にゲート絶縁膜２２１１を挟んだ構造の
容量素子である。また、配線５０４は、信号線である。The storage capacitor 508 is the island 2202c.
And the electrode 517 formed of the wiring layer 551 is used as two electrodes, and the gate insulating film 2211 is sandwiched between the electrodes. The wiring 504 is a signal line.

【０２６５】図２２（Ｆ）において、図２２（Ｃ）にお
ける点Ｃ〜点Ｃ'間の断面図を示す。なお、図２２
（Ｄ）及び図２２（E）と同じ部分は同じ符号を用いて
示し、説明は省略する。FIG. 22F shows a sectional view between points C and C'in FIG. 22C. Note that FIG.
22 (E) and 22 (E) are denoted by the same reference numerals, and description thereof will be omitted.

【０２６６】選択ＴＦＴ５０７を形成するアイランド２
２０２ｂには、チャネル領域２２１９aと、ソース領域
とドレイン領域に相当する、不純物領域２２１９ｂと不
純物領域２２１９ｃが形成される。また選択ＴＦＴ５０
７は、不純物領域２２１９ｂに接続される端子５６４
と、不純物領域２２１９ｃに接続される端子５２０とを
有する。端子５６４と端子５２０の一方は、選択ＴＦＴ
５０７のソース端子に相当する。もう一方は、ドレイン
端子に相当する。選択ＴＦＴ５０７のソース端子または
ドレイン端子の一方の端子５２０は、保持容量５０８の
一方の電極５１７と接続されている。もう一方の端子５
６４は、信号線５０４の一部に相当する。保持容量５０
８の電極として機能するアイランド５０２ｃは、端子５
１４によって電源線５０５と電気的に接続されている。Island 2 forming selection TFT 507
In 202b, a channel region 2219a, and an impurity region 2219b and an impurity region 2219c corresponding to a source region and a drain region are formed. In addition, the selection TFT 50
7 is a terminal 564 connected to the impurity region 2219b.
And a terminal 520 connected to the impurity region 2219c. One of the terminals 564 and 520 is a selection TFT
It corresponds to the source terminal of 507. The other corresponds to the drain terminal. One terminal 520, which is one of a source terminal and a drain terminal of the selection TFT 507, is connected to one electrode 517 of the storage capacitor 508. The other terminal 5
Reference numeral 64 corresponds to a part of the signal line 504. Storage capacity 50
The island 502c that functions as the electrode of
It is electrically connected to the power supply line 505 by 14.

【０２６７】なお、駆動ＴＦＴ５０６としては、シング
ルゲート構造を示した。しかしこれに限定されない。ダ
ブルゲート構造であっても良いし、さらに多くのゲート
本数を有するマルチゲート構造であってもよい。The driving TFT 506 has a single gate structure. However, it is not limited to this. It may have a double-gate structure or a multi-gate structure having a larger number of gates.

【０２６８】なお、選択ＴＦＴ５０７としては、ダブル
ゲート構造を示した。しかしこれに限定されない。シン
グルゲート構造であっても良いし、３つ以上のゲート本
数を有するマルチゲート構造であってもよい。The select TFT 507 has a double gate structure. However, it is not limited to this. It may have a single gate structure or a multi-gate structure having three or more gates.

【０２６９】また、駆動ＴＦＴ５０６や選択ＴＦＴ５０
７として、トップゲート型のＴＦＴを示したが、本発明
はこれに限定されない。ボトムゲート型のＴＦＴであっ
てもよい。また、デュアルゲート型のＴＦＴであっても
よい。ここで、デュアルゲート型のＴＦＴとは、上部ゲ
ート電極と下部ゲート電極とを有する構成である。ここ
で、上部ゲート電極は、第１のゲート絶縁膜を介して、
チャネル領域の上に配置される。また、下部ゲート電極
は、第２ゲート絶縁膜を介して、チャネル領域の下に配
置される。上部ゲート電極と下部ゲート電極とは、第１
のゲート絶縁膜、チャネル領域、第２のゲート絶縁膜を
介して重なっている。The drive TFT 506 and the selection TFT 50
Although a top gate type TFT is shown as No. 7, the present invention is not limited to this. It may be a bottom gate type TFT. Further, it may be a dual gate type TFT. Here, the dual gate type TFT has a structure having an upper gate electrode and a lower gate electrode. Here, the upper gate electrode is formed through the first gate insulating film,
It is located above the channel region. Further, the lower gate electrode is arranged below the channel region via the second gate insulating film. The upper gate electrode and the lower gate electrode are the first
Through the gate insulating film, the channel region, and the second gate insulating film.

【０２７０】本発明の作製方法に従い、図２２に示した
画素を作製する。こうして、ばらつきの少ない表示装置
を提供することが出来る。According to the manufacturing method of the present invention, the pixel shown in FIG. 22 is manufactured. In this way, a display device with less variation can be provided.

【０２７１】（実施の形態７）本実施の形態では、図１
６に示したような形状とは異なる凹凸パターン（レリー
フ）を用いた場合の多結晶膜の作製方法ついての例を示
す。説明では、図１８（Ａ）〜図１８（Ｃ）を用いる。(Embodiment 7) In this embodiment, FIG.
An example of a method for producing a polycrystalline film when an uneven pattern (relief) different from the shape shown in 6 is used will be shown. In the description, FIGS. 18A to 18C are used.

【０２７２】図１８（Ａ）に示すように、基板１８００
上に、凹凸パターン（レリーフ）１８０２を形成する。
この凸部を、１８０１a〜１８０１ｄで示す。凸部１８
０１a〜１８０１ｄの頂点部分を、１８８１a〜１８８１
ｄで示す。また、凸部１８０１a〜１８０１ｄの一番窪
んだ部分を、１８８２a〜１８８２ｄで示す。図１８の
凹凸パターン（レリーフ）１８０２は、図１６の凹凸パ
ターン（レリーフ）１６０２と異なり、三角形状の断面
を有する。As shown in FIG. 18A, the substrate 1800
An uneven pattern (relief) 1802 is formed on the top.
The convex portions are indicated by 1801a to 1801d. Convex portion 18
01a to 1801d apex parts, 1881a to 1881
Denote by d. Further, the most recessed portions of the convex portions 1801a to 1801d are indicated by 1882a to 1882d. The uneven pattern (relief) 1802 in FIG. 18 has a triangular cross section unlike the uneven pattern (relief) 1602 in FIG.

【０２７３】次いで、図１８（Ｂ）に示すように、この
上に、半導体膜１８０３を形成する。Next, as shown in FIG. 18B, a semiconductor film 1803 is formed thereover.

【０２７４】図１８（Ｂ）に示したような形状の半導体
膜１８０３上に、レーザ光を照射する手法を図１８
（Ｃ）に示す。連続発振のレーザを集光し、ビームスポ
ット１８０２を形成する。ここでは、ビームスポット１
８０２は、矩形状とした。A method of irradiating laser light on the semiconductor film 1803 having the shape shown in FIG.
It shows in (C). A continuous wave laser is focused to form a beam spot 1802. Here, beam spot 1
802 has a rectangular shape.

【０２７５】始め、ビームスポットは、１８０２（ｔ
１）の位置にあった。これを図中、白矢印の方向に走査
する。こうして、半導体膜１８０３にレーザ光を照射す
る。Initially, the beam spot is 1802 (t
It was in position 1). This is scanned in the direction of the white arrow in the figure. Thus, the semiconductor film 1803 is irradiated with laser light.

【０２７６】ここで、ビームスポット１８０２の幅と
は、レーザの走査方向と垂直な方向における、ビームス
ポットの長さを意味する。ビームスポット１８０２の幅
を図中、ビーム幅Ｗ_Bで示した。ビーム幅Ｗ_Bは、適宜定
めることができる。Here, the width of the beam spot 1802 means the length of the beam spot in the direction perpendicular to the laser scanning direction. The width of the beam spot 1802 is indicated by the beam width W _B in the figure. The beam width W _B can be set appropriately.

【０２７７】なお、ビームスポット１８０２が、凸部１
８０１a〜１８０１ｄに照射されるように、ビーム幅Ｗ_B
を設定した。The beam spot 1802 has a convex portion 1
Beam width W _B so that it is irradiated to 801a to 1801d
It was set.

【０２７８】また、レーザ光のビームスポットにおける
エネルギー密度は、一般的には完全に均一ではなく、ビ
ームスポット内の位置によりその高さが変わる。ここで
は簡単のため、ビームスポット１８０２中どの点におい
ても、そのエネルギー密度はほぼ均一で、かつ、結晶化
を行う上で十分な値に保たれているとする。The energy density in the beam spot of laser light is generally not completely uniform, and its height changes depending on the position in the beam spot. Here, for the sake of simplicity, it is assumed that the energy density at any point in the beam spot 1802 is substantially uniform and is maintained at a value sufficient for crystallization.

【０２７９】更に、簡単のため、レーザ走査方向は、ビ
ームスポット１８０２の長軸方向に対して、垂直方向で
あるとする。Further, for simplification, it is assumed that the laser scanning direction is perpendicular to the major axis direction of the beam spot 1802.

【０２８０】図１８（Ｃ）に、図１８（Ｄ）の結晶化に
よって得られた多結晶膜の結晶性を模式的に示す。凹凸
パターン（レリーフ）１８０２の頂点１８８１a〜１８
８１ｄ、または一番窪んだ部分１８８２a〜１８８２ｄ
の付近を、領域I及び領域Ｈで示す。それ以外の部分
を。領域Ｇで示す。FIG. 18C schematically shows the crystallinity of the polycrystalline film obtained by the crystallization of FIG. 18D. Apex 1881a-18 of the relief pattern 1802
81d, or the most recessed portions 1882a to 1882d
The vicinity of is indicated by a region I and a region H. Other than that. This is indicated by area G.

【０２８１】領域Ｇでは、レーザ走査方向に延在した比
較的大きな結晶粒が形成される。また、歪み等の少な
い、良好な結晶性を有する。これは、半導体膜１８０３
が結晶化される際に、領域Ｇの部分の歪みが緩和される
ためである。つまり、凸凹パターン（レリーフ）によっ
て、半導体膜１８０３は屈折する部分を有する。屈折す
る部分とは具体的には、凹凸パターン（レリーフ）１８
０２の頂点１８８１a〜１８８１ｄ、または一番窪んだ
部分１８８２a〜１８８２ｄの付近である。このような
半導体膜１８０３を結晶化させた場合に、屈折部分に結
晶化に伴う歪みが集中する。そのため、屈折部分以外の
部分、例えば領域Ｇの部分には、歪みが蓄積されず、良
好な結晶性を有する膜が得られる。In the region G, relatively large crystal grains extending in the laser scanning direction are formed. Further, it has good crystallinity with little distortion. This is the semiconductor film 1803
This is because the strain in the region G is relaxed when is crystallized. That is, the semiconductor film 1803 has a refraction portion due to the uneven pattern (relief). Specifically, the refraction portion is a concavo-convex pattern (relief) 18
It is near the vertices 1881a to 1881d of 02 or the most depressed portions 1882a to 1882d. When such a semiconductor film 1803 is crystallized, strain due to crystallization is concentrated in the refraction portion. Therefore, strain is not accumulated in the portion other than the refraction portion, for example, the portion of the region G, and a film having good crystallinity can be obtained.

【０２８２】また、領域Iでは、レーザの軌跡のエッジ
１６１５付近に相当するため、粒径の小さな結晶粒が形
成される。In the region I, which corresponds to the vicinity of the edge 1615 of the laser locus, crystal grains having a small grain size are formed.

【０２８３】このように、基板上の凹凸パターン（レリ
ーフ）の形状と、レーザの走査方向を定めることで、結
晶性の揃った領域Ｇが得られる。By thus determining the shape of the uneven pattern (relief) on the substrate and the scanning direction of the laser, the region G with uniform crystallinity can be obtained.

【０２８４】こうして得られた、多結晶膜の結晶性の揃
った部分に、各チャネル領域が配置されるようにアイラ
ンドをパターニングする手法については、図１６等と同
様であるので、ここでは説明は省略する。The method of patterning the islands so that the channel regions are arranged in the thus obtained portions of the polycrystalline film where the crystallinity is uniform is the same as in FIG. 16 and the like. Omit it.

【０２８５】本発明ではこうして、各画素の駆動ＴＦＴ
それぞれのチャネル領域の結晶性を、揃えることができ
る。こうして、画素間で駆動ＴＦＴの特性ばらつきを低
減することができる。よって、表示ムラが少ない表示装
置を提供することができる。Thus, in the present invention, the driving TFT of each pixel is
The crystallinity of each channel region can be made uniform. In this way, it is possible to reduce the characteristic variation of the drive TFT between pixels. Therefore, a display device with less display unevenness can be provided.

【０２８６】[0286]

【実施例】（実施例１）本実施例では、サブアイランド
をレーザアニールする際に用いる装置について説明す
る。始めに、レーザを集光し、ビームスポットを形成す
るための光学系の例を示す。次いで、ビームスポットを
走査する装置全体について説明する。Example 1 In this example, an apparatus used for laser annealing a sub-island will be described. First, an example of an optical system for focusing a laser and forming a beam spot will be shown. Next, the entire apparatus for scanning the beam spot will be described.

【０２８７】まず、レーザを集光し、ビームスポットを
形成するための光学系の例を示す。説明には、図８を用
いる。First, an example of an optical system for focusing a laser to form a beam spot will be shown. FIG. 8 is used for the description.

【０２８８】図８（A）に示す光学系は、２つのシリン
ドリカルレンズ８０１、８０２を有している。矢印の方
向から入射したレーザ光は、２つのシリンドリカルレン
ズ８０１、８０２によってビームスポットが形成され
る。形成されたビームスポットは、スリット８０４を介
して基板上の被処理物８０３に照射される。なお、被処
理物により近いシリンドリカルレンズ８０２は、シリン
ドリカルレンズ８０１に比べてそのｆ値が小さい。な
お、戻り光を防ぐため、レーザ光の基板への入射角度θ
を、０度より大きく、好ましくは、５度〜３０度とす
る。The optical system shown in FIG. 8A has two cylindrical lenses 801 and 802. A beam spot of the laser light incident from the direction of the arrow is formed by the two cylindrical lenses 801 and 802. The formed beam spot is applied to the object to be processed 803 on the substrate through the slit 804. It should be noted that the cylindrical lens 802 closer to the object to be processed has a smaller f value than the cylindrical lens 801. The angle of incidence of the laser light on the substrate θ
Is greater than 0 degrees, and preferably 5 degrees to 30 degrees.

【０２８９】図８（Ｂ）に示す光学系は、ミラー８０５
と、平凸球面レンズ８０６とを有している。そして、矢
印の方向から入射したレーザ光は、ミラー８０５におい
て反射される。反射された光は、平凸球面レンズ８０６
に入力され、ビームスポットが形成される。このビーム
スポットが、スリット８０８を介して被処理物８０７に
照射される。なお、平凸球面レンズ８０６の曲率半径
は、設計者が適宜設定することが可能である。また、戻
り光を防ぐため、レーザ光の基板への入射角度θを、０
度より大きく、好ましくは、５度〜３０度とする。The optical system shown in FIG. 8B has a mirror 805.
And a plano-convex spherical lens 806. The laser light incident from the direction of the arrow is reflected by the mirror 805. The reflected light is a plano-convex spherical lens 806.
And a beam spot is formed. The beam spot is applied to the object 807 to be processed through the slit 808. The radius of curvature of the plano-convex spherical lens 806 can be appropriately set by the designer. Further, in order to prevent return light, the incident angle θ of the laser light on the substrate is set to 0
The angle is greater than 5 degrees, preferably 5 degrees to 30 degrees.

【０２９０】以上が、レーザを集光し、ビームスポット
を形成するための光学系についての説明である。The above is the description of the optical system for condensing the laser and forming the beam spot.

【０２９１】次に、ビームスポットを走査する装置全体
の構成について、図９を用いて説明する。９０１はレー
ザ発振装置である。レーザ発振装置９０１は、連続発振
のレーザを出力する。Next, the configuration of the entire apparatus for scanning the beam spot will be described with reference to FIG. Reference numeral 901 is a laser oscillator. The laser oscillator 901 outputs a continuous wave laser.

【０２９２】なお、レーザ発振装置９０１は、チラー９
０２を用いてその温度を一定に保つようにしても良い。
チラー９０２は必ずしも設ける必要はないが、レーザ発
振装置９０１の温度を一定に保つことで、出力されるレ
ーザ光のエネルギーが温度によってばらつくのを抑える
ことができる。The laser oscillator 901 is a chiller 9
02 may be used to keep the temperature constant.
Although it is not always necessary to provide the chiller 902, by keeping the temperature of the laser oscillator 901 constant, it is possible to prevent the energy of the output laser light from varying depending on the temperature.

【０２９３】また９０４は光学系であり、レーザ発振装
置９０１から出力された光路を変更したり、そのビーム
スポットの形状を加工したりして、レーザ光を集光する
ことができる。Reference numeral 904 denotes an optical system, which can change the optical path output from the laser oscillating device 901 or process the shape of the beam spot to focus the laser light.

【０２９４】なお、レーザ光を一次的に完全に遮蔽する
ことができるＡＯ変調器９０３を、被処理物である基板
９０６とレーザ発振装置９０１との間の光路に設けても
良い。また、ＡＯ変調器の代わりに、テニュエイター
（光量調整フィルタ）を設けて、レーザ光のエネルギー
密度を調整するようにしても良い。Note that an AO modulator 903 capable of temporarily completely shielding laser light may be provided in the optical path between the substrate 906 which is the object to be processed and the laser oscillator 901. Also, instead of the AO modulator, a tenuator (light quantity adjustment filter) may be provided to adjust the energy density of the laser light.

【０２９５】また、被処理物である基板９０６とレーザ
発振装置９０１との間の光路に、レーザ発振装置９０１
から出力されたレーザ光のエネルギー密度を測定する手
段（エネルギー密度測定手段）９１５を設け、測定した
エネルギー密度の経時変化をコンピューター９１０にお
いて監視するようにしても良い。この場合、レーザ光の
エネルギー密度の減衰を補うように、レーザ発振装置９
１０からの出力を高めるようにしても良い。Further, the laser oscillator 901 is provided in the optical path between the substrate 906 which is the object to be processed and the laser oscillator 901.
It is also possible to provide a means (energy density measuring means) 915 for measuring the energy density of the laser beam output from the computer 910 and monitor the change over time of the measured energy density in the computer 910. In this case, the laser oscillator 9 is used so as to compensate for the attenuation of the energy density of the laser light.
The output from 10 may be increased.

【０２９６】ビームスポットは、スリット９０５を介し
て被処理物である基板９０６に照射される。スリット９
０５は、レーザ光を遮ることが可能であり、なおかつレ
ーザ光によって変形または損傷しないような材質で形成
するのが望ましい。そして、スリット９０５はスリット
の幅が可変であり、該スリットの幅によってビームスポ
ットの幅を変更することができる。The beam spot is applied to the substrate 906 which is the object to be processed through the slit 905. Slit 9
It is desirable that 05 is made of a material that can block the laser light and that is not deformed or damaged by the laser light. The slit 905 has a variable width, and the width of the beam spot can be changed depending on the width of the slit.

【０２９７】なお、スリット９０５を介さない場合の、
レーザ発振装置９０１から発振されるレーザ光の基板９
０６におけるビームスポットの形状は、レーザの種類に
よって異なり、また光学系により成形することもでき
る。When the slit 905 is not used,
Substrate 9 for laser light oscillated from laser oscillator 901
The shape of the beam spot at 06 differs depending on the type of laser and can be shaped by an optical system.

【０２９８】基板９０６はステージ９０７上に載置され
ている。図９では、位置制御手段９０８、９０９が、被
処理物におけるビームスポットの位置を制御する手段に
相当しており、ステージ９０７の位置が、位置制御手段
９０８、９０９によって制御されている。The substrate 906 is placed on the stage 907. In FIG. 9, the position control means 908 and 909 correspond to the means for controlling the position of the beam spot on the object to be processed, and the position of the stage 907 is controlled by the position control means 908 and 909.

【０２９９】図９では、位置制御手段９０８がＸ方向に
おけるステージ９０７の位置の制御を行っており、位置
制御手段９０９はＹ方向におけるステージ９０７の位置
制御を行う。In FIG. 9, the position control means 908 controls the position of the stage 907 in the X direction, and the position control means 909 controls the position of the stage 907 in the Y direction.

【０３００】また図９のレーザ照射装置は、中央演算処
理装置及びメモリ等の記憶手段を兼ね備えたコンピュー
ター９１０とを有している。コンピューター９１０は、
レーザ発振装置９０１の発振を制御し、なおかつレーザ
光のビームスポットがマスクのパターン情報に従って定
められる領域を覆うように、位置制御手段９０８、９０
９を制御し、基板９０６を所定の位置に移動させること
ができる。The laser irradiation apparatus shown in FIG. 9 has a computer 910 having a central processing unit and a storage means such as a memory. Computer 910
The position control means 908, 90 controls the oscillation of the laser oscillating device 901 and covers the area defined by the pattern information of the mask by the beam spot of the laser light.
9 can be controlled to move the substrate 906 to a predetermined position.

【０３０１】さらに、コンピューター９１０によって、
該スリット９０５の幅を制御し、マスクのパターン情報
に従ってビームスポットの幅を変更することも可能であ
る。Further, by the computer 910,
It is also possible to control the width of the slit 905 and change the width of the beam spot according to the pattern information of the mask.

【０３０２】さらにレーザ照射装置９０１は、被処理物
の温度を調節する手段を備えていても良い。また、レー
ザ光は指向性およびエネルギー密度の高い光であるた
め、ダンパーを設けて、反射光が不適切な箇所に照射さ
れるのを防ぐようにしても良い。ダンパーは、反射光を
吸収させる性質を有していることが望ましく、ダンパー
内に冷却水を循環させておき、反射光の吸収により隔壁
の温度が上昇するのを防ぐようにしても良い。また、ス
テージ９０７に基板を加熱するための手段（基板加熱手
段）を設けるようにしても良い。Further, the laser irradiation device 901 may be provided with means for adjusting the temperature of the object to be processed. Further, since the laser light is light having high directivity and energy density, a damper may be provided to prevent the reflected light from being applied to an inappropriate portion. The damper preferably has a property of absorbing reflected light, and cooling water may be circulated in the damper to prevent the temperature of the partition wall from rising due to absorption of reflected light. Further, the stage 907 may be provided with means for heating the substrate (substrate heating means).

【０３０３】なお、マーカをレーザで形成する場合、マ
ーカ用のレーザ発振装置を設けるようにしても良い。こ
の場合、マーカ用のレーザ発振装置の発振を、コンピュ
ーター９１０において制御するようにしても良い。さら
にマーカ用のレーザ発振装置を設ける場合、マーカ用の
レーザ発振装置から出力されたレーザ光を集光するため
の光学系を別途設ける。なおマーカを形成する際に用い
るレーザは、代表的にはＹＡＧレーザ、ＣＯ₂レーザ等
が挙げられるが、無論この他のレーザを用いて形成する
ことは可能である。When forming the marker with a laser, a laser oscillating device for the marker may be provided. In this case, the computer 910 may control the oscillation of the marker laser oscillation device. Further, when the laser oscillation device for the marker is provided, an optical system for condensing the laser light output from the laser oscillation device for the marker is additionally provided. The laser used when forming the marker is typically a YAG laser, a CO ₂ laser, or the like, but it goes without saying that other lasers can be used.

【０３０４】またマーカを用いた位置合わせのために、
ＣＣＤカメラ９１３を１台、場合によっては数台設ける
ようにしても良い。なおＣＣＤカメラとは、ＣＣＤ（電
荷結合素子）を撮像素子として用いたカメラを意味す
る。Further, for alignment using the marker,
One CCD camera 913, or several CCD cameras 913 may be provided in some cases. The CCD camera means a camera using a CCD (charge coupled device) as an image pickup device.

【０３０５】なお、マーカを設けずに、ＣＣＤカメラ９
１３によってサブアイランドのパターンを認識し、位置
合わせを行うようにしても良い。この場合、コンピュー
ター９１０に入力されたマスクによるサブアイランドの
パターン情報と、ＣＣＤカメラ９１３において収集され
た実際のサブアイランドのパターン情報とを照らし合わ
せて、基板の位置情報を把握することができる。この場
合マーカを別途設ける必要がない。The CCD camera 9 is not provided with a marker.
It is also possible to recognize the pattern of the sub-island by 13 and perform the alignment. In this case, the positional information of the substrate can be grasped by comparing the pattern information of the sub-island by the mask input to the computer 910 with the actual pattern information of the sub-island collected by the CCD camera 913. In this case, it is not necessary to separately provide a marker.

【０３０６】また、基板に入射したレーザ光は該基板の
表面で反射し、入射したときと同じ光路を戻る、いわゆ
る戻り光となるが、該戻り光はレーザの出力や周波数の
変動や、ロッドの破壊などの悪影響を及ぼす。そのた
め、前記戻り光を取り除きレーザの発振を安定させるた
め、アイソレータを設置するようにしても良い。The laser light incident on the substrate is reflected by the surface of the substrate and returns to the same optical path as when it is incident, that is, so-called return light. The return light is the output or frequency fluctuation of the laser or the rod light. It has an adverse effect such as the destruction of. Therefore, an isolator may be installed in order to remove the return light and stabilize the oscillation of the laser.

【０３０７】なお、図９では、レーザ発振装置を１台設
けたレーザ照射装置の構成について示したが、レーザ発
振装置は複数台であってもよい。つまり、複数のレーザ
発振装置を設け、それぞれから出力されたレーザ光のビ
ームスポットを互いに一部を重ね合わせることで、合成
する構成であってもよい。Although FIG. 9 shows the configuration of the laser irradiation device provided with one laser oscillation device, a plurality of laser oscillation devices may be provided. That is, a configuration may be adopted in which a plurality of laser oscillators are provided and the beam spots of the laser beams output from the respective laser oscillators are partly overlapped with each other to combine them.

【０３０８】以上で、ビームスポットを走査する装置全
体の構成についての説明を終了する。This is the end of the description of the overall configuration of the apparatus for scanning the beam spot.

【０３０９】本発明の表示装置の作製方法では、こうし
て半導体膜をレーザアニールし、結晶化することができ
る。In the method for manufacturing a display device of the present invention, the semiconductor film can be crystallized by laser annealing in this way.

【０３１０】（実施例２）本実施例では、本発明の表示
装置の駆動回路と画素部とを、同一基板上に形成する手
法について図１０、図１１を用いて説明する。なお、Ｃ
ＭＯＳ回路を有する駆動回路と、画素部とが形成された
基板を、便宜上アクティブマトリクス基板と呼ぶ。(Embodiment 2) In this embodiment, a method of forming the driver circuit and the pixel portion of the display device of the present invention on the same substrate will be described with reference to FIGS. Note that C
A substrate on which a drive circuit having a MOS circuit and a pixel portion are formed is referred to as an active matrix substrate for convenience.

【０３１１】まず、本実施例ではバリウムホウケイ酸ガ
ラス、またはアルミノホウケイ酸ガラスなどのガラスか
らなる基板５００１を用いる。なお、基板５００１とし
ては、石英基板やシリコン基板、金属基板またはステン
レス基板の表面に絶縁膜を形成したものを用いても良
い。また、本実施例の処理温度に耐えうる耐熱性が有す
るプラスチック基板を用いてもよい。First, in this embodiment, a substrate 5001 made of glass such as barium borosilicate glass or aluminoborosilicate glass is used. Note that as the substrate 5001, a quartz substrate, a silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed may be used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.

【０３１２】次いで、基板５００１上に酸化珪素膜、窒
化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下
地膜５００２を公知の手段(スパッタ法、ＬＰＣＶＤ
法、プラズマＣＶＤ法等)により形成する。本実施例で
は下地膜５００２として下地膜５００２ａ、５００２ｂ
の２層の下地膜を用いるが、前記絶縁膜の単層膜または
２層以上積層させた構造を用いても良い。Then, a base film 5002 made of an insulating film such as a silicon oxide film, a silicon nitride film or a silicon oxynitride film is formed on the substrate 5001 by a known means (sputtering method, LPCVD).
Method, plasma CVD method, etc.). In this embodiment, the base films 5002a and 5002b are used as the base film 5002.
Although the two-layer base film is used, a single-layer film of the insulating film or a structure in which two or more layers are laminated may be used.

【０３１３】次いで、下地膜５００２上に、公知の手段
(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)によ
り２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで
半導体層５００３を形成する。なお、この半導体層は、
非晶質半導体層であっても良いし、微結晶半導体層、あ
るいは結晶性半導体層であっても良い。また、非晶質珪
素ゲルマニウム膜などの非晶質構造を有する化合物半導
体層を用いても良い(図１０(Ａ))。Then, a known means is formed on the base film 5002.
The semiconductor layer 5003 is formed with a thickness of 25 to 80 [nm] (preferably 30 to 60 [nm]) by (a sputtering method, an LPCVD method, a plasma CVD method, or the like). This semiconductor layer is
It may be an amorphous semiconductor layer, a microcrystalline semiconductor layer, or a crystalline semiconductor layer. Alternatively, a compound semiconductor layer having an amorphous structure such as an amorphous silicon germanium film may be used (FIG. 10A).

【０３１４】次に、半導体層５００３をパターニング
し、フッ化ハロゲン、例えば、ＣｌＦ、ＣｌＦ₃、Ｂｒ
Ｆ、ＢｒＦ₃、ＩＦ、ＩＦ₃等を含む雰囲気で異方性ドラ
イエッチング法によりエッチング(第１のエッチング処
理)することで、第１の形状の島状半導体層（サブアイ
ランド）５００４〜５００６を形成する(図１０(Ｂ))。Next, the semiconductor layer 5003 is patterned, and halogen fluoride such as ClF, ClF ₃ or Br is used.
By etching (first etching treatment) by an anisotropic dry etching method in an atmosphere containing F, BrF ₃ , IF, IF _3, etc., the first shape island-shaped semiconductor layers (sub-islands) 5004 to 5006 are formed. It is formed (FIG. 10 (B)).

【０３１５】第１の形状の島状半導体層（サブアイラン
ド）５００４〜５００６の形状は、実施の形態１〜実施
の形態３に従って適宜設定することができる。The shape of the island-shaped semiconductor layers (sub-islands) 5004 to 5006 of the first shape can be appropriately set according to the first to third embodiments.

【０３１６】次に、第１の形状の島状半導体層５００４
〜５００６をレーザアニールにより結晶化させる。半導
体層が微結晶半導体層、あるいは結晶性半導体層の場
合、この工程によってその結晶性がさらに高められる。
レーザアニールは、実施の形態１〜実施の形態３や実施
例１に記載されたレーザ照射方法を用いて行う。Next, the first shape island-shaped semiconductor layer 5004 is formed.
~ 5006 is crystallized by laser annealing. When the semiconductor layer is a microcrystalline semiconductor layer or a crystalline semiconductor layer, this step further enhances its crystallinity.
Laser annealing is performed using the laser irradiation method described in any of Embodiment Modes 1 to 3 and Example 1.

【０３１７】具体的には、レーザ照射装置のコンピュー
タに入力されたマスクの情報に従って、第１の形状の島
状半導体層５００４〜５００６にレーザ光を照射する。
もちろん、レーザアニールだけでなく、他の公知の結晶
化法(ＲＴＡやファーネスアニール炉を用いた熱結晶化
法、結晶化を助長する金属元素を用いた熱結晶化法等)
と組み合わせて行ってもよい。Specifically, the first shape island-shaped semiconductor layers 5004 to 5006 are irradiated with laser light in accordance with mask information input to the computer of the laser irradiation apparatus.
Of course, in addition to laser annealing, other known crystallization methods (thermal crystallization method using RTA or furnace annealing, thermal crystallization method using a metal element that promotes crystallization, etc.)
May be combined with.

【０３１８】半導体層の結晶化に際しては、連続発振が
可能な固体レーザを用い、基本波の第２高調波〜第４高
調波を用いることで、大粒径の結晶を得ることができ
る。代表的には、Ｎｄ:ＹＶＯ₄レーザ(基本波１０６４
[nm])の第２高調波(５３２[nm])や第３高調波(３５５[n
m])を用いるのが望ましい。具体的には、出力１０[Ｗ]
の連続発振のＹＶＯ₄レーザから射出されたレーザ光を
非線形光学素子により高調波に変換する。また、共振器
の中にＹＶＯ₄結晶と非線形光学素子を入れて、高調波
を射出する方法もある。そして、好ましくは光学系によ
り照射面にて線状、矩形状または楕円形状のビームスポ
ットを成形して、被処理体に照射する。このときのエネ
ルギー密度は０．０１〜１００[MW/cm²]程度(好ましく
は０．１〜１０[MW/cm²])が必要である。そして、１０
〜２０００[cm/s]程度の速度で半導体層が形成された基
板５００１を移動させ、ビームスポットを相対的に走査
する。In crystallizing the semiconductor layer, a solid-state laser capable of continuous oscillation is used and second to fourth harmonics of the fundamental wave are used, whereby a crystal with a large grain size can be obtained. Typically, an Nd: YVO ₄ laser (fundamental wave 1064
second harmonic (532 [nm]) and third harmonic (355 [n])
m]) is preferred. Specifically, output 10 [W]
The laser light emitted from the continuous wave YVO ₄ laser is converted into a harmonic by a non-linear optical element. There is also a method in which a YVO ₄ crystal and a non-linear optical element are put in a resonator to emit a higher harmonic wave. Then, preferably, a linear, rectangular, or elliptical beam spot is formed on the irradiation surface by an optical system, and the object to be processed is irradiated. At this time, the energy density needs to be about 0.01 to 100 [MW / cm ² ] (preferably 0.1 to 10 [MW / cm ² ]). And 10
The substrate 5001 on which the semiconductor layer is formed is moved at a speed of about 2000 [cm / s], and the beam spot is relatively scanned.

【０３１９】なお光学系によって、ビームスポットの方
を、基板５００１に対して移動させてもよい。The beam spot may be moved with respect to the substrate 5001 by an optical system.

【０３２０】また、レーザ照射は、パルス発振または連
続発振の気体レーザもしくは固体レーザを用いることが
できる。気体レーザとして、エキシマレーザ、Ａｒレー
ザー、Ｋｒレーザーなどがあり、固体レーザとして、Ｙ
ＡＧレーザ、ＹＶＯ₄レーザー、ＹＬＦレーザ、ＹＡｌ
Ｏ₃レーザー、ガラスレーザ、ルビーレーザ、アレキサ
ンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げ
られる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈ
ｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡ
Ｇ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶を使ったレ
ーザ等も使用可能である。当該レーザの基本波はドーピ
ングする材料によって異なり、１[μm]前後の基本波を
有するレーザ光が得られる。基本波に対する高調波は、
非線形光学素子を用いることで得ることができる。For laser irradiation, a pulsed or continuous wave gas laser or solid laser can be used. Gas lasers include excimer lasers, Ar lasers, and Kr lasers, and solid-state lasers include Y lasers.
AG laser, YVO ₄ laser, YLF laser, YAl
Examples thereof include O ₃ laser, glass laser, ruby laser, alexandrite laser, and Ti: sapphire laser. As the solid-state laser, Cr, Nd, Er, H
YA doped with o, Ce, Co, Ti or Tm
A laser using a crystal such as G, YVO ₄ , YLF, or YAlO ₃ can also be used. The fundamental wave of the laser differs depending on the material to be doped, and laser light having a fundamental wave of about 1 [μm] can be obtained. The harmonics of the fundamental wave are
It can be obtained by using a non-linear optical element.

【０３２１】上述したレーザアニールによって、第１の
形状の島状半導体層（５００４〜５００６にレーザ光が
照射され、結晶性が高められる(図１０(Ｃ))。By the above-described laser annealing, the first shape island-shaped semiconductor layers (5004 to 5006 are irradiated with laser light to enhance crystallinity (FIG. 10C).

【０３２２】次に、結晶性が高められた第１の形状の島
状半導体層５００４〜５００６を所望の形状にパターニ
ング(第２のエッチング処理)して、第２の形状の島状半
導体層（アイランド）５００８〜５０１１を形成する
(図１０(Ｄ))。Next, the first shape island-shaped semiconductor layers 5004 to 5006 with enhanced crystallinity are patterned into a desired shape (second etching treatment) to form the second shape island-shaped semiconductor layers ( Island) 5008-5011 is formed
(FIG. 10 (D)).

【０３２３】なお、第１の形状の島状半導体層（サブア
イランド）から、第２の形状の島状半導体層（アイラン
ド）５００８をパターニングする手段は、実施の形態１
〜実施の形態３に従っておこなう。The means for patterning the second shape island-shaped semiconductor layer (island) 5008 from the first shape island-shaped semiconductor layer (sub-island) is the same as in the first embodiment.
~ Perform according to the third embodiment.

【０３２４】また、第２の形状の島状半導体層５００８
〜５０１１を形成した後、ＴＦＴのしきい値を制御する
ために微量な不純物元素(ボロンまたはリン)のドーピン
グを行ってもよい。Further, the second shape island-shaped semiconductor layer 5008 is formed.
After forming .about.5011, a slight amount of impurity element (boron or phosphorus) may be doped to control the threshold value of the TFT.

【０３２５】次いで、第２の形状の島状半導体層５００
８〜５０１１を覆うゲート絶縁膜５０１２を形成する。
ゲート絶縁膜５０１２はプラズマＣＶＤ法またはスパッ
タ法を用い、厚さを４０〜１５０[nm]として珪素を含む
絶縁膜で形成する。本実施例では、プラズマＣＶＤ法に
より１１０[nm]の厚さで酸化窒化珪素膜(組成比Ｓｉ＝
３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で
形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定
されるものでなく、他の珪素を含む絶縁膜を単層または
積層構造として用いても良い。Then, the second shape island-shaped semiconductor layer 500 is formed.
A gate insulating film 5012 covering 8 to 5011 is formed.
The gate insulating film 5012 is formed of an insulating film containing silicon with a thickness of 40 to 150 [nm] by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film (composition ratio Si =
32 [%], O = 59 [%], N = 7 [%], H = 2 [%]). Of course, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.

【０３２６】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)と
Ｏ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜
４００[℃]とし、高周波(１３．５６[MHz])電力密度
０．５〜０．８[W/cm²]で放電させて形成することがで
きる。このようにして作製される酸化珪素膜は、その後
４００〜５００[℃]の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O ₂ are mixed by the plasma CVD method, the reaction pressure is 40 [Pa], and the substrate temperature is 300-.
It can be formed by discharging at a high frequency (13.56 [MHz]) and a power density of 0.5 to 0.8 [W / cm ² ] at 400 [° C.]. The silicon oxide film produced in this way can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].

【０３２７】次いで、ゲート絶縁膜５０１２上に膜厚２
０〜１００[nm]の第１の導電層５０１３と、膜厚１００
〜４００[nm]の第２の導電層５０１４とを積層形成す
る。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第
１の導電層５０１３と、膜厚３７０[nm]のＷ膜からなる
第２の導電層５０１４を積層形成した。ＴａＮ膜はスパ
ッタ法で形成し、Ｔａのターゲットを用い、窒素を含む
雰囲気内でスパッタする。また、Ｗ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成すること
もできる。いずれにしてもゲート電極として使用するた
めには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ膜
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。従って、本実施例では、高純度のＷ
(純度９９．９９９９[％])のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がな
いように十分配慮してＷ膜を形成することにより、抵抗
率９〜２０[μΩcm]を実現することができる。Then, a film having a thickness of 2 is formed on the gate insulating film 5012.
A first conductive layer 5013 having a thickness of 0 to 100 [nm] and a film thickness of 100
A second conductive layer 5014 having a thickness of 400 nm is laminated and formed. In this embodiment, a first conductive layer 5013 made of a TaN film having a film thickness of 30 nm and a second conductive layer 5014 made of a W film having a film thickness of 370 nm are laminated and formed. The TaN film is formed by a sputtering method and is sputtered in an atmosphere containing nitrogen using a Ta target. The W film was formed by the sputtering method using a W target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF ₆ ). In any case, it is necessary to reduce the resistance in order to use it as the gate electrode, and the resistivity of the W film is 20.
It is desirable to keep it below [μΩcm]. Although the resistivity of the W film can be lowered by enlarging the crystal grains, when the W film contains many impurity elements such as oxygen, crystallization is hindered and the resistance is increased. Therefore, in this embodiment, high-purity W
A sputtering method using a target of (purity 99.9999 [%]) and a W film formed with sufficient consideration not to mix impurities from the vapor phase at the time of film formation to obtain a resistivity of 9 to 20 [μΩcm] can be realized.

【０３２８】なお、本実施例では、第１の導電層５０１
３をＴａＮ、第２の導電層５０１４をＷとしたが、特に
限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃ
ｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主
成分とする合金材料若しくは化合物材料で形成してもよ
い。また、リン等の不純物元素をドーピングした多結晶
珪素膜に代表される半導体層を用いてもよい。また、Ａ
ｇＰｄＣｕ合金を用いてもよい。また、第１の導電層を
タンタル(Ｔａ)膜で形成し、第２の導電層をＷ膜とする
組み合わせ、第１の導電層を窒化チタン(ＴｉＮ)膜で形
成し、第２の導電層をＷ膜とする組み合わせ、第１の導
電層を窒化タンタル(ＴａＮ)で形成し、第２の導電層を
Ｗとする組み合わせ、第１の導電層を窒化タンタル(Ｔ
ａＮ)膜で形成し、第２の導電層をＡｌ膜とする組み合
わせ、第１の導電層を窒化タンタル(ＴａＮ)膜で形成
し、第２の導電層をＣｕ膜とする組み合わせとしてもよ
い。In this example, the first conductive layer 501 is used.
3 is TaN and the second conductive layer 5014 is W, but is not particularly limited, and Ta, W, Ti, Mo, Al, and C are all used.
It may be formed of an element selected from u, Cr, and Nd, or an alloy material or a compound material containing the above element as a main component. Alternatively, a semiconductor layer typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. Also, A
A gPdCu alloy may be used. In addition, the first conductive layer is formed of a tantalum (Ta) film, the second conductive layer is formed of a W film, and the first conductive layer is formed of a titanium nitride (TiN) film. As a W film, the first conductive layer is formed of tantalum nitride (TaN), the second conductive layer is formed of W, and the first conductive layer is made of tantalum nitride (TN).
aN) film, the second conductive layer is an Al film, the first conductive layer is a tantalum nitride (TaN) film, and the second conductive layer is a Cu film.

【０３２９】また、２層構造に限定されず、例えば、タ
ングステン膜、アルミニウムとシリコンの合金(Ａｌ−
Ｓｉ)膜、窒化チタン膜を順次積層した３層構造として
もよい。また、３層構造とする場合、タングステンに代
えて窒化タングステンを用いてもよいし、アルミニウム
とシリコンの合金(Ａｌ−Ｓｉ)膜に代えてアルミニウム
とチタンの合金膜(Ａｌ−Ｔｉ)を用いてもよいし、窒化
チタン膜に代えてチタン膜を用いてもよい。The structure is not limited to the two-layer structure. For example, a tungsten film, an alloy of aluminum and silicon (Al-
A three-layer structure in which a Si) film and a titanium nitride film are sequentially stacked may be used. In the case of a three-layer structure, tungsten nitride may be used instead of tungsten, or an alloy film of aluminum and titanium (Al-Ti) may be used instead of the alloy of aluminum and silicon (Al-Si). Alternatively, a titanium film may be used instead of the titanium nitride film.

【０３３０】なお、導電層の材料によって、適宜最適な
エッチングの方法や、エッチャントの種類を選択するこ
とが重要である(図１０(Ｅ))。Note that it is important to appropriately select an optimum etching method and etchant type depending on the material of the conductive layer (FIG. 10E).

【０３３１】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク５０１５を形成し、電極及び配線を
形成するための第３のエッチング処理を行う。第３のエ
ッチング処理では第１及び第２のエッチング条件で行う
(図１０(Ｆ))。本実施例では第１のエッチング条件とし
て、ＩＣＰ(Inductively Coupled Plasma：誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにＣ
Ｆ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２
５：２５：１０[sccm]とし、１[Pa]の圧力でコイル型の
電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入
してプラズマを生成してエッチングを行う。基板側(試
料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。この第１のエッチング条件によりＷ膜をエッチング
して第１の導電層の端部をテーパー形状とする。Next, a mask 5015 made of a resist is formed by photolithography, and a third etching process for forming electrodes and wirings is performed. The third etching process is performed under the first and second etching conditions.
(FIG. 10 (F)). In this embodiment, as the first etching condition, ICP (Inductively Coupled Plasma) etching method is used, and C is used as an etching gas.
Using F ₄ , Cl ₂ and O ₂ , each gas flow rate ratio is set to 2
At 5:25:10 [sccm], RF (13.56 [MHz]) RF power of 500 [W] is applied to the coil-type electrode at a pressure of 1 [Pa] to generate plasma for etching. RF (13.56 [MHz]) RF of 150 [W] is also applied to the substrate side (sample stage) to apply a substantially negative self-bias voltage. The W film is etched under the first etching condition so that the end portion of the first conductive layer is tapered.

【０３３２】この後、レジストからなるマスク５０１５
を除去せずに第２のエッチング条件に変え、エッチング
用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比
を３０：３０[sccm]とし、１[Pa]の圧力でコイル型の電
極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し
てプラズマを生成して約３０秒程度のエッチングを行っ
た。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．
５６[MHz])電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチン
グ条件ではＷ膜及びＴａＮ膜とも同程度にエッチングさ
れる。なお、ゲート絶縁膜上に残渣を残すことなくエッ
チングするためには、１０〜２０[％]程度の割合でエッ
チング時間を増加させると良い。Thereafter, a mask 5015 made of resist is formed.
Is changed to the second etching condition without removing the gas, CF ₄ and Cl ₂ are used as etching gas, and the gas flow rate ratio of each gas is set to 30:30 [sccm]. An RF (13.56 [MHz]) power of 500 [W] was applied to the electrodes to generate plasma and etching was performed for about 30 seconds. On the substrate side (sample stage), RF of 20 [W] (13.
56 [MHz]) power is applied and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF ₄ and Cl ₂ are mixed, the W film and the TaN film are etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased at a rate of about 10 to 20%.

【０３３３】上記第３のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
３のエッチング処理により第１の導電層と第２の導電層
から成る第１の形状の導電層５０１６〜５０２０(第１
の導電層５０１６ａ〜５０２０ａと第２の導電層５０１
６ｂ〜５０１６ｂ)を形成する。ゲート絶縁膜５０１２
においては、第１の形状の導電層５０１６〜５０２０で
覆われない領域は２０〜５０[nm]程度エッチングされ、
薄くなった領域が形成される。In the third etching process, the shape of the mask made of resist is adjusted to
The edges of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of this tapered portion is 15 to 45 °. Thus, the first shape conductive layers 5016 to 5020 (the first conductive layer and the second conductive layer) formed by the third etching treatment are formed.
Conductive layers 5016a to 5020a and the second conductive layer 501
6b to 5016b) are formed. Gate insulating film 5012
In, the region not covered with the first shape conductive layers 5016 to 5020 is etched by about 20 to 50 [nm],
A thinned area is formed.

【０３３４】次いで、レジストからなるマスク５０１５
を除去せずに第４のエッチング処理を行う(図１１
(Ａ))。ここでは、エッチングガスにＣＦ₄とＣｌ₂とＯ₂
とを用い、Ｗ膜を選択的にエッチングする。この時、第
４のエッチング処理により第２の導電層５０２１ｂ〜５
０２５ｂを形成する。一方、第１の導電層５０１６ａ〜
５０２０ａは、ほとんどエッチングされず、第２の形状
の導電層５０２１〜５０２５を形成する。Next, a mask 5015 made of resist.
The fourth etching process is carried out without removing (FIG. 11).
(A)). Here, the etching gas is CF ₄ , Cl _2, and O _2.
And are used to selectively etch the W film. At this time, the second conductive layers 5021b to 521b
025b is formed. On the other hand, the first conductive layers 5016a to
The layer 5020a is hardly etched and forms the second shape conductive layers 5021 to 5025.

【０３３５】そして、レジストからなるマスク５０１５
を除去せずに第１のドーピング処理を行い、第２の形状
の島状半導体層にＮ型を付与する不純物元素を低濃度に
添加する。ドーピング処理はイオンドープ法、若しくは
イオン注入法で行えば良い。イオンドープ法の条件はド
ーズ量を１×１０¹³〜５×１０¹⁴[/cm²]とし、加速電圧
を４０〜８０[keV]として行う。本実施例ではドーズ量
を１．５×１０¹³[/cm²]とし、加速電圧を６０[keV]と
して行う。Ｎ型を付与する不純物元素として１５族に属
する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用い
るが、ここではリン(Ｐ)を用いる。この場合、導電層５
０２１〜５０２５がＮ型を付与する不純物元素に対する
マスクとなり、自己整合的に不純物領域５０２６〜５０
２９が形成される。不純物領域５０２６〜５０２９には
１×１０¹⁸〜１×１０²⁰[/cm³]の濃度範囲でＮ型を付与
する不純物元素を添加する。Then, a mask 5015 made of resist.
The first doping process is performed without removing the impurities to add the impurity element imparting N-type to the second shape island-shaped semiconductor layer at a low concentration. The doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1 × 10 ^{13 to} 5 × 10 ¹⁴ [/ cm ² ], and the acceleration voltage is 40 to 80 [keV]. In this embodiment, the dose amount is 1.5 × 10 ¹³ [/ cm ² ] and the acceleration voltage is 60 [keV]. As the impurity element imparting N-type, an element belonging to Group 15 is used, typically phosphorus (P) or arsenic (As), but phosphorus (P) is used here. In this case, the conductive layer 5
021 to 5025 serve as a mask for the impurity element imparting N-type, and the impurity regions 5026 to 50 are self-aligned.
29 is formed. An impurity element imparting N-type conductivity is added to the impurity regions 5026 to 5029 in a concentration range of 1 × 10 ¹⁸ to 1 × 10 ²⁰ [/ cm ³ ].

【０３３６】次に、レジストからなるマスク５０１５を
除去した後、新たにレジストからなるマスク５０３０を
形成して第１のドーピング処理よりも高い加速電圧で第
２のドーピング処理を行う。イオンドープ法の条件はド
ーズ量を１×１０¹³〜１×１０¹⁵[/cm²]とし、加速電圧
を６０〜１２０[keV]として行う。ドーピング処理は第
２の導電層５０２１ｂ〜５０２５ｂを不純物元素に対す
るマスクとして用い、第１の導電層のテーパー部の下方
の第２の形状の島状半導体層に不純物元素が添加される
ようにドーピングする。続いて、第２のドーピング処理
より加速電圧を下げて第３のドーピング処理を行って図
１１(Ｂ)の状態を得る。第３のドーピング処理における
イオンドープ法の条件は、ドーズ量を１×１０¹⁵〜１×
１０¹⁷[/cm²]とし、加速電圧を５０〜１００[keV]とし
て行う。第２のドーピング処理および第３のドーピング
処理により、第１の導電層と重なる低濃度不純物領域５
０３１、５０３２には１×１０¹⁸〜５×１０¹⁹[/cm³]の
濃度範囲でＮ型を付与する不純物元素を添加され、高濃
度不純物領域５０３４〜５０３６には１×１０¹⁹〜５×
１０²¹[/cm³]の濃度範囲でＮ型を付与する不純物元素が
添加される。Next, after removing the resist mask 5015, a new resist mask 5030 is formed and a second doping process is performed at an acceleration voltage higher than that of the first doping process. The condition of the ion doping method is that the dose amount is 1 × 10 ¹³ to 1 × 10 ¹⁵ [/ cm ² ] and the acceleration voltage is 60 to 120 [keV]. In the doping process, the second conductive layers 5021b to 5025b are used as a mask for the impurity element, and doping is performed so that the impurity element is added to the second shape island-shaped semiconductor layer below the tapered portion of the first conductive layer. . Subsequently, the acceleration voltage is lowered from the second doping process and the third doping process is performed to obtain the state of FIG. The condition of the ion doping method in the third doping process is that the dose amount is 1 × 10 ¹⁵ to 1 ×.
The acceleration voltage is set to 10 ¹⁷ [/ cm ² ], and the acceleration voltage is set to 50 to 100 [keV]. By the second doping treatment and the third doping treatment, the low-concentration impurity region 5 overlapping with the first conductive layer 5 is formed.
031 and 5032 are added with an impurity element imparting N-type in the concentration range of 1 × 10 ^{18 to} 5 × 10 ¹⁹ [/ cm ³ ], and 1 × 10 ^{19 to} 5 × are added to the high concentration impurity regions 5034 to 5036.
An impurity element imparting N-type is added within a concentration range of 10 ²¹ [/ cm ³ ].

【０３３７】もちろん、適当な加速電圧にすることで、
第２のドーピング処理および第３のドーピング処理は１
回のドーピング処理で、低濃度不純物領域および高濃度
不純物領域を形成することも可能である。Of course, by setting an appropriate acceleration voltage,
The second doping process and the third doping process are 1
It is possible to form the low-concentration impurity region and the high-concentration impurity region by performing the doping process once.

【０３３８】次いで、レジストからなるマスク５０３０
を除去した後、新たにレジストからなるマスク５０３７
を形成して第４のドーピング処理を行う。この第４のド
ーピング処理により、Ｐチャネル型ＴＦＴの活性層とな
る第２の形状の島状半導体層に前記一導電型とは逆の導
電型を付与する不純物元素が添加された不純物領域５０
３８、５０３９を形成する。第２の導電層５０２１ａ〜
５０２５ａを不純物元素に対するマスクとして用い、Ｐ
型を付与する不純物元素を添加して自己整合的に不純物
領域を形成する。本実施例では、不純物領域５０３８、
５０３９はジボラン(Ｂ₂Ｈ₆)を用いたイオンドープ法で
形成する(図１１(Ｃ))。この第４のドーピング処理の際
には、Ｎチャネル型ＴＦＴを形成する第２の形状の島状
半導体層はレジストからなるマスク５０３７で覆われて
いる。第１乃至３のドーピング処理によって、不純物領
域５０３８、５０３９にはそれぞれ異なる濃度でリンが
添加されているが、そのいずれの領域においてもＰ型を
付与する不純物元素の濃度を１×１０¹⁹〜５×１０²¹[/
cm³]となるようにドーピング処理することにより、Ｐチ
ャネル型ＴＦＴのソース領域およびドレイン領域として
機能するために何ら問題は生じない。Next, a mask 5030 made of resist
After removing the mask, a new mask 5037 made of resist
And a fourth doping process is performed. By the fourth doping process, the impurity region 50 in which the impurity element imparting the conductivity type opposite to the one conductivity type is added to the second shape island-shaped semiconductor layer which becomes the active layer of the P-channel TFT.
38 and 5039 are formed. Second conductive layer 5021a to
5025a is used as a mask against the impurity element, and P
An impurity element imparting a mold is added to form an impurity region in a self-aligned manner. In this embodiment, the impurity regions 5038,
5039 is formed by an ion doping method using diborane (B ₂ H ₆ ) (FIG. 11C). During the fourth doping process, the second shape island-shaped semiconductor layer forming the N-channel TFT is covered with the mask 5037 made of resist. Although phosphorus is added to the impurity regions 5038 and 5039 at different concentrations by the first to third doping processes, the concentration of the impurity element imparting P-type is 1 × 10 ^{19 to} 5 in each of the regions. × 10 ²¹ [/
By performing the doping process so that the thickness becomes cm ³ ], there is no problem because it functions as the source region and the drain region of the P-channel TFT.

【０３３９】以上までの工程で、それぞれの第２の形状
の島状半導体層に不純物領域が形成される。Through the above steps, the impurity regions are formed in the respective island-shaped semiconductor layers having the second shape.

【０３４０】次いで、レジストからなるマスク５０３７
を除去して第１の層間絶縁膜５０４０を形成する。この
第１の層間絶縁膜５０４０としては、プラズマＣＶＤ法
またはスパッタ法を用い、厚さを１００〜２００[nm]と
して珪素を含む絶縁膜で形成する。本実施例では、プラ
ズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を
形成した。勿論、第１の層間絶縁膜５０４０は酸化窒化
珪素膜に限定されるものでなく、他の珪素を含む絶縁膜
を単層または積層構造として用いても良い。Next, a mask 5037 made of resist
Are removed to form a first interlayer insulating film 5040. The first interlayer insulating film 5040 is formed of an insulating film containing silicon with a thickness of 100 to 200 [nm] by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 150 nm is formed by the plasma CVD method. Of course, the first interlayer insulating film 5040 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.

【０３４１】次いで、第２の形状の島状半導体層に添加
された不純物を活性化する処理を行う(図１１(Ｄ))。活
性化処理としては、レーザアニール法を用いる。レーザ
アニール法を用いる場合、結晶化の際に用いたレーザを
使用することが可能である。活性化の場合は、移動速度
は結晶化と同じにし、０．０１〜１００[MW/cm²]程度
(好ましくは０．０１〜１０[MW/cm²])のエネルギー密度
が必要となる。また結晶化の際には連続発振のレーザを
用い、活性化の際にはパルス発振のレーザを用いるよう
にしても良い。Next, a treatment for activating the impurities added to the second shape island-shaped semiconductor layer is performed (FIG. 11D). A laser annealing method is used as the activation process. When the laser annealing method is used, the laser used for crystallization can be used. In case of activation, the moving speed is the same as that of crystallization, and it is about 0.01 to 100 [MW / cm ² ].
An energy density of (preferably 0.01 to 10 [MW / cm ² ]) is required. A continuous wave laser may be used for crystallization and a pulsed laser may be used for activation.

【０３４２】また、第１の層間絶縁膜５０４０を形成す
る前に活性化処理を行っても良い。In addition, activation treatment may be performed before forming the first interlayer insulating film 5040.

【０３４３】そして、加熱処理(３００〜５５０[℃]で
１〜１２時間の熱処理)を行うと水素化を行うことがで
きる。この工程は第１の層間絶縁膜５０４０に含まれる
水素により第２の形状の島状半導体層のダングリングボ
ンドを終端する工程である。なお、第１の層間絶縁膜の
存在に関係なく第２の形状の島状半導体層を水素化する
ことができる。水素化の他の手段としては、プラズマ水
素化(プラズマにより励起された水素を用いる)や、３〜
１００[％]の水素を含む雰囲気中で、３００〜６５０
[℃]で１〜１２時間の加熱処理を行っても良い。Then, heat treatment (heat treatment at 300 to 550 [° C.] for 1 to 12 hours) can be carried out to perform hydrogenation. This step is a step of terminating the dangling bond of the island-shaped semiconductor layer having the second shape with hydrogen contained in the first interlayer insulating film 5040. Note that the island-shaped semiconductor layer having the second shape can be hydrogenated regardless of the presence of the first interlayer insulating film. Other means of hydrogenation include plasma hydrogenation (using hydrogen excited by plasma), 3 to
300 to 650 in an atmosphere containing 100% of hydrogen
The heat treatment may be performed at [° C.] for 1 to 12 hours.

【０３４４】以上の様にして、Ｎチャネル型ＴＦＴとＰ
チャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回
路と、選択ＴＦＴと駆動ＴＦＴと保持容量とを有する画
素部を同一基板上に形成することができる。こうして、
アクティブマトリクス基板が完成する。As described above, the N-channel TFT and the P
A driver circuit having a CMOS circuit formed of a channel TFT and a pixel portion having a selection TFT, a driving TFT, and a storage capacitor can be formed over the same substrate. Thus
The active matrix substrate is completed.

【０３４５】なお、本実施例は、実施の形態１〜実施の
形態７及び他の実施例と組み合わせて実施することが可
能である。Note that this embodiment can be implemented in combination with any of Embodiment Modes 1 to 7 and other embodiments.

【０３４６】（実施例３）本実施例では、実施例２に示
した作製方法を用いて作製されたアクティブマトリクス
基板を用いて、各画素にＯＬＥＤ素子を配置したＯＬＥ
Ｄ表示装置を作製した例を説明する。(Embodiment 3) In this embodiment, an OLE in which an OLED element is arranged in each pixel is used by using the active matrix substrate manufactured by the manufacturing method shown in Embodiment 2.
An example of manufacturing the D display device will be described.

【０３４７】ここで、ＯＬＥＤ素子は、陽極と、陰極
と、陽極と陰極に間に挟まれた有機化合物層とを有する
構成である。陽極と陰極間に電圧を印加することによっ
て、ルミネッセンス（Electro Luminescence）が得られ
る。Here, the OLED element has a structure having an anode, a cathode, and an organic compound layer sandwiched between the anode and the cathode. By applying a voltage between the anode and the cathode, luminescence (Electro Luminescence) is obtained.

【０３４８】有機化合物層は、積層構造とすることがで
きる。代表的には、コダック・イーストマン・カンパニ
ーのTangらが提案した「正孔輸送層／発光層／電子輸送
層」という積層構造が挙げられる。また他にも、陽極上
に正孔注入層／正孔輸送層／発光層／電子輸送層、また
は正孔注入層／正孔輸送層／発光層／電子輸送層／電子
注入層の順に積層する構造でも良い。発光層に対して蛍
光性色素等をドーピングしても良い。The organic compound layer may have a laminated structure. A typical example is a laminated structure of "hole transport layer / light emitting layer / electron transport layer" proposed by Tang et al. Of Kodak Eastman Company. In addition, a hole injection layer / hole transport layer / light emitting layer / electron transport layer or a hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. The structure is fine. You may dope a fluorescent dye etc. with respect to a light emitting layer.

【０３４９】ＯＬＥＤ素子の陰極と陽極の間に設けられ
る全ての層を総称して有機化合物層と呼ぶ。よって上述
した正孔注入層、正孔輸送層、発光層、電子輸送層、電
子注入層等は、全て有機化合物層に含まれる。All layers provided between the cathode and the anode of the OLED element are collectively called an organic compound layer. Therefore, the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer and the like described above are all included in the organic compound layer.

【０３５０】上記構造でなる有機化合物層に、一対の電
極（陽極及び陰極）から所定の電圧をかけると、キャリ
アの再結合が起こって発光する。When a predetermined voltage is applied to the organic compound layer having the above structure from a pair of electrodes (anode and cathode), carriers are recombined to emit light.

【０３５１】なお、ＯＬＥＤ素子は、一重項励起状態か
ら基底状態に戻る際の発光（蛍光）を利用するもので
も、三重項励起状態から基底状態に戻る際の発光（リン
光）を利用するものでも、どちらでも良い。また、両方
を利用するものであっても良い。Note that the OLED element utilizes light emission (fluorescence) when returning from the singlet excited state to the ground state, but also utilizes light emission (phosphorescence) when returning from the triplet excited state to the ground state. But either is fine. Alternatively, both may be used.

【０３５２】有機化合物層としては、公知の有機発光材
料や無機発光材料を用いることができる。As the organic compound layer, known organic light emitting materials and inorganic light emitting materials can be used.

【０３５３】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、中分子系有機発光材料と
は、昇華性を有さず、かつ、分子数が２０以下または連
鎖する分子の長さが１０[μｍ]以下の有機発光材料を示
すものとする。As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, or a medium molecular weight organic light emitting material can be freely used. The medium-molecular organic light-emitting material means an organic light-emitting material that has no sublimation property and has a number of molecules of 20 or less or a chained molecule length of 10 [μm] or less.

【０３５４】なお、有機化合物層は、正孔注入層、正孔
輸送層、発光層、電子輸送層、電子注入層等が、明確に
区別された積層構造を有するものに限定されない。つま
り、有機化合物層は、正孔注入層、正孔輸送層、発光
層、電子輸送層、電子注入層等を構成する材料が、混合
した層を有する構造であってもよい。The organic compound layer is not limited to those having a layered structure in which the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer, etc. are clearly distinguished. That is, the organic compound layer may have a structure having a layer in which materials constituting the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer and the like are mixed.

【０３５５】実施例２に従って図１１（Ｄ）の状態まで
形成する。次いで、図１２（A）に示すように、第１の
層間絶縁膜５０４０上に無機絶縁膜材料または有機絶縁
物材料から成る第２の層間絶縁膜５０４１を形成する。
本実施例では、膜厚１．６[μm]のアクリル樹脂膜を形
成した。次に、第２の層間絶縁膜５１０１を形成した
後、第２の層間絶縁膜５１０１に接するように、第３の
層間絶縁膜５１０３を形成する。According to the second embodiment, the state shown in FIG. 11D is formed. Next, as shown in FIG. 12A, a second interlayer insulating film 5041 made of an inorganic insulating film material or an organic insulating material is formed over the first interlayer insulating film 5040.
In this embodiment, an acrylic resin film having a thickness of 1.6 [μm] is formed. Next, after forming the second interlayer insulating film 5101, a third interlayer insulating film 5103 is formed so as to be in contact with the second interlayer insulating film 5101.

【０３５６】そして、配線５１０４〜５１１０を形成す
る。なお、これらの配線は、膜厚５０[nm]のＴｉ膜と、
膜厚５００[nm]の合金膜(ＡｌとＴｉとの合金膜)との積
層膜をパターニングして形成する。もちろん、二層構造
に限らず、単層構造でもよいし、三層以上の積層構造に
してもよい。また、配線の材料としては、ＡｌとＴｉに
限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、
さらにＴｉ膜を形成した積層膜をパターニングして配線
を形成してもよい。Then, wirings 5104 to 5110 are formed. In addition, these wirings are made of a Ti film having a film thickness of 50 [nm],
A laminated film with an alloy film (alloy film of Al and Ti) having a film thickness of 500 nm is formed by patterning. Of course, the structure is not limited to the two-layer structure, and may be a single-layer structure or a laminated structure of three or more layers. The material of the wiring is not limited to Al and Ti. For example, by forming Al or Cu on the TaN film,
Further, the wiring may be formed by patterning the laminated film having the Ti film formed thereon.

【０３５７】次いで、発光素子の陽極となる電極（画素
電極）を、透明導電膜からなる材料にて形成する。透明
導電膜としては、酸化インジウムと酸化スズとの化合
物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムを用いることができる。
また、前記透明導電膜にガリウムを添加したものを用い
ても良い。Next, an electrode (pixel electrode) serving as an anode of the light emitting element is formed of a material composed of a transparent conductive film. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide,
Tin oxide or indium oxide can be used.
Moreover, you may use what added gallium to the said transparent conductive film.

【０３５８】表示装置がＯＬＥＤ素子を利用する場合、
第３の層間絶縁膜５１０２は、第２の層間絶縁膜５１０
１に含まれる水分が有機発光層に入るのを防ぐのに効果
的である。第２の層間絶縁膜５１０１が有機樹脂材料を
有している場合、有機樹脂材料は水分を多く含むため、
第３の層間絶縁膜５１０２を設けることは特に有効であ
る。また、本実施例においては、樹脂からなる第２の層
間絶縁膜５１０１を用いてＴＦＴによる段差を平坦化す
ることは非常に重要である。後に形成される有機化合物
層は非常に薄いため、段差が存在することによって発光
不良を起こす場合がある。従って、有機化合物層をでき
るだけ平坦面に形成しうるように画素電極を形成する前
に平坦化しておくことが望ましい。When the display device uses an OLED element,
The third interlayer insulating film 5102 is the second interlayer insulating film 510.
It is effective in preventing the water contained in 1 from entering the organic light emitting layer. When the second interlayer insulating film 5101 contains an organic resin material, the organic resin material contains a large amount of moisture,
Providing the third interlayer insulating film 5102 is particularly effective. In this embodiment, it is very important to flatten the step due to the TFT by using the second interlayer insulating film 5101 made of resin. Since the organic compound layer to be formed later is extremely thin, the presence of the step may cause a light emission failure. Therefore, it is desirable to flatten the organic compound layer before forming the pixel electrode so that the organic compound layer can be formed as flat as possible.

【０３５９】駆動回路が有するＮチャネル型ＴＦＴ、Ｐ
チャネル型ＴＦＴは実施例２の作製方法を用いて形成さ
れる。なお、本実施例ではシングルゲート構造としてい
るが、ダブルゲート構造もしくはトリプルゲート構造で
あっても良い。N-channel TFT, P included in the driving circuit
The channel type TFT is formed by using the manufacturing method of the second embodiment. Although a single gate structure is used in this embodiment, a double gate structure or a triple gate structure may be used.

【０３６０】次に、図１２（Ｂ）に示すように、第３の
層間絶縁膜５１０２を覆うように黒色染料、カーボンま
たは黒色の顔料などを分散した樹脂膜を成膜し、発光素
子となる部分に開口部を形成することで、遮蔽膜（図示
せず）を成膜する。なお樹脂として、代表的にはポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）等が挙げられるが、上記材料に限定されない。ま
た有機樹脂の他に、遮蔽膜の材料として例えば、珪素、
酸化珪素、酸化窒化珪素などに黒色染料、カーボンまた
は黒色の顔料を混入したものを用いることも可能であ
る。遮蔽膜は、配線５１０４〜５１１０において反射し
た外光が、観察者の目に入るのを防ぐ効果がある。その
後、各不純物領域に達するコンタクトホールを開口し、
配線５１０４〜５１１０を形成する。Next, as shown in FIG. 12B, a resin film in which a black dye, carbon, or a black pigment is dispersed is formed so as to cover the third interlayer insulating film 5102 to form a light emitting element. By forming an opening in the portion, a shielding film (not shown) is formed. Note that, as the resin, typically, polyimide, polyamide, acrylic, BCB (benzocyclobutene), and the like can be given, but the resin is not limited to the above materials. In addition to the organic resin, as the material of the shielding film, for example, silicon,
It is also possible to use a mixture of silicon oxide, silicon oxynitride or the like with a black dye, carbon or a black pigment. The shielding film has an effect of preventing external light reflected by the wirings 5104 to 5110 from entering the eyes of an observer. After that, a contact hole reaching each impurity region is opened,
The wirings 5104 to 5110 are formed.

【０３６１】続いて、樹脂材料でなる土手５１１１を形
成する。土手５１１１は１〜２[μm]厚のアクリル膜ま
たはポリイミド膜をパターニングして画素電極５１０３
の一部を露出させるように形成する。Subsequently, a bank 5111 made of a resin material is formed. The bank 5111 is a pixel electrode 5103 formed by patterning an acrylic film or a polyimide film having a thickness of 1 to 2 [μm].
Is formed so as to expose a part thereof.

【０３６２】画素電極５１０３の上には層５１１２が形
成される。なお、図１２（Ｂ）では一画素しか図示して
いないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した有機化合物層を作り分けている。ま
た、本実施例では蒸着法により低分子系有機発光材料を
形成している。具体的には、正孔注入層として２０[nm]
厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に
発光層として７０[nm]厚のトリス−８−キノリノラトア
ルミニウム錯体（Ａｌｑ₃）膜を設けた積層構造として
いる。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣ
Ｍ１といった蛍光色素を添加することで発光色を制御す
ることができる。A layer 5112 is formed over the pixel electrode 5103. Although only one pixel is shown in FIG. 12B, in this embodiment, R (red), G (green), and B (blue) are shown.
The organic compound layer corresponding to each color is created separately. Further, in this embodiment, the low molecular weight organic light emitting material is formed by the vapor deposition method. Specifically, the hole injection layer is 20 [nm]
A thick copper phthalocyanine (CuPc) film is provided, and a 70 [nm] thick tris-8-quinolinolato aluminum complex (Alq ₃ ) film is provided thereon as a light emitting layer to form a laminated structure. Alq ₃ with quinacridone, perylene or DC
The emission color can be controlled by adding a fluorescent dye such as M1.

【０３６３】但し、以上の例はＯＬＥＤ素子の有機化合
物層として用いることのできる材料の一例であって、こ
れに限定する必要はない。発光層、電荷輸送層または電
荷注入層を自由に組み合わせて有機化合物層（発光及び
そのためのキャリアの移動を行わせるための層）を形成
すれば良い。例えば、本実施例では低分子系有機発光材
料を有機化合物層として用いる例を示したが、中分子系
有機発光材料や高分子系有機発光材料を用いても良い。
なお、ここでいう中分子系有機発光材料とは、昇華性を
有さず、かつ、分子数が２０以下または連鎖する分子の
長さが１０[μm]以下の有機発光材料を指す。また、高
分子系有機発光材料を用いる例として、正孔注入層とし
て２０[nm]のポリチオフェン（ＰＥＤＯＴ）膜をスピン
塗布法により設け、その上に発光層として１００[nm]程
度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層
構造としても良い。なお、ＰＰＶのπ共役系高分子を用
いると、赤色から青色まで発光波長を選択できる。ま
た、電荷輸送層や電荷注入層として炭化珪素等の無機材
料を用いることも可能である。これらの有機発光材料や
無機材料は公知の材料を用いることができる。However, the above example is an example of the material that can be used as the organic compound layer of the OLED element, and the material is not limited to this. The light emitting layer, the charge transport layer or the charge injection layer may be freely combined to form an organic compound layer (a layer for causing light emission and carrier movement for that purpose). For example, in this embodiment, an example in which a low molecular weight organic light emitting material is used as the organic compound layer is shown, but a medium molecular weight organic light emitting material or a high molecular weight organic light emitting material may be used.
The medium-molecular organic light-emitting material referred to here is an organic light-emitting material that does not have sublimation properties and that has 20 or less molecules or has a chained molecule length of 10 [μm] or less. In addition, as an example of using a polymer organic light emitting material, a 20 [nm] polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and paraphenylene vinylene having a light emitting layer of about 100 [nm] is provided thereon. A laminated structure provided with a (PPV) film may be used. By using a PPV π-conjugated polymer, the emission wavelength can be selected from red to blue. Further, it is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used as these organic light emitting materials and inorganic materials.

【０３６４】次に有機化合物層５１１２の上には、陰極
として画素電極５１１３が設けられる。本実施例の場
合、導電膜としてアルミニウムとリチウムとの合金膜を
用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀と
の合金膜）を用いても良い。陰極材料としては、周期表
の１族もしくは２族に属する元素からなる導電膜もしく
はそれらの元素を添加した導電膜を用いれば良い。Next, a pixel electrode 5113 is provided as a cathode on the organic compound layer 5112. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (alloy film of magnesium and silver) may be used. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added may be used.

【０３６５】この画素電極５１１３まで形成された時点
でＯＬＥＤ素子が完成する。なお、ここでいうＯＬＥＤ
素子とは、画素電極（陽極）５１０３、有機化合物層５
１１２、および陰極５１１３で形成された素子を指す。When the pixel electrode 5113 is formed, the OLED element is completed. In addition, the OLED mentioned here
An element is a pixel electrode (anode) 5103, an organic compound layer 5
112 and the element formed by the cathode 5113.

【０３６６】また、ＯＬＥＤ素子を完全に覆うようにし
て保護膜５１１４を設けても良い。保護膜５１１４とし
ては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含
む絶縁膜からなり、当該絶縁膜を単層もしくは組み合わ
せた積層で用いる。Further, the protective film 5114 may be provided so as to completely cover the OLED element. As the protective film 5114, an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film is used, and the insulating film is used as a single layer or a stacked layer in which the insulating films are combined.

【０３６７】この際、カバレッジの良い膜を保護膜５１
１４として用いることが好ましく、炭素膜、特にＤＬＣ
（ダイヤモンドライクカーボン）膜を用いることは有効
である。ＤＬＣ膜は室温から１００[℃]以下の温度範囲
で成膜可能であるため、耐熱性の低い発光層５１１２の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、有機化合物層
５１１２の酸化を抑制することが可能である。そのた
め、この後に続く封止工程を行う間に有機化合物層５１
１２が酸化するといった問題を防止できる。At this time, a film having good coverage is formed as the protective film 51.
It is preferable to use as 14 and carbon film, especially DLC
It is effective to use a (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C. or lower, it can be easily formed over the light-emitting layer 5112 having low heat resistance. In addition, the DLC film has a high oxygen blocking effect and can suppress oxidation of the organic compound layer 5112. Therefore, during the subsequent sealing step, the organic compound layer 51
The problem that 12 is oxidized can be prevented.

【０３６８】本実施例では、有機化合物層５１１２は全
てバリア性の高い炭素膜、窒化珪素、窒化酸化珪素、窒
化アルミニウムもしくは窒化酸化アルミニウム等の無機
絶縁膜で覆われているため、水分や酸素等が有機化合物
層５１１２に入って有機化合物層５１１２が劣化するの
をより効果的に防ぐことができる。In this embodiment, since the organic compound layer 5112 is entirely covered with a carbon film having a high barrier property, an inorganic insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride or aluminum nitride oxide, water, oxygen, etc. Can be effectively prevented from entering the organic compound layer 5112 and deteriorating the organic compound layer 5112.

【０３６９】また、第３の層間絶縁膜５１０２、保護膜
５１１４を、シリコンをターゲットとしたスパッタリン
グ法により作製される窒化珪素膜を用いることで、より
発光層への不純物の侵入を防ぐことができる。成膜条件
は適宜選択すれば良いが、特に好ましくはスパッタガス
には窒素（Ｎ₂）又は窒素とアルゴンの混合ガスを用
い、高周波電力を印加してスパッタリングを行う。基板
温度は室温の状態とし、加熱手段を用いなくても良い。
既に有機絶縁膜や有機化合物層を形成した後は、基板を
加熱せずに成膜することが望ましい。但し、吸着又は吸
蔵している水分を十分除去するために、真空中で数分〜
数時間、５０〜１００[℃]程度で加熱して脱水処理する
ことは好ましい。By using a silicon nitride film formed by a sputtering method with a silicon target as the third interlayer insulating film 5102 and the protective film 5114, it is possible to further prevent impurities from entering the light emitting layer. . The film forming conditions may be appropriately selected, but it is particularly preferable to use nitrogen (N ₂ ) or a mixed gas of nitrogen and argon as a sputtering gas and apply high frequency power to perform sputtering. The substrate temperature is kept at room temperature and the heating means may not be used.
After forming the organic insulating film or the organic compound layer, it is desirable to form the film without heating the substrate. However, in order to sufficiently remove the adsorbed or occluded water, a few minutes in a vacuum
It is preferable to perform dehydration treatment by heating at about 50 to 100 ° C. for several hours.

【０３７０】室温でシリコンをターゲットとし、１３．
５６[MHz]の高周波電力を印加し、窒素ガスのみ用いた
スパッタリング法で形成された窒化珪素膜は、その赤外
吸収スペクトルにおいてＮ−Ｈ結合とＳｉ−Ｈ結合の吸
収ピークが観測されず、またＳｉ−Ｏの吸収ピークも観
測されていないことが特徴的であり、膜中に酸素濃度及
び水素濃度は１[原子％]以下であることがわかってい
る。このことからも、より効果的に酸素や水分などの不
純物の侵入を防ぐことができるのがわかる。Targeting silicon at room temperature, 13.
In the infrared absorption spectrum of the silicon nitride film formed by a sputtering method in which only high-frequency power of 56 [MHz] is applied and only nitrogen gas is used, absorption peaks of N—H bond and Si—H bond are not observed, It is also characteristic that no Si-O absorption peak is observed, and it is known that the oxygen concentration and hydrogen concentration in the film are 1 [atomic%] or less. From this, it is understood that the invasion of impurities such as oxygen and water can be prevented more effectively.

【０３７１】こうして図１２（Ｂ）に示すような構造の
表示装置が完成する。なお、土手５１１１を形成した
後、保護膜５１１４を形成するまでの工程を、大気解放
せずに連続的に処理することは有効である。Thus, the display device having the structure shown in FIG. 12B is completed. Note that it is effective to continuously perform the steps from forming the bank 5111 to forming the protective film 5114 without exposing to the atmosphere.

【０３７２】なお本実施例では遮蔽膜を第３の層間絶縁
膜５１０２と土手５１１１との間に形成したが、本発明
はこの構成に限定されない。配線５１０４〜５１１０に
おいて反射した外光が、観察者の目に入るのを防ぐこと
ができる位置に設けることが肝要である。例えば、本実
施例のようにＯＬＥＤ素子から発せられる光が基板側に
向かう構成である場合、第１の層間絶縁膜５０４０と第
２の層間絶縁膜５１０１との間に遮蔽膜を設けるように
しても良い。そしてこの場合においても、遮蔽膜はＯＬ
ＥＤ素子からの光が通過できるように開口部を有する。Although the shielding film is formed between the third interlayer insulating film 5102 and the bank 5111 in this embodiment, the present invention is not limited to this structure. It is important to provide the wirings 5104 to 5110 at a position where it can prevent outside light reflected by the wirings from entering the eyes of the observer. For example, in the case where the light emitted from the OLED element is directed to the substrate side as in this embodiment, a shielding film may be provided between the first interlayer insulating film 5040 and the second interlayer insulating film 5101. Is also good. Even in this case, the shielding film is OL
It has an opening so that light from the ED element can pass through.

【０３７３】さらに、実施例２において説明したよう
に、ゲート電極に絶縁膜を介して重なる不純物領域を設
けることによりホットキャリア効果に起因する劣化に強
いＮチャネル型ＴＦＴを形成することができる。そのた
め、信頼性の高い表示装置を実現できる。Further, as described in the second embodiment, by providing the gate electrode with the impurity regions overlapping with each other with the insulating film interposed therebetween, it is possible to form an N-channel type TFT which is resistant to deterioration due to the hot carrier effect. Therefore, a highly reliable display device can be realized.

【０３７４】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。Although only the configuration of the pixel portion and the driving circuit is shown in this embodiment, a signal dividing circuit, a D / A converter, an operational amplifier, a γ correction circuit, etc. may also be used according to the manufacturing process of this embodiment. Can be formed on the same insulator, and further, a memory and a microprocessor can be formed.

【０３７５】なお、本実施例では、ＯＬＥＤ素子から発
せられる光がＴＦＴ側に向かっているが、ＯＬＥＤ素子
がＴＦＴとは反対側に向かっていても良い。この場合、
土手５１１１に黒色染料、カーボンまたは黒色の顔料を
混入した樹脂を用いることができる。この場合、画素電
極５１０３には反射性に優れた材料を用い、画素電極５
１１３には透明導電膜を用いる。Although the light emitted from the OLED element is directed to the TFT side in this embodiment, the OLED element may be directed to the side opposite to the TFT. in this case,
A resin in which a black dye, carbon, or a black pigment is mixed in the bank 5111 can be used. In this case, a material having excellent reflectivity is used for the pixel electrode 5103, and
A transparent conductive film is used for 113.

【０３７６】なお、本実施例は実施の形態１〜実施の形
態７、実施例１、実施例２と自由に組み合わせて実施す
ることが可能である。Note that this embodiment can be implemented by freely combining with Embodiment Modes 1 to 7, Embodiment 1, and Embodiment 2.

【０３７７】（実施例４）本実施例では、実施例３とは
異なるＯＬＥＤ表示装置の作製方法について説明する。
説明には、図１３を用いる。Example 4 In this example, a method of manufacturing an OLED display device different from that of Example 3 will be described.
FIG. 13 is used for the description.

【０３７８】図１１（Ｄ）の状態までの工程は、実施例
２に示した工程と同様である。ただし、画素部を構成す
る駆動ＴＦＴは、ゲート電極の外側に形成される低濃度
不純物領域（Ｌoff領域）を有する、Ｎチャネル型のＴ
ＦＴである点が異なる。The steps up to the state of FIG. 11D are the same as the steps shown in the second embodiment. However, the driving TFT that constitutes the pixel portion has an N-channel type T having a low-concentration impurity region (Loff region) formed outside the gate electrode.
The difference is that it is FT.

【０３７９】図１０及び図１１と同じ部分は同じ符号を
用いて示し、説明は省略する。The same parts as those in FIGS. 10 and 11 are designated by the same reference numerals, and the description thereof will be omitted.

【０３８０】図１３（Ａ）に示すように、第１の層間絶
縁膜５１０１上に、第２の層間絶縁膜５９０２を形成す
る。第２の層間絶縁膜５９０２としては、無機絶縁膜を
用いることができる。例えば、ＣＶＤ法によって形成さ
れた酸化珪素膜や、ＳＯＧ（Spin On Glass）法によっ
て塗布された酸化珪素膜等を用いることができる。ま
た、第２の層間絶縁膜５９０２として、有機絶縁膜を用
いることができる。例えば、ポリイミド、ポリアミド、
ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用い
ることができる。また、アクリル膜と酸化珪素膜の積層
構造を用いても良い。また、アクリル膜と、スパッタ法
で形成した窒化珪素膜または窒化酸化珪素膜との積層構
造を用いても良い。As shown in FIG. 13A, a second interlayer insulating film 5902 is formed on the first interlayer insulating film 5101. An inorganic insulating film can be used as the second interlayer insulating film 5902. For example, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5902. For example, polyimide, polyamide,
A film such as BCB (benzocyclobutene) or acrylic can be used. Alternatively, a stacked structure of an acrylic film and a silicon oxide film may be used. Alternatively, a stacked-layer structure of an acrylic film and a silicon nitride film or a silicon nitride oxide film formed by a sputtering method may be used.

【０３８１】次いで、ドライエッチングまたはウエット
エッチングを用い、第１の層間絶縁膜５０４０、第２の
層間絶縁膜５９０２及びゲート絶縁膜５０１２をエッチ
ングし、駆動回路部及び画素部を構成する各ＴＦＴの不
純物領域に達するコンタクトホールを形成する。Next, the first interlayer insulating film 5040, the second interlayer insulating film 5902, and the gate insulating film 5012 are etched by dry etching or wet etching, and the impurities of each TFT forming a driver circuit portion and a pixel portion are etched. A contact hole reaching the region is formed.

【０３８２】次いで、各不純物領域とそれぞれ電気的に
接続される配線５９０３〜５９０９を形成する。なお本
実施例では、配線５９０３〜５９０９は、膜厚１００nm
のＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmの
Ｔｉ膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。Then, wirings 5903 to 5909 electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5903 to 5909 have a film thickness of 100 nm.
The Ti film, the Al film having a film thickness of 350 nm, and the Ti film having a film thickness of 100 nm are continuously formed by a sputtering method and patterned into a desired shape.

【０３８３】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。Of course, the structure is not limited to the three-layer structure, and may be a single-layer structure, a two-layer structure, or a laminated structure of four or more layers. The material of the wiring is not limited to Al and Ti, but other conductive films may be used. For example, wiring may be formed by forming Al or Cu on the TaN film and then patterning the laminated film on which the Ti film is formed.

【０３８４】画素部の選択ＴＦＴのソース領域またはド
レイン領域の一方は、配線５１０７によって画素部の駆
動ＴＦＴのゲート電極と電気的に接続される。[0384] One of a source region and a drain region of the selection TFT in the pixel portion is electrically connected to a gate electrode of the driving TFT in the pixel portion by a wiring 5107.

【０３８５】次いで図１３（Ｂ）に示すように、第３の
層間絶縁膜５９１０ａを形成する。第３の層間絶縁膜５
９１０ａとしては、無機絶縁膜や有機絶縁膜を用いるこ
とができる。無機絶縁膜としては、ＣＶＤ法によって形
成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法に
よって塗布された酸化珪素膜等を用いることができる。
また、有機絶縁膜としては、アクリル樹脂膜等を用いる
ことができる。その上に、第４の層間絶縁膜５９１０ｂ
を形成する。第４の層間絶縁膜５９１０ｂとしては、ス
パッタ法で形成した窒化珪素膜または窒化酸化珪素膜を
用いることが出来る。Then, as shown in FIG. 13B, a third interlayer insulating film 5910a is formed. Third interlayer insulating film 5
An inorganic insulating film or an organic insulating film can be used as 910a. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or the like can be used.
An acrylic resin film or the like can be used as the organic insulating film. On top of that, a fourth interlayer insulating film 5910b is formed.
To form. As the fourth interlayer insulating film 5910b, a silicon nitride film or a silicon nitride oxide film formed by a sputtering method can be used.

【０３８６】第３の層間絶縁膜５９１０ａ及び第４の層
間絶縁膜５９１０ｂによって、ＴＦＴによる凹凸を緩和
し、平坦化することができる。特に、第３の層間絶縁膜
５９１０ａは平坦化の意味合いが強いので、平坦性に優
れた膜が好ましい。By the third interlayer insulating film 5910a and the fourth interlayer insulating film 5910b, unevenness due to the TFT can be alleviated and planarized. In particular, since the third interlayer insulating film 5910a has a strong implication of flattening, a film having excellent flatness is preferable.

【０３８７】次いで、ドライエッチングまたはウエット
エッチングを用い、第３の層間絶縁膜５９１０ａ及び第
４の層間絶縁膜５９１０ｂに、配線５９０８に達するコ
ンタクトホールを形成する。Next, by dry etching or wet etching, contact holes reaching the wiring 5908 are formed in the third interlayer insulating film 5910a and the fourth interlayer insulating film 5910b.

【０３８８】次いで、導電膜をパターニングして画素電
極５９１１を形成する。本実施例の場合、導電膜として
アルミニウムとリチウムとの合金膜を用いる。勿論、公
知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用い
ても良い。画素電極５９１１がＯＬＥＤ素子の陰極に相
当する。陰極材料としては、周期表の１族もしくは２族
に属する元素からなる導電膜もしくはそれらの元素を添
加した導電膜を自由に用いることができる。Next, the conductive film is patterned to form a pixel electrode 5911. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (alloy film of magnesium and silver) may be used. The pixel electrode 5911 corresponds to the cathode of the OLED element. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added can be freely used.

【０３８９】画素電極５９１１は、第３の層間絶縁膜５
９１０ａ及び第４の層間絶縁膜５９１０ｂに形成された
コンタクトホールによって、配線５９０８と電気的な接
続がとられる。こうして、画素電極５９１１は、駆動Ｔ
ＦＴのソース領域またはドレイン領域の一方と、電気的
に接続される。The pixel electrode 5911 is the third interlayer insulating film 5
The contact hole formed in 910a and the fourth interlayer insulating film 5910b establishes electrical connection with the wiring 5908. Thus, the pixel electrode 5911 is driven by the driving T
It is electrically connected to one of a source region and a drain region of the FT.

【０３９０】次いで図１３（Ｃ）に示すように、各画素
間のＯＬＥＤ素子の有機化合物層を塗り分けるために、
土手５９１２を形成する。土手５９１２としては、無機
絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜とし
ては、スパッタ法によって形成された窒化珪素膜または
窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素
膜や、ＳＯＧ法によって塗布された酸化珪素膜等を用い
ることができる。また、有機絶縁膜としては、アクリル
樹脂膜等を用いることができる。Next, as shown in FIG. 13C, in order to separately coat the organic compound layer of the OLED element between each pixel,
Embankment 5912 is formed. The bank 5912 is formed using an inorganic insulating film or an organic insulating film. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a sputtering method, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.

【０３９１】ここで、土手５９１２を形成する際、ウエ
ットエッチング法を用いることで容易にテーパー形状の
側壁とすることが出来る。土手５９１２の側壁が十分に
なだらかでないと段差に起因する有機化合物層の劣化が
顕著な問題となってしまうため、注意が必要である。Here, when forming the bank 5912, it is possible to easily form a tapered side wall by using a wet etching method. If the side wall of the bank 5912 is not sufficiently gentle, the deterioration of the organic compound layer due to the step difference becomes a significant problem, so caution is required.

【０３９２】なお、画素電極５９１１と配線５９０８を
電気的に接続する際に、第３の層間絶縁膜５９１０ａ及
び第４の層間絶縁膜５９１０ｂに形成したコンタクトホ
ールの部分にも、土手５９１２を形成する。こうして、
コンタクトホール部分の凹凸による、画素電極５９１１
の凹凸を土手５９１２によって埋めることにより、段差
に起因する有機化合物層の劣化を防いでいる。る。Note that when electrically connecting the pixel electrode 5911 and the wiring 5908, a bank 5912 is also formed in the contact hole portion formed in the third interlayer insulating film 5910a and the fourth interlayer insulating film 5910b. . Thus
Pixel electrode 5911 due to the unevenness of the contact hole
By embedding the unevenness of No. 6 by the bank 5912, deterioration of the organic compound layer due to the step is prevented. It

【０３９３】土手５９１２中に、カーボン粒子や金属粒
子を添加し、抵抗率を下げ、静電気の発生を抑制しても
よい。この際、抵抗率は、１×１０⁶〜１×１０¹²Ωｍ
（好ましくは、１×１０⁸〜１×１０¹⁰Ωｍ）となるよ
うに、カーボン粒子や金属粒子の添加量を調節すればよ
い。Carbon particles or metal particles may be added to the bank 5912 to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 10 ⁶ to 1 × 10 ¹² Ωm
The addition amount of carbon particles or metal particles may be adjusted so as to be (preferably 1 × 10 ⁸ to 1 × 10 ¹⁰ Ωm).

【０３９４】次いで、土手５９１２に囲まれた、露出し
ている画素電極５９１１上に、有機化合物層５９１３を
形成する。Next, an organic compound layer 5913 is formed on the exposed pixel electrode 5911 which is surrounded by the bank 5912.

【０３９５】有機化合物層５９１３としては、公知の有
機発光材料や無機発光材料を用いることができる。As the organic compound layer 5913, a known organic light emitting material or inorganic light emitting material can be used.

【０３９６】本実施例では蒸着法により低分子系有機発
光材料を用いて有機化合物層５９１３を形成している。
具体的には、発光層として７０nm厚のトリス−８−キノ
リノラトアルミニウム錯体（Ａｌｑ₃）膜を設け、その
上に、正孔注入層として２０nm厚の銅フタロシアニン
（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ₃
にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍
光色素を添加することで発光色を制御することができ
る。In this embodiment, the organic compound layer 5913 is formed by a vapor deposition method using a low molecular weight organic light emitting material.
Specifically, a 70 nm thick tris-8-quinolinolato aluminum complex (Alq ₃ ) film is provided as a light emitting layer, and a 20 nm thick copper phthalocyanine (CuPc) film is provided thereon as a hole injection layer. It has a structure. Alq ₃
The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene, or DCM1 to.

【０３９７】なお、図１３（Ｃ）では一画素しか図示し
ていないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応したＥＬ層５１１３を作り分ける
構成とすることができる。Although only one pixel is shown in FIG. 13C, a plurality of colors such as R (red), G (green),
The EL layer 5113 corresponding to each color of B (blue) can be separately formed.

【０３９８】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０nmのポリチオフェン（ＰＥ
ＤＯＴ）膜をスピン塗布法により設け、その上に、発光
層として１００nm程度のパラフェニレンビニレン（ＰＰ
Ｖ）膜を設けた積層構造によって有機化合物層５９１３
を構成しても良い。なお、ＰＰＶのπ共役系高分子を用
いると、赤色から青色まで発光波長を選択できる。ま
た、電子輸送層や電子注入層として炭化珪素等の無機材
料を用いることも可能である。As an example of using a polymer organic light emitting material, as a hole injection layer, polythiophene (PE) with a thickness of 20 nm is used.
A DOT film is formed by a spin coating method, and para-phenylene vinylene (PP) having a thickness of about 100 nm is formed on the DOT film as a light emitting layer.
V) Organic compound layer 5913 having a laminated structure provided with a film
May be configured. By using a PPV π-conjugated polymer, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer and the electron injection layer.

【０３９９】次に、有機化合物層５９１３の上には、透
明導電膜からなる画素電極５９１４を形成する。透明導
電膜としては、酸化インジウムと酸化スズの化合物（Ｉ
ＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜
鉛、酸化スズ、酸化インジウム等を用いることができ
る。また、前記透明導電膜にガリウムを添加したものを
用いてもよい。画素電極５９１４がＯＬＥＤ素子の陽極
に相当する。Next, a pixel electrode 5914 made of a transparent conductive film is formed on the organic compound layer 5913. As the transparent conductive film, a compound of indium oxide and tin oxide (I
TO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode 5914 corresponds to the anode of the OLED element.

【０４００】画素電極５９１４まで形成された時点でＯ
ＬＥＤ素子が完成する。なお、ＯＬＥＤ素子とは、画素
電極（陰極）５９１１、有機化合物層５９１３及び画素
電極（陽極）５９１４で形成されたダイオードを指す。[0400] When the pixel electrode 5914 is formed, O
The LED element is completed. Note that an OLED element refers to a diode including a pixel electrode (cathode) 5911, an organic compound layer 5913, and a pixel electrode (anode) 5914.

【０４０１】本実施例では、画素電極５９１４が透明導
電膜によって形成されているため、ＯＬＥＤ素子が発し
た光は、基板とは逆側に向かって放射される。また、第
３の層間絶縁膜５９１０ａ及び第４の層間絶縁膜５９１
０ｂによって、配線５９０６〜５９０９が形成された層
とは別の層に、画素電極５９１１を形成している。その
ため、実施例３に示した構成と比較して、開口率を上げ
ることができる。In this embodiment, since the pixel electrode 5914 is made of the transparent conductive film, the light emitted by the OLED element is emitted toward the side opposite to the substrate. In addition, the third interlayer insulating film 5910a and the fourth interlayer insulating film 591
0b forms a pixel electrode 5911 in a layer different from the layer in which the wirings 5906 to 5909 are formed. Therefore, the aperture ratio can be increased as compared with the configuration shown in the third embodiment.

【０４０２】ＯＬＥＤ素子を完全に覆うようにして保護
膜（パッシベーション膜）５９１５を設けることは有効
である。保護膜５９１５としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いることができ
る。It is effective to provide a protective film (passivation film) 5915 so as to completely cover the OLED element. The protective film 5915 is formed of an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating films can be used as a single layer or a stacked layer in which they are combined.

【０４０３】なお本実施例のように、ＯＬＥＤ素子が発
した光が画素電極５９１４側から放射される場合、保護
膜５９１５としては、光を透過する膜を用いる必要があ
る。When light emitted from the OLED element is emitted from the pixel electrode 5914 side as in this embodiment, it is necessary to use a film that transmits light as the protective film 5915.

【０４０４】なお、土手５９１２を形成した後、保護膜
５９１５を形成するまでの工程をマルチチャンバー方式
（またはインライン方式）の成膜装置を用いて、大気解
放せずに連続的に処理することは有効である。[0404] Note that the steps from the formation of the bank 5912 to the formation of the protective film 5915 can be performed continuously by using a multi-chamber type (or in-line type) film forming apparatus without exposing to the atmosphere. It is valid.

【０４０５】なお、実際には図１３（Ｃ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）等のシーリング材でパ
ッケージング（封入）することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿
性材料（例えば酸化バリウム）を配置したりするとＯＬ
ＥＤ素子の信頼性が向上する。In practice, when the state shown in FIG. 13C is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) having high airtightness and little degassing is provided so as not to be further exposed to the outside air. It is preferable to perform packaging (encapsulation) with a sealing material. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the OL
The reliability of the ED element is improved.

【０４０６】また、パッケージング等の処理により気密
性を高めたら、基板５００１上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。When the airtightness is improved by a process such as packaging, a connector (flexible printed circuit: FP) for connecting a terminal routed from an element or circuit formed on the substrate 5001 and an external signal terminal.
C) is attached to complete the product.

【０４０７】なお、本実施例は実施の形態１〜実施の形
態７、実施例１、実施例２と自由に組み合わせて実施す
ることが可能である。[0407] Note that this embodiment can be implemented by freely combining with Embodiments 1 to 7, Embodiment 1, and Embodiment 2.

【０４０８】（実施例５）本実施例では、本発明の作製
方法に従って、１つのＴＦＴを作製する一例を示す。な
お、本実施例では、ＴＦＴを逆スタガ型の構造とした例
について説明する。(Embodiment 5) This embodiment shows an example of manufacturing one TFT according to the manufacturing method of the present invention. In this example, an example in which the TFT has an inverted staggered structure will be described.

【０４０９】図１４（A）に示すように、基板１４００
上に、第１の下地膜１４０２ａを形成する。その後、第
２の下地膜を形成し、パターニングを行って、凸部１４
０２ｂを形成する。As shown in FIG. 14A, a substrate 1400
A first base film 1402a is formed thereover. After that, a second base film is formed, and patterning is performed so that the convex portions 14 are formed.
02b is formed.

【０４１０】ここで、第１の下地膜１４０２ａ及び第２
の下地膜としてはそれぞれ、酸化珪素、窒化酸化珪素、
酸化窒化珪素等を用いることができる。但し、第１の下
地膜１４０２ａ上に形成された第２の下地膜のみをパタ
ーニングして凸部１４０２ｂを形成する工程上、第１の
下地膜１４０２ａと第２の下地膜とは異なる材料とする
必要がある。こうして、第１の下地膜１４０２ａと凸部
１４０２ｂとによって、凹凸パターンを形成する。Here, the first base film 1402a and the second base film 1402a
The underlying films of silicon oxide, silicon nitride oxide, and
Silicon oxynitride or the like can be used. However, in the process of patterning only the second underlayer film formed on the first underlayer film 1402a to form the convex portion 1402b, the first underlayer film 1402a and the second underlayer film are made of different materials. There is a need. In this way, an uneven pattern is formed by the first base film 1402a and the convex portions 1402b.

【０４１１】次いで、図１４（Ｂ）に示すように、導電
性膜をパターニングすることによって、ゲート電極１４
０３を形成する。なお、ゲート電極１４０３の端部を、
テーパ形状とするのが望ましい。こうして、ゲート電極
１４０３の上部に形成する膜が段切れを起こすのを防ぐ
ことが出来る。その後、ゲート絶縁膜１４０４を形成す
る。その上に、半導体膜１４０５を形成する。半導体膜
１４０５をレーザアニールし、結晶化を行う。レーザア
ニールでは、連続発振のレーザ光を用いる。このレーザ
光を集光して形成したビームスポットを、前記半導体膜
上を移動させる。こうして、半導体膜を結晶化させる。Then, as shown in FIG. 14B, the gate electrode 14 is formed by patterning the conductive film.
Form 03. The end of the gate electrode 1403 is
A tapered shape is desirable. Thus, the film formed over the gate electrode 1403 can be prevented from being disconnected. After that, a gate insulating film 1404 is formed. A semiconductor film 1405 is formed thereover. The semiconductor film 1405 is laser-annealed to be crystallized. In laser annealing, continuous wave laser light is used. A beam spot formed by condensing the laser light is moved on the semiconductor film. Thus, the semiconductor film is crystallized.

【０４１２】なお、ビームスポットの形状及び走査方向
は、凹凸パターンの形状に応じて設計者が適宜定めるこ
とができる。The shape of the beam spot and the scanning direction can be appropriately determined by the designer according to the shape of the concavo-convex pattern.

【０４１３】次いで、図１４（Ｃ）に示すように、結晶
化した半導体膜１４０５をパターニングし、島状半導体
１４０６を形成する。その上に、チャネルストッパ１４
０７を形成する。Next, as shown in FIG. 14C, the crystallized semiconductor film 1405 is patterned to form an island-shaped semiconductor 1406. On top of that, the channel stopper 14
07 is formed.

【０４１４】次いで、図１４（Ｄ）に示すように、チャ
ネルストッパ１４０７を介して、不純物元素のドーピン
グ処理を行う。こうして、ゲート電極１４０３と重なる
チャネル領域１４０８と、ソース領域、ドレイン領域と
して機能する不純物領域１４０９ａと１４０９ｂを形成
する。Next, as shown in FIG. 14D, the impurity element is doped through the channel stopper 1407. Thus, a channel region 1408 which overlaps with the gate electrode 1403 and impurity regions 1409a and 1409b which function as a source region and a drain region are formed.

【０４１５】次いで、図１４（Ｅ）に示すように、層間
絶縁膜１４１０を形成する。次いで、不純物領域１４０
９ａと１４０９ｂに達するコンタクトホールを形成す
る。その後、導電性膜を成膜し、所定の形状にパターニ
ングして、端子１４１１ａと端子１４１１ｂを形成す
る。端子１４１１ａと端子１４１１ｂの一方が、ソース
端子に相当する。もう一方が、ドレイン端子に相当す
る。Next, as shown in FIG. 14E, an interlayer insulating film 1410 is formed. Then, the impurity region 140
Contact holes reaching 9a and 1409b are formed. After that, a conductive film is formed and patterned into a predetermined shape to form terminals 1411a and 1411b. One of the terminals 1411a and 1411b corresponds to a source terminal. The other corresponds to the drain terminal.

【０４１６】このように形成されたＴＦＴでは、チャネ
ル領域として、凹凸パターンの凸部上に形成された多結
晶半導体膜を用いる。こうして、チャネル領域の結晶性
が良いＴＦＴを作製することができる。In the TFT thus formed, the polycrystalline semiconductor film formed on the convex portion of the concavo-convex pattern is used as the channel region. In this way, a TFT with good crystallinity in the channel region can be manufactured.

【０４１７】なお、本実施例は実施の形態４〜実施の形
態７、実施例１、実施例３、実施例４と自由に組み合わ
せて実施することが可能である。 （実施例６）本実施例では、本発明の作製方法を用いて
形成されたＴＦＴの断面構造について説明する。Note that this embodiment can be implemented by freely combining with Embodiment Modes 4 to 7, Example 1, Example 3, and Example 4. (Embodiment 6) In this embodiment, a sectional structure of a TFT formed by using the manufacturing method of the present invention will be described.

【０４１８】特に本実施例では、ＴＦＴの有する多結晶
膜を、多結晶膜の第２の作製方法を用いて形成した場合
の、ＴＦＴの断面構造の一例を示す。ここで、多結晶膜
の第２の作製方法とは、凹凸パターン（以下、レリーフ
と表記）を有する下地上に半導体膜を形成し、連続発振
のレーザを用いたレーザアニールによって結晶化を行う
手法である。Particularly, in this embodiment, an example of the cross-sectional structure of the TFT when the polycrystalline film of the TFT is formed by the second method for manufacturing the polycrystalline film will be described. Here, the second method for manufacturing a polycrystalline film is a method in which a semiconductor film is formed on a base having a concavo-convex pattern (hereinafter referred to as a relief) and crystallized by laser annealing using a continuous wave laser. Is.

【０４１９】図１５（Ａ）において、絶縁表面を有する
基板１５００上に下地膜１５０１と、下地膜１５０２が
形成されている。そして下地膜１５０２上には、チャネ
ル形成領域１５０５と、チャネル形成領域１５０５を挟
んでいる第１の不純物領域１５０４と、第１の不純物領
域１５０４及びチャネル形成領域１５０５を挟んでいる
第２の不純物領域１５０３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５０６
と、該ゲート絶縁膜１５０６上に形成されたゲート電極
１５０８とを有している。該ゲート電極１５０８の側面
に接するように、サイドウォール１５０７が形成されて
いる。In FIG. 15A, a base film 1501 and a base film 1502 are formed over a substrate 1500 having an insulating surface. Then, over the base film 1502, a channel formation region 1505, a first impurity region 1504 which sandwiches the channel formation region 1505, and a second impurity region which sandwiches the first impurity region 1504 and the channel formation region 1505. And an active layer including 1503. And a gate insulating film 1506 in contact with the active layer
And a gate electrode 1508 formed on the gate insulating film 1506. A sidewall 1507 is formed so as to be in contact with the side surface of the gate electrode 1508.

【０４２０】サイドウォール１５０７はゲート絶縁膜１
５０６を間に介して第１の不純物領域１５０４と重なっ
ており、導電性を有していても絶縁性を有していても良
い。サイドウォール１５０７が導電性を有する場合、サ
イドウォール１５０７を含めてゲート電極としても良
い。The sidewall 1507 is the gate insulating film 1.
It overlaps with the first impurity region 1504 with the gap 506 interposed therebetween and may have conductivity or insulating property. When the sidewall 1507 has conductivity, the sidewall 1507 may be included to form the gate electrode.

【０４２１】図１５（Ｂ）において、絶縁表面を有する
基板１５１０上に下地膜１５１１と、下地膜１５１２が
形成されている。そして下地膜１５１２上には、チャネ
ル形成領域１５１５と、チャネル形成領域１５１５を挟
んでいる第１の不純物領域１５１４と、第１の不純物領
域１５１４及びチャネル形成領域１５１５を挟んでいる
第２の不純物領域１５１３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５１６
と、該ゲート絶縁膜１５１６上に積層された２層の導電
膜１５１９、１５１８からなるゲート電極とを有してい
る。前記導電膜１５１９の上面及び前記導電膜１５１８
の側面に接するように、サイドウォール１５１７が形成
されている。In FIG. 15B, a base film 1511 and a base film 1512 are formed over a substrate 1510 having an insulating surface. Then, over the base film 1512, a channel formation region 1515, a first impurity region 1514 which sandwiches the channel formation region 1515, and a second impurity region which sandwiches the first impurity region 1514 and the channel formation region 1515. 1513 and an active layer including. The gate insulating film 1516 in contact with the active layer
And a gate electrode formed of two layers of conductive films 1519 and 1518 stacked on the gate insulating film 1516. The upper surface of the conductive film 1519 and the conductive film 1518
A sidewall 1517 is formed so as to contact the side surface of the.

【０４２２】サイドウォール１５１７は導電性を有して
いても絶縁性を有していても良い。サイドウォール１５
１７が導電性を有する場合、サイドウォール１５１７を
含めてゲート電極としても良い。The sidewall 1517 may have a conductive property or an insulating property. Sidewall 15
When 17 has conductivity, the sidewall 1517 may be included to form the gate electrode.

【０４２３】図１５（Ｃ）において、絶縁表面を有する
基板１５２０上に下地膜１５２１と、下地膜１５２２が
形成されている。そして下地膜１５２２上には、チャネ
ル形成領域１５２５と、チャネル形成領域１５２５を挟
んでいる第１の不純物領域１５２４と、第１の不純物領
域１５２４及びチャネル形成領域１５２５を挟んでいる
第２の不純物領域１５２３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５２６
と、該ゲート絶縁膜１５２６上に導電膜１５２８と、該
導電膜１５２８の上面と側面を覆っている導電膜１５２
９と、該導電膜１５２９の側面に接するサイドウォール
１５２７が形成されている。導電膜１５２８と、導電膜
１５２９とはゲート電極として機能している。In FIG. 15C, a base film 1521 and a base film 1522 are formed over a substrate 1520 having an insulating surface. Then, a channel formation region 1525, a first impurity region 1524 sandwiching the channel formation region 1525, and a second impurity region sandwiching the first impurity region 1524 and the channel formation region 1525 are formed over the base film 1522. 1523 and an active layer including. And a gate insulating film 1526 in contact with the active layer
And a conductive film 1528 on the gate insulating film 1526, and a conductive film 152 covering the upper surface and the side surface of the conductive film 1528.
9 and a side wall 1527 in contact with the side surface of the conductive film 1529. The conductive film 1528 and the conductive film 1529 function as a gate electrode.

【０４２４】サイドウォール１５２７は導電性を有して
いても絶縁性を有していても良い。サイドウォール１５
２７が導電性を有する場合、サイドウォール１５２７を
含めてゲート電極としても良い。The sidewall 1527 may have a conductive property or an insulating property. Sidewall 15
When 27 has conductivity, the sidewall 1527 may be included to form the gate electrode.

【０４２５】なお、本実施例は実施の形態４〜実施の形
態７、実施例１、実施例３乃至実施例５と自由に組み合
わせて実施することが可能である。Note that this embodiment can be implemented by being freely combined with Embodiment Modes 4 to 7, Example 1, and Example 3 to Example 5.

【０４２６】[0426]

【発明の効果】本発明では、各画素の駆動ＴＦＴそれぞ
れを、独立した複数のチャネル領域を有する構成とす
る。ここで、複数のチャネル領域は、ソース領域とドレ
イン領域の間に、並列に設けられている。これらの各チ
ャネル領域の結晶性を揃える。According to the present invention, each driving TFT of each pixel has a plurality of independent channel regions. Here, the plurality of channel regions are provided in parallel between the source region and the drain region. The crystallinity of each of these channel regions is made uniform.

【０４２７】ここで、特定の部分の結晶性を揃えること
が可能な、多結晶膜の作製方法を用いる。多結晶膜の作
製方法としては、第１の手法と、第２の手法がある。Here, a method for manufacturing a polycrystalline film is used, which can make the crystallinity of a specific portion uniform. As a method for manufacturing a polycrystalline film, there are a first method and a second method.

【０４２８】第１の手法では、半導体膜をパターニング
し、第１の形状の島状半導体層（サブアイランド）を作
製した後、レーザアニールによって結晶化を行う。第１
の形状の島状半導体層（サブアイランド）の形状と、レ
ーザの走査方向とを定めることによって、得られる多結
晶膜の特定の部分の結晶性を揃えることができる。In the first method, the semiconductor film is patterned to form the island-shaped semiconductor layer (sub-island) having the first shape, and then crystallized by laser annealing. First
By determining the shape of the island-shaped semiconductor layer (sub-island) having the above shape and the scanning direction of the laser, the crystallinity of specific portions of the obtained polycrystalline film can be made uniform.

【０４２９】第２の手法では、凹凸パターン（レリー
フ）上に半導体膜を形成し、連続発振のレーザを用いた
レーザアニールによって結晶化を行う。この手法では、
結晶化前の半導体膜を周期的に歪んだ構造とすることが
出来る。これによって、結晶化の際の半導体膜中の歪み
を、特定の部分に集中させることが出来る。こうして、
得られる多結晶膜の特定の部分の結晶性を揃える（向上
させる）ことができる。In the second method, a semiconductor film is formed on the concavo-convex pattern (relief) and crystallized by laser annealing using a continuous wave laser. With this technique,
The semiconductor film before crystallization can have a periodically strained structure. This allows the strain in the semiconductor film during crystallization to be concentrated on a specific portion. Thus
The crystallinity of a specific portion of the obtained polycrystalline film can be made uniform (improved).

【０４３０】得られた多結晶膜の結晶性の揃った（向上
した）部分に、マルチチャネル型ＴＦＴの各チャネル領
域が配置されるようにパターニングを行う。こうして、
各画素の駆動ＴＦＴそれぞれのチャネル領域の結晶性
を、揃えることができる。Patterning is performed so that each channel region of the multi-channel TFT is arranged in a portion where the crystallinity of the obtained polycrystalline film is uniform (improved). Thus
The crystallinity of the channel region of each drive TFT of each pixel can be made uniform.

【０４３１】上記手法によって、画素間で駆動ＴＦＴの
特性ばらつきを低減することができる。よって、表示ム
ラが少ない表示装置を提供することができる。By the above method, it is possible to reduce the characteristic variation of the driving TFT between pixels. Therefore, a display device with less display unevenness can be provided.

【０４３２】[0432]

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の表示装置の作製方法を示す図。FIG. 1 is a diagram showing a method for manufacturing a display device of the present invention.

【図２】 本発明の表示装置の作製方法を示す図。2A to 2C are diagrams showing a method for manufacturing a display device of the present invention.

【図３】 本発明の表示装置の作製方法を示す図。3A to 3D are diagrams showing a method for manufacturing a display device of the present invention.

【図４】 本発明の表示装置の作製方法を示す図。4A to 4C are diagrams showing a method for manufacturing a display device of the present invention.

【図５】 本発明の表示装置の画素の作製方法を示す
図。5A to 5C are diagrams illustrating a method for manufacturing a pixel of a display device of the present invention.

【図６】 本発明の表示装置の構成を示す図。FIG. 6 is a diagram showing a configuration of a display device of the present invention.

【図７】 本発明の表示装置の作製方法を示す図。7A to 7C are diagrams showing a method for manufacturing a display device of the present invention.

【図８】 本発明の表示装置の作製方法において用いる
光学系を示す図。FIG. 8 is a diagram showing an optical system used in a method for manufacturing a display device of the present invention.

【図９】 本発明の表示装置の作製方法において用いる
装置を示す図。FIG. 9 is a diagram showing an apparatus used in a method for manufacturing a display device of the present invention.

【図１０】 本発明の表示装置の作製工程を示す図。FIG. 10 is a diagram showing a manufacturing process of a display device of the present invention.

【図１１】 本発明の表示装置の作製工程を示す図。FIG. 11 is a diagram showing a manufacturing process of a display device of the present invention.

【図１２】 本発明の表示装置の作製工程を示す図。FIG. 12 is a diagram showing a manufacturing process of a display device of the present invention.

【図１３】 本発明の表示装置の作製工程を示す図。FIG. 13 is a diagram showing a manufacturing process of a display device of the present invention.

【図１４】 本発明の表示装置の画素の作製方法を示す
図。14A to 14C are diagrams illustrating a method for manufacturing a pixel of a display device of the present invention.

【図１５】 本発明の作製方法によって形成した画素の
断面構造を示す図。FIG. 15 is a diagram showing a cross-sectional structure of a pixel formed by a manufacturing method of the present invention.

【図１６】 本発明の表示装置の作製方法を示す図。16A to 16C are diagrams showing a method for manufacturing a display device of the present invention.

【図１７】 本発明の表示装置の作製方法を示す図。FIG. 17 is a diagram showing a method for manufacturing a display device of the present invention.

【図１８】 本発明の表示装置の作製方法を示す図。FIG. 18 is a diagram showing a method for manufacturing a display device of the present invention.

【図１９】 本発明の表示装置の作製方法を示す図。FIG. 19 is a diagram showing a method for manufacturing a display device of the present invention.

【図２０】 本発明の作製方法によって作製した駆動Ｔ
ＦＴの構成を示す図。FIG. 20 is a drive T manufactured by the manufacturing method of the present invention.
The figure which shows the structure of FT.

【図２１】 本発明の駆動ＴＦＴの作製工程を示す図。FIG. 21 is a diagram showing a manufacturing process of a driving TFT of the present invention.

【図２２】 本発明の表示装置の画素の作製方法を示す
図。22A and 22B are diagrams illustrating a method for manufacturing a pixel of a display device of the present invention.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯部 敦生 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 柴田 寛 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 山崎 舜平 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA40 JB56 KA12 KA17 KB25 MA08 NA24 5C094 AA03 AA15 AA22 BA03 BA27 BA43 CA19 DA13 FA01 FA04 FB14 HA08 JA09 5F052 AA02 AA17 AA24 BA07 BA12 BA18 BB01 BB04 BB05 BB07 CA04 DA01 DA02 DA03 DA10 DB02 DB03 DB07 FA02 FA06 FA13 FA19 FA22 JA01 5F110 AA30 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD21 DD25 EE01 EE02 EE03 EE04 EE14 EE15 EE23 EE28 EE29 EE31 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL11 HL12 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN71 NN73 PP01 PP02 PP03 PP04 PP05 PP06 PP24 PP29 PP31 PP34 QQ04 QQ23 QQ24 QQ25   ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Atsushi Isobe             398 Hase, Atsugi City, Kanagawa Prefecture, Ltd.             Conductor Energy Laboratory (72) Inventor Hiroshi Shibata             398 Hase, Atsugi City, Kanagawa Prefecture, Ltd.             Conductor Energy Laboratory (72) Inventor Shunpei Yamazaki             398 Hase, Atsugi City, Kanagawa Prefecture, Ltd.             Conductor Energy Laboratory F-term (reference) 2H092 GA59 JA25 JA29 JA40 JB56                       KA12 KA17 KB25 MA08 NA24                 5C094 AA03 AA15 AA22 BA03 BA27                       BA43 CA19 DA13 FA01 FA04                       FB14 HA08 JA09                 5F052 AA02 AA17 AA24 BA07 BA12                       BA18 BB01 BB04 BB05 BB07                       CA04 DA01 DA02 DA03 DA10                       DB02 DB03 DB07 FA02 FA06                       FA13 FA19 FA22 JA01                 5F110 AA30 BB02 BB04 CC02 CC08                       DD01 DD02 DD03 DD05 DD13                       DD14 DD15 DD21 DD25 EE01                       EE02 EE03 EE04 EE14 EE15                       EE23 EE28 EE29 EE31 EE44                       EE45 FF02 FF04 FF09 FF28                       FF30 FF36 GG01 GG13 GG25                       GG32 GG43 GG45 GG47 HJ01                       HJ04 HJ12 HJ13 HJ23 HL01                       HL02 HL03 HL04 HL11 HL12                       HM15 NN03 NN04 NN22 NN23                       NN24 NN27 NN34 NN35 NN71                       NN73 PP01 PP02 PP03 PP04                       PP05 PP06 PP24 PP29 PP31                       PP34 QQ04 QQ23 QQ24 QQ25

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】絶縁表面を有する基板上に、半導体膜を成
膜し、 前記半導体膜をパターニングし、複数の凸部を有する第
１の形状の島状半導体層を形成し、 連続発振のレーザ光を集光して、照射面における断面形
状が線状となるレーザ光を、前記複数の凸部の頂角を形
成する辺と交差する１方向に走査し、前記第１の形状の
島状半導体層を結晶化させ、 前記結晶化させた第１の形状の島状半導体層から、前記
複数の凸部の先端それぞれより前記１方向に位置する複
数の第１の領域を含み、且つ、前記複数の第１の領域を
並列に接続する第２の領域と第３の領域とを含む、第２
の形状の島状半導体層をパターニング形成し、 前記複数の第１の領域と絶縁膜を介して交差するゲート
電極を形成し、前記第２の領域及び前記第３の領域に、
不純物元素を添加して、ソース領域及びドレイン領域を
形成してＴＦＴを作製する表示装置の作製方法。1. A semiconductor laser is formed on a substrate having an insulating surface, the semiconductor film is patterned, and a first shape island-shaped semiconductor layer having a plurality of convex portions is formed. The light is condensed, and the laser light having a linear cross-sectional shape on the irradiation surface is scanned in one direction intersecting with the side forming the apex angle of the plurality of convex portions to form the island shape of the first shape. The semiconductor layer is crystallized, the crystallized first shape island-shaped semiconductor layer includes a plurality of first regions located in the one direction from respective tips of the plurality of protrusions, and A second region including a second region and a third region connecting the plurality of first regions in parallel
Patterning an island-shaped semiconductor layer having a shape of, and forming a gate electrode intersecting with the plurality of first regions with an insulating film interposed therebetween, in the second region and the third region,
A method for manufacturing a display device, in which a source region and a drain region are formed by adding an impurity element to manufacture a TFT. 【請求項２】請求項１において、 前記１方向は、前記ＴＦＴのドレイン電流が流れる方向
と平行またはそれに準ずる方向とすることを特徴とする
表示装置の作製方法。2. The method for manufacturing a display device according to claim 1, wherein the one direction is parallel to a direction in which a drain current of the TFT flows or a direction corresponding thereto. 【請求項３】請求項１または請求項２において、 前記頂角は、６０度以上１２０度未満であることを特徴
とする表示装置の作製方法。3. The method for manufacturing a display device according to claim 1, wherein the apex angle is 60 degrees or more and less than 120 degrees. 【請求項４】ストライプ状の複数の凸部を有する絶縁表
面を形成し、 前記絶縁表面上に、半導体膜を成膜して、前記半導体膜
を凹凸を有する形状とし、 連続発振のレーザ光を集光して、照射面における断面形
状が線状となるレーザ光を、前記半導体膜上において、
前記複数の凸部に沿った方向に走査し、前記半導体膜を
結晶化させ、 前記結晶化させた半導体膜から、複数の平坦な第１の領
域を含み、且つ、前記平坦な領域を並列に接続する第２
の領域と第３の領域とを含む、島状半導体層をパターニ
ング形成し、 前記複数の第１の領域と絶縁膜を介して交差するゲート
電極を形成し、前記第２の領域及び前記第３の領域に、
不純物元素を添加して、ソース領域及びドレイン領域を
形成してＴＦＴを作製する表示装置の作製方法。4. An insulating surface having a plurality of stripe-shaped convex portions is formed, and a semiconductor film is formed on the insulating surface to form the semiconductor film having unevenness, and continuous wave laser light is emitted. On the semiconductor film, a laser beam that is condensed and has a linear cross-sectional shape on the irradiation surface is
Scanning in the direction along the plurality of convex portions to crystallize the semiconductor film, and including the plurality of flat first regions from the crystallized semiconductor film, the flat regions are arranged in parallel. Second to connect
Patterning and forming an island-shaped semiconductor layer including a second region and a third region, forming a gate electrode intersecting with the plurality of first regions with an insulating film interposed therebetween, the second region and the third region. In the area of
A method for manufacturing a display device, in which a source region and a drain region are formed by adding an impurity element to manufacture a TFT. 【請求項５】請求項３または請求項４において、 前記複数の凸部に沿った方向は、前記ＴＦＴのドレイン
電流が流れる方向と平行またはそれに準ずる方向とする
ことを特徴とする表示装置の作製方法。5. The display device according to claim 3, wherein the direction along the plurality of convex portions is parallel to or parallel to the direction in which the drain current of the TFT flows. Method. 【請求項６】請求項１乃至請求項５のいずれか一項にお
いて、 前記ＴＦＴと、前記ＴＦＴに直列に接続された発光素子
とが、各画素に配置されていることを特徴とする表示装
置の作製方法。6. The display device according to claim 1, wherein the TFT and a light emitting element connected in series to the TFT are arranged in each pixel. Of manufacturing. 【請求項７】請求項１乃至請求項６のいずれか一項にお
いて、 前記発光素子は、OLED素子であることを特徴とする表示
装置の作製方法。7. The method for manufacturing a display device according to claim 1, wherein the light emitting element is an OLED element. 【請求項８】請求項１乃至請求項８のいずれか一項にお
いて、 前記連続発振のレーザ光は、ＹＡＧレーザ、ＹＶＯ₄レ
ーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：
サファイアレーザまたはＮｄ:ＹＶＯ₄レーザから選ばれ
た一種または複数種を用いて出力されることを特徴とす
る表示装置の作製方法。8. The laser light of continuous wave according to claim 1, wherein the continuous wave laser light is a YAG laser, a YVO ₄ laser, a YLF laser, a YAlO ₃ laser, a glass laser, a ruby laser, or an alexandrite laser. , Ti:
A method for manufacturing a display device, which outputs using one or more selected from sapphire laser and Nd: YVO ₄ laser.