JP2003198046A - Semiconductor laser drive circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体レーザを無
バイアスですると共に、光パルスのオーバーシュートの
防止と、ジッタの防止とを図った半導体レーザ駆動回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor laser drive circuit in which a semiconductor laser is bias-free, an overshoot of an optical pulse is prevented, and a jitter is prevented.
【０００２】[0002]
【従来の技術】数１００Ｍｂｐｓ程度以下の速度の入力
データを光パルスに変換して伝送する為の半導体レーザ
は、無バイアスで駆動する構成が一般的である。例え
ば、図６に示すように、ソースを共通接続して定電流源
ＣＩを接続した電界効果トランジスタ（ＦＥＴ）Ｑ１，
Ｑ２（以下トランジスタと略称する）の一方のトランジ
スタＱ１のドレインに、抵抗Ｒ１２を介して電源電圧Ｖ
DDを印加し、他方のトランジスタＱ２のドレインに、半
導体レーザＬＤを介して電源電圧ＶDD（又は図示を省略
した抵抗を介して）を印加し、この半導体レーザＬＤと
並列に、抵抗Ｒ１１とコンデンサＣ１１とからなるフィ
ルタを接続し、フリップフロップＦＦのクロック端子Ｃ
にクロック信号ＣＬＫを入力し、データ端子Ｄにデータ
ＤＴを入力し、出力端子Ｑからの出力信号を他方のトラ
ンジスタＱ２のゲートに印加し、出力端子＊Ｑの出力信
号を一方のトランジスタＱ１のゲートに印加する構成と
する。即ち、他方のトランジスタＱ２がオフの時には、
半導体レーザＬＤに流れる電流は零となる。2. Description of the Related Art A semiconductor laser for converting input data at a speed of about several hundred Mbps or less into an optical pulse and transmitting the optical pulse is generally driven without bias. For example, as shown in FIG. 6, a field effect transistor (FET) Q1, in which sources are commonly connected and a constant current source CI is connected,
The power supply voltage V is supplied to the drain of one transistor Q1 of Q2 (hereinafter abbreviated as transistor) via a resistor R12.
DD is applied, and the power supply voltage V DD (or via a resistor (not shown)) is applied to the drain of the other transistor Q2 via the semiconductor laser LD, and the resistor R11 and the capacitor are connected in parallel with the semiconductor laser LD. C11 is connected to the filter, and the clock terminal C of the flip-flop FF is connected.
Input the clock signal CLK to the data terminal D, input the data DT to the data terminal D, apply the output signal from the output terminal Q to the gate of the other transistor Q2, and the output signal of the output terminal * Q to the gate of one transistor Q1. It is configured to be applied to. That is, when the other transistor Q2 is off,
The current flowing through the semiconductor laser LD becomes zero.
【０００３】フリップフロップＦＦは、データＤＴがハ
イレベル（“１”）の時に、クロック信号ＣＬＫの立上
りでセットされて、出力端子Ｑはハイレベル（“１”）
となり、出力端子＊Ｑはローレベル（“０”）となる。
それにより、トランジスタＱ１はオフ、トランジスタＱ
２はオンとなり、半導体レーザＬＤに電流が供給されて
発光する。又データＤＴがローレベル（“０”）の時
に、クロック信号ＣＬＫの立上りでリセットされて、出
力端子Ｑはローレベル（“０”）、出力端子＊Ｑはハイ
レベル（“１”）となる。それにより、トランジスタＱ
１はオン、トランジスタＱ２はオフとなり、半導体レー
ザＬＤは発光を停止する。The flip-flop FF is set at the rising edge of the clock signal CLK when the data DT is at high level ("1"), and the output terminal Q is at high level ("1").
And the output terminal * Q becomes low level (“0”).
As a result, the transistor Q1 is turned off and the transistor Q
2 is turned on, and current is supplied to the semiconductor laser LD to emit light. When the data DT is at low level (“0”), it is reset at the rising edge of the clock signal CLK, the output terminal Q becomes low level (“0”), and the output terminal * Q becomes high level (“1”). . Thereby, the transistor Q
1 is on, the transistor Q2 is off, and the semiconductor laser LD stops emitting light.
【０００４】半導体レーザＬＤと並列に接続したコンデ
ンサＣ１１と抵抗Ｒ１１と直列回路からなるフィルタを
接続しない構成に於いては、半導体レーザＬＤのカソー
ド電圧の変化と光パルス波形は、例えば、図７の
（ａ），（ｂ）に示すものとなる。即ち、半導体レーザ
ＬＤのカソード電位は、トランジスタＱ２がオンとなる
と、ほぼトランジスタＱ２のソース電位となり、トラン
ジスタＱ２がオフとなると、半導体レーザＬＤの接合容
量，寄生容量等に従った時定数で電源電圧ＶDDに向かっ
て上昇する。この場合に、トランジスタＱ２のオフ期間
が長い程、半導体レーザＬＤのカソード電位は、電源電
圧ＶDDに近い値となる。In a configuration in which a filter composed of a capacitor C11 and a resistor R11 connected in parallel with the semiconductor laser LD and a series circuit is not connected, the change in the cathode voltage of the semiconductor laser LD and the light pulse waveform are as shown in FIG. It becomes what is shown in (a) and (b). That is, the cathode potential of the semiconductor laser LD becomes almost the source potential of the transistor Q2 when the transistor Q2 is turned on, and when the transistor Q2 is turned off, the power source voltage is a time constant according to the junction capacitance, parasitic capacitance, etc. of the semiconductor laser LD. Rise towards V DD . In this case, the longer the off period of the transistor Q2, the closer the cathode potential of the semiconductor laser LD becomes to the power supply voltage V DD .
【０００５】又半導体レーザＬＤからの光パルスは、ト
ランジスタＱ２がオンとなった時の過渡電流により、図
７の（ｂ）に示すように、光パルスの立上り時点のオー
バーシュートが発生する。このオーバーシュートを防止
する為に、図６に示すように、コンデンサＣ１１と抵抗
Ｒ１１とからなるフィルタを半導体レーザＬＤに並列に
接続する構成が採用されている。Further, the light pulse from the semiconductor laser LD causes an overshoot at the time of rising of the light pulse, as shown in FIG. 7B, due to a transient current when the transistor Q2 is turned on. In order to prevent this overshoot, as shown in FIG. 6, a configuration is adopted in which a filter including a capacitor C11 and a resistor R11 is connected in parallel to the semiconductor laser LD.
【０００６】このフィルタを接続した構成に於いては、
半導体レーザＬＤのカソード電位は、図７の（ａ）とほ
ぼ同様な図７の（ｃ）に示すものとなり、半導体レーザ
ＬＤに流れる電流は、図７の（ｄ）に示すものとなる。
その場合に、半導体レーザＬＤの閾値電流をＩｔｈとす
ると、光パルスは、図７の（ｅ）に示すものとなる。な
お、フィルタを接続したことにより、半導体レーザＬＤ
の過渡電流を抑制してオーバーシュートを防止すること
ができるが、光パルスの立上りが多少緩やかとなる。In the configuration in which this filter is connected,
The cathode potential of the semiconductor laser LD is as shown in FIG. 7 (c), which is almost the same as FIG. 7 (a), and the current flowing through the semiconductor laser LD is as shown in FIG. 7 (d).
In this case, assuming that the threshold current of the semiconductor laser LD is Ith, the light pulse becomes as shown in (e) of FIG. 7. By connecting the filter, the semiconductor laser LD
Although it is possible to suppress the transient current of 1 to prevent overshoot, the rising edge of the optical pulse becomes slightly gentle.
【０００７】又トランジスタＱ２のオフ期間が長く、半
導体レーザＬＤのカソード電位が電源電圧ＶDDに近づい
た後に、トランジスタＱ２がオンとなった場合、フィル
タの影響により、半導体レーザＬＤに流れる電流の立上
りが緩やかになる。それにより、カソード電位が低い場
合に比較して、光パルスの立上りがτのように遅延する
ことになる。即ち、図７の（ｂ）に示す光パルスの立上
りに比較して、図７の（ｅ）に示す光パルスの立上りが
τだけ遅延する。If the transistor Q2 is turned on after the transistor Q2 has been off for a long period and the cathode potential of the semiconductor laser LD approaches the power supply voltage V DD , the rise of the current flowing through the semiconductor laser LD due to the influence of the filter. Becomes loose. As a result, the rising edge of the light pulse is delayed by τ as compared with the case where the cathode potential is low. That is, as compared with the rising edge of the optical pulse shown in FIG. 7B, the rising edge of the optical pulse shown in FIG. 7E is delayed by τ.
【０００８】[0008]
【発明が解決しようとする課題】前述のように、従来例
の半導体レーザ駆動回路に於いては、光パルスのオーバ
ーシュートを防止できるように、コンデンサＣ１１と抵
抗Ｒ１１とからなるフィルタを接続したことにより、半
導体レーザＬＤを接続したトランジスタＱ２のオフ期間
の長短に応じて、光パルスの立上りに図７に示す遅延時
間τが発生する。即ち、入力データＤＴのパターンに依
存した光パルスのジッタが生じることになり、光パルス
の受信側に於けるデータ識別再生時の誤り発生の原因と
なる問題がある。本発明は、前述の問題点を解決するも
のであり、半導体レーザからの光パルスのジッタを抑圧
することを目的とする。As described above, in the semiconductor laser drive circuit of the conventional example, the filter including the capacitor C11 and the resistor R11 is connected so as to prevent the overshoot of the optical pulse. As a result, the delay time τ shown in FIG. 7 is generated at the rising edge of the optical pulse according to the length of the off period of the transistor Q2 connected to the semiconductor laser LD. That is, the jitter of the optical pulse depending on the pattern of the input data DT is generated, and there is a problem that causes an error at the time of data identification reproduction on the receiving side of the optical pulse. The present invention solves the above-mentioned problems, and an object thereof is to suppress the jitter of an optical pulse from a semiconductor laser.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体レーザ駆
動回路は、図１を参照して説明すると、一方と他方との
トランジスタ１，２のソースを共通の定電流源４に接続
し、一方のトランジスタ１のドレインに抵抗Ｒ１を介し
て電源電圧ＶDDを印加し、他方のトランジスタ２のドレ
インに半導体レーザ３を介して電源電圧ＶDDを印加し、
半導体レーザ３と並列にコンデンサＣ１と抵抗Ｒ２とか
なるフィルタを接続し、入力データＤＴに従って他方の
トランジスタ２をオンとして半導体レーザ３を発光させ
る半導体レーザ駆動回路であって、半導体レーザ３のカ
ソードに電源電圧ＶDD等の所定の電圧を印加するスイッ
チ回路１０と、入力データＤＴに従って他方のトランジ
スタ２がオフの期間にスイッチ回路１０をオンとする制
御を行う制御回路とを備えている。A semiconductor laser drive circuit of the present invention will be described with reference to FIG. 1. The sources of one and the other transistors 1 and 2 are connected to a common constant current source 4, and the drain of the transistor 1 via the resistor R1 is applied to the power supply voltage V DD, the power supply voltage V DD is applied through the semiconductor laser 3 to the drain of the other transistor 2,
A semiconductor laser drive circuit for connecting a filter including a capacitor C1 and a resistor R2 in parallel with the semiconductor laser 3 and turning on the other transistor 2 according to input data DT to cause the semiconductor laser 3 to emit light. A switch circuit 10 for applying a predetermined voltage such as the voltage V DD and a control circuit for performing control to turn on the switch circuit 10 while the other transistor 2 is off according to the input data DT are provided.
【００１０】又制御回路は、クロック信号ＣＬＫと入力
データＤＴとを入力して、リセット出力端子＊Ｑを一方
のトランジスタ１のゲートに接続し、セット出力端子Ｑ
を他方のトランジスタ２のゲートに接続したフリップフ
ロップ５と、クロック信号ＣＬＫを逓倍する位相同期回
路６と、この位相同期回路６の出力信号とフリップフロ
ップ５のセット出力端子Ｑの出力信号を反転した信号と
クロック信号ＣＬＫを反転した信号とを入力して、スイ
ッチ回路１０をオンとする制御信号を出力するアンド回
路９とを備えている。Further, the control circuit inputs the clock signal CLK and the input data DT, connects the reset output terminal * Q to the gate of one of the transistors 1, and outputs the set output terminal Q.
Is connected to the gate of the other transistor 2, a phase synchronization circuit 6 that multiplies the clock signal CLK, an output signal of this phase synchronization circuit 6 and an output signal of the set output terminal Q of the flip flop 5 are inverted. And an AND circuit 9 which inputs a signal and a signal obtained by inverting the clock signal CLK and outputs a control signal for turning on the switch circuit 10.
【００１１】又制御回路は、クロック信号ＣＬＫと入力
データＤＴとを入力して、リセット出力端子＊Ｑを遅延
回路を介して一方のトランジスタ１のゲートに接続し、
セット出力端子Ｑを遅延回路を介して他方のトランジス
タ２のゲートに接続したフリップフロップ５と、このフ
リップフロップのセット出力端子の出力信号を反転して
立上りを緩やかにする時定数回路と、この時定数回路の
出力信号が閾値を超えた時にスイッチ回路１０をオンと
する制御信号を出力するバッファ増幅器とを備えること
ができる。Further, the control circuit inputs the clock signal CLK and the input data DT, and connects the reset output terminal * Q to the gate of one transistor 1 through the delay circuit,
A flip-flop 5 whose set output terminal Q is connected to the gate of the other transistor 2 through a delay circuit, a time constant circuit which inverts the output signal of the set output terminal of this flip-flop to make the rise gentle, and A buffer amplifier that outputs a control signal for turning on the switch circuit 10 when the output signal of the constant circuit exceeds a threshold value can be provided.
【００１２】又スイッチ回路１０は、制御信号によるオ
ン時に、半導体レーザ３と並列に接続したコンデンサＣ
１と抵抗Ｒ２とからなるフィルタの前記コンデンサＣ１
を短絡するように接続した構成とすることができる。又
スイッチ回路は、制御信号によるオン時に、半導体レー
ザ３のカソードに電源電圧ＶDDより低い電圧を印加する
ように接続した構成とすることができる。The switch circuit 10 has a capacitor C connected in parallel with the semiconductor laser 3 when turned on by a control signal.
1 of the filter consisting of 1 and a resistor R2
Can be connected so as to be short-circuited. Further, the switch circuit may be connected so that a voltage lower than the power supply voltage V DD is applied to the cathode of the semiconductor laser 3 when turned on by the control signal.
【００１３】[0013]
【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１，２は電界効果トランジスタ（ＦＥ
Ｔ）又はバイポーラトランジスタ等の一方と他方とのト
ランジスタ、３は半導体レーザ、４は定電流源、５はフ
リップフロップ、６は位相同期回路（ＰＬＬ）、７，８
はインバータ、９はアンド回路（ＡＮＤ）、１０はスイ
ッチ回路、Ｒ１，Ｒ２は抵抗、Ｃ１はコンデンサ、ＣＬ
Ｋはクロック信号、ＤＴは入力データ、ＶDDは電源電
圧、ａ〜ｆは各部の信号及び光パルスを示す。1 is an explanatory view of a first embodiment of the present invention, in which 1 and 2 are field effect transistors (FE).
T) or one and the other transistor such as a bipolar transistor, 3 is a semiconductor laser, 4 is a constant current source, 5 is a flip-flop, 6 is a phase-locked loop (PLL), 7, 8
Is an inverter, 9 is an AND circuit (AND), 10 is a switch circuit, R1 and R2 are resistors, C1 is a capacitor, CL
K is a clock signal, DT is input data, V DD is a power supply voltage, and a to f are signals and optical pulses of each part.
【００１４】スイッチ回路１０は、実線で示すように、
半導体レーザ３とフィルタとを短絡するように接続し、
半導体レーザ３のカソードに所定の電圧、この場合電源
電圧ＶDDを印加する接続構成とする。又は点線で示すよ
うにフィルタのコンデンサＣ１を短絡するような接続構
成とすることができる。又電界効果トランジスタ等のア
ナログスイッチング素子により構成する。このスイッチ
回路１０のオン，オフを制御する制御回路は、フリップ
フロップ５と、位相同期回路６と、インバータ７，８と
アンド回路９とからなる場合を示している。The switch circuit 10, as shown by the solid line,
The semiconductor laser 3 and the filter are connected so as to be short-circuited,
The connection configuration is such that a predetermined voltage, in this case, the power supply voltage V DD is applied to the cathode of the semiconductor laser 3. Alternatively, the connection configuration may be such that the capacitor C1 of the filter is short-circuited as shown by the dotted line. It is also composed of an analog switching element such as a field effect transistor. The case where the control circuit for controlling the on / off of the switch circuit 10 includes the flip-flop 5, the phase synchronization circuit 6, the inverters 7 and 8 and the AND circuit 9.
【００１５】この制御回路の中の位相同期回路６は、ク
ロック信号ＣＬＫと入力データＤＴとを入力し、クロッ
ク信号ＣＬＫの周波数をｆ0 とすると、クロック信号Ｃ
ＬＫに位相同期した例えば２ｆ0 のクロック信号を出力
する。又フリップフロップ５は従来例と同様にクロック
端子Ｃにクロック信号ＣＬＫを入力し、データ端子Ｄに
データＤＴを入力する。又セット出力端子Ｑの出力信号
を他方のトランジスタ２のゲートに印加し、リセット出
力端子＊Ｑの出力信号を一方のトランジスタ１のゲート
に印加する。The phase locked loop circuit 6 in this control circuit receives the clock signal CLK and the input data DT, and when the frequency of the clock signal CLK is f 0 , the clock signal C
For example, a clock signal of 2f 0 phase-locked with LK is output. In the flip-flop 5, the clock signal CLK is input to the clock terminal C and the data DT is input to the data terminal D, as in the conventional example. Further, the output signal of the set output terminal Q is applied to the gate of the other transistor 2 and the output signal of the reset output terminal * Q is applied to the gate of the one transistor 1.
【００１６】又一方と他方とのトランジスタ１，２のソ
ースを共通に接続して定電流源４に接続し、一方のトラ
ンジスタ１のドレインに抵抗Ｒ１を介して電源電圧ＶDD
を印加し、他方のトランジスタ２のドレインに半導体レ
ーザ３を介して電源電圧ＶDDを印加する。なお、半導体
レーザ３に抵抗を直列に接続することもできる。この半
導体レーザ３に並列に、コンデンサＣ１と抵抗Ｒ１との
直列回路からなるフィルタを接続する。The sources of the one and the other transistors 1 and 2 are connected in common and connected to the constant current source 4, and the drain of the one transistor 1 is connected to the power supply voltage V DD via the resistor R1.
And the power supply voltage V DD is applied to the drain of the other transistor 2 via the semiconductor laser 3. A resistor may be connected in series with the semiconductor laser 3. A filter composed of a series circuit of a capacitor C1 and a resistor R1 is connected in parallel with the semiconductor laser 3.
【００１７】又アンド回路９に、フリップフロップ５の
セット出力端子Ｑの出力信号をインバータ７により反転
した信号ａと、クロック信号ＣＬＫをインバータ８によ
り反転した信号ｂと、位相同期回路８からの２ｆ0 のク
ロック信号ｃとを入力し、その論理積出力信号ｄをスイ
ッチ回路１０をオンする制御信号として加える。In the AND circuit 9, a signal a obtained by inverting the output signal of the set output terminal Q of the flip-flop 5 by the inverter 7, a signal b obtained by inverting the clock signal CLK by the inverter 8 and 2f from the phase synchronization circuit 8 are provided. The clock signal c of 0 is input, and the logical product output signal d is added as a control signal for turning on the switch circuit 10.
【００１８】各部の信号ａ〜ｅと光パルスｆとの一例の
波形を、図２の（ａ）〜（ｆ）に示す。インバータ７の
出力信号ａは、クロック信号ＣＬＫに同期化された入力
データＤＴを反転した信号に相当し、その一例を図２の
（ａ）に示す。この信号ａを反転した信号によってトラ
ンジスタ２がオンとなる。即ち、図２の（ａ）の波形を
反転した波形に類似した光パルスが半導体レーザ３から
送出される。Waveforms of the signals a to e and the optical pulse f of each part are shown in FIGS. 2 (a) to 2 (f). The output signal a of the inverter 7 corresponds to a signal obtained by inverting the input data DT synchronized with the clock signal CLK, an example of which is shown in FIG. The transistor 2 is turned on by a signal obtained by inverting the signal a. That is, an optical pulse similar to the waveform obtained by inverting the waveform of FIG. 2A is transmitted from the semiconductor laser 3.
【００１９】又インバータ８の出力信号ｂは、クロック
信号ＣＬＫを反転した信号であり、その一例を図２の
（ｂ）に示す。又位相同期回路６の出力信号ｃは、クロ
ック信号ＣＬＫの周波数ｆ0 を２倍とした２ｆ0 であ
り、その一例を図２の（ｃ）に示す。従って、アンド回
路９の出力信号ｄは、図２の（ｄ）に示すものとなる。The output signal b of the inverter 8 is a signal obtained by inverting the clock signal CLK, an example of which is shown in FIG. The output signal c of the phase synchronization circuit 6 is 2f 0, which is the frequency f 0 of the clock signal CLK doubled, and an example thereof is shown in FIG. Therefore, the output signal d of the AND circuit 9 is as shown in FIG.
【００２０】このアンド回路９の出力信号ｄによりスイ
ッチ回路１０をオンとするもので、スイッチ回路１０が
オンとなると、半導体レーザ３のカソード電位ｅは、ス
イッチ回路１０を実線で示す経路で接続した場合に、図
２の（ｅ）に示すように変化する。そして、トランジス
タ２がオンからオフとなると、半導体レーザ３のカソー
ド電位ｅは、蓄積電荷の放電に伴って電源電圧ＶDDに向
かって上昇を開始し、入力データＤＴがローレベル
（“０”）期間内のアンド回路９の出力信号ｄにより、
位相同期回路６の出力信号ｃのパルス幅の期間だけスイ
ッチ回路１０がオンとなる。それにより、半導体レーザ
３のカソード電位は強制的に電源電圧ＶDDに上昇する。
即ち、半導体レーザ３のカソードとアノードとの間の電
位差は零となる。そして、スイッチ回路１０がオフとな
っても、半導体レーザ３の接合容量や寄生容量によっ
て、トランジスタ２がオンとなるまで、ほぼその電圧を
維持することになる。The switch circuit 10 is turned on by the output signal d of the AND circuit 9. When the switch circuit 10 is turned on, the cathode potential e of the semiconductor laser 3 connects the switch circuit 10 through the path indicated by the solid line. In this case, it changes as shown in FIG. Then, when the transistor 2 is switched from on to off, the cathode potential e of the semiconductor laser 3 starts to rise toward the power supply voltage V DD as the accumulated charge is discharged, and the input data DT is at a low level (“0”). By the output signal d of the AND circuit 9 within the period,
The switch circuit 10 is turned on only during the pulse width of the output signal c of the phase locked loop circuit 6. As a result, the cathode potential of the semiconductor laser 3 is forcibly raised to the power supply voltage V DD .
That is, the potential difference between the cathode and the anode of the semiconductor laser 3 becomes zero. Then, even if the switch circuit 10 is turned off, the voltage is maintained substantially until the transistor 2 is turned on due to the junction capacitance and the parasitic capacitance of the semiconductor laser 3.
【００２１】次に、入力データＤＴがハイレベル
（“１”）となると、トランジスタ２がオンとなり、半
導体レーザ３のカソード電位ｅはトランジスタ２のソー
ス電位に低下し、又フィルタを介して過渡電流が流れる
から、半導体レーザ３からの光パルスｆは、図２の
（ｆ）に示すように、立上りのオーバーシュートを抑圧
し、且つ半導体レーザ３のカソード電位ｅは、トランジ
スタ２のオフ期間の大小に関係なく、電源電圧ＶDD又は
それに近い所定の値に維持されるから、光パルスｆのジ
ッタは生じないことになる。Next, when the input data DT becomes high level ("1"), the transistor 2 is turned on, the cathode potential e of the semiconductor laser 3 drops to the source potential of the transistor 2, and a transient current flows through the filter. Therefore, the optical pulse f from the semiconductor laser 3 suppresses the rising overshoot as shown in FIG. 2 (f), and the cathode potential e of the semiconductor laser 3 is large or small during the off period of the transistor 2. Irrespective of the above , since the power supply voltage V DD or a predetermined value close to the power supply voltage V DD is maintained, jitter of the optical pulse f does not occur.
【００２２】又スイッチ回路１０を点線の経路で接続
し、スイッチ回路１０をオンとすることにより、フィル
タのコンデンサＣ１を短絡する構成とすると、半導体レ
ーザ３のカソード電位ｅは、抵抗Ｒ２によって、電源電
圧ＶDDより低い値となる。そして、その他の動作につい
ては前述の場合と同様になり、光パルスｆのオーバーシ
ュートの発生を防止し、且つジッタが生じないようにす
ることができる。If the switch circuit 10 is connected by a dotted line path and the switch circuit 10 is turned on to short-circuit the capacitor C1 of the filter, the cathode potential e of the semiconductor laser 3 is supplied by the resistor R2 to the power source. The value is lower than the voltage V DD . Then, other operations are similar to those described above, and it is possible to prevent the overshoot of the optical pulse f from occurring and prevent jitter from occurring.
【００２３】図３は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、１１，１２
は遅延回路（ＤＬ）、１３はバッファ増幅器、１４は可
変のバイアス電圧源、Ｃ２，Ｃ３はコンデンサ、Ｒ３は
抵抗を示す。FIG. 3 is an explanatory view of the second embodiment of the present invention, in which the same reference numerals as those in FIG.
Is a delay circuit (DL), 13 is a buffer amplifier, 14 is a variable bias voltage source, C2 and C3 are capacitors, and R3 is a resistor.
【００２４】この実施の形態は、一方と他方とのトラン
ジスタ１，２のゲートに、スイッチ回路１０を制御する
制御回路の動作遅延を補償する為の遅延回路１１，１２
を接続する。又制御回路は、フリップフロップ５と、イ
ンバータ７と、抵抗Ｒ３とコンデンサＣ２，Ｃ３と、バ
イアス電圧源１４と、バッファ増幅器１３とを含む構成
を有する。この制御回路のフリップフロップ５のセット
出力端子Ｑの出力信号をインバータ７により反転し、抵
抗Ｒ３とコンデンサＣ２，Ｃ３とからなる時定数回路に
より、インバータ７の出力信号の立上りが緩やかとな
り、バッファ増幅器１３の閾値を超える値となると、ス
イッチ回路１０をオンとする制御信号ｃが出力される。
その場合に、バイアス電圧源１４によるバイアス電圧を
調整して、時定数回路の立上りの緩やかな出力信号が、
バッファ増幅器１３の閾値を超えるタイミングを設定す
ることができる。In this embodiment, delay circuits 11 and 12 for compensating the operation delay of the control circuit for controlling the switch circuit 10 are provided to the gates of the one and the other transistors 1 and 2.
Connect. The control circuit has a configuration including a flip-flop 5, an inverter 7, a resistor R3, capacitors C2 and C3, a bias voltage source 14, and a buffer amplifier 13. The output signal of the set output terminal Q of the flip-flop 5 of this control circuit is inverted by the inverter 7, and the time constant circuit composed of the resistor R3 and the capacitors C2 and C3 makes the rising edge of the output signal of the inverter 7 gentle and the buffer amplifier. When the value exceeds the threshold value of 13, the control signal c for turning on the switch circuit 10 is output.
In that case, the bias voltage by the bias voltage source 14 is adjusted so that the output signal having a gentle rise of the time constant circuit is
The timing that exceeds the threshold value of the buffer amplifier 13 can be set.
【００２５】図４は本発明の第２の実施の形態の動作説
明図であり、図３の各部の信号ａ〜ｄ及び光パルスｅの
一例を（ａ）〜（ｅ）に示す。入力データＤＴに対応し
たフリップフロップ５のセット出力端子Ｑの出力信号ａ
は、図４の（ａ）に示すものとすると、バッファ増幅器
１３の入力信号ｂは、図４の（ｂ）に示すものとなる。
このバッファ増幅器１３の閾値電圧をｔｈとすると、そ
の出力の制御信号ｃは図４の（ｃ）に示すものとなる。
この制御信号ｃによりスイッチ回路１０がオンとなる。
このスイッチ回路１０は、実線で示す接続構成、即ち、
半導体レーザ３とフィルタとを、オン期間に於いて短絡
する接続構成とすると、スイッチ回路１０は、入力デー
タＤＴに同期し、クロック信号ＣＬＫのパルス幅に比較
して短い時間のオン期間となり、半導体レーザ３のカソ
ード電位ｄは、図４の（ｄ）に示すように、電源電圧Ｖ
DDに上昇する。FIG. 4 is a diagram for explaining the operation of the second embodiment of the present invention, and examples of the signals a to d and the optical pulse e of each part in FIG. 3 are shown in (a) to (e). The output signal a of the set output terminal Q of the flip-flop 5 corresponding to the input data DT
4A, the input signal b of the buffer amplifier 13 is as shown in FIG. 4B.
Assuming that the threshold voltage of the buffer amplifier 13 is th, the control signal c of its output is as shown in (c) of FIG.
This control signal c turns on the switch circuit 10.
This switch circuit 10 has a connection configuration shown by a solid line, that is,
If the semiconductor laser 3 and the filter are connected so as to be short-circuited during the ON period, the switch circuit 10 synchronizes with the input data DT and has an ON period that is shorter than the pulse width of the clock signal CLK. The cathode potential d of the laser 3 is, as shown in FIG.
Rise to DD .
【００２６】又フリップフロップ５のセット出力端子
Ｑ，リセット出力端子＊Ｑとトランジスタ１，２のゲー
トとの間に遅延回路１１，１２が接続されていることに
より、半導体レーザ３のカソード電位ｄと、光パルスｆ
とは、図４の（ｄ），（ｆ）に示すように、フリップフ
ロップ５のセット出力端子Ｑの出力信号ａに対してΔｔ
の遅延時間が生じる。このような制御により、半導体レ
ーザ３を接続したトランジスタ２がオンとなる期間と、
スイッチ回路１０がオンとなる期間とが重ならないよう
に制御することができる。Further, since the delay circuits 11 and 12 are connected between the set output terminal Q and the reset output terminal * Q of the flip-flop 5 and the gates of the transistors 1 and 2, the cathode potential d of the semiconductor laser 3 is increased. , Light pulse f
Means, as shown in (d) and (f) of FIG. 4, Δt with respect to the output signal a of the set output terminal Q of the flip-flop 5.
Delay time occurs. By such control, the period in which the transistor 2 connected to the semiconductor laser 3 is turned on,
It is possible to control so that the period when the switch circuit 10 is turned on does not overlap.
【００２７】そして、スイッチ回路１０を前述のように
実線経路で接続した場合、又は点線で示す経路で接続し
た場合に、半導体レーザ３のカソード電位ｄを、トラン
ジスタ２のオフ期間の大小に関係なく、電源電圧ＶDD又
はそれに近い値に上昇させることができるから、無バイ
アスで駆動する半導体レーザの閾値電流に関係なく、光
パルスのジッタを抑圧することができる。又フィルタに
より光パルスのオーバーシュートを防止することができ
る。When the switch circuit 10 is connected by the solid line path as described above or by the path shown by the dotted line, the cathode potential d of the semiconductor laser 3 is set regardless of the off period of the transistor 2. Since the power supply voltage V DD or a value close to the power supply voltage V DD can be raised, the jitter of the optical pulse can be suppressed regardless of the threshold current of the semiconductor laser driven without bias. Further, the filter can prevent the overshoot of the optical pulse.
【００２８】図５は本発明の第３の実施の形態の説明図
であり、図１及び図３と同一符号は同一部分を示し、２
１は電圧源を示す。この実施の形態の制御回路は、図１
に示す制御回路と同一であるが、この制御回路からの制
御信号（アンド回路９の出力信号）によりスイッチ回路
１０がオンとなると、電圧源２１の電圧を半導体レーザ
３のカソードに印加する構成としたものである。この電
圧源２１の電圧Ｖ１は、例えば、電源電圧ＶDDに対し
て、半導体レーザ３の順方向電圧をＶｆとすると、ＶDD
〜Ｖｆの範囲内に設定した一定の電圧とすることができ
る。この場合、Ｖ１＝ＶDDとすると、図１に示す実施の
形態と同一となる。FIG. 5 is an explanatory view of a third embodiment of the present invention, in which the same reference numerals as those in FIGS. 1 and 3 denote the same parts, and 2
Reference numeral 1 represents a voltage source. The control circuit of this embodiment is shown in FIG.
Although it is the same as the control circuit shown in FIG. 2, when the switch circuit 10 is turned on by the control signal (the output signal of the AND circuit 9) from this control circuit, the voltage of the voltage source 21 is applied to the cathode of the semiconductor laser 3. It was done. Voltage V1 of the voltage source 21, for example, the power source voltage V DD, when the forward voltage of the semiconductor laser 3, Vf, V DD
It is possible to set a constant voltage within the range of to Vf. In this case, if V1 = V DD , it becomes the same as the embodiment shown in FIG.
【００２９】又スイッチ回路１０は、図２について説明
したように、トランジスタ２がオフの期間にアンド回路
９の出力信号によってオンとなるもので、電圧源２１の
電圧Ｖ１を半導体レーザ３のカソードに印加する。この
時、電圧源２１の電圧Ｖ１が、電源電圧ＶDDより低い場
合に、トランジスタ２がオフであっても、その差分が半
導体レーザ３の閾値電圧より高いと、半導体レーザ３に
印加される順方向電圧により発光することになる。この
場合の差分を小さくして発光レベルを低く抑えることに
より消光比の劣化を防止できるように、電圧源２１の電
圧Ｖ１を設定することになる。As described with reference to FIG. 2, the switch circuit 10 is turned on by the output signal of the AND circuit 9 while the transistor 2 is off, and the voltage V1 of the voltage source 21 is applied to the cathode of the semiconductor laser 3. Apply. At this time, if the voltage V1 of the voltage source 21 is lower than the power supply voltage V DD and the difference is higher than the threshold voltage of the semiconductor laser 3 even if the transistor 2 is off, the order of application to the semiconductor laser 3 It emits light according to the directional voltage. In this case, the voltage V1 of the voltage source 21 is set so that the extinction ratio can be prevented from being deteriorated by reducing the difference and suppressing the light emission level.
【００３０】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することができるも
のであり、例えば、トランジスタ１，２はバイポーラト
ランジスタにより構成することも可能であり、又スイッ
チ回路１０をオンとするタイミングは、半導体レーザ３
を接続したトランジスタ２がオフの期間であれば良いか
ら、入力データＤＴに従った各種のタイミング制御回路
を適用することも可能である。又一方と他方とのトラン
ジスタ１，２の何れか一方のゲートに入力データＤＴを
加え、他方をゲートを一定の基準電圧を印加する構成と
することも可能である。The present invention is not limited to the above-mentioned respective embodiments but can be variously modified and added. For example, the transistors 1 and 2 can be constituted by bipolar transistors. The timing for turning on the switch circuit 10 is the semiconductor laser 3
It suffices that the transistor 2 connected to is in the off state, and thus various timing control circuits according to the input data DT can be applied. It is also possible to add the input data DT to the gate of one of the transistors 1 and 2 and the gate of the other to apply a constant reference voltage.
【００３１】[0031]
【発明の効果】以上説明したように、本発明は、１対の
トランジスタ１，２のソースを共通の定電流源４に接続
し、一方のトランジスタ１のドレインに抵抗Ｒ１を介し
て電源電圧ＶDDを印加し、他方のトランジスタ２のドレ
インに半導体レーザ３を介して電源電圧ＶDDを印加し、
半導体レーザ３と並列にコンデンサＣ１と抵抗Ｒ２とか
なるフィルタを接続し、入力データＤＴに従って他方の
トランジスタ２をオンとして半導体レーザ３を発光させ
る半導体レーザ駆動回路に於いて、半導体レーザ３のカ
ソードに電源電圧ＶDD等の所定の電圧を印加するスイッ
チ回路１０と、入力データＤＴに従って他方のトランジ
スタ２がオフの期間にスイッチ回路１０をオンとする制
御を行う制御回路とを設けたもので、半導体レーザ３に
並列にフィルタを接続することにより、光パルスの立上
り時点のオーバーシュートを抑圧すると共に、トランジ
スタ２がオフの期間に、半導体レーザ３のカソードに、
電源電圧ＶDD等の所定の電圧を印加することにより、入
力データＤＴのパターンに影響されない光パルスの立上
りタイミングとなるから、無バイアス駆動に於けるジッ
タを抑圧することができる利点がある。As described above, according to the present invention, the sources of the pair of transistors 1 and 2 are connected to the common constant current source 4, and the drain of one transistor 1 is connected to the power supply voltage V through the resistor R1. DD is applied, and the power supply voltage V DD is applied to the drain of the other transistor 2 via the semiconductor laser 3.
In a semiconductor laser drive circuit in which a filter including a capacitor C1 and a resistor R2 is connected in parallel with the semiconductor laser 3 and the other transistor 2 is turned on according to input data DT to cause the semiconductor laser 3 to emit light, a power source is supplied to the cathode of the semiconductor laser 3. A semiconductor laser is provided with a switch circuit 10 for applying a predetermined voltage such as the voltage V DD, and a control circuit for controlling the switch circuit 10 to be turned on while the other transistor 2 is off according to the input data DT. By connecting a filter in parallel with 3, the overshoot at the time of rising of the optical pulse is suppressed, and at the cathode of the semiconductor laser 3 while the transistor 2 is off,
By applying a predetermined voltage such as the power supply voltage V DD, the rise timing of the optical pulse is not affected by the pattern of the input data DT, so that there is an advantage that the jitter in the non-bias drive can be suppressed.
【図１】本発明の第１の実施の形態の説明図である。FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施の形態の動作説明図であ
る。FIG. 2 is an operation explanatory diagram of the first embodiment of the present invention.
【図３】本発明の第２の実施の形態の説明図である。FIG. 3 is an explanatory diagram of a second embodiment of the present invention.
【図４】本発明の第２の実施の形態の動作説明図であ
る。FIG. 4 is an operation explanatory diagram of the second embodiment of the present invention.
【図５】本発明の第３の実施の形態の説明図である。FIG. 5 is an explanatory diagram of a third embodiment of the present invention.
【図６】従来例の説明図である。FIG. 6 is an explanatory diagram of a conventional example.
【図７】従来例の動作説明図である。FIG. 7 is an operation explanatory diagram of a conventional example.
１，２ トランジスタ ３ 半導体レーザ ４ 定電流源 ５ フリップフロップ ６ 位相同期回路（ＰＬＬ） ７，８ インバータ ９ アンド回路 １０ スイッチ回路 Ｃ１ コンデンサ Ｒ１，Ｒ２ 抵抗 ＣＬＫ クロック信号 ＤＴ データ 1, 2 transistors 3 Semiconductor laser 4 constant current source 5 flip-flops 6 Phase locked loop (PLL) 7,8 inverter 9 AND circuit 10 switch circuit C1 capacitor R1, R2 resistance CLK clock signal DT data
Claims (5)
共通の定電流源に接続し、前記一方のトランジスタのド
レインに抵抗を介して電源電圧を印加し、前記他方のト
ランジスタのドレインに半導体レーザを介して電源電圧
を印加し、前記半導体レーザと並列にコンデンサと抵抗
とからなるフィルタを接続し、入力データに従って前記
他方のトランジスタをオンとして前記半導体レーザを発
光させる半導体レーザ駆動回路に於いて、 前記半導体レーザのカソードに所定の電圧を印加するス
イッチ回路と、 入力データに従って前記他方のトランジスタがオフの期
間に前記スイッチ回路をオンとする制御を行う制御回路
とを備えたことを特徴とする半導体レーザ駆動回路。1. Sources of one and the other transistors are connected to a common constant current source, a power supply voltage is applied to the drain of the one transistor through a resistor, and a semiconductor laser is connected to the drain of the other transistor. In a semiconductor laser drive circuit for applying a power supply voltage through the filter, connecting a filter composed of a capacitor and a resistor in parallel with the semiconductor laser, and turning on the other transistor according to input data to cause the semiconductor laser to emit light, A semiconductor laser comprising: a switch circuit for applying a predetermined voltage to the cathode of the semiconductor laser; and a control circuit for controlling to turn on the switch circuit while the other transistor is off according to input data. Drive circuit.
力データとを入力して、リセット出力端子を前記一方の
トランジスタのゲートに接続し、セット出力端子を前記
他方のトランジスタのゲートに接続したフリップフロッ
プと、前記クロック信号を逓倍する位相同期回路と、該
位相同期回路の出力信号と前記フリップフロップのセッ
ト出力端子の出力信号を反転した信号と前記クロック信
号を反転した信号とを入力して前記スイッチ回路をオン
とする制御信号を出力するアンド回路とを備えたことを
特徴とする請求項１記載の半導体レーザ駆動回路。2. The flip-flop, wherein the control circuit receives a clock signal and the input data, has a reset output terminal connected to the gate of the one transistor, and has a set output terminal connected to the gate of the other transistor. A phase inversion circuit for multiplying the clock signal, an inversion signal of the output signal of the phase synchronization circuit and an output signal of the set output terminal of the flip-flop, and an inversion signal of the clock signal The semiconductor laser drive circuit according to claim 1, further comprising an AND circuit which outputs a control signal for turning on the switch circuit.
力データとを入力して、リセット出力端子を遅延回路を
介して前記一方のトランジスタのゲートに接続し、セッ
ト出力端子を遅延回路を介して前記他方のトランジスタ
のゲートに接続したフリップフロップと、該フリップフ
ロップのセット出力端子の出力信号を反転して立上りを
緩やかにする時定数回路と、該時定数回路の出力信号が
閾値を超えた時に前記スイッチ回路をオンとする制御信
号を出力するバッファ増幅器とを備えたことを特徴とす
る請求項１記載の半導体レーザ駆動回路。3. The control circuit inputs a clock signal and the input data, connects a reset output terminal to the gate of the one transistor via a delay circuit, and sets a set output terminal via the delay circuit. A flip-flop connected to the gate of the other transistor, a time constant circuit that inverts the output signal of the set output terminal of the flip-flop to make the rise gentle, and when the output signal of the time constant circuit exceeds a threshold value. The semiconductor laser drive circuit according to claim 1, further comprising a buffer amplifier that outputs a control signal for turning on the switch circuit.
るオン時に、前記半導体レーザと並列に接続したコンデ
ンサと抵抗とからなるフィルタの前記コンデンサを短絡
するように接続した構成を有することを特徴とする請求
項１又は２又は３記載の半導体レーザ駆動回路。4. The switch circuit has a configuration in which, when turned on by the control signal, the capacitor of a filter including a capacitor and a resistor connected in parallel with the semiconductor laser is short-circuited. The semiconductor laser drive circuit according to claim 1, 2, or 3.
るオン時に、前記半導体レーザのカソードに前記電源電
圧より低い電圧を印加するように接続した構成を有する
ことを特徴とする請求項１又は２又は３記載の半導体レ
ーザ駆動回路。5. The switch circuit according to claim 1, wherein the switch circuit is connected so as to apply a voltage lower than the power supply voltage to the cathode of the semiconductor laser when turned on by the control signal. 3. The semiconductor laser drive circuit described in 3.
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|---|---|---|---|
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- 2001-12-26 JP JP2001394248A patent/JP2003198046A/en active Pending
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