JP2003197912A - Insulated gate semiconductor device - Google Patents
Insulated gate semiconductor deviceInfo
- Publication number
- JP2003197912A JP2003197912A JP2001391650A JP2001391650A JP2003197912A JP 2003197912 A JP2003197912 A JP 2003197912A JP 2001391650 A JP2001391650 A JP 2001391650A JP 2001391650 A JP2001391650 A JP 2001391650A JP 2003197912 A JP2003197912 A JP 2003197912A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- emitter
- semiconductor device
- surface region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device.
【０００２】[0002]
【従来の技術】図８は、従来の絶縁ゲート型半導体装置
（以下、ＩＧＢＴ（Insulated Gate Bipolar Transisto
r）ともいう）の斜視断面図である。絶縁ゲート型半導
体装置６００は、ｎ型半導体から成るｎベース層６１０
と、ｎベース層６１０の表面６１２に形成されているｐ
型半導体から成るｐベース層６２０とを備える。ｎベー
ス層６１０の表面６１２とは反対側の裏面６１４には、
ｎベース層６１０に比較して不純物濃度が高いｎ型半導
体から成るｎバッファ層６３０が形成されている。絶縁
ゲート型半導体装置６００は、ｎバッファ層６３０の裏
面６３４にｐ型半導体から成るコレクタ層６４０を備
え、さらにコレクタ層６４０の裏面６４４に金属から成
るコレクタ電極６５０を備えている。2. Description of the Related Art FIG. 8 shows a conventional insulated gate semiconductor device (hereinafter referred to as an IGBT (Insulated Gate Bipolar Transistor).
It is also a perspective sectional view of r)). The insulated gate semiconductor device 600 includes an n base layer 610 made of an n type semiconductor.
And p formed on the surface 612 of the n base layer 610.
A p-type base layer 620 made of a type semiconductor. On the back surface 614 of the n base layer 610 opposite to the surface 612,
An n buffer layer 630 made of an n-type semiconductor having a higher impurity concentration than the n base layer 610 is formed. The insulated gate semiconductor device 600 has a collector layer 640 made of a p-type semiconductor on the back surface 634 of the n buffer layer 630, and further has a collector electrode 650 made of metal on the back surface 644 of the collector layer 640.
【０００３】また、絶縁ゲート型半導体装置６００は、
ｐベース層６２０の表面６２２からｐベース層６２０を
貫通してｎベース層６１０へ達しているトレンチ型ゲー
ト電極６６０をさらに備えている。トレンチ型ゲート電
極６６０は、ゲート絶縁層６７０によってｎベース層６
１０およびｐベース層６２０から絶縁されている。絶縁
ゲート型半導体装置６００は、ｐベース層６２０内に選
択的に形成されたｎ型のエミッタ層６８０をさらに備え
ている。In addition, the insulated gate semiconductor device 600 is
A trench type gate electrode 660 is further provided which penetrates the p base layer 620 from the surface 622 of the p base layer 620 and reaches the n base layer 610. The trench type gate electrode 660 is formed by the gate insulating layer 670.
10 and p base layer 620. The insulated gate semiconductor device 600 further includes an n-type emitter layer 680 selectively formed in the p base layer 620.
【０００４】さらに、ｐベース層６２０の表面６２２上
には、絶縁層６９０が選択的に形成されている。絶縁層
６９０上には、エミッタ層６８０と電気的に接続された
エミッタ電極６９５が形成されている。Further, an insulating layer 690 is selectively formed on the surface 622 of the p base layer 620. An emitter electrode 695 electrically connected to the emitter layer 680 is formed on the insulating layer 690.
【０００５】図９は、ｐベース層６２０の表面６２２に
おけるトレンチ型ゲート電極６６０およびエミッタ層６
８０を示す平面図である。複数のトレンチ型ゲート電極
６６０は、互いにほぼ平行に延伸し、ストライプ状のパ
ターンに形成されている。FIG. 9 shows the trench type gate electrode 660 and the emitter layer 6 on the surface 622 of the p base layer 620.
It is a top view which shows 80. The plurality of trench type gate electrodes 660 extend substantially parallel to each other and are formed in a stripe pattern.
【０００６】表面６２２には、隣り合うゲート電極６６
０の間にエミッタ層６８０が存在するベース表面領域６
２２ａと、隣り合うゲート電極６６０の間にエミッタ層
６８０が存在しないベース表面領域６２２ｂとが交互に
形成されている。Adjacent gate electrodes 66 are formed on the surface 622.
Base surface region 6 with emitter layer 680 present between 0
22a and base surface regions 622b where the emitter layer 680 does not exist between the adjacent gate electrodes 660 are alternately formed.
【０００７】ベース表面領域６２２ａにあるエミッタ層
６８０には、エミッタ電極６９５が接続される。図９に
おいて、エミッタ電極６９５のコンタクト領域６９５ａ
が破線で示されている。一方、ベース表面領域６２２ｂ
には、エミッタ電極６９５が接続されない。An emitter electrode 695 is connected to the emitter layer 680 in the base surface region 622a. In FIG. 9, a contact region 695a of the emitter electrode 695
Is indicated by a broken line. On the other hand, the base surface area 622b
The emitter electrode 695 is not connected to.
【０００８】このように、隣り合うゲート電極の間のベ
ース表面領域のうち、エミッタ電極が接続されないベー
ス表面領域を有し、キャリアを蓄積して注入促進効果を
実現した絶縁ゲート型半導体装置は、特に、ＩＥＧＴ
（Injection Enhanced Gate Bipolar Transistor）と呼
ばれている。As described above, the insulated gate semiconductor device having the base surface region to which the emitter electrode is not connected, of the base surface region between the adjacent gate electrodes and accumulating carriers to realize the injection promotion effect, is In particular, IEGT
It is called (Injection Enhanced Gate Bipolar Transistor).
【０００９】[0009]
【発明が解決しようとする課題】絶縁ゲート型半導体装
置６００（以下、ＩＥＧＴ６００ともいう）は、ゲート
電極６６０に電圧を印加することによってエミッタ層６
８０とｎベース層６１０との間のｐベース層６２０にチ
ャネルが形成される。このチャネルによってキャリアが
ｐベース層６２０へ流れ、ＩＥＧＴ６００がオンし、コ
レクタ電極６５０とエミッタ電極６９５との間に電流が
流れる。In the insulated gate semiconductor device 600 (hereinafter, also referred to as IEGT 600), the emitter layer 6 is formed by applying a voltage to the gate electrode 660.
A channel is formed in the p base layer 620 between 80 and the n base layer 610. Carriers flow to the p base layer 620 by this channel, the IEGT 600 is turned on, and a current flows between the collector electrode 650 and the emitter electrode 695.
【００１０】ベース表面領域６２２ｂには、エミッタ電
極６９５が接続されていない。従って、ＩＥＧＴ６００
がオンしているときに、高抵抗ベース表面領域６２２ｂ
の下方のｎベース層６１０およびｐベース層６２０にキ
ャリアが蓄積される。それによって、ｎベース層６１０
およびｐベース層６２０のキャリア濃度が高くなり、ｎ
ベース層６１０およびｐベース層６２０の抵抗が低下す
る。従って、ＩＥＧＴ６００のオン電圧が低下するとい
う効果を有する。The emitter electrode 695 is not connected to the base surface region 622b. Therefore, IEGT600
High resistance base surface area 622b when is on.
Carriers are accumulated in the n-base layer 610 and the p-base layer 620 below. Thereby, the n base layer 610
And the carrier concentration of the p base layer 620 becomes high, and n
The resistances of the base layer 610 and the p base layer 620 decrease. Therefore, the on-voltage of the IEGT 600 is reduced.
【００１１】しかし、ベース表面領域６２２ｂには電流
が流れないので、ＩＥＧＴ６００は、ベース表面領域の
全体にエミッタ層を備えたＩＧＢＴに比較してチャネル
幅の総和が小さい。従って、ＩＥＧＴ６００のチャネル
抵抗は、ベース表面領域の全体にエミッタ層を備えたＩ
ＧＢＴのチャネル抵抗より高くなってしまう。However, since no current flows in the base surface region 622b, the IEGT 600 has a smaller total channel width than an IGBT having an emitter layer in the entire base surface region. Therefore, the IEGT 600 has a channel resistance of I with an emitter layer over the entire base surface area.
It becomes higher than the channel resistance of GBT.
【００１２】また、ＩＥＧＴのうち耐圧1200ボルト以下
の比較的低耐圧の製品においては、ｎベース層６１０の
厚みが比較的薄く、若しくは、ｎベース層６１０の不純
物濃度が比較的高いので、コレクタ６５０からエミッタ
６９５までの抵抗に占めるチャネル抵抗の割合が大き
い。In the IEGT having a relatively low breakdown voltage of 1200 V or less, the thickness of the n base layer 610 is relatively thin, or the impurity concentration of the n base layer 610 is relatively high. The ratio of the channel resistance to the resistance from the emitter to the emitter 695 is large.
【００１３】従って、特に、耐圧1200V以下のＩＥＧＴ
において、チャネル抵抗の増大によるオン電圧の悪化が
問題となる。Therefore, in particular, the IEGT having a withstand voltage of 1200 V or less
In the above, the deterioration of the on-voltage due to the increase of the channel resistance becomes a problem.
【００１４】そこで、本発明の目的は、コレクタとエミ
ッタとの間の耐圧が比較的低い絶縁ゲート型半導体装置
において、チャネル抵抗およびオン電圧を低減した絶縁
ゲート型半導体装置を提供することである。Therefore, an object of the present invention is to provide an insulated gate semiconductor device having a relatively low breakdown voltage between the collector and the emitter, in which the channel resistance and the on-voltage are reduced.
【００１５】[0015]
【課題を解決するための手段】本発明に従った第1の実
施の形態による絶縁ゲート型半導体装置は、第１導電型
の第1のベース層と、前記第1のベース層の表面に形成さ
れている第２導電型の第２のベース層と、前記第１のベ
ース層の表面とは反対側の該第1のベース層の裏面の側
に形成されている第２導電型のコレクタ層と、前記第1
のベース層および前記第２のベース層から絶縁され、前
記第２のベース層の表面から該第２のベース層を貫通し
て前記第１のベース層へ達しており、前記第２のベース
層の表面において、互いにほぼ平行に延伸している複数
の第１のゲート電極部分と互いに隣り合う前記第１のゲ
ート電極部分の間を接続している複数の第２のゲート電
極部分とを有するトレンチ型ゲート電極と、前記第２の
ベース層の表面において、前記第１のゲート電極部分と
前記第２のゲート電極部分とによって囲まれたベース表
面領域のうち、任意のベース表面領域に選択的に形成さ
れている第１導電型のエミッタ層と、前記エミッタ層を
有するベース表面領域に接続されたエミッタ電極とを備
えている。An insulated gate semiconductor device according to a first embodiment of the present invention is formed on a first base layer of a first conductivity type and a surface of the first base layer. Second conductive type second base layer and a second conductive type collector layer formed on the back surface side of the first base layer opposite to the front surface of the first base layer. And the first
Is insulated from the base layer and the second base layer, and penetrates the second base layer from the surface of the second base layer to reach the first base layer. Having a plurality of first gate electrode portions extending substantially parallel to each other on the surface of the substrate and a plurality of second gate electrode portions connecting between the first gate electrode portions adjacent to each other. A gate electrode and a surface of the second base layer, a base surface region surrounded by the first gate electrode portion and the second gate electrode portion is selectively formed in an arbitrary base surface region. It is provided with a formed first conductivity type emitter layer and an emitter electrode connected to a base surface region having the emitter layer.
【００１６】本発明に従った第２の実施の形態による絶
縁ゲート型半導体装置によれば、前記ベース表面領域の
うち、前記エミッタ層が形成されているベース表面領域
のみに前記エミッタ電極が接続され、前記エミッタ層が
形成されていないベース表面領域には基準電位を与える
基準電極が接続されている。In the insulated gate semiconductor device according to the second embodiment of the present invention, the emitter electrode is connected only to the base surface region of the base surface region where the emitter layer is formed. A reference electrode for applying a reference potential is connected to the base surface region where the emitter layer is not formed.
【００１７】前記ベース表面領域のうち前記エミッタ層
が形成されていないベース表面領域に、前記エミッタ層
よりも高抵抗な高抵抗層が形成され、前記エミッタ電極
は、前記高抵抗層を介して前記エミッタ層が形成されて
いないベース表面領域に接続されていてもよい。A high resistance layer having a higher resistance than that of the emitter layer is formed in a base surface area of the base surface area where the emitter layer is not formed, and the emitter electrode is formed through the high resistance layer. It may be connected to the base surface region where the emitter layer is not formed.
【００１８】本発明に従った第３の実施の形態による絶
縁ゲート型半導体装置によれば、総ての前記ベース表面
領域に前記エミッタ層が形成されており、前記エミッタ
電極は、該ベース表面領域のうち選択されたベース表面
領域に接続されており、他のベース表面領域には接続さ
れていない様に構成している。In the insulated gate semiconductor device according to the third embodiment of the present invention, the emitter layer is formed in all the base surface regions, and the emitter electrodes are formed in the base surface regions. It is configured so that it is connected to the selected base surface region and is not connected to other base surface regions.
【００１９】前記第２のベース層の表面において、隣り
合う前記第１のゲート電極部分の部分間のうち、前記第
２のゲート電極部分が存在する部分間と前記第２のゲー
ト電極が存在しない部分間とが交互に形成されていても
よい。On the surface of the second base layer, of the adjacent first gate electrode portions, the second gate electrode portion is present and the second gate electrode is not present. The parts and the parts may be alternately formed.
【００２０】前記第２のベース層の表面において、前記
第１のゲート電極部分および前記第２のゲート電極部分
が、梯子状のパターンに形成されてもよい。On the surface of the second base layer, the first gate electrode portion and the second gate electrode portion may be formed in a ladder pattern.
【００２１】本発明に従った第４および第５の実施の形
態による絶縁ゲート型半導体装置は、複数の前記第２の
ゲート電極部分は、前記第２のベース層の表面におい
て、互いにほぼ平行に延伸し、前記第１のゲート電極部
分と直交し、前記第１のゲート電極部分および前記第２
のゲート電極部分はメッシュ状のパターンを形成してい
る。In the insulated gate semiconductor device according to the fourth and fifth embodiments of the present invention, the plurality of second gate electrode portions are substantially parallel to each other on the surface of the second base layer. Extending and orthogonal to the first gate electrode portion, the first gate electrode portion and the second gate electrode portion.
The gate electrode part of 1 is formed with a mesh pattern.
【００２２】前記エミッタ電極が接続されたベース表面
領域と前記エミッタ電極が接続されていないベース表面
領域との前記第２のベース層の表面における単位面積あ
たりの面積比が該第２のベース層の表面に亘ってほぼ一
定であるように形成されていてもよい。The area ratio per unit area on the surface of the second base layer between the base surface area to which the emitter electrode is connected and the base surface area to which the emitter electrode is not connected is the area ratio of the second base layer. It may be formed so as to be substantially constant over the surface.
【００２３】好ましくは、前記エミッタ電極が接続され
たベース表面領域の面積と前記エミッタ電極が接続され
ていないベース表面領域の面積とは前記第２のベース層
の表面において任意の比率にすることができる。Preferably, the area of the base surface region to which the emitter electrode is connected and the area of the base surface region to which the emitter electrode is not connected may be set at an arbitrary ratio on the surface of the second base layer. it can.
【００２４】好ましくは、当該絶縁ゲート型半導体装置
のエミッタとコレクタとの間の耐圧は、1200ボルト以下
である。Preferably, the breakdown voltage between the emitter and collector of the insulated gate semiconductor device is 1200 V or less.
【００２５】[0025]
【発明の実施の形態】以下、図面を参照し、本発明によ
る実施の形態を説明する。尚、本実施の形態は本発明を
限定するものではない。また、本実施の形態は、半導体
の導電型をｎ型からｐ型へ代え、かつｐ型からｎ型へ代
えても本発明の効果を有する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. The present embodiment does not limit the present invention. In addition, the present embodiment has the effect of the present invention even if the conductivity type of the semiconductor is changed from n-type to p-type and vice versa.
【００２６】図１は、本発明に従った第1の実施の形態
による絶縁ゲート型半導体装置１００の斜視断面図であ
る。絶縁ゲート型半導体装置１００は、ｎ型半導体から
成るｎベース層１１０と、ｎベース層１１０の表面１１
２に形成されているｐ型半導体から成るｐベース層１２
０とを備える。FIG. 1 is a perspective sectional view of an insulated gate semiconductor device 100 according to the first embodiment of the present invention. The insulated gate semiconductor device 100 includes an n base layer 110 made of an n type semiconductor and a surface 11 of the n base layer 110.
P base layer 12 made of p-type semiconductor formed in No. 2
With 0 and.
【００２７】ｎベース層１１０の表面１１２とは反対側
の裏面１１４には、ｎベース層１１０に比較して不純物
濃度が高いｎ型半導体から成るｎバッファ層１３０が形
成されている。絶縁ゲート型半導体装置１００は、ｎバ
ッファ層１３０の裏面１３４にｐ型半導体から成るコレ
クタ層１４０を備えている。即ち、絶縁ゲート型半導体
装置１００は、ｎベース層１１０の裏面１１４の側にコ
レクタ層１４０を備えている。さらにコレクタ層１４０
の裏面１４４に金属から成るコレクタ電極１５０が形成
されている。An n buffer layer 130 made of an n-type semiconductor having an impurity concentration higher than that of the n base layer 110 is formed on a back surface 114 of the n base layer 110 opposite to the front surface 112. The insulated gate semiconductor device 100 includes a collector layer 140 made of a p-type semiconductor on the back surface 134 of the n-buffer layer 130. That is, the insulated gate semiconductor device 100 includes the collector layer 140 on the back surface 114 side of the n base layer 110. Further, the collector layer 140
A collector electrode 150 made of metal is formed on the back surface 144 of the.
【００２８】また、絶縁ゲート型半導体装置１００は、
ｐベース層１２０の表面１２２からｐベース層１２０を
貫通してｎベース層１１０へ達しているトレンチ型ゲー
ト電極１６０をさらに備える。トレンチ型ゲート電極１
６０は、ゲート絶縁層１７０によってｎベース層１１０
およびｐベース層１２０から絶縁されている。絶縁ゲー
ト型半導体装置１００は、ｐベース層１２０内に選択的
に形成されたｎ型のエミッタ層１８０をさらに備える。
トレンチ型ゲート電極１６０は、エミッタ層１８０から
も絶縁されている。In addition, the insulated gate semiconductor device 100 is
A trench type gate electrode 160 penetrating the p base layer 120 from the surface 122 of the p base layer 120 to reach the n base layer 110 is further provided. Trench type gate electrode 1
60 is an n-base layer 110 formed by the gate insulating layer 170.
And is insulated from the p base layer 120. The insulated gate semiconductor device 100 further includes an n-type emitter layer 180 selectively formed in the p base layer 120.
The trench type gate electrode 160 is also insulated from the emitter layer 180.
【００２９】さらに、ｐベース層１２０の表面１２２に
は、絶縁層１９０が選択的に形成されている。絶縁層１
９０上には、エミッタ層１８０と電気的に接続されたエ
ミッタ電極１９５が形成されている。Further, an insulating layer 190 is selectively formed on the surface 122 of the p base layer 120. Insulation layer 1
An emitter electrode 195 electrically connected to the emitter layer 180 is formed on the surface 90.
【００３０】図２は、ｐベース層１２０の表面１２２に
おける平面図である。図１および図２を参照して、さら
に、絶縁ゲート型半導体装置１００の構成を説明する。
トレンチ型ゲート電極１６０は、ｐベース層１２０の表
面１２２において、互いにほぼ平行に延伸している複数
の縦方向ゲート電極部分１６０ａと互いに隣り合う縦方
向ゲート電極部分１６０ａの間を接続している複数の横
方向ゲート電極部分１６０ｂとを有する。隣り合う縦方
向ゲート電極部分１６０ａの部分間には、横方向ゲート
電極部分１６０ｂが形成されていない部分間１２２aと
横方向ゲート電極パターン１６０ｂが形成されている部
分間１２２ｂとがある。部分間１２２aおよび部分間１
２２ｂは表面１２２上において交互に形成されている。FIG. 2 is a plan view of the surface 122 of the p base layer 120. The configuration of the insulated gate semiconductor device 100 will be further described with reference to FIGS. 1 and 2.
The trench type gate electrode 160 connects a plurality of vertical gate electrode portions 160a extending substantially parallel to each other and a plurality of vertical gate electrode portions 160a adjacent to each other on the surface 122 of the p base layer 120. Lateral gate electrode portion 160b. Between the adjacent vertical gate electrode portions 160a, there are a portion 122a in which the horizontal gate electrode portion 160b is not formed and a portion 122b in which the horizontal gate electrode pattern 160b is formed. 122a for copy and 1 for copy
22b are formed alternately on the surface 122.
【００３１】本実施の形態において、縦方向ゲート電極
部分１６０ａは、互いにほぼ平行に形成され、表面１２
２においてストライプ状のパターンに形成されている。
横方向ゲート電極部分１６０ｂも、互いにほぼ平行に形
成され、縦方向ゲート電極部分１６０ａに対してほぼ垂
直な方向に延伸している。よって、横方向ゲート電極部
分１６０ｂおよび縦方向ゲート電極部分１６０ａは、表
面１２２において梯子状のパターンに形成されている。
ここで、横方向ゲート電極部分１６０ｂの部分間の幅お
よび縦方向ゲート電極部分１６０ａの部分間の幅は、特
に限定せず任意に設定され得る。In this embodiment, the vertical gate electrode portions 160a are formed substantially parallel to each other, and the surface 12
2 is formed in a striped pattern.
The lateral gate electrode portions 160b are also formed substantially parallel to each other and extend in a direction substantially perpendicular to the vertical gate electrode portion 160a. Therefore, the horizontal gate electrode portion 160b and the vertical gate electrode portion 160a are formed in a ladder pattern on the surface 122.
Here, the width between the horizontal gate electrode portions 160b and the width between the vertical gate electrode portions 160a are not particularly limited and may be set arbitrarily.
【００３２】縦方向ゲート電極部分１６０ａと横方向ゲ
ート電極部分１６０ｂとによって囲まれた表面１２２の
領域をベース表面領域１６５とする。ベース表面領域１
６５は、エミッタ電極１９５と接続されている接続ベー
ス表面領域１６５ａと、エミッタ電極１９５と接続され
ていない非接続ベース表面領域１６５ｂとを有する。本
実施の形態においては、接続ベース表面領域１６５ａに
はエミッタ層１８０が形成されており、非接続ベース表
面領域１６５ｂにはエミッタ層１８０が形成されていな
い。ここで、横方向ゲート電極部分１６０ｂの部分間の
幅および縦方向ゲート電極部分１６０ａの部分間の幅を
任意に設定することができるので、接続ベース表面領域
１６５ａおよび非接続ベース表面領域１６５ｂの面積も
任意に設定され得る。A region of the surface 122 surrounded by the vertical gate electrode portion 160a and the horizontal gate electrode portion 160b is referred to as a base surface region 165. Base surface area 1
65 has a connection base surface region 165a connected to the emitter electrode 195 and a non-connection base surface region 165b not connected to the emitter electrode 195. In the present embodiment, emitter layer 180 is formed in connection base surface region 165a, and emitter layer 180 is not formed in non-connection base surface region 165b. Since the width between the horizontal gate electrode portions 160b and the width between the vertical gate electrode portions 160a can be set arbitrarily, the areas of the connection base surface region 165a and the non-connection base surface region 165b can be set. Can also be set arbitrarily.
【００３３】接続ベース表面領域１６５ａおよび非接続
ベース表面領域１６５ｂは、ｐベース層１２０の表面１
２２上において選択的に形成されている。本実施の形態
においては、部分間１２２ｂにおいて、接続ベース表面
領域１６５ａと非接続ベース表面領域１６５ｂとが交互
に形成されている。The connection base surface region 165a and the non-connection base surface region 165b are the surface 1 of the p base layer 120.
22 is selectively formed. In the present embodiment, the connection base surface region 165a and the non-connection base surface region 165b are alternately formed in the portion 122b.
【００３４】一方、横方向ゲート電極部分１６０ｂが形
成されていない部分間１２２ａのｐベース層１２０に
は、エミッタ層１８０が、縦方向ゲート電極１６０ａに
沿って、部分１６０ｂほぼ全体に形成されている。従っ
て、部分間１２２ａのベース表面領域のほぼ全体が接続
ベース表面領域１６５ａになっている。On the other hand, in the p base layer 120 of the portion 122a where the lateral gate electrode portion 160b is not formed, the emitter layer 180 is formed almost entirely on the portion 160b along the vertical gate electrode 160a. . Therefore, almost the entire base surface area of the portion 122a is the connection base surface area 165a.
【００３５】接続ベース表面領域１６５ａにあるエミッ
タ層１８０には、エミッタ電極１９５が接続される。図
２において、エミッタ電極１９５のコンタクト領域１９
５ａが破線で示されている。一方、非接続ベース表面領
域１６５ｂ上には絶縁層１９０が被覆しているので、非
接続ベース表面領域１６５ｂには電極が接続されない。
尚、図１において、エミッタ電極１９５および絶縁膜１
９０は、それらの一部分のみが図示され、他の部分は省
略されている。An emitter electrode 195 is connected to the emitter layer 180 in the connection base surface region 165a. In FIG. 2, the contact region 19 of the emitter electrode 195
5a is indicated by a broken line. On the other hand, since the insulating layer 190 covers the non-connection base surface region 165b, no electrode is connected to the non-connection base surface region 165b.
In FIG. 1, the emitter electrode 195 and the insulating film 1
Only 90 of those 90 are shown, and the other parts are omitted.
【００３６】次に、絶縁ゲート型半導体装置１００の動
作を説明しつつ、その効果を説明する。Next, the effect of the insulated gate semiconductor device 100 will be described while explaining the operation thereof.
【００３７】絶縁ゲート型半導体装置１００は、ゲート
電極１６０に電圧を印加することによってエミッタ層１
８０とｎベース層１１０との間のｐベース層１２０にチ
ャネル（図示せず）が形成される。このチャネルによっ
て、エミッタ層１８０を経由した電子がｎベース層１１
０へ注入される。この注入された電子によって、コレク
タ層１５０とｎベース層１１０との間が順バイアスされ
るので、コレクタ層１５０からｎベース層１１０へとホ
ールが注入される。よって、絶縁ゲート型半導体装置１
００において、コレクタ電極１５０とエミッタ電極１９
５との間に電流が流れる。In the insulated gate semiconductor device 100, the emitter layer 1 is formed by applying a voltage to the gate electrode 160.
A channel (not shown) is formed in the p base layer 120 between 80 and the n base layer 110. Due to this channel, electrons passing through the emitter layer 180 are transferred to the n base layer 11
Injected to zero. The injected electrons cause a forward bias between the collector layer 150 and the n base layer 110, so holes are injected from the collector layer 150 to the n base layer 110. Therefore, the insulated gate semiconductor device 1
00, collector electrode 150 and emitter electrode 19
An electric current flows between and.
【００３８】非接続ベース表面領域１６５ｂには、エミ
ッタ電極１９５が接続されていない。従って、絶縁ゲー
ト型半導体装置１００がオンしているときに、非接続ベ
ース表面領域１６５ｂの下方のｎベース層１１０および
ｐベース層１２０にキャリアが蓄積される。それによっ
て、ｎベース層１１０およびｐベース層１２０のキャリ
ア濃度が高くなり、ｎベース層１１０およびｐベース層
１２０の抵抗が低下する。従って、絶縁ゲート型半導体
装置１００のオン電圧が低下する。即ち、絶縁ゲート型
半導体装置１００も、ＩＥＧＴ６００と同様の効果を有
する。一方で、絶縁ゲート型半導体装置１００の非接続
ベース表面領域１６５ｂの面積は、従来のＩＥＧＴ６０
０のベース表面領域６２２ｂの面積に比較して小さい。
よって、非接続ベース表面領域によってオン電圧を低下
させる効果は、従来のＩＥＧＴ６００よりも低い。The emitter electrode 195 is not connected to the unconnected base surface region 165b. Therefore, when the insulated gate semiconductor device 100 is turned on, carriers are accumulated in the n base layer 110 and the p base layer 120 below the unconnected base surface region 165b. As a result, the carrier concentration of the n base layer 110 and the p base layer 120 increases, and the resistance of the n base layer 110 and the p base layer 120 decreases. Therefore, the on-voltage of the insulated gate semiconductor device 100 decreases. That is, the insulated gate semiconductor device 100 also has the same effect as the IEGT 600. On the other hand, the area of the non-connection base surface region 165b of the insulated gate semiconductor device 100 is larger than that of the conventional IEGT60.
It is smaller than the area of the base surface region 622b of 0.
Therefore, the effect of lowering the on-voltage by the unconnected base surface region is lower than that of the conventional IEGT 600.
【００３９】しかし、部分間１２２ａだけでなく、部分
間１２２ｂにも接続ベース表面領域１６５ａが形成され
ている。よって、絶縁ゲート型半導体装置１００の全体
のチャネル幅の総和が従来のＩＥＧＴ６００のチャネル
幅の総和よりも大きくなる。チャネル抵抗はチャネル幅
に依存するので、絶縁ゲート型半導体装置１００のチャ
ネル抵抗は、ベース表面領域の全体にエミッタ層を備え
たＩＧＢＴのチャネル抵抗より高いものの、従来のＩＥ
ＧＴのチャネル抵抗よりも低くなる。従って、接続ベー
ス表面領域１６５ａを増加させることによって、絶縁ゲ
ート型半導体装置１００のチャネル抵抗が低下し、その
オン電圧も低下する。即ち、ＩＥＧＴにおいて、非接続
ベース表面領域を増加させることによってオン電圧を低
下させる効果と接続ベース表面領域を増加させることに
よってオン電圧を低下させる効果とはトレードオフの関
係にある。However, the connection base surface region 165a is formed not only in the part 122a but also in the part 122b. Therefore, the total sum of the channel widths of the insulated gate semiconductor device 100 becomes larger than the total sum of the channel widths of the conventional IEGT 600. Since the channel resistance depends on the channel width, the channel resistance of the insulated gate semiconductor device 100 is higher than the channel resistance of the IGBT having the emitter layer over the entire base surface region, but the conventional IE.
It is lower than the GT channel resistance. Therefore, by increasing the connection base surface region 165a, the channel resistance of the insulated gate semiconductor device 100 is lowered, and the ON voltage thereof is also lowered. That is, in the IEGT, there is a trade-off relationship between the effect of lowering the ON voltage by increasing the non-connection base surface region and the effect of decreasing the ON voltage by increasing the connection base surface region.
【００４０】一般に、ＩＥＧＴのうち、コレクタとエミ
ッタとの間の耐圧が1200ボルト以下の比較的低耐圧の製
品においては、その耐圧が1200ボルト以上の比較的高耐
圧の製品と比較して、コレクタ電極からエミッタ電極ま
での抵抗に占めるチャネル抵抗の割合が大きい。従っ
て、特に、コレクタとエミッタとの間の耐圧が1200ボル
ト以下の低耐圧ＩＥＧＴに対しては、非接続ベース表面
領域を増加させることによってオン電圧を低下させる効
果よりも、接続ベース表面領域を増加させることによっ
てオン電圧を低下させる効果の方が大きい場合がある。In general, among IEGTs, a product having a relatively low withstand voltage of 1200 V or less between the collector and the emitter has a collector withstand voltage higher than that of a product with a relatively high withstand voltage of 1200 V or more. The ratio of the channel resistance to the resistance from the electrode to the emitter electrode is large. Therefore, particularly for a low breakdown voltage IEGT having a breakdown voltage between the collector and the emitter of 1200 V or less, the connection base surface region is increased more than the effect of lowering the ON voltage by increasing the non-connection base surface region. By doing so, the effect of lowering the on-voltage may be greater.
【００４１】即ち、絶縁ゲート型半導体装置のオン電圧
を最小にする接続ベース表面領域１６５ａおよび非接続
ベース表面領域１６５ｂの面積比は、絶縁ゲート型半導
体装置のコレクタとエミッタとの間の耐圧に依存する。That is, the area ratio of the connection base surface region 165a and the non-connection base surface region 165b that minimizes the on-voltage of the insulated gate semiconductor device depends on the breakdown voltage between the collector and the emitter of the insulated gate semiconductor device. To do.
【００４２】従って、接続ベース表面領域１６５ａおよ
び非接続ベース表面領域１６５ｂの面積比は、コレクタ
とエミッタとの間の耐圧によって決定することができ
る。接続ベース表面領域１６５ａおよび非接続ベース表
面領域１６５ｂの面積比の変更は、部分間１２２aおよ
び部分間１２２ｂの幅を変更することによって達成され
る。Therefore, the area ratio of the connection base surface region 165a and the non-connection base surface region 165b can be determined by the breakdown voltage between the collector and the emitter. The change of the area ratio of the connection base surface region 165a and the non-connection base surface region 165b is achieved by changing the width of the part 122a and the part 122b.
【００４３】また、接続ベース表面領域１６５ａが設け
られていることによって、非接続ベース表面領域１６５
ｂが減少するので、ｐベース層１２０およびｎベース層
１１０に蓄積されるキャリアの総数が減少する。よっ
て、絶縁ゲート型半導体装置１００には、スイッチング
の際のテール電流が減少するという効果も有する。Since the connection base surface region 165a is provided, the non-connection base surface region 165 is formed.
Since b is reduced, the total number of carriers accumulated in the p base layer 120 and the n base layer 110 is reduced. Therefore, the insulated gate semiconductor device 100 also has an effect of reducing the tail current at the time of switching.
【００４４】図３および図４は、それぞれ本発明に従っ
た第２の実施の形態による絶縁ゲート型半導体装置２０
０の斜視断面図およびｐベース層１２０の表面１２２の
平面図である。尚、以下の実施の形態において、絶縁ゲ
ート型半導体装置１００と同じ構成要素には、同じ参照
番号が付されている。FIG. 3 and FIG. 4 respectively show an insulated gate semiconductor device 20 according to the second embodiment of the present invention.
0 is a perspective sectional view of 0 and a plan view of a surface 122 of the p base layer 120. In the following embodiments, the same components as those of the insulated gate semiconductor device 100 are designated by the same reference numerals.
【００４５】本実施の形態においては、非接続ベース表
面領域１６５ｂに相当する領域に基準ベース表面領域１
６５ｃが設けられている点で第1の実施の形態と異な
る。また、絶縁ゲート型半導体装置２００は、基準ベー
ス表面領域１６５ｃに接続されている基準電極１９７を
さらに備えている点で第1の実施の形態と異なる。図３
および図４において、基準電極１９７と接続されるコン
タクト領域１９７ａが破線で示されている。図３におい
て、基準電極１９７は、エミッタ電極１９５と同様に、
その一部分のみが図示され、他の部分は省略されてい
る。In this embodiment, the reference base surface area 1 is formed in the area corresponding to the non-connection base surface area 165b.
65c is provided, which is different from the first embodiment. Further, the insulated gate semiconductor device 200 is different from that of the first embodiment in that it further includes a reference electrode 197 connected to the reference base surface region 165c. Figure 3
In FIG. 4 and FIG. 4, the contact region 197a connected to the reference electrode 197 is indicated by a broken line. In FIG. 3, the reference electrode 197, like the emitter electrode 195,
Only a portion thereof is shown and the other portions are omitted.
【００４６】基準電極１９７によって、基準ベース表面
領域１６５ｃの下方にあるｐベース層１８０およびｎベ
ース層１１０は、基準電位、例えば、接地電位に維持さ
れる。従って、非接続ベース表面領域１６５ｂの下方に
あるｐベース層１８０およびｎベース層１１０の電位が
決定されるので、絶縁ゲート型半導体装置２００の動作
は第1の実施の形態による絶縁ゲート型半導体装置１０
０と比較して安定する。例えば、本実施の形態によれ
ば、コレクタ電極１９５とエミッタ電極１５０との間の
耐圧の制御が比較的容易になる。The reference electrode 197 maintains the p base layer 180 and the n base layer 110 below the reference base surface region 165c at a reference potential, eg, ground potential. Therefore, since the potentials of the p base layer 180 and the n base layer 110 below the unconnected base surface region 165b are determined, the operation of the insulated gate semiconductor device 200 is performed by the insulated gate semiconductor device according to the first embodiment. 10
It is stable compared to 0. For example, according to the present embodiment, control of breakdown voltage between collector electrode 195 and emitter electrode 150 becomes relatively easy.
【００４７】また、ベース表面領域１６５ｃにエミッタ
層１８０よりも抵抗の高い高抵抗層を形成して、高抵抗
層にエミッタ電極１９５が接続されてもよい。この場
合、図４の１９７aの位置に高抵抗層が形成される。こ
の高抵抗層にエミッタ電極１９５が接続されることによ
って、基準電極１９７が接続されている場合と同様に、
絶縁ゲート型半導体装置２００の動作が比較的安定す
る。また、ベース表面領域１６５ｃは、ベース表面領域
１６５ａよりも高抵抗になるように形成されているの
で、ベース表面領域１６５ｃにはキャリアが蓄積され
る。従って、絶縁ゲート型半導体装置２００は、ＩＥＧ
Ｔとしての効果を失わない。さらに、ベース表面領域へ
のコンタクトホールを形成するときに用いられるマスク
の設計を変更する必要がない。よって、既存のIGBTのマ
スクが使用され得る。Further, a high resistance layer having a higher resistance than the emitter layer 180 may be formed in the base surface region 165c, and the emitter electrode 195 may be connected to the high resistance layer. In this case, the high resistance layer is formed at the position 197a in FIG. By connecting the emitter electrode 195 to the high resistance layer, as in the case where the reference electrode 197 is connected,
The operation of the insulated gate semiconductor device 200 is relatively stable. Further, since the base surface region 165c is formed to have a higher resistance than the base surface region 165a, carriers are accumulated in the base surface region 165c. Therefore, the insulated gate semiconductor device 200 is
The effect as T is not lost. Further, it is not necessary to change the design of the mask used when forming the contact hole to the base surface region. Therefore, an existing IGBT mask can be used.
【００４８】尚、基準電極またはエミッタ電極１９５が
接続を維持するために、エミッタ層１８０よりも低濃度
の不純物拡散層（図示せず）がコンタクト領域１９７ａ
に形成されてもよい。Since the reference electrode or the emitter electrode 195 maintains the connection, an impurity diffusion layer (not shown) having a lower concentration than the emitter layer 180 is formed in the contact region 197a.
May be formed in.
【００４９】図５は、本発明に従った第３の実施の形態
による絶縁ゲート型半導体装置３００におけるｐベース
層１２０の表面１２２の平面図である。本実施の形態に
よれば、ほぼ総てのベース表面領域１６５にエミッタ層
１８０が形成されている。従って、本実施の形態はエミ
ッタ層１８０は非接続ベース表面領域１６５ｂにも形成
されている点で第1の実施の形態と異なる。FIG. 5 is a plan view of surface 122 of p base layer 120 in insulated gate semiconductor device 300 according to the third embodiment of the present invention. According to the present embodiment, emitter layer 180 is formed in almost all of base surface region 165. Therefore, the present embodiment is different from the first embodiment in that the emitter layer 180 is also formed in the non-connection base surface region 165b.
【００５０】しかし、エミッタ電極１９５は、ベース表
面領域１６５のうち選択された接続ベース表面領域１６
５ａに接続され、他の非接続ベース表面領域１６５ｂに
は接続されていない。However, the emitter electrode 195 is connected to the selected connection base surface region 16 of the base surface region 165.
5a and not to any other unconnected base surface area 165b.
【００５１】従って、本実施の形態による絶縁ゲート型
半導体装置３００は、第1の実施の形態による絶縁ゲー
ト型半導体装置１００と同様の効果を得ることができ
る。尚、図５において、エミッタ電極１９５が接続させ
るコンタクト領域１９５ａが破線で示されている。Therefore, the insulated gate semiconductor device 300 according to the present embodiment can obtain the same effect as the insulated gate semiconductor device 100 according to the first embodiment. Incidentally, in FIG. 5, the contact region 195a to which the emitter electrode 195 is connected is shown by a broken line.
【００５２】一般に、ＩＥＧＴ以外のＩＧＢＴは、ほぼ
総てのゲート電極に沿って、その両側にエミッタ層を備
えることが多い。従って、エミッタ層を形成する工程に
おいて、ほぼ総てのゲート電極パターンの両側にエミッ
タ層のパターンを有するマスクが用いられる。本実施の
形態による絶縁ゲート型半導体装置３００は、横方向ゲ
ート電極部分１６０ｂが接続されている箇所を除き、ほ
ぼ総ての縦方向ゲート電極部分１６０ａの両側にエミッ
タ層１８０が形成されている。従って、本実施の形態の
エミッタ層を形成する工程において、従来のマスクは設
計変更されることなく用いられ得る。Generally, the IGBTs other than the IEGT are often provided with emitter layers on both sides thereof along almost all the gate electrodes. Therefore, in the step of forming the emitter layer, a mask having an emitter layer pattern on both sides of almost all gate electrode patterns is used. In the insulated gate semiconductor device 300 according to the present embodiment, the emitter layer 180 is formed on both sides of almost all the vertical gate electrode portions 160a except the portion where the horizontal gate electrode portion 160b is connected. Therefore, in the step of forming the emitter layer of the present embodiment, the conventional mask can be used without changing the design.
【００５３】図６は、本発明に従った第４の実施の形態
による絶縁ゲート型半導体装置４００におけるｐベース
層１２０の表面１２２の平面図である。本実施の形態に
おいて、横方向ゲート電極部分１６０ｂは、互いにほぼ
平行に延伸し、縦方向ゲート電極部分１６０ａとほぼ直
交している。即ち、ｐベース層１２０の表面１２２にお
いて、縦方向ゲート電極部分１６０ａおよび横方向ゲー
ト電極部分１６０ｂが、メッシュ状のパターンを形成し
ている。FIG. 6 is a plan view of surface 122 of p base layer 120 in insulated gate semiconductor device 400 according to the fourth embodiment of the present invention. In the present embodiment, the horizontal gate electrode portions 160b extend substantially parallel to each other and are substantially orthogonal to the vertical gate electrode portions 160a. That is, on the surface 122 of the p base layer 120, the vertical gate electrode portion 160a and the horizontal gate electrode portion 160b form a mesh pattern.
【００５４】それぞれのベース表面領域１６５は、この
メッシュ状のパターンによって区分されている。接続ベ
ース表面領域１６５ａまたは非接続ベース表面領域１６
５ｂはベース表面領域１６５から任意に選択され得る。
また、縦方向ゲート電極部分１６０ａの間隔および横方
向ゲート電極部分１６０ｂの間隔も任意に選択され得
る。よって、縦方向ゲート電極部分１６０ａの間隔およ
び横方向ゲート電極部分１６０ｂの間隔をより狭くする
ことによって、メッシュ状のパターンをより細かく設定
することができる。Each base surface area 165 is divided by this mesh-shaped pattern. Connection base surface area 165a or non-connection base surface area 16
5b can be arbitrarily selected from the base surface region 165.
Further, the distance between the vertical gate electrode portions 160a and the distance between the horizontal gate electrode portions 160b can be arbitrarily selected. Therefore, the mesh-shaped pattern can be set more finely by narrowing the space between the vertical gate electrode portions 160a and the space between the horizontal gate electrode portions 160b.
【００５５】このメッシュ状のパターンをより細かく設
定し、かつ所望の接続ベース表面領域１６５ａをベース
表面領域１６５から選択することにより、接続ベース表
面領域１６５ａと非接続ベース表面領域１６５ｂとの表
面１２２における面積比が任意に設定され得る。従っ
て、絶縁ゲート型半導体装置４００のコレクタとエミッ
タとの間の耐圧に応じて、接続ベース表面領域１６５ａ
と非接続ベース表面領域１６５ｂとの表面１２２におけ
る面積比を設定することができる。By setting this mesh-like pattern more finely and selecting a desired connecting base surface region 165a from the base surface region 165, the surface 122 of the connecting base surface region 165a and the non-connecting base surface region 165b is formed. The area ratio can be set arbitrarily. Therefore, according to the breakdown voltage between the collector and the emitter of the insulated gate semiconductor device 400, the connection base surface region 165a is formed.
The area ratio of the non-connecting base surface region 165b on the surface 122 can be set.
【００５６】図７は、本発明に従った第５の実施の形態
による絶縁ゲート型半導体装置５００におけるｐベース
層１２０の表面１２２の平面図である。本実施の形態
は、図６における第４の実施の形態において、接続ベー
ス表面領域１６５ａと非接続ベース表面領域１６５ｂと
のｐベース層１２０の表面における単位面積あたりの面
積比がｐベース層１２０の表面に亘ってほぼ一定である
実施の形態である。FIG. 7 is a plan view of surface 122 of p base layer 120 in insulated gate semiconductor device 500 according to the fifth embodiment of the present invention. In the present embodiment, in the fourth embodiment in FIG. 6, the area ratio per unit area on the surface of the p base layer 120 between the connection base surface region 165a and the non-connection base surface region 165b is the p base layer 120. It is an embodiment that is substantially constant over the surface.
【００５７】絶縁ゲート型半導体装置５００において、
接続ベース表面領域１６５ａと非接続ベース表面領域１
６５ｂとが互いに隣り合うように形成されている。即
ち、接続ベース表面領域１６５ａおよび非接続ベース表
面領域１６５ｂは、表面１２２において、市松模様を形
成している。よって、接続ベース表面領域１６５ａと非
接続ベース表面領域１６５ｂとの表面１２２における分
布が均一である。即ち、表面１２２の単位面積あたりに
おいて、接続ベース表面領域１６５ａが占める面積と非
接続ベース表面領域１６５ｂが占める面積との比率は、
表面１２２に亘ってほぼ一定である。本実施の形態にお
いて、接続ベース表面領域１６５ａおよび非接続ベース
表面領域１６５ｂは表面１２２上にほぼ1対１の面積比
で均一に分布している。In the insulated gate semiconductor device 500,
Connection base surface area 165a and non-connection base surface area 1
65b are formed so as to be adjacent to each other. That is, the connection base surface region 165a and the non-connection base surface region 165b form a checkered pattern on the surface 122. Therefore, the distribution of the connection base surface region 165a and the non-connection base surface region 165b on the surface 122 is uniform. That is, the ratio of the area occupied by the connection base surface region 165a and the area occupied by the non-connection base surface region 165b per unit area of the surface 122 is
It is substantially constant across the surface 122. In the present embodiment, connection base surface region 165a and non-connection base surface region 165b are evenly distributed on surface 122 at an area ratio of approximately 1: 1.
【００５８】従って、本実施の形態によれば、絶縁ゲー
ト型半導体装置５００に流れる電流は、表面１２２にお
いて、部分的に偏ることなく均一に流れる。それによっ
て、コレクタとエミッタとの間の耐圧が低下せず、絶縁
ゲート型半導体装置の信頼性が向上する。Therefore, according to the present embodiment, the current flowing through insulated gate semiconductor device 500 flows uniformly on surface 122 without being partially biased. As a result, the breakdown voltage between the collector and the emitter does not decrease, and the reliability of the insulated gate semiconductor device improves.
【００５９】尚、接続ベース表面領域１６５ａおよび非
接続ベース表面領域１６５ｂは表面１２２上に1対１以
外の面積比で均一に分布するように構成してもよい。The connection base surface region 165a and the non-connection base surface region 165b may be uniformly distributed on the surface 122 at an area ratio other than 1: 1.
【００６０】本実施の形態においても、縦方向ゲート電
極部分１６０ａの間隔および横方向ゲート電極部分１６
０ｂの間隔は任意に選択できる。縦方向ゲート電極部分
１６０ａの間隔および横方向ゲート電極部分１６０ｂの
間隔をより狭くすることによって、絶縁ゲート型半導体
装置５００に流れる電流の表面１２２における均一性を
より向上させることができる。尚、上述の実施の形態に
おいては、ｎバッファ層１３０を備えたパンチスルー型
の絶縁ゲート型半導体装置が記載されている。しかし、
ｎバッファ層１３０は必ずしも必要ではない。即ち、ｎ
バッファ層１３０を有しないノンパンチスルー型の絶縁
ゲート型半導体装置においても、本発明並びに本実施の
形態の効果は失われない。Also in this embodiment, the interval between the vertical gate electrode portions 160a and the horizontal gate electrode portion 16 are set.
The interval of 0b can be arbitrarily selected. By making the distance between the vertical gate electrode portions 160a and the distance between the horizontal gate electrode portions 160b smaller, the uniformity of the current flowing through the insulated gate semiconductor device 500 on the surface 122 can be further improved. Note that the above-described embodiment describes the punch-through type insulated gate semiconductor device including the n buffer layer 130. But,
The n buffer layer 130 is not always necessary. That is, n
Even in a non-punch through type insulated gate semiconductor device having no buffer layer 130, the effects of the present invention and this embodiment are not lost.
【００６１】[0061]
【発明の効果】本発明に従った絶縁ゲート型半導体装置
によれば、コレクタとエミッタとの間の耐圧が比較的低
い絶縁ゲート型半導体装置において、チャネル抵抗およ
びオン電圧を従来よりも低減させることができる。According to the insulated gate semiconductor device according to the present invention, in the insulated gate semiconductor device having a relatively low breakdown voltage between the collector and the emitter, the channel resistance and the on-voltage can be reduced more than ever before. You can
【図１】本発明に従った第1の実施の形態による絶縁ゲ
ート型半導体装置１００の斜視断面図。FIG. 1 is a perspective sectional view of an insulated gate semiconductor device 100 according to a first embodiment of the invention.
【図２】ｐベース層１２０の表面１２２における平面
図。FIG. 2 is a plan view of a surface 122 of a p base layer 120.
【図３】本発明に従った第２の実施の形態による絶縁ゲ
ート型半導体装置２００の斜視断面図。FIG. 3 is a perspective sectional view of an insulated gate semiconductor device 200 according to a second embodiment of the present invention.
【図４】本発明に従った第２の実施の形態による絶縁ゲ
ート型半導体装置２００におけるｐベース層１２０の表
面１２２の平面図。FIG. 4 is a plan view of a surface 122 of a p base layer 120 in an insulated gate semiconductor device 200 according to a second embodiment of the present invention.
【図５】本発明に従った第３の実施の形態による絶縁ゲ
ート型半導体装置３００におけるｐベース層１２０の表
面１２２の平面図。FIG. 5 is a plan view of a surface 122 of a p base layer 120 in an insulated gate semiconductor device 300 according to a third embodiment of the present invention.
【図６】本発明に従った第４の実施の形態による絶縁ゲ
ート型半導体装置４００におけるｐベース層１２０の表
面１２２の平面図。FIG. 6 is a plan view of a surface 122 of a p base layer 120 in an insulated gate semiconductor device 400 according to a fourth embodiment of the present invention.
【図７】本発明に従った第５の実施の形態による絶縁ゲ
ート型半導体装置５００におけるｐベース層１２０の表
面１２２の平面図。FIG. 7 is a plan view of a surface 122 of a p base layer 120 in an insulated gate semiconductor device 500 according to a fifth embodiment of the present invention.
【図８】従来の絶縁ゲート型半導体装置の斜視断面図。FIG. 8 is a perspective sectional view of a conventional insulated gate semiconductor device.
【図９】ｐベース層６２０の表面６２２におけるトレン
チ型ゲート電極６６０およびエミッタ層６８０を示す平
面図。FIG. 9 is a plan view showing a trench type gate electrode 660 and an emitter layer 680 on a surface 622 of a p base layer 620.
１００、２００、３００、４００、５００ 絶縁ゲート
型半導体装置
１１０ ｎベース層
１２０ ｐベース層
１３０ ｎバッファ層
１４０ コレクタ層
１５０ コレクタ電極
１６０ トレンチ型ゲート電極
１６５ ベース表面領域
１７０ ゲート絶縁層
１８０ エミッタ層
１９０ 絶縁層
１９５ エミッタ電極
１９７ 基準電極（高抵抗層）100, 200, 300, 400, 500 Insulated gate type semiconductor device 110 n Base layer 120 p Base layer 130 n Buffer layer 140 Collector layer 150 Collector electrode 160 Trench type gate electrode 165 Base surface region 170 Gate insulating layer 180 Emitter layer 190 Insulation Layer 195 Emitter electrode 197 Reference electrode (high resistance layer)
Claims (10)
の第２のベース層と、 前記第1のベース層の裏面の側に形成されている第２導
電型のコレクタ層と、 前記第２のベース層の表面から該第２のベース層を貫通
して前記第１のベース層へ達しており、前記第1のベー
ス層および前記第２のベース層から絶縁されたトレンチ
型ゲート電極であって、前記第２のベース層の表面にお
いて、互いにほぼ平行に延伸している複数の第１のゲー
ト電極部分と互いに隣り合う前記第１のゲート電極部分
の間を接続している複数の第２のゲート電極部分とから
なるトレンチ型ゲート電極と、 前記第２のベース層の表面において、前記第１のゲート
電極部分と前記第２のゲート電極部分とによって囲まれ
たベース表面領域のうち、任意のベース表面領域に選択
的に形成されている第１導電型のエミッタ層と、 前記エミッタ層を有するベース表面領域に接続されたエ
ミッタ電極と、を備えた絶縁ゲート型半導体装置。1. A first conductive type first base layer, a second conductive type second base layer formed on a surface of the first base layer, and a back surface of the first base layer. A collector layer of the second conductivity type formed on the side of the first base layer and the surface of the second base layer, penetrating the second base layer to reach the first base layer, and A trench type gate electrode insulated from a base layer and the second base layer, which is adjacent to a plurality of first gate electrode portions extending substantially parallel to each other on the surface of the second base layer. A trench-type gate electrode including a plurality of second gate electrode portions connecting between the first gate electrode portions that match each other; and a first gate electrode portion on the surface of the second base layer. Base surrounded by the second gate electrode portion An insulated gate semiconductor including an emitter layer of a first conductivity type selectively formed in an arbitrary base surface region of the surface region and an emitter electrode connected to the base surface region having the emitter layer. apparatus.
層が形成されているベース表面領域のみに前記エミッタ
電極が接続され、前記エミッタ層が形成されていないベ
ース表面領域には基準電位を与える基準電極が接続され
ていることを特徴とする請求項１に記載の絶縁ゲート型
半導体装置。2. A reference for applying a reference potential to a base surface region of the base surface region, wherein the emitter electrode is connected only to the base surface region where the emitter layer is formed, and the base surface region where the emitter layer is not formed. The insulated gate semiconductor device according to claim 1, wherein electrodes are connected.
が形成されていないベース表面領域に、前記エミッタ層
よりも高抵抗な高抵抗層が形成され、 前記エミッタ電極は、前記高抵抗層を介して前記エミッ
タ層が形成されていないベース表面領域に接続されてい
ることを特徴とする請求項１に記載の絶縁ゲート型半導
体装置。3. A high resistance layer having a higher resistance than that of the emitter layer is formed in a base surface area of the base surface area where the emitter layer is not formed, and the emitter electrode has the high resistance layer interposed therebetween. 2. The insulated gate semiconductor device according to claim 1, wherein the insulated gate semiconductor device is connected to a base surface region where the emitter layer is not formed.
成されており、 前記エミッタ電極は、該ベース表面領域のうち選択され
たベース表面領域にのみ接続されていることを特徴とす
る請求項１に記載の絶縁ゲート型半導体装置。4. The emitter layer is formed in the base surface region, and the emitter electrode is connected only to a selected base surface region of the base surface region. Insulated gate type semiconductor device according to.
合う前記第１のゲート電極部分の部分間のうち、前記第
２のゲート電極部分が存在する部分間と前記第２のゲー
ト電極が存在しない部分間とが交互に形成されているこ
とを特徴とする請求項１から請求項４のいずれかに記載
の絶縁ゲート型半導体装置。5. A portion of the surface of the second base layer in which the second gate electrode portion is present and a portion of the portion of the first gate electrode portion which are adjacent to each other, The insulated gate semiconductor device according to any one of claims 1 to 4, wherein portions that do not exist are alternately formed.
第１のゲート電極部分および前記第２のゲート電極部分
が、梯子状のパターンを形成していることを特徴とする
請求項１から請求項４のいずれかに記載の絶縁ゲート型
半導体装置。6. The surface of the second base layer, wherein the first gate electrode portion and the second gate electrode portion form a ladder pattern. The insulated gate semiconductor device according to claim 4.
第２のベース層の表面において、互いにほぼ平行に延伸
し、前記第１のゲート電極部分と直交し、 前記第１のゲート電極部分および前記第２のゲート電極
部分はメッシュ状のパターンを形成していることを特徴
とする請求項１から請求項４のいずれかに記載の絶縁ゲ
ート型半導体装置。7. A plurality of the second gate electrode portions extend substantially parallel to each other on a surface of the second base layer and are orthogonal to the first gate electrode portion, the first gate electrode. The insulated gate semiconductor device according to claim 1, wherein the portion and the second gate electrode portion form a mesh pattern.
領域と前記エミッタ電極が接続されていないベース表面
領域との前記第２のベース層の表面における単位面積あ
たりの面積比が該第２のベース層の表面に亘ってほぼ一
定であることを特徴とする請求項７に記載の絶縁ゲート
型半導体装置。8. The area ratio per unit area on the surface of the second base layer between the base surface region to which the emitter electrode is connected and the base surface region to which the emitter electrode is not connected is the second base. 8. The insulated gate semiconductor device according to claim 7, wherein the surface is substantially constant over the surface of the layer.
領域の面積と前記エミッタ電極が接続されていないベー
ス表面領域の面積とは前記第２のベース層の表面におい
て任意の比率にすることができることを特徴とする請求
項７に記載の絶縁ゲート型半導体装置。9. The area of the base surface region to which the emitter electrode is connected and the area of the base surface region to which the emitter electrode is not connected can be set at an arbitrary ratio on the surface of the second base layer. The insulated gate type semiconductor device according to claim 7.
とコレクタとの間の耐圧は、1200ボルト以下であること
を特徴とする請求項１から請求項９に記載の絶縁ゲート
型半導体装置。10. The insulated gate semiconductor device according to claim 1, wherein the breakdown voltage between the emitter and the collector of the insulated gate semiconductor device is 1200 V or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391650A JP2003197912A (en) | 2001-12-25 | 2001-12-25 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391650A JP2003197912A (en) | 2001-12-25 | 2001-12-25 | Insulated gate semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197912A true JP2003197912A (en) | 2003-07-11 |
Family
ID=27599176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001391650A Pending JP2003197912A (en) | 2001-12-25 | 2001-12-25 | Insulated gate semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197912A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210547A (en) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | Insulated-gate semiconductor device and manufacturing method thereof |
| JP2007221012A (en) * | 2006-02-20 | 2007-08-30 | Fuji Electric Device Technology Co Ltd | Mos device and manufacturing method thereof |
| KR100778352B1 (en) | 2005-11-14 | 2007-11-22 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device and method of manufacturing the same |
| WO2011111500A1 (en) * | 2010-03-09 | 2011-09-15 | 富士電機システムズ株式会社 | Semiconductor device |
| WO2012073609A1 (en) * | 2010-11-30 | 2012-06-07 | 富士電機株式会社 | Semiconductor device |
| CN107863383A (en) * | 2016-09-22 | 2018-03-30 | 常州中明半导体技术有限公司 | A kind of insulated-gate bipolar transistor device structure with semiclosed primitive unit cell |
| JP2019021931A (en) * | 2012-09-12 | 2019-02-07 | 富士電機株式会社 | Manufacturing method of inverse conducting type insulation gate bipolar transistor, and inverse conducting type insulation gate bipolar transistor |
-
2001
- 2001-12-25 JP JP2001391650A patent/JP2003197912A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210547A (en) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | Insulated-gate semiconductor device and manufacturing method thereof |
| KR100778352B1 (en) | 2005-11-14 | 2007-11-22 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device and method of manufacturing the same |
| JP2007221012A (en) * | 2006-02-20 | 2007-08-30 | Fuji Electric Device Technology Co Ltd | Mos device and manufacturing method thereof |
| WO2011111500A1 (en) * | 2010-03-09 | 2011-09-15 | 富士電機システムズ株式会社 | Semiconductor device |
| US9099522B2 (en) | 2010-03-09 | 2015-08-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US9634130B2 (en) | 2010-03-09 | 2017-04-25 | Fuji Electric Co., Ltd. | Semiconductor device |
| WO2012073609A1 (en) * | 2010-11-30 | 2012-06-07 | 富士電機株式会社 | Semiconductor device |
| JP5561376B2 (en) * | 2010-11-30 | 2014-07-30 | 富士電機株式会社 | Semiconductor device |
| US8809911B2 (en) | 2010-11-30 | 2014-08-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2019021931A (en) * | 2012-09-12 | 2019-02-07 | 富士電機株式会社 | Manufacturing method of inverse conducting type insulation gate bipolar transistor, and inverse conducting type insulation gate bipolar transistor |
| CN107863383A (en) * | 2016-09-22 | 2018-03-30 | 常州中明半导体技术有限公司 | A kind of insulated-gate bipolar transistor device structure with semiclosed primitive unit cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106206698B (en) | Reverse conducting insulated gate bipolar transistor | |
| EP1697995B1 (en) | Trench gate field effect devices | |
| US7598566B2 (en) | Trench gate field effect devices | |
| JP5383009B2 (en) | Semiconductor device design method | |
| US7423316B2 (en) | Semiconductor devices | |
| EP0450082B1 (en) | Insulated gate bipolar transistor | |
| US6747295B2 (en) | Semiconductor device with trench gate | |
| WO2017155122A1 (en) | Semiconductor device | |
| JP6673499B2 (en) | Semiconductor device | |
| JP5040240B2 (en) | Insulated gate semiconductor device | |
| JPH08264764A (en) | Semiconductor device | |
| JP2017147431A (en) | Semiconductor device | |
| JP3356586B2 (en) | High breakdown voltage lateral MOSFET semiconductor device | |
| US6462378B1 (en) | Power MOSFET with decreased body resistance under source region | |
| JP3405649B2 (en) | Semiconductor device | |
| JP2864629B2 (en) | Conductivity modulation type MOSFET | |
| JP2003197912A (en) | Insulated gate semiconductor device | |
| JP2002299622A (en) | Semiconductor element for power | |
| JP3657938B2 (en) | Semiconductor device | |
| JP3346076B2 (en) | Power MOSFET | |
| JP3277701B2 (en) | Horizontal insulated gate bipolar transistor | |
| US6683348B1 (en) | Insulated gate bipolar semiconductor device transistor with a ladder shaped emitter | |
| US11222966B2 (en) | Semiconductor device and semiconductor module | |
| JPH10229192A (en) | Semiconductor switch element | |
| JP2010238839A (en) | Lateral insulated-gate bipolar transistor, and method of manufacturing the same |