JP2003196079A

JP2003196079A - 積和演算装置、及び積和演算方法

Info

Publication number: JP2003196079A
Application number: JP2001398851A
Authority: JP
Inventors: Shiro Kawada; 志郎河田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11
Anticipated expiration: 2021-12-28
Also published as: US20030126174A1; JP3845009B2; US6895423B2

Abstract

(57)【要約】【課題】浮動小数点数積和演算について十分な演算精
度を有する演算装置を少ない回路規模の増加で実現す
る。【解決手段】第一のデータと第二のデータとの積へ第
三のデータを加算する積和演算を実行するために、浮動
小数点乗算器１１４に第一のデータと第二のデータとの
乗算を行なわせ、その乗算結果における仮数部を表現す
るビット列を該仮数部における上位の桁を表現するもの
と該仮数部における下位の桁を表現するものとに分割す
る。該下位の桁を表現するビット列を仮数部とする下位
乗算結果データ１１４Ｌと第三のデータとの加算を浮動
小数点加算器１１３に先に行なわせ、該加算の結果と該
上位の桁を表現するビット列を仮数部とする上位乗算結
果データ１１４Ｈとの加算を浮動小数点加算器１１３に
後に行なわせるようにし、その後の加算の結果に対して
丸めの処理を施して該積和演算の結果とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータの
算術演算を行なう演算装置で用いられる技術に関し、特
に、積和演算を行なう演算装置で用いられる技術に関す
る。

【０００２】

【従来の技術】まず、ＩＥＥＥ（The Institute of Ele
ctrical and Electronics Engineers,Inc. ）の２進浮
動小数点算術演算についての規格（ＩＥＥＥ−７５４）
における浮動小数点数値の表現形式について、図１４を
参照しながら説明する。

【０００３】図１４の（Ａ）に示すように、浮動小数点
数値は、符号ビットＳ、指数部Ｅ、及び仮数部Ｆの３つ
のフィールドから構成される。符号ビットＳは数値の正
負の符号を示す常に１ビットのデータであり、「０」は
正数を、「１」は負数をそれぞれ表す。

【０００４】仮数部Ｆは１．０以上２．０未満の値（正
規化数）を表しており、各ビットは２を負の冪乗した数
値を表している。例えば、指数部Ｆの第一番目のビット
が「１」のときは２^-1、すなわち０．５を表し、第二番
目のビットが「１」のときは２^-2、すなわち０．２５を
表しており、これらの各ビットが表す値の合計に１．０
を加算した値が仮数部の値となる。この加算する１．０
は、仮数部Ｆに第０番目のビットとして「１」があたか
も存在するとみなしたときの２⁰の値に対応するもので
ある。このビットには正規化数に対して常に「１」が設
定されるので、このビットは実際には仮数部Ｆのフィー
ルドに置かれないが、常に存在するものとして扱われ
る。このビットは「暗黙の１」などと呼ばれている。

【０００５】指数部Ｅは２の冪乗の整数値を表すが、こ
の指数部Ｅで負数値の表現を可能とするためにバイアス
付き表現が使用される。このバイアスの値は、表現する
浮動小数点数値の精度に基づいて予め定義されている。

【０００６】指数部Ｅに与えられるバイアス値をＢとす
ると、Ｓ、Ｅ、Ｆ、Ｂによって表現される浮動小数点数
値Ｘは下記の式で求められる。Ｘ＝（−１）^S×２^E-B×（１．０＋Ｆ）図１４（Ａ）に示す各フィールドに割り当てられるビッ
ト数及びバイアスＢの値を表現する浮動小数点数値に定
義されている精度ごとに示したものが図１４の（Ｂ）に
示す表である。

【０００７】次に、上述したＩＥＥＥ規格に準拠する、
指数部にＮビットが割り当てられ仮数部にＭビットが割
り当てられている３つの浮動小数点数Ａ、Ｂ、Ｃについ
ての積和演算Ａ×Ｂ＋Ｃを、正確な中間結果を保ちなが
ら実行することを考える。

【０００８】このような演算を実行し得る、従来の積和
演算器の構成例を図１５に示す。同図において、加算回
路１００１及び仮数部乗算回路１００２がＡとＢとの積
算を実行し、その他の回路でＡ×ＢとＣとの加算を実行
する。なお、ここではＡ、Ｂ、Ｃの各々の符号の処理は
行なわないものとする。

【０００９】加算回路１００１はＡの指数部の値（指数
値）とＢの指数値との加算を行なう回路である。加算回
路１００１の入力にはＡ及びＢの値の表現における指数
部に割り当てられたビット幅に相当するＮビットのビッ
ト幅が用意され、その出力にはここでの加算によっては
桁落ちが生じない（Ｎ＋１）ビットのビット幅が用意さ
れる。

【００１０】仮数部乗算回路１００２はＡの仮数部の値
（仮数値）とＢの仮数値との加算を行なう回路である。
仮数部乗算回路１００２の入力にはＡ及びＢの値の表現
における仮数部に割り当てられたビット幅に前述した暗
黙の１のための１ビットを加えたものに相当する（Ｍ＋
１）ビットのビット幅が用意され、その出力にはここで
の乗算によっては桁落ちが生じない（２Ｍ＋２）ビット
のビット幅が用意される。

【００１１】Ａ×Ｂの演算結果とＣとを加算するとき、
その両者の指数値が一致していない場合には、桁揃えを
行なってから、すなわちそのどちらか一方の仮数値にお
ける小数点を移動させて両者の指数値を一致させてから
仮数値の加算を行なう必要がある。これらの処理が減算
回路１００３、仮数部選択回路１００４、及びアライン
回路１００５によって行なわれる。

【００１２】減算回路１００３はＡ×Ｂの演算結果とＣ
とでどちらの指数値が大きいかの判定を行なうと共に、
その両者の差の値を算出して両者のうちの一方の仮数値
の小数点の移動量を求める。

【００１３】仮数部選択回路１００４は、減算回路１０
０３から出力されるセレクト信号、すなわちＡ×Ｂの演
算結果とＣとのうちでその指数値の大きい方を示す信号
に基づき、両者のうち指数値の大きい方についての仮数
値を絶対値加算回路１００６の一方の入力へと出力し、
小さい方についての仮数値をアライン回路１００５へ出
力する。なお、この仮数部選択回路１００４の一方の入
力には仮数部乗算回路１００２から送られてくるＡ×Ｂ
の演算結果の仮数値が入力されるため（２Ｍ＋２）ビッ
トのビット幅が用意されており、他方の入力にはＣの値
の表現における仮数部に割り当てられたビット幅に暗黙
の１のための１ビットを加えたものに相当する（Ｍ＋
１）ビットのビット幅が用意される。また、この仮数部
選択回路１００４の２つの出力には、どちらにもＡ×Ｂ
の演算結果の仮数値がそのまま出力され得るので（２Ｍ
＋２）ビットのビット幅が用意されている。

【００１４】アライン回路１００５は、減算回路１００
３から出力されるシフト量情報、すなわちＡ×Ｂの演算
結果とＣとのうちで指数値の小さい方についての仮数値
の小数点を桁揃えのために移動させるときの移動量を示
す情報に基づいて、仮数部選択回路１００４から与えら
れた仮数値の小数点を移動させ、その移動させた後の仮
数値を絶対値加算回路１００６のもう一方の入力へと出
力する。なお、このアライン回路１００５の入出力には
共に（２Ｍ＋２）ビットのビット幅が用意される。

【００１５】絶対値加算回路１００６は、仮数部選択回
路１００４及びアライン回路１００５から与えられた、
桁揃えがなされているＡ×Ｂの演算結果とＣとの仮数値
についての（２Ｍ＋２）ビットのビット幅での加算を行
なう。

【００１６】絶対値加算回路１００６によって行なわれ
るＡ×ＢとＣとの仮数部の加算結果が前述した正規化数
の存在範囲を外れてしまうことが生じ得る。正規化回路
１００７はそのような加算結果に対して正規化を施す回
路であり、この正規化によって行なわれた仮数値の小数
点の移動量はシフト量情報として指数部補正回路１０１
０へと送られる。なお、正規化回路１００７の入出力に
も共に（２Ｍ＋２）ビットのビット幅が用意される。

【００１７】丸め回路１００８は、正規化回路１００７
から出力された（２Ｍ＋２）ビットの仮数部の桁数から
有効な精度を有する桁数への丸め、すなわちここでは元
のＡ、Ｂ、Ｃの仮数部で示されている（Ｍ＋１）ビット
から暗黙の１のための１ビットを減じたＭビットへの変
換を行ない、Ａ×Ｂ＋Ｃの積和演算結果の仮数部として
出力する。

【００１８】ここで丸めについて更に説明を加える。丸
めの方法には一般に以下の種類がよく知られている。（１）切り捨て：演算結果のうち、定義されている数値
表現形式において仮数部に割り当てられているビット数
より下位のビットを切り捨てる。

【００１９】（２）切り上げ：定義されている数値表現
形式において仮数部に割り当てられているビット数で表
現し得る値であって、その値の絶対値が演算結果よりも
大きく且つ最も近い値とする。

【００２０】（３）正方向切り上げ：定義されている数
値表現形式において仮数部に割り当てられているビット
数で表現し得る値であって、その値が演算結果よりも大
きく且つ最も近い値とする。

【００２１】（４）負方向切り上げ：定義されている数
値表現形式において仮数部に割り当てられているビット
数で表現し得る値であって、その値が演算結果よりも小
さく且つ最も近い値とする。

【００２２】（５）平均値１：定義されている数値表現
形式において仮数部に割り当てられているビット数で表
現し得る値であって、最も演算結果に近い値とする。も
しも、演算結果がそのような値を決められない値である
とき、すなわち仮数部以下第１位ビットが「１」で、そ
れより下のビットが全て「０」のときには、それに最も
近い２つの値のうち、仮数部最下位ビットが０（又は
１）の方を取る。なお、仮数部以下第１位ビットとは、
図１６に示すように、定義されている数値表現形式にお
いて仮数部に割り当てられているうちの最下位のビット
である仮数部最下位ビットの１つ下の位のビットであ
る。

【００２３】（６）平均値２：定義されている数値表現
形式において仮数部に割り当てられているビット数で表
現し得る値であって、最も演算結果に近い値とする。も
しも、演算結果がそのような値を決められない値である
とき、すなわち仮数部以下第１位ビットが「１」で、そ
れより下のビットが全て「０」のときには、それに最も
近い２つの値のうち、それらの絶対値が大きい（又は小
さい）方を取る。

【００２４】（７）平均値３：定義されている数値表現
形式において仮数部に割り当てられているビット数で表
現し得る値であって、最も演算結果に近い値とする。も
しも、演算結果がそのような値を決められない値である
とき、すなわち仮数部以下第１位ビットが「１」で、そ
れより下のビットが全て「０」のときには、それに最も
近い２つの値のうち、大きい（又は小さい）方を取る。

【００２５】以上のように、丸めには様々な方法があ
り、演算結果の用途に応じて使い分けられている。図１
５の説明へ戻る。セレクタ１００９は、減算回路１００
３から出力されるセレクト信号に基づき、Ａ×Ｂの演算
結果とＣとの指数値のうちで大きい方、すなわち、絶対
値加算回路１００６で行なわれる仮数値同士の加算にお
ける基準である指数値を選択する。

【００２６】指数部補正回路１０１０は、正規化回路１
００７から送られてくるシフト量情報に基づいてセレク
タ１００９で選択された指数値の補正を行ない、更に数
値表現形式における指数部のために割り当てられている
Ｎビットの値への変換を行なってＡ×Ｂ＋Ｃの積和演算
結果の指数値として出力する。

【００２７】図１５に示す積和演算器は以上のようにし
てＡ×Ｂ＋Ｃの積和演算を実行する。

【００２８】

【発明が解決しようとする課題】上述したように、Ａ、
Ｂ、Ｃの各々がとり得る指数値又は仮数値に対して制限
を与えることなく上述したＡ×Ｂ＋Ｃの積和演算を行な
うためには、まずＡとＢとの積算の結果のために、仮数
部では最低でも（２Ｍ＋２）ビット、指数部では最低で
も（Ｎ＋１）ビットの精度が必要であり、更に、この積
算結果Ａ×Ｂをそのまま次の加算演算のオペランドとし
なくてはならなかった。このため、汎用の演算器がこの
積和演算を実行可能とするためには、図１５のように、
（Ｎ＋１）ビットの指数部減算回路１００３、（Ｎ＋
１）ビットからＮビットへの指数部補正回路１０１０、
（２Ｍ＋２）ビットの仮数部選択回路１００４、（２Ｍ
＋２）ビットのアライン回路１００５、（２Ｍ＋２）ビ
ットの絶対値加算回路１００６、（２Ｍ＋２）ビットの
正規化回路１００７、及び丸め演算回路１００８をこの
ためのみに装備しなければならず、回路実装上での負担
が大きかった。

【００２９】また、この他にも既存の演算器を利用して
積和演算を行なう技術が開示されているが（例えば、特
開平１０−２０７６９３号公報）、これらの技術では、
演算結果が正規化を必要とする場合や、Ａ×Ｂの積算結
果とＣとの加算において仮数部からのキャリーアウトが
起こる場合などを特殊ケースと見なし、その特殊ケース
を対処する特別な処理を行なうようにしており、この特
別な処理の実行は演算のレイテンシを長くさせてしまう
ため、これらの技術では不向きな演算が存在していた。
例えば、非除数Ｘを除数Ｙで除算したときの剰余を連続
して求めるには、まず、非除数Ｘを除数Ｙで除算したと
きの商の整数部Ｚを求め、その後にＸ−Ｚ×Ｙなる計算
を実行してその剰余を得る計算が一般に実行されるが、
このような演算では特に除算演算の実行後において正規
化処理が高い確率で発生するため、ほとんどの場合が例
外処理となり、演算のレイテンシを長くさせてしまって
いた。

【００３０】以上の問題を鑑み、浮動小数点数積和演算
について十分な演算精度を有する演算装置を少ない回路
規模の増加で実現することが本発明が解決しようとする
課題である。

【００３１】

【課題を解決するための手段】本発明の態様のひとつで
ある積和演算装置は、浮動小数点数をビット列で表現す
る浮動小数点数データの乗算及び加算を行なうことで積
和演算を実行する装置を前提とし、この装置に、前記浮
動小数点数データの乗算を行なう乗算手段と、前記浮動
小数点数データの加算を行なう加算手段と、前記加算手
段で行なわれた加算の結果として得られる浮動小数点数
データに丸めの処理を施す丸め手段と、前記浮動小数点
数データである第一のデータと第二のデータとの積へ該
浮動小数点数データである第三のデータを加算する積和
演算の結果が格納される結果格納手段と、前記第一のデ
ータと前記第二のデータとの乗算の結果である乗算結果
データを前記乗算手段に算出させる乗算制御手段と、前
記乗算結果データにおける仮数部を表現するビット列を
該仮数部における上位の桁を表現するものと該仮数部に
おける下位の桁を表現するものとの２つに分割したうち
の該下位の桁を表現するビット列を仮数部とする下位乗
算結果データに、前記第三のデータを加算して得られる
第一加算結果データを前記加算手段に算出させる第一加
算制御手段と、前記第一加算結果データに前記上位の桁
を表現するビット列を仮数部とする上位乗算結果データ
を加算して得られる第二加算結果データを前記加算手段
に算出させる第二加算制御手段と、を有し、前記結果格
納手段には、前記第二加算結果データに対する丸めの処
理が前記丸め手段によって施されて得られる浮動小数点
データである第一の積和演算結果データが格納されるよ
うに構成することによって前述した課題を解決する。

【００３２】ここで、前記浮動小数点数データの表現形
式は、例えば、ＩＥＥＥ（The Institute of Electrica
l and Electronics Engineers, Inc. ）の２進浮動小数
点算術演算についての規格であるＩＥＥＥ−７５４規格
に準拠しているものとする。

【００３３】上記の構成によれば、第一のデータと第二
のデータとの乗算結果を、その仮数部における上位の桁
を仮数部とするデータとその仮数部における下位の桁を
仮数部とするデータとの２つに分け、これらと第三のデ
ータとの加算を２回に分けて行なうようにしたので、乗
算結果がそのままのビット幅で加算手段に入力する構成
を採る場合に比べて加算手段の回路規模が小さくなり、
また乗算手段から加算手段へデータを転送するバスのビ
ット幅も少なくなるので、回路規模の増大が抑制され
る。

【００３４】また、加算手段における加算の順序につい
て、乗算結果の仮数部における下位の桁を仮数部とする
データと第三のデータとの加算を先に行なうようにした
ので、乗算結果の仮数部における上位の桁を仮数部とす
るデータと第三のデータとの加算を先に行なうとその加
算の途中で行なわれる仮数部の桁揃えのために消失して
しまう可能性のある第三のデータの下位部分が消失する
ことなく、十分な演算精度を有することができる。

【００３５】なお、上述した本発明に係る積和演算装置
において、前記上位乗算結果データに前記第三のデータ
を加算して得られる第三加算結果データを前記加算手段
に算出させる第三加算制御手段と、前記第三加算結果デ
ータに前記下位乗算結果データを加算して得られる第四
加算結果データを前記加算手段に算出させる第四加算制
御手段と、前記上位乗算結果データと前記第三のデータ
との比較を行なう比較手段と、を更に有し、前記結果格
納手段には、前記比較手段による前記比較の結果に基づ
き、前記第一の積和演算結果データの代わりに、前記第
四加算結果データに対する丸めの処理が前記丸め手段に
よって施されて得られる浮動小数点データである第二の
積和演算結果データが格納されるように構成することも
できる。

【００３６】第一加算結果データと上位乗算結果データ
と加算して第二加算結果データを得る後の加算において
正規化を行なう必要が生じた場合には、先に行なわれた
第一加算結果データを算出するための加算の際に桁揃え
のために切り捨てられてしまった下位の桁の値に関する
情報が必要になるが、この順序で和を求めるときには、
後の加算のときに既に下位の桁の値は消失してしまう。
そこで、このような場合が生じるか否かを比較手段を用
いて先に判定するようにし、このような場合が生じると
きには上位乗算結果データと第三のデータとから第三加
算結果データを得る加算を先に行ない、第三加算結果デ
ータと下位乗算加算結果データとから第四加算結果デー
タを得る加算を後に行なうようにして、この問題を解消
するものがこの発明である。

【００３７】なお、ここで、前記比較手段による比較の
結果が前記上位乗算結果データと前記第三のデータとの
符号が一致していることを示しているときには、前記結
果格納手段には前記第一の積和演算結果データが格納さ
れるように構成することができる。

【００３８】また、前記比較手段による比較の結果が前
記上位乗算結果データと前記第三のデータとの符号が異
なっていることを示しているときには、該比較の結果
が、該上位乗算結果データで表現されている指数部の値
と該第三のデータとの指数部の値とが一致していること
を示している場合、若しくは、該上位乗算結果データで
表現されている指数部の値と該第三のデータとの指数部
の値との差が１であって且つ該乗算結果データと該第三
のデータとでそれぞれ表現されている指数部の値のうち
大きい方のものについての仮数部を表現しているビット
列のうちの最上位のビットが０である場合には前記第二
の積和演算結果データが格納され、その他の場合には前
記第一の積和演算結果データが格納されるように構成す
ることができる。

【００３９】また、前述した本発明に係る積和演算装置
において、前記乗算手段による乗算の結果若しくは前記
加算手段による加算の結果を示す浮動小数点数データに
おいて指数部の表現のために割り当てられているビット
数を、該乗算若しくは該加算においてオーバーフロー又
はアンダーフローが生じたことを示す情報に基づいて拡
張する変換を行なう指数部変換手段を更に有し、前記加
算手段で行なわれる加算の対象が前記乗算手段による乗
算の結果若しくは該加算手段自身が以前に行なった加算
の結果を示すデータであるとき、該加算手段は、前記指
数部変換手段による変換が行なわれた後の値が該データ
における指数部の値であるものとして該データの加算を
行なうように構成することもできる。

【００４０】この構成によれば、前記乗算手段及び前記
加算手段のそれぞれから出力される加算結果若しくは乗
算結果で表現し得る指数値の範囲が制限されているとき
でも、その制限が積和演算に及ぼす精度の低下の影響を
低減することができる。

【００４１】また、前述した本発明に係る積和演算装置
において、前記加算手段は、該加算手段で行なわれた加
算の結果として得られる浮動小数点数データに前記丸め
手段が丸めの処理を施すための基とする情報である丸め
処理情報を該加算の結果と併せて出力し、前記丸め手段
は、前記第二加算結果データに対して前記丸めの処理を
施すときには、前記加算手段が前記第一加算結果データ
の算出を行なったときに出力された第一の丸め処理情
報、及び該加算手段が該第二加算結果データの算出を行
なったときに出力された第二の丸め処理情報に基づいて
該丸めの処理を施すように構成することもできる。

【００４２】この構成は、例えば、前記丸め処理情報
は、前記加算手段による加算の対象とする２つの浮動小
数点数データのうちのいずれかの仮数部の値に対し、仮
数部の値の加算のために施される桁揃えによって切り捨
てられたビット列のうちの最上位のビットであるガード
ビット、該最上位のビットの下の桁である第二位のビッ
トであるラウンドビット、及び該第二位のビットの下の
桁以降の全てのビットの論理和を示すビットであるステ
ィッキービットとを有し、前記丸め手段は、前記第二加
算結果データに対して前記丸めの処理を施すときには、
前記第一の丸め情報におけるガードビットと前記第二の
丸め情報におけるガードビットとの論理和、該第一の丸
め情報におけるラウンドビットと該第二の丸め情報にお
けるラウンドビットとの論理和、及び該第一の丸め情報
におけるガードビットとラウンドビットとスティッキー
ビットと該第二の丸め情報におけるスティッキービット
との論理和、に基づいて該丸めの処理を施すように構成
する。

【００４３】この構成によれば、第一のデータと第二の
データとの乗算結果を、その仮数部における上位の桁を
仮数部とするデータとその仮数部における下位の桁を仮
数部とするデータとの２つに分け、これらと第三のデー
タとの加算を２回に分けて行なうようにしたことが丸め
手段による丸め処理に対して及ぼす影響を除外すること
ができるようになり、その影響に起因する積和演算結果
の精度の低下を防止することができる。

【００４４】また、本発明の別の態様のひとつである積
和演算方法は、浮動小数点数をビット列で表現する浮動
小数点数データである第一のデータと第二のデータとの
積へ該浮動小数点数データである第三のデータを加算す
る積和演算を実行する方法を前提とし、浮動小数点数デ
ータの乗算を行なう乗算器に前記第一のデータと前記第
二のデータとの乗算を行なわせ、前記乗算の結果である
乗算結果データにおける仮数部を表現するビット列を該
仮数部における上位の桁を表現するものと該仮数部にお
ける下位の桁を表現するものとの２つに分割したうちの
該下位の桁を表現するビット列を仮数部とする下位乗算
結果データに前記第三のデータを加算する演算を浮動小
数点数データの加算を行なう加算器に行なわせ、前記加
算の結果である第一加算結果データに前記上位の桁を表
現するビット列を仮数部とする上位乗算結果データを加
算して得られる第二加算結果データを前記加算器に算出
させ、前記第二加算結果データに対して丸めの処理を施
して得られたデータを該積和演算の結果とすることで前
述した本発明に係る積和演算装置と同様の作用・効果が
得られ、前述した課題を解決することができる。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、本実施の形態の原理を説明
する。なお、以下の説明では、ＩＥＥＥ規格に準拠す
る、指数部にＮビットが割り当てられ仮数部にＭビット
が割り当てられている３つの浮動小数点数Ａ、Ｂ、Ｃに
ついての積和演算Ａ×Ｂ＋Ｃを実行する演算装置を、既
存のＩＥＥＥ浮動小数点数演算器を改良して実現するこ
とについて説明する。

【００４６】まず、この演算器に入力されるオペランド
ＡとＢとの乗算を行なう乗算演算部について説明する。
この乗算演算部に入力される値の仮数部はＭビットであ
るが、ＩＥＥＥ浮動小数点数の表現形式では仮数部最上
位ビットの上に暗黙の１である１ビットが省かれている
ため、実際にはそれを加えた（Ｍ＋１）ビットが仮数乗
算の対象となる。また、その乗算演算部の有している乗
算器による演算結果は（２Ｍ＋２）ビットで表されるこ
ととなるが、ＩＥＥＥ浮動小数点数の表現形式に準拠さ
せるとそこから暗黙の１である１ビットが取り除かれる
ので、この乗算器から出力される演算結果の仮数部は
（２Ｍ＋１）ビットを有することとなる。

【００４７】なお、既存の浮動小数点数演算器の乗算演
算部では、前述したような仮数値に対する丸め処理が回
路内部で行なわれるように構成されているためそのよう
なビット数の演算結果を出力しないものもある。しか
し、そのような乗算演算部であっても、正確な丸め演算
を行なうために、内部の乗算器自体では（２Ｍ＋２）ビ
ットからなる正確な積算結果を得ているのが通常である
ため、この段階の積算結果を取り出すようにすればこの
ような乗算演算部を流用する場合であっても正確な演算
結果の仮数値を得ることが可能である。

【００４８】一方、この乗算演算部において、オペラン
ドＡ、Ｂの指数部についての演算はＮビット同士の加算
となり、その結果は（Ｎ＋１）ビットで表現可能であ
る。但し、本実施の形態の演算装置の出力を、積和演算
Ａ×Ｂ＋Ｃに関してはＩＥＥＥ浮動小数点数の表現形式
に準拠せずに、（Ｎ＋１）ビットの指数値を得るように
するためには、この乗算演算部の後段に設けられる演算
部に適当な変更を加える必要がある。

【００４９】この乗算演算部がＩＥＥＥ浮動小数点数の
表現形式に則りＮビットの指数値を出力するのであれ
ば、Ａ×ＢとＣとの加算を行なう前に、まず、乗算演算
部から出力される、演算結果におけるＮビットの指数値
と指数オーバーフロー及び指数アンダーフローを示す信
号とから以下のような操作を加えて（Ｎ＋１）ビットの
指数値を得るための回路を設ける。

【００５０】通常、乗算演算部において指数オーバーフ
ローや指数アンダーフローが生じたときの出力である演
算結果の指数値は補正が施されている。この指数補正で
は、予め定義されている指数部のビット数では表現しき
れなくなった浮動小数点数を、定数βで除算又は乗算し
て指数値を調整する。指数オーバーフローが生じたとき
はその値をβで除し、指数アンダーフローが生じたとき
はその値にβを乗じる。ここで、βは、指数オーバーフ
ロー又は指数アンダーフローが生じたときにとり得る全
ての指数値について、定義されているビットで表現し得
る範囲に収める値とされる。

【００５１】次に、前述した乗算演算部の内部で指数補
正処理が施された後のＮビットの指数値と、その乗算演
算部から出力されるオーバーフロー又はアンダーフロー
の信号とから、（Ｎ＋１）ビットに拡張した指数値を得
る手法について具体的に説明する。なお、この手法で
は、指数値に与えられている前述したバイアス値もその
指数部に割り当てられているビット数に応じて変更す
る。

【００５２】変換前のバイアス込みのＮビットからなる
指数値をＥ１、変換後のバイアス込みの（Ｎ＋１）ビッ
トからなる指数値をＥ２とし、変換前のＮビットからな
るバイアスをＢ１、変換後の（Ｎ＋１）ビットからなる
バイアスをＢ２、乗算演算部の指数補正処理において使
用されていた定数βを２のα乗（但し、αはＮビットの
数値）とすると、オーバーフロー発生時：Ｅ２＝Ｅ１＋
（−Ｂ１＋Ｂ２＋α）アンダーフロー発生時：Ｅ２＝Ｅ１＋
（−Ｂ１＋Ｂ２−α）オーバーフロー・アンダーフローが共に生じていない場
合：Ｅ２＝Ｅ１＋（−Ｂ１＋Ｂ２）が指数値の変換式になる。これらの式を、後の説明の都
合上、指数値変換式と称することとする。

【００５３】この指数値変換式において、Ｎビットの値
については、最上位ビットが「０」である（Ｎ＋１）ビ
ットの値であるとみなして（Ｎ＋１）ビットでの加減算
を行なう。なお、上記の各式における右辺の括弧内の値
は全て定数であるので、この指数値の変換では、上記の
括弧内の演算を予め行なっておき、その結果として得ら
れた定数を変換前の指数値に加算するだけで得られる。

【００５４】この変換によって得られた（Ｎ＋１）ビッ
トの指数値で表現し得る数値の範囲は、図１に示すよう
に、変換前のＮビットの指数値で表現し得る数値の範囲
に対して大幅に広がる。

【００５５】次に、Ａ×ＢとＣとの加算を行なう回路に
ついて説明する。既存のＩＥＥＥ浮動小数点数演算器の
有する加算演算部における指数部の入力は一般的にＮビ
ットのビット幅を有しているが、上述した変更によって
乗算演算部から出力される演算結果における指数部のビ
ット数が通常より１ビット増えたため、このままではＡ
×ＢとＣとの加算が実行できない。そこで、この加算演
算部に変更を加える。

【００５６】まず、Ａ×ＢとＣとの大小比較、及び仮数
値の桁揃えのためのシフト量を求めるための減算器（前
述した図１５における減算回路１００３に相当する回
路）を、（Ｎ＋１）ビット入力が行なえるように変更す
る。

【００５７】次に、Ａ×Ｂの乗算結果の値における（２
Ｍ＋１）ビット仮数部を、Ｍビットの高位部分と、（Ｍ
＋１）ビットの低位部分とに単純に分割し、それぞれ同
じ精度を有する浮動小数点数Ｈ、Ｌの仮数部とする。こ
れは、Ａ×Ｂの演算結果とＣとの仮数値の加算を行なう
回路として（２Ｍ＋１）ビットの加算器を用いることは
回路規模の増大に繋がるので、予めＡ×Ｂの演算結果の
仮数値をその上位部分と下位部分とに分割するように
し、これらとＣの仮数値との加算を求めるようにするこ
とによってその回路規模の増大を抑えることを意図して
行なうものである。

【００５８】ところが、Ｌの仮数値は乗算結果の値の仮
数値の下位を切り取っただけなので、このままではＩＥ
ＥＥ浮動小数点数の表現形式に沿ったものとはならな
い。これをＩＥＥＥ浮動小数点数の表現形式に準拠した
ものとするためには、（Ｍ＋１）ビットの低位部分にお
ける最も左の、すなわち最も上位のビット位置のひとつ
上の位置の値が暗黙の１となるように左シフトを行な
い、更にその暗黙の１を切り取る必要がある。

【００５９】また、Ｈの指数部についてはＡ×Ｂの乗算
結果の値における（Ｎ＋１）ビットの指数部に何ら変更
を加える必要はないが、Ｌの指数部は、仮数部に対して
行なわれた左シフトの量に応じた値の修正が必要とな
る。このときのＬの指数値は、仮数部に対して行なわれ
た左シフトの量をＺとすると、次式で求めることができ
る。

【００６０】（Ｌの指数値）＝（Ｈの指数値） −（Ｍ＋１＋Ｚ）なお、上式において、Ｈの指数値がＭ＋１以下のときに
はＬの指数値が負になってしまう場合があるが、この場
合はＬの指数値を０とする。このようにすると、Ｌは実
際の値と異なるものになってしまうが、この値でもその
後の演算が正しく行われることは保証される。このこと
について説明する。

【００６１】ＨとＬの指数部には（Ｎ＋１）ビットが割
り当てられており、このときのバイアス値がＢ２であ
る。また、Ｃの指数部にはＮビットが割り当てられてお
り、バイアス値がＢ１である。

【００６２】ここで、仮にＣの指数値が、表現し得る最
小の値を示す「０」で、Ｈの指数値が「Ｍ＋１」である
とすると、ＣとＨの指数値の差は、（０−Ｂ１）−（Ｍ＋１−Ｂ２）＝Ｂ２−Ｂ１−Ｍ−１となる。通常、バイアス値はその指数部がとり得る最大
値のほぼ２分の１の値が与えられるので、上式のＢ１及
びＢ２にこの値を代入すると、Ｂ２−Ｂ１−Ｍ−１≒（２^N+1−１）／２−（２^N−１）／２−Ｍ−１＝２^N-1−Ｍ−１これは、例えば図１４に示す表の数値を用いれば、単精
度なら１０４、倍精度なら９７１、拡張精度なら１６２
７１となる。つまり、Ｃがその精度内で最も小さい値を
取っても、Ｈの指数値がＭ以下のときであればＡ×Ｂの
演算結果はＣに比べて十分小さなものであり、無視し得
る程度の大きさのものとなっていることを意味する。つ
まり、少なくともＡ×Ｂ＋Ｃの演算結果をＡ、Ｂ、Ｃを
同一の精度で求める限りにおいては、Ｌの指数値の多少
のずれはそれほど重要ではないといえるのである。

【００６３】このようなデータ操作を行なう回路を加算
演算部に追加する。以上までに説明した、Ａ×Ｂの乗算
結果の値における仮数値についての分割の様子を図２に
示す。

【００６４】図２において、（１）にはＩＥＥＥ規格に
準拠する、指数部にＮビットが割り当てられ仮数部にＭ
ビットが割り当てられている浮動小数点数Ａ、Ｂが示さ
れており、これらの各々から仮数部が抽出されて暗黙の
１が付された様子が（２）に示されている。そして、こ
れらの乗算結果の仮数部は、（３）に示すように、暗黙
の１と（２Ｍ＋１）ビットで表現される。その後、
（４）に示すように、この仮数部がＭビットからなる高
位部分と（Ｍ＋１）ビットからなる低位部分とに分割さ
れる。そして、（５）に示すように、高位部分はこのま
まＩＥＥＥ規格に準拠する浮動小数点数Ｈとなり、低位
部分は左方向へのビットシフトが行なわれ更に暗黙の１
が削除されてＩＥＥＥ規格に準拠する浮動小数点数Ｌと
なる。但し、このＬの仮数部には（Ｍ＋１）ビットが割
り当てられ、Ｌの指数部にはビットシフトの量に応じた
値の修正が行なわれる。

【００６５】次にＡ×Ｂの演算結果とＣとの加算を行な
う加算器について説明する。前述したように、この加算
器では、Ｃ、Ｈ、Ｌの３つの浮動小数点数の加算を２回
に分けて行なうのであるが、既存の浮動小数点数演算器
の加算演算部では暗黙の１を含む（Ｍ＋１）ビットの加
算にしか対応していないため、この加算演算部で加算を
行なうと（Ｍ＋１）ビットで表現可能な桁より下位の桁
の値に対しては丸め処理が施され、切り捨てられてしま
う。そこで、本発明においては、原則としてＬについて
の加算を先に行なうようにする。つまり、本実施形態で
は、通常はＣとＬとの加算を先に行なってその結果とＨ
の加算を後に行なうようにする。

【００６６】ところが、後で行なう加算において正規化
を行なう必要が生じた場合には、先に行なわれたＣにつ
いての加算で丸め処理により切り捨てられてしまった下
位の桁の値に関する情報が必要になるが、上記の順で和
を求めると、後の加算のときにはすでに下位の桁の値は
丸め処理によって失われてしまっている。そこで、この
ような場合が生じるか否かを先に判定するようにし、こ
のような場合が生じるときには加算の順番を逆にする。
つまり、本実施形態においては、この場合にはＣとＨと
の加算を先に行ない、その結果とＬの加算とを後に行な
うようにする。

【００６７】以下、上述した手法の詳細について説明す
る。まずは通常の場合から説明する。ＨとＣとの符号が
同じであるか、または、ＨとＣの符号が異なり且つＨの
指数値とＣの指数値との差が１以上（但し、Ｈの指数値
とＣの指数値との差が１で且つ両者のうち指数値が大き
い方の仮数値の最上位ビットが０の場合を除く）の場合
には、加算結果の値における仮数値に対する正規化が生
じないか、または起こったとしても高々１ビットのビッ
トシフトによる正規化が生じるに過ぎないので、特段の
処理は不要である。そこで、この場合にはＬとＣとの加
算を先に行ない、その結果とＨとの加算を後に行なうと
いう順番で和を求める。

【００６８】ここで、上述した加算を行なう加算器は、
図３に示すように、加算演算の中間結果として、仮数部
の最下位ビットの下の第一番目のビットであるＧビット
（Guard ビットなどとも称されている）、第二番目のビ
ットであるＲビット（Roundビットなどとも称されてい
る）、及び第三番目以下の全てのビットの論理和を取っ
たビットであるＫビット（Stickyビットなどとも称され
ている）を出力するように構成する。

【００６９】通常の加算演算部ではこのＧＲＫビットに
基づいて演算結果の仮数値に丸めの処理を施したものが
出力されるので、演算結果にはＧＲＫの値は現れない。
しかし、ここで使用する加算器では、このような丸めの
処理が施される前の加算結果の仮数値が出力されるよう
にし、更にＧＲＫの各ビットの値も出力されるように既
存のＩＥＥＥ浮動小数点数演算器に変更を加える。な
お、このＧＲＫの各ビットは、加算対象である２つの仮
数値のうちの一方を桁揃えのためにビットシフトさせた
ときに求めることができる。

【００７０】この第一の加算結果、すなわちＬとＣとの
加算結果をＰとする。このＰはＮビットからなる指数値
と、Ｍビットからなる仮数値と、ＧＲＫの各ビットを有
するものとする。本来、このＰの値としては仮数値とし
てビット幅に制限のない値を持つことができるように構
成するべきだが、回路規模の要請を考慮し、ＰがＧＲＫ
の各ビットの値を持つことでこれを補うようにするので
ある。またこのとき指数値がＮビットとなるのは、既存
のＩＥＥＥ浮動小数点数演算器をそのまま流用すること
により指数補正が行なわれることによるものである。し
たがって、前述した乗算演算部からの演算結果の指数値
に対して行なったものと同様の（Ｎ＋１）ビットへの変
換をここでも行なう必要がある。

【００７１】次に、指数値が（Ｎ＋１）ビットに変換さ
れたＰとＨとを、先の加算演算を行なわせたものと同一
の加算器に入力して第二の加算結果を求めさせる。ここ
で、Ｐの指数値がＨの指数値よりも大きい場合には、Ｈ
の仮数値に対して桁揃えの処理が行なわれ、このときＨ
についてのＧＲＫの各ビットが生成される。このＨにつ
いてのＧＲＫの各ビットをＧ’Ｒ’Ｋ’と示すこととす
る。

【００７２】ところで、この場合では、先に行なわれた
第一の加算においてＰにも既にＧＲＫが存在している。
このように両オペランドにＧＲＫが存在するときには、
Ｋビットの基である仮数部の最下位ビットの下の第三番
目以下の桁のビットからの繰り上がりの様子が予測でき
ないため演算が破綻してしまう。

【００７３】例えば、仮数部の最下位ビット以下が２進
で１０１１０…である値Ｘと、００１００…である値Ｙ
とについてＸ＋Ｙを求めると、その加算結果の仮数部最
下位ビット以下の値は１１０１０…となる。このとき、
Ｘ、Ｙ、Ｘ＋ＹについてのＧＲＫの各ビットの値はそれ
ぞれ「１０１」、「００１」、「１１１」である。

【００７４】同様に、仮数部の最下位ビット以下が２進
で１００１０…である値Ｘ'と、０００１０…である値
Ｙ'とＸ'＋Ｙ'を求めると、その加算結果の仮数部最下
位ビット以下の値は１０１００…となる。このとき、
Ｘ’、Ｙ’、Ｘ’＋Ｙ’についてのＧＲＫの各ビットの
値はそれぞれ「１０１」、「００１」、「１０１」であ
る。

【００７５】つまり、Ｘ及びＸ’と、Ｙ及びＹ’とのＧ
ＲＫの各ビットの値はそれぞれ同じであるにもかかわら
ず、Ｘ＋ＹとＸ’＋Ｙ’とのＧＲＫの各ビットの値は異
なってしまう。この結果は、Ｘ＋ＹについてはＫビット
の基である桁からの繰り上がりがあるが、Ｘ’＋Ｙ’に
ついてはその桁からの繰り上がりがないために生じたも
のである。しかも、この繰り上がりの発生は、仮数部以
下の正確な値を保持しなくては予測できない。

【００７６】ところが、今回の計算ではその繰り上がり
がないことが保証されている。このことについて説明す
る。まず、Ｐの指数値がＨの指数値よりも大きいとき
は、第一の加算を行なう以前の浮動小数点数Ｃ、Ｈ、Ｌ
の大きさの関係は、Ｃが一番大きく、その後にＨ、Ｌと
なるのは明らかである。

【００７７】また、Ｃ及びＨに割り当てられている桁数
の関係を考慮すれば、この場合におけるＣ、Ｈ、Ｌの仮
数値は図４に示すような関係となっているはずである。
つまり、第一の加算結果であるＰはＬとＣとの和である
から、このＰの仮数値は結局Ｃの仮数値をそのまま引き
継いだものに過ぎないのである。また、このときのＰに
おけるＧＲＫの各ビットはＬの仮数値に基づいて作成さ
れていることも明らかである。

【００７８】ここで、Ｐの方がＨよりも大きいので、第
二の加算における桁揃えではＨの仮数値の右シフトが行
われる。従って、Ｈの仮数部の最下位ビット以下にある
部分に基づいてＧ’Ｒ’Ｋ’が生成される。

【００７９】ところで、ＨとＬとはＡ×Ｂの演算結果の
値の仮数値を２つに分割したものであるから、ＨとＬと
の仮数値において同一桁の重複が存在することはない。
しかも、上述したように、ＧＲＫの各ビットはＬより、
一方Ｇ’Ｒ’Ｋ’の各ビットはＨよりそれぞれ生成され
ることから、これらのＧＲＫとＧ’Ｒ’Ｋ’との各ビッ
トが互いに重複している部分はないといえる（図４参
照）。

【００８０】以上のことから、ＰとＨとの加算において
は、Ｋビットの基である桁からの繰り上がりは生じない
といえ、更に、ＧとＲとからの繰り上がりも生じないと
いえる。よって、第二の加算結果の値についての最終的
なＧＲＫの各ビットの値（この値をそれぞれＧ''、
Ｒ''、Ｋ''とする）は、Ｇ''＝Ｇ’∪Ｇ、Ｒ''＝Ｒ’∪
Ｒ、Ｋ''＝Ｋ’∪Ｋという演算によって求めてよいこと
が分かる。

【００８１】上述した論理演算によりこのＧ''Ｒ''Ｋ''
の各ビットの値を求め、これらの値に基づいて第２の演
算結果の値に丸めの処理を施したものをＡ×Ｂ＋Ｃの積
和演算の最終結果として出力する。

【００８２】なお、Ｈの指数値がＰの指数値よりも大き
い場合には、Ｐに対して桁揃えが施されるので、新たな
ＧＲＫの各ビットの値が生成されるが、その後の計算は
通常の加算と同じように、新たに求められたＧＲＫの各
ビットの値に基づいて丸めの処理を加算演算の結果に対
して施し、これを積和演算の最終結果とする。

【００８３】次に、前述した通常の場合から外れる場
合、すなわち、ＨとＣの符号が異なる場合であってＨの
指数値とＣの指数値とが一致している場合、または、Ｈ
とＣの符号が異なる場合であってＨの指数値とＣの指数
値との差が１であり且つ両者のうち指数値が大きい方の
仮数値の最上位ビットが０である場合について説明す
る。

【００８４】上述した場合では、Ａ×Ｂの演算結果とＣ
との加算を行なったときに必ず１ビット以上の正規化を
行なう必要が生じる。このような場合にＬとＣとの加算
を先に行なうと、この第一の加算のときに演算結果に施
される丸めの処理と、その後の第一の加算結果とＨとの
和の演算結果に施される正規化によって、所定の精度を
維持するために必要な情報が失われてしまうことにな
る。そのため、前述した通常の場合とは逆の順番、すな
わちＨとＣとを上述した加算器に入力してＮビットの指
数部とＭビットの仮数部とからなる第一の加算結果Ｐを
先に求める。この第一の加算では１ビット以上の正規化
が生じるが、２つのオペランドの指数値の差は１以内に
過ぎないので桁揃えのためのビットシフトは発生しない
ためＧＲＫは発生しない。よって、このときＰとＬとを
加算する第二の加算では、通常の加算と同じように、第
一の演算結果Ｐの指数部を（Ｎ＋１）ビットに変換した
ものとＬとを第一の加算において用いられたものと同一
の加算器に入力して第二の加算結果とそのときのＧＲＫ
の各ビットの値を求めればよい。そしてその後、このＧ
ＲＫを基に第二の演算結果に丸めの処理を施し、その結
果得られた値を積和演算の最終結果とするようにする。

【００８５】以上の原理に沿った積和演算を行なえる演
算装置の具体的な構成例について説明する。図５は本発
明を実施する演算装置の構成を示す図である。この演算
装置は、ＩＥＥＥの倍精度浮動小数点数についての規格
に準拠する、符号に１ビットが割り当てられ指数部に１
１ビットが割り当てられ仮数部に５２ビットが割り当て
られている計６４ビットからなる３つの浮動小数点数
Ａ、Ｂ、Ｃについての積和演算Ａ×Ｂ＋Ｃを、以上まで
に説明した原理に従って実行するものである。なお、こ
こでは説明を簡単にするために、Ａ×Ｂの演算結果とＣ
との符号は一致しているものとする。

【００８６】ＯＰ１Ｒ（ＯＰ１レジスタ）１０９及びＯ
Ｐ２Ｒ（ＯＰ２レジスタ）１１０は浮動小数点乗算器１
１２または浮動小数点加算器１１３のいずれかに入力す
る数値データが格納されるレジスタである。これらのう
ち、ＯＰ１Ｒ１０９については６４ビットのビット幅を
有するように構成する。また、ＯＰ２Ｒ１１１０のビッ
ト幅については後述する。

【００８７】ＲＲ（リザルトレジスタ）１１１は、浮動
小数点乗算器１１２または浮動小数点加算器１１３のい
ずれかから出力される演算結果である数値データが格納
されるレジスタである。

【００８８】これらのＯＰ１Ｒ１０９、ＯＰ２Ｒ１１
０、及びＲＲ１１１の各レジスタに格納される数値デー
タの選択はレジスタ制御回路１０５によって制御され
る。Ａ×Ｂの演算を実行するのであれば、Ａ及びＢの値
がそれぞれＯＰ１Ｒ１０９及びＯＰ２Ｒ１１０に格納さ
れた状態で浮動小数点乗算器１１２が乗算命令に従って
動作するとその演算が実行され、その演算結果がＲＲ１
１１に格納される。

【００８９】ここで図６について説明する。同図は図５
における浮動小数点乗算器の詳細構成を示している。こ
の浮動小数点乗算器１１２はＩＥＥＥ浮動小数点数の乗
算に対応しており、仮数部乗算器２０２は仮数部の正確
な乗算結果を算出し、その乗算結果を格納する１０６ビ
ットの仮数部乗算結果レジスタ２１１を有している。

【００９０】通常の乗算であれば、この仮数部乗算結果
レジスタ２１１に格納されたデータは丸め演算回路２１
２へ送られて丸め処理が施された後、暗黙の１を含めた
上位５３ビットの数値データのみが仮数値として出力さ
れ、残された下位ビットのデータは棄てられる。これに
対し、浮動小数点数Ａ、Ｂ、Ｃについての積和演算Ａ×
Ｂ＋Ｃについては、仮数部乗算結果レジスタ２１１に格
納されたデータに対して丸め演算回路２１２による丸め
処理が施されることなく、上述した下位ビットのデータ
を廃棄することなく出力するためのバスが仮数部乗算結
果レジスタ２１１に追加される。

【００９１】具体的には、仮数部乗算結果レジスタ２１
１に格納された１０６ビットのデータのうちの上位の５
３ビットから暗黙の１を除いた５２ビットの仮数部デー
タについての浮動小数点数値データＨと、仮数部乗算結
果レジスタ２１１に格納されたデータのうちの下位の５
３ビットの仮数部データについての浮動小数点数値デー
タＬとを出力するようにし、このＨ及びＬの出力を２回
に分けてＲＲ１１１に格納するようにする。

【００９２】ここで、Ｈ及びＬの符号ビットには、Ｅｘ
−ＯＲ（Exclusive-ＯＲ）２１３によって求められてＳ
レジスタ（符号レジスタ）２０４に格納されている、Ｏ
Ｐ１Ｒ１０９及びＯＰ２Ｒ１１０にそれぞれ格納された
データにおける符号ビットについての排他的論理和の値
が与えられる。

【００９３】また、Ｈの指数部には、指数部演算部２０
１によって求められて上位データ用指数値レジスタ２０
７に格納されている、ＯＰ１Ｒ１０９及びＯＰ２Ｒ１１
０にそれぞれ格納されたデータにおける指数値の加算結
果が与えられる。更に、Ｌの指数部には、加算器２０３
によって求められて下位データ用指数値レジスタ２１０
に格納されている、ＯＰ１Ｒ１０９及びＯＰ２Ｒ１１０
にそれぞれ格納されたデータにおける指数値の加算結果
から「−５３」を減じた値が与えられる。この加算器２
０３による「−５３」の加算は、Ｈの値を基準としたと
きのＬの値の桁揃えを行なうためのものである。

【００９４】以上のようにしてＨ及びＬは求められる
が、図５においては浮動小数点乗算器１１２に乗算結果
レジスタ１１４を示し、乗算結果がこのＨ及びＬが乗算
結果レジスタ１１４に格納されるものとして示してい
る。

【００９５】また、この浮動小数点乗算器１１２から
は、Ｈ及びＬに加え、Ｈについてのオーバーフロー及び
アンダーフローの情報として、上位データ用オーバーフ
ローレジスタ２０５に格納されている、指数部演算部２
０１による加算によってオーバーフローが生じたことを
示すデータＯＦＨと、上位データ用アンダーフローレジ
スタ２０６に格納されている、指数部演算部２０１によ
る加算によってアンダーフローが生じたことを示すデー
タＵＦＨとが出力され、更に、Ｌについてのオーバーフ
ロー及びアンダーフローの情報として、下位データ用オ
ーバーフローレジスタ２０８に格納されている、加算器
２０３による加算によってオーバーフローが生じたこと
を示すデータＯＦＬと、下位データ用アンダーフローレ
ジスタ２０９に格納されている、加算器２０３による加
算によってアンダーフローが生じたことを示すデータＵ
ＦＬとが出力される。

【００９６】これらのオーバーフロー及びアンダーフロ
ーの情報は、既存の演算装置であれば一旦ラッチされた
後にＣＰＵ等の制御ユニットにその情報が報告されるの
であるが、この演算装置においてＡ×Ｂ＋Ｃの積和演算
を実行するときには、Ａ×ＢとＣとについての２回に分
けて行なわれる加算においてもこれらの情報が用いられ
るため、これらの情報を適切なタイミングで浮動小数点
加算器１１３に提供できるようにするための回路が必要
となる。

【００９７】このための回路が、図５における４つのラ
ッチレジスタＯＦ１Ｒ１０１、ＯＦ２Ｒ１０２、ＵＦ１
Ｒ１０６、ＵＦ２Ｒ１０７と、２つのセレクタ１０３及
び１０８である。

【００９８】ここで、直列に接続されているＯＦ１Ｒ１
０１及びＯＦ２Ｒ１０２の２つのラッチレジスタがＯＦ
Ｈ及びＯＦＬと、浮動小数点加算器１１３による演算で
のオーバーフローを示すデータであるＯＦＳとのラッチ
を行ない、直列に接続されているＵＦ１Ｒ１０６及びＵ
Ｆ２Ｒ１０７の２つのラッチレジスタがＵＦＨ及びＵＦ
Ｌと、浮動小数点加算器１１３による演算でのアンダー
フローを示すデータであるＵＦＳとのラッチを行なう。

【００９９】また、ＯＦ２Ｒ１０２によるラッチの前後
のオーバーフロー情報の選択を行なうセレクタ１０３、
及びＵＦ２Ｒ１０７によるラッチの前後のアンダーフロ
ー情報の選択を行なうセレクタ１０８はレジスタ制御回
路１０５によって制御される。

【０１００】ところで、Ｌの仮数部は正規化が施されて
おらず、また暗黙の１についての処置も施されていない
ので、Ｌの値は、ＩＥＥＥ規格の表現形式から外れてい
る、全体で６５ビットのデータとなっている。そのた
め、このＬの値を格納することになるＲＲ１１１は、既
存のＩＥＥＥ倍精度浮動小数点数の演算に対応している
演算装置が有している結果格納レジスタは６４ビットの
ビット幅であるものが一般的であるのに対し、６５ビッ
トのビット幅を有するように構成する。

【０１０１】但し、ＲＲ１１１のビット幅を６５ビット
とする代わりに、図７に示すように仮数部正規化回路２
１４と指数部減算器２１５とからなる下位データ正規化
部２１６を浮動小数点乗算器１１２に設け、Ｌの仮数値
の正規化とそれに伴うＬの指数値の変更を行なってから
暗黙の１を除いた値を乗算結果におけるＬの仮数値とし
て浮動小数点乗算器１１２から出力するようにすれば、
ＲＲ１１１のビット幅を既存の演算装置と同様の６４ビ
ット幅に留めることもできる。なお、このときのＯＦＬ
及びＵＦＬのデータとしては、加算器２０３と指数部減
算器４０２とで生じたオーバーフロー若しくはアンダー
フローの論理和をそれぞれ出力する。

【０１０２】浮動小数点乗算器１１２から出力されるＨ
及びＬをＲＲ１１１に格納する順番は、Ｈを先、Ｌを後
とする。これは、この演算装置においてＡ×Ｂ＋Ｃの積
和演算を実行するときにおけるＡ×ＢとＣとについての
２回に分けて行なわれる加算の順序の決定、すなわちＬ
とＣとの加算を先とするか、あるいはＨとＣとの加算を
先とするかの決定は、前述したようにＨとＣとの比較結
果に基づいて行なわれるため、Ｈを先にＲＲ１１１へ転
送した方がこのＨとＣとの比較を早く開始することがで
きるからである。

【０１０３】判定回路１１５には、図８に示されてい
る、上述したＨとＣとの比較結果に基づいて加算順序を
決定するための回路が設けられている。図８において、
ＳＨ及びＳＣはそれぞれＨ及びＣの符号ビットであり、
Ｅｘ−ＯＲ３０１によってこれらの符号ビットの一致・
不一致が判定される。

【０１０４】ＥＨ及びＥＣはそれぞれＨ及びＣの指数値
であり、Ｅｘ−ＯＲ３０２及びＮＯＲ３０３によってＨ
とＣとの指数部の全ビットの一致・不一致が判定され
る。なお、図８におけるＮＯＲ３０３の入力部分は、Ｅ
ｘ−ＯＲ３０２をＨ及びＣの指数部の各ビットにひとつ
ずつ設け、全ビットをビット毎に比較することを簡略化
して表現したものである。

【０１０５】加算器３０４及び加算器３０７はＥＨ及び
ＥＣに「１」を加算する回路である。つまり、加算器３
０４、Ｅｘ−ＯＲ３０５、及びＮＯＲ３０６によって、
Ｃの指数値に「１」を加算した値とＨの指数値との全ビ
ットの一致・不一致が判定され、加算器３０７、Ｅｘ−
ＯＲ３０８、及びＮＯＲ３０９によって、Ｈの指数値に
「１」を加算した値とＣの指数値との全ビットの一致・
不一致が判定される。

【０１０６】また、Ｆ０Ｈ及びＦ０Ｃは、それぞれＨ及
びＣの仮数部の最上位ビットである。従って、ＮＯＲ３
０３、ＮＯＲ３０６、及びＮＯＲ３０９の出力がそれぞ
れ入力されるＯＲ３１０の出力は、ＨとＣの符号が異な
る場合であってＨの指数値とＣの指数値との差が１であ
り且つ両者のうち指数値が大きい方の仮数部の最上位ビ
ットが０である場合であるか否かの判定結果を示すもの
となる。

【０１０７】以上のことから、Ｅｘ−ＯＲ３０１の出力
とＯＲ３１０の出力とが入力されるＡＮＤ３１１の出力
は、Ａ×ＢとＣとについての２回に分けて行なわれる加
算の順序を決定するための信号となっていることが分か
る。

【０１０８】なお、判定回路１１５に上述した判定を行
なわせるためには、Ｈ及びＣの値がＯＰ１Ｒ１０９、Ｏ
Ｐ２Ｒ１１０、又はＲＲ１１１のいずれかに格納されて
いる必要がある。

【０１０９】図５の説明に戻る。浮動小数点乗算器１１
２から出力されるＨがＲＲ１１１に格納されるのと同じ
タイミングでＯＦＨ及びＵＦＨをそれぞれＯＦ１Ｒ１０
１及びＵＦ１Ｒ１０６に格納する。

【０１１０】次のタイミングでは、浮動小数点乗算器１
１２から出力されるＬをＲＲ１１１に格納すると共に、
ＯＦＬ及びＵＦＬをそれぞれＯＦ１Ｒ１０１及びＵＦ１
Ｒ１０６に格納する。このとき、それまでＲＲ１１１に
格納されていたＨはＯＰ２Ｒ１１０に移動させるように
する。また、それまでＯＦ１Ｒ１０１及びＵＦ１Ｒ１０
６に格納されていたデータはそれぞれＯＦ１Ｒ１０２及
びＵＦ１Ｒ１０７に移される。更に、このタイミングで
Ｈの値とＣの値とに基づく判定を判定回路１１５に行な
わせる。このために、予めＣの値をＯＰ１Ｒ１０９に格
納しておくようにする。なお、Ｈの値をＯＰ１Ｒ１０９
に格納するようにし、Ｃの値をＯＰ２Ｒ１１０に格納す
るようにしてもよい。

【０１１１】次のタイミングでは、判定回路１１５によ
る判定結果に応じた順序での加算演算が行なわれる。判
定回路１１５による判定結果がＨとＣとの加算を先に行
なうべきであると判定した場合には、このタイミングで
ＯＰ１Ｒ１０９に格納されている数値データとＯＰ２Ｒ
１１０に格納されている数値データ、すなわちＣとＨと
が浮動小数点加算器１１３へと転送され、加算演算が行
なわれる。なお、このときにセレクタ１０３及びセレク
タ１０８が制御され、ＯＦ２Ｒ１０２に格納されている
ＯＦＨデータ及びＵＦ２Ｒ１０７に格納されているＵＦ
Ｈデータも浮動小数点加算器１１３へと転送される。こ
れに伴い、ＯＦ１Ｒ１０１に格納されているＯＦＬデー
タがＯＦ２Ｒ１０２に移され、ＵＦ１Ｒ１０６に格納さ
れているＵＦＬデータがＵＦ２Ｒ１０７に移される。更
にこのタイミングでＲＲ１１１に格納されているＬをＯ
Ｐ２Ｒ１１０へ転送する。

【０１１２】なお、ＬがＯＰ２Ｒ１１０に格納されるの
で、浮動小数点演算器１１２が図６のように構成されて
いるのであれば、ＯＰ２Ｒ１１０は６５ビットのビット
幅を有するように構成しておく必要があるが、浮動小数
点演算器１１２が図７のように構成されているのであれ
ば、ＯＰ２Ｒ１１０は６４ビットのビット幅を有するよ
うに構成すればよい。なお、このＯＰ２Ｒ１１０の構成
に対する要求については、判定回路１１５の判定結果と
は無関係である。

【０１１３】一方、判定回路１１５による判定結果がＬ
とＣとの加算を先に行なうべきであると判定した場合に
は、ＲＲ１１１に格納されているＬをＯＰ２Ｒ１１０に
転送し、この次のタイミングでＯＰ１Ｒ１０９に格納さ
れている数値データとＯＰ２Ｒ１１０に格納されている
数値データ、すなわちＣとＬとを浮動小数点加算器１１
３へと転送して加算演算を行なわせる。

【０１１４】なお、このとき、ＯＰ２Ｒ１１０に格納さ
れていたＨの値は失われてしまうので、前のタイミング
でＲＲ１１１からＯＰ２Ｒ１１０にＨを転送したとき
に、併せてこのＨの値をＴＭＰＲ（テンポラリレジス
タ）１０４にも格納しておくようにする。

【０１１５】また、ＣとＬとが浮動小数点加算器１１３
へと転送されるタイミングにおいてセレクタ１０３及び
セレクタ１０８が制御され、ＯＦ１Ｒ１０１に格納され
ているＯＦＬデータ及びＵＦ１Ｒ１０６に格納されてい
るＵＦＬデータも浮動小数点加算器１１３へと転送され
る。なお、この場合には、ＯＦ２Ｒ１０２に格納されて
いるＯＦＨデータ、及びＵＦ２Ｒ１０７に格納されてい
るＵＦＨデータはそのまま保持される。

【０１１６】ここで図９について説明する。同図は図５
における浮動小数点加算器１１３の詳細構成を示してい
る。指数部変換回路４０１及び４０２は、ＯＰ１Ｒ１０
９及びＯＰ２Ｒ１１０から浮動小数点加算器１１３へと
転送されてくる数値データにおける１１ビットの指数値
のデータを、これらのデータを得るために行なわれた演
算によって生じたオーバーフロー若しくはアンダーフロ
ーについての情報を利用して１２ビットのデータへと変
換するものである。

【０１１７】指数部変換回路４０１及び４０２の詳細構
成は図１０に示されている。同図において、ＥＸＰはこ
の回路に入力される１１ビットの指数値であり、ＯＦは
オーバーフローの発生を示すフラグ、ＵＦはアンダーフ
ローの発生を示すフラグである。そして、加算器５０７
による加算結果である１２ビットの数値がこの回路の出
力となる。

【０１１８】図１０において、ＯＦ及びＵＦが共に
「０」である場合、すなわちＥＸＰの値を求める演算に
おいてオーバーフローもアンダーフローも生じていなか
った場合には、ＯＦ及びＵＦの論理値をそれぞれ反転す
るＮＯＴ５０１及びＮＯＴ５０２の作用により、数値
「１０２４」がＡＮＤ５０３及びＯＲ５０６を経て加算
器５０７に入力され、ＥＸＰの値に加算される。ここ
で、「１０２４」とは、ＥＸＰの値である１１ビットの
指数値に与えられているバイアス値Ｂ１が１０２３であ
り、変換後の１２ビットの指数値に与えられるバイアス
値Ｂ２を２０４７としたときの（−Ｂ１＋Ｂ２）の値で
ある。つまり、この場合には、図１０に示す回路は前述
した指数値変換式におけるオーバーフロー・アンダーフ
ローが共に生じていない場合の変換式の計算を実行する
ものとなる。

【０１１９】また、図１０において、ＯＦが「１」でＵ
Ｆが「０」の場合、すなわちＥＸＰの値を求める演算に
おいてオーバーフローが生じていた場合には、数値「２
０５６」がＡＮＤ５０４及びＯＲ５０６を経て加算器５
０７に入力され、ＥＸＰの値に加算される。ここで、
「２０５６」とは、前述した場合と同様に、Ｂ１が１０
２３であって、Ｂ２を２０４７とし、更に、この演算装
置における指数部演算部２０１及び加算器２０３（更に
浮動小数点乗算器１１２が図７の構成を有している場合
には指数部減算器２１５）において指数補正のために使
用されていた定数βから求まる値α（β＝２のα乗）が
いずれも「１５３６」であるとしたときの（−Ｂ１＋Ｂ
２＋α）の値である。つまり、この場合には、図１０に
示す回路は前述した指数値変換式におけるオーバーフロ
ーが生じた場合の変換式の計算を実行するものとなる。

【０１２０】更に、図１０において、ＯＦが「０」でＵ
Ｆが「１」の場合、すなわちＥＸＰの値を求める演算に
おいてアンダーフローが生じていた場合には、数値「−
５１２」がＡＮＤ５０５及びＯＲ５０６を経て加算器５
０７に入力され、ＥＸＰの値に加算される。ここで、
「−５１２」とは、前述した場合と同様に、Ｂ１が１０
２３であって、Ｂ２を２０４７とし、更に、αが「１５
３６」であるとしたときの（−Ｂ１＋Ｂ２−α）の値で
ある。つまり、この場合には、図１０に示す回路は前述
した指数値変換式におけるアンダーフローが生じた場合
の変換式の計算を実行するものとなる。

【０１２１】以上のように、図１０に示されている回路
は、前述した指数値変換式に従って１１ビットの指数値
のデータを１２ビットのデータへと変換する。図９の説
明へ戻る。指数部比較部４０３は、２つの指数部変換部
４０１及び４０２から出力される指数値データを比較し
てそのどちらが大きいかの判定を行なうと共に、その両
者の差を算出する。この指数部比較部４０３は、図１５
に示した従来の積和演算器における減算回路１００３に
相当する機能を実行するものである。

【０１２２】仮数部選択回路４０４は、指数部比較部４
０３から出力されるセレクト信号、すなわち２つの指数
部変換部４０１及び４０２から出力される変換された指
数値データのうちでそのどちらの値が大きいかを示す信
号に基づき、ＯＰ１Ｒ１０９及びＯＰ２Ｒ１１０から浮
動小数点加算器１１３へと転送されてくる数値データの
うちその変換後の指数値の大きい方についての仮数値を
絶対値加算回路４０６の一方の入力へと出力し、小さい
方についての仮数値をアライン回路４０５へ出力する。
この仮数部選択回路４０４は図１５に示した従来の積和
演算器における仮数部選択回路１００４に相当する機能
を実行するものであるが、その入出力を、ＯＰ１Ｒ１０
９側の入力については５２ビットのビット幅、ＯＰ１Ｒ
側の入力及び２つの出力については５３ビットのビット
幅を有するように構成することができ、回路規模の増大
が抑制される。更に、浮動小数点演算器１１２が図７の
ように構成されているのであれば、全ての入出力で５２
ビットのビット幅を有するように構成することができ
る。

【０１２３】アライン回路４０５は、指数部比較部４０
３から出力されるシフト量情報、すなわち２つの指数部
変換部４０１及び４０２から出力される変換された２つ
の指数値の差、つまりＯＰ１Ｒ１０９及びＯＰ２Ｒ１１
０から浮動小数点加算器１１３へと転送されてくる数値
データのうちその変換後の指数値の小さい方についての
仮数値の小数点を桁揃えのために移動させるときの移動
量を示す情報に基づいて、仮数部選択回路４０４から与
えられた仮数値の小数点を移動させ、その移動させた後
の仮数値を絶対値加算回路４０６のもう一方の入力へと
出力する。このアライン回路４０５は図１５におけるア
ライン回路１００５に相当する機能を実行するものであ
るが、その入出力を共に５３ビット（浮動小数点演算器
１１２が図７のように構成されているのであれば５２ビ
ット）のビット幅として構成することができる。

【０１２４】絶対値加算回路４０６は、仮数部選択回路
４０４及びアライン回路４０５から与えられた、桁揃え
がなされているＯＰ１Ｒ１０９及びＯＰ２Ｒ１１０から
浮動小数点加算器１１３へと転送されてくる数値データ
のうちの仮数値についての５３ビットのビット幅での加
算を行なう。なお、浮動小数点演算器１１２が図７のよ
うに構成されているのであればここで暗黙の１を付加し
た５３ビットのビット幅での加算を行なう。この絶対値
加算回路４０６は図１５における絶対値加算回路１００
６に相当する機能を実行するものであるが、ここでも回
路規模の増大が抑制されている。

【０１２５】先行０カウンタ４０７は、絶対値加算回路
４０６による演算結果である仮数値を表現しているビッ
ト列における最上位から並ぶ「０」の数を計数する。正
規化処理部４０８では、絶対値加算回路４０６による演
算結果である仮数値が正規化数の存在範囲内に収まるよ
うにするために、その仮数値を表現しているビット列
を、シフト量情報で示される数、すなわち先行０カウン
タ４０７による計数値に相当するビット数だけ左シフト
する。

【０１２６】この先行０カウンタ４０７及び正規化処理
部４０８は、図１５においても正規化回路１００６が本
来備えることとなるものであるが、絶対値加算回路４０
６の出力が５３ビットのビット幅なので、ここでも図１
５の積和演算器に比べて回路規模が小さくなる。

【０１２７】セレクタ４０９は、指数部比較部４０３か
ら出力されるセレクト信号に基づき、ＯＰ１Ｒ１０９及
びＯＰ２Ｒ１１０から浮動小数点加算器１１３へと転送
されてくる数値データのうち指数部変換部４０１及び４
０４によって変換された後の指数値の大きい方、すなわ
ち、絶対値加算回路４０６で行なわれる仮数値同士の加
算における基準である指数値を選択するものであり、図
１５におけるセレクタ１００９に相当するものである。

【０１２８】減算器４１０は、セレクタ１００９で選択
された指数値から正規化回路１００７から送られてくる
シフト量情報で示される値の減算を行ない、正規化処理
部４０８で行なわれる左ビットシフトによって生じる仮
数値の増加の補償を指数値に対して施す。

【０１２９】指数部補正回路４１１は、減算器４１０の
出力までは１２ビットで表現されている指数値から、Ｉ
ＥＥＥの倍精度浮動小数点数についての規格に準拠する
１１ビットの指数値への補正を行なう回路である。

【０１３０】指数部補正回路４１１の詳細構成は図１１
に示されている。同図において、ＥＸＰはこの回路に入
力される１２ビットの指数値である。まず、加算器６０
１によって入力された指数値と「−１０２４」との加算
が実行される。そして、この加算の結果の値を１１ビッ
トのビット幅で表現するとき、オーバーフローが生じて
しまうときにはオーバーフローの発生を示すフラグＯＦ
がセットされて出力され、また、アンダーフローが生じ
てしまうときにはアンダーフローの発生を示すフラグＵ
Ｆがセットされて出力される。従って、ＯＦ及びＵＦの
論理値をそれぞれ反転するＮＯＴ６０２及びＮＯＴ６０
３の作用により、加算器６０１でＯＦ及びＵＦが共にセ
ットされなかったとき、すなわち加算器６０１による加
算の結果の値を１１ビットのビット幅で表現してもオー
バーフローもアンダーフローも生じなかったときには、
加算器６０１による加算結果はＡＮＤ６０６及びＯＲ６
０９を経てこの回路から１１ビットの指数値として出力
される。ここで、「−１０２４」という数値は、ＥＸＰ
の値である１２ビットの指数値に与えられているバイア
ス値Ｂ１が２０４７であり、指数補正後の１１ビットの
指数値に与えられるバイアス値Ｂ２が１０２３であると
きの（−Ｂ１＋Ｂ２）の値であり、ＥＸＰの値にこの
（−Ｂ１＋Ｂ２）の値を加算することで１２ビットから
１１ビットの指数補正が行なえることは前述した説明よ
り明らかである。

【０１３１】一方、加算器６０１でＯＦがセットされた
とき、すなわち加算器６０１による加算の結果の値を１
１ビットのビット幅で表現するとオーバーフローが生じ
たときには、加算器６０１による加算結果に更に「−１
５３６」が加算器６０４によって加算され、その加算結
果がＡＮＤ６０７及びＯＲ６０９を経てこの回路から１
１ビットの指数値として出力される。ここで、「１５３
６」という数値は、前述した図１０の説明で用いたαの
値である。つまり、ＥＸＰの値に前述した（−Ｂ１＋Ｂ
２）の値を加算した結果を１１ビットのビット幅で表現
するとオーバーフローが生じるときは、この回路はその
値からαの値を減じた結果を１１ビットの指数値として
出力すると共に、オーバーフローの発生を示すフラグＯ
Ｆを併せて出力するようにしているのである。

【０１３２】また、加算器６０１でＵＦがセットされた
とき、すなわち加算器６０１による加算の結果の値を１
１ビットのビット幅で表現するとアンダーフローが生じ
たときには、加算器６０１による加算結果に更に「＋１
５３６」が加算器６０５によって加算され、その加算結
果がＡＮＤ６０８及びＯＲ６０９を経てこの回路から１
１ビットの指数値として出力される。つまり、ＥＸＰの
値に前述した（−Ｂ１＋Ｂ２）の値を加算した結果を１
１ビットのビット幅で表現するとアンダーフローが生じ
るときは、この回路はその値からαの値を加えた結果を
１１ビットの指数値として出力すると共に、アンダーフ
ローの発生を示すフラグＵＦを併せて出力するようにし
ているのである。

【０１３３】なお、この減算器４１０及び指数部補正回
路４１１は、図１５においても指数部補正部１０１０が
本来備えることとなるものである。図９の説明へ戻る。
ＧＲＫ演算回路４１２は、正規化処理部４０８から出力
される仮数値の加算結果に対して丸め回路４１３が施す
丸めの処理の内容を決定する基となる前述したＧＲＫの
各ビットを得るための回路である。

【０１３４】丸め回路４１３は、正規化処理部４０８か
ら出力された仮数値に対し、ＧＲＫ演算回路４１２から
送られてくるＧＲＫの各ビットに基づいて丸めの処理を
施す。

【０１３５】ＧＲＫ演算回路４１２の詳細構成は図１２
に示されている。同図において、Ｇ’Ｒ’Ｋ’はアライ
ン回路４０５において桁そろえのために行なわれた右ビ
ットシフトにより生じたＧＲＫの各ビットである。ま
た、指数部比較部４０３からはセレクト信号がこの回路
に入力される。このセレクト信号は仮数部選択回路４０
４によるデータ選択を制御する信号でもあるから、この
信号より、アライン回路４０５へ入力された数値データ
が、ＯＰ１Ｒ１０９及びＯＰ２Ｒ１１０から浮動小数点
加算器１１３へと各々転送されてくる数値データのうち
のどちらの仮数値であるかを知ることができる。

【０１３６】ラッチレジスタ７０１、７０２、及び７０
３は、浮動小数点加算器１１３が前回に加算演算を実行
したときにアライン回路４０５から出力されたＧＲＫの
各ビットの値を一時的に保持する。なお、ラッチレジス
タ７０１、７０２、及び７０３は、Ａ×Ｂ＋Ｃの積和演
算で実行される２回の加算における先の加算演算の開始
時にリセットされる。従って、この２回の加算における
後の加算演算が実行されるときには、先の加算演算にお
いてアライン回路４０５から出力されたＧＲＫの各ビッ
トの値が保持されている。

【０１３７】ラッチレジスタ７０１、７０２、及び７０
３がこのような動作をするので、この２回の加算におけ
る先の加算演算が実行されたときのＧＲＫの各ビットの
値をＧ、Ｒ、Ｋとし、後の加算演算が実行されたときの
ＧＲＫの各ビットの値をＧ’Ｒ’Ｋ’とすると、ＯＲ７
０４、７０５、及び７０６の出力は、それぞれＧ’∪
Ｇ、Ｒ’∪Ｒ、Ｋ’∪Ｋとなる。

【０１３８】従って、Ｌ＋Ｃを先に加算して行なう２回
の加算における後の加算演算において、Ｌ＋Ｃの演算結
果の指数値がＨの指数値よりも大きいためアライン回路
４０５がＨの仮数値に対して桁揃えを行なった場合にこ
のＯＲ７０４、７０５、及び７０６の出力がＧＲＫ演算
回路４１２から出力されるようにすれば、前述したよう
に、この出力を丸め回路４１３での丸めの処理の基とす
ることができる。

【０１３９】ここで、Ｈの仮数値はＯＰ２Ｒ１１０から
転送されてくる数値データの一部である。従って、指数
部比較部４０３から出力されるセレクト信号が、ＯＰ２
Ｒ１１０から転送されてくる数値データの仮数部をアラ
イン回路４０５に入力させるように仮数部選択回路４０
４を切り換える信号であるときには、ＯＲ７０４、７０
５、及び７０６の出力がＧＲＫ演算回路４１２から出力
されるようにセレクタ７０８を構成する。

【０１４０】一方、Ｌ＋Ｃを先に加算して行なう２回の
加算における後の加算演算においてＨの指数値がＬ＋Ｃ
の演算結果の指数値よりも大きいときには、アライン回
路４０５はＬ＋Ｃの演算結果の仮数値に対して桁揃えを
行なったものについてのＧＲＫの各ビットを出力する。
従って、丸め回路４１３での丸めの処理の基とするＧＲ
Ｋの各ビットとしては、Ｇ及びＲの両ビットについては
このアライン回路４０５の出力をそのまま使用し、Ｋビ
ットについては、このアライン回路４０５の出力のＫビ
ットと先に行なわれたＬ＋Ｃの加算演算において廃棄さ
れた全ての下位ビットとの論理和、すなわちアライン回
路４０５の出力のＫビットとラッチレジスタ７０１、７
０２、及び７０３に保持されている先の加算演算時のＧ
ＲＫの各ビットとの論理和を使用すればよい。

【０１４１】つまり、指数部比較部４０３から出力され
るセレクト信号がＯＰ１Ｒ１０９から転送されてくる数
値データの仮数部、すなわちＬ＋Ｃの演算結果の仮数値
をアライン回路４０５に入力させるように仮数部選択回
路４０４を切り換える信号であるときには、アライン回
路４０５から送られてくるビットのうち、Ｇ及びＲの両
ビットについてはこのまま出力され、Ｋビットについて
はこれとラッチレジスタ７０１、７０２、及び７０３に
保持されている先の加算演算時のＧＲＫの各ビットとを
ＯＲ７０７に入力したときのＯＲ７０７の出力がＧＲＫ
演算回路４１２から出力されるようにセレクタ７０８を
構成する。

【０１４２】なお、Ｈ＋Ｃを先に加算して行なう２回の
加算の場合には、前述したように先に行なわれるＨ＋Ｃ
の加算ではＧＲＫは発生しないため、ラッチレジスタ７
０１、７０２、及び７０３にはＧＲＫの各ビットが入力
されない。この場合では、図１２に示すＧＲＫ演算回路
４１２から出力されるＧＲＫの各ビットの値は、例えセ
レクタ７０８がどちらに切り替わったとしてもこの回路
に入力されたＧＲＫの各ビットの値がそのまま出力され
ることは明らかである。

【０１４３】丸め回路４１３ではＧＲＫ演算回路４１２
においてこのようにして得られたＧＲＫの各ビットの値
に基づいて正規化処理部４０８から出力された仮数値に
対して丸めの処理を施す。

【０１４４】カウンタ４１４は、この浮動小数点加算器
１１３で実行される加算の回数を計数し、今回行なわれ
た加算演算がＡ×Ｂ＋Ｃの積和演算で実行される２回の
加算のうちの先の加算であるか後の加算であるかを判別
する。

【０１４５】セレクタ４１５、４１６、及び４１７は、
カウンタ４１４での判別結果に基づき、今回行なわれた
加算演算がＡ×Ｂ＋Ｃの積和演算で実行される２回の加
算のうちの先の加算であれば、指数部補正回路４１１か
らの１１ビットの出力を指数値とし、正規化処理部４０
８の出力から暗黙の１を取り除いた５２ビットの値を仮
数値とする加算演算の結果を出力し、併せて指数部補正
回路４１１から出力されるＯＦ及びＵＦの両フラグをそ
れぞれＯＦＳ及びＵＦＳとして出力する。一方、今回行
なわれた加算演算がＡ×Ｂ＋Ｃの積和演算で実行される
２回の加算のうちの後の加算であれば、セレクタ４１
５、４１６、及び４１７は、指数部補正回路４１１から
の出力に対して必要に応じて丸め回路１１によって変更
が加えられた１１ビットの値を指数値とし、丸め回路４
１３から出力される丸め処理を施された仮数値から暗黙
の１を取り除いた５２ビットの値を仮数値とする加算演
算の結果を出力し、併せて丸め回路４１３から出力され
る、指数部補正回路４１１又は丸め回路４１３のいずれ
か若しくは両方から出力されるＯＦ及びＵＦの両フラグ
をそれぞれＯＦＳ及びＵＦＳとして出力する。

【０１４６】図５に示す演算装置は以上のようにして、
倍精度浮動小数点数Ａ、Ｂ、Ｃについての積和演算Ａ×
Ｂ＋Ｃを行なう。なお、これまでに説明したこの演算装
置における乗算・加算の実行やレジスタ間でのデータの
授受は、図５に示す演算装置の各部の動作制御を司る動
作制御部１１６によって管理される。この動作制御部１
１６は、ワイヤードロジックで構成してハードウェアで
これらの管理を実現させるようにするか、あるいは中央
処理ユニットを備えてそこでマイクロコード命令やファ
ームウェアを実行させてソフトウェアでこれらの管理を
実現させるようにする。なお、動作制御部１１６を設け
る代わりに、この動作管理を図５の演算装置の外部から
行なうようにすることも可能である。

【０１４７】ソフトウェアによる動作管理を行なうとき
に用いられる擬似命令コードを用いて記述した制御プロ
グラムの一例を図１３に示す。図１３に示す制御プログ
ラムは、積和演算Ａ×Ｂ＋ＣにおけるＡの値がＯＰ１Ｒ
１０９に、Ｂの値がＯＰ２Ｒ１１０にそれぞれ格納され
ている状態で開始される。

【０１４８】同図において、（１）は、ＯＰ１Ｒ１０９
とＯＰ２Ｒ１１０とに格納されているそれぞれの値につ
いてその仮数部を正確に算出する乗算、すなわち、演算
結果の下位部分を丸めずに算出する乗算を浮動小数点乗
算器１１２に行なわせることを示している。

【０１４９】（２）は、（１）の乗算結果が格納される
乗算結果レジスタ１１４におけるＨ（上位）部分をＲＲ
１１１へ転送すると共に、Ｃの値をＯＰ１Ｒ１０９に格
納することを示している。

【０１５０】（３）は、ＲＲ１１１に格納されている
値、すなわち（１）の乗算結果におけるＨの値をＯＰ２
Ｒ１１０とＴＭＰＲ１０４とへ同時に転送することを示
している。

【０１５１】（４）は、ＯＰ１Ｒ１０９とＯＰ２Ｒ１１
０とに格納されているそれぞれの値、すなわちＣの値と
Ｈの値との比較を判定回路１１５に行なわせると共に、
（１）の乗算結果が格納される乗算結果レジスタ１１４
におけるＬ（下位）部分をＲＲ１１１に転送することを
示している。

【０１５２】（５）は、（４）で判定回路１１５に行な
わせた判定結果に基づき、Ｃ＋Ｌを先に行なうべきであ
ると判定されたときには処理を（６）に分岐させ、Ｃ＋
Ｈを先に行なうべきであると判定されたときには処理を
（１０）に分岐させることを示している。

【０１５３】（６）は、ＲＲ１１１に格納されている
値、すなわち、（１）の乗算結果におけるＬの値をＯＰ
２Ｒ１１０へ転送することを示している。（７）は、Ｏ
Ｐ１Ｒ１０９とＯＰ２Ｒ１１０とに格納されているそれ
ぞれの値、すなわちＣの値とＬの値との加算を浮動小数
点加算器１１３に行なわせることを示している。なお、
浮動小数点加算器１１３での加算の結果は自動的にＲＲ
１１１へ転送されて格納される。

【０１５４】（８）は、ＲＲ１１１に格納されている
値、すなわちＣの値とＬの値との加算結果をＯＰ１Ｒ１
０９に転送すると共に、ＴＭＰＲ１０４に格納されてい
る値、すなわちＨの値をＯＰ２Ｒ１１０に転送すること
を示している。

【０１５５】（９）は、ＯＰ１Ｒ１０９とＯＰ２Ｒ１１
０とに格納されているそれぞれの値、すなわちＣ＋Ｌの
加算結果とＨの値との加算を浮動小数点加算器１１３に
行なわせることを示している。この後にＲＲ１１１に格
納される値がＡ×Ｂ＋Ｃの積和演算の結果の値である。

【０１５６】（１０）は、ＯＰ１Ｒ１０９とＯＰ２Ｒ１
１０とに格納されているそれぞれの値、すなわちＣの値
とＨの値との加算を浮動小数点加算器１１３に行なわせ
ると共に、ＲＲ１１１に格納されている値、すなわち
（４）でＲＲへ転送されていたＬの値をＯＰ２Ｒ１１０
へ転送することを示している。

【０１５７】（１１）は、ＲＲ１１１に格納されている
値、すなわち（１０）の加算結果であるＣ＋Ｈの値をＯ
Ｐ１Ｒ１０９へ転送することを示している。（１２）
は、ＯＰ１Ｒ１０９とＯＰ２Ｒ１１０とに格納されてい
るそれぞれの値、すなわちＣ＋Ｈの加算結果とＬの値と
の加算を浮動小数点加算器１１３に行なわせることを示
している。この後にＲＲ１１１に格納される値がＡ×Ｂ
＋Ｃの積和演算の結果の値である。

【０１５８】図１３に示す制御プログラムは上述した命
令内容を示しており、図５に示す演算装置がこの制御プ
ログラムに記述されている命令に従って動作することに
よって、精度の維持されたＡ×Ｂ＋Ｃの積和演算が行な
われる。

【０１５９】（付記１）浮動小数点数をビット列で表現
する浮動小数点数データの乗算及び加算を行なうことで
積和演算を実行する積和演算装置であって、前記浮動小
数点数データの乗算を行なう乗算手段と、前記浮動小数
点数データの加算を行なう加算手段と、前記加算手段で
行なわれた加算の結果として得られる浮動小数点数デー
タに丸めの処理を施す丸め手段と、前記浮動小数点数デ
ータである第一のデータと第二のデータとの積へ該浮動
小数点数データである第三のデータを加算する積和演算
の結果が格納される結果格納手段と、前記第一のデータ
と前記第二のデータとの乗算の結果である乗算結果デー
タを前記乗算手段に算出させる乗算制御手段と、前記乗
算結果データにおける仮数部を表現するビット列を該仮
数部における上位の桁を表現するものと該仮数部におけ
る下位の桁を表現するものとの２つに分割したうちの該
下位の桁を表現するビット列を仮数部とする下位乗算結
果データに、前記第三のデータを加算して得られる第一
加算結果データを前記加算手段に算出させる第一加算制
御手段と、前記第一加算結果データに前記上位の桁を表
現するビット列を仮数部とする上位乗算結果データを加
算して得られる第二加算結果データを前記加算手段に算
出させる第二加算制御手段と、を有し、前記結果格納手
段には、前記第二加算結果データに対する丸めの処理が
前記丸め手段によって施されて得られる浮動小数点デー
タである第一の積和演算結果データが格納される、こと
を特徴とする積和演算装置。（付記２）前記浮動小数点数データの表現形式は、ＩＥ
ＥＥ（The Institute ofElectrical and Electronics E
ngineers, Inc. ）の２進浮動小数点算術演算について
の規格であるＩＥＥＥ−７５４規格に準拠していること
を特徴とする付記１に記載の積和演算装置。（付記３）前記上位乗算結果データに前記第三のデータ
を加算して得られる第三加算結果データを前記加算手段
に算出させる第三加算制御手段と、前記第三加算結果デ
ータに前記下位乗算結果データを加算して得られる第四
加算結果データを前記加算手段に算出させる第四加算制
御手段と、前記上位乗算結果データと前記第三のデータ
との比較を行なう比較手段と、を更に有し、前記結果格
納手段には、前記比較手段による前記比較の結果に基づ
き、前記第一の積和演算結果データの代わりに、前記第
四加算結果データに対する丸めの処理が前記丸め手段に
よって施されて得られる浮動小数点データである第二の
積和演算結果データが格納される、ことを特徴とする付
記１に記載の積和演算装置。（付記４）前記比較手段による比較の結果が前記上位乗
算結果データと前記第三のデータとの符号が一致してい
ることを示しているときには、前記結果格納手段には前
記第一の積和演算結果データが格納されることを特徴と
する付記３に記載の積和演算装置。（付記５）前記比較手段による比較の結果が前記上位乗
算結果データと前記第三のデータとの符号が異なってい
ることを示しているときには、該比較の結果が、該上位
乗算結果データで表現されている指数部の値と該第三の
データとの指数部の値とが一致していることを示してい
る場合に前記第二の積和演算結果データが格納されるこ
とを特徴とする付記３に記載の積和演算装置。（付記６）前記比較手段による比較の結果が前記上位乗
算結果データと前記第三のデータとの符号が異なってい
ることを示しているときには、該上位乗算結果データで
表現されている指数部の値と該第三のデータとの指数部
の値との差が１であって且つ該乗算結果データと該第三
のデータとでそれぞれ表現されている指数部の値のうち
大きい方のものについての仮数部を表現しているビット
列のうちの最上位のビットが０である場合には前記第二
の積和演算結果データが格納されることを特徴とする付
記３に記載の積和演算装置。（付記７）前記比較手段による比較の結果が前記上位乗
算結果データと前記第三のデータとの符号が異なってい
ることを示しているときには、該比較の結果が、該上位
乗算結果データで表現されている指数部の値と該第三の
データとの指数部の値とが一致していることを示してい
る場合、若しくは、該上位乗算結果データで表現されて
いる指数部の値と該第三のデータとの指数部の値との差
が１であって且つ該乗算結果データと該第三のデータと
でそれぞれ表現されている指数部の値のうち大きい方の
ものについての仮数部を表現しているビット列のうちの
最上位のビットが０である場合には前記第二の積和演算
結果データが格納され、その他の場合には前記第一の積
和演算結果データが格納されることを特徴とする付記３
に記載の積和演算装置。（付記８）前記乗算手段による乗算の結果若しくは前記
加算手段による加算の結果を示す浮動小数点数データに
おいて指数部の表現のために割り当てられているビット
数を、該乗算若しくは該加算においてオーバーフロー又
はアンダーフローが生じたことを示す情報に基づいて拡
張する変換を行なう指数部変換手段を更に有し、前記加
算手段で行なわれる加算の対象が前記乗算手段による乗
算の結果若しくは該加算手段自身が以前に行なった加算
の結果を示すデータであるとき、該加算手段は、前記指
数部変換手段による変換が行なわれた後の値が該データ
における指数部の値であるものとして該データの加算を
行なう、ことを特徴とする付記１に記載の積和演算装
置。（付記９）前記加算手段は、該加算手段で行なわれた加
算の結果として得られる浮動小数点数データに前記丸め
手段が丸めの処理を施すための基とする情報である丸め
処理情報を該加算の結果と併せて出力し、前記丸め手段
は、前記第二加算結果データに対して前記丸めの処理を
施すときには、前記加算手段が前記第一加算結果データ
の算出を行なったときに出力された第一の丸め処理情
報、及び該加算手段が該第二加算結果データの算出を行
なったときに出力された第二の丸め処理情報に基づいて
該丸めの処理を施す、ことを特徴とする付記１に記載の
積和演算装置。（付記１０）前記丸め処理情報は、前記加算手段による
加算の対象とする２つの浮動小数点数データのうちのい
ずれかの仮数部の値に対し、仮数部の値の加算のために
施される桁揃えによって切り捨てられたビット列のうち
の最上位のビットであるガードビット、該最上位のビッ
トの下の桁である第二位のビットであるラウンドビッ
ト、及び該第二位のビットの下の桁以降の全てのビット
の論理和を示すビットであるスティッキービットとを有
し、前記丸め手段は、前記第二加算結果データに対して
前記丸めの処理を施すときには、前記第一の丸め情報に
おけるガードビットと前記第二の丸め情報におけるガー
ドビットとの論理和、該第一の丸め情報におけるラウン
ドビットと該第二の丸め情報におけるラウンドビットと
の論理和、及び該第一の丸め情報におけるガードビット
とラウンドビットとスティッキービットと該第二の丸め
情報におけるスティッキービットとの論理和、に基づい
て該丸めの処理を施す、ことを特徴とする付記９に記載
の積和演算装置。（付記１１）浮動小数点数をビット列で表現する浮動小
数点数データである第一のデータと第二のデータとの積
へ該浮動小数点数データである第三のデータを加算する
積和演算を実行する積和演算方法であって、浮動小数点
数データの乗算を行なう乗算器に前記第一のデータと前
記第二のデータとの乗算を行なわせ、前記乗算の結果で
ある乗算結果データにおける仮数部を表現するビット列
を該仮数部における上位の桁を表現するものと該仮数部
における下位の桁を表現するものとの２つに分割したう
ちの該下位の桁を表現するビット列を仮数部とする下位
乗算結果データに前記第三のデータを加算する演算を浮
動小数点数データの加算を行なう加算器に行なわせ、前
記加算の結果である第一加算結果データに前記上位の桁
を表現するビット列を仮数部とする上位乗算結果データ
を加算して得られる第二加算結果データを前記加算器に
算出させ、前記第二加算結果データに対して丸めの処理
を施して得られたデータを該積和演算の結果とする、こ
とを特徴とする積和演算方法。

【０１６０】

【発明の効果】以上詳細に説明したように、本発明は、
浮動小数点数をビット列で表現する浮動小数点数データ
である第一のデータと第二のデータとの積へ該浮動小数
点数データである第三のデータを加算する積和演算を実
行するために、第一のデータと第二のデータとの乗算の
結果である乗算結果データにおける仮数部を表現するビ
ット列を該仮数部における上位の桁を表現するものと該
仮数部における下位の桁を表現するものとの２つに分割
し、そのうちの該下位の桁を表現するビット列を仮数部
とする下位乗算結果データと第三のデータとの加算を先
に行ない、該加算の結果と該上位の桁を表現するビット
列を仮数部とする上位乗算結果データとの加算を後に行
なうようにし、その後の加算の結果に対して丸めの処理
を施して得られたデータを該積和演算の結果とする。

【０１６１】こうすることにより、乗算結果をそのまま
のビット幅で加算器に入力する構成を採る場合に比べて
加算器の回路規模が小さくなり、乗算器から加算器へデ
ータを転送するバスのビット幅も少なくなるので、回路
規模の増大が抑制される。

【０１６２】また、乗算結果の仮数部における上位の桁
を仮数部とするデータと第三のデータとの加算を先に行
なうとその加算の途中で行なわれる仮数部の桁揃えのた
めに消失してしまう可能性のある第三のデータの下位部
分が消失することなく、十分な演算精度を有することが
できる。

【０１６３】以上のように、本発明によれば、浮動小数
点数積和演算について十分な演算精度を有する演算装置
を少ない回路規模の増加で実現することが可能となる効
果を奏する。

【図面の簡単な説明】

【図１】指数値の変換を説明する図である。

【図２】乗算結果の値における仮数値の分割を説明する
図である。

【図３】Ｇ、Ｒ、Ｋの各ビットを説明する図である。

【図４】Ｐの指数値がＨの指数値よりも大きい場合にお
けるＣ、Ｈ、Ｌの関係を示す図である。

【図５】本発明を実施する演算装置の構成を示す図であ
る。

【図６】図５における浮動小数点乗算器の詳細構成を示
す図である。

【図７】図５における浮動小数点乗算器の別の例を示す
図である。

【図８】図５における判定回路に設けられている回路の
構成を示す図である。

【図９】図５における浮動小数点加算器の詳細構成を示
す図である。

【図１０】図９における指数部変換回路の詳細構成を示
す図である。

【図１１】図９における指数部補正回路の詳細構成を示
す図である。

【図１２】図９におけるＧＲＫ演算回路の詳細構成を示
す図である。

【図１３】図５に示す演算装置に積和演算を行なわせる
ための制御プログラムの例を示す図である。

【図１４】ＩＥＥＥ規格における浮動小数点数値の表現
形式を示す図である。

【図１５】従来の積和演算器の構成例を示す図である。

【図１６】丸め処理の例を説明する図である。

【符号の説明】

１０１、１０２、１０６、１０７、７０１、７０２、７０３ラッチレジスタ１０３、１０８、４０９、４１５、４１６、４１７、７
０８、１００９セレクタ１０４テンポラリレジスタ１０５レジスタ制御回路１０９ＯＰ１レジスタ１１０ＯＰ２レジスタ１１１リザルトレジスタ１１２浮動小数点乗算器１１３浮動小数点加算器１１４乗算結果レジスタ１１５判定回路１１６動作制御部２０１指数部演算部２０２仮数部演算部２０３、３０４、３０７、５０７、６０１、６０４、６
０５加算器２０４符号レジスタ２０５上位データ用オーバーフローレジスタ２０６上位データ用アンダーフローレジスタ２０７上位データ用指数値レジスタ２０８下位データ用オーバーフローレジスタ２０９下位データ用アンダーフローレジスタ２１０下位データ用指数値レジスタ２１１仮数部乗算結果レジスタ２１２丸め演算回路２１３、３０１、３０２、３０５、３０８ Exclusive-
ＯＲ２１４仮数部正規化回路２１５指数部減算器２１６下位データ正規化部３０３、３０６、３０９ＮＯＲ３１０、５０６、６０９、７０４、７０５、７０６、７
０７ＯＲ３１１、５０３、５０４、５０５、６０６、６０７、６
０８ＡＮＤ４０１、４０２指数部変換部４０３指数部比較部４０４、１００４仮数部選択回路４０５、１００５アライン回路４０６、１００６絶対値加算回路４０７先行０カウンタ４０８正規化処理部４１０減算器４１１指数部補正回路４１２ＧＲＫ演算回路４１３、１００８丸め回路４１４カウンタ５０１、５０２、６０２、６０３ＮＯＴ１００１加算回路１００２仮数部乗算回路１００３減算回路１００７正規化回路１０１０指数部補正部

Claims

【特許請求の範囲】

【請求項１】浮動小数点数をビット列で表現する浮動
小数点数データの乗算及び加算を行なうことで積和演算
を実行する積和演算装置であって、前記浮動小数点数データの乗算を行なう乗算手段と、前記浮動小数点数データの加算を行なう加算手段と、前記加算手段で行なわれた加算の結果として得られる浮
動小数点数データに丸めの処理を施す丸め手段と、前記浮動小数点数データである第一のデータと第二のデ
ータとの積へ該浮動小数点数データである第三のデータ
を加算する積和演算の結果が格納される結果格納手段
と、前記第一のデータと前記第二のデータとの乗算の結果で
ある乗算結果データを前記乗算手段に算出させる乗算制
御手段と、前記乗算結果データにおける仮数部を表現するビット列
を該仮数部における上位の桁を表現するものと該仮数部
における下位の桁を表現するものとの２つに分割したう
ちの該下位の桁を表現するビット列を仮数部とする下位
乗算結果データに、前記第三のデータを加算して得られ
る第一加算結果データを前記加算手段に算出させる第一
加算制御手段と、前記第一加算結果データに前記上位の桁を表現するビッ
ト列を仮数部とする上位乗算結果データを加算して得ら
れる第二加算結果データを前記加算手段に算出させる第
二加算制御手段と、を有し、前記結果格納手段には、前記第二加算結果データに対す
る丸めの処理が前記丸め手段によって施されて得られる
浮動小数点データである第一の積和演算結果データが格
納される、ことを特徴とする積和演算装置。
【請求項２】前記上位乗算結果データに前記第三のデ
ータを加算して得られる第三加算結果データを前記加算
手段に算出させる第三加算制御手段と、前記第三加算結果データに前記下位乗算結果データを加
算して得られる第四加算結果データを前記加算手段に算
出させる第四加算制御手段と、前記上位乗算結果データと前記第三のデータとの比較を
行なう比較手段と、を更に有し、前記結果格納手段には、前記比較手段による前記比較の
結果に基づき、前記第一の積和演算結果データの代わり
に、前記第四加算結果データに対する丸めの処理が前記
丸め手段によって施されて得られる浮動小数点データで
ある第二の積和演算結果データが格納される、ことを特徴とする請求項１に記載の積和演算装置。
【請求項３】前記乗算手段による乗算の結果若しくは
前記加算手段による加算の結果を示す浮動小数点数デー
タにおいて指数部の表現のために割り当てられているビ
ット数を、該乗算若しくは該加算においてオーバーフロ
ー又はアンダーフローが生じたことを示す情報に基づい
て拡張する変換を行なう指数部変換手段を更に有し、前記加算手段で行なわれる加算の対象が前記乗算手段に
よる乗算の結果若しくは該加算手段自身が以前に行なっ
た加算の結果を示すデータであるとき、該加算手段は、
前記指数部変換手段による変換が行なわれた後の値が該
データにおける指数部の値であるものとして該データの
加算を行なう、ことを特徴とする請求項１に記載の積和演算装置。
【請求項４】前記加算手段は、該加算手段で行なわれ
た加算の結果として得られる浮動小数点数データに前記
丸め手段が丸めの処理を施すための基とする情報である
丸め処理情報を該加算の結果と併せて出力し、前記丸め手段は、前記第二加算結果データに対して前記
丸めの処理を施すときには、前記加算手段が前記第一加
算結果データの算出を行なったときに出力された第一の
丸め処理情報、及び該加算手段が該第二加算結果データ
の算出を行なったときに出力された第二の丸め処理情報
に基づいて該丸めの処理を施す、ことを特徴とする請求項１に記載の積和演算装置。
【請求項５】浮動小数点数をビット列で表現する浮動
小数点数データである第一のデータと第二のデータとの
積へ該浮動小数点数データである第三のデータを加算す
る積和演算を実行する積和演算方法であって、浮動小数点数データの乗算を行なう乗算器に前記第一の
データと前記第二のデータとの乗算を行なわせ、前記乗算の結果である乗算結果データにおける仮数部を
表現するビット列を該仮数部における上位の桁を表現す
るものと該仮数部における下位の桁を表現するものとの
２つに分割したうちの該下位の桁を表現するビット列を
仮数部とする下位乗算結果データに前記第三のデータを
加算する演算を浮動小数点数データの加算を行なう加算
器に行なわせ、前記加算の結果である第一加算結果データに前記上位の
桁を表現するビット列を仮数部とする上位乗算結果デー
タを加算して得られる第二加算結果データを前記加算器
に算出させ、前記第二加算結果データに対して丸めの処理を施して得
られたデータを該積和演算の結果とする、ことを特徴とする積和演算方法。