JP2003189636A - Step-up and -down converter and system interconnection inverter - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a system interconnection inverter with a step-up and -down converter capable of step-up and -down operation under simple control. <P>SOLUTION: A converter 13 for converting a DC voltage to a pulsating flow, an inverter 15 for converting the pulsating flow from the converter to AC, and a control circuit 16 for controlling the operation of the converter 13, are provided. The converter 13 is composed of first and second transistors connected in series with a DC power supply, third and fourth transistors connected with input terminals in series, and a reactor L1 connected between the node of the first and second transistors and the node of the third and fourth transistors. In the control circuit 16, a step-down signal wave and a pulsating flow are compared for subjecting the first and second transistors to PWM drive, and a step-up signal and the pulsating flow are compared for subjecting the third and fourth transistors to PWM drive. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、昇降圧コンバータ
及びこれを用いた系統連系インバータに関し、さらに詳
細には、簡単な制御によって昇圧動作と降圧動作を行う
ことができる昇降圧コンバータ及びこれを用いた系統連
系インバータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buck-boost converter and a system interconnection inverter using the buck-boost converter, and more particularly to a buck-boost converter capable of performing a boosting operation and a bucking operation by simple control and the buck-boost converter. Regarding the grid-connected inverter used.

【０００２】[0002]

【従来の技術】従来より、太陽電池や燃料電池などの直
流電源より供給される直流電力を系統に連系して交流電
力に変換する回路として、系統連系インバータが知られ
ている。系統連系インバータの例としては、特開２００
０−１５２６５１号公報に記載されている。2. Description of the Related Art Conventionally, a system interconnection inverter has been known as a circuit for converting DC power supplied from a DC power source such as a solar cell or a fuel cell into AC power by converting it to AC power. As an example of a grid interconnection inverter, Japanese Patent Laid-Open No.
No. 0-152651.

【０００３】図１２は、同公報に記載された従来の系統
連系インバータの回路図である。FIG. 12 is a circuit diagram of a conventional grid interconnection inverter described in the publication.

【０００４】図１２に示されるように、同公報に記載さ
れた従来の系統連系インバータは、入力電源１より供給
される直流電圧を昇圧するとともに波形成形を行う昇圧
コンバータ２と、昇圧コンバータからの出力を平滑する
中間段コンデンサ３と、出力電流Ｉｏを正弦波に波形成
形するインバータ４と、出力電圧を平滑するフィルタ５
と、昇圧コンバータ２及びインバータ４の動作を制御す
る制御回路６とを備えており、制御回路６は、入力電源
１の電圧が系統電圧よりも低い状態においては、昇圧コ
ンバータ２を高周波でスイッチングさせるとともにイン
バータ４を系統電圧の極性に応じて低周波でスイッチン
グさせ、入力電源１の電圧が系統電圧よりも高い状態に
おいては、昇圧コンバータ２のスイッチングを停止させ
るとともにインバータ４を高周波でスイッチングさせて
いる。As shown in FIG. 12, the conventional system interconnection inverter described in the publication includes a boost converter 2 that boosts a DC voltage supplied from an input power source 1 and performs waveform shaping, and a boost converter. Intermediate stage capacitor 3 for smoothing the output of, the inverter 4 for shaping the output current Io into a sine wave, and the filter 5 for smoothing the output voltage.
And a control circuit 6 for controlling the operations of the boost converter 2 and the inverter 4. The control circuit 6 switches the boost converter 2 at a high frequency when the voltage of the input power supply 1 is lower than the system voltage. At the same time, the inverter 4 is switched at a low frequency according to the polarity of the system voltage, and when the voltage of the input power supply 1 is higher than the system voltage, the switching of the boost converter 2 is stopped and the inverter 4 is switched at a high frequency. .

【０００５】これによって、入力電源１の電圧が系統電
圧よりも低い状態においては、昇圧コンバータ２によっ
て昇圧及び波形成形が行われるとともに、入力電源１の
電圧が系統電圧よりも高い状態においては、インバータ
４によって波形成形が行われることになる。Thus, when the voltage of the input power supply 1 is lower than the system voltage, the boost converter 2 performs boosting and waveform shaping, and when the voltage of the input power supply 1 is higher than the system voltage, the inverter is used. Waveform shaping is performed according to 4.

【０００６】図１２に示される従来の系統連系インバー
タにおいては、昇圧コンバータ２の出力は直流であり、
その電圧を十分に安定させる必要があることから、中間
段コンデンサ３には非常に大きな容量（約５０００μ
Ｆ）が要求される。このため、かかる中間段コンデンサ
３としては電解コンデンサが一般的に用いられる。In the conventional system interconnection inverter shown in FIG. 12, the output of the boost converter 2 is direct current,
Since it is necessary to stabilize the voltage sufficiently, the intermediate stage capacitor 3 has a very large capacitance (about 5000 μ).
F) is required. Therefore, an electrolytic capacitor is generally used as the intermediate stage capacitor 3.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、一般に
電解コンデンサは大型であり、しかも他のコンデンサと
比べて寿命が短いことから、このような部品を用いると
系統連系インバータ全体が大型化するばかりでなく、信
頼性が低下するという問題が生じる。ここで、電解コン
デンサの寿命を長くし信頼性を高めるためには、複数の
電解コンデンサを並列に用いることが有効であるが、こ
の場合、さらなる大型化をもたらしてしまう。However, since electrolytic capacitors are generally large in size and have a shorter life than other capacitors, the use of such components not only increases the size of the entire grid interconnection inverter. However, there is a problem that reliability is lowered. Here, it is effective to use a plurality of electrolytic capacitors in parallel in order to prolong the life of the electrolytic capacitors and improve the reliability, but in this case, the size is further increased.

【０００８】さらに、上述した従来の系統連系インバー
タにおいては、入力電源１の電圧が系統電圧よりも低い
状態における動作（昇圧動作）と、入力電源１の電圧が
系統電圧よりも高い状態における動作（降圧動作）とが
大きく異なるため、制御が複雑であるとともに、動作の
切り替わりにおける出力波形に乱れが生じやすいという
問題があった。Further, in the above-mentioned conventional grid-connected inverter, the operation when the voltage of the input power source 1 is lower than the system voltage (step-up operation) and the operation when the voltage of the input power source 1 is higher than the system voltage. (Step-down operation) is very different from that of the control method, and there is a problem that the control is complicated and the output waveform is easily disturbed when the operation is switched.

【０００９】したがって、本発明の目的は、簡単な制御
によって昇圧動作と降圧動作を行うことができる昇降圧
コンバータ及びこれを用いた系統連系インバータを提供
することである。Therefore, an object of the present invention is to provide a step-up / down converter capable of performing step-up operation and step-down operation by simple control and a grid interconnection inverter using the same.

【００１０】また、本発明の他の目的は、昇圧動作と降
圧動作の切り替わりをスムーズに行うことができる昇降
圧コンバータ及びこれを用いた系統連系インバータを提
供することである。Another object of the present invention is to provide a step-up / down converter capable of smoothly switching between step-up operation and step-down operation, and a grid interconnection inverter using the same.

【００１１】また、本発明のさらに他の目的は、中間段
コンデンサとして電解コンデンサを用いる必要のない系
統連系インバータを提供することである。Still another object of the present invention is to provide a grid interconnection inverter which does not need to use an electrolytic capacitor as an intermediate stage capacitor.

【００１２】[0012]

【課題を解決するための手段】本発明のかかる目的は、
直流電源からの電力を交流負荷及び系統の少なくとも一
方に供給する系統連系インバータであって、前記直流電
源より供給される直流電圧を脈流に変換するコンバータ
と、前記コンバータから供給される前記脈流を交流に変
換するインバータと、少なくとも前記コンバータの動作
を制御する制御回路とを備え、前記コンバータが、前記
直流電源に直列に接続される第１及び第２のトランジス
タと、前記インバータの入力端間に直列に接続された第
３及び第４のトランジスタと、前記第１及び第２のトラ
ンジスタの節点と前記第３及び第４のトランジスタの節
点との間に接続されたリアクトルとを備え、前記制御回
路は、降圧用信号波と搬送波とを比較することによって
前記第１及び第２のトランジスタからなるアームをＰＷ
Ｍ駆動し、昇圧用信号波と前記搬送波とを比較すること
によって前記第３及び第４のトランジスタからなるアー
ムをＰＷＭ駆動することを特徴とする系統連系インバー
タによって達成される。The object of the present invention is to:
A system interconnection inverter that supplies electric power from a DC power source to at least one of an AC load and a system, a converter that converts a DC voltage supplied from the DC power source into a pulsating flow, and the pulse supplied from the converter. An inverter that converts a flow into an alternating current; and a control circuit that controls the operation of at least the converter, the converter including first and second transistors connected in series to the DC power supply, and an input terminal of the inverter. A third and a fourth transistor connected in series between and a reactor connected between the node of the first and the second transistor and the node of the third and the fourth transistor; The control circuit compares the step-down signal wave with the carrier wave to PW the arm composed of the first and second transistors.
This is achieved by a system interconnection inverter characterized by performing M driving and comparing the boosting signal wave with the carrier wave to PWM drive the arm formed of the third and fourth transistors.

【００１３】本発明によれば、搬送波と降圧用信号波及
び昇圧用信号波とを比較することによりコンバータを構
成する第１乃至第４のトランジスタを制御していること
から制御が容易であり、さらに、昇圧動作と降圧動作の
切り替わりをスムーズに行うことができる。According to the present invention, the control is easy because the first to fourth transistors forming the converter are controlled by comparing the carrier wave with the step-down signal wave and the step-up signal wave. Furthermore, it is possible to smoothly switch between the step-up operation and the step-down operation.

【００１４】本発明の好ましい実施態様においては、前
記コンバータと前記インバータとの間に設けられた中間
コンデンサをさらに備え、前記中間コンデンサがフィル
ムコンデンサからなる。In a preferred embodiment of the present invention, an intermediate capacitor provided between the converter and the inverter is further provided, and the intermediate capacitor is a film capacitor.

【００１５】本発明の好ましい実施態様によれば、中間
コンデンサに要求される容量値が小さいことから、装置
全体のサイズを小型化することが可能となるとともに、
装置全体の信頼性を高めることが可能となる。According to the preferred embodiment of the present invention, since the capacitance value required for the intermediate capacitor is small, it is possible to reduce the size of the entire device and
It is possible to improve the reliability of the entire device.

【００１６】本発明のさらに好ましい実施態様において
は、前記中間コンデンサの容量値が数μＦ〜数十μＦで
ある。[0016] In a further preferred aspect of the present invention, the capacitance value of the intermediate capacitor is several µF to several tens µF.

【００１７】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記降圧用信号波の生成に用いる
降圧用テーブルと、前記昇圧用信号波の生成に用いる昇
圧用テーブルとを有する。In a further preferred aspect of the present invention, the control circuit has a step-down table used for generating the step-down signal wave and a step-up table used for generating the step-up signal wave.

【００１８】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記降圧用テーブルより生成され
る第１の原信号を前記直流電圧に基づいて補正すること
により前記降圧用信号波を生成する第１の補正手段と、
前記昇圧用テーブルより生成される第２の原信号を前記
直流電圧に基づいて補正することにより前記昇圧用信号
波を生成する第２の補正手段とをさらに有する。In a further preferred aspect of the present invention, the control circuit generates the step-down signal wave by correcting the first original signal generated from the step-down table based on the DC voltage. First correction means,
It further comprises a second correction means for generating the boosting signal wave by correcting the second original signal generated from the boosting table based on the DC voltage.

【００１９】本発明のさらに好ましい実施態様において
は、前記第１の補正手段は、前記直流電圧が基準値より
も高い場合には前記第１の原信号を収縮し、前記直流電
圧が基準値よりも低い場合には前記第１の原信号を伸張
することにより前記降圧用信号波を生成する。In a further preferred aspect of the present invention, the first correcting means contracts the first original signal when the DC voltage is higher than a reference value, and the DC voltage is lower than the reference value. If is lower than the above, the step-down signal wave is generated by expanding the first original signal.

【００２０】本発明のさらに好ましい実施態様において
は、前記第２の補正手段は、前記直流電圧が基準値より
も高い場合には前記第２の原信号の直流レベルを上昇さ
せ、前記直流電圧が基準値よりも低い場合には前記第２
の原信号の直流レベルを低下させることにより前記昇圧
用信号波を生成する。In a further preferred aspect of the present invention, the second correcting means increases the DC level of the second original signal when the DC voltage is higher than a reference value, and the DC voltage is increased. If it is lower than the reference value, the second
The boosting signal wave is generated by lowering the DC level of the original signal.

【００２１】本発明のさらに好ましい実施態様において
は、前記第１及び第２の補正手段は、前記降圧用信号波
のレベルが前記搬送波のピーク電圧に達するタイミング
と、前記昇圧用信号波のレベルが前記搬送波のピーク電
圧に達するタイミングとを実質的に一致させる。[0021] In a further preferred aspect of the present invention, the first and second correcting means include a timing at which the level of the step-down signal wave reaches the peak voltage of the carrier wave and a level of the step-up signal wave. The timing of reaching the peak voltage of the carrier wave is substantially matched.

【００２２】本発明の前記目的はまた、入力端間に供給
される直流電圧を脈流に変換する昇降圧コンバータであ
って、前記入力端間に直列に接続された第１及び第２の
トランジスタと、出力端間に直列に接続された第３及び
第４のトランジスタと、前記第１及び第２のトランジス
タの節点と前記第３及び第４のトランジスタの節点との
間に接続されたリアクトルと、降圧用信号波と搬送波と
を比較することによって前記第１及び第２のトランジス
タからなるアームをＰＷＭ駆動し、昇圧用信号波と前記
搬送波とを比較することによって前記第３及び第４のト
ランジスタからなるアームをＰＷＭ駆動する制御回路と
を備える昇降圧コンバータによって達成される。The above object of the present invention is also a step-up / down converter for converting a DC voltage supplied between the input terminals into a pulsating current, wherein first and second transistors connected in series between the input terminals. A third and a fourth transistor connected in series between the output terminals, and a reactor connected between the node of the first and the second transistor and the node of the third and the fourth transistor. PWM driving the arm composed of the first and second transistors by comparing the step-down signal wave with the carrier wave, and comparing the step-up signal wave with the carrier wave with the third and fourth transistors And a control circuit that PWM-drives the arm consisting of

【００２３】本発明によれば、搬送波と降圧用信号波及
び昇圧用信号波とを比較することによりコンバータを構
成する第１乃至第４のトランジスタを制御していること
から制御が容易であり、さらに、昇圧動作と降圧動作の
切り替わりをスムーズに行うことができる。According to the present invention, the control is easy because the first to fourth transistors forming the converter are controlled by comparing the carrier wave with the step-down signal wave and the step-up signal wave. Furthermore, it is possible to smoothly switch between the step-up operation and the step-down operation.

【００２４】本発明の好ましい実施態様においては、前
記制御回路が、前記降圧用信号波の生成に用いる降圧用
テーブルと、前記昇圧用信号波の生成に用いる昇圧用テ
ーブルとを有する。In a preferred aspect of the present invention, the control circuit has a step-down table used for generating the step-down signal wave and a step-up table used for generating the step-up signal wave.

【００２５】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記降圧用テーブルより生成され
る第１の原信号を前記直流電圧に基づいて補正すること
により前記降圧用信号波を生成する第１の補正手段と、
前記昇圧用テーブルより生成される第２の原信号を前記
直流電圧に基づいて補正することにより前記昇圧用信号
波を生成する第２の補正手段とをさらに有する。In a further preferred aspect of the present invention, the control circuit corrects the first original signal generated from the step-down table based on the DC voltage to generate the step-down signal wave. First correction means,
It further comprises a second correction means for generating the boosting signal wave by correcting the second original signal generated from the boosting table based on the DC voltage.

【００２６】[0026]

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。本
実施態様にかかる系統連系インバータは、直流電源より
供給される直流電力を系統に連系して交流電力に変換す
る回路であり、特に限定されないが、直流電源としては
太陽電池や燃料電池からの電源を用いることができる。DETAILED DESCRIPTION OF THE INVENTION Referring to the accompanying drawings,
A preferred embodiment of the present invention will be described in detail. The grid-connected inverter according to the present embodiment is a circuit that links DC power supplied from a DC power supply to a grid and converts the power into AC power, and is not particularly limited, but a DC power supply is a solar cell or a fuel cell. The power source can be used.

【００２７】図１は、本発明の好ましい実施態様にかか
る系統連系インバータ１０の回路図である。FIG. 1 is a circuit diagram of a grid interconnection inverter 10 according to a preferred embodiment of the present invention.

【００２８】図１に示されるように、本実施態様にかか
る系統連系インバータ１０は、直流電源１１からの直流
電力を受け、これを交流に変換して交流負荷１８及び系
統１９に供給する回路であり、直流電源１１の両端間に
接続され直流電源１１の電圧を昇圧又は降圧するととも
に波形成形を行う昇降圧コンバータ１３と、昇降圧コン
バータ１３の出力端間に接続された中間コンデンサ１４
と、昇降圧コンバータ１３の出力端間に接続され出力電
流Ｉｏが正弦波となるよう極性切り替えを行うインバー
タ１５と、インバータ１５の出力と交流負荷１８及び系
統１９との間に接続された平滑回路１７と、昇降圧コン
バータ１３及びインバータ１５の動作を制御する制御回
路１６とを備えており、平滑回路１７の出力は、交流負
荷１８及び系統１９に接続されている。As shown in FIG. 1, the grid interconnection inverter 10 according to the present embodiment is a circuit that receives DC power from a DC power supply 11, converts this to AC and supplies it to an AC load 18 and a grid 19. And a step-up / down converter 13 connected between both ends of the DC power supply 11 for stepping up or down the voltage of the DC power supply 11 and performing waveform shaping, and an intermediate capacitor 14 connected between the output ends of the step-up / step-down converter 13.
And an inverter 15 connected between the output terminals of the step-up / down converter 13 to switch the polarity so that the output current Io becomes a sine wave, and a smoothing circuit connected between the output of the inverter 15 and the AC load 18 and the grid 19. 17 and a control circuit 16 for controlling the operations of the step-up / down converter 13 and the inverter 15. The output of the smoothing circuit 17 is connected to the AC load 18 and the grid 19.

【００２９】昇降圧コンバータ１３は、直列に接続され
た第１のトランジスタＱ１及び第２のトランジスタＱ２
からなる第１のアームと、直列に接続された第３のトラ
ンジスタＱ３及び第４のトランジスタＱ４からなる第２
のアームと、第１及び第２のトランジスタＱ１、Ｑ２の
節点と第３及び第４のトランジスタＱ３、Ｑ４の節点と
の間に接続されたエネルギー蓄積用のリアクトルＬ１
と、それぞれ第１〜第４のトランジスタＱ１〜Ｑ４に並
列に接続されたダイオードＤ１〜Ｄ４とを備える。図１
に示されるように、第１及び第２のトランジスタＱ１、
Ｑ２からなる第１のアームは、直流電源１１の両端間に
接続されている。また、第３及び第４のトランジスタＱ
３、Ｑ４からなる第２のアームは、昇降圧コンバータ１
３の出力端となる。The step-up / down converter 13 includes a first transistor Q1 and a second transistor Q2 connected in series.
And a second arm composed of a third transistor Q3 and a fourth transistor Q4 connected in series.
Energy storage reactor L1 connected between the first arm and the node of the first and second transistors Q1 and Q2 and the node of the third and fourth transistors Q3 and Q4.
And diodes D1 to D4 connected in parallel to the first to fourth transistors Q1 to Q4, respectively. Figure 1
, The first and second transistors Q1,
The first arm made up of Q2 is connected between both ends of the DC power supply 11. Also, the third and fourth transistors Q
The second arm composed of Q3 and Q4 is a buck-boost converter 1
3 output terminal.

【００３０】以下に詳述するが、昇降圧コンバータ１３
は、直流電源１１からの入力電圧Ｅｐｖが系統電源１９
の電圧Ｖｏの絶対値よりも低い場合には昇圧動作を行
い、直流電源１１からの入力電圧Ｅｐｖが系統電源１９
の電圧Ｖｏの絶対値よりも高い場合には降圧動作を行
う。The buck-boost converter 13 will be described in detail below.
Indicates that the input voltage Epv from the DC power supply 11 is the system power supply 19
When the voltage Vo is lower than the absolute value of the voltage Vo, the boosting operation is performed and the input voltage Epv from the DC power supply 11 is
When the voltage Vo is higher than the absolute value of the voltage Vo, the step-down operation is performed.

【００３１】中間コンデンサ１４は、昇降圧コンバータ
１３に含まれるリアクトルＬ１とともにフィルタを構成
する。その容量値としては、昇降圧コンバータ１３が昇
圧動作を行う際に発生するリップル電流を吸収するのに
十分な値が求められ、具体的には、インダクタンスが５
μＨ程度のリアクトルＬ１を用いた場合には、数μＦ〜
数十μＦ程度に設定すればよい。このため、中間コンデ
ンサ１４としては、特に限定されるものではないが、フ
ィルムコンデンサを用いることが好ましい。フィルムコ
ンデンサは電解コンデンサと比べてその寿命が非常に長
いため、本実施態様にかかる系統連系インバータ１０の
信頼性を損ねることはない。また、必要とする容量値が
比較的小さいため、系統連系インバータ１０の大型化が
防止される。The intermediate capacitor 14 constitutes a filter together with the reactor L1 included in the step-up / down converter 13. As the capacitance value, a value sufficient to absorb the ripple current generated when the buck-boost converter 13 performs the boost operation is required, and specifically, the inductance is 5
When the reactor L1 of about μH is used, several μF to
It may be set to about several tens of μF. Therefore, the intermediate capacitor 14 is not particularly limited, but a film capacitor is preferably used. Since the film capacitor has a very long life as compared with the electrolytic capacitor, the reliability of the grid interconnection inverter 10 according to the present embodiment is not impaired. Further, since the required capacitance value is relatively small, the grid interconnection inverter 10 is prevented from becoming large.

【００３２】インバータ１５は、いわゆるフルブリッジ
回路であり、直列に接続された第５のトランジスタＱ５
及び第６のトランジスタＱ６からなる第３のアームと、
直列に接続された第７のトランジスタＱ７及び第８のト
ランジスタＱ８からなる第４のアームと、それぞれ第５
〜第８のトランジスタＱ５〜Ｑ８に並列に接続されたダ
イオードＤ５〜Ｄ８とを備える。図１に示されるよう
に、第５及び第６のトランジスタＱ５、Ｑ６からなる第
３のアーム及び第７及び第８のトランジスタＱ７、Ｑ８
からなる第４のアームは、いずれも昇降圧コンバータ１
３の出力端間に接続されており、第５及び第６のトラン
ジスタＱ５、Ｑ６の節点と第７及び第８のトランジスタ
Ｑ７、Ｑ８の節点との間に平滑回路１７が接続される。The inverter 15 is a so-called full bridge circuit, which is a fifth transistor Q5 connected in series.
And a third arm composed of a sixth transistor Q6,
A fourth arm composed of a seventh transistor Q7 and an eighth transistor Q8 connected in series, and a fourth arm
~ Eighth transistors Q5 to Q8 and diodes D5 to D8 connected in parallel. As shown in FIG. 1, a third arm composed of fifth and sixth transistors Q5 and Q6 and seventh and eighth transistors Q7 and Q8.
Each of the fourth arms is composed of a buck-boost converter 1
The smoothing circuit 17 is connected between the output terminals of the third and third nodes, and between the nodes of the fifth and sixth transistors Q5 and Q6 and the nodes of the seventh and eighth transistors Q7 and Q8.

【００３３】平滑回路１７は、ノイズ除去用のリアクト
ルＬ２及びコンデンサＣＯからなる。The smoothing circuit 17 comprises a reactor L2 for removing noise and a capacitor CO.

【００３４】図２は、制御回路１６の構成を概略的に示
すブロック図である。FIG. 2 is a block diagram schematically showing the structure of the control circuit 16.

【００３５】図２に示されるように、制御回路１６は、
Ａ／Ｄコンバータ２０と、クロック信号生成器２１と、
除算器２２と、減算器２３と、降圧用テーブル２４と、
昇圧用テーブル２５と、乗算器４０と、Ｄ／Ａコンバー
タ２６と、絶対値生成器２７と、搬送波生成器２８と、
除算器２９と、Ｄ／Ａコンバータ３０と、コンパレータ
３１〜３３と、ドライバ３４、３６及び３８と、インバ
ータ３５、３７及び３９とを備える。As shown in FIG. 2, the control circuit 16 includes
An A / D converter 20, a clock signal generator 21,
A divider 22, a subtractor 23, a step-down table 24,
A boosting table 25, a multiplier 40, a D / A converter 26, an absolute value generator 27, a carrier wave generator 28,
A divider 29, a D / A converter 30, comparators 31 to 33, drivers 34, 36 and 38, and inverters 35, 37 and 39 are provided.

【００３６】Ａ／Ｄコンバータ２０は、直流電源１１か
らの入力電圧Ｅｐｖを受けてそのアナログ電圧値をデジ
タル値に変換する回路であり、その出力は除算器２２、
２９に供給される。The A / D converter 20 is a circuit for receiving the input voltage Epv from the DC power supply 11 and converting the analog voltage value into a digital value, the output of which is a divider 22,
29.

【００３７】クロック信号生成器２１は、系統電源１９
の周波数よりも十分に高い周波数を持つクロック信号Ｃ
ＬＫを生成する回路であり、かかるクロック信号ＣＬＫ
は降圧用テーブル２４及び昇圧用テーブル２５に供給さ
れる。特に限定されるものではないが、クロック信号Ｃ
ＬＫとしては、１６ＫＨｚ程度に設定することが好まし
い。The clock signal generator 21 has a system power supply 19
Clock signal C having a frequency sufficiently higher than the frequency of
This is a circuit for generating LK, and the clock signal CLK
Is supplied to the step-down table 24 and the step-up table 25. The clock signal C is not particularly limited.
LK is preferably set to about 16 KHz.

【００３８】除算器２２は、Ａ／Ｄコンバータ２０から
の出力を受け、これを直流電源１１の基準電圧Ｅｐｖｎ
で除算する回路であり、その出力は減算器２３に供給さ
れる。したがって、現在の入力電圧Ｅｐｖが基準電圧Ｅ
ｐｖｎと一致している場合に除算器２２の出力は「１」
となる。また、現在の入力電圧Ｅｐｖが基準電圧Ｅｐｖ
ｎよりも低い場合には除算器２２の出力は「１」未満と
なり、高い場合には「１」を越えることになる。The divider 22 receives the output from the A / D converter 20 and outputs it to the reference voltage Epvn of the DC power supply 11.
Is a circuit that divides by, and its output is supplied to the subtractor 23. Therefore, the current input voltage Epv is equal to the reference voltage E
When it matches with pvn, the output of the divider 22 is "1".
Becomes In addition, the current input voltage Epv is the reference voltage Epv
When it is lower than n, the output of the divider 22 is less than "1", and when it is higher than "1".

【００３９】減算器２３は、値「２」から除算器２２の
出力値を減算する回路であり、その出力は乗算器４０に
供給される。したがって、現在の入力電圧Ｅｐｖが基準
電圧Ｅｐｖｎと一致しているために除算器２２の出力が
「１」となっている場合には、減算器２３の出力も
「１」となる。また、現在の入力電圧Ｅｐｖが基準電圧
Ｅｐｖｎよりも低いために除算器２２の出力が「１」未
満となっている場合には、減算器２３の出力は「１」を
越えることになり、逆に、現在の入力電圧Ｅｐｖが基準
電圧Ｅｐｖｎよりも高いために除算器２２の出力が
「１」を越えている場合には、減算器２３の出力は
「１」未満となる。The subtractor 23 is a circuit for subtracting the output value of the divider 22 from the value "2", and its output is supplied to the multiplier 40. Therefore, when the output of the divider 22 is "1" because the current input voltage Epv matches the reference voltage Epvn, the output of the subtractor 23 is also "1". Further, when the output of the divider 22 is less than “1” because the current input voltage Epv is lower than the reference voltage Epvn, the output of the subtractor 23 exceeds “1” and vice versa. In addition, when the output of the divider 22 exceeds “1” because the current input voltage Epv is higher than the reference voltage Epvn, the output of the subtractor 23 becomes less than “1”.

【００４０】降圧用テーブル２４は、クロック信号生成
器２１より供給されるクロック信号ＣＬＫを受け、これ
に応答して降圧用信号波ＤＮの原信号ＤＮ’を連続的に
出力するテーブルであり、ＲＯＭ（リード・オンリ・メ
モリ）によって構成される。The step-down table 24 is a table for receiving the clock signal CLK supplied from the clock signal generator 21 and continuously outputting the original signal DN 'of the step-down signal wave DN in response to this. (Read-only memory).

【００４１】図３は、降圧用テーブル２４に格納されて
いる降圧用データをアナログ的に示す波形図であり、図
４は、降圧用テーブル２４より出力される降圧用信号波
ＤＮの原信号ＤＮ’をアナログ的に示す波形図である。FIG. 3 is a waveform diagram showing in analog form the step-down data stored in the step-down table 24, and FIG. 4 is an original signal DN of the step-down signal wave DN output from the step-down table 24. It is a waveform diagram which shows' in analog.

【００４２】図３に示されるように、降圧用テーブル２
４には、系統電源１９の波長λの半分に相当する降圧用
データが格納されており、これがクロック信号ＣＬＫに
応答して往復するように読み出される。その結果、図４
に示されるように、降圧用テーブル２４からは、系統電
源１９の波長λと実質的に一致する原信号ＤＮ’が生成
されることになる。ここで、図３及び図４に示す「０」
は、後述する搬送波生成器２８より生成される搬送波Ｓ
の下限値であり、「Ｐｅａｋ」は、搬送波Ｓの上限値で
ある。As shown in FIG. 3, the step-down table 2
Reference numeral 4 stores the step-down data corresponding to half the wavelength λ of the system power supply 19, which is read out in a reciprocating manner in response to the clock signal CLK. As a result,
As shown in, the step-down table 24 generates the original signal DN ′ that substantially matches the wavelength λ of the system power supply 19. Here, "0" shown in FIG. 3 and FIG.
Is a carrier wave S generated by a carrier wave generator 28 described later.
, And “Peak” is the upper limit of the carrier wave S.

【００４３】ここで、降圧用テーブル２４に格納されて
いる降圧用データは、入力電圧Ｅｐｖが基準電圧Ｅｐｖ
ｎと一致している場合に対応するデータである。したが
って、原信号ＤＮ’は、入力電圧Ｅｐｖが基準電圧Ｅｐ
ｖｎと一致していると仮定した場合に、これが系統電源
１９の電圧の絶対値と一致するタイミングにおいて、が
「Ｐｅａｋ」または「−Ｐｅａｋ」と一致することにな
る。尚、実際の入力電圧Ｅｐｖが基準電圧Ｅｐｖｎと異
なる場合には、後述するように、原信号ＤＮ’に対して
補正がなされる。In the step-down data stored in the step-down table 24, the input voltage Epv is the reference voltage Epv.
It is data corresponding to the case where it matches with n. Therefore, in the original signal DN ′, the input voltage Epv is equal to the reference voltage Ep.
Assuming that it matches vn, at the timing when this matches the absolute value of the voltage of the system power supply 19, will match “Peak” or “−Peak”. When the actual input voltage Epv is different from the reference voltage Epvn, the original signal DN 'is corrected as described later.

【００４４】昇圧用テーブル２５は、クロック信号生成
器２１より供給されるクロック信号ＣＬＫを受け、これ
に応答して昇圧用信号波ＵＰの原信号ＵＰ’を連続的に
出力するテーブルであり、降圧用テーブル２４と同様、
ＲＯＭ（リード・オンリ・メモリ）によって構成され
る。The boosting table 25 is a table for receiving the clock signal CLK supplied from the clock signal generator 21 and continuously outputting the original signal UP 'of the boosting signal wave UP in response to this. Like the table 24 for
It is composed of a ROM (Read Only Memory).

【００４５】図５は、昇圧用テーブル２５に格納されて
いる昇圧用データをアナログ的に示す波形図であり、図
６は、昇圧用テーブル２５より出力される昇圧用信号波
ＵＰの原信号ＵＰ’をアナログ的に示す波形図である。FIG. 5 is a waveform diagram showing the boosting data stored in the boosting table 25 in an analog manner, and FIG. 6 is an original signal UP of the boosting signal wave UP output from the boosting table 25. It is a waveform diagram which shows' in analog.

【００４６】図５に示されるように、昇圧用テーブル２
５には、系統電源１９の波長λの１／４に相当する昇圧
用データが格納されており、これがクロック信号ＣＬＫ
に応答して往復するように読み出される。その結果、図
６に示されるように、昇圧用テーブル２５からは、系統
電源１９の波長λと実質的に一致する原信号ＵＰ’が生
成されることになる。尚、昇圧用テーブル２５に格納さ
れている昇圧用データは、降圧用テーブル２４と同様、
入力電圧Ｅｐｖが基準電圧Ｅｐｖｎと一致している場合
に対応するデータであり、実際の入力電圧Ｅｐｖが基準
電圧Ｅｐｖｎと異なる場合には、後述するように、原信
号ＵＰ’に対して補正がなされる。As shown in FIG. 5, the boosting table 2
5, boosting data corresponding to ¼ of the wavelength λ of the system power supply 19 is stored, and this is the clock signal CLK.
Is read in a round trip in response to. As a result, as shown in FIG. 6, the boosting table 25 generates the original signal UP ′ that substantially matches the wavelength λ of the system power supply 19. The boosting data stored in the boosting table 25 is the same as the boosting table 24.
This is data corresponding to the case where the input voltage Epv matches the reference voltage Epvn. When the actual input voltage Epv is different from the reference voltage Epvn, the original signal UP ′ is corrected as described later. It

【００４７】乗算器４０は、減算器２３からの出力と降
圧用テーブル２４からの出力ＤＮ’とを乗じる回路であ
り、その出力となる降圧用信号波ＤＮはＤ／Ａコンバー
タ２６に供給される。The multiplier 40 is a circuit that multiplies the output from the subtractor 23 and the output DN ′ from the step-down table 24, and the step-down signal wave DN that is the output is supplied to the D / A converter 26. .

【００４８】図７は、原信号ＤＮ’と降圧用信号波ＤＮ
との関係を示す図である。FIG. 7 shows the original signal DN 'and the step-down signal wave DN.
It is a figure which shows the relationship with.

【００４９】図７に示されるように、降圧用信号波ＤＮ
は、減算器２３からの出力に基づいて原信号ＤＮ’を伸
縮した波形となる。より具体的には、減算器２３からの
出力が「１」である場合（Ｅｐｖ＝Ｅｐｖｎ）には降圧
用信号波ＤＮは原信号ＤＮ’と一致し、減算器２３から
の出力が「１」未満である場合（Ｅｐｖ＞Ｅｐｖｎ）に
は降圧用信号波ＤＮは原信号ＤＮ’を収縮した波形とな
り、減算器２３からの出力が「１」を越えている場合
（Ｅｐｖ＜Ｅｐｖｎ）には降圧用信号波ＤＮは原信号Ｄ
Ｎ’を伸張した波形となる。As shown in FIG. 7, the step-down signal wave DN
Is a waveform obtained by expanding or contracting the original signal DN 'based on the output from the subtractor 23. More specifically, when the output from the subtractor 23 is “1” (Epv = Epvn), the step-down signal wave DN matches the original signal DN ′, and the output from the subtractor 23 is “1”. When it is less than (Epv> Epvn), the step-down signal wave DN has a waveform obtained by contracting the original signal DN ′, and when the output from the subtractor 23 exceeds “1” (Epv <Epvn), the step-down signal wave DN is stepped down. The signal wave DN for use is the original signal D
The waveform becomes a stretched version of N '.

【００５０】Ｄ／Ａコンバータ２６は、乗算器４０によ
り供給される降圧用信号波ＤＮをアナログ値に変換する
回路であり、その出力は、絶対値生成器２７及びコンパ
レータ３１に供給される。本明細書においては、Ｄ／Ａ
コンバータ２６の出力についても、降圧用信号波ＤＮと
呼ぶことがある。The D / A converter 26 is a circuit for converting the step-down signal wave DN supplied by the multiplier 40 into an analog value, and its output is supplied to the absolute value generator 27 and the comparator 31. In this specification, D / A
The output of the converter 26 may also be referred to as the step-down signal wave DN.

【００５１】絶対値生成器２７は、Ｄ／Ａコンバータ２
６によってアナログ値に変換された降圧用信号波ＤＮを
受け、その絶対値波形｜ＤＮ｜を生成する回路である。The absolute value generator 27 is the D / A converter 2
6 is a circuit for receiving the step-down signal wave DN converted into an analog value by 6 and generating its absolute value waveform | DN |.

【００５２】図８は、絶対値生成器２７の出力信号｜Ｄ
Ｎ｜の波形を示す波形図である。FIG. 8 shows the output signal | D of the absolute value generator 27.
It is a wave form diagram which shows the waveform of N |.

【００５３】上述の通り、降圧用信号波ＤＮは減算器２
３からの出力に基づいて伸縮された波形となることか
ら、図８に示されるように、絶対値生成器２７の出力信
号｜ＤＮ｜も、減算器２３からの出力に基づいて伸縮し
た波形となる。これにより、減算器２３からの出力が
「１」未満である場合（Ｅｐｖ＞Ｅｐｖｎ）には、出力
信号｜ＤＮ｜が「Ｐｅａｋ」を越える期間が短くなり、
逆に、減算器２３からの出力が「１」を越えている場合
（Ｅｐｖ＜Ｅｐｖｎ）には、出力信号｜ＤＮ｜が「Ｐｅ
ａｋ」を越える期間が長くなる。As described above, the step-down signal wave DN is transferred to the subtractor 2
Since the waveform is expanded / contracted based on the output from 3, the output signal | DN | of the absolute value generator 27 is also expanded / contracted based on the output from the subtractor 23, as shown in FIG. Become. As a result, when the output from the subtractor 23 is less than "1"(Epv> Epvn), the period during which the output signal | DN | exceeds "Peak" becomes short,
Conversely, when the output from the subtractor 23 exceeds "1" (Epv <Epvn), the output signal | DN |
The period over "ak" becomes longer.

【００５４】ここで、降圧用信号波ＤＮが「Ｐｅａｋ」
以下のレベルである期間においては、昇降圧コンバータ
１３は降圧動作を行う。Here, the step-down signal wave DN is "Peak".
During the period when the level is below, the step-up / down converter 13 performs the step-down operation.

【００５５】搬送波生成器２８は、系統電源１９の周波
数よりも十分に高い周波数を持つ搬送波Ｓを生成する回
路であり、かかる搬送波Ｓはコンパレータ３２、３３に
供給される。搬送波Ｓは、その下限値が「０」、上限値
が「Ｐｅａｋ」である三角波であり、特に限定されるも
のではないが、その周波数としては１６ＫＨｚ程度に設
定することが好ましい。The carrier wave generator 28 is a circuit for generating a carrier wave S having a frequency sufficiently higher than the frequency of the system power supply 19, and the carrier wave S is supplied to the comparators 32 and 33. The carrier wave S is a triangular wave having a lower limit value of “0” and an upper limit value of “Peak” and is not particularly limited, but its frequency is preferably set to about 16 KHz.

【００５６】除算器２９は、Ａ／Ｄコンバータ２０から
の出力をＹ、昇圧用テーブル２５からの出力ＵＰ’をＸ
とした場合に、Ｙ／Ｘの演算を行う回路であり、その出
力となる昇圧用信号波ＵＰはＤ／Ａコンバータ３０に供
給される。The divider 29 outputs Y from the A / D converter 20, and outputs X'from the boosting table 25 to X.
In this case, the circuit is a circuit that performs Y / X calculation, and the boosting signal wave UP that is the output thereof is supplied to the D / A converter 30.

【００５７】図９は、昇圧用信号波ＵＰをアナログ的に
示す波形図である。FIG. 9 is a waveform diagram showing the boosting signal wave UP in an analog manner.

【００５８】図９に示されるように、昇圧用信号波ＵＰ
は、Ａ／Ｄコンバータ２０からの出力に基づいて原信号
ＵＰ’を水平移動させた波形となる。より具体的には、
Ａ／Ｄコンバータ２０からの出力が基準電圧Ｅｐｖｎと
一致している場合（Ｅｐｖ＝Ｅｐｖｎ）には昇圧用信号
波ＵＰは原信号ＵＰ’と一致し、Ａ／Ｄコンバータ２０
からの出力が基準電圧Ｅｐｖｎ未満である場合（Ｅｐｖ
＜Ｅｐｖｎ）には昇圧用信号波ＵＰは原信号ＵＰ’の直
流レベルを低下させた波形となり、Ａ／Ｄコンバータ２
０からの出力が基準電圧Ｅｐｖｎを越えている場合（Ｅ
ｐｖ＞Ｅｐｖｎ）には昇圧用信号波ＵＰは原信号ＵＰ’
の直流レベルを上昇させた波形となる。これにより、Ａ
／Ｄコンバータ２０からの出力が基準電圧Ｅｐｖｎを越
えている場合（Ｅｐｖ＞Ｅｐｖｎ）には、昇圧用信号波
ＵＰが「Ｐｅａｋ」を下回る期間が短くなり、逆に、Ａ
／Ｄコンバータ２０からの出力が基準電圧Ｅｐｖｎを下
回っている場合（Ｅｐｖ＜Ｅｐｖｎ）には、昇圧用信号
波ＵＰが「Ｐｅａｋ」を下回る期間が長くなる。As shown in FIG. 9, the boosting signal wave UP
Is a waveform obtained by horizontally moving the original signal UP ′ based on the output from the A / D converter 20. More specifically,
When the output from the A / D converter 20 matches the reference voltage Epvn (Epv = Epvn), the boosting signal wave UP matches the original signal UP ′, and the A / D converter 20
When the output from is less than the reference voltage Epvn (Epv
In <Epvn), the boosting signal wave UP has a waveform in which the DC level of the original signal UP ′ is lowered, and the A / D converter 2
When the output from 0 exceeds the reference voltage Epvn (E
pv> Epvn), the boosting signal wave UP is the original signal UP '
The waveform has a higher DC level. This gives A
When the output from the / D converter 20 exceeds the reference voltage Epvn (Epv> Epvn), the period during which the boosting signal wave UP is below “Peak” becomes short, and conversely, A
When the output from the / D converter 20 is lower than the reference voltage Epvn (Epv <Epvn), the period during which the boosting signal wave UP is lower than “Peak” becomes long.

【００５９】ここで、昇圧用信号波ＵＰが「Ｐｅａｋ」
以下のレベルである期間においては、昇降圧コンバータ
１３は昇圧動作を行う。Here, the boosting signal wave UP is "Peak".
During the period when the level is below, the step-up / step-down converter 13 performs a boosting operation.

【００６０】図９には、降圧用信号波ＤＮの原信号Ｄ
Ｎ’の絶対値｜ＤＮ’｜も併せて示されており、図９に
示されるように、Ａ／Ｄコンバータ２０からの出力が基
準電圧Ｅｐｖｎと一致している場合（Ｅｐｖ＝Ｅｐｖ
ｎ）、昇圧用信号波ＵＰが「Ｐｅａｋ」を上回るタイミ
ング及び下回るタイミングは、それぞれ降圧用信号波Ｄ
Ｎの原信号ＤＮ’の絶対値｜ＤＮ’｜が「Ｐｅａｋ」を
下回るタイミング及び上回るタイミングと実質的に一致
している。FIG. 9 shows the original signal D of the step-down signal wave DN.
The absolute value | DN '| of N'is also shown, and as shown in FIG. 9, when the output from the A / D converter 20 matches the reference voltage Epvn (Epv = Epv
n), the timing when the boosting signal wave UP exceeds and the timing when the boosting signal wave UP falls below “Peak”, respectively.
The absolute value | DN '| of the original signal DN' of N substantially coincides with the timing below and above the "Peak".

【００６１】図７乃至図９を用いて説明したように、降
圧用信号波ＤＮ及び昇圧用信号波ＵＰの波形は、いずれ
も実際の入力電圧Ｅｐｖのレベルに応じて変化するが、
降圧用信号波ＤＮの絶対値｜ＤＮ｜が「Ｐｅａｋ」を越
える期間と、昇圧用信号波ＵＰが「Ｐｅａｋ」を下回る
期間は実質的に一致する。したがって、降圧用信号波Ｄ
Ｎの絶対値｜ＤＮ｜が「Ｐｅａｋ」を越えている期間に
おいては、昇圧用信号波ＵＰは「Ｐｅａｋ」を下回り、
降圧用信号波ＤＮの絶対値｜ＤＮ｜が「Ｐｅａｋ」を下
回っている期間においては、昇圧用信号波ＵＰは「Ｐｅ
ａｋ」を越えることになる。このため、昇降圧コンバー
タ１３は昇圧動作と降圧動作を交互に繰り返すことにな
る。As described with reference to FIGS. 7 to 9, the waveforms of the step-down signal wave DN and the step-up signal wave UP both change according to the level of the actual input voltage Epv.
The period in which the absolute value | DN | of the step-down signal wave DN exceeds “Peak” and the period in which the step-up signal wave UP falls below “Peak” substantially match. Therefore, the step-down signal wave D
During a period in which the absolute value | DN | of N exceeds “Peak”, the boosting signal wave UP is below “Peak”,
While the absolute value | DN | of the step-down signal wave DN is lower than “Peak”, the step-up signal wave UP is “Pe”.
"ak" will be exceeded. Therefore, the step-up / step-down converter 13 alternately repeats the step-up operation and the step-down operation.

【００６２】Ｄ／Ａコンバータ３０は、除算器２９より
供給される昇圧用信号波ＵＰをアナログ値に変換する回
路であり、その出力はコンパレータ３３に供給される。
本明細書においては、Ｄ／Ａコンバータ３０の出力につ
いても、昇圧用信号波ＵＰと呼ぶことがある。The D / A converter 30 is a circuit for converting the boosting signal wave UP supplied from the divider 29 into an analog value, and its output is supplied to the comparator 33.
In the present specification, the output of the D / A converter 30 may also be referred to as the boosting signal wave UP.

【００６３】コンパレータ３１は、非反転入力端（＋）
及び反転入力端（−）を有し、非反転入力端（＋）には
Ｄ／Ａコンバータ２６の出力が供給され、反転入力端
（−）には「０」レベルが供給されている。ここで、図
７に示すように、降圧用信号波ＤＮが「０」レベルを横
切るタイミングは、原信号ＤＮ’に対する補正の程度に
関わらず常に一定であることから、コンパレータ３１の
出力は、常に、系統電源１９に連動して反転することに
なる。図２に示すように、コンパレータ３１の出力はド
ライバ３４及びインバータ３５に供給され、ドライバ３
４の出力はインバータ駆動信号Ｃ５、Ｃ８となり、イン
バータ３５の出力はインバータ駆動信号Ｃ６、Ｃ７とな
る。図１に示すように、インバータ駆動信号Ｃ５〜Ｃ８
は、それぞれインバータ１５を構成する第５のトランジ
スタＱ５〜第８のトランジスタＱ８に対する駆動信号と
して用いられる。The comparator 31 has a non-inverting input terminal (+)
And an inverting input terminal (−), the output of the D / A converter 26 is supplied to the non-inverting input terminal (+), and the “0” level is supplied to the inverting input terminal (−). Here, as shown in FIG. 7, the timing at which the step-down signal wave DN crosses the “0” level is always constant regardless of the degree of correction to the original signal DN ′, so the output of the comparator 31 is always , Will be inverted in conjunction with the system power supply 19. As shown in FIG. 2, the output of the comparator 31 is supplied to the driver 34 and the inverter 35, and the driver 3
The output of 4 becomes the inverter drive signals C5 and C8, and the output of the inverter 35 becomes the inverter drive signals C6 and C7. As shown in FIG. 1, inverter drive signals C5 to C8
Are used as drive signals for the fifth transistor Q5 to the eighth transistor Q8 that form the inverter 15, respectively.

【００６４】また、コンパレータ３２は、非反転入力端
（＋）及び反転入力端（−）を有し、非反転入力端
（＋）には絶対値生成器２７の出力｜ＤＮ｜が供給さ
れ、反転入力端（−）には搬送波生成器２８の出力であ
る搬送波Ｓが供給されている。図２に示すように、コン
パレータ３２の出力はドライバ３６及びインバータ３７
に供給され、ドライバ３６の出力は昇降圧コンバータ駆
動信号Ｃ１となり、インバータ３７の出力は昇降圧コン
バータ駆動信号Ｃ２となる。図１に示すように、昇降圧
コンバータ駆動信号Ｃ１、Ｃ２は、それぞれ昇降圧コン
バータ１３を構成する第１のトランジスタＱ１及び第２
のトランジスタＱ２に対する駆動信号として用いられ
る。Further, the comparator 32 has a non-inverting input terminal (+) and an inverting input terminal (-), and the output | DN | of the absolute value generator 27 is supplied to the non-inverting input terminal (+). The carrier S, which is the output of the carrier generator 28, is supplied to the inverting input terminal (-). As shown in FIG. 2, the output of the comparator 32 is the driver 36 and the inverter 37.
The output of the driver 36 becomes the buck-boost converter drive signal C1 and the output of the inverter 37 becomes the buck-boost converter drive signal C2. As shown in FIG. 1, the buck-boost converter drive signals C1 and C2 are generated by the first transistor Q1 and the second transistor Q1 which form the buck-boost converter 13, respectively.
Used as a drive signal for the transistor Q2.

【００６５】さらに、コンパレータ３３は、非反転入力
端（＋）及び反転入力端（−）を有し、非反転入力端
（＋）にはＤ／Ａコンバータ３０の出力が供給され、反
転入力端（−）には搬送波生成器２８の出力である搬送
波Ｓが供給されている。図２に示すように、コンパレー
タ３３の出力はドライバ３８及びインバータ３９に供給
され、ドライバ３８の出力は昇降圧コンバータ駆動信号
Ｃ３となり、インバータ３９の出力は昇降圧コンバータ
駆動信号Ｃ４となる。図１に示すように、昇降圧コンバ
ータ駆動信号Ｃ３、Ｃ４は、それぞれ昇降圧コンバータ
１３を構成する第３のトランジスタＱ３及び第４のトラ
ンジスタＱ４に対する駆動信号として用いられる。Further, the comparator 33 has a non-inverting input terminal (+) and an inverting input terminal (-), the output of the D / A converter 30 is supplied to the non-inverting input terminal (+), and the inverting input terminal is supplied. The carrier S, which is the output of the carrier generator 28, is supplied to (-). As shown in FIG. 2, the output of the comparator 33 is supplied to the driver 38 and the inverter 39, the output of the driver 38 becomes the buck-boost converter drive signal C3, and the output of the inverter 39 becomes the buck-boost converter drive signal C4. As shown in FIG. 1, the buck-boost converter drive signals C3 and C4 are used as drive signals for the third transistor Q3 and the fourth transistor Q4, respectively, which form the buck-boost converter 13.

【００６６】図１０は、コンパレータ３２、３３による
比較動作を説明するための波形図である。FIG. 10 is a waveform diagram for explaining the comparison operation by the comparators 32 and 33.

【００６７】図１０に示されるように、昇圧用信号波Ｕ
Ｐが搬送波Ｓの上限値「Ｐｅａｋ」を越え、降圧用信号
波ＤＮの絶対値｜ＤＮ｜が搬送波Ｓの上限値「Ｐｅａ
ｋ」を下回っている期間においては、コンパレータ３２
の出力はＰＷＭ変調される一方、コンパレータ３３の出
力はハイレベルに固定される。このため、昇降圧コンバ
ータ駆動信号Ｃ１、Ｃ２はＰＷＭ変調された信号とな
り、昇降圧コンバータ駆動信号Ｃ３はハイレベル、昇降
圧コンバータ駆動信号Ｃ４はローレベルに固定されるの
で、昇降圧コンバータ１３は、第１のトランジスタＱ１
及び第３のトランジスタＱ３がオンとなり、第２のトラ
ンジスタＱ２及び第４のトランジスタＱ４がオフとなる
状態（状態１）と、第２のトランジスタＱ２及び第３の
トランジスタＱ３がオンとなり、第１のトランジスタＱ
１及び第４のトランジスタＱ４がオフとなる状態（状態
２）を繰り返すことになる。As shown in FIG. 10, the boosting signal wave U
P exceeds the upper limit value “Peak” of the carrier wave S, and the absolute value | DN | of the step-down signal wave DN is the upper limit value “Pea” of the carrier wave S.
In the period of being less than “k”, the comparator 32
The output of is modulated by PWM, while the output of the comparator 33 is fixed at a high level. Therefore, the buck-boost converter drive signals C1 and C2 are PWM-modulated signals, the buck-boost converter drive signal C3 is fixed at a high level, and the buck-boost converter drive signal C4 is fixed at a low level. First transistor Q1
And the third transistor Q3 is turned on and the second transistor Q2 and the fourth transistor Q4 are turned off (state 1), and the second transistor Q2 and the third transistor Q3 are turned on and the first transistor Q3 is turned on. Transistor Q
The state (state 2) in which the first and fourth transistors Q4 are turned off is repeated.

【００６８】一方、昇圧用信号波ＵＰが搬送波Ｓの上限
値「Ｐｅａｋ」を下回り、降圧用信号波ＤＮの絶対値｜
ＤＮ｜が搬送波Ｓの上限値「Ｐｅａｋ」を越えている期
間においては、コンパレータ３３の出力はＰＷＭ変調さ
れる一方、コンパレータ３２の出力はハイレベルに固定
される。このため、昇降圧コンバータ駆動信号Ｃ３、Ｃ
４はＰＷＭ変調された信号となり、昇降圧コンバータ駆
動信号Ｃ１はハイレベル、昇降圧コンバータ駆動信号Ｃ
２はローレベルに固定されるので、昇降圧コンバータ１
３は、第１のトランジスタＱ１及び第３のトランジスタ
Ｑ３がオンとなり、第２のトランジスタＱ２及び第４の
トランジスタＱ４がオフとなる状態（状態１）と、第１
のトランジスタＱ１及び第４のトランジスタＱ４がオン
となり、第２のトランジスタＱ２及び第３のトランジス
タＱ３がオフとなる状態（状態３）を繰り返すことにな
る。On the other hand, the step-up signal wave UP falls below the upper limit "Peak" of the carrier wave S, and the absolute value of the step-down signal wave DN |
While DN | exceeds the upper limit value “Peak” of the carrier wave S, the output of the comparator 33 is PWM-modulated, while the output of the comparator 32 is fixed at a high level. Therefore, the buck-boost converter drive signals C3, C
4 is a PWM-modulated signal, the buck-boost converter drive signal C1 is high level, and the buck-boost converter drive signal C
Since 2 is fixed at low level, buck-boost converter 1
3 is a state (state 1) in which the first transistor Q1 and the third transistor Q3 are turned on and the second transistor Q2 and the fourth transistor Q4 are turned off, and
The state (state 3) in which the transistor Q1 and the fourth transistor Q4 are turned on and the second transistor Q2 and the third transistor Q3 are turned off is repeated.

【００６９】ここで、降圧用信号波ＤＮの絶対値｜ＤＮ
｜及び昇圧用信号波ＵＰは、入力電圧Ｅｐｖが系統電源
１９の電圧の絶対値と一致したタイミングにおいて、搬
送波Ｓの上限値「Ｐｅａｋ」を横切ることになる。この
場合、入力電圧Ｅｐｖが系統電源１９の電圧の絶対値と
一致するタイミングは、入力電圧Ｅｐｖのレベルによっ
て変動するものの、原信号ＤＮ’及びＵＰ’に対する補
正により、降圧用信号波ＤＮの絶対値｜ＤＮ｜及び昇圧
用信号波ＵＰが搬送波Ｓの上限値「Ｐｅａｋ」を横切る
タイミングもこれに合わせて変動することから、入力電
圧Ｅｐｖのレベルに関わらず、常に、入力電圧Ｅｐｖが
系統電源１９の電圧の絶対値と一致したタイミングにお
いて、降圧用信号波ＤＮの絶対値｜ＤＮ｜及び昇圧用信
号波ＵＰが搬送波Ｓの上限値「Ｐｅａｋ」を横切る。Here, the absolute value of the step-down signal wave DN | DN
| And the boosting signal wave UP crosses the upper limit “Peak” of the carrier S at the timing when the input voltage Epv matches the absolute value of the voltage of the system power supply 19. In this case, the timing at which the input voltage Epv matches the absolute value of the voltage of the system power supply 19 varies depending on the level of the input voltage Epv, but the absolute value of the step-down signal wave DN is corrected by the correction of the original signals DN ′ and UP ′. Since the timing at which | DN | and the boosting signal wave UP cross the upper limit value "Peak" of the carrier S also fluctuates in accordance with this, the input voltage Epv is always supplied to the system power supply 19 regardless of the level of the input voltage Epv. At the timing coincident with the absolute value of the voltage, the absolute value | DN | of the step-down signal wave DN and the step-up signal wave UP cross the upper limit “Peak” of the carrier wave S.

【００７０】図１１（ａ）〜（ｃ）は、それぞれ状態１
〜状態３における系統連系インバータ１０の等価回路図
である。11A to 11C show the state 1 respectively.
5 is an equivalent circuit diagram of the grid interconnection inverter 10 in state 3. FIG.

【００７１】図１１から明らかなように、状態１と状態
２が繰り返される場合、昇降圧コンバータ１３の出力電
圧は直流電源１１からの入力電圧Ｅｐｖよりも低くなり
（降圧動作）、状態１と状態３が繰り返される場合、昇
降圧コンバータ１３の出力電圧は直流電源１１からの入
力電圧Ｅｐｖよりも高くなる（昇圧動作）。As is apparent from FIG. 11, when the states 1 and 2 are repeated, the output voltage of the step-up / down converter 13 becomes lower than the input voltage Epv from the DC power source 11 (step-down operation), and the states 1 and 2 When 3 is repeated, the output voltage of the buck-boost converter 13 becomes higher than the input voltage Epv from the DC power supply 11 (step-up operation).

【００７２】以上説明した動作により、昇降圧コンバー
タ１３の出力端間の電圧波形は脈流波形となって系統電
源１９の電圧の絶対値と実質的に一致し、これがインバ
ータ１５によって正弦波に変換された後、系統電源１９
に供給される。By the operation described above, the voltage waveform between the output terminals of the buck-boost converter 13 becomes a pulsating waveform and substantially matches the absolute value of the voltage of the system power supply 19, which is converted into a sine wave by the inverter 15. System power 19
Is supplied to.

【００７３】このように、本実施態様によれば、昇降圧
コンバータ１３による降圧動作を降圧用信号波ＤＮを用
いて行い、昇降圧コンバータ１３による昇圧動作を昇圧
用信号波ＵＰを用いて行うとともに、これら降圧用信号
波ＤＮ及び昇圧用信号波ＵＰをそれぞれ降圧用テーブル
２４及び昇圧用テーブル２５を用いて生成していること
から、非常に簡単な演算によって、昇降圧コンバータ１
３による昇降圧動作を制御することが可能となる。この
ため、制御回路１６の大部分を容易にワンチップマイコ
ン化することができ、大幅なコストダウンが可能とな
る。さらに、昇降圧コンバータ１３が降圧動作を行う場
合及び昇圧動作を行う場合において、共通の搬送波Ｓを
用いていることから、昇降圧コンバータ１３による降圧
動作と昇圧動作の切り替わりをスムーズに行うことがで
きる。As described above, according to this embodiment, the step-down operation by the step-up / step-down converter 13 is performed by using the step-down signal wave DN, and the step-up operation by the step-up / step-down converter 13 is performed by using the step-up signal wave UP. Since the step-down signal wave DN and the step-up signal wave UP are generated using the step-down table 24 and the step-up table 25, respectively, the buck-boost converter 1 can be calculated by a very simple operation.
It is possible to control the step-up / down operation by 3. For this reason, most of the control circuit 16 can be easily implemented as a one-chip microcomputer, and a significant cost reduction can be achieved. Furthermore, since the common carrier wave S is used when the buck-boost converter 13 performs the step-down operation and the step-up operation, the buck-boost converter 13 can smoothly switch between the step-down operation and the step-up operation. .

【００７４】また、本実施態様においては、中間コンデ
ンサ１４は昇降圧コンバータ１３が昇圧動作を行う際に
発生するリップル電流を吸収すればよいことから、その
容量値としては数μＦ〜数十μＦ程度でよく、小型なフ
ィルムコンデンサを用いることができる。これにより、
系統連系インバータ１０全体を小型化することが可能と
なる。また、上述の通り、フィルムコンデンサは電解コ
ンデンサと比べてその寿命が非常に長いことから、本実
施態様にかかる系統連系インバータ１０の信頼性が大幅
に高められる。Further, in the present embodiment, the intermediate capacitor 14 has only to absorb the ripple current generated when the step-up / down converter 13 performs the boosting operation, and therefore, its capacitance value is about several μF to several tens μF. And a small film capacitor can be used. This allows
It is possible to downsize the entire grid interconnection inverter 10. Further, as described above, the life of the film capacitor is much longer than that of the electrolytic capacitor, so that the reliability of the grid interconnection inverter 10 according to this embodiment is significantly improved.

【００７５】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。The present invention is not limited to the above embodiments, and various modifications can be made within the scope of the invention described in the claims, and these are also included in the scope of the present invention. It goes without saying that it is a thing.

【００７６】例えば、上記実施態様においては、原信号
ＤＮ’及びＵＰ’に対する補正により、入力電圧Ｅｐｖ
のレベルに関わらず、昇圧用信号波ＵＰが「Ｐｅａｋ」
を上回るタイミング及び下回るタイミングと、降圧用信
号波ＤＮの絶対値｜ＤＮ｜が「Ｐｅａｋ」を下回るタイ
ミング及び上回るタイミングとを実質的に一致させてい
るが、これらを一致させるのではなく、昇圧用信号波Ｕ
Ｐ及び降圧用信号波ＤＮの絶対値｜ＤＮ｜の両方が、搬
送波Ｓの上限値「Ｐｅａｋ」を下回る期間を設けても構
わない。For example, in the above embodiment, the input voltage Epv is corrected by correcting the original signals DN 'and UP'.
Regardless of the level, the boosting signal wave UP is "Peak"
The timing above and below is substantially matched with the timing when the absolute value | DN | of the step-down signal wave DN is below and above "Peak". However, these timings are not matched but for boosting. Signal wave U
There may be provided a period in which both P and the absolute value | DN | of the step-down signal wave DN are below the upper limit value "Peak" of the carrier wave S.

【００７７】[0077]

【発明の効果】以上説明したように、本発明によれば、
簡単な制御によって昇圧動作と降圧動作を行うことがで
きる昇降圧コンバータ及びこれを用いた系統連系インバ
ータを提供することが可能となる。また、本発明によれ
ば、小型であり且つ信頼性の高い系統連系インバータを
提供することが可能となる。As described above, according to the present invention,
It is possible to provide a step-up / down converter capable of performing a step-up operation and a step-down operation by simple control, and a system interconnection inverter using the step-up / step-down converter. Further, according to the present invention, it is possible to provide a small-sized and highly reliable grid interconnection inverter.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の好ましい実施態様にかかる系統連系イ
ンバータ１０の回路図である。FIG. 1 is a circuit diagram of a grid interconnection inverter 10 according to a preferred embodiment of the present invention.

【図２】制御回路１６の構成を概略的に示すブロック図
である。FIG. 2 is a block diagram schematically showing a configuration of a control circuit 16.

【図３】降圧用テーブル２４に格納されている降圧用デ
ータをアナログ的に示す波形図である。FIG. 3 is a waveform diagram showing, in an analog manner, step-down data stored in a step-down table 24.

【図４】降圧用テーブル２４より出力される降圧用信号
波ＤＮの原信号ＤＮ’ をアナログ的に示す波形図であ
る。FIG. 4 is a waveform diagram showing in analog form an original signal DN ′ of a step-down signal wave DN output from a step-down table 24.

【図５】昇圧用テーブル２５に格納されている昇圧用デ
ータをアナログ的に示す波形図である。FIG. 5 is a waveform diagram showing the boosting data stored in the boosting table 25 in an analog manner.

【図６】昇圧用テーブル２５より出力される昇圧用信号
波ＵＰの原信号ＵＰ’ をアナログ的に示す波形図であ
る。FIG. 6 is a waveform diagram showing in analog form an original signal UP ′ of the boosting signal wave UP output from the boosting table 25.

【図７】原信号ＤＮ’と降圧用信号波ＤＮとの関係を示
す図である。FIG. 7 is a diagram showing a relationship between an original signal DN ′ and a step-down signal wave DN.

【図８】絶対値生成器２７の出力信号｜ＤＮ｜の波形を
示す波形図である。8 is a waveform diagram showing the waveform of the output signal | DN | of the absolute value generator 27. FIG.

【図９】昇圧用信号波ＵＰをアナログ的に示す波形図で
ある。FIG. 9 is a waveform diagram showing the boosting signal wave UP in an analog manner.

【図１０】コンパレータ３２、３３による比較動作を説
明するための波形図である。FIG. 10 is a waveform diagram for explaining a comparison operation by comparators 32 and 33.

【図１１】（ａ）〜（ｃ）は、それぞれ状態１〜状態３
における系統連系インバータ１０の等価回路図である。11A to 11C are states 1 to 3 respectively.
2 is an equivalent circuit diagram of the grid interconnection inverter 10 in FIG.

【図１２】従来の系統連系インバータの回路図である。FIG. 12 is a circuit diagram of a conventional grid interconnection inverter.

【符号の説明】[Explanation of symbols]

１０ 系統連系インバータ １１ 直流電源 １３ 昇降圧コンバータ １４ 中間コンデンサ １５ インバータ １６ 制御回路 １７ 平滑回路 １８ 交流負荷 １９ 系統電源 ２０ Ａ／Ｄコンバータ ２１ クロック信号生成器 ２２ 除算器 ２３ 減算器 ２４ 降圧用テーブル ２５ 昇圧用テーブル ２６ Ｄ／Ａコンバータ ２７ 絶対値生成器 ２８ 搬送波生成器 ２９ 除算器 ３０ Ｄ／Ａコンバータ ３１〜３３ コンパレータ ３４，３６，３８ ドライバ ３５，３７，３９ インバータ ４０ 乗算器 10 grid-connected inverter 11 DC power supply 13 Buck-Boost Converter 14 Intermediate capacitor 15 inverter 16 Control circuit 17 Smoothing circuit 18 AC load 19 system power supply 20 A / D converter 21 Clock signal generator 22 Divider 23 Subtractor 24 Step-down table 25 booster table 26 D / A converter 27 Absolute value generator 28 Carrier Generator 29 Divider 30 D / A converter 31-33 Comparator 34, 36, 38 drivers 35,37,39 Inverter 40 multiplier

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA06 BB07 CA02 CB05 CC01 CC12 DA06 DB02 DB12 DC05 EA02 5H730 AA15 AS04 AS05 BB13 BB14 DD04 FD11 FF02 FF06 FG05 FG26    ─────────────────────────────────────────────────── ─── Continued front page    F-term (reference) 5H007 AA06 BB07 CA02 CB05 CC01                       CC12 DA06 DB02 DB12 DC05                       EA02                 5H730 AA15 AS04 AS05 BB13 BB14                       DD04 FD11 FF02 FF06 FG05                       FG26

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 直流電源からの電力を交流負荷及び系統
の少なくとも一方に供給する系統連系インバータであっ
て、前記直流電源より供給される直流電圧を脈流に変換
するコンバータと、前記コンバータから供給される前記
脈流を交流に変換するインバータと、少なくとも前記コ
ンバータの動作を制御する制御回路とを備え、前記コン
バータが、前記直流電源に直列に接続される第１及び第
２のトランジスタと、前記インバータの入力端間に直列
に接続された第３及び第４のトランジスタと、前記第１
及び第２のトランジスタの節点と前記第３及び第４のト
ランジスタの節点との間に接続されたリアクトルとを備
え、前記制御回路は、降圧用信号波と搬送波とを比較す
ることによって前記第１及び第２のトランジスタからな
るアームをＰＷＭ駆動し、昇圧用信号波と前記搬送波と
を比較することによって前記第３及び第４のトランジス
タからなるアームをＰＷＭ駆動することを特徴とする系
統連系インバータ。1. A grid interconnection inverter that supplies electric power from a DC power supply to at least one of an AC load and a grid, and a converter that converts a DC voltage supplied from the DC power supply into a pulsating current, and from the converter. An inverter that converts the supplied pulsating flow into an alternating current; and a control circuit that controls the operation of at least the converter, wherein the converter has first and second transistors connected in series to the DC power supply, Third and fourth transistors connected in series between the input terminals of the inverter, and the first transistor
And a reactor connected between the node of the second transistor and the node of the third and fourth transistors, wherein the control circuit compares the first step by comparing the step-down signal wave and the carrier wave. And an arm composed of the second transistor is PWM-driven, and the arm composed of the third and fourth transistors is PWM-driven by comparing the boosting signal wave with the carrier wave. . 【請求項２】 前記コンバータと前記インバータとの間
に設けられた中間コンデンサをさらに備え、前記中間コ
ンデンサがフィルムコンデンサからなることを特徴とす
る請求項１に記載の系統連系インバータ。2. The grid-connected inverter according to claim 1, further comprising an intermediate capacitor provided between the converter and the inverter, wherein the intermediate capacitor is a film capacitor. 【請求項３】 前記中間コンデンサの容量値が数μＦ〜
数十μＦであることを特徴とする請求項２に記載の系統
連系インバータ。3. The capacitance value of the intermediate capacitor is several μF to
The grid-connected inverter according to claim 2, wherein the grid-connected inverter is several tens of μF. 【請求項４】 前記制御回路が、前記降圧用信号波の生
成に用いる降圧用テーブルと、前記昇圧用信号波の生成
に用いる昇圧用テーブルとを有することを特徴とする請
求項１乃至３のいずれか１項に記載の系統連系インバー
タ。4. The control circuit has a step-down table used for generating the step-down signal wave and a step-up table used for generating the step-up signal wave. The grid-connected inverter according to any one of items. 【請求項５】 前記制御回路が、前記降圧用テーブルよ
り生成される第１の原信号を前記直流電圧に基づいて補
正することにより前記降圧用信号波を生成する第１の補
正手段と、前記昇圧用テーブルより生成される第２の原
信号を前記直流電圧に基づいて補正することにより前記
昇圧用信号波を生成する第２の補正手段とをさらに有す
ることを特徴とする請求項４に記載の系統連系インバー
タ。5. The first correction means for generating the step-down signal wave by the control circuit correcting the first original signal generated from the step-down table based on the DC voltage, The second correction means for correcting the second original signal generated from the step-up table based on the DC voltage to generate the step-up signal wave, further comprising: System interconnection inverter. 【請求項６】 前記第１の補正手段は、前記直流電圧が
基準値よりも高い場合には前記第１の原信号を収縮し、
前記直流電圧が基準値よりも低い場合には前記第１の原
信号を伸張することにより前記降圧用信号波を生成する
こと特徴とする請求項５に記載の系統連系インバータ。6. The first correction means contracts the first original signal when the DC voltage is higher than a reference value,
The grid-connected inverter according to claim 5, wherein when the DC voltage is lower than a reference value, the step-down signal wave is generated by expanding the first original signal. 【請求項７】 前記第２の補正手段は、前記直流電圧が
基準値よりも高い場合には前記第２の原信号の直流レベ
ルを上昇させ、前記直流電圧が基準値よりも低い場合に
は前記第２の原信号の直流レベルを低下させることによ
り前記昇圧用信号波を生成すること特徴とする請求項５
または６に記載の系統連系インバータ。7. The second correction means increases the DC level of the second original signal when the DC voltage is higher than a reference value, and when the DC voltage is lower than the reference value. 6. The boosting signal wave is generated by reducing the DC level of the second original signal.
Alternatively, the grid-connected inverter according to Item 6. 【請求項８】 前記第１及び第２の補正手段は、前記降
圧用信号波のレベルが前記搬送波のピーク電圧に達する
タイミングと、前記昇圧用信号波のレベルが前記搬送波
のピーク電圧に達するタイミングとを実質的に一致させ
ることを特徴とする請求項５乃至７のいずれか１項に記
載の系統連系インバータ。8. The first and second correcting means include timing when the level of the step-down signal wave reaches the peak voltage of the carrier wave and timing when the level of the step-up signal wave reaches the peak voltage of the carrier wave. The grid interconnection inverter according to any one of claims 5 to 7, wherein and are substantially matched with each other. 【請求項９】 入力端間に供給される直流電圧を脈流に
変換する昇降圧コンバータであって、前記入力端間に直
列に接続された第１及び第２のトランジスタと、出力端
間に直列に接続された第３及び第４のトランジスタと、
前記第１及び第２のトランジスタの節点と前記第３及び
第４のトランジスタの節点との間に接続されたリアクト
ルと、降圧用信号波と搬送波とを比較することによって
前記第１及び第２のトランジスタからなるアームをＰＷ
Ｍ駆動し、昇圧用信号波と前記搬送波とを比較すること
によって前記第３及び第４のトランジスタからなるアー
ムをＰＷＭ駆動する制御回路とを備える昇降圧コンバー
タ。9. A step-up / down converter for converting a DC voltage supplied between input terminals into a pulsating current, wherein a first and a second transistor connected in series between the input terminals and an output terminal are provided. A third and a fourth transistor connected in series,
The reactor connected between the nodes of the first and second transistors and the nodes of the third and fourth transistors is compared with the step-down signal wave and the carrier wave to compare the first and the second transistors. PW arm consisting of transistors
A step-up / down converter including a control circuit that performs M driving and PWM-drives the arm including the third and fourth transistors by comparing the boosting signal wave with the carrier wave. 【請求項１０】 前記制御回路が、前記降圧用信号波の
生成に用いる降圧用テーブルと、前記昇圧用信号波の生
成に用いる昇圧用テーブルとを有することを特徴とする
請求項９に記載の昇降圧コンバータ。10. The control circuit includes a step-down table used for generating the step-down signal wave and a step-up table used for generating the step-up signal wave. Buck-boost converter. 【請求項１１】 前記制御回路が、前記降圧用テーブル
より生成される第１の原信号を前記直流電圧に基づいて
補正することにより前記降圧用信号波を生成する第１の
補正手段と、前記昇圧用テーブルより生成される第２の
原信号を前記直流電圧に基づいて補正することにより前
記昇圧用信号波を生成する第２の補正手段とをさらに有
することを特徴とする請求項１０に記載の昇降圧コンバ
ータ。11. The first correction means, wherein the control circuit corrects the first original signal generated from the step-down table based on the DC voltage to generate the step-down signal wave, and 11. The second correction means for generating the boosting signal wave by correcting the second original signal generated from the boosting table based on the DC voltage, further comprising: Buck-boost converter.