JP2003189262A - ３次元ｙ／ｃ櫛形フィルターおよびインターレース・プログレッシブ変換器を単チップ集積する方法およびそのシステム - Google Patents

３次元ｙ／ｃ櫛形フィルターおよびインターレース・プログレッシブ変換器を単チップ集積する方法およびそのシステム

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JP2003189262A JP2002305922A JP2002305922A JP2003189262A JP 2003189262 A JP2003189262 A JP 2003189262A JP 2002305922 A JP2002305922 A JP 2002305922A JP 2002305922 A JP2002305922 A JP 2002305922A JP 2003189262 A JP2003189262 A JP 2003189262A
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Abstract

(57)【要約】 【課題】 ３次元Ｙ／Ｃ櫛形フィルターとインターレー
ス・プログレッシブ変換器とを単チップ集積構成とす
る。 【解決手段】 単チップ集積構成は、ビデオ信号を受信
して処理する集積チップを備え、集積チップは、櫛形フ
ィルターと、インターレース・プログレッシブ変換器
（IPC）と、ビデオ信号とその信号が処理される構成要
素との間の通信用の複数のデータチャネルとを有してい
る。単チップ集積構成は、ビデオ信号に基づいて処理さ
れる１個以上のフレームを記憶するフレームバッファを
更に備えていることもあり、フレームバッファは集積チ
ップに通信可能に接続されている。集積チップは、櫛形
フィルターからフレームバッファへの読取り要求および
書込み要求とIPCから当該フレームバッファへの読取り
要求および書込み要求とを調整するメモリコントローラ
を更に備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、表示装置
の分野に関するものであり、特に、多数ビデオ機能を単
一の集積回路チップに集積する方法およびそのシステム
に関連している。更に特定すると、本発明は、３次元
（３Ｄ）Ｙ／Ｃ櫛形フィルタおよびインターレース・プ
ログレッシブ変換器を単チップ集積する方法およびその
システムに関するものである。
【０００２】
【従来の技術】従来のテレビモニターは、通例、高速の
連続するビデオフィールドの形式のビデオ画像を、動い
ているという幻覚を生じさせるように高い頻度で変化さ
せながら提示する。テレビカメラや、その他のビデオソ
ースはフルフレーム画像を生成しないのが一般的である
が、その代わり、かかるビデオソースは、通例、１つの
フルフレーム画像のライン数の約半分から構成されてい
る１フィールドを１秒あたり60フィールドのレートで
（インターレースシステムで）生成する。１つおきのフ
ィールドごとに、ビデオデータの１本おきのラインを含
んでいる。言い換えると、或るフィールドが奇数順のラ
インを含んでいるときは、次のフィールドが偶数順のラ
インを含んでいることになる。従って、ビデオの各フィ
ールドは「奇数」フィールドまたは「偶数」フィールド
として識別することができる。
【０００３】典型的なインターレースシステムでは、一
連のビデオフィールドは、このように、奇数フィールド
と偶数フィールドとが交互に切り替わる。このような連
続するフィールドを受像する従来のテレビモニタは、一
連のビデオフィールドを１つずつ再生する。各フィール
ドごとにテレビ画面上に表示されるときには、走査線の
半数のみが表示される。例えば、まず、奇数番号の走査
線を利用して奇数フィールドが表示されてから、偶数番
号のフィールドラインを利用して、偶数フィールドが表
示され、以下、同様の繰り返しが行われる。テレビは画
面を左上から右上まで横断してラスターを走査すると同
時に第１の走査線を生成してから、ラスターを画面の左
端まで戻って、元の位置よりもわずかに下の位置まで来
る。しかし、ラスターが戻ってきた位置は第１の走査線
の真下ではないが、１つおきのフィールドごとの介在走
査線を十分な空間に収容させることができる。次いで、
ラスターは画面の右端まで横断して走査され、第２の走
査線を生成し、引続きこの態様で、画面の最下端まで走
査される。
【０００４】走査線と走査線の間の距離はモニターの寸
法の関数であるが、一般には、第１のフィールドが完了
した後で、介在走査線（他のフィールドの第１の走査
線）を引くことができる。各走査線を走査した後で画面
の左端まで、目には見えないけれどもラスターが戻って
くることをフライバックまたは水平リフレッシュ段と称
しており、これは、目に見える左から右へのラインより
もずっと迅速に起こっている。この態様で、約485本の
活性走査線が生成されて（支配的な米国ビデオ様式
で）、１ビデオフレームを完成するが、この１ビデオフ
レームの半分が各フィールドに表示される。
【０００５】画面の最下端縁に達すると、「垂直帰線消
去期間」段の間に、ラスターは左上角の元の位置まで目
に見えない状態で戻される。水平帰線消去段と垂直帰線
消去段は高速かつ不可視である。従来のテレビに関し
て、このインターレースビデオ走査アプローチは、垂直
リフレッシュレート、垂直解像度、および、限定された
帯域幅の間の適正な妥協の結果である。
【０００６】しかし、従来のＴＶシステムにより採用さ
れている奇数フレームと偶数フレームとを交互に切り替
える方法がラインのちらつき、ラインの徐行掃引、点の
徐行掃引、制約のある水平解像度、偽色彩の間欠的挿
入、大領域のちらつき等のような多様な不良状態を有し
ていることも周知である。３次元櫛形フィルタリング、
インターレース・プログレッシブ変換、フィールドレー
トの倍化フィールドレート出力への上昇変換などのよう
な多様な技術が開発されて、従来のＴＶ信号の上記のよ
うな欠点を克服してきた。しかし、３次元櫛形フィルタ
ーとインターレース・プログレッシブ変換器（以下「IP
C」と称す）は両方ともがメモリの複数のフィールドを
必要とする。
【０００７】典型的な先行技術の解決案では、３次元櫛
形フィルターとIPCは別個の集積回路（IC）チップであ
る。従って、３次元櫛形フィルターとIPCの各自につき
１個の、計２個の別個のメモリチップ（例えば、DRAM）
が必要である。しかし、このような構成要素が各自ごと
に別個のメモリチップを設けた結果として、システム経
費は高くなる。更に、別個の構成要素の数が増大するに
つれて、それらを収容するのに要する物理的空間も増大
する。従って、先行技術のシステムは望ましくない高製
造費と、各システムに付随する大きなフォーム・ファク
タ（form factor）を有している。
【０００８】
【発明が解決しようとする課題】よって、単一ICチップ
に３次元Y／C櫛形フィルターとインターレース・プログ
レッシブ変換器（または、フィールドレートのアップコ
ンバーター）とを集積する方法とそのシステム構成を確
立し、これら構成要素が１つのフレームバッファ（メモ
リ）を共有することができるようにし、従って、システ
ム構成のフォーム・ファクタと製造経費の両方を低減す
る必要がある。
【０００９】小さいフォーム・ファクタと製造経費の低
減を実現すると同時に、目下既存の多数チップ式の解決
案と同レベルかそれより良好な性能を供与することがで
きる、３次元Y／C櫛形フィルターとインターレース・プ
ログレッシブ変換器とを単チップに集積する方法および
システムも更に必要である。
【００１０】
【課題を解決するための手段】本発明によれば、３次元
Y／C櫛形フィルターとインターレース・プログレッシブ
変換器を単チップ集積するための方法およびシステムが
提示され、この方法およびシステムは、Y／C櫛形フィル
タリングおよびインターレース・プログレッシブ変換を
供与する先行技術の多数チップ法および多数チップシス
テムに付随する不利益や問題点を実質的に排除し、或い
は、低減する。
【００１１】特に、本発明の一実施形態は単チップ集積
構成を供与するが、この構成はビデオ信号を受信して処
理する集積チップを備えており、集積チップは櫛形フィ
ルターと、インターレース・プログレッシブ変換器と、
ビデオ信号とビデオ信号が処理される構成要素との間の
通信用の複数のデータチャネルとを備えている。この構
成は、ビデオ信号に基づいて処理される１個以上のフレ
ームを記憶するフレームバッファを更に備えており、フ
レームバッファは集積チップに通信可能に接続されてい
る。集積チップは、櫛形フィルターからフレームバッフ
ァへの読取り要求および書込み要求とIPCからフレーム
バッファへの読取り要求と書込み要求とを調整するメモ
リコントローラを更に備えていてもよい。代替例とし
て、メモリコントローラは、集積チップとフレームバッ
ファのそれぞれに通信可能に接続されている、集積チッ
プとは別個の構成要素であってもよい。複数のデータチ
ャネルは、集積チップ内で、また、集積チップの外部
と、信号により集積チップと通信するピン出力端および
接続部を更に備えていることもある。
【００１２】３次元Y／C櫛形フィルターとインターレー
ス・プログレッシブ変換器を単一ICチップに集積する方
法およびシステム構成の技術的利点は、これらがフレー
ムバッファを共有することができるため、システム構成
のフォーム・ファクタと製造経費の両方を低減すること
である。
【００１３】３次元Y／C櫛形フィルターとインターレー
ス・プログレッシブ変換器とを単チップ集積する方法お
よびシステムのまた別な技術的利点は、これらが、小さ
いフォーム・ファクタと製造経費の低減を実現すると同
時に、目下既存の多数チップ式の解決案と同レベルかそ
れより良好な性能を供与することができることである。
【００１４】
【発明の実施の形態】後段の説明を参照しながら添付の
図面に関連づけて理解されれば、本発明のより完全な理
解と本発明の利点を把握することができるが、図面中で
は、同一参照番号は同一機能部を示している。
【００１５】本発明の好ましい実施形態は、同一番号を
用いて多様な図の同一部分および対応部分を参照した図
面に例示されている。
【００１６】本発明は、３次元Y／C櫛形フィルターとイ
ンターレース・プログレッシブ変換器（或いは、代替例
として、フィールドレートアップコンバーター）とを単
一チップに集積し、各構成要素が１個のフレームバッフ
ァを共有することができるようにした回路構成の多様な
実施形態を含んでいる。従って、本発明の実施形態は、
回路基盤上における占有空間を減らし、かつ、先行技術
の方法およびシステムと比較して高性能性を妥協するこ
となく製造経費を低減する、より小さいフォーム・ファ
クタという利点を提供することができる。多数の別個の
チップブロックを必要とする先行技術の解決案とは異な
り、本発明は、３次元Y／C櫛形フィルターとIPCの両方
を集積した単一チップに１個のフレームバッファチップ
を通信可能に接続する必要しかない。
【００１７】図１は、２個の別個のICチップ６０、６５
を有している先行技術の多数チップ構成１０のブロック
図である。ICチップ６０は、Y／C分離を実施する３次元
櫛形フィルター２０と、メモリコントローラー３０から
構成されている。ICチップ６５はインターレース・プロ
グレッシブ変換器２５および第２のメモリコントローラ
３０を備えている。これに代えて、インターレース・プ
ログレッシブ変換器２５はフィールドレートアップコン
バーターから構成されていてもよい。インターレース・
プログレッシブ変換器２５は、出力信号としてピクチャ
ー情報を供与し、これは同時に蓄積されてから１ライン
ごとに出力されるか、或いは、インターレース様式より
はむしろ連続出力される。その結果、垂直方向と水平方
向の全解像度が１本の素早いシャッター事象で獲得され
た、インターレース画像が得られる。
【００１８】構成１０はまた、フレームバッファ１５を
有していてもよい。図１に例示されているように、先行
技術の構成１０は、集積回路チップ６０、６５の各自に
つき１個のフレームバッファ１５を必要とする。フレー
ムバッファ１５は、３次元櫛形フィルター２０およびIP
C２５により処理するビデオ画像フレームを記憶する。
メモリコントローラ３０（フレームバッファ１５の各自
につき１個）は、３次元櫛形フィルター２０とフレーム
バッファ１５との間の読取り要求および書込み要求を調
整するとともに、IPC２５とフレームバッファ１５との
間の読取り要求および書込み要求を調整する。フレーム
バッファ１５は当業者に公知のどのような好適なメモリ
媒体であってもよいが、例えば、DRAMであってもよい。
更に、フレームバッファ１５は、特定の応用例次第で、
互いに異なるサイズの複数のフレームバッファを備えて
いることもある。フレームバッファ１５は、特定の応用
例のメモリ要件を満たすように、複数のメモリチップを
更に備えていてもよい。
【００１９】３次元フィルター２０は入力としてコンポ
ジットビデオ信号５０を受信する。コンポジットビデオ
信号５０はNTSC信号、PAL信号、または、これら以外
の、当業者に公知のどのような信号であってもよい。NT
SCはNational Television Standards Committeeの略で
あり、１秒あたり60個の２分の１フレーム（インターレ
ース式）のリフレッシュレートでコンポジットビデオ信
号を規定する。１フレームごとに525本のラインを含
み、16万の異なる色彩を含むことができる。信号５０は
また、NTSC規格に基づく現行のテレビ規格よりも遥かに
良好な解像度を提供することができる高精細向けテレビ
の信号であってもよい。PALはPhase Alternating Line
の略であり、欧州における優勢なテレビ規格である。NT
SCは１秒あたり60個の２分の１フレームのレートで525
本の分解走査線を搬送するが、PALは１秒あたり50個の
２分の１フレームのレートで625本を搬送する。このよ
うな仕様は当該技術では周知である。
【００２０】３次元櫛形フィルター２０はコンポジット
ビデオ信号５０を受信し、コンポジットビデオ信号５０
をその複数個のコンポーネント信号へと分離する（後段
で論じられているとおり）。異なるタイプの櫛形フィル
ターが存在し、これらの性能は広く異なっている。本件
の特許応用例という目的ために、本明細書では３次元櫛
形フィルター技術に焦点を当てて説明してゆく。
【００２１】コンポジットビデオ信号５０は輝度（明る
さ）信号と色（色彩）信号とから構成されている。ビデ
オ技術では、これらのコンポーネント信号は、それぞれ
に、Y信号およびC信号と呼ばれることが多い。C信号は
２つのまた別な中間信号の特殊変調された組み合わせ、
例えば、YIQモデルのI信号とQ信号や、YCｂCrモデルのC
b信号とCr信号のような組み合わせである。このような
付加的な彩度信号は、ビデオカメラなどの原色の赤、
緑、青（RGB）のそれぞれの色出力から作成される。色
空間モデル（例えば、YIQ、YCｂCr、および、YUV）は、
基本的な黒色画像情報と白色画像情報を示すのに、各々
が輝度値を利用する。これらモデルはまた、彩度値の規
定のされ方が各自で異なっているが、色情報を描くの
に、２つの彩色値（すなわち、色値）を利用する。異な
る色空間モデルとそれぞれの動作は当業者には公知であ
る。テレビモニターのようなビデオ処理機器は、コンポ
ジットビデオ信号（例えば、コンポジットビデオ信号５
０）からY信号情報およびC信号情報を回収するのに、或
る形式のY／C分離を採用しなければならない。
【００２２】ここで図１に戻ると、３次元櫛形フィルタ
ー２０は、当該技術で公知のような、３次元動き適応型
Y／C分離フィルターであってもよい。従って、３次元櫛
形フィルター２０は、１つのビデオフィールド内で連続
走査線を処理することを含むフィールド内櫛形フィルタ
リングとは対照的に、連続ビデオフレームから得られた
同一走査線を処理することができる（フレーム内櫛形フ
ィルタリング）。２つの連続フレームからの同一走査線
は、３次元櫛形フィルター２０内部の基本ディジタル線
櫛形フィルターに送られる。画像がフレームとフレーム
の間の同じ位置で静止している場合には（動きも色の変
化も無い場合）、フレーム内櫛形フィルターはY情報とC
情報を完全に分離させることができる。フレームとフレ
ームの間に画像の動きまたは画像の色変化が存在してい
る場合には、連続フレーム中の対応するラインは異なる
Y／C内容を有している。このような場合、フレーム内櫛
形フィルターは誤った信号情報を生じる。よって、３次
元Y／C分離フィルターは動き適応型であって、かつ、動
きが無い場合にのみフレーム内櫛形フィルタリングを選
択するのでなければならない。それゆえ、３次元動き適
応型Y／C分離櫛形フィルターは、静止画像にほぼ完璧な
Y／C分離を施す潜在能力がある。
【００２３】３次元櫛形フィルター２０は分離したY信
号とC信号をICチップ６５内部のIPC２５に転送する。イ
ンターレース・プログレッシブ変換器２５はインターレ
ース式のY信号とC信号を受信し、これらの信号をプログ
レッシブ信号（非インターレース信号または連続信号と
しても周知である）７５に変換し、この変換後の信号が
表示装置に出力される。連続信号７５は連続走査と関与
しているが、連続走査は、インターレース信号の方法に
類似している方法で表示装置上に画像走査線を引く方法
であるが、この方法では、ビデオフレームが２つのフィ
ールドに分割され、一方が奇数番号の走査線を含み、他
方が偶数番号の走査線を含むようにし、１個の完全なフ
レームが１回の通過動作で上から下まで走査されてしま
う。従って、IPC２５は、アーティファクト無しで連続
表示上に出力される非インターレース信号へと、インタ
ーレース信号を変換する。IPC２５から出力される連続
信号７５は、表示モニターに適した様式の、NTSCまたは
PALのような信号であってもよい。
【００２４】図２は、３次元Y／C櫛形フィルターとIPC
ブロックとを単一チップ上に集積する、本発明の方法お
よびシステムの実施形態のブロック図である。図２の構
成１００は単一集積チップ１１０およびフレームバッフ
ァ８０から構成されている。集積チップ１１０は３次元
櫛形フィルター２０（動き適応型Y／C分離櫛形フィルタ
ー、または、これ以外の、当業者に公知のような櫛形フ
ィルターであってもよい）と、IPC２５と、共有型のメ
モリコントローラ７０とから構成されている。IPC２５
は動きおよびエッジ適応型のインターレース・プログレ
ッシブ変換器であればよい。代替例として、IPC２５は
フィールドレートアップコンバーターであってもよい。
【００２５】３次元櫛形フィルター２０およびIPC２５
から成る構成１００は、その両構成要素が共に、共有式
のメモリコントローラ２０によって従属補佐されてい
る。共有式メモリコントローラ２０は３次元Y／C櫛形フ
ィルター２０からとIPC２５からの読取り要求および書
込み要求を調整し、フレームバッファ８０がその両者に
よって使用されるようにすることができる。共有式メモ
リコントローラ２０は集積チップ１１０の集積構成要素
であってもよいし、或いは、集積チップ１１０およびフ
レームバッファ８０に通信可能に接続される別個の構成
要素であってもよい。フレームバッファ８０は特定の応
用例の要件とされるようなどのようなサイズのフレーム
バッファであってもよく、また、１個以上のDRAMチップ
から構成されていることもあり、或いは、当業者に公知
のような、どのような他のメモリ装置から構成されてい
てもよい。
【００２６】図２の単チップ構成は、単一集積チップ１
１０上の構成要素間および／または外部構成要素間に当
業者に公知の態様でピン出力端と接続部とを備えている
（但し、図２には例示されていない）。ピン出力端と接
続部とは特定の適用例の要件に適うように構成されてい
ればよい。３次元櫛形フィルター２０は、図１に関連し
て説明されているように、コンポジットビデオ信号５０
を入力として受信することができる。３次元櫛形フィル
ター２０によりIPC２５に転送されるY信号およびC信号
は図２には例示されていない。
【００２７】本発明の実施形態は図２に例示されている
ようなシステムを備えていれてもよく、また、櫛形フィ
ルター２０とIPC２５の間で１個のフレームバッファ８
０を共有する方法を備えていてもよい。この方法は、集
積チップ１１０上で、ビデオ信号５０のようなビデオ信
号を受信して処理することを目的として、３次元フィル
ター２０と、IPC２５と、ビデオ信号とこのビデオ信号
が処理される構成要素との間の通信用の１個以上のデー
タチャネルとを通信可能に互いに接続する工程を含んで
いればよい。この方法は、フレームバッファ８０を集積
チップ１１０に通信可能に接続する工程を更に含んでい
てもよい。
【００２８】本発明の方法およびシステムの実施形態
は、目下既存の解決案と同等以上の性能を維持しなが
ら、同時に、より低いフォーム・ファクタとより低い製
造経費という利点を提供する。より低いフォーム・ファ
クタ（より小さい寸法）により、本発明の実施形態を組
み入れている機器の寸法要件の低減を容認することがで
きるようになる。同様に、本発明の実施形態は、先行技
術の２重フレームバッファ要件に付随する経費の節約を
供与することができる。
【００２９】本発明の方法およびシステムの実施形態と
しては、フレームバッファ８０が３次元櫛形フィルター
２０およびIPC２５の使用のためのメモリコントローラ
７０に通信可能に接続された２個以上の利用可能なメモ
リ装置から構成されている実施形態が挙げられる。この
ような実施形態では、メモリコントローラ７０は３次元
櫛形フィルター２０からとIPC２５からの（任意の）読
取り要求および書込み要求を制御して、所与の読取り要
求または書込み要求についてどのメモリ装置がアクセス
されたかを判定することができる。多数メモリ装置構成
のフレームバッファ８０の実施形態では、メモリコント
ローラ７０は、３次元櫛形フィルター２０およびIPC２
５によりフレームバッファ８０のどのメモリ装置がアク
セスされたかを更に制御することができる。このように
して、メモリコントローラ７０は、３次元櫛形フィルタ
ー７０とIPC２５からの要求の手順工程を整理し、速度
と効率を最大限にすることができる。
【００３０】フレームバッファ８０は応用例ごとに要求
されるようなどのようなメモリサイズであってもよい
が、通例は、３次元動き適応型のY／C分離については、
フレームバッファ８０は、本発明を実現する応用例によ
り利用される形式で、ビデオ信号５０に基づいて処理さ
れる少なくとも２個のビデオフレームを保持するのに十
分なサイズを備えていなければならない。フレームバッ
ファ８０は、平均化と動き検出とを目的としてビデオフ
レームを記憶するために使用される。例えば、NTSC形式
については、フレームは概ね720×480ピクセルである。
720×480ピクセルのNTSCフレームについては、フレーム
バッファ８０は、64ビットフレームを記憶するのに、４
個の１メガバイト×16ビットDRAMチップから構成されて
いなければならないことになる。これに代わるものとし
て、２個の１メガバイト×32ビットチップが採用されて
もよい。しかし、このようなメモリ要件は当該技術では
公知であり、不必要な実験を行わずに実現することがで
きる。従って、フレームバッファ８０のサイズ要件は特
定の応用例ごとに容易に判定することができる。
【００３１】本発明の方法およびシステムの実施形態
は、高精細（HD）向けのビデオ処理システムの一部とし
て、或いは、プログレッシブ走査式テレビジョンとして
実現することができる。実際に、本発明の方法およびシ
ステムの実施形態は、IPC変換器と３次元櫛形フィルタ
ーの両方を備えているどのような表示システムであれ、
そのビデオ信号処理システムの一部として実現すること
ができる。
【００３２】本発明は例示の実施形態を参照しながら本
明細書中に詳細に説明されているけれども、その説明は
具体例にすぎず、限定的な意味合いで解釈されるべきで
はないと理解されるべきである。よって、本発明の実施
形態と本発明のまた別な実施形態の詳細の無数の変更例
も、本件の説明を参照すれば当業者には明白であるとと
もに、かかる変更例は当業者なら思いつくことができる
ことも更に理解されるべきである。このような変更例や
別な実施形態は全て、前掲の特許請求の範囲に記載され
ている本発明の精神および真の範囲に入るものと思量さ
れる。
【図面の簡単な説明】
【図１】櫛形フィルタリング、インターレース・プログ
レッシブ変換、および、フレームバッファ動作を供与す
る先行技術の多数チップ構成のブロック図である。
【図２】本発明の単チップ集積システムの実施形態の略
ブロック図である。
【符号の説明】
１０ チップ構成 １５ フレームバッファ ２０ ３次元櫛形フィルター ２５ インターレース・プログレッシブ変換器 ３０ メモリコントローラ ５０ コンポジットビデオ信号 ６０ ＩＣチップ ６５ ＩＣチップ ７５ プログレッシブ信号 ８０ フレームバッファ １００ 構成 １１０ 集積チップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１２月６日（２００２．１２．
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C063 AA01 BA04 CA07 CA18 5C066 AA03 CA02 DC02 GA04 GA08 GA09 KE09 KE11 KP02 LA02

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 単チップ集積構成であって、 ビデオ信号を受信して処理する集積チップを備えてお
    り、当該集積チップは、 櫛形フィルターと、 インターレース・プログレッシブ変換器（IPC）と、 前記ビデオ信号とその信号が処理される構成要素との間
    の通信用の複数のデータチャネルとを有している、単チ
    ップ集積構成。
  2. 【請求項２】 前記単チップ集積構成は、前記ビデオ信
    号に基づいて処理される１個以上のフレームを記憶する
    フレームバッファを更に備えており、当該フレームバッ
    ファは前記集積チップに通信可能に接続されている、請
    求項１に記載の単チップ集積構成。
  3. 【請求項３】 前記集積チップは、前記櫛形フィルター
    から前記フレームバッファへの読取り要求および書込み
    要求と前記IPCから当該フレームバッファへの読取り要
    求および書込み要求とを調整するメモリコントローラを
    更に備えている、請求項２に記載の単チップ集積構成。
  4. 【請求項４】 前記単チップ集積構成は、前記櫛形フィ
    ルターから前記フレームバッファへの読取り要求および
    書込み要求と前記IPCから当該フレームバッファへの読
    取り要求および書込み要求とを調整するメモリコントロ
    ーラを更に備えており、当該メモリコントローラは前記
    集積チップへ通信可能に接続されているとともに、前記
    フレームバッファとも通信可能に接続されている、請求
    項２に記載の単チップ集積構成。
  5. 【請求項５】 前記フレームバッファは１個以上のメモ
    リ装置を備えている、請求項２に記載の単チップ集積構
    成。
  6. 【請求項６】 前記メモリ装置はDRAMチップである、請
    求項５に記載の単チップ集積構成。
  7. 【請求項７】 前記フレームバッファのサイズは前記フ
    レームを２個以上記憶するのに十分なだけの大きさがあ
    る、請求項２に記載の単チップ集積構成。
  8. 【請求項８】 前記櫛形フィルターは３次元Y／C動き適
    応型の分離フィルターである、請求項１に記載の単チッ
    プ集積構成。
  9. 【請求項９】 前記IPCは動きおよびエッジ適応型IPCで
    ある、請求項１に記載の単チップ集積構成。
  10. 【請求項１０】 前記複数のデータチャネルは、前記集
    積チップ内で、また、当該集積チップから外部でも、信
    号を集積チップと通信するためのピン出力端および接続
    部を更に備えている、請求項１に記載の単チップ集積構
    成。
  11. 【請求項１１】 前記ビデオ信号はコンポジットビデオ
    信号である、請求項１に記載の単チップ集積構成。
  12. 【請求項１２】 前記コンポジットビデオ信号はインタ
    ーレース式ビデオ信号である、請求項１１に記載の単チ
    ップ集積構成。
  13. 【請求項１３】 単チップ集積構成であって、 ビデオ信号を受信して処理する集積チップを備えてお
    り、集積チップは、 櫛形フィルターと、 フィールドレートアップコンバーターと、 ビデオ信号とその信号が処理される構成要素との間の通
    信用の１本以上のデータチャネルとを有している、単チ
    ップ集積構成。
  14. 【請求項１４】 前記単チップ集積構成は、前記ビデオ
    信号に基づいて処理される１個以上のフレームを記憶す
    るフレームバッファを更に備えており、当該フレームバ
    ッファは前記集積チップに通信可能に接続されている、
    請求項１３に記載の単チップ集積構成。
  15. 【請求項１５】 前記集積チップは、前記櫛形フィルタ
    ーから前記フレームバッファへの読取り要求および書込
    み要求と前記IPCから当該フレームバッファへの読取り
    要求および書込み要求とを調整するメモリコントローラ
    を更に備えている、請求項１４に記載の単チップ集積構
    成。
  16. 【請求項１６】 前記フレームバッファは１個以上のメ
    モリ装置を備えている、請求項１４に記載の単チップ集
    積構成。
  17. 【請求項１７】 前記メモリ装置はDRAMチップである、
    請求項１６に記載の単チップ集積構成。
  18. 【請求項１８】 前記フレームバッファのサイズは前記
    フレームを２個以上記憶するのに十分なだけの大きさが
    ある、請求項１４に記載の単チップ集積構成。
  19. 【請求項１９】 櫛形フィルターとインターレース・プ
    ログレッシブ変換器（IPC）との間で１個のフレームバ
    ッファを共有する方法であって、 １個の集積チップ上で、ビデオ信号を受信して処理する
    ことを目的として、前記櫛形フィルターと、前記IPC
    と、前記ビデオ信号とこのビデオ信号が処理される構成
    要素との間の通信用の１本以上のデータチャネルとを、
    互いに通信可能に接続する工程と、 前記フレームバッファを集積チップに通信可能に接続す
    る工程とを含んでいる、方法。
  20. 【請求項２０】 前記フレームバッファは前記ビデオ信
    号に基づいて処理される１個以上のフレームを記憶す
    る、請求項１９に記載の方法。
  21. 【請求項２１】 前記集積チップ上で、前記櫛形フィル
    ターから前記フレームバッファへの読取要求および書込
    み要求と前記IPCから当該フレームバッファへの読取り
    要求および書込み要求とを調整するメモリコントローラ
    を通信可能に接続する工程を更に含んでいる、請求項１
    ９に記載の方法。
  22. 【請求項２２】 前記櫛形フィルターから前記フレーム
    バッファへの読取要求および書込み要求と前記IPCから
    当該フレームバッファへの読取り要求および書込み要求
    とを調整することを目的として、メモリコントローラを
    前記集積チップと前記フレームバッファにそれぞれに通
    信可能に接続する工程を更に含んでいる、請求項１９に
    記載の方法。
  23. 【請求項２３】 前記フレームバッファは１個以上のメ
    モリ装置を備えている、請求項１９に記載の方法。
  24. 【請求項２４】 前記メモリ装置はDRAMチップである、
    請求項１９に記載の方法。
  25. 【請求項２５】 前記フレームバッファのサイズは前記
    フレームを２個以上記憶するのに十分なだけの大きさが
    ある、請求項１９に記載の方法。
  26. 【請求項２６】 前記櫛形フィルターは３次元Y／C動き
    適応型の分離フィルターである、請求項１９に記載の方
    法。
  27. 【請求項２７】 前記IPCは動きおよびエッジ適応型IPC
    である、請求項１９に記載の方法。
  28. 【請求項２８】 前記複数のデータチャネルは、前記集
    積チップ内で、また、当該集積チップから外部でも、信
    号を集積チップと通信するためのピン出力端および接続
    部を更に備えている、請求項１９に記載の方法。
  29. 【請求項２９】 単チップ集積構成であって、 ビデオ信号を受信して処理する集積チップを備えてお
    り、当該集積チップは、 ３次元Y／C動き適応型の分離櫛形フィルターと、 インターレース・プログレッシブ変換器（IPC）と、 前記櫛形フィルターからフレームバッファへの読取り要
    求および書込み要求と前記IPCから当該フレームバッフ
    ァへの読取り要求および書込み要求とを調整するメモリ
    コントローラとを備えており、当該フレームバッファは
    集積チップに通信可能に接続されているとともに、ビデ
    オ信号に基づいて処理される１個以上のフレームを記憶
    することが可能であり、前記集積チップは、ビデオ信号
    とその信号が処理される構成要素との間の通信用の複数
    のデータチャネルを更に備えている、単チップ集積構
    成。
  30. 【請求項３０】 前記フレームバッファは１個以上のメ
    モリ装置を備えている、請求項２９に記載の単チップ集
    積構成。
  31. 【請求項３１】 前記メモリ装置はDRAMチップである、
    請求項３０に記載の単チップ集積構成。
  32. 【請求項３２】 前記フレームバッファのサイズは前記
    フレームを２個以上記憶するのに十分なだけの大きさが
    ある、請求項２９に記載の単チップ集積構成。
  33. 【請求項３３】 前記IPCは動きおよびエッジ適応型IPC
    である、請求項２９に記載の単チップ集積構成。
  34. 【請求項３４】 前記複数のデータチャネルは、前記集
    積チップ内で、また、当該集積チップの外部でも、信号
    を当該集積チップと通信するためのピン出力端および接
    続部を更に備えている、請求項２９に記載の単チップ集
    積構成。
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