JP2003188047A - Ｄｃブロック回路および通信装置 - Google Patents
Ｄｃブロック回路および通信装置Info
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- JP2003188047A JP2003188047A JP2001382033A JP2001382033A JP2003188047A JP 2003188047 A JP2003188047 A JP 2003188047A JP 2001382033 A JP2001382033 A JP 2001382033A JP 2001382033 A JP2001382033 A JP 2001382033A JP 2003188047 A JP2003188047 A JP 2003188047A
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- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/20—Frequency-selective devices, e.g. filters
- H01P1/201—Filters for transverse electromagnetic waves
- H01P1/203—Strip line filters
- H01P1/20327—Electromagnetic interstage coupling
- H01P1/20354—Non-comb or non-interdigital filters
- H01P1/20381—Special shape resonators
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- Electromagnetism (AREA)
- Waveguide Connection Structure (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 反射特性と通過損失特性とをともに広帯域に
渡って良好にすることができないという課題があった。 【解決手段】 誘電体基板１の一方の面に実装され、電
気信号を通過する線路３と、線路３上に設けられ、線路
３で形成されたインターデジタルキャパシタ６と、イン
ターデジタルキャパシタ６を誘電体基板１とともに挟む
ように設けられ、インターデジタルキャパシタ６と並列
になるように線路３に接続されたチップキャパシタ４と
を備えるようにする。
渡って良好にすることができないという課題があった。 【解決手段】 誘電体基板１の一方の面に実装され、電
気信号を通過する線路３と、線路３上に設けられ、線路
３で形成されたインターデジタルキャパシタ６と、イン
ターデジタルキャパシタ６を誘電体基板１とともに挟む
ように設けられ、インターデジタルキャパシタ６と並列
になるように線路３に接続されたチップキャパシタ４と
を備えるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、異なるバイアス
電源電圧をそれぞれ有する２つの電気回路の間を接続
し、一方の電気回路から他方の電気回路へのバイアス電
源電圧の干渉を防止するＤＣブロック回路に係るもので
あり、またこの発明は、ＤＣブロック回路を適用した通
信装置に関するものである。
電源電圧をそれぞれ有する２つの電気回路の間を接続
し、一方の電気回路から他方の電気回路へのバイアス電
源電圧の干渉を防止するＤＣブロック回路に係るもので
あり、またこの発明は、ＤＣブロック回路を適用した通
信装置に関するものである。
【０００２】
【従来の技術】光送受信器などの通信装置内で使われる
多重回路や分離回路、ドライバ、プリアンプは一般にＩ
Ｃ化されている。これらのＩＣ回路は異なるプロセスで
作られることがある。例えば４０Ｇｂｉｔ／ｓ光送受信
器の場合、多重回路ＩＣや分離回路ＩＣのように集積度
の高いものは消費電力や歩留りの点で有利なＳｉＧｅプ
ロセスが採用されることが多く、またドライバＩＣやプ
リアンプＩＣのように高速化を優先するものはＩｎＰま
たはＧａＡｓプロセスが多い。
多重回路や分離回路、ドライバ、プリアンプは一般にＩ
Ｃ化されている。これらのＩＣ回路は異なるプロセスで
作られることがある。例えば４０Ｇｂｉｔ／ｓ光送受信
器の場合、多重回路ＩＣや分離回路ＩＣのように集積度
の高いものは消費電力や歩留りの点で有利なＳｉＧｅプ
ロセスが採用されることが多く、またドライバＩＣやプ
リアンプＩＣのように高速化を優先するものはＩｎＰま
たはＧａＡｓプロセスが多い。
【０００３】これらのＩＣ回路はバイアス電源電圧も異
なることが通常であり、ＩＣ回路同士の接続においては
バイアス電源電圧の干渉を避けるため、ＤＣ成分を遮断
するＤＣブロック回路を接続したＩＣ回路間に設ける必
要が生じる。ＤＣブロック回路には、ＤＣ成分を遮断
し、かつ所定の伝送ビットレートを有する高周波信号を
低通過損失で通過させることが要求される。
なることが通常であり、ＩＣ回路同士の接続においては
バイアス電源電圧の干渉を避けるため、ＤＣ成分を遮断
するＤＣブロック回路を接続したＩＣ回路間に設ける必
要が生じる。ＤＣブロック回路には、ＤＣ成分を遮断
し、かつ所定の伝送ビットレートを有する高周波信号を
低通過損失で通過させることが要求される。
【０００４】図８は従来のＤＣブロック回路の構成例を
示す図であり、図８（ａ），図８（ｃ）はそれぞれ上面
図、図８（ｂ）は側面図である。図８において、１０１
は誘電体基板、１０２は誘電体基板１０１の一方の面に
設けられた地導体、１０３は誘電体基板１０１の他方の
面に設けられた線路である。図８のＤＣブロック回路は
マイクロストリップ線路を構成している。１０４は線路
１０３に装荷されたチップキャパシタである。チップキ
ャパシタ１０４を取り除いたときのＤＣブロック回路を
上面から見ると図８（ｃ）のようになり、ギャップ１０
５が設けられている。
示す図であり、図８（ａ），図８（ｃ）はそれぞれ上面
図、図８（ｂ）は側面図である。図８において、１０１
は誘電体基板、１０２は誘電体基板１０１の一方の面に
設けられた地導体、１０３は誘電体基板１０１の他方の
面に設けられた線路である。図８のＤＣブロック回路は
マイクロストリップ線路を構成している。１０４は線路
１０３に装荷されたチップキャパシタである。チップキ
ャパシタ１０４を取り除いたときのＤＣブロック回路を
上面から見ると図８（ｃ）のようになり、ギャップ１０
５が設けられている。
【０００５】図８では、線路１０３の信号ラインにギャ
ップ１０５を設け、このギャップ１０５の上からチップ
キャパシタ１０４をハンダ付等で装荷することにより、
ＤＣブロック回路を簡単に構成している。チップキャパ
シタ１０４は、低周波領域から低い通過損失で信号を通
過させるため、線路１０３への装荷に支障の出ない範囲
で容量の大きなものが好ましく、０．１μＦ程度の容量
を有するものが選ばれることが多い。
ップ１０５を設け、このギャップ１０５の上からチップ
キャパシタ１０４をハンダ付等で装荷することにより、
ＤＣブロック回路を簡単に構成している。チップキャパ
シタ１０４は、低周波領域から低い通過損失で信号を通
過させるため、線路１０３への装荷に支障の出ない範囲
で容量の大きなものが好ましく、０．１μＦ程度の容量
を有するものが選ばれることが多い。
【０００６】もしチップキャパシタ１０４が純粋に容量
成分しか有していなければ、信号の周波数が高くなるほ
どチップキャパシタ１０４のインピーダンスも小さくな
り、高周波信号の通過損失も小さくなるところである。
しかしながら、実際のチップキャパシタ１０４は容量成
分と直列に誘導成分を必ず含んでいる。そのため、図８
のＤＣブロック回路は、チップキャパシタ１０４の自己
共振周波数を超える周波数帯では信号周波数が高くなる
ほど誘導成分によるインピーダンスも増大し、通過損失
が大きくなってしまう。
成分しか有していなければ、信号の周波数が高くなるほ
どチップキャパシタ１０４のインピーダンスも小さくな
り、高周波信号の通過損失も小さくなるところである。
しかしながら、実際のチップキャパシタ１０４は容量成
分と直列に誘導成分を必ず含んでいる。そのため、図８
のＤＣブロック回路は、チップキャパシタ１０４の自己
共振周波数を超える周波数帯では信号周波数が高くなる
ほど誘導成分によるインピーダンスも増大し、通過損失
が大きくなってしまう。
【０００７】それでも、２．５Ｇｂｉｔ／ｓまたは１０
Ｇｂｉｔ／ｓ程度までの伝送ビットレートであれば、図
８のＤＣブロック回路でも実用的な通過損失にとどめる
ことが可能であった。しかしながら、４０Ｇｂｉｔ／ｓ
の伝送ビットレートになってくると、およそ４ＭＨｚ〜
６０ＧＨｚ程度の周波数帯域において低い通過損失の伝
送回路が必要となり、図８のＤＣブロック回路では通過
損失を十分小さくすることができなかった。
Ｇｂｉｔ／ｓ程度までの伝送ビットレートであれば、図
８のＤＣブロック回路でも実用的な通過損失にとどめる
ことが可能であった。しかしながら、４０Ｇｂｉｔ／ｓ
の伝送ビットレートになってくると、およそ４ＭＨｚ〜
６０ＧＨｚ程度の周波数帯域において低い通過損失の伝
送回路が必要となり、図８のＤＣブロック回路では通過
損失を十分小さくすることができなかった。
【０００８】また、一般的に容量の大きなキャパシタほ
ど高周波信号に対する通過損失が大きくなってしまう傾
向にあるため、キャパシタの容量を小さくして高周波信
号に対する通過損失を低減しようとすると、低周波信号
に対する通過損失が増大してしまうという問題が生じ
る。
ど高周波信号に対する通過損失が大きくなってしまう傾
向にあるため、キャパシタの容量を小さくして高周波信
号に対する通過損失を低減しようとすると、低周波信号
に対する通過損失が増大してしまうという問題が生じ
る。
【０００９】この問題の解決策として、低周波信号を低
い通過損失で通過させる大容量のキャパシタと、高周波
信号を低い通過損失で通過させる小容量のキャパシタと
を線路上に並列配置する手法が考えられる。
い通過損失で通過させる大容量のキャパシタと、高周波
信号を低い通過損失で通過させる小容量のキャパシタと
を線路上に並列配置する手法が考えられる。
【００１０】図９は大容量キャパシタと小容量キャパシ
タとを並列配置したＤＣブロック回路の構成バリエーシ
ョンを示す図であり、図９（ａ），図９（ｂ）ともに上
面図である。図８と同一符号は同一または相当する構成
を示している。図９（ａ），図９（ｂ）において、１０
６は線路１０３で形成されたインターデジタルキャパシ
タである。
タとを並列配置したＤＣブロック回路の構成バリエーシ
ョンを示す図であり、図９（ａ），図９（ｂ）ともに上
面図である。図８と同一符号は同一または相当する構成
を示している。図９（ａ），図９（ｂ）において、１０
６は線路１０３で形成されたインターデジタルキャパシ
タである。
【００１１】図９（ａ）では、線路１０３からインター
デジタルキャパシタ１０６を分岐して誘電体基板１０１
上に配置しており、また図９（ｂ）では、図８（ｃ）の
ギャップ１０５の部分にインターデジタルキャパシタ１
０６を形成し、線路１０３からチップキャパシタ１０４
を分岐して誘電体基板１０１上に配置している。このよ
うに、図９（ａ），図９（ｂ）いずれの場合も、インタ
ーデジタルキャパシタ１０６はチップキャパシタ１０４
に対して並列配置された構成となっている。
デジタルキャパシタ１０６を分岐して誘電体基板１０１
上に配置しており、また図９（ｂ）では、図８（ｃ）の
ギャップ１０５の部分にインターデジタルキャパシタ１
０６を形成し、線路１０３からチップキャパシタ１０４
を分岐して誘電体基板１０１上に配置している。このよ
うに、図９（ａ），図９（ｂ）いずれの場合も、インタ
ーデジタルキャパシタ１０６はチップキャパシタ１０４
に対して並列配置された構成となっている。
【００１２】チップキャパシタ１０４と比較すると、イ
ンターデジタルキャパシタ１０６は、一般的に容量は小
さいが誘導成分も十分小さいため、高周波信号を通過さ
せるのに適している。つまり、チップキャパシタ１０４
のみを使って構成した図８のＤＣブロック回路と比較す
ると、図９のＤＣブロック回路は広帯域化を図ることが
できる。
ンターデジタルキャパシタ１０６は、一般的に容量は小
さいが誘導成分も十分小さいため、高周波信号を通過さ
せるのに適している。つまり、チップキャパシタ１０４
のみを使って構成した図８のＤＣブロック回路と比較す
ると、図９のＤＣブロック回路は広帯域化を図ることが
できる。
【００１３】しかしながら、これらのＤＣブロック回路
ではチップキャパシタ１０４とインターデジタルキャパ
シタ１０６とを図９のように分岐して誘電体基板１０１
上に配置しているため、線路１０３の分岐点で特性イン
ピーダンスが乱れてしまう。分岐点での特性インピーダ
ンスの乱れを抑制するためには、分岐した線路１０７の
幅を充分小さくする必要があり、そのため図９（ａ）で
は高周波信号の反射が大きくなってしまい（通過損失も
大）、一方図９（ｂ）の場合には低周波信号の反射が大
きくなってしまう（通過損失も大）。
ではチップキャパシタ１０４とインターデジタルキャパ
シタ１０６とを図９のように分岐して誘電体基板１０１
上に配置しているため、線路１０３の分岐点で特性イン
ピーダンスが乱れてしまう。分岐点での特性インピーダ
ンスの乱れを抑制するためには、分岐した線路１０７の
幅を充分小さくする必要があり、そのため図９（ａ）で
は高周波信号の反射が大きくなってしまい（通過損失も
大）、一方図９（ｂ）の場合には低周波信号の反射が大
きくなってしまう（通過損失も大）。
【００１４】分岐後の線路幅を調整することで分岐点の
特性インピーダンス整合を図り、かつ高周波信号と低周
波信号の通過損失のバランスをとることは可能である
が、分岐点で周波数成分を分離することはできないの
で、結局高周波信号と低周波信号の通過損失をともに小
さくすることは困難である。また、チップキャパシタで
発生した反射がもう一方の分岐線路に流れ込み干渉波と
なるため、高周波信号の波形劣化が生じる。さらに分岐
線路があることで、磁界Ｈ（時間因子を無視し、同位相
成分のみを図示）の分布が図９（ａ），図９（ｂ）のよ
うに乱れてしまうため、線路からの不要輻射が発生しや
すく、電子機器内における電磁干渉につながるという課
題もある。
特性インピーダンス整合を図り、かつ高周波信号と低周
波信号の通過損失のバランスをとることは可能である
が、分岐点で周波数成分を分離することはできないの
で、結局高周波信号と低周波信号の通過損失をともに小
さくすることは困難である。また、チップキャパシタで
発生した反射がもう一方の分岐線路に流れ込み干渉波と
なるため、高周波信号の波形劣化が生じる。さらに分岐
線路があることで、磁界Ｈ（時間因子を無視し、同位相
成分のみを図示）の分布が図９（ａ），図９（ｂ）のよ
うに乱れてしまうため、線路からの不要輻射が発生しや
すく、電子機器内における電磁干渉につながるという課
題もある。
【００１５】
【発明が解決しようとする課題】従来のＤＣブロック回
路は以上のように構成されているので、反射特性と通過
損失特性とをともに広帯域に渡って良好にすることがで
きないという課題があった。
路は以上のように構成されているので、反射特性と通過
損失特性とをともに広帯域に渡って良好にすることがで
きないという課題があった。
【００１６】また、従来の通信装置は、異なるバイアス
電源電圧を持った複数の電気回路で構成されると、高速
の伝送ビットレートに対応できないという課題があっ
た。
電源電圧を持った複数の電気回路で構成されると、高速
の伝送ビットレートに対応できないという課題があっ
た。
【００１７】この発明は上記のような課題を解決するた
めになされたもので、反射特性と通過損失特性とをとも
に広帯域に渡って良好にすることが可能なＤＣブロック
回路を提供することを目的とする。
めになされたもので、反射特性と通過損失特性とをとも
に広帯域に渡って良好にすることが可能なＤＣブロック
回路を提供することを目的とする。
【００１８】また、この発明は、異なるバイアス電源電
圧を持った複数の電気回路で構成された場合にも、高速
の伝送ビットレートに対応可能な通信装置を構成するこ
とを目的とする。
圧を持った複数の電気回路で構成された場合にも、高速
の伝送ビットレートに対応可能な通信装置を構成するこ
とを目的とする。
【００１９】
【課題を解決するための手段】この発明に係るＤＣブロ
ック回路は、誘電体基板の一方の面に実装され、電気信
号を通過する線路と、線路上に設けられ、線路で形成さ
れたインターデジタルキャパシタと、インターデジタル
キャパシタを誘電体基板とともに挟むように設けられ、
インターデジタルキャパシタと並列になるように線路に
接続されたチップキャパシタとを備えるようにしたもの
である。
ック回路は、誘電体基板の一方の面に実装され、電気信
号を通過する線路と、線路上に設けられ、線路で形成さ
れたインターデジタルキャパシタと、インターデジタル
キャパシタを誘電体基板とともに挟むように設けられ、
インターデジタルキャパシタと並列になるように線路に
接続されたチップキャパシタとを備えるようにしたもの
である。
【００２０】この発明に係るＤＣブロック回路は、電気
信号を入出力するコネクタを線路が両端にそれぞれ備え
るようにしたものである。
信号を入出力するコネクタを線路が両端にそれぞれ備え
るようにしたものである。
【００２１】この発明に係るＤＣブロック回路は、線路
の幅と、インターデジタルキャパシタの幅と、チップキ
ャパシタの幅とを略同一に形成するようにしたものであ
る。
の幅と、インターデジタルキャパシタの幅と、チップキ
ャパシタの幅とを略同一に形成するようにしたものであ
る。
【００２２】この発明に係るＤＣブロック回路は、チッ
プキャパシタの幅を線路の幅よりも大きく形成するよう
にしたものである。
プキャパシタの幅を線路の幅よりも大きく形成するよう
にしたものである。
【００２３】この発明に係るＤＣブロック回路は、イン
ターデジタルキャパシタの幅を線路の幅よりも大きく形
成するようにしたものである。
ターデジタルキャパシタの幅を線路の幅よりも大きく形
成するようにしたものである。
【００２４】この発明に係るＤＣブロック回路は、絶縁
体のレジスト膜によってインターデジタルキャパシタが
コーティングされるようにしたものである。
体のレジスト膜によってインターデジタルキャパシタが
コーティングされるようにしたものである。
【００２５】この発明に係るＤＣブロック回路は、誘電
体基板の他方の面に地導体を備えてマイクロストリップ
線路を構成するようにしたものである。
体基板の他方の面に地導体を備えてマイクロストリップ
線路を構成するようにしたものである。
【００２６】この発明に係るＤＣブロック回路は、誘電
体基板の一方の面に地導体を備えてコプレーナ線路を構
成するようにしたものである。
体基板の一方の面に地導体を備えてコプレーナ線路を構
成するようにしたものである。
【００２７】この発明に係るＤＣブロック回路は、誘電
体基板の一方の面および他方の面に地導体をそれぞれ備
えてグラウンデッドコプレーナ線路を構成するようにし
たものである。
体基板の一方の面および他方の面に地導体をそれぞれ備
えてグラウンデッドコプレーナ線路を構成するようにし
たものである。
【００２８】この発明に係る通信装置は、請求項１から
請求項９のうちいずれか１項記載のＤＣブロック回路
と、このＤＣブロック回路の一端に設けられた第１の電
気回路と、ＤＣブロック回路の他端に設けられた第２の
回路とを有し、この第２の電気回路は第１の電気回路と
は異なるバイアス電源電圧を有するようにしたものであ
る。
請求項９のうちいずれか１項記載のＤＣブロック回路
と、このＤＣブロック回路の一端に設けられた第１の電
気回路と、ＤＣブロック回路の他端に設けられた第２の
回路とを有し、この第２の電気回路は第１の電気回路と
は異なるバイアス電源電圧を有するようにしたものであ
る。
【００２９】この発明に係る通信装置は、ドライバ駆動
用の電気信号をＤＣブロック回路へ出力する多重回路Ｉ
Ｃを第１の電気回路として備えるとともに、ＤＣブロッ
ク回路から入力される電気信号にしたがって、連続波光
信号を強度変調光信号として出力するドライバを第２の
電気回路として備えるようにしたものである。
用の電気信号をＤＣブロック回路へ出力する多重回路Ｉ
Ｃを第１の電気回路として備えるとともに、ＤＣブロッ
ク回路から入力される電気信号にしたがって、連続波光
信号を強度変調光信号として出力するドライバを第２の
電気回路として備えるようにしたものである。
【００３０】この発明に係る通信装置は、強度変調光信
号を受光して振幅変調電気信号に光−電気変換するプリ
アンプを第１の電気回路として備えるとともに、振幅変
調電気信号を分離処理するデマルチプレクサを第２の電
気回路として備えるようにしたものである。
号を受光して振幅変調電気信号に光−電気変換するプリ
アンプを第１の電気回路として備えるとともに、振幅変
調電気信号を分離処理するデマルチプレクサを第２の電
気回路として備えるようにしたものである。
【００３１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
Ｃブロック回路の構成例を示す図であり、図１（ａ），
図１（ｃ）はそれぞれ上面図、図１（ｂ）は側面図であ
る。図１において、１は誘電体基板、２は誘電体基板１
の一方の面に設けられた地導体、３は誘電体基板１の他
方の面に設けられた線路である。図１のＤＣブロック回
路はマイクロストリップ線路を構成している。４は線路
３に装荷されたチップキャパシタ、６はインターデジタ
ルキャパシタである。チップキャパシタ４を取り除いた
ときのＤＣブロック回路を上面から見ると図１（ｃ）の
ようになり、インターデジタルキャパシタ６を誘電体基
板１とともに挟むように、チップキャパシタ４が設けら
れている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
Ｃブロック回路の構成例を示す図であり、図１（ａ），
図１（ｃ）はそれぞれ上面図、図１（ｂ）は側面図であ
る。図１において、１は誘電体基板、２は誘電体基板１
の一方の面に設けられた地導体、３は誘電体基板１の他
方の面に設けられた線路である。図１のＤＣブロック回
路はマイクロストリップ線路を構成している。４は線路
３に装荷されたチップキャパシタ、６はインターデジタ
ルキャパシタである。チップキャパシタ４を取り除いた
ときのＤＣブロック回路を上面から見ると図１（ｃ）の
ようになり、インターデジタルキャパシタ６を誘電体基
板１とともに挟むように、チップキャパシタ４が設けら
れている。
【００３２】図１に示すように、線路３で形成したイン
ターデジタルキャパシタ６の真上にチップキャパシタ４
を並列に装荷して分岐線路をなくすことができるため、
線路上の特性インピーダンスの乱れは抑制され、高周波
信号と低周波信号とを低反射・低通過損失で通過させる
ＤＣブロック回路を実現することができる。特に線路３
の幅と、インターデジタルキャパシタ６の幅と、チップ
キャパシタ４の幅とを略同一に形成することで、磁界Ｈ
（時間因子を無視し、同位相成分のみを図示）の分布
（すなわち電磁界分布）は図１（ｃ）のように乱れを抑
制できるため、反射波や不要輻射の発生を最小限に抑え
ることができる。
ターデジタルキャパシタ６の真上にチップキャパシタ４
を並列に装荷して分岐線路をなくすことができるため、
線路上の特性インピーダンスの乱れは抑制され、高周波
信号と低周波信号とを低反射・低通過損失で通過させる
ＤＣブロック回路を実現することができる。特に線路３
の幅と、インターデジタルキャパシタ６の幅と、チップ
キャパシタ４の幅とを略同一に形成することで、磁界Ｈ
（時間因子を無視し、同位相成分のみを図示）の分布
（すなわち電磁界分布）は図１（ｃ）のように乱れを抑
制できるため、反射波や不要輻射の発生を最小限に抑え
ることができる。
【００３３】従来のＤＣブロック回路と比較すると、イ
ンターデジタルキャパシタ６で得られる容量に制限が生
じるが、以下に実現性を検証する。図２はインターデジ
タルキャパシタ６の概観を示す図である。電極（フィン
ガー）Ｆを有するインターデジタルキャパシタ６の容量
Ｃは、次の式（１）で求められる。
ンターデジタルキャパシタ６で得られる容量に制限が生
じるが、以下に実現性を検証する。図２はインターデジ
タルキャパシタ６の概観を示す図である。電極（フィン
ガー）Ｆを有するインターデジタルキャパシタ６の容量
Ｃは、次の式（１）で求められる。
【００３４】
【数１】
ただし、以下の式（２）〜（４）を満たすものとする。
【００３５】
【数２】
【００３６】
【数３】
【００３７】ここで、電極Ｆの厚さを０としており、ｎ
は電極Ｆの数、Ｌは電極Ｆの長さ、Ｗは電極Ｆの幅、Ｓ
は電極Ｆ間の間隔、ε０は真空の誘電率（≒８．８５４
×１０−１２Ｆ／ｍ）、εｒは誘電体基板１の比誘電率
であり、Ｋ（ｋ）は完全楕円積分である。また式におい
て誤差３％以内で下記の近似式が成立する。
は電極Ｆの数、Ｌは電極Ｆの長さ、Ｗは電極Ｆの幅、Ｓ
は電極Ｆ間の間隔、ε０は真空の誘電率（≒８．８５４
×１０−１２Ｆ／ｍ）、εｒは誘電体基板１の比誘電率
であり、Ｋ（ｋ）は完全楕円積分である。また式におい
て誤差３％以内で下記の近似式が成立する。
【００３８】
【数４】
【００３９】ここで計算例として、厚さ０．５ｍｍのア
ルミナ基板（εｒ＝９とする）において、特性インピー
ダンスが５０Ωである線路３上に、インターデジタルキ
ャパシタ６を形成した場合の容量を求める。線路３の特
性インピーダンスが５０Ωとなる線路幅はほぼ０．５ｍ
ｍであり、Ｌ＝１ｍｍ，Ｗ＝Ｓ＝０．０１ｍｍとすると
ｎ＝２６となり、式（１）〜（５）に代入して計算する
とＣ≒１．１ｐＦと求まる。
ルミナ基板（εｒ＝９とする）において、特性インピー
ダンスが５０Ωである線路３上に、インターデジタルキ
ャパシタ６を形成した場合の容量を求める。線路３の特
性インピーダンスが５０Ωとなる線路幅はほぼ０．５ｍ
ｍであり、Ｌ＝１ｍｍ，Ｗ＝Ｓ＝０．０１ｍｍとすると
ｎ＝２６となり、式（１）〜（５）に代入して計算する
とＣ≒１．１ｐＦと求まる。
【００４０】この容量による抵抗は、例えば４０ＧＨｚ
では３．６Ω，６０ＧＨｚでは２．４Ωとなり十分小さ
い値であるので、伝送ビットレートが４０Ｇｂｉｔ／ｓ
のような高速の光送受信器の伝送回路においては、高周
波成分の通過損失を低減するためにインターデジタルキ
ャパシタの併用が有用であることが分かる。
では３．６Ω，６０ＧＨｚでは２．４Ωとなり十分小さ
い値であるので、伝送ビットレートが４０Ｇｂｉｔ／ｓ
のような高速の光送受信器の伝送回路においては、高周
波成分の通過損失を低減するためにインターデジタルキ
ャパシタの併用が有用であることが分かる。
【００４１】なおこの計算例では電極の厚さを０として
いるが、実際にはある程度の厚さがあり、容量が計算値
よりも大きくなるので、高周波成分に対する抵抗はさら
に小さくなると考えて良い。またインターデジタルキャ
パシタの上に装荷するチップキャパシタは、その幅が線
路と同程度のものを選べば、広帯域にわたり反射係数を
十分小さくすることが可能である。
いるが、実際にはある程度の厚さがあり、容量が計算値
よりも大きくなるので、高周波成分に対する抵抗はさら
に小さくなると考えて良い。またインターデジタルキャ
パシタの上に装荷するチップキャパシタは、その幅が線
路と同程度のものを選べば、広帯域にわたり反射係数を
十分小さくすることが可能である。
【００４２】続いて、この実施の形態１によるＤＣブロ
ック回路を用いた通信装置の構成の一例について説明す
る。図３はこの発明の実施の形態１による通信装置の構
成例を示す図であり、図１のＤＣブロック回路を用いて
構成した４０Ｇｂｉｔ／ｓ光送信装置を表している。
ック回路を用いた通信装置の構成の一例について説明す
る。図３はこの発明の実施の形態１による通信装置の構
成例を示す図であり、図１のＤＣブロック回路を用いて
構成した４０Ｇｂｉｔ／ｓ光送信装置を表している。
【００４３】図３において、１０は連続波の光信号を出
力するＬＤ（レーザダイオード）、２０は例えば４０Ｇ
ｂｉｔ／ｓパルス波の差動電気信号を出力する多重回路
ＩＣパッケージである。この多重回路ＩＣパッケージ２
０には、不図示の多重回路ＩＣ（第１の電気回路）が内
包される。３０はＬＤ１０からの光信号を例えば４０Ｇ
ｂｉｔ／ｓなどの強度変調光信号に変調するドライバ内
蔵ＥＡ変調器である。このドライバ内蔵ＥＡ変調器３０
には、不図示のドライバ（第２の電気回路）が内包され
る。４０は図１に示したＤＣブロック回路、５０はドラ
イバ内蔵ＥＡ変調器３０，多重回路ＩＣパッケージ２０
とＤＣブロック回路４０とを接続するワイヤやリボンな
どの接続部である。なお、ドライバ内蔵ＥＡ変調器３０
は、内部に収納されたドライバと外部とを電気的に導通
するフィードスルー５０ａを有する。同様に、多重回路
ＩＣパッケージ２０も、内部に収納された多重回路ＩＣ
と外部とを電気的に導通するフィードスルー５０ｂを有
する。ＤＣブロック回路４０を成す誘電体基板１は、両
端において、フィードスルー５０ａ，５０ｂとそれぞれ
接続される（接続部５０）。その結果、多重回路ＩＣと
ドライバとはＤＣブロック回路４０によって接続され
る。ここでは、ＤＣブロック回路４０をなす誘電体基板
１の裏面に地導体２を備えた差動線路を想定しており、
多重回路ＩＣパッケージ２０とドライバ内蔵ＥＡ変調器
３０との間の２本の信号線にインターデジタルキャパシ
タ６とチップキャパシタ４とを併設することで構成して
いる。
力するＬＤ（レーザダイオード）、２０は例えば４０Ｇ
ｂｉｔ／ｓパルス波の差動電気信号を出力する多重回路
ＩＣパッケージである。この多重回路ＩＣパッケージ２
０には、不図示の多重回路ＩＣ（第１の電気回路）が内
包される。３０はＬＤ１０からの光信号を例えば４０Ｇ
ｂｉｔ／ｓなどの強度変調光信号に変調するドライバ内
蔵ＥＡ変調器である。このドライバ内蔵ＥＡ変調器３０
には、不図示のドライバ（第２の電気回路）が内包され
る。４０は図１に示したＤＣブロック回路、５０はドラ
イバ内蔵ＥＡ変調器３０，多重回路ＩＣパッケージ２０
とＤＣブロック回路４０とを接続するワイヤやリボンな
どの接続部である。なお、ドライバ内蔵ＥＡ変調器３０
は、内部に収納されたドライバと外部とを電気的に導通
するフィードスルー５０ａを有する。同様に、多重回路
ＩＣパッケージ２０も、内部に収納された多重回路ＩＣ
と外部とを電気的に導通するフィードスルー５０ｂを有
する。ＤＣブロック回路４０を成す誘電体基板１は、両
端において、フィードスルー５０ａ，５０ｂとそれぞれ
接続される（接続部５０）。その結果、多重回路ＩＣと
ドライバとはＤＣブロック回路４０によって接続され
る。ここでは、ＤＣブロック回路４０をなす誘電体基板
１の裏面に地導体２を備えた差動線路を想定しており、
多重回路ＩＣパッケージ２０とドライバ内蔵ＥＡ変調器
３０との間の２本の信号線にインターデジタルキャパシ
タ６とチップキャパシタ４とを併設することで構成して
いる。
【００４４】次に動作について説明する。ＬＤ１０から
出力された光信号は、ドライバ内蔵ＥＡ変調器３０へと
入力される。一方、多重回路ＩＣパッケージ２０は、高
速の差動電気信号を出力しており、ＤＣブロック回路４
０を介して差動電気信号をドライバ内蔵ＥＡ変調器３０
へ与え、ドライバ内蔵ＥＡ変調器３０を駆動している。
ドライバ内蔵ＥＡ変調器３０は、差動電気信号にしたが
って光信号を変調し、高速の強度変調光信号として出力
する。
出力された光信号は、ドライバ内蔵ＥＡ変調器３０へと
入力される。一方、多重回路ＩＣパッケージ２０は、高
速の差動電気信号を出力しており、ＤＣブロック回路４
０を介して差動電気信号をドライバ内蔵ＥＡ変調器３０
へ与え、ドライバ内蔵ＥＡ変調器３０を駆動している。
ドライバ内蔵ＥＡ変調器３０は、差動電気信号にしたが
って光信号を変調し、高速の強度変調光信号として出力
する。
【００４５】ドライバ内蔵ＥＡ変調器３０内部のドライ
バと多重回路ＩＣパッケージ２０内部の多重回路ＩＣと
は、例えば前者がＩｎＰ，ＧａＡｓ，後者がＳｉＧｅな
どのように、そのプロセスの違いによってバイアス電源
電圧に差が生じている。これらの異なるバイアス電源電
圧が互いに他へ流入しないように、ドライバ内蔵ＥＡ変
調器３０と多重回路ＩＣパッケージ２０との間にＤＣブ
ロック回路４０を設けてＤＣ成分を遮断している。多重
回路ＩＣパッケージ２０からの差動電気信号はＤＣブロ
ック回路４０を介してドライバ内蔵ＥＡ変調器３０へ与
えられている。前述したように、この実施の形態１によ
るＤＣブロック回路４０は、低周波から高周波まで良好
な反射特性・通過損失特性を有しているので、４０Ｇｂ
ｉｔ／ｓという広帯域の差動電気信号に充分対応するこ
とができる。
バと多重回路ＩＣパッケージ２０内部の多重回路ＩＣと
は、例えば前者がＩｎＰ，ＧａＡｓ，後者がＳｉＧｅな
どのように、そのプロセスの違いによってバイアス電源
電圧に差が生じている。これらの異なるバイアス電源電
圧が互いに他へ流入しないように、ドライバ内蔵ＥＡ変
調器３０と多重回路ＩＣパッケージ２０との間にＤＣブ
ロック回路４０を設けてＤＣ成分を遮断している。多重
回路ＩＣパッケージ２０からの差動電気信号はＤＣブロ
ック回路４０を介してドライバ内蔵ＥＡ変調器３０へ与
えられている。前述したように、この実施の形態１によ
るＤＣブロック回路４０は、低周波から高周波まで良好
な反射特性・通過損失特性を有しているので、４０Ｇｂ
ｉｔ／ｓという広帯域の差動電気信号に充分対応するこ
とができる。
【００４６】なお、図３では、ドライバ内蔵ＥＡ変調器
３０，多重回路ＩＣパッケージ２０とＤＣブロック回路
４０とを接続部５０によって接続して使用しているが、
この発明のＤＣブロック回路および通信装置はこれに限
定されるものではない。例えば、約２０ＧＨｚまで対応
するＳＭＡコネクタ（登録商標）や、約４０ＧＨｚまで
対応するＫコネクタ（登録商標）、約６５ＧＨｚまで対
応するＶコネクタ（登録商標）などの高周波用のコネク
タをＤＣブロック回路４０の線路３の入力・出力両端に
それぞれ実装して使用することも可能である。高周波コ
ネクタをＤＣブロック回路４０に実装することで、同一
の高周波コネクタを実装した任意の第１の電気回路、第
２の電気回路と簡単に接続できるようになり、ＤＣブロ
ック回路４０の汎用性を高くすることが可能になる。
３０，多重回路ＩＣパッケージ２０とＤＣブロック回路
４０とを接続部５０によって接続して使用しているが、
この発明のＤＣブロック回路および通信装置はこれに限
定されるものではない。例えば、約２０ＧＨｚまで対応
するＳＭＡコネクタ（登録商標）や、約４０ＧＨｚまで
対応するＫコネクタ（登録商標）、約６５ＧＨｚまで対
応するＶコネクタ（登録商標）などの高周波用のコネク
タをＤＣブロック回路４０の線路３の入力・出力両端に
それぞれ実装して使用することも可能である。高周波コ
ネクタをＤＣブロック回路４０に実装することで、同一
の高周波コネクタを実装した任意の第１の電気回路、第
２の電気回路と簡単に接続できるようになり、ＤＣブロ
ック回路４０の汎用性を高くすることが可能になる。
【００４７】また、図３では、第１の電気回路として多
重回路ＩＣパッケージ２０内部の多重回路ＩＣ，第２の
電気回路としてドライバ内蔵ＥＡ変調器３０内部のドラ
イバを用いているが、ＤＣブロック回路４０を介して接
続される第１の電気回路、第２の電気回路はこれらに限
定されるものではない。例えば、高速の強度変調光信号
を受光して高速の振幅変調電気信号に変換するプリアン
プ内蔵ＰＤ（フォトダイオード）と、振幅変調電気信号
を分離処理するＤＭＵＸ（デマルチプレクサ）との間を
ＤＣブロック回路４０で接続した光受信器としての通信
装置などのように、バイアス電源電圧に違いを有する２
種類の電気回路であれば良い。ここで第１の電気回路と
第２の電気回路との他の接続例も以下（Ａ）〜（Ｃ）に
挙げておく。
重回路ＩＣパッケージ２０内部の多重回路ＩＣ，第２の
電気回路としてドライバ内蔵ＥＡ変調器３０内部のドラ
イバを用いているが、ＤＣブロック回路４０を介して接
続される第１の電気回路、第２の電気回路はこれらに限
定されるものではない。例えば、高速の強度変調光信号
を受光して高速の振幅変調電気信号に変換するプリアン
プ内蔵ＰＤ（フォトダイオード）と、振幅変調電気信号
を分離処理するＤＭＵＸ（デマルチプレクサ）との間を
ＤＣブロック回路４０で接続した光受信器としての通信
装置などのように、バイアス電源電圧に違いを有する２
種類の電気回路であれば良い。ここで第１の電気回路と
第２の電気回路との他の接続例も以下（Ａ）〜（Ｃ）に
挙げておく。
【００４８】（Ａ） ＬＤまたはＰＤなどの光素子と、
この光素子用のプリアンプまたはドライバとの間をＤＣ
ブロック回路４０で接続したＬＤ／ＰＤモジュールとし
ての通信装置。 （Ｂ） ＬＤまたはＰＤなどの光素子と、この光素子用
のプリアンプまたはドライバとをともに備えたＬＤ／Ｐ
Ｄモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含
む）と、ＭＵＸ（マルチプレクサ）、ＤＭＵＸなどのＩ
Ｃ回路との間をＤＣブロック回路４０で接続した光送受
信器としての通信装置。 （Ｃ） ＬＤまたはＰＤなどの光素子と、この光素子用
のプリアンプまたはドライバとをともに備えたＬＤ／Ｐ
Ｄモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含
む）同士の間をＤＣブロック回路４０で接続した光送／
受信器としての通信装置。
この光素子用のプリアンプまたはドライバとの間をＤＣ
ブロック回路４０で接続したＬＤ／ＰＤモジュールとし
ての通信装置。 （Ｂ） ＬＤまたはＰＤなどの光素子と、この光素子用
のプリアンプまたはドライバとをともに備えたＬＤ／Ｐ
Ｄモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含
む）と、ＭＵＸ（マルチプレクサ）、ＤＭＵＸなどのＩ
Ｃ回路との間をＤＣブロック回路４０で接続した光送受
信器としての通信装置。 （Ｃ） ＬＤまたはＰＤなどの光素子と、この光素子用
のプリアンプまたはドライバとをともに備えたＬＤ／Ｐ
Ｄモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含
む）同士の間をＤＣブロック回路４０で接続した光送／
受信器としての通信装置。
【００４９】さらに、以上の説明では、図１に示したＤ
Ｃブロック回路４０を用いているが、この実施の形態１
の通信装置はこれに限定されるものではなく、後述する
実施の形態２〜５のＤＣブロック回路を適用することも
もちろん可能である。
Ｃブロック回路４０を用いているが、この実施の形態１
の通信装置はこれに限定されるものではなく、後述する
実施の形態２〜５のＤＣブロック回路を適用することも
もちろん可能である。
【００５０】以上のように、この実施の形態１によれ
ば、誘電体基板１の一方の面に実装され、電気信号を通
過する線路３と、線路３上に設けられ、線路３で形成さ
れたインターデジタルキャパシタ６と、インターデジタ
ルキャパシタ６を誘電体基板１とともに挟むように設け
られ、インターデジタルキャパシタ６と並列になるよう
に線路３に接続されたチップキャパシタ４とを備えるよ
うにしたので、反射特性と通過損失特性とをともに広帯
域に渡って良好にすることができるという効果が得られ
る。
ば、誘電体基板１の一方の面に実装され、電気信号を通
過する線路３と、線路３上に設けられ、線路３で形成さ
れたインターデジタルキャパシタ６と、インターデジタ
ルキャパシタ６を誘電体基板１とともに挟むように設け
られ、インターデジタルキャパシタ６と並列になるよう
に線路３に接続されたチップキャパシタ４とを備えるよ
うにしたので、反射特性と通過損失特性とをともに広帯
域に渡って良好にすることができるという効果が得られ
る。
【００５１】また、この実施の形態１によれば、線路３
は、電気信号の入力端側および出力単側に電気信号を入
出力する高周波用のコネクタをそれぞれ備えるようにし
たので、汎用性の高いＤＣブロック回路を提供できると
いう効果が得られる。
は、電気信号の入力端側および出力単側に電気信号を入
出力する高周波用のコネクタをそれぞれ備えるようにし
たので、汎用性の高いＤＣブロック回路を提供できると
いう効果が得られる。
【００５２】さらに、この実施の形態１によれば、誘電
体基板１の他方の面に地導体２を備えてマイクロストリ
ップ線路を構成するようにしたので、反射特性と通過損
失特性とをともに広帯域に渡って良好にすることができ
るという効果が得られる。
体基板１の他方の面に地導体２を備えてマイクロストリ
ップ線路を構成するようにしたので、反射特性と通過損
失特性とをともに広帯域に渡って良好にすることができ
るという効果が得られる。
【００５３】さらに、この実施の形態１によれば、線路
３の幅と、インターデジタルキャパシタ６の幅と、チッ
プキャパシタ４の幅とを略同一に形成するようにしたの
で、特性インピーダンスの乱れを低く抑制することがで
き、反射特性と通過損失特性とをともに広帯域に渡って
良好にすることができるという効果が得られる。
３の幅と、インターデジタルキャパシタ６の幅と、チッ
プキャパシタ４の幅とを略同一に形成するようにしたの
で、特性インピーダンスの乱れを低く抑制することがで
き、反射特性と通過損失特性とをともに広帯域に渡って
良好にすることができるという効果が得られる。
【００５４】さらに、この実施の形態１によれば、ＤＣ
ブロック回路４０と、第１のバイアス電源電圧を有する
第１の電気回路と、第１のバイアス電源電圧と異なる第
２のバイアス電源電圧を有し、第１の電気回路とＤＣブ
ロック回路４０を介して電気的に接続される第２の電気
回路とを備えるようにしたので、異なるバイアス電源電
圧を持った複数の電気回路で構成して、高速の伝送ビッ
トレートに対応できるという効果が得られる。
ブロック回路４０と、第１のバイアス電源電圧を有する
第１の電気回路と、第１のバイアス電源電圧と異なる第
２のバイアス電源電圧を有し、第１の電気回路とＤＣブ
ロック回路４０を介して電気的に接続される第２の電気
回路とを備えるようにしたので、異なるバイアス電源電
圧を持った複数の電気回路で構成して、高速の伝送ビッ
トレートに対応できるという効果が得られる。
【００５５】さらに、この実施の形態１によれば、ドラ
イブ用の電気信号をＤＣブロック回路４０へ出力する多
重回路ＩＣを第１の電気回路として備えるとともに、Ｄ
Ｃブロック回路４０から入力される電気信号にしたがっ
て、ＬＤ１０からの連続波光信号を強度変調光信号とし
て出力するドライバを第２の電気回路として備えるよう
にしたので、異なるバイアス電源電圧を持った複数の電
気回路で構成して、高速の伝送ビットレートに対応でき
るという効果が得られる。なお、この実施の形態１で
は、ＥＡ変調器内部にドライバが内包される場合につい
て説明した。しかし、この発明はこれに限定されるもの
ではなく、ＥＡ変調器の外部にドライバが存在しても良
い。
イブ用の電気信号をＤＣブロック回路４０へ出力する多
重回路ＩＣを第１の電気回路として備えるとともに、Ｄ
Ｃブロック回路４０から入力される電気信号にしたがっ
て、ＬＤ１０からの連続波光信号を強度変調光信号とし
て出力するドライバを第２の電気回路として備えるよう
にしたので、異なるバイアス電源電圧を持った複数の電
気回路で構成して、高速の伝送ビットレートに対応でき
るという効果が得られる。なお、この実施の形態１で
は、ＥＡ変調器内部にドライバが内包される場合につい
て説明した。しかし、この発明はこれに限定されるもの
ではなく、ＥＡ変調器の外部にドライバが存在しても良
い。
【００５６】さらに、この実施の形態１によれば、強度
変調光信号を受光して振幅変調電気信号に光−電気変換
するプリアンプ内蔵フォトダイオードを第１の電気回路
として備えるとともに、振幅変調電気信号を分離処理す
るデマルチプレクサを第２の電気回路として備えるよう
にしたので、異なるバイアス電源電圧を持った複数の電
気回路で構成して、高速の伝送ビットレートに対応でき
るという効果が得られる。
変調光信号を受光して振幅変調電気信号に光−電気変換
するプリアンプ内蔵フォトダイオードを第１の電気回路
として備えるとともに、振幅変調電気信号を分離処理す
るデマルチプレクサを第２の電気回路として備えるよう
にしたので、異なるバイアス電源電圧を持った複数の電
気回路で構成して、高速の伝送ビットレートに対応でき
るという効果が得られる。
【００５７】実施の形態２．チップキャパシタと同程度
の幅のインターデジタルキャパシタではその容量が不足
する場合、インターデジタルキャパシタの電極幅を細く
して電極数を増加させ、容量を増やすことが考えられ
る。しかしながら、エッチング精度や短絡の危険性等の
理由により電極幅の加工には限界があるため、電極幅の
細さにも限界が生じる。この実施の形態２では、電極幅
を細くせずに充分な容量を確保する手法について説明す
る。
の幅のインターデジタルキャパシタではその容量が不足
する場合、インターデジタルキャパシタの電極幅を細く
して電極数を増加させ、容量を増やすことが考えられ
る。しかしながら、エッチング精度や短絡の危険性等の
理由により電極幅の加工には限界があるため、電極幅の
細さにも限界が生じる。この実施の形態２では、電極幅
を細くせずに充分な容量を確保する手法について説明す
る。
【００５８】図４はこの発明の実施の形態２によるＤＣ
ブロック回路の構成例を示す図であり、図４（ａ），図
４（ｃ）はそれぞれ上面図、図４（ｂ）は側面図であ
る。図１と同一符号は同一または相当する構成を示して
いる。図４において、６Ｗはインターデジタルキャパシ
タであり、チップキャパシタ４よりも幅が広く形成され
ている。
ブロック回路の構成例を示す図であり、図４（ａ），図
４（ｃ）はそれぞれ上面図、図４（ｂ）は側面図であ
る。図１と同一符号は同一または相当する構成を示して
いる。図４において、６Ｗはインターデジタルキャパシ
タであり、チップキャパシタ４よりも幅が広く形成され
ている。
【００５９】使用するチップキャパシタ４が小さく、チ
ップキャパシタ４と同程度の幅のインターデジタルキャ
パシタ６（図１）では容量が不十分な場合には、図６
（ａ），図６（ｃ）に示すように、チップキャパシタ４
よりも幅広のインターデジタルキャパシタ６ＷをＤＣブ
ロック回路に用いることも有効である。この場合、イン
ターデジタルキャパシタ６Ｗの幅が大きくなるにつれて
反射特性が悪化していくが、線路に分岐を持たせた従来
の構成と比べると、反射を小さくすることができる。
ップキャパシタ４と同程度の幅のインターデジタルキャ
パシタ６（図１）では容量が不十分な場合には、図６
（ａ），図６（ｃ）に示すように、チップキャパシタ４
よりも幅広のインターデジタルキャパシタ６ＷをＤＣブ
ロック回路に用いることも有効である。この場合、イン
ターデジタルキャパシタ６Ｗの幅が大きくなるにつれて
反射特性が悪化していくが、線路に分岐を持たせた従来
の構成と比べると、反射を小さくすることができる。
【００６０】なお、インターデジタルキャパシタ６Ｗの
幅の広げ方は特に限定されるものではないが、信号が伝
送する方向での線路３を中心にして左右対称的に広げる
ようにすることで、前述した電磁界分布の乱れが抑制可
能になり、反射特性・通過損失特性の劣化を低く抑える
ことができる。また、チップキャパシタ４の幅を線路３
の幅より大きくしても良く、チップキャパシタ４の容量
を十分に持たせることができる。
幅の広げ方は特に限定されるものではないが、信号が伝
送する方向での線路３を中心にして左右対称的に広げる
ようにすることで、前述した電磁界分布の乱れが抑制可
能になり、反射特性・通過損失特性の劣化を低く抑える
ことができる。また、チップキャパシタ４の幅を線路３
の幅より大きくしても良く、チップキャパシタ４の容量
を十分に持たせることができる。
【００６１】以上のように、この実施の形態２によれ
ば、チップキャパシタ４よりも幅広のインターデジタル
キャパシタ６Ｗを備えるようにしたので、従来と比較し
て反射特性を改善しつつ、インターデジタルキャパシタ
６Ｗの容量を十分に持たせることができるという効果が
得られる。
ば、チップキャパシタ４よりも幅広のインターデジタル
キャパシタ６Ｗを備えるようにしたので、従来と比較し
て反射特性を改善しつつ、インターデジタルキャパシタ
６Ｗの容量を十分に持たせることができるという効果が
得られる。
【００６２】また、この実施の形態２によれば、チップ
キャパシタ４の幅を線路３の幅よりも大きく形成するよ
うにしたので、従来と比較して反射特性を改善しつつ、
チップキャパシタ４の容量を十分に持たせることができ
るという効果が得られる。
キャパシタ４の幅を線路３の幅よりも大きく形成するよ
うにしたので、従来と比較して反射特性を改善しつつ、
チップキャパシタ４の容量を十分に持たせることができ
るという効果が得られる。
【００６３】実施の形態３．図５はこの発明の実施の形
態３によるＤＣブロック回路の構成例を示す図であり、
図５（ａ），図５（ｃ）はそれぞれ上面図、図５（ｂ）
は側面図である。図１と同一符号は同一または相当する
構成を示している。図５において、７は絶縁体のレジス
ト膜であり、インターデジタルキャパシタ６の上に形成
されている。
態３によるＤＣブロック回路の構成例を示す図であり、
図５（ａ），図５（ｃ）はそれぞれ上面図、図５（ｂ）
は側面図である。図１と同一符号は同一または相当する
構成を示している。図５において、７は絶縁体のレジス
ト膜であり、インターデジタルキャパシタ６の上に形成
されている。
【００６４】インターデジタルキャパシタ６上にチップ
キャパシタ４をハンダ付等で接着する場合、ハンダが広
がることによりインターデジタルキャパシタ６の隣り合
う電極が短絡され、ＤＣ成分を通過させてしまう可能性
がある。この対策として、図５（ｃ）に示すように絶縁
体のレジスト膜７をインターデジタルキャパシタ６の上
に形成して、インターデジタルキャパシタ６をコーティ
ングしている。レジスト膜７の厚さはチップキャパシタ
４の接着に支障が出ない範囲で薄くしておけば良い。も
ちろん、この実施の形態３はインターデジタルキャパシ
タ６に限定されず、インターデジタルキャパシタ６Ｗに
適用しても良い。
キャパシタ４をハンダ付等で接着する場合、ハンダが広
がることによりインターデジタルキャパシタ６の隣り合
う電極が短絡され、ＤＣ成分を通過させてしまう可能性
がある。この対策として、図５（ｃ）に示すように絶縁
体のレジスト膜７をインターデジタルキャパシタ６の上
に形成して、インターデジタルキャパシタ６をコーティ
ングしている。レジスト膜７の厚さはチップキャパシタ
４の接着に支障が出ない範囲で薄くしておけば良い。も
ちろん、この実施の形態３はインターデジタルキャパシ
タ６に限定されず、インターデジタルキャパシタ６Ｗに
適用しても良い。
【００６５】以上のように、この実施の形態３によれ
ば、インターデジタルキャパシタ６上に絶縁体のレジス
ト膜７をコーティングするようにしたので、インターデ
ジタルキャパシタ６の電極がハンダ付等によって短絡さ
れるのを防止し、ＤＣ成分の通過を回避できるという効
果が得られる。
ば、インターデジタルキャパシタ６上に絶縁体のレジス
ト膜７をコーティングするようにしたので、インターデ
ジタルキャパシタ６の電極がハンダ付等によって短絡さ
れるのを防止し、ＤＣ成分の通過を回避できるという効
果が得られる。
【００６６】実施の形態４．図６はこの発明の実施の形
態４によるＤＣブロック回路の構成例を示す図であり、
図６（ａ），図６（ｃ）はそれぞれ上面図、図６（ｂ）
は側面図である。図１と同一符号は同一または相当する
構成を示している。図６において、８は誘電体基板１の
一方の面に設けられた地導体である。図６のＤＣブロッ
ク回路はコプレーナ線路を構成している。
態４によるＤＣブロック回路の構成例を示す図であり、
図６（ａ），図６（ｃ）はそれぞれ上面図、図６（ｂ）
は側面図である。図１と同一符号は同一または相当する
構成を示している。図６において、８は誘電体基板１の
一方の面に設けられた地導体である。図６のＤＣブロッ
ク回路はコプレーナ線路を構成している。
【００６７】この発明のＤＣブロック回路は、実施の形
態１の構成に限定されず、図６に示すコプレーナ線路に
おいて構成した場合も実施の形態１と同様の効果があ
る。
態１の構成に限定されず、図６に示すコプレーナ線路に
おいて構成した場合も実施の形態１と同様の効果があ
る。
【００６８】以上のように、この実施の形態４によれ
ば、誘電体基板１の一方の面に地導体８を備えてコプレ
ーナ線路を構成するようにしたので、反射特性と通過損
失特性とをともに広帯域に渡って良好にすることができ
るという効果が得られる。
ば、誘電体基板１の一方の面に地導体８を備えてコプレ
ーナ線路を構成するようにしたので、反射特性と通過損
失特性とをともに広帯域に渡って良好にすることができ
るという効果が得られる。
【００６９】実施の形態５．図７はこの発明の実施の形
態５によるＤＣブロック回路の構成例を示す図であり、
図７（ａ），図７（ｃ）はそれぞれ上面図、図７（ｂ）
は側面図である。図１，図６と同一符号は同一または相
当する構成を示している。図７のＤＣブロック回路はグ
ラウンデッドコプレーナ線路を構成している。
態５によるＤＣブロック回路の構成例を示す図であり、
図７（ａ），図７（ｃ）はそれぞれ上面図、図７（ｂ）
は側面図である。図１，図６と同一符号は同一または相
当する構成を示している。図７のＤＣブロック回路はグ
ラウンデッドコプレーナ線路を構成している。
【００７０】この発明のＤＣブロック回路は、実施の形
態１や実施の形態４の構成に限定されず、図７に示すよ
うに、誘電体基板１の他方の面と一方の面とに地導体
２，８をそれぞれ設けたグラウンデッドコプレーナ線路
において構成した場合も実施の形態１と同様の効果があ
る。
態１や実施の形態４の構成に限定されず、図７に示すよ
うに、誘電体基板１の他方の面と一方の面とに地導体
２，８をそれぞれ設けたグラウンデッドコプレーナ線路
において構成した場合も実施の形態１と同様の効果があ
る。
【００７１】以上のように、この実施の形態５によれ
ば、誘電体基板１の他方の面および一方の面に地導体
２，８をそれぞれ備えてグラウンデッドコプレーナ線路
を構成するようにしたので、反射特性と通過損失特性と
をともに広帯域に渡って良好にすることができるという
効果が得られる。
ば、誘電体基板１の他方の面および一方の面に地導体
２，８をそれぞれ備えてグラウンデッドコプレーナ線路
を構成するようにしたので、反射特性と通過損失特性と
をともに広帯域に渡って良好にすることができるという
効果が得られる。
【００７２】
【発明の効果】以上のように、この発明によれば、反射
特性と通過損失特性とをともに広帯域に渡って良好にす
ることができるという効果が得られる。
特性と通過損失特性とをともに広帯域に渡って良好にす
ることができるという効果が得られる。
【００７３】この発明によれば、異なるバイアス電源電
圧を持った複数の電気回路で構成した場合にも、高速の
伝送ビットレートに対応できるという効果が得られる。
圧を持った複数の電気回路で構成した場合にも、高速の
伝送ビットレートに対応できるという効果が得られる。
【図１】 この発明の実施の形態１によるＤＣブロック
回路の構成例を示す図である。
回路の構成例を示す図である。
【図２】 インターデジタルキャパシタの概観を示す図
である。
である。
【図３】 この発明の実施の形態１による通信装置の構
成例を示す図である。
成例を示す図である。
【図４】 この発明の実施の形態２によるＤＣブロック
回路の構成例を示す図である。
回路の構成例を示す図である。
【図５】 この発明の実施の形態３によるＤＣブロック
回路の構成例を示す図である。
回路の構成例を示す図である。
【図６】 この発明の実施の形態４によるＤＣブロック
回路の構成例を示す図である。
回路の構成例を示す図である。
【図７】 この発明の実施の形態５によるＤＣブロック
回路の構成例を示す図である。
回路の構成例を示す図である。
【図８】 従来のＤＣブロック回路の構成例を示す図で
ある。
ある。
【図９】 大容量キャパシタと小容量キャパシタとを並
列配置したＤＣブロック回路の構成バリエーションを示
す図である。
列配置したＤＣブロック回路の構成バリエーションを示
す図である。
１ 誘電体基板、２，８ 地導体、３ 線路、４ チッ
プキャパシタ、６，６Ｗ インターデジタルキャパシ
タ、７ レジスト膜、１０ ＬＤ（レーザダイオー
ド）、２０ 多重回路ＩＣパッケージ（第１の電気回
路）、３０ ドライバ内蔵ＥＡ変調器（第２の電気回
路）、４０ ＤＣブロック回路、５０ 接続部、Ｈ磁
界。
プキャパシタ、６，６Ｗ インターデジタルキャパシ
タ、７ レジスト膜、１０ ＬＤ（レーザダイオー
ド）、２０ 多重回路ＩＣパッケージ（第１の電気回
路）、３０ ドライバ内蔵ＥＡ変調器（第２の電気回
路）、４０ ＤＣブロック回路、５０ 接続部、Ｈ磁
界。
Claims (12)
- 【請求項１】 誘電体基板の一方の面に実装され、電気
信号を通過する線路と、 上記線路上に設けられ、上記線路で形成されたインター
デジタルキャパシタと、 上記インターデジタルキャパシタを上記誘電体基板とと
もに挟むように設けられ、上記インターデジタルキャパ
シタと並列になるように上記線路に接続されたチップキ
ャパシタとを備えることを特徴とするＤＣブロック回
路。 - 【請求項２】 線路は、電気信号を入出力するコネクタ
を両端にそれぞれ備えることを特徴とする請求項１記載
のＤＣブロック回路。 - 【請求項３】 線路の幅と、インターデジタルキャパシ
タの幅と、チップキャパシタの幅とを略同一に形成する
ことを特徴とする請求項１記載のＤＣブロック回路。 - 【請求項４】 チップキャパシタの幅を線路の幅よりも
大きく形成することを特徴とする請求項１記載のＤＣブ
ロック回路。 - 【請求項５】 インターデジタルキャパシタの幅を線路
の幅よりも大きく形成することを特徴とする請求項１記
載のＤＣブロック回路。 - 【請求項６】 インターデジタルキャパシタは、絶縁体
のレジスト膜によってコーティングされることを特徴と
する請求項１記載のＤＣブロック回路。 - 【請求項７】 誘電体基板の他方の面に地導体を備えて
マイクロストリップ線路を構成することを特徴とする請
求項１から請求項６のうちのいずれか１項記載のＤＣブ
ロック回路。 - 【請求項８】 誘電体基板の一方の面に地導体を備えて
コプレーナ線路を構成することを特徴とする請求項１か
ら請求項６のうちのいずれか１項記載のＤＣブロック回
路。 - 【請求項９】 誘電体基板の一方の面および他方の面に
地導体をそれぞれ備えてグラウンデッドコプレーナ線路
を構成することを特徴とする請求項１から請求項６のう
ちのいずれか１項記載のＤＣブロック回路。 - 【請求項１０】 請求項１から請求項９のうちいずれか
１項記載のＤＣブロック回路と、 このＤＣブロック回路の一端に設けられた第１の電気回
路と、 上記ＤＣブロック回路の他端に設けられた第２の回路と
を有し、 この第２の電気回路は上記第１の電気回路とは異なるバ
イアス電源電圧を有することを特徴とする通信装置。 - 【請求項１１】 ドライバ駆動用の電気信号をＤＣブロ
ック回路へ出力する多重回路ＩＣを第１の電気回路とし
て備えるとともに、 上記ＤＣブロック回路から入力される上記電気信号にし
たがって、連続波光信号を強度変調光信号として出力す
るドライバを第２の電気回路として備えることを特徴と
する請求項１０記載の通信装置。 - 【請求項１２】 強度変調光信号を受光して振幅変調電
気信号に光−電気変換するプリアンプを第１の電気回路
として備えるとともに、 振幅変調電気信号を分離処理するデマルチプレクサを第
２の電気回路として備えることを特徴とする請求項１０
記載の通信装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001382033A JP2003188047A (ja) | 2001-12-14 | 2001-12-14 | Ｄｃブロック回路および通信装置 |
| US10/073,220 US20020105395A1 (en) | 2000-12-14 | 2002-02-13 | DC block circuit and communication equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001382033A JP2003188047A (ja) | 2001-12-14 | 2001-12-14 | Ｄｃブロック回路および通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188047A true JP2003188047A (ja) | 2003-07-04 |
Family
ID=19187404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001382033A Pending JP2003188047A (ja) | 2000-12-14 | 2001-12-14 | Ｄｃブロック回路および通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020105395A1 (ja) |
| JP (1) | JP2003188047A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442669B1 (ko) * | 2002-02-18 | 2004-08-02 | 삼성전자주식회사 | 세라믹 커패시터의 고주파 특성 개선방법 및 이를 이용한 디씨 블록 |
| US7046100B2 (en) | 2004-04-08 | 2006-05-16 | Fujitsu Limited | Direct current cut structure |
| US7187910B2 (en) | 2004-04-22 | 2007-03-06 | Samsung Electro-Mechanics Co., Ltd. | Directional coupler and dual-band transmitter using the same |
| JP2010500844A (ja) * | 2006-08-22 | 2010-01-07 | イー．エム．ダブリュ．アンテナ カンパニー リミテッド | 伝送線路 |
| JP2010507321A (ja) * | 2006-10-30 | 2010-03-04 | イーエムダブリュ カンパニー リミテッド | インターデジタルキャパシター、インダクター、これらを用いた伝送線路及び結合器 |
| JP2010068112A (ja) * | 2008-09-09 | 2010-03-25 | Mitsubishi Electric Corp | 伝送線路基板 |
| JP2018195900A (ja) * | 2017-05-15 | 2018-12-06 | 日本電信電話株式会社 | 高周波線路基板 |
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| EP2117070B1 (en) * | 2007-01-31 | 2016-04-13 | Mitsubishi Electric Corporation | Microwave device, high frequency device and high frequency apparatus |
| DE102007018120A1 (de) * | 2007-04-16 | 2008-10-30 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Gleichspannungstrenner |
| TWI470752B (zh) * | 2011-12-09 | 2015-01-21 | Univ Nat Taipei Technology | 應用於電子元件之電容式連接結構 |
| CN104619052B (zh) * | 2015-01-30 | 2018-07-10 | 东莞鸿爱斯通信科技有限公司 | 宽带隔直流装置 |
| US9590583B2 (en) * | 2015-06-29 | 2017-03-07 | Agilent Technologies, Inc. | Alternating current (AC) coupler for wideband AC signals and related methods |
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-
2001
- 2001-12-14 JP JP2001382033A patent/JP2003188047A/ja active Pending
-
2002
- 2002-02-13 US US10/073,220 patent/US20020105395A1/en not_active Abandoned
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| JP4815535B2 (ja) * | 2006-08-22 | 2011-11-16 | イーエムダブリュ カンパニー リミテッド | 伝送線路 |
| JP2010507321A (ja) * | 2006-10-30 | 2010-03-04 | イーエムダブリュ カンパニー リミテッド | インターデジタルキャパシター、インダクター、これらを用いた伝送線路及び結合器 |
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Also Published As
| Publication number | Publication date |
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