JP2003179814A - Video signal processing apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a video signal processing apparatus capable of reducing the effect of noise. <P>SOLUTION: This invention provides a video signal processing apparatus which includes: a correlated double sampling circuit that receives a signal including a reset period, a feed-through period where the signal has a reference level and a photoelectric conversion signal period, which are repeated for a prescribed period, a video signal means that applies further processing to the signal from the correlated double sampling circuit and converts the processed signal into a video signal with a prescribed digital format form to provide an output, and an inverting phase circuit that produces an inverted phase signal resulting from inverting the converted video signal of the digital format form and an output section of which is connected to a prescribed load. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、被写体像を撮像す
る撮像部にて撮像された映像信号の処理に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to processing of a video signal picked up by an image pickup section for picking up a subject image.

【０００２】[0002]

【従来の技術】映像信号を記録媒体にディジタル信号に
て記録する装置としては、被写体の映像を静止画でメモ
リ素子またはディスクに記録するいわゆるディジタルス
チルカメラや、被写体の映像を動画で磁気テープを用い
てディジタル記録するビデオテープレコーダとしてカメ
ラ一体型ディジタルビデオテープレコーダ等が実用化さ
れている。2. Description of the Related Art As a device for recording a video signal as a digital signal on a recording medium, a so-called digital still camera for recording a still image of a subject on a memory device or a disk, and a magnetic tape for moving a subject image as a moving image are used. A camera-integrated digital video tape recorder or the like has been put to practical use as a video tape recorder for digital recording.

【０００３】例えば従来のカメラ一体型ディジタルビデ
オテープレコーダは、レンズを透過した入射光を結像さ
せるレンズ系と、このレンズ系の入射光を電気信号に光
電変換するＣＣＤのような固体撮像素子とで構成される
撮像部と、固体撮像素子からの出力信号を入力してカメ
ラにおける信号処理を行うカメラ信号処理部と、カメラ
信号処理部からのディジタル映像信号を入力しＶＴＲ用
信号の処理を施すＶＴＲ信号処理部と、記録時にＶＴＲ
信号処理部からの出力ディジタル信号を磁気テープに記
録し、再生時に磁気テープに記録している情報を再生す
る記録再生系と、レンズ系、固体撮像素子、カメラ信号
処理部、ＶＴＲ信号処理部、記録再生系を制御する制御
系とで構成されている。For example, a conventional camera-integrated digital video tape recorder has a lens system for forming an image of incident light transmitted through a lens, and a solid-state image pickup device such as a CCD for photoelectrically converting the incident light of the lens system into an electric signal. And an image pickup unit configured to input the output signal from the solid-state image pickup device to perform signal processing in the camera, and a digital video signal from the camera signal processing unit to input VTR signal processing. VTR signal processor and VTR during recording
A recording / reproducing system for recording the digital signal output from the signal processing unit on a magnetic tape and reproducing the information recorded on the magnetic tape during reproduction, a lens system, a solid-state image sensor, a camera signal processing unit, a VTR signal processing unit, And a control system for controlling the recording / reproducing system.

【０００４】固体撮像素子を通常よく使用される汎用の
色差線順次補色インターラインタイプＣＣＤの場合につ
いて説明すると、カメラ信号処理部では撮像素子から出
力された映像信号を相関二重サンプリング（ＣＤＳ）回
路に入力する。ＣＤＳ回路から出力された映像信号は、
自動利得調整（ＡＧＣ）回路に入力した後、Ａ／Ｄ変換
器によりＡ／Ｄ変換され、ディジタル信号に変換された
後、ディジタル信号処理回路（ＤＳＰ）に入力される。
ＤＳＰでは上記信号に対して所定のディジタル信号処理
を行い、輝度信号成分Ｙを得る。また、色信号を同時化
した後色差信号であるＣｒ（＝Ｒ−Ｙ）、Ｃｂ（＝Ｂ−
Ｙ）の２種類の信号を得て出力する。上記映像信号のホ
ワイトバランスの調整及び映像信号の信号レベルをゲイ
ン調整するＡＧＣ制御を制御系からの制御信号に応じて
行うなどの処理を行っている。The case of a general-purpose color difference line-sequential complementary color interline type CCD in which a solid-state image sensor is usually used will be described. In the camera signal processing section, a video signal output from the image sensor is correlated double sampling (CDS) circuit. To enter. The video signal output from the CDS circuit is
After being input to an automatic gain adjustment (AGC) circuit, it is A / D converted by an A / D converter, converted into a digital signal, and then input to a digital signal processing circuit (DSP).
The DSP performs predetermined digital signal processing on the above signal to obtain a luminance signal component Y. Further, after the color signals are synchronized, the color difference signals Cr (= RY) and Cb (= B-) are obtained.
Y) two types of signals are obtained and output. The AGC control for adjusting the white balance of the video signal and the gain of the signal level of the video signal is performed according to the control signal from the control system.

【０００５】ＶＴＲ信号処理部は、カメラ信号処理部か
らのディジタル映像信号により映像信号を出力端子を介
して出力する。ＶＴＲ信号処理部には、制御系からＶＴ
Ｒのディジタル記録フォーマットに対応したディジタル
ＶＴＲ信号を生成する制御信号が供給される。このディ
ジタル記録フォーマットについては後述する。The VTR signal processing section outputs a video signal via the output terminal according to the digital video signal from the camera signal processing section. The VTR signal processor is connected to the VT from the control system.
A control signal for generating a digital VTR signal corresponding to the R digital recording format is supplied. This digital recording format will be described later.

【０００６】記録再生系は、記録時にＶＴＲ信号処理部
からの供給される映像信号を回転ヘッド・ドラムに配置
した回転磁気ヘッドを介して磁気テープの記録トラック
にディジタル信号フォーマットにて動画や静止画として
記録している。The recording / reproducing system uses a video signal supplied from the VTR signal processing unit at the time of recording on a recording track of a magnetic tape through a rotary magnetic head arranged on a rotary head drum to record a moving image or a still image in a digital signal format. Is recorded as.

【０００７】また、再生時に記録再生系は、磁気テープ
の記録トラックに記録されているディジタル映像信号を
動画や静止画として例えば回転ヘッド・ドラムを介して
再生する。During reproduction, the recording / reproducing system reproduces the digital video signal recorded on the recording track of the magnetic tape as a moving image or a still image through, for example, a rotary head drum.

【０００８】図８は装置全体の動作タイミングを取るた
めの制御系から出力される同期信号および制御信号パル
スの発生回路例を示したものである。図において基準ク
ロック発生器８０１によって発生したクロックは水平パ
ルス用カウンタ８０２及び水平ラッチ回路８０３に入力
される。水平パルス用カウンタ８０２にクロックが入力
されると、クロック数に応じてカウンタ出力が変化し、
水平パルス用ＲＯＭ８０４のアドレスデータが変化す
る。水平パルス用ＲＯＭ８０４にはレンズ系、固体撮像
素子、カメラ信号処理部、ＶＴＲ信号処理部、記録再生
系を制御するのにおいて必要な制御パルスに関するデー
タが書き込まれており、アドレスの変化にともない水平
パルス用ＲＯＭ８０４のデータ出力も変化し、そのデー
タをラッチ８０３によりラッチし、ＨＤなど水平同期お
よび撮像素子水平駆動制御、水平制御パルスなど水平方
向に関するパルスを出力する。垂直方向も同様に水平ラ
ッチ８０３からのＨＤなどの水平同期信号をカウント
し、ＶＤなど垂直同期及び撮像素子垂直駆動制御、垂直
制御パルスなど垂直方向に関するパルスを出力する。FIG. 8 shows an example of a synchronizing signal and control signal pulse generation circuit output from a control system for timing the operation of the entire apparatus. In the figure, the clock generated by the reference clock generator 801 is input to the horizontal pulse counter 802 and the horizontal latch circuit 803. When a clock is input to the horizontal pulse counter 802, the counter output changes according to the number of clocks,
The address data of the horizontal pulse ROM 804 changes. The horizontal pulse ROM 804 stores data relating to control pulses necessary for controlling the lens system, the solid-state image sensor, the camera signal processing unit, the VTR signal processing unit, and the recording / reproducing system. The data output of the ROM 804 for use also changes, and the data is latched by the latch 803, and horizontal pulses such as HD and horizontal drive control of the image pickup device, and horizontal control pulses such as horizontal control pulses are output. Similarly, in the vertical direction, horizontal synchronizing signals such as HD from the horizontal latch 803 are counted, and vertical synchronizing pulses such as VD and image sensor vertical drive control, vertical control pulses such as vertical control pulses are output.

【０００９】カメラ信号処理部およびＶＴＲ信号処理部
などののディジタル映像信号処理回路（ＤＳＰ）にも基
準クロックが与えられる。この基準クロックに同期して
制御系から出力される同期信号ＨＤ、ＶＤおよび制御信
号パルスによりディジタル映像信号を演算処理し、基準
クロックに同期してデータラッチされてディジタル映像
信号データの受け渡しが行われる構成で上記各回路系は
動作を開始し、処理を行なっている。The reference clock is also applied to the digital video signal processing circuits (DSP) such as the camera signal processing unit and the VTR signal processing unit. The digital video signal is arithmetically processed by the synchronizing signals HD, VD and the control signal pulse output from the control system in synchronization with the reference clock, and the data is latched in synchronization with the reference clock to transfer the digital video signal data. In the configuration, each of the above circuit systems starts operation and performs processing.

【００１０】[0010]

【発明が解決しようとする課題】上述したＶＴＲ信号処
理部から出力されるディジタル記録フォーマット映像信
号はフォーマット化したパラレルバス信号であるので、
装置に内蔵した記録再生系に出力する以外にも装置外に
外部端子を経由して取り出し、コンピュータ画像処理を
行うなどの応用が可能である。Since the digital recording format video signal output from the above VTR signal processing section is a formatted parallel bus signal,
In addition to outputting to the recording / reproducing system built in the device, it can be applied to the outside of the device via an external terminal to perform computer image processing.

【００１１】ＶＴＲ信号処理部は通常、ゲートアレイプ
ロセスを使用して種々の回路機能をマクロセル化した上
でのセルライブラリの組み合わせによるシステムＬＳＩ
製造手法によりＩＣ化される。上記のような仕様を満足
する目的および内蔵した記録再生系へ正確にディジタル
信号が伝送できるようにするためにＶＴＲ信号処理部の
出力回路は、その出力端子に結合される接続先つまりプ
リント実装基板に存在する配線浮遊容量および記録再生
系等などの入力容量からなる比較的大きな負荷容量を駆
動する必要がある。このため、ＶＴＲ信号処理部の出力
最終段にさらに付加するパラレルバスドライブ回路は他
の回路に比べ比較的大きな電流供給能力を有するように
電流ドライブ能力の大きいドライブセルを使用すること
が通常である。The VTR signal processing section is usually a system LSI formed by combining a cell library after macrocircuitizing various circuit functions by using a gate array process.
It is made into an IC by the manufacturing method. The output circuit of the VTR signal processor is connected to its output terminal, that is, a printed circuit board, for the purpose of satisfying the above-mentioned specifications and for enabling accurate transmission of a digital signal to a built-in recording / reproducing system. It is necessary to drive a relatively large load capacitance consisting of the wiring stray capacitance and the input capacitance of the recording / reproducing system etc. For this reason, the parallel bus drive circuit which is further added to the final output stage of the VTR signal processing unit usually uses drive cells having a large current drive capability so as to have a relatively large current supply capability as compared with other circuits. .

【００１２】図９に従来例のＶＴＲ信号処理部の処理最
終段とパラレルバスドライブ回路の配置について例示す
る。FIG. 9 illustrates the arrangement of the final processing stage of the VTR signal processing unit and the parallel bus drive circuit of the conventional example.

【００１３】また、図１０は上記パラレルバスドライブ
回路として通常良く使用されるインバーター型ドライブ
セルの等価回路例を示している。図において出力ドライ
バセル１００１は例えばＰＭＯＳ型トランジスタから成
り電源電圧Ｖｃｃに接続され、ディジタル信号のハイレ
ベルを出力する。また、出力ドライバセル１００２は例
えばＮＭＯＳ型トランジスタから成りドライバセル１０
０１と接地電位ＧＮＤ間に接続されて、ドライバセル１
００１に対し相補的動作を行い、ディジタル信号のロー
レベルを出力する。なお、電流供給能力を上げることを
目的として出力ドライバセル１００１および１００２は
入力端子および出力端子を共通としてＶｃｃおよびＧＮ
Ｄに対して同様な構造を有するセルを夫々複数個並列に
接続する構造をとることがある。Further, FIG. 10 shows an equivalent circuit example of an inverter type drive cell which is usually often used as the parallel bus drive circuit. In the figure, the output driver cell 1001 is composed of, for example, a PMOS transistor, is connected to the power supply voltage Vcc, and outputs a high level digital signal. The output driver cell 1002 is formed of, for example, an NMOS transistor, and the driver cell 10
01 and the ground potential GND to connect the driver cell 1
A complementary operation to 001 is performed and a low level digital signal is output. The output driver cells 1001 and 1002 have the same input terminal and output terminal for the purpose of increasing the current supply capability.
There may be a structure in which a plurality of cells each having a similar structure to D are connected in parallel.

【００１４】ところでＶＴＲ信号処理部から出力される
ディジタル記録フォーマット映像信号は例えば図４に示
すようなフォーマットに基づいて変換されている。図は
ディジタル記録を行う場合の代表的な記録フォーマット
ＣＣＩＲ Ｒｅｃ６０１（民生用ディジタルカムコーダ
ーのディジタル信号フォーマットとして使用）の８ビッ
トパラレル信号の概要を示したものであるが、これらの
ディジタル信号フォーマットにはＨブランキング期間の
始点と終点に４ワードのデータを付加するように指定さ
れている。この付加データ（ＥＡＶ，ＳＡＶ）の内容を
図５に示す。By the way, the digital recording format video signal output from the VTR signal processing section is converted based on the format as shown in FIG. 4, for example. The figure shows an outline of an 8-bit parallel signal of a typical recording format CCIR Rec 601 (used as a digital signal format of a consumer digital camcorder) for digital recording. It is specified to add 4-word data to the start and end points of the blanking period. The contents of this additional data (EAV, SAV) are shown in FIG.

【００１５】図５に示したように付加データ中に全ビッ
ト１から０に変化するビットが存在しており、全ビット
が同位相で変化することから遷移ポテンシャルは最大と
なる。しかしながらこれ以外のＨブランキング部分およ
び画像データ部分のデータ配置はＣｂ・Ｙ１・Ｃｒ・Ｙ
２の点順次のため各ビットの変化は不同となり同位相、
逆位相、無変化が積分されて常に小さく結果的に画像デ
ータ部分の遷移ポテンシャルは小さいものとなる。As shown in FIG. 5, there is a bit whose all bits change from 1 to 0 in the additional data, and since all the bits change in the same phase, the transition potential becomes maximum. However, the data arrangement of the H blanking portion and the image data portion other than this is Cb, Y1, Cr, Y.
The change of each bit is not the same because of the 2 dot sequence, the same phase,
The opposite phase and no change are integrated and always small, resulting in a small transition potential in the image data portion.

【００１６】このためＶＴＲ信号処理部の出力最終段に
付加したパラレルバスドライブ回路が他の回路に比べ電
流ドライブ能力の大きいドライブセルを使用することか
ら、上記特定変化ビットの遷移点においてのみパラレル
バスドライブ回路の電源部および接地部とプリント実装
基板に存在する配線浮遊容量および記録再生系等などの
入力容量間に多大な貫通電流が同位相で流れることで、
パルス電流の位相変化による電磁波の輻射現象によるノ
イズの混入および他の回路との共通インピーダンス成分
の存在による電圧変動となって現れるノイズの発生が避
けられず、このノイズ成分が前述のＣＤＳ回路に混入し
てタテスジの固定パターンノイズとなることがあった。For this reason, since the parallel bus drive circuit added to the final output stage of the VTR signal processing unit uses the drive cell having a larger current drive capacity than other circuits, the parallel bus drive circuit is used only at the transition point of the specific change bit. Since a large amount of through current flows in the same phase between the power supply part and the ground part of the drive circuit and the wiring stray capacitance existing in the printed circuit board and the input capacitance of the recording / reproducing system,
It is unavoidable that noise is mixed in due to the radiation phenomenon of electromagnetic waves due to the phase change of the pulse current and noise that appears as voltage fluctuation due to the presence of a common impedance component with other circuits is generated, and this noise component is mixed into the CDS circuit described above. Then, it became a fixed pattern noise of the vertical stripe.

【００１７】図７は固定パターンノイズが発生する場合
のパラレルバスドライブ回路出力およびＣＤＳ回路動作
のタイミングを示すタイミングチャート図である。図に
おいて７０１は基準クロック、７０２はパラレルバスの
点順次データ配置の例であり、８ビットパラレルバス信
号のうちの１つのバスの時間的な配列を示している。７
０３は７０２のＨブランキング部分中のデータ配置のＥ
ＡＶ部分を示したもので矢印で示した４ビット分がＥＡ
Ｖであり、図示しない残りの７つのバスの信号とともに
４ワードを構成する。同様に７０４は７０２のＨブラン
キング部分中のデータ配置のＳＡＶ部分を示したもので
矢印で示した４ビット分がＳＡＶであり、図示しない残
りの７つのバスの信号とともに４ワードを構成する。７
０５は７０４のデータ配列によるビットの遷移点に発生
したノイズ成分の例であり、図示したようにＳＡＶの第
一ワードの立ち上がりおよび立ち下がり遷移点に発生す
るノイズが他のビットに比べ大きいものとなる。また、
７０６は固体撮像素子から出力される撮像映像信号を模
式的に示した図であり、図中のＡはリセット期間、Ｂは
基準レベルであるフィードスルー期間、Ｃは光電変換信
号出力期間であり、Ａ，Ｂ，Ｃを１周期として繰り返す
構成で撮像映像信号を出力している。なお、図において
は固体撮像素子の駆動周期が基準クロック７０１の周期
の２倍である場合を例示した。さらに図において７０７
は７０６のは固体撮像素子出力撮像映像信号をＣＤＳ回
路に入力して処理する際のＢのフィードスルー部をサン
プリングする位相パルス、７０８はＣの光電変換信号を
サンプリングする位相パルスである。これらのサンプリ
ングパルスの位相および開口長はＣＣＤ出力波形に応じ
て最もＣＤＳ回路の効果（通常４〜５ｄＢのリセット雑
音、出力アンプ雑音に対するノイズ抑圧効果）が得られ
る位置に設定されており、一意的に決定される。図７０
６には７０５のノイズ成分がＤのタイミングで撮像映像
信号に混入してくる様子をしめしている。FIG. 7 is a timing chart showing the timing of parallel bus drive circuit output and CDS circuit operation when fixed pattern noise is generated. In the figure, reference numeral 701 is a reference clock, and 702 is an example of a dot-sequential data arrangement of a parallel bus, showing a temporal arrangement of one bus of an 8-bit parallel bus signal. 7
03 is E of the data arrangement in the H blanking portion of 702.
The AV portion is shown, and 4 bits shown by the arrow are EA.
V, which constitutes four words together with the signals of the remaining seven buses (not shown). Similarly, 704 indicates the SAV portion of the data arrangement in the H blanking portion of 702, and the 4 bits indicated by the arrow are SAV, and form 4 words together with the signals of the remaining 7 buses not shown. 7
Reference numeral 05 is an example of a noise component generated at a bit transition point due to the data array of 704. As shown in the figure, the noise generated at the rising and falling transition points of the first word of the SAV is larger than other bits. Become. Also,
706 is a diagram schematically showing an image pickup video signal output from the solid-state image pickup device, in which A is a reset period, B is a feedthrough period which is a reference level, and C is a photoelectric conversion signal output period. The picked-up video signal is output in a configuration in which A, B, and C are repeated as one cycle. In the figure, the case where the driving cycle of the solid-state imaging device is twice the cycle of the reference clock 701 is illustrated. Further in the figure 707
Reference numeral 706 is a phase pulse for sampling the feedthrough portion of B when the solid-state image pickup device output imaged video signal is input to the CDS circuit for processing, and 708 is a phase pulse for sampling the photoelectric conversion signal of C. The phases and aperture lengths of these sampling pulses are set at positions where the effects of the CDS circuit (normally 4 to 5 dB of reset noise and noise suppression effect on output amplifier noise) can be obtained according to the CCD output waveform, and are unique. Is decided. FIG. 70
No. 6 shows that the noise component 705 is mixed into the picked-up video signal at the timing of D.

【００１８】図６はこのノイズが混入した場合の映像信
号出力の模式図である。同図において６０１は撮像素子
信号出力時点での画像信号位置を示し、斜線部分は撮像
素子光電変換領域上にもうけられた光学的黒ビット列を
含む有効映像信号領域をしめす。６０２はパラレルバス
ドライブ回路出力時点での画像信号位置を示し、斜線部
分はＨブランキングとＶブランキングの位置を示す。図
６０２は、水平方向の基準となるＨＤの位置に対して主
にカメラ信号処理およびＶＴＲ信号処理にてディジタル
映像信号の演算およびデータラッチ処理が何度もくりか
えされることにより処理された時間分、６０１に対して
水平方向に遅延している。FIG. 6 is a schematic diagram of video signal output when this noise is mixed. In the figure, reference numeral 601 indicates an image signal position at the time of outputting the image sensor signal, and a shaded portion indicates an effective video signal area including an optical black bit string provided on the image sensor photoelectric conversion area. Reference numeral 602 indicates the image signal position at the time of outputting the parallel bus drive circuit, and the shaded portions indicate the positions of H blanking and V blanking. FIG. 602 shows the amount of time processed by repeating the arithmetic operation of the digital video signal and the data latch processing mainly by the camera signal processing and the VTR signal processing for the HD position which is the reference in the horizontal direction, 601 is delayed in the horizontal direction.

【００１９】この処理時間は処理内容で異なるが、上記
説明した汎用の色差線順次補色インターラインタイプ固
体撮像素子の場合は、カメラ信号処理部およびＶＴＲ信
号処理部などののディジタル映像信号処理では通常１０
０クロック程度の遅延が発生する。なお１水平ラインメ
モリなどを使用した垂直方向の同時化処理などによる垂
直方向のライン遅延分は、水平方向の遅延とは方向が異
なるためここでは考慮しないものとする。この１００ク
ロックの遅延分は１水平期間分に相当するクロック数を
約１７００クロック（＠２７ＭＨｚ）としておよそ１／
１７である。Although this processing time differs depending on the processing contents, in the case of the general-purpose color difference line sequential complementary color interline type solid-state image pickup device described above, it is usually used in digital video signal processing such as a camera signal processing unit and a VTR signal processing unit. 10
A delay of about 0 clock occurs. The line delay in the vertical direction due to the vertical synchronization processing using one horizontal line memory or the like has a different direction from the delay in the horizontal direction and is not considered here. The delay of 100 clocks is about 1/100 when the number of clocks corresponding to one horizontal period is about 1700 clocks (@ 27MHz).
Seventeen.

【００２０】図６では処理時間が水平同期期間の１／１
７程度であるものとして例示した。パラレルバスドライ
ブ回路出力時点での画像信号中の特定のビット位置に発
生したノイズが撮像素子信号出力時点での画像信号に混
入し、そのノイズ位置は同様に処理時間分水平方向に遅
延した位置に出現することになる。In FIG. 6, the processing time is 1/1 of the horizontal synchronization period.
It is exemplified as being about 7. Noise generated at a specific bit position in the image signal at the time of outputting the parallel bus drive circuit is mixed in the image signal at the time of outputting the image sensor signal, and the noise position is also a position delayed horizontally by the processing time. Will appear.

【００２１】そこでこのノイズの混入を避けるために、
上記の撮像素子・ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナログ信
号処理部分の機能を有するＩＣチップとパラレルバスド
ライブ回路を内蔵したＤＳＰＩＣであるＶＴＲ信号処理
部の機能を有するＩＣチップは、それぞれのＩＣチップ
の電源・接地回路の分離状態・実装位置・回路パターン
の引き回し等に充分注意をして配置し、これを防止して
いる。Therefore, in order to avoid mixing of this noise,
The IC chip having the function of the analog signal processing part of the image pickup device / CDS / AGC / A / D and the IC chip having the function of the VTR signal processing part, which is a DSPIC having a built-in parallel bus drive circuit, are the respective IC chips. The power supply and ground circuit are separated from each other, the mounting position, and the circuit pattern is carefully arranged in order to prevent this.

【００２２】ところで最近のＩＣの製造技術において回
路パターンの微細化が進み、１チップに多様な機能を盛
り込めるようになった。例えば上述したＣＤＳ・ＡＧＣ
・Ａ／Ｄ機能を一つに統合したＩＣが出現している。カ
メラ信号処理とＶＴＲ信号処理を統合して処理を行うＤ
ＳＰ ＩＣはすでに既知のものである。この２つのＩＣ
は同一のＣＭＯＳプロセスで製造可能であるから、将来
的には統合されて１チップにて撮像素子からの撮像信号
を直接入力し、ディジタル記録フォーマット映像信号を
直接出力するような大規模なＩＣが出現してくる。By the way, in recent IC manufacturing technology, miniaturization of circuit patterns has advanced, and various functions can be incorporated in one chip. For example, the above-mentioned CDS / AGC
・ ICs with integrated A / D functions have emerged. D that performs processing by integrating camera signal processing and VTR signal processing
SPIC is already known. These two ICs
Since they can be manufactured by the same CMOS process, in the future, a large-scale IC will be integrated that directly inputs the image pickup signal from the image pickup device and directly outputs the digital recording format video signal in one chip. It will appear.

【００２３】この場合、ＩＣチップ内の回路配置および
電源・接地回路の分離をいくら工夫してもＣＤＳ・ＡＧ
Ｃ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号処理部
パラレルバスドライブ回路は近接した位置に配置される
ため、前述したノイズ混入が防止できない。In this case, no matter how the circuit layout in the IC chip and the separation of the power supply / ground circuit are devised, the CDS / AG
Since the analog signal processing part of the C / A / D and the parallel bus drive circuit of the VTR signal processing part are arranged close to each other, it is impossible to prevent the above-mentioned noise mixing.

【００２４】そのためＣＤＳ・ＡＧＣ・Ａ／Ｄのアナロ
グ信号処理部分とＶＴＲ信号処理部パラレルバスドライ
ブ回路までを統合したいわゆる１チップ信号処理ＩＣを
実現するにあたって、前述したノイズ混入の防止手段が
必要とされている。Therefore, in order to realize a so-called one-chip signal processing IC in which the analog signal processing part of the CDS / AGC / A / D and the VTR signal processing part parallel bus drive circuit are integrated, the above-mentioned noise mixing preventing means is necessary. Has been done.

【００２５】[0025]

【課題を解決するための手段】本発明に係る映像信号処
理装置は、上述した課題を解決するため、リセット期間
と基準レベルであるフィードスルー期間と光電変換信号
期間とを含む信号を所定周期で繰り返す信号を入力する
相関二重サンプリング回路と、前記相関二重サンプリン
グ回路からの信号をさらに処理して所定のディジタルフ
ォーマット形式の映像信号に変換して出力する映像信号
手段と、変換された前記ディジタルフォーマット形式の
映像信号を反転した逆相の信号を発生させる逆相回路と
を有し、前記逆相回路の出力部が所定の負荷に接続され
ていることを特徴としている。In order to solve the above-mentioned problems, a video signal processing device according to the present invention provides a signal including a reset period, a feedthrough period which is a reference level, and a photoelectric conversion signal period at a predetermined cycle. Correlated double sampling circuit for inputting a repetitive signal, video signal means for further processing the signal from the correlated double sampling circuit and converting the signal into a video signal in a predetermined digital format, and outputting the converted digital signal. And a reverse-phase circuit that generates a reverse-phase signal by inverting a video signal in the format, and the output portion of the reverse-phase circuit is connected to a predetermined load.

【００２６】[0026]

【発明の実施の形態】以下、本発明に係る映像信号記録
装置及び映像信号記録方法の実施の形態について、図面
を参照しながら説明する。本実施の形態の映像信号記録
装置は、いわゆるカメラ一体型ディジタルビデオテープ
レコーダに適用した一例である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a video signal recording apparatus and a video signal recording method according to the present invention will be described below with reference to the drawings. The video signal recording device of the present embodiment is an example applied to a so-called camera-integrated digital video tape recorder.

【００２７】（実施の形態１）この実施の形態１におけ
るカメラ一体型ディジタルビデオテープレコーダは、例
えば図１に示すように、レンズを透過した入射光を結像
させるレンズ系１０１と、このレンズ系１０１からの入
射光を電気信号に変換する固体撮像素子１０２とで構成
される撮像部と、固体撮像素子１０２からの出力信号を
入力してカメラにおける信号処理を行うカメラ信号処理
部１０３と、カメラ信号処理部１０３からの映像信号を
入力しＶＴＲ用信号の処理を施すＶＴＲ信号処理部１０
４と、記録時にＶＴＲ信号処理部１０４からの出力信号
を磁気テープに記録し、再生時に磁気テープに記録して
いる情報を再生する記録再生系１０５と、ＶＴＲ信号処
理部１０４からの映像信号を制御信号に応じて一時的に
書き込み、また、書き込まれた映像信号を制御信号に応
じて読み出す映像メモリ部１０６と、レンズ系１０１、
固体撮像素子１０２、カメラ信号処理部１０３、ＶＴＲ
信号処理部１０４、記録再生系１０５、映像メモリ部１
０６を制御する制御系１０８とで構成される。(First Embodiment) As shown in FIG. 1, a digital video tape recorder with a built-in camera according to the first embodiment includes a lens system 101 for forming an image of incident light transmitted through a lens, and this lens system. An image pickup unit configured by a solid-state image pickup device 102 for converting incident light from 101 into an electric signal, a camera signal processing unit 103 for inputting an output signal from the solid-state image pickup device 102 to perform signal processing in the camera, and a camera A VTR signal processing unit 10 which receives a video signal from the signal processing unit 103 and processes a VTR signal.
4, a recording / reproducing system 105 for recording the output signal from the VTR signal processing unit 104 on a magnetic tape at the time of recording and reproducing the information recorded on the magnetic tape at the time of reproduction, and a video signal from the VTR signal processing unit 104. A video memory unit 106 for temporarily writing in response to a control signal and for reading out the written video signal in response to a control signal;
Solid-state image sensor 102, camera signal processing unit 103, VTR
Signal processing unit 104, recording / reproducing system 105, video memory unit 1
And a control system 108 for controlling 06.

【００２８】レンズ系１０１は、複数のレンズ群で構成
されている。レンズ系１０１は、固体撮像素子１０２、
カメラ信号処理部１０３を介して供給される信号から制
御系１０８が出力する制御信号でレンズ系１０１のアイ
リスメータを制御する。このアイリス制御により、レン
ズ系１０１は入射光量を絞って調整されて露出制御が行
われる。The lens system 101 is composed of a plurality of lens groups. The lens system 101 includes a solid-state image sensor 102,
The iris meter of the lens system 101 is controlled by the control signal output from the control system 108 from the signal supplied via the camera signal processing unit 103. With this iris control, the lens system 101 is adjusted by narrowing the amount of incident light and exposure control is performed.

【００２９】固体撮像素子１０２は、電子シャッタの開
閉制御等の各種タイミング制御が制御系１０８からの制
御信号に応じて行われる。また、このタイミング制御に
よって、固体撮像素子１０２は、例えば現行放送方式の
一つであるＮＴＳＣ方式に準拠した映像信号をカメラ信
号処理部１０３に出力する。In the solid-state image pickup device 102, various timing controls such as opening / closing control of an electronic shutter are performed according to a control signal from the control system 108. Further, by this timing control, the solid-state image sensor 102 outputs a video signal conforming to the NTSC system, which is one of the current broadcasting systems, to the camera signal processing unit 103.

【００３０】固体撮像素子１０２を通常よく使用される
汎用の色差線順次補色インターラインタイプの場合につ
いて例示すると、カメラ信号処理部１０３では、撮像素
子から出力された映像信号を相関二重サンプリング回路
（ＣＤＳ）に入力する。ここでは、撮像素子での電荷転
送時に発生するリセット雑音や１／ｆノイズを取り除
き，黒レベルの変動や横引きノイズのない映像信号とし
て整える。ＣＤＳ回路から出力された映像信号は、自動
利得調整（ＡＧＣ）回路によって、ゲインを調整された
後、Ａ／Ｄ変換器によりＡ／Ｄ変換され、ディジタル信
号に変換された後、ディジタル信号処理回路（ＤＳＰ）
に入力される。ＤＳＰでは上記信号の輝度、色分離を行
い、輝度についてはγ変換部でγ変換を行い、Ｋｎｅｅ
変換部でＫｎｅｅ変換を行い、最後にローパスフイルタ
によって帯域制限することにより輝度信号成分Ｙを得
る。また、色信号を取り出すためには色分離回路から得
られる線順次色差信号を同時化した後、輝度信号とのマ
トリクス処理にてＲ，Ｇ，Ｂの原色に変換した後、ホワ
イトバランスゲインコントロールを受け、色用のγ変換
部でγ変換を行い、Ｋｎｅｅ変換部でＫｎｅｅ変換を行
い、最後にＲ−Ｙ、Ｂ−Ｙの２種類の色差信号にマトリ
クス変換されて出力される。上記映像信号のホワイトバ
ランスの調整及び映像信号の信号レベルをゲイン調整す
るＡＧＣ制御を制御系１０８からの制御信号に応じて行
っている。To exemplify the case where the solid-state image pickup device 102 is a commonly used general-purpose color difference line sequential complementary color interline type, in the camera signal processing unit 103, the video signal output from the image pickup device is correlated double sampling circuit ( CDS). Here, reset noise and 1 / f noise generated at the time of charge transfer in the image pickup device are removed to prepare a video signal free from fluctuations in black level and horizontal noise. The video signal output from the CDS circuit has its gain adjusted by an automatic gain adjustment (AGC) circuit, A / D converted by an A / D converter, converted into a digital signal, and then a digital signal processing circuit. (DSP)
Entered in. The DSP performs the luminance and color separation of the above signals, and the luminance is subjected to γ conversion in the γ conversion unit to obtain Knee.
The conversion unit performs Knee conversion, and finally the band is limited by the low-pass filter to obtain the luminance signal component Y. Further, in order to extract the color signal, after the line-sequential color difference signals obtained from the color separation circuit are synchronized, they are converted into the primary colors of R, G, B by matrix processing with the luminance signal, and then the white balance gain control is performed. On the other hand, the γ conversion unit for color performs γ conversion, the Knee conversion unit performs Knee conversion, and finally matrix conversion into two types of color difference signals of RY and BY is output. The AGC control for adjusting the white balance of the video signal and the gain of the signal level of the video signal is performed according to the control signal from the control system 108.

【００３１】ＶＴＲ信号処理部１０４は、カメラ信号処
理部１０３からのディジタル映像信号により映像信号を
出力端子１０７を介して出力する。ＶＴＲ信号処理部１
０４には、制御系１０８からＶＴＲのフォーマットに対
応したディジタルＶＴＲ信号を生成する制御信号が供給
され、ＶＴＲ信号処理部１０４内の最終段回路１０９に
おいてディジタル記録フォーマット形式映像信号がカメ
ラ信号処理部１０３からのディジタル映像信号および制
御系１０８からの制御信号により形成される。最終段回
路１０９の出力はディジタルパラレルバスドライブ回路
１１１に供給され、ディジタルパラレルバスドライブ回
路１１１は出力端子１１５を介してディジタル記録フォ
ーマット形式映像信号を出力する。The VTR signal processing section 104 outputs a video signal from the camera signal processing section 103 by using the digital video signal via the output terminal 107. VTR signal processor 1
A control signal for generating a digital VTR signal corresponding to the VTR format is supplied to 04 from the control system 108, and a digital recording format video signal is converted into a camera signal processing unit 103 in the final stage circuit 109 in the VTR signal processing unit 104. From the digital video signal from the control system 108 and the control signal from the control system 108. The output of the final stage circuit 109 is supplied to the digital parallel bus drive circuit 111, and the digital parallel bus drive circuit 111 outputs a digital recording format video signal via the output terminal 115.

【００３２】また、ＶＴＲ信号処理部１０４は、カメラ
信号処理部１０３からのディジタル映像信号を、制御系
１０８のメモリ制御信号に応じて映像メモリ部１０６に
出力する。このＶＴＲ信号処理部１０４には、特殊効果
処理を施すため、供給された映像信号に対してディジタ
ルエフェクト信号処理部を設けている機種もある。Further, the VTR signal processing section 104 outputs the digital video signal from the camera signal processing section 103 to the video memory section 106 according to the memory control signal of the control system 108. The VTR signal processing unit 104 may be equipped with a digital effect signal processing unit for the supplied video signal in order to perform special effect processing.

【００３３】上記映像メモリ部１０６は、例えばフィー
ルドメモリやフレームメモリで構成される。映像メモリ
部１０６は、上記したように制御系１０８によるメモリ
への信号の書込み／読出し制御が行われる。The video memory unit 106 is composed of, for example, a field memory or a frame memory. As described above, the video memory unit 106 is controlled by the control system 108 to write / read signals to / from the memory.

【００３４】記録再生系１０５は、記録時にＶＴＲ信号
処理部１０４から供給される映像信号を回転ヘッド・ド
ラムに配置した回転磁気ヘッドを介して磁気テープの記
録トラックにディジタル信号フォーマットにて動画や静
止画として記録している。The recording / reproducing system 105 records a video signal supplied from the VTR signal processing unit 104 at the time of recording on a recording track of a magnetic tape via a rotary magnetic head arranged on a rotary head / drum in a moving picture or a still image in a digital signal format. It is recorded as a picture.

【００３５】また、再生時に記録再生系１０５は、磁気
テープの記録トラックに記録されているディジタル映像
信号を動画や静止画として例えば回転ヘッド・ドラムを
介して再生する。Further, at the time of reproduction, the recording / reproduction system 105 reproduces the digital video signal recorded on the recording track of the magnetic tape as a moving image or a still image through, for example, a rotary head drum.

【００３６】ＶＴＲ信号処理部１０４内に設けられたＮ
ＡＮＤ回路１１０の一方の入力端子にはＶＴＲのディジ
タル記録フォーマットに対応したディジタルＶＴＲ信号
の形成を終了した最終段回路１０９から得られるディジ
タル記録フォーマット形式映像信号出力が入力される。
さらに一方の入力端子には制御系１０８からディジタル
記録フォーマット形式映像信号の水平帰線期間（Ｈブラ
ンキング）中に付加された映像信号データの水平方向の
スタート位置およびエンド位置を示すビット列中の特定
のビット位置あるいはその近傍のみハイレベルとなるゲ
ートパルス信号が供給され、最終段回路１０９から得ら
れるディジタル記録フォーマット形式映像信号を上記特
定ビット出力タイミング時のみ信号通過して反転する。N provided in the VTR signal processor 104
A digital recording format video signal output obtained from the final stage circuit 109 which has completed the formation of the digital VTR signal corresponding to the VTR digital recording format is input to one input terminal of the AND circuit 110.
Further, one of the input terminals is specified in the bit string indicating the horizontal start position and end position of the video signal data added during the horizontal blanking period (H blanking) of the digital recording format video signal from the control system 108. Is supplied with a gate pulse signal which becomes high level only at or near the bit position of, and the digital recording format video signal obtained from the final stage circuit 109 passes through the signal only at the output timing of the specific bit and is inverted.

【００３７】この時、ＮＡＮＤ回路１１０の出力である
反転された逆相の上記特定ビット遷移位相タイミング
は、ディジタルパラレルバスドライブ回路１１１の入力
である正相の特定ビットタイミングについてその遷移位
相と逆位相となるようにＮＡＮＤ回路１１０の素子特性
であるところの伝播遅延時間および立ち上がり立ち下が
り時間特性を制御する。At this time, the specific bit transition phase timing of the inverted opposite phase which is the output of the NAND circuit 110 is opposite to the transition phase of the specific bit timing of the positive phase which is the input of the digital parallel bus drive circuit 111. The propagation delay time and rise / fall time characteristics, which are the element characteristics of the NAND circuit 110, are controlled so that

【００３８】上記ＮＡＮＤ回路１１０の出力はノイズキ
ャンセル回路１１２に供給され、ノイズキャンセル回路
１１２の出力は出力端子１１３から負荷１１４へ供給さ
れる。The output of the NAND circuit 110 is supplied to the noise cancel circuit 112, and the output of the noise cancel circuit 112 is supplied from the output terminal 113 to the load 114.

【００３９】ノイズキャンセル回路１１２の電源部およ
び接地部回路はディジタルパラレルバスドライブ回路１
１１の電源部および接地部回路と共通に接続されてお
り、ノイズキャンセル回路１１２と負荷１１４はディジ
タルパラレルバスドライブ回路１１１から出力されるデ
ィジタル記録フォーマット信号の回路負荷状況に応じて
適宜選択配置されている。The power supply section and the ground section circuit of the noise cancel circuit 112 are the digital parallel bus drive circuit 1
The noise cancel circuit 112 and the load 114 are commonly connected to the power supply section 11 and the ground section circuit 11 and are selectively arranged according to the circuit load condition of the digital recording format signal output from the digital parallel bus drive circuit 111. There is.

【００４０】ノイズキャンセル回路１１２と負荷１１４
の選択配置の方法としてまず第一にノイズキャンセル回
路１１２の構成をディジタルパラレルバスドライブ回路
１１１と同等の電流駆動能力を有する構成とし、さらに
ディジタルパラレルバスドライブ回路１１１の負荷すな
わちプリント実装基板に存在する配線浮遊容量および記
録再生系などの入力容量のうち前記配線浮遊容量を分布
定数として、また前記記録再生系等などの入力容量を集
中定数として扱う方法がある。この場合、実際のプリン
ト実装基板に配線されたディジタルパラレルバス信号パ
ターンと同様のダミーパターンが上記パラレルバス信号
パターンと隣接して同等の線幅線長をもって夫々敷設し
て、その先記録再生系等入力端子が設置してある位置近
傍のダミーパターン終端位置に記録再生系の入力容量に
相当する容量負荷を設置する。Noise canceling circuit 112 and load 114
As a method of selectively arranging the above, first, the noise cancel circuit 112 is configured to have a current driving capability equivalent to that of the digital parallel bus drive circuit 111, and further, the load of the digital parallel bus drive circuit 111, that is, the printed circuit board is present. There is a method of treating the wiring stray capacitance among the wiring stray capacitance and the input capacitance of the recording / reproducing system as a distributed constant and the input capacitance of the recording / reproducing system as a lumped constant. In this case, dummy patterns similar to the digital parallel bus signal pattern wired on the actual printed circuit board are laid adjacent to the parallel bus signal pattern with the same line width and line length, respectively, and the recording / reproducing system etc. A capacitive load equivalent to the input capacitance of the recording / reproducing system is installed at the dummy pattern end position near the position where the input terminal is installed.

【００４１】また、第二の方法として上記第一の方法の
うち前記配線浮遊容量をも集中定数として扱い、前記記
録再生系等などの入力容量と合成した負荷１１４をディ
ジタルパラレルバスドライブ回路１１１近傍あるいはそ
の他の適当な位置にそれぞれ配置することも可能であ
る。この場合、負荷１１４の容量値はディジタルパラレ
ルバスドライブ回路１１１の回路負荷に応じて適宜選択
される。ただしこの場合は上記の第一の方法と比較して
特に敷設した配線パターンから輻射する輻射ノイズの抑
圧効果は漸減する。As a second method, the wiring stray capacitance of the first method is also treated as a lumped constant, and the load 114 combined with the input capacitance of the recording / reproducing system or the like is provided in the vicinity of the digital parallel bus drive circuit 111. Alternatively, they may be arranged at other appropriate positions. In this case, the capacitance value of the load 114 is appropriately selected according to the circuit load of the digital parallel bus drive circuit 111. However, in this case, the effect of suppressing the radiation noise radiated from the laid wiring pattern is gradually reduced as compared with the first method.

【００４２】図３は実施の形態１におけるノイズキャン
セル回路１１２の動作タイミングを示したタイミングチ
ャート図である。図において３０１は基準クロック、３
０２はパラレルバスの点順次データ配置の例であり、８
ビットパラレルバス信号のうちの１つのバスの時間的な
配列を示している。３０３は３０２のＨブランキング部
分中のデータ配置のＥＡＶ部分を示したもので矢印で示
した４ビット分がＥＡＶであり、図示しない残りの７つ
のバスの信号とともに４ワードを構成する。同様に３０
４は３０２のＨブランキング部分中のデータ配置のＳＡ
Ｖ部分を示したもので矢印で示した４ビット分がＳＡＶ
であり、図示しない残りの７つのバスの信号とともに４
ワードを構成する。３０５は前述したディジタルパラレ
ルバスドライブ回路１１１により３０４のデータ配列に
よるビットの遷移点に発生したノイズ成分の例であり、
３０６はＮＡＮＤ回路１１０に制御系１０８から供給さ
れるゲートパルス信号の例である。また、３０７はノイ
ズキャンセル回路１１２の入力となる逆位相パルス、３
０８はイズキャンセル回路１１２が負荷１１４を駆動す
ることによって生じたノイズ成分である。ここでノイズ
成分３０５と３０８は相殺され、結果として抑圧され
る。FIG. 3 is a timing chart showing the operation timing of noise cancel circuit 112 in the first embodiment. In the figure, 301 is a reference clock, 3
Reference numeral 02 is an example of dot sequential data arrangement on a parallel bus.
Fig. 3 shows a temporal arrangement of one of the bit parallel bus signals. Reference numeral 303 denotes an EAV portion of the data arrangement in the H blanking portion of 302, and 4 bits indicated by an arrow are EAVs, and form 4 words together with the signals of the remaining 7 buses not shown. Similarly 30
4 is the SA of the data arrangement in the H blanking portion of 302
The V portion is shown, and 4 bits shown by the arrow are SAV.
4 with the signals of the remaining seven buses not shown
Make up a word. Reference numeral 305 is an example of a noise component generated at the transition point of bits by the data array of 304 by the digital parallel bus drive circuit 111 described above.
306 is an example of a gate pulse signal supplied from the control system 108 to the NAND circuit 110. Reference numeral 307 denotes an anti-phase pulse which is an input to the noise canceling circuit 112, 3
The noise component 08 is generated by the noise cancel circuit 112 driving the load 114. Here, the noise components 305 and 308 are canceled out, and consequently suppressed.

【００４３】（実施の形態２）図２は図１におけるＮＡ
ＮＤ回路１１０を、図２の２０１に示したようなＮＯＴ
回路に置き換えた場合の第二の実施の形態である。(Embodiment 2) FIG. 2 shows the NA in FIG.
The ND circuit 110 is replaced with a NOT as shown by 201 in FIG.
It is a second embodiment when it is replaced with a circuit.

【００４４】図２においては実施の形態１におけるＮＡ
ＮＤ回路１１０と同様にＮＯＴ回路２０１は最終段回路
１０９とノイズキャンセル回路１１２の間に接続配置さ
れるが、実施の形態１とは異なり最終段回路１０９から
得られるディジタル記録フォーマット形式映像信号を全
信号期間反転してノイズキャンセル回路１１２に供給す
るように構成している。また、ノイズキャンセル回路１
１２の電源部および接地部回路は実施の形態１同様ディ
ジタルパラレルバスドライブ回路１１１の電源部および
接地部回路と共通に接続されており、ノイズキャンセル
回路１１２と負荷１１４はディジタルパラレルバスドラ
イブ回路１１１から出力されるディジタル記録フォーマ
ット信号の回路負荷状況に応じて実施の形態１にて示し
た第一、第二の方法に従い、適宜選択配置されている。
このように構成すれば実施の形態１の場合に対し、消費
電力の増加は発生するがディジタル記録フォーマット形
式映像信号の水平帰線期間（Ｈブランキング）中に付加
された映像信号データの水平方向のスタート位置および
エンド位置を示すビット列中の特定のビット位置すなわ
ち図７に示したＥＡＶあるいはＳＡＶのような遷移ポテ
ンシャルの大きいビットから発生するノイズ成分のみな
らず、その他のビットつまり遷移ポテンシャルの小さい
ビット列から発生するノイズ成分をキャンセルすること
が可能となる。これは例えば上述した固体撮像素子から
出力された映像信号が非常に小さく自動利得調整（ＡＧ
Ｃ）回路のゲインを大きくして使用する場合に有効とな
る。In FIG. 2, NA in the first embodiment
Like the ND circuit 110, the NOT circuit 201 is connected and arranged between the final stage circuit 109 and the noise cancel circuit 112, but unlike the first embodiment, all the digital recording format video signals obtained from the final stage circuit 109 are transmitted. The signal period is inverted and supplied to the noise cancel circuit 112. In addition, the noise cancellation circuit 1
The power supply unit and the grounding circuit of 12 are connected in common with the power supply unit and the grounding circuit of the digital parallel bus drive circuit 111 as in the first embodiment, and the noise cancel circuit 112 and the load 114 are connected from the digital parallel bus drive circuit 111. According to the circuit load condition of the output digital recording format signal, it is appropriately selected and arranged according to the first and second methods shown in the first embodiment.
With this configuration, although power consumption increases as compared with the case of the first embodiment, the horizontal direction of the video signal data added during the horizontal blanking period (H blanking) of the digital recording format video signal. Not only noise components generated from specific bit positions in the bit string indicating the start position and end position, that is, bits having a large transition potential such as EAV or SAV shown in FIG. 7, but also other bits, that is, a bit string having a small transition potential. It is possible to cancel the noise component generated from. This is because, for example, the video signal output from the solid-state image sensor described above is very small and automatic gain adjustment (AG
C) It is effective when the circuit gain is increased and used.

【００４５】（実施の形態３）ところで上記第一および
第二の実施の形態ではディジタルパラレルバスドライブ
回路１１１のチャネル数すなわちディジタル記録フォー
マット形式映像信号のビット数に応じで新たに設けたノ
イズキャンセル回路１１２と負荷１１４の数は同数とな
り、例えばそれぞれ８チャネル数が必要である。そこで
ノイズキャンセル回路のチャンネル数を削減する目的で
簡易的に上記ＥＡＶあるいはＳＡＶのような遷移ポテン
シャルの大きいビットのみを反転した位相パルスを上記
制御系１０８により生成し、これを例えば上記ディジタ
ルパラレルバスドライブ回路１１１のチャネル数倍（例
えば８倍）の電流駆動能力を有するように構成したノイ
ズキャンセル回路に供給したのち、適宜選択した負荷１
１４に接続するように構成すればノイズキャンセル効果
については限定されるがノイズキャンセル回路１１２と
負荷１１４の数すなわちＩＣに追加する必要のあるピン
数を少なくすることができる。なお、実施の形態３につ
いては図示しない。(Third Embodiment) In the first and second embodiments, a noise cancel circuit newly provided according to the number of channels of the digital parallel bus drive circuit 111, that is, the number of bits of a video signal in the digital recording format. The number of 112 and the number of loads 114 are the same, and for example, 8 channels are required for each. Therefore, for the purpose of reducing the number of channels of the noise canceling circuit, a phase pulse in which only a bit having a large transition potential such as EAV or SAV is simply inverted is generated by the control system 108, and this is generated, for example, in the digital parallel bus drive. After being supplied to a noise canceling circuit configured to have a current driving capacity that is multiple times (for example, eight times) the number of channels of the circuit 111, the load 1 selected appropriately
Although the noise canceling effect is limited if it is configured to be connected to 14, it is possible to reduce the number of noise canceling circuits 112 and loads 114, that is, the number of pins required to be added to the IC. The third embodiment is not shown.

【００４６】また、本発明は上記説明したようにＣＤＳ
・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号
処理部パラレルバスドライブ回路までを統合したいわゆ
る１チップ大規模信号処理ＩＣを実現する際にももちろ
ん有効であるが、従来のように撮像素子・ＣＤＳ・ＡＧ
Ｃ・Ａ／Ｄのアナログ信号処理部分の機能を有するＩＣ
チップとパラレルバスドライブ回路を内蔵したＤＳＰＩ
ＣであるＶＴＲ信号処理部の機能を有するＩＣチップを
別体としてそれぞれ配置する場合でも従来のようにＩＣ
チップの電源・接地回路の分離状態・実装位置・回路パ
ターンの引き回し等に注意する必要がなくなり、すなわ
ち回路配置の自由度が高まり高密度実装が可能となるた
め、カメラ一体型ディジタルビデオテープレコーダの回
路基板をコンパクトにを製作することが可能となる。Further, the present invention, as described above, uses the CDS.
-Of course, it is also effective when realizing a so-called 1-chip large-scale signal processing IC in which the analog signal processing part of AGC / A / D and the VTR signal processing part parallel bus drive circuit are integrated.・ CDS ・ AG
IC having the function of C / A / D analog signal processing part
DSPI with built-in chip and parallel bus drive circuit
Even when the IC chips having the function of the VTR signal processing unit, which is a C, are separately arranged, the IC
It is no longer necessary to pay attention to the separation state of the power supply / ground circuit of the chip, the mounting position, and the layout of the circuit pattern. In other words, the degree of freedom in circuit layout increases and high-density mounting becomes possible. It is possible to make a circuit board compact.

【００４７】さらに本実施の形態における固体撮像素子
は汎用の色差線順次補色インターラインタイプとした
が、このタイプに限定される事はなく、他の単板色コー
ディング方式であっても良いし、さらに例えばＲＧＢそ
れぞれに撮像素子を割り当てる３板撮像素子方式のよう
な多板固体撮像素子を使用する場合であっても良い。ま
た、記録再生系のフォーマットも限定されるものでな
く、あらゆるディジタル記録フォーマット形式のビデオ
テープレコーダに使用できることは明らかである。Further, although the solid-state image pickup device in the present embodiment is a general-purpose color difference line sequential complementary color interline type, it is not limited to this type, and other single-plate color coding system may be used. Further, for example, a case of using a multi-plate solid-state image pickup device such as a three-plate image pickup device system in which image pickup devices are assigned to RGB respectively may be used. Further, the format of the recording / reproducing system is not limited, and it is obvious that it can be used for video tape recorders of any digital recording format.

【００４８】実施の形態１乃至３に係る映像信号処理装
置では、ディジタル記録フォーマット形式映像信号の水
平帰線期間（Ｈブランキング）中に付加された映像信号
データの水平方向のスタート位置およびエンド位置を示
すビット列中の特定のビットを選択的に反転する制御手
段とこの制御手段からの出力を所定の負荷に接続する接
続手段を有しているため、上記遷移ポテンシャルの大き
い特定ビットからのノイズ、すなわちＶＴＲ信号処理部
の出力最終段に付加したパラレルバスドライブ回路の電
源部および接地部とプリント実装基板に存在する配線浮
遊容量および記録再生系等などの入力容量間に多大な貫
通電流が流れることによるパルス電流の位相変化による
輻射現象によって発生したノイズおよび電源部および接
地部を介した他の回路との共通インピーダンス成分の存
在による電圧変動となって現れたノイズの上記ＣＤＳ回
路への混入をその逆相の成分により打ち消すことが可能
となり、ＣＤＳ回路におけるノイズの映像信号への混入
を防止できる。In the video signal processing devices according to the first to third embodiments, the horizontal start position and end position of the video signal data added during the horizontal blanking period (H blanking) of the digital recording format video signal. Since it has a control means for selectively inverting a specific bit in the bit string indicating and a connection means for connecting the output from this control means to a predetermined load, noise from a specific bit with a large transition potential, That is, a large through current flows between the power supply unit and the grounding unit of the parallel bus drive circuit added to the final output stage of the VTR signal processing unit and the wiring stray capacitance existing in the printed circuit board and the input capacitance such as the recording / reproducing system. Caused by the radiation phenomenon due to the phase change of the pulse current caused by the It is possible to cancel the noise that appears as a voltage fluctuation due to the presence of a common impedance component with the path to the CDS circuit by the component of the opposite phase, and prevent the noise in the CDS circuit from mixing into the video signal. .

【００４９】また、ディジタル記録フォーマット形式映
像信号の水平帰線期間（Ｈブランキング）中に付加され
た映像信号データの水平方向のスタート位置およびエン
ド位置を示すビット列中の特定のビットのデータ遷移点
が相関２重サンプリング（ＣＤＳ）回路におけるフィー
ドスルー期間および光電変換信号期間をサンプリングす
る期間に時間的に重ならないようなタイミングにて前記
サンプリング動作を行うように構成したため、ＶＴＲ信
号処理部の出力最終段に付加したパラレルバスドライブ
回路から発生した遷移ポテンシャルの大きいビットから
のノイズの映像信号への混入を防止できるので、ＣＤＳ
・ＡＧＣ・Ａ／Ｄのアナログ信号処理部分とＶＴＲ信号
処理部パラレルバスドライブ回路までを統合したいわゆ
る１チップ大規模信号処理ＩＣを実現可能とし、さらに
従来のように撮像素子・ＣＤＳ・ＡＧＣ・Ａ／Ｄのアナ
ログ信号処理部分の機能を有するＩＣチップとパラレル
バスドライブ回路を内蔵したＤＳＰＩＣであるＶＴＲ信
号処理部の機能を有するＩＣチップを別体としてそれぞ
れ配置する場合でも従来のようにＩＣチップの電源・接
地回路の分離状態・実装位置・回路パターンの引き回し
等に注意する必要がなくなり、すなわち回路配置の自由
度が高まり高密度実装が可能となるため、カメラ一体型
ディジタルビデオテープレコーダの回路基板をコンパク
トにを製作することが可能となる効果がある。Further, a data transition point of a specific bit in the bit string indicating the horizontal start position and end position of the video signal data added during the horizontal blanking period (H blanking) of the digital recording format video signal. Is configured to perform the sampling operation at a timing that does not overlap in time with the sampling period of the feedthrough period and the photoelectric conversion signal period in the correlated double sampling (CDS) circuit, the final output of the VTR signal processing unit Since it is possible to prevent noise from the bit having a large transition potential generated from the parallel bus drive circuit added to the stage from being mixed into the video signal, the CDS
・ The so-called 1-chip large-scale signal processing IC that integrates the analog signal processing part of AGC / A / D and the VTR signal processing part parallel bus drive circuit can be realized, and the image sensor, CDS, AGC, A Even when the IC chip having the function of the analog signal processing part of / D and the IC chip having the function of the VTR signal processing part, which is a DSPIC having a built-in parallel bus drive circuit, are separately arranged, the IC chip The circuit board of the camera-integrated digital video tape recorder does not need to pay attention to the separated state of the power supply / grounding circuit, the mounting position, the layout of the circuit patterns, etc. The effect is that it can be manufactured compactly.

【００５０】[0050]

【発明の効果】本発明によれば、ノイズの影響の少なく
することが可能となる。According to the present invention, the influence of noise can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る実施形態１の映像信号処理装置を
示すブロック図である。FIG. 1 is a block diagram showing a video signal processing device according to a first embodiment of the present invention.

【図２】本発明に係る実施形態１の映像信号処理装置の
一部を示すブロック図である。FIG. 2 is a block diagram showing a part of the video signal processing device according to the first embodiment of the present invention.

【図３】本発明に係る実施形態の映像信号処理装置の動
作を示すタイミングチャート図である。FIG. 3 is a timing chart showing the operation of the video signal processing device according to the embodiment of the present invention.

【図４】ディジタル記録を行う場合の代表的な記録フォ
ーマットであるＣＣＩＲ Ｒｅｃ６０１を説明する図で
ある。FIG. 4 is a diagram illustrating CCIR Rec 601 which is a typical recording format when performing digital recording.

【図５】ディジタル記録を行う場合の代表的な記録フォ
ーマットであるＣＣＩＲ Ｒｅｃ６０１を説明する図で
ある。FIG. 5 is a diagram illustrating CCIR Rec 601 which is a typical recording format when performing digital recording.

【図６】従来のノイズ発生位置を説明する模式図であ
る。FIG. 6 is a schematic diagram illustrating a conventional noise generation position.

【図７】従来のノイズ発生混入を説明するタイミングチ
ャート図である。FIG. 7 is a timing chart illustrating the conventional noise generation and mixing.

【図８】装置全体の動作タイミングを取るための同期信
号および制御信号パルスの発生回路例を説明する図であ
る。FIG. 8 is a diagram illustrating an example of a generation circuit of a synchronization signal and a control signal pulse for setting the operation timing of the entire device.

【図９】従来のＶＴＲ信号処理部の処理最終段とパラレ
ルバスドライブ回路の配置を示すブロック図である。FIG. 9 is a block diagram showing an arrangement of a processing final stage of a conventional VTR signal processing unit and a parallel bus drive circuit.

【図１０】パラレルバスドランブ回路をあらわす図であ
る。FIG. 10 is a diagram showing a parallel bus dramb circuit.

【符号の説明】[Explanation of symbols]

１０１ レンズ系 １０２ 固体撮像素子 １０３ カメラ信号処理部 １０４ ＶＴＲ信号処理部 １０５ 記録再生系 １０６ 映像メモリ部 １０７ 映像信号出力端子 １０８ 制御系 １０９ 最終段回路 １１０ ＮＡＮＤ回路 １１１ ディジタルパラレルバスドライブ回路 １１２ ノイズキャンセル回路 １１３ ノイズキャンセル信号出力端子 １１４ 負荷 １１５ ディジタル記録フォーマット形式映像信号出力
端子 ２０１ ＮＯＴ回路 ８０１ 基準クロック発生器 ８０２ 水平パルス用カウンタ ８０３ 水平ラッチ回路 ８０４ 水平パルス用ＲＯＭ ８０５ 垂直パルス用カウンタ ８０６ 垂直ラッチ回路 ８０７ 垂直パルス用ＲＯＭ101 lens system 102 solid-state image sensor 103 camera signal processing unit 104 VTR signal processing unit 105 recording / reproducing system 106 video memory unit 107 video signal output terminal 108 control system 109 final stage circuit 110 NAND circuit 111 digital parallel bus drive circuit 112 noise canceling circuit 113 Noise Canceling Signal Output Terminal 114 Load 115 Digital Recording Format Format Video Signal Output Terminal 201 NOT Circuit 801 Reference Clock Generator 802 Horizontal Pulse Counter 803 Horizontal Latch Circuit 804 Horizontal Pulse ROM 805 Vertical Pulse Counter 806 Vertical Latch Circuit 807 Vertical Pulse ROM

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 リセット期間と基準レベルであるフィー
ドスルー期間と光電変換信号期間とを含む信号を所定周
期で繰り返す信号を入力する相関二重サンプリング回路
と、 前記相関二重サンプリング回路からの信号をさらに処理
して所定のディジタルフォーマット形式の映像信号に変
換して出力する映像信号手段と、 変換された前記ディジタルフォーマット形式の映像信号
を反転した逆相の信号を発生させる逆相回路とを有し、 前記逆相回路の出力部が所定の負荷に接続されているこ
とを特徴とする映像信号処理装置。1. A correlated double sampling circuit that inputs a signal that repeats a signal including a reset period, a feedthrough period that is a reference level, and a photoelectric conversion signal period in a predetermined cycle, and a signal from the correlated double sampling circuit. It further comprises video signal means for further processing and converting to a video signal in a predetermined digital format format for output, and an anti-phase circuit for generating an inverted phase signal by inverting the converted video signal in the digital format format. The video signal processing device, wherein the output part of the anti-phase circuit is connected to a predetermined load. 【請求項２】 前記逆相回路は、変換された前記ディジ
タルフォーマット形式の映像信号の水平帰線期間中に付
加された映像信号データの水平方向のスタート位置およ
びエンド位置を示すビット列中の特定のビットを反転し
た逆相の信号を発生させることを特徴とする請求項１に
記載の映像信号処理装置。2. The anti-phase circuit is configured to identify a specific position in a bit string indicating a horizontal start position and end position of video signal data added during a horizontal blanking period of the converted video signal of the digital format format. 2. The video signal processing device according to claim 1, wherein a reverse phase signal in which bits are inverted is generated.