JP2003179158A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高性能な半導体装
置及びその製造方法に関し、特に、微細で低抵抗なゲー
ト電極からなるデュアルゲート構造を有する半導体装置
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-performance semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a dual gate structure including a fine and low-resistance gate electrode and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体装置の高性能化を実現するために
は、ゲート電極の微細化が効果的である。しかしなが
ら、ゲート電極の微細化が進展していくに従い、しきい
値電圧が低下する短チャネル効果や、寄生抵抗成分が上
昇するなど、性能劣化要因が顕在化してくる。これらを
解決する手段として知られている従来のシリサイド膜が
形成されたデュアルゲート構造を有する半導体装置の製
造方法について図面を用いて説明する。2. Description of the Related Art Miniaturization of a gate electrode is effective for realizing high performance of a semiconductor device. However, as the miniaturization of the gate electrode progresses, performance deterioration factors such as a short channel effect in which the threshold voltage is lowered and a parasitic resistance component are increased become apparent. A conventional method for manufacturing a semiconductor device having a dual gate structure in which a silicide film is formed, which is known as a means for solving these problems, will be described with reference to the drawings.
【０００３】図３（ａ）〜図３（ｃ）及び図４（ａ）〜
図４（ｃ）は、従来の半導体装置の製造工程を示す断面
図である。3 (a) to 3 (c) and 4 (a) to
FIG. 4C is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
【０００４】まず、図３（ａ）に示す工程で、半導体基
板２１上のｎ型半導体領域２１ｎとｐ型半導体領域２１
ｐとを区画する溝型素子分離領域２２を形成した後、半
導体基板２１の上にゲート絶縁膜２３及びノンドープド
ポリシリコン膜２４を形成する。First, in the step shown in FIG. 3A, the n-type semiconductor region 21n and the p-type semiconductor region 21 on the semiconductor substrate 21 are processed.
After forming the groove-type element isolation region 22 for partitioning p, a gate insulating film 23 and a non-doped polysilicon film 24 are formed on the semiconductor substrate 21.
【０００５】次に、図３（ｂ）に示す工程で、ｎ型トラ
ンジスタ形成領域Ｔｒｎに開口を有するレジスト２５ｐ
をノンドープドポリシリコン膜２４上に形成した後、レ
ジスト２５ｐをマスクにして、ｎ型トランジスタ形成領
域Ｔｒｎのノンドープドポリシリコン膜２４中にリン
（Ｐ）を注入してｎ型注入層２６ａを形成する。Next, in a step shown in FIG. 3B, a resist 25p having an opening in the n-type transistor formation region Trn is formed.
After being formed on the non-doped polysilicon film 24, phosphorus (P) is injected into the non-doped polysilicon film 24 in the n-type transistor formation region Trn using the resist 25p as a mask to form the n-type injection layer 26a. To do.
【０００６】次に、図３（ｃ）に示す工程で、レジスト
２５ｐを除去した後、ｐ型トランジスタ形成領域Ｔｒｐ
に開口を有するレジスト２５ｎをノンドープドポリシリ
コン膜２４上に形成した後、レジスト２５ｎをマスクに
して、ｐ型トランジスタ形成領域Ｔｒｐのノンドープド
ポリシリコン膜２４中にボロン（Ｂ）を注入してｐ型注
入層２６ｂを形成する。Next, in the step shown in FIG. 3C, after removing the resist 25p, the p-type transistor forming region Trp is formed.
After a resist 25n having an opening is formed on the non-doped polysilicon film 24, boron (B) is injected into the non-doped polysilicon film 24 in the p-type transistor formation region Trp by using the resist 25n as a mask to p. The mold injection layer 26b is formed.
【０００７】次に、図４（ａ）に示す工程で、レジスト
２５ｎを除去した後、ｎ型注入層２６ａ及びｐ型注入層
２６ｂを活性化するための熱処理を行う。これによっ
て、ｎ型トランジスタ形成領域Ｔｒｎにｎ型ポリシリコ
ン膜、ｐ型トランジスタ形成領域Ｔｒｐにｐ型ポリシリ
コン膜を形成する。その後、リソグラフィ技術及びドラ
イエッチング技術により、ｎ型ポリシリコン膜及びｐ型
ポリシリコン膜をパターニングして、ｎ型トランジスタ
形成領域Ｔｒｎの活性領域上にｎ型ゲート電極２４ｎを
形成し、ｐ型トランジスタ形成領域Ｔｒｐの活性領域上
にｐ型ゲート電極２４ｐを形成する。その後、ｎ型トラ
ンジスタ形成領域Ｔｒｎの活性領域にｎ型ゲート電極２
４ｎ及び溝型素子分離領域２２をマスクにして、選択的
にｎ型不純物のイオン注入を行ってｎ型エクステンショ
ン拡散層２７ｎを形成し、また、ｐ型トランジスタ形成
領域Ｔｒｐの活性領域にｐ型ゲート電極２４ｐ及び溝型
素子分離領域２２をマスクにして、選択的にｐ型不純物
のイオン注入を行ってｐ型エクステンション拡散層２７
ｐを形成する。Next, in a step shown in FIG. 4A, after removing the resist 25n, a heat treatment for activating the n-type injection layer 26a and the p-type injection layer 26b is performed. As a result, an n-type polysilicon film is formed in the n-type transistor formation region Trn and a p-type polysilicon film is formed in the p-type transistor formation region Trp. After that, the n-type polysilicon film and the p-type polysilicon film are patterned by the lithography technique and the dry etching technique to form the n-type gate electrode 24n on the active region of the n-type transistor formation region Trn, thereby forming the p-type transistor. A p-type gate electrode 24p is formed on the active region of the region Trp. Then, the n-type gate electrode 2 is formed in the active region of the n-type transistor formation region Trn.
4n and the groove-type element isolation region 22 are used as masks to selectively perform ion implantation of n-type impurities to form an n-type extension diffusion layer 27n, and a p-type gate is formed in the active region of the p-type transistor formation region Trp. Using the electrode 24p and the groove-type element isolation region 22 as a mask, p-type impurity ions are selectively implanted to p-type extension diffusion layer 27.
form p.
【０００８】次に、図４（ｂ）に示す工程で、ｎ型ゲー
ト電極２４ｎ及びｐ型ゲート電極２４ｐの各側面上に、
絶縁性のサイドウォール２８を形成する。その後、ｎ型
トランジスタ形成領域Ｔｒｎの活性領域にｎ型ゲート電
極２４ｎ、サイドウォール２８及び溝型素子分離領域２
２をマスクにして、選択的にｎ型不純物のイオン注入を
行ってｎ型高濃度ソース・ドレイン拡散層２９ｎを形成
し、また、ｐ型トランジスタ形成領域Ｔｒｐの活性領域
にｐ型ゲート電極２４ｐ、サイドウォール２８及び溝型
素子分離領域２２をマスクにして、選択的にｐ型不純物
のイオン注入を行ってｐ型高濃度ソース・ドレイン拡散
層２９ｐを形成する。Next, in the step shown in FIG. 4B, on each side surface of the n-type gate electrode 24n and the p-type gate electrode 24p,
The insulating sidewall 28 is formed. After that, in the active region of the n-type transistor formation region Trn, the n-type gate electrode 24n, the sidewall 28, and the trench type element isolation region 2 are formed.
2 is used as a mask to selectively perform ion implantation of n-type impurities to form an n-type high-concentration source / drain diffusion layer 29n, and a p-type gate electrode 24p is formed in the active region of the p-type transistor formation region Trp. Using the sidewalls 28 and the groove-type element isolation regions 22 as a mask, p-type impurity ions are selectively implanted to form a p-type high-concentration source / drain diffusion layer 29p.
【０００９】次に、図４（ｃ）に示す工程で、サリサイ
ド技術を用いて、表面が露出しているｎ型ゲート電極２
４ｎ、ｎ型高濃度ソース・ドレイン拡散層２９ｎ及びｐ
型ゲート電極２４ｐ、ｐ型高濃度ソース・ドレイン拡散
層２９ｐの上に、低抵抗化のためのシリサイド膜３０を
選択的に形成する。これによって、シリサイド膜３０が
ｎ型ゲート電極２４ｎ及びｎ型高濃度ソース・ドレイン
拡散層２９ｎ上に形成されたｎ型トランジスタと、シリ
サイド膜３０がｐ型ゲート電極２４ｐ及びｐ型高濃度ソ
ース・ドレイン拡散層２９ｐ上に形成されたｐ型トラン
ジスタとで構成されたデュアルゲート構造を有する半導
体装置を形成することができる。Next, in the step shown in FIG. 4C, the n-type gate electrode 2 whose surface is exposed is formed by using the salicide technique.
4n, n-type high-concentration source / drain diffusion layers 29n and p
A silicide film 30 for reducing the resistance is selectively formed on the p-type gate electrode 24p and the p-type high-concentration source / drain diffusion layer 29p. Accordingly, the silicide film 30 is formed on the n-type gate electrode 24n and the n-type high-concentration source / drain diffusion layer 29n, and the silicide film 30 is formed on the p-type gate electrode 24p and the p-type high-concentration source / drain. It is possible to form a semiconductor device having a dual gate structure including a p-type transistor formed on the diffusion layer 29p.
【００１０】この構成によれば、ｎ型トランジスタのｎ
型ゲート電極２４ｎにはｎ型不純物であるリンが添加さ
れ、ｐ型トランジスタのｐ型ゲート電極２４ｐにはＰ型
不純物であるボロンが添加された、いわゆるデュアルゲ
ート構造をしており、短チャネル効果を抑制することが
できる。また、ゲート電極２４ｎ、２４ｐ及び高濃度ソ
ース・ドレイン拡散層２９ｎ、２９ｐ上には、低抵抗化
のためのシリサイド膜３０を形成するため、寄生抵抗で
あるコンタクト抵抗を低減することができ、高駆動力化
を図ることができる。According to this structure, the n-type transistor n
The type gate electrode 24n has a so-called dual gate structure in which phosphorus, which is an n-type impurity, is added, and the p-type gate electrode 24p of the p-type transistor is boron, which is a p-type impurity. Can be suppressed. Further, since the silicide film 30 for reducing the resistance is formed on the gate electrodes 24n and 24p and the high-concentration source / drain diffusion layers 29n and 29p, it is possible to reduce the contact resistance which is a parasitic resistance. Driving force can be increased.
【００１１】[0011]
【発明が解決しようとする課題】上述の従来の製造方法
では、ｎ型ゲート電極２４ｎ及びｐ型ゲート電極２４ｐ
は、ｎ型ポリシリコン膜２４ｎとＰ型ポリシリコン膜２
４ｐとを同時にエッチングすることによって形成され
る。しかしながら、ｎ型ポリシリコン膜２４ｎとＰ型ポ
リシリコン膜２４ｐとでは、エッチングレートが異なる
ため、ｎ型トランジスタ形成領域Ｔｒｎではｎ型ポリシ
リコン膜２４ｎのエッチングレートが速いためゲート絶
縁膜２３に破壊が生じたり、あるいは、ｐ型トランジス
タ形成領域Ｔｒｐではｐ型ポリシリコン膜２４ｐのエッ
チングレートが遅いためポリシリコンのエッチング残り
が生じるという課題がある。あるいは、ゲート絶縁膜の
破壊やポリシリコンのエッチング残りを抑制できたとし
ても、ｎ型ゲート電極２４ｎとｐ型ゲート電極２４ｐと
の間で加工寸法差が生じるという課題がある。In the conventional manufacturing method described above, the n-type gate electrode 24n and the p-type gate electrode 24p are formed.
Is an n-type polysilicon film 24n and a P-type polysilicon film 2
It is formed by simultaneously etching 4p and 4p. However, since the n-type polysilicon film 24n and the P-type polysilicon film 24p have different etching rates, the n-type polysilicon film 24n has a high etching rate in the n-type transistor formation region Trn, so that the gate insulating film 23 is destroyed. However, there is a problem in that, in the p-type transistor formation region Trp, the etching rate of the p-type polysilicon film 24p is slow, and an etching residue of polysilicon occurs. Alternatively, even if the destruction of the gate insulating film and the etching residue of polysilicon can be suppressed, there is a problem that a processing size difference occurs between the n-type gate electrode 24n and the p-type gate electrode 24p.
【００１２】さらには、ゲート電極の微細化が進展して
いくと、ゲート電極上にシリサイド膜が十分に形成され
なくなり、いわゆる細線抵抗の増大や断線が生じるとい
う課題がある。この細線抵抗の増大や断線は、とりわけ
不純物が注入されていないノンドープのゲート電極で問
題となる。上述の従来技術では、ｎ型ポリシリコン膜２
４ｎ及びｐ型ポリシリコン膜２４ｐは、図３（ｂ）及び
図３（ｃ）に示す工程で、レジスト２５ｐ及びレジスト
２５ｎをマスクとしてイオン注入によって形成するた
め、境界付近に不純物が注入されずノンドープ領域２４
ｘが残存しやすく、このノンドープ領域２４ｘ上のシリ
サイド膜が薄膜化して、細線抵抗の増大や断線が顕在化
してしまうという課題を有している。Further, as the miniaturization of the gate electrode progresses, there is a problem that a silicide film is not sufficiently formed on the gate electrode and so-called thin wire resistance increases or disconnection occurs. This increase in thin wire resistance and disconnection poses a problem especially in a non-doped gate electrode into which impurities are not implanted. In the above-mentioned conventional technique, the n-type polysilicon film 2 is used.
The 4n and p-type polysilicon film 24p is formed by ion implantation using the resist 25p and the resist 25n as a mask in the steps shown in FIGS. 3B and 3C, so that impurities are not implanted near the boundary and non-doped. Area 24
There is a problem that x tends to remain, and the silicide film on the non-doped region 24x is thinned to cause an increase in fine wire resistance or a disconnection.
【００１３】本発明の目的は、デュアルゲート構造のゲ
ート電極のパターニングにおいて、ゲート絶縁膜の破壊
やエッチング残りを防止することができ、ゲート電極の
低抵抗化が図れる半導体装置及びその製造方法を提供す
ることにある。An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent the gate insulating film from being broken or the etching residue in the patterning of the gate electrode having a dual gate structure, and can reduce the resistance of the gate electrode. To do.
【００１４】[0014]
【課題を解決するための手段】本発明の半導体装置は、
ｐ型ゲート電極とｎ型ゲート電極が一体的に形成された
デュアルゲート構造を有する半導体装置において、ｎ型
ゲート電極は、ｎ型半導体膜とｎ型半導体膜上に形成さ
れたシリサイド膜とを有し、ｐ型ゲート電極は、ｐ型半
導体膜とｐ型半導体膜上に形成されたシリサイド膜とを
有し、ｎ型半導体膜中には、ｐ型不純物が５×１０18cm
-3以上含まれている。The semiconductor device of the present invention comprises:
In a semiconductor device having a dual gate structure in which a p-type gate electrode and an n-type gate electrode are integrally formed, the n-type gate electrode has an n-type semiconductor film and a silicide film formed on the n-type semiconductor film. The p-type gate electrode has a p-type semiconductor film and a silicide film formed on the p-type semiconductor film, and the p-type impurity is 5 × 10 18 cm in the n-type semiconductor film.
-3 or more is included.
【００１５】上記半導体装置において、半導体膜は、シ
リコン膜あるいはゲルマニウムシリコン膜である。In the above semiconductor device, the semiconductor film is a silicon film or a germanium silicon film.
【００１６】また、上記半導体装置において、シリサイ
ド膜は、チタンシリサイド膜、コバルトシリサイド膜、
ニッケルシリサイド膜のうちのいずれか１つである。In the above semiconductor device, the silicide film is a titanium silicide film, a cobalt silicide film,
Any one of the nickel silicide films.
【００１７】本発明の半導体装置の製造方法は、ｐ型ゲ
ート電極とｎ型ゲート電極が一体的に形成されたデュア
ルゲート構造を有する半導体装置の製造方法において、
半導体基板にｐ型半導体領域とｎ型半導体領域とを区画
する素子分離領域を形成する工程（ａ）と、ｐ型半導体
領域及びｎ型半導体領域の上にゲート絶縁膜を形成する
工程（ｂ）と、ゲート絶縁膜上にｐ型半導体膜を形成す
る工程（ｃ）と、ｐ型半導体膜をパターニングして、ｐ
型半導体領域上にはｐ型半導体膜からなるｎ型用ゲート
電極を形成し、ｎ型半導体領域上にはｐ型半導体膜から
なるｐ型用ゲート電極を形成する工程（ｄ）と、ｎ型用
ゲート電極中にｎ型不純物のイオン注入を行い、ｐ型半
導体膜をｐ型からｎ型に変化させてｎ型半導体膜からな
るｎ型ゲート電極を形成する工程（ｅ）とを備えてい
る。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a dual gate structure in which a p-type gate electrode and an n-type gate electrode are integrally formed,
A step (a) of forming an element isolation region that divides a p-type semiconductor region and an n-type semiconductor region on a semiconductor substrate, and a step (b) of forming a gate insulating film on the p-type semiconductor region and the n-type semiconductor region. A step (c) of forming a p-type semiconductor film on the gate insulating film, and patterning the p-type semiconductor film to form a p-type semiconductor film.
A step (d) of forming an n-type gate electrode made of a p-type semiconductor film on the n-type semiconductor region, and a p-type gate electrode made of a p-type semiconductor film on the n-type semiconductor region; Ion implantation of an n-type impurity into the gate electrode for use to change the p-type semiconductor film from p-type to n-type to form an n-type gate electrode made of the n-type semiconductor film (e). .
【００１８】上記半導体装置の製造方法において、工程
（ｃ）では、ゲート絶縁膜上にノンドープドポリシリコ
ン膜を形成した後、ノンドープドポリシリコン膜中にｐ
型不純物を導入することによってｐ型半導体膜を形成す
る。In the method of manufacturing a semiconductor device described above, in step (c), after forming a non-doped polysilicon film on the gate insulating film, p is added in the non-doped polysilicon film.
A p-type semiconductor film is formed by introducing a type impurity.
【００１９】また、上記半導体装置の製造方法におい
て、工程（ｅ）では、ｎ型用ゲート電極をマスクにし
て、ｐ型半導体領域にｎ型不純物のイオン注入を行い、
ｎ型高濃度ソース・ドレイン拡散層を形成する工程を含
む。In the method of manufacturing a semiconductor device described above, in step (e), an n-type impurity is ion-implanted into the p-type semiconductor region using the n-type gate electrode as a mask.
It includes a step of forming an n-type high concentration source / drain diffusion layer.
【００２０】上記半導体装置の製造方法において、ｐ型
半導体膜のｐ型不純物濃度が５×１０18cm-3以上であ
る。In the method of manufacturing a semiconductor device described above, the p-type semiconductor film has a p-type impurity concentration of 5 × 10 18 cm -3 or more.
【００２１】また、上記半導体装置の製造方法におい
て、工程（ｅ）の後に、ｐ型ゲート電極及びｎ型ゲート
電極上にシリサイド膜を形成する工程を備えている。な
お、シリサイド膜は、チタンシリサイド膜、コバルトシ
リサイド膜、ニッケルシリサイド膜のうちのいずれか１
つであることが望ましい。The method of manufacturing a semiconductor device further includes a step of forming a silicide film on the p-type gate electrode and the n-type gate electrode after the step (e). The silicide film is one of a titanium silicide film, a cobalt silicide film, and a nickel silicide film.
It is desirable to be one.
【００２２】また、半導体装置の製造方法において、半
導体膜は、シリコン膜あるいはゲルマニウムシリコン膜
である。In the method of manufacturing a semiconductor device, the semiconductor film is a silicon film or a germanium silicon film.
【００２３】本発明の製造方法によれば、ｎ型用ゲート
電極及びｐ型用ゲート電極は、全領域がｐ型化されたｐ
型半導体膜をパターニングして形成するため、同一エッ
チングレートで形成することができるので、過剰なオー
バーエッチによるゲート絶縁膜の破壊やアンダーエッチ
による半導体膜のエッチング残りを防止することができ
る。従って、ｎ型ゲート電極とｐ型ゲート電極にエッチ
ングによる寸法差が生じることなく、制御性よくゲート
電極を形成することができる。また、ｐ型半導体膜には
全面にｐ型不純物が導入されているため、デュアルゲー
トの境界付近にノンドープ領域が残存することはなく、
ゲート電極上にシリサイド膜を均一に形成できるので、
細線抵抗の増大やシリサイド膜の断線を効果的に抑制す
ることができる。According to the manufacturing method of the present invention, the n-type gate electrode and the p-type gate electrode are p-type in which the entire region is p-type.
Since the type semiconductor film is formed by patterning, it can be formed at the same etching rate, so that it is possible to prevent destruction of the gate insulating film due to excessive overetching and etching residue of the semiconductor film due to underetching. Therefore, the gate electrode can be formed with good controllability without causing a dimensional difference between the n-type gate electrode and the p-type gate electrode due to etching. Moreover, since the p-type impurity is introduced into the entire surface of the p-type semiconductor film, no non-doped region remains near the boundary of the dual gate.
Since a silicide film can be uniformly formed on the gate electrode,
It is possible to effectively suppress an increase in fine wire resistance and disconnection of the silicide film.
【００２４】[0024]
【発明の実施の形態】本発明の実施の形態に係るシリサ
イド膜が形成されたデュアルゲート構造を有する半導体
装置の製造方法について図面を用いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION A method of manufacturing a semiconductor device having a dual gate structure in which a silicide film is formed according to an embodiment of the present invention will be described with reference to the drawings.
【００２５】図１（ａ）〜図１（ｄ）及び図２（ａ）〜
図２（ｃ）は、本発明の半導体装置の製造工程を示す断
面図である。1 (a) to 1 (d) and 2 (a) to
FIG. 2C is a cross-sectional view showing the manufacturing process of the semiconductor device of the present invention.
【００２６】まず、図１（ａ）に示す工程で、半導体基
板１上にｎ型半導体領域１ｎとｐ型半導体領域１ｐとを
区画する溝型素子分離領域２を形成した後、半導体基板
１上に厚さ約２ｎｍのゲート絶縁膜３及び厚さ約２００
ｎｍのノンドープドポリシリコン膜４を順次形成する。
このとき、ゲート絶縁膜３は、ＮＯ／Ｏ2雰囲気中で熱
処理により形成された膜中に窒素が導入されているシリ
コン酸窒化膜が好ましい。First, in the step shown in FIG. 1A, a groove type element isolation region 2 for partitioning an n-type semiconductor region 1n and a p-type semiconductor region 1p is formed on a semiconductor substrate 1, and then on the semiconductor substrate 1. And a gate insulating film 3 having a thickness of about 2 nm and a thickness of about 200
A non-doped polysilicon film 4 having a thickness of nm is sequentially formed.
At this time, the gate insulating film 3 is preferably a silicon oxynitride film in which nitrogen is introduced into the film formed by heat treatment in a NO / O 2 atmosphere.
【００２７】次に、図１（ｂ）に示す工程で、ノンドー
プドポリシリコン膜４の全面に、ｐ型不純物であるボロ
ン（Ｂ）を注入エネルギー３ｋｅＶ、ドーズ量１×１０
15ｃｍ-2の注入条件でイオン注入を行い、ノンドープド
ポリシリコン膜４中にｐ型注入層６を形成する。Next, in the step shown in FIG. 1B, a p-type impurity of boron (B) is implanted into the entire surface of the non-doped polysilicon film 4 with an implantation energy of 3 keV and a dose of 1 × 10.
Ion implantation is performed under the implantation condition of 15 cm −2 to form the p-type implantation layer 6 in the non-doped polysilicon film 4.
【００２８】次に、図１（ｃ）に示す工程で、ｐ型注入
層６を活性化するために、窒素雰囲気中で１０００℃１
０秒の短時間熱処理を行う。この熱処理により、ノンド
ープドポリシリコン膜４はｐ型ポリシリコン膜４ａとな
る。なお、ここで必ずしも熱処理を入れる必要はなく、
後工程の高濃度ソース・ドレイン拡散層を活性化するた
めの短時間熱処理によってｐ型注入層６を活性化しても
良い。Next, in the step shown in FIG. 1C, in order to activate the p-type implantation layer 6, 1000 ° C. 1
Heat treatment is performed for a short time of 0 seconds. By this heat treatment, the non-doped polysilicon film 4 becomes the p-type polysilicon film 4a. In addition, it is not always necessary to perform heat treatment here,
The p-type implantation layer 6 may be activated by a short-time heat treatment for activating the high-concentration source / drain diffusion layer in the subsequent step.
【００２９】次に、図１（ｄ）に示す工程で、リソグラ
フィ技術及びドライエッチング技術により、ｐ型ポリシ
リコン膜４ａをパターニングして、ｎ型トランジスタ形
成領域Ｔｒｎの活性領域上にはｐ型ポリシリコン膜４ａ
からなるｎ型用ゲート電極４ｂを形成し、ｐ型トランジ
スタ形成領域Ｔｒｐの活性領域上にはｐ型ポリシリコン
膜４ａからなるｐ型用ゲート電極４ｃを形成する。Next, in the step shown in FIG. 1D, the p-type polysilicon film 4a is patterned by the lithography technique and the dry etching technique, and the p-type polysilicon film is formed on the active region of the n-type transistor formation region Trn. Silicon film 4a
And an n-type gate electrode 4b made of p-type polysilicon film 4a is formed on the active region of the p-type transistor formation region Trp.
【００３０】次に、図２（ａ）に示す工程で、ｎ型トラ
ンジスタ形成領域Ｔｒｎの活性領域にｎ型用ゲート電極
４ｂ及び溝型素子分離領域２をマスクにして、選択的に
ｎ型不純物である砒素（Ａｓ）を注入エネルギー３ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ -2の注入条件でイオン注入
を行ってｎ型エクステンション拡散層７ｎを形成し、ま
た、ｐ型トランジスタ形成領域Ｔｒｐの活性領域にｐ型
用ゲート電極４ｃ及び溝型素子分離領域２をマスクにし
て、選択的にｐ型不純物であるボロン（Ｂ）を注入エネ
ルギー１ｋｅＶ、ドーズ量２×１０14ｃｍ-2の注入条件
でイオン注入を行ってｐ型エクステンション拡散層７ｐ
を形成する。Next, in the step shown in FIG.
N-type gate electrode in the active region of the transistor formation region Trn
4b and the groove-type element isolation region 2 are used as a mask to selectively
Implantation energy of arsenic (As) which is an n-type impurity is 3 ke
V, dose amount 1 × 1015cm -2Ion implantation under the implantation conditions of
To form the n-type extension diffusion layer 7n.
In addition, in the active region of the p-type transistor formation region Trp, p-type
Using the gate electrode 4c and the trench type element isolation region 2 as a mask
And selectively implant boron (B) which is a p-type impurity.
Rugey 1 keV, Dose amount 2 × 1014cm-2Injection conditions
P-type extension diffusion layer 7p
To form.
【００３１】次に、図２（ｂ）に示す工程で、基板上の
全面に酸化膜であるＴＥＯＳ膜を厚さ約６０ｎｍで形成
した後、エッチバック法によりｎ型用ゲート電極４ｂ及
びｐ型用ゲート電極４ｃの各側面上に、ＴＥＯＳ膜から
なるサイドウォール８を形成する。あるいは、厚さ約１
０ｎｍのＴＥＯＳ膜及び厚さ約５０ｎｍのシリコン窒化
膜を順次形成した後、エッチバック法によりＴＥＯＳ膜
とシリコン窒化膜からなる積層構造のサイドウォールを
形成しても良い。その後、ｎ型トランジスタ形成領域Ｔ
ｒｎの活性領域にｎ型用ゲート電極４ｂ、サイドウォー
ル８及び溝型素子分離領域２をマスクにして、選択的に
ｎ型不純物である砒素（Ａｓ）を注入エネルギー４０ｋ
ｅＶ、ドーズ量４×１０15ｃｍ-2の注入条件でイオン注
入を行ってｎ型高濃度ソース・ドレイン拡散層９ｎを形
成し、また、ｐ型トランジスタ形成領域Ｔｒｐの活性領
域にｐ型用ゲート電極４ｃ、サイドウォール８及び溝型
素子分離領域２をマスクにして、選択的にｐ型不純物で
あるボロン（Ｂ）を注入エネルギー３ｋｅＶ、ドーズ量
３×１０15ｃｍ-2の注入条件でイオン注入を行ってｐ型
高濃度ソース・ドレイン拡散層９ｐを形成する。その
後、注入された不純物を活性化するために、窒素雰囲気
中で１０３０℃１０秒の短時間熱処理（ＲＴＡ）を行
う。Next, in the step shown in FIG. 2B, a TEOS film, which is an oxide film, is formed on the entire surface of the substrate to a thickness of about 60 nm, and then the n-type gate electrode 4b and the p-type are formed by an etch-back method. A sidewall 8 made of a TEOS film is formed on each side surface of the use gate electrode 4c. Alternatively, the thickness is about 1
A TEOS film having a thickness of 0 nm and a silicon nitride film having a thickness of about 50 nm may be sequentially formed, and then a sidewall having a stacked structure including the TEOS film and the silicon nitride film may be formed by an etch back method. After that, the n-type transistor formation region T
Arsenic (As), which is an n-type impurity, is selectively implanted into the active region of rn with an energy of 40 k using the n-type gate electrode 4b, the sidewall 8 and the trench type element isolation region 2 as a mask.
Ion implantation is performed under the implantation conditions of eV and a dose amount of 4 × 10 15 cm -2 to form the n-type high-concentration source / drain diffusion layer 9n, and the p-type gate is formed in the active region of the p-type transistor formation region Trp. Using the electrode 4c, the sidewall 8 and the trench type element isolation region 2 as a mask, boron (B), which is a p-type impurity, is selectively ion-implanted under the implantation conditions of an implantation energy of 3 keV and a dose of 3 × 10 15 cm -2. Then, a p-type high-concentration source / drain diffusion layer 9p is formed. Then, in order to activate the implanted impurities, short-time heat treatment (RTA) is performed at 1030 ° C. for 10 seconds in a nitrogen atmosphere.
【００３２】この結果、ｎ型用ゲート電極４ｂには、ｎ
型エクステンション拡散層７ｎ形成用のｎ型不純物、及
び、ｎ型高濃度ソース・ドレイン拡散層９ｎのｎ型不純
物が高濃度にイオン注入されるため、ポリシリコン膜の
導電型がｐ型からｎ型に変化しｎ型ゲート電極４ｎとな
る。このため、ｎ型用ゲート電極４ｂ中のボロン濃度
は、ｎ型高濃度ソース・ドレイン拡散層９ｎ形成用の砒
素濃度よりも低濃度にする必要がある。また、ｐ型用ゲ
ート電極４ｃには、ｐ型エクステンション拡散層７ｐ形
成用のｐ型不純物、及び、ｐ型高濃度ソース・ドレイン
拡散層９ｐのｐ型不純物が高濃度にイオン注入されてい
るため、高濃度のｐ型ゲート電極４ｐを形成することが
できる。As a result, the n-type gate electrode 4b has n
The n-type impurity for forming the n-type extension diffusion layer 7n and the n-type impurity of the n-type high-concentration source / drain diffusion layer 9n are highly ion-implanted, so that the conductivity type of the polysilicon film is changed from p-type to n-type. To become the n-type gate electrode 4n. Therefore, the boron concentration in the n-type gate electrode 4b needs to be lower than the arsenic concentration for forming the n-type high-concentration source / drain diffusion layer 9n. Further, the p-type gate electrode 4c is heavily ion-implanted with the p-type impurity for forming the p-type extension diffusion layer 7p and the p-type impurity of the p-type high-concentration source / drain diffusion layer 9p. A high-concentration p-type gate electrode 4p can be formed.
【００３３】次に、図２（ｃ）に示す工程で、基板上に
厚さ約８ｎｍのコバルト膜を形成した後、サリサイド技
術を用いて、表面が露出しているｎ型ゲート電極４ｎ、
ｎ型高濃度ソース・ドレイン拡散層９ｎ及びｐ型ゲート
電極４ｐ、ｐ型高濃度ソース・ドレイン拡散層９ｐの上
に、低抵抗化のためのコバルトシリサイド膜１０を選択
的に形成する。これによって、コバルトシリサイド膜１
０がｎ型ゲート電極４ｎ及びｎ型高濃度ソース・ドレイ
ン拡散層９ｎ上に形成されたｎ型トランジスタと、コバ
ルトシリサイド膜１０がｐ型ゲート電極４ｐ及びｐ型高
濃度ソース・ドレイン拡散層９ｐ上に形成されたｐ型ト
ランジスタとで構成されたデュアルゲート構造を有する
半導体装置を形成することができる。Next, in a step shown in FIG. 2C, after forming a cobalt film having a thickness of about 8 nm on the substrate, the salicide technique is used to expose the n-type gate electrode 4n,
A cobalt silicide film 10 for reducing resistance is selectively formed on the n-type high-concentration source / drain diffusion layer 9n, the p-type gate electrode 4p, and the p-type high-concentration source / drain diffusion layer 9p. As a result, the cobalt silicide film 1
0 is an n-type transistor formed on the n-type gate electrode 4n and the n-type high-concentration source / drain diffusion layer 9n, and the cobalt silicide film 10 is on the p-type gate electrode 4p and the p-type high-concentration source / drain diffusion layer 9p. It is possible to form a semiconductor device having a dual gate structure including the p-type transistor formed in the above.
【００３４】なお、上記実施形態では、ゲート電極を形
成するためにノンドープドポリシリコン膜を用いて説明
したが、ノンドープドのアモルファスシリコン膜やゲル
マニウムシリコン膜等の半導体膜を用いても良い。また
は、ボロンを５×１０19ｃｍ -3程度含むドープドされた
ポリシリコン膜又はゲルマニウムシリコン膜を形成して
も良く、この場合には図１（ｂ）及び図１（ｃ）に示す
ようなイオン注入及び熱処理は不要となる。In the above embodiment, the gate electrode is shaped.
Explained using non-doped polysilicon film to make
However, non-doped amorphous silicon film or gel
A semiconductor film such as a manganese silicon film may be used. Also
5 × 10 Boron19cm -3Doped to a degree
Forming a polysilicon film or germanium silicon film
Also, in this case, as shown in FIG. 1 (b) and FIG. 1 (c).
Such ion implantation and heat treatment are unnecessary.
【００３５】本発明の半導体装置の製造方法によれば、
全面がｐ型化されたポリシリコン膜からなる半導体膜を
パターニングして、ｎ型トランジスタ形成領域及びｐ型
トランジスタ形成領域にｎ型用ゲート電極およびｐ型用
ゲート電極を形成する。従って、半導体膜をドライエッ
チングしてゲート電極をパターニングする際に、半導体
膜に異なる導電型が混在していないため、エッチングレ
ートの違いによるゲート絶縁膜の破壊、ポリシリコン膜
のエッチング残り及びゲート電極の寸法差などを生じる
ことがない。また、不純物が導入されていないノンドー
プ領域が存在しないため、デュアルゲート電極の導電型
の異なる境界付近上のシリサイド膜の断線や細線抵抗の
増大を防止することができる。According to the method of manufacturing a semiconductor device of the present invention,
A semiconductor film made of a polysilicon film whose entire surface is p-type is patterned to form an n-type gate electrode and a p-type gate electrode in the n-type transistor formation region and the p-type transistor formation region. Therefore, when the semiconductor film is dry-etched to pattern the gate electrode, different conductivity types do not coexist in the semiconductor film. Therefore, the gate insulating film is destroyed due to the difference in etching rate, the etching residue of the polysilicon film and the gate electrode are different. There is no difference in size. In addition, since there is no non-doped region in which no impurities are introduced, it is possible to prevent disconnection of the silicide film and increase in thin wire resistance near the boundary where the conductivity types of the dual gate electrodes are different.
【００３６】また、ゲート電極のパターニング時には、
ｎ型用ゲート電極の導電型はｐ型であるが、ｎ型エクス
テンション拡散層及びｎ型高濃度ソース・ドレイン拡散
層を形成する工程で、ｎ型用ゲート電極中に高濃度のｎ
型不純物が注入されてｎ型となりｎ型ゲート電極を形成
することができるので、短チャネル効果の抑制に効果的
なデュアルゲート構造を形成することができる。When patterning the gate electrode,
Although the conductivity type of the n-type gate electrode is p-type, in the process of forming the n-type extension diffusion layer and the n-type high-concentration source / drain diffusion layer, a high-concentration n-type gate electrode is formed.
Since the n-type gate electrode can be formed by injecting the type impurities to become the n-type, a dual gate structure effective for suppressing the short channel effect can be formed.
【００３７】また、ゲート絶縁膜には、シリコン酸窒化
膜を用いており、ｐ型トランジスタのｐ型ゲート電極か
らのチャネル領域へのボロン染み出し抑制に効果的であ
る。Further, a silicon oxynitride film is used for the gate insulating film, and it is effective for suppressing boron leakage from the p-type gate electrode of the p-type transistor to the channel region.
【００３８】[0038]
【発明の効果】以上のように本発明によれば、ゲート電
極をドライエッチングを用いてパターニングする際、ゲ
ート電極となる半導体膜は全面がｐ型になっているた
め、ｎ型用ゲート電極とｐ型用ゲート電極は、同一エッ
チングレートで形成することができるので、過剰なオー
バーエッチによるゲート絶縁膜の破壊やアンダーエッチ
による半導体膜のエッチング残りを防止することができ
る。従って、ｎ型ゲート電極とｐ型ゲート電極にエッチ
ングによる寸法差が生じることなく、制御性よくゲート
電極を形成することができる。また、半導体膜には全面
にｐ型不純物が導入されているため、デュアルゲートの
導電型の異なる境界付近にノンドープ領域が残存するこ
とはなく、ゲート電極上にシリサイド膜を均一に形成で
きるので、細線抵抗の増大やシリサイド膜の断線を効果
的に抑制することができる。As described above, according to the present invention, when the gate electrode is patterned by dry etching, the entire surface of the semiconductor film to be the gate electrode is p-type. Since the p-type gate electrode can be formed at the same etching rate, it is possible to prevent destruction of the gate insulating film due to excessive overetching and etching residue of the semiconductor film due to underetching. Therefore, the gate electrode can be formed with good controllability without causing a dimensional difference between the n-type gate electrode and the p-type gate electrode due to etching. Further, since the p-type impurity is introduced into the entire surface of the semiconductor film, a non-doped region does not remain in the vicinity of the boundary of different conductivity types of the dual gate, and the silicide film can be uniformly formed on the gate electrode. It is possible to effectively suppress an increase in fine wire resistance and disconnection of the silicide film.
【図面の簡単な説明】[Brief description of drawings]
【図１】（ａ）〜（ｄ）は、本発明の実施の形態に係る
半導体装置の製造工程のうちの前半部分を示す断面図1A to 1D are cross-sectional views showing a first half of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】（ａ）〜（ｃ）は、本発明の実施の形態に係る
半導体装置の製造工程のうちの後半部分を示す断面図2A to 2C are cross-sectional views showing the latter half of the manufacturing process of the semiconductor device according to the embodiment of the invention.
【図３】（ａ）〜（ｃ）は、従来の半導体装置の製造工
程のうちの前半部分を示す断面図3A to 3C are cross-sectional views showing a first half of a conventional manufacturing process of a semiconductor device.
【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造工
程のうちの後半部分を示す断面図4A to 4C are cross-sectional views showing the latter half of the manufacturing process of the conventional semiconductor device.
１ 半導体基板 １ｎ ｎ型半導体領域 １ｐ ｐ型半導体領域 ２ 溝型素子分離領域 ３ ゲート絶縁膜 ４ ノンドープドポリシリコン膜 ４ａ ｐ型ポリシリコン膜 ４ｂ ｎ型用ゲート電極 ４ｃ ｐ型用ゲート電極 ６ ｐ型注入層 ７ｎ ｎ型エクステンション拡散層 ７ｐ ｐ型エクステンション拡散層 ８ サイドウォール ９ｎ ｎ型高濃度ソース・ドレイン拡散層 ９ｐ ｐ型高濃度ソース・ドレイン拡散層 １０ コバルトシリサイド膜 1 Semiconductor substrate 1n n-type semiconductor region 1p p-type semiconductor region 2 Groove type element isolation region 3 Gate insulation film 4 Non-doped polysilicon film 4a p-type polysilicon film 4b n-type gate electrode 4c p-type gate electrode 6 p-type injection layer 7n n-type extension diffusion layer 7p p-type extension diffusion layer 8 sidewalls 9n n-type high concentration source / drain diffusion layer 9p p-type high concentration source / drain diffusion layer 10 Cobalt silicide film
Claims (10)
的に形成されたデュアルゲート構造を有する半導体装置
において、 前記ｎ型ゲート電極は、ｎ型半導体膜と前記ｎ型半導体
膜上に形成されたシリサイド膜とを有し、 前記ｐ型ゲート電極は、ｐ型半導体膜と前記ｐ型半導体
膜上に形成された前記シリサイド膜とを有し、 前記ｎ型半導体膜中には、ｐ型不純物が５×１０18cm-3
以上含まれていることを特徴とする半導体装置。1. A semiconductor device having a dual gate structure in which a p-type gate electrode and an n-type gate electrode are integrally formed, wherein the n-type gate electrode is formed on an n-type semiconductor film and the n-type semiconductor film. The p-type gate electrode includes a p-type semiconductor film and the silicide film formed on the p-type semiconductor film, and the n-type semiconductor film includes a p-type semiconductor film. Impurities are 5 × 10 18 cm -3
A semiconductor device including the above.
コン膜であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the semiconductor film is a silicon film or a germanium silicon film.
て、 前記シリサイド膜は、チタンシリサイド膜、コバルトシ
リサイド膜、ニッケルシリサイド膜のうちのいずれか１
つであることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the silicide film is any one of a titanium silicide film, a cobalt silicide film, and a nickel silicide film.
A semiconductor device characterized in that
的に形成されたデュアルゲート構造を有する半導体装置
の製造方法において、 半導体基板にｐ型半導体領域とｎ型半導体領域とを区画
する素子分離領域を形成する工程（ａ）と、 前記ｐ型半導体領域及び前記ｎ型半導体領域の上にゲー
ト絶縁膜を形成する工程（ｂ）と、 前記ゲート絶縁膜上にｐ型半導体膜を形成する工程
（ｃ）と、 前記ｐ型半導体膜をパターニングして、前記ｐ型半導体
領域上には前記ｐ型半導体膜からなるｎ型用ゲート電極
を形成し、前記ｎ型半導体領域上には前記ｐ型半導体膜
からなるｐ型用ゲート電極を形成する工程（ｄ）と、 前記ｎ型用ゲート電極中にｎ型不純物のイオン注入を行
い、前記ｐ型半導体膜をｐ型からｎ型に変化させてｎ型
半導体膜からなる前記ｎ型ゲート電極を形成する工程
（ｅ）とを備えていることを特徴とする半導体装置の製
造方法。4. A method for manufacturing a semiconductor device having a dual gate structure in which a p-type gate electrode and an n-type gate electrode are integrally formed, and an element for partitioning a p-type semiconductor region and an n-type semiconductor region on a semiconductor substrate. A step (a) of forming an isolation region, a step (b) of forming a gate insulating film on the p-type semiconductor region and the n-type semiconductor region, and a step of forming a p-type semiconductor film on the gate insulating film. Step (c), patterning the p-type semiconductor film to form an n-type gate electrode made of the p-type semiconductor film on the p-type semiconductor region, and forming the p-type gate electrode on the n-type semiconductor region. (D) forming a p-type gate electrode made of a p-type semiconductor film, and ion-implanting an n-type impurity into the n-type gate electrode to change the p-type semiconductor film from p-type to n-type. Before it consists of an n-type semiconductor film Method of manufacturing a semiconductor device characterized in that it comprises a step (e) to form an n-type gate electrode.
おいて、 前記工程（ｃ）では、前記ゲート絶縁膜上にノンドープ
ドポリシリコン膜を形成した後、前記ノンドープドポリ
シリコン膜中にｐ型不純物を導入することによって前記
ｐ型半導体膜を形成することを特徴とする半導体装置の
製造方法。5. The method for manufacturing a semiconductor device according to claim 4, wherein in the step (c), a non-doped polysilicon film is formed on the gate insulating film, and then a p-type film is formed in the non-doped polysilicon film. A method of manufacturing a semiconductor device, wherein the p-type semiconductor film is formed by introducing an impurity.
方法において、 前記工程（ｅ）では、前記ｎ型用ゲート電極をマスクに
して、前記ｐ型半導体領域に前記ｎ型不純物のイオン注
入を行い、ｎ型高濃度ソース・ドレイン拡散層を形成す
る工程を含むことを特徴とする半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 4 or 5, wherein in the step (e), the n-type gate electrode is used as a mask to implant the n-type impurity ions into the p-type semiconductor region. And a step of forming an n-type high-concentration source / drain diffusion layer.
載の半導体装置の製造方法において、 前記ｐ型半導体膜のｐ型不純物濃度が５×１０18cm-3以
上であることを特徴とする半導体装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 4, wherein the p-type semiconductor film has a p-type impurity concentration of 5 × 10 18 cm −3 or more. A method for manufacturing a characteristic semiconductor device.
載の半導体装置の製造方法において、 前記工程（ｅ）の後に、前記ｐ型ゲート電極及び前記ｎ
型ゲート電極上にシリサイド膜を形成する工程を備えて
いることを特徴とする半導体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 4, wherein after the step (e), the p-type gate electrode and the n-type gate electrode are formed.
A method of manufacturing a semiconductor device, comprising a step of forming a silicide film on a mold gate electrode.
おいて、 前記シリサイド膜は、チタンシリサイド膜、コバルトシ
リサイド膜、ニッケルシリサイド膜のうちのいずれか１
つであることを特徴とする半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the silicide film is one of a titanium silicide film, a cobalt silicide film, and a nickel silicide film.
And a semiconductor device manufacturing method.
記載の半導体装置の製造方法において、 前記半導体膜は、シリコン膜あるいはゲルマニウムシリ
コン膜であることを特徴とする半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor film is a silicon film or a germanium silicon film. .
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