JP2003179051A - Method of forming insulation film, semiconductor device, and manufacturing method thereof - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a high-k film having excellent insulating characteristics with high reliability. <P>SOLUTION: A deposition temperature is changed twice when an HfO<SB>2</SB>film is deposited on a silicon substrate 10. Hence, three polycrystal HfO<SB>2</SB>layers are laminated so as to have a discontiguous grain boundary. Specifically, a first HfO<SB>2</SB>layer 12, a second HfO<SB>2</SB>layer 14, and a third HfO<SB>2</SB>layer 15 are formed. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、金属ー絶縁物ー半
導体の３層構造を有する半導体装置及びその製造方法に
関し、特に、ゲート絶縁膜材料として高誘電率を有する
金属酸化物を用いた電界効果型トランジスタ及びその形
成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a three-layer structure of metal-insulator-semiconductor and a method for manufacturing the same, and particularly to an electric field using a metal oxide having a high dielectric constant as a gate insulating film material. The present invention relates to an effect transistor and a method for forming the same.

【０００２】[0002]

【従来の技術】従来、電界効果型トランジスタ（以下、
ＦＥＴと称する）として、金属ー絶縁物ー半導体の３層
構造を有するＭＯＳＦＥＴが用いられている。そして、
ＭＯＳＦＥＴの著しい微細化に伴って、従来のゲート酸
化膜の極薄化が加速的に進んでおり、ゲート酸化膜の膜
厚は２ｎｍ程度にまで到達しつつある。ところが、ゲー
ト酸化膜の物理膜厚が２ｎｍ程度よりも薄くなると、ゲ
ート酸化膜に対する電子の透過率が劇的に増加するた
め、ゲート電極とシリコン基板との間で過大なトンネル
リーク電流が流れてしまう結果、ＭＯＳＦＥＴのトラン
ジスタ動作自体が難しくなる。また、ゲート酸化膜の物
理膜厚が２ｎｍ程度よりも薄くなると、ゲート酸化膜の
膜厚の均一性を維持することも、もはや制御できなくな
る。これらの問題は、ＭＯＳＦＥＴの主目的であるオン
電流の増大がもはや期待できなくなることを意味する。
このような物性限界を打破すべく、ごく最近、ゲート絶
縁膜材料としてシリコン酸化膜よりも誘電率が高い絶縁
膜（高誘電率膜）を用いる試みが行なわれている。この
試みは、限界値（２ｎｍ程度）よりも大きな物理膜厚
と、より大きなゲート絶縁膜容量とを実現し、それによ
りリーク電流を極力抑えつつ大きなオン電流を得られる
ようにすることを目的としている。尚、高誘電率膜は一
般的に絶縁性の金属酸化物膜である。2. Description of the Related Art Conventionally, field effect transistors (hereinafter referred to as
A MOSFET having a three-layer structure of metal-insulator-semiconductor is used as (referred to as FET). And
With the remarkable miniaturization of MOSFETs, the conventional gate oxide film is being extremely thinned, and the thickness of the gate oxide film is reaching about 2 nm. However, when the physical thickness of the gate oxide film becomes thinner than about 2 nm, the electron transmittance to the gate oxide film dramatically increases, so that an excessive tunnel leak current flows between the gate electrode and the silicon substrate. As a result, the transistor operation itself of the MOSFET becomes difficult. Further, when the physical film thickness of the gate oxide film becomes thinner than about 2 nm, it is no longer possible to control the uniformity of the film thickness of the gate oxide film. These problems mean that the main purpose of the MOSFET, the increase in on-current, can no longer be expected.
In order to break through such physical property limits, attempts have recently been made to use an insulating film (high dielectric constant film) having a higher dielectric constant than a silicon oxide film as a gate insulating film material. The purpose of this attempt is to realize a physical film thickness larger than the limit value (about 2 nm) and a larger gate insulating film capacitance, and thereby obtain a large on-current while suppressing the leakage current as much as possible. There is. The high dielectric constant film is generally an insulating metal oxide film.

【０００３】以下、従来の半導体装置、具体的には、高
誘電率ゲート絶縁膜を用いた従来のＭＯＳＦＥＴの一例
について図面を参照しながら説明する。A conventional semiconductor device, specifically, an example of a conventional MOSFET using a high dielectric constant gate insulating film will be described below with reference to the drawings.

【０００４】図５（ａ）〜（ｄ）は、従来の半導体装置
の製造方法の各工程を示すゲート部分の断面図である。5A to 5D are cross-sectional views of a gate portion showing respective steps of a conventional method for manufacturing a semiconductor device.

【０００５】まず、図５（ａ）に示すように、シリコン
基板５０を準備した後、図５（ｂ）に示すように、シリ
コン基板５０の上に、化学的気相成長法（以下、ＣＶＤ
法と称する）を用いてＨｆＯ₂ 膜５１を形成する。具体
的には、例えばＨｆ（ＯＣ（ＣＨ₃）₃）₄ （以下、 Hf-
t-butoxideと称する）を原料として酸素ガス雰囲気中に
おいて５００℃の温度下でＣＶＤ法を実施することによ
り厚さ６ｎｍのＨｆＯ ₂ 膜５１を堆積する。このとき、
シリコン基板５０とＨｆＯ₂ 膜５１との間に、つまり、
シリコン基板５０におけるＨｆＯ₂ 膜５１との界面に、
ＣＶＤ法の実施に起因する界面反応により、ハフニウム
シリケート（ＨｆＳｉ_xＯ_y（但しｘ＋ｙ＝１、ｘ＞０、
ｙ＞０））層５２が必然的に形成される。上層のＨｆＯ
₂ 膜５１と下層のＨｆＳｉ_xＯ_y層５２との２層構造は高
誘電率ゲート絶縁膜となる。一般的に、ＨｆＯ₂ 膜５１
は多結晶層であり、ＨｆＳｉ_xＯ_y層５２は非晶質層であ
る。尚、ＣＶＤ法に代えて物理的気相成長法（以下、Ｐ
ＶＤ法と称する）を用いた場合、堆積時点のＨｆＯ₂ 膜
における多結晶化の程度はＣＶＤ法を用いた場合と比べ
てやや小さくなる。First, as shown in FIG.
After preparing the substrate 50, as shown in FIG.
A chemical vapor deposition method (hereinafter referred to as CVD
HfO)₂The film 51 is formed. Concrete
Specifically, for example, Hf (OC (CH₃)₃)_Four(Less than, Hf-
(called t-butoxide) as a raw material in an oxygen gas atmosphere
By performing the CVD method at a temperature of 500 ° C.
HfO with a thickness of 6 nm ₂The film 51 is deposited. At this time,
Silicon substrate 50 and HfO₂Between the membrane 51, that is,
HfO on silicon substrate 50₂At the interface with the membrane 51,
Hafnium is generated by the interfacial reaction caused by the CVD method
Silicate (HfSi_xO_y(However, x + y = 1, x> 0,
The y> 0)) layer 52 is necessarily formed. Upper layer HfO
₂Film 51 and underlying HfSi_xO_y2 layer structure with layer 52 is high
It becomes a dielectric constant gate insulating film. Generally, HfO₂Membrane 51
Is a polycrystalline layer, HfSi_xO_yLayer 52 is an amorphous layer
It Incidentally, instead of the CVD method, a physical vapor deposition method (hereinafter, P
(Referred to as VD method), HfO at the time of deposition₂film
The degree of polycrystallization in is higher than that when using the CVD method.
It becomes slightly smaller.

【０００６】次に、図５（ｃ）に示すように、ＨｆＯ₂
膜５１の上に、ポリシリコン等の導電性材料よりなる導
電膜を堆積した後、該導電膜に対してドライエッチング
を行なって該導電膜をパターン化することによりゲート
電極５３を形成する。ここで、ＨｆＯ₂ 膜５１及びＨｆ
Ｓｉ_xＯ_y層５２のそれぞれにおけるゲート電極５３の外
側部分は除去される。Next, as shown in FIG. 5C, HfO ₂
After a conductive film made of a conductive material such as polysilicon is deposited on the film 51, the conductive film is dry-etched to pattern the conductive film to form the gate electrode 53. Here, the HfO ₂ film 51 and the Hf
The outer portion of the gate electrode 53 in each of the Si _x O _y layers 52 is removed.

【０００７】次に、窒素ガス雰囲気中において８００℃
の温度下でＨｆＯ₂ 膜５１に対して熱処理を３０秒間行
ない、それによりＨｆＯ₂ 膜５１の化学量論的組成比を
安定化させる。その後、図５（ｄ）に示すように、ゲー
ト電極５３の上を含むシリコン基板５０の上にシリコン
酸化膜を形成した後、該シリコン酸化膜に対してエッチ
バックを行なって該シリコン酸化膜をゲート電極５３の
側面のみに残存させることによりサイドウォール５４を
形成する。その後、シリコン基板５０に対してイオン注
入を行なうことにより、シリコン基板５０におけるゲー
ト電極５３の両側に、不純物が高濃度で拡散したソース
領域５５及びドレイン領域５６を形成する。このとき、
同時に、ゲート電極５３の上部を構成するポリシリコン
膜に対してイオン注入を行なう。その後、窒素ガス雰囲
気中において９００℃の温度下でシリコン基板５０に対
して熱処理を行なうことにより、ゲート電極５３、ソー
ス領域５５及びドレイン領域５６のそれぞれに含まれる
不純物を活性化させる。尚、サイドウォール５４は、ゲ
ート電極５３の下側に残存するＨｆＯ₂ 膜５１及びＨｆ
Ｓｉ_xＯ_y層５２のそれぞれの側部、つまりゲート絶縁膜
の側部に対してイオン注入が行なわれることを防止す
る。Next, in a nitrogen gas atmosphere, 800 ° C.
The HfO ₂ film 51 is subjected to a heat treatment for 30 seconds at the above temperature, thereby stabilizing the stoichiometric composition ratio of the HfO ₂ film 51. Thereafter, as shown in FIG. 5D, after a silicon oxide film is formed on the silicon substrate 50 including the gate electrode 53, the silicon oxide film is etched back to remove the silicon oxide film. Sidewalls 54 are formed by leaving only the side surfaces of the gate electrode 53. Then, ion implantation is performed on the silicon substrate 50 to form a source region 55 and a drain region 56 in which impurities are diffused at a high concentration on both sides of the gate electrode 53 in the silicon substrate 50. At this time,
At the same time, ion implantation is performed on the polysilicon film forming the upper part of the gate electrode 53. Thereafter, heat treatment is performed on silicon substrate 50 in a nitrogen gas atmosphere at a temperature of 900 ° C. to activate the impurities contained in each of gate electrode 53, source region 55 and drain region 56. The sidewall 54 is formed of the HfO ₂ film 51 and Hf remaining under the gate electrode 53.
Ion implantation is prevented from being performed on each side portion of the Si _x O _y layer 52, that is, the side portion of the gate insulating film.

【０００８】以上のように形成されたＭＯＳＦＥＴにお
いては、ゲート電極５３に印加される電圧（以下、ゲー
ト電圧と称する）の大小によって、シリコン基板５０に
おけるゲート電極５３の直下にチャネル５７が形成され
たりされなかったりすることによりトランジスタのオン
／オフが実現される。また、トランジスタのオン時にチ
ャネル５７に流れるオン電流の大きさＩdmaxは次式のよ
うに表現される。In the MOSFET formed as described above, the channel 57 is formed directly below the gate electrode 53 on the silicon substrate 50 depending on the magnitude of the voltage applied to the gate electrode 53 (hereinafter referred to as the gate voltage). By turning on or off, the transistor is turned on / off. Further, the magnitude Idmax of the on-current flowing in the channel 57 when the transistor is turned on is expressed by the following equation.

【０００９】Ｉdmax＝（１／２）・μ・（Ｗ／Ｌ）・Ｃ
ox・（ＶgーＶth）² ここで、μはチャネルとなる反転層におけるキャリアの
移動度、Ｗはトランジスタのゲート幅、Ｌはトランジス
タのゲート長さ、Ｃoxはゲート絶縁膜の容量（以下、ゲ
ート容量と称する）、Ｖg はゲート電圧、Ｖthは閾値電
圧である。Idmax = (1/2) ・ μ ・ (W / L) ・ C
ox · (Vg−Vth) ² where μ is the mobility of carriers in the inversion layer that serves as a channel, W is the gate width of the transistor, L is the gate length of the transistor, and Cox is the capacitance of the gate insulating film (hereinafter referred to as the gate. Vg is a gate voltage and Vth is a threshold voltage.

【００１０】上記の関係式から、より大きなオン電流を
得るためには、μ、Ｗ、Ｃox若しくは（ＶgーＶth） を
増大させるか、又はＬを縮小させることが重要であるこ
とがわかる。ここで、Ｃoxを増大させるためには、ゲー
ト絶縁膜の比誘電率ε_r を増大させるか、又はゲート絶
縁膜の物理膜厚Ｔoxを減少させることが必要である。す
なわち、以上に述べた要因のうちゲート絶縁膜に関わる
要因は、μの向上、比誘電率ε_r の増大、及びゲート絶
縁膜の物理膜厚Ｔoxの縮小である。そこで、従来、オン
電流向上を目指して、ゲート酸化膜とシリコン基板との
界面の平坦化によるμの向上、又はゲート酸化膜の物理
膜厚（酸化膜厚）Ｔoxの極薄化等が試みられてきた。と
ころが、前述のように、ゲート酸化膜の極薄化も２ｎｍ
程度以下になると限界となるため、最近では比誘電率ε
_r （以下、ｋと表記することもある）の増大を目指すべ
く、ゲート絶縁膜材料として高誘電率（high-k）膜の導
入が本格的に検討されるようになってきた。このような
high-k膜の形成にあたっては、原子層成長法（ＡＬＤ
（atomic layer deposition ）法）を含むＣＶＤ法の利
用、又はスパッタリング若しくは蒸着によるＰＶＤ法の
利用が一般的である。From the above relational expression, it is understood that it is important to increase μ, W, Cox or (Vg-Vth) or reduce L in order to obtain a larger ON current. Here, in order to increase Cox, it is necessary to increase the relative dielectric constant ε _r of the gate insulating film or decrease the physical film thickness Tox of the gate insulating film. That is, among the factors described above, the factors related to the gate insulating film are the improvement of μ, the increase of the relative permittivity ε _r , and the reduction of the physical thickness Tox of the gate insulating film. Therefore, conventionally, in order to improve the on-current, it has been attempted to improve μ by flattening the interface between the gate oxide film and the silicon substrate, or to make the physical thickness (oxide film thickness) Tox of the gate oxide film extremely thin. Came. However, as mentioned above, the gate oxide film can be made extremely thin by 2 nm.
The relative permittivity ε
_In order to increase _r (hereinafter also referred to as k), introduction of a high dielectric constant (high-k) film as a gate insulating film material has been seriously studied. like this
Atomic layer deposition (ALD) is used to form high-k films.
It is general to use a CVD method including (atomic layer deposition) method or a PVD method by sputtering or vapor deposition.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、従来の
high-kゲート絶縁膜においては、同じ物理膜厚のゲート
酸化膜（熱酸化膜）と比べた場合には言うまでもなく、
同じ電気的膜厚の熱酸化膜（つまり同じゲート容量を有
する物理膜厚のより薄い熱酸化膜）と比べた場合にも、
信頼性寿命が短かったり又は絶縁特性が悪かったりする
場合が多い。However, the conventional
Needless to say, when comparing a high-k gate insulating film with a gate oxide film (thermal oxide film) having the same physical thickness,
When compared to a thermal oxide film of the same electrical thickness (that is, a thinner thermal oxide film of the same physical thickness with the same gate capacitance),
In many cases, the reliability life is short or the insulation characteristics are poor.

【００１２】尚、シリコン基板と熱酸化膜との界面と比
べると、シリコン基板とhigh-k膜との界面特性は劣化し
やすいので、シリコン基板とhigh-k膜との界面には界面
準位が多量に発生することが知られている。一方、熱酸
化膜においては、熱酸化時の体積膨張に伴ってシリコン
基板と熱酸化膜との界面に歪みが発生する。この歪みは
構造欠陥を誘発する結果、キャリアのトラップサイトと
して作用する界面準位が生じるので、ＭＯＳＦＥＴの特
性にさまざまな悪影響、例えばゲート酸化膜の絶縁破壊
又はチャネル中のキャリア移動度劣化等をもたらす。但
し、このようなゲート酸化膜に起因するトランジスタ特
性劣化の程度は、high-kゲート絶縁膜に起因するトラン
ジスタ特性劣化の程度と比べて深刻な程度ではないた
め、現在まで、ゲート絶縁膜として熱酸化膜が永らく用
いられ続けてきた。Since the interface characteristics between the silicon substrate and the high-k film are easily deteriorated as compared with the interface between the silicon substrate and the thermal oxide film, the interface state at the interface between the silicon substrate and the high-k film is high. Is known to occur in large quantities. On the other hand, in the thermal oxide film, strain occurs at the interface between the silicon substrate and the thermal oxide film due to volume expansion during thermal oxidation. This strain induces structural defects, and as a result, an interface state that acts as a carrier trap site is generated, resulting in various adverse effects on the characteristics of the MOSFET, such as dielectric breakdown of the gate oxide film or deterioration of carrier mobility in the channel. . However, since the degree of transistor characteristic deterioration due to such a gate oxide film is not as serious as the degree of transistor characteristic deterioration due to the high-k gate insulating film, up to now it has been used as a gate insulating film. The oxide film has been used for a long time.

【００１３】前記に鑑み、本発明は、絶縁特性の優れた
高信頼性を有するhigh-k膜を実現することを目的とす
る。In view of the above, an object of the present invention is to realize a high-k film having excellent insulating properties and high reliability.

【００１４】[0014]

【課題を解決するための手段】前記の目的を達成するた
めに、本件発明者は、従来のhigh-kゲート絶縁膜におい
て信頼性寿命が短かくなったり又は絶縁特性が悪化した
りする原因について検討した結果、次のような知見を得
た。In order to achieve the above-mentioned object, the inventors of the present invention have considered the cause of shortening the reliability life or deterioration of the insulation characteristics in the conventional high-k gate insulating film. As a result of the examination, the following findings were obtained.

【００１５】すなわち、従来のhigh-k膜は熱酸化膜と比
べて非晶質性が不完全である（具体的には多結晶化され
やすい）と共に導電性欠陥の生成率が高い。その結果、
high-k膜に電圧を印加すると、high-k膜中で生成された
導電性欠陥同士がhigh-k膜の結晶粒界（多結晶粒界）を
介して容易につながる。このため、同じ電気的膜厚の熱
酸化膜に電圧を印加した場合（この場合の物理膜厚はhi
gh-k膜の方が大きい）と比べても、high-k膜においてリ
ーク電流経路（リークパス）が形成されやすくなるとい
う現象が生じると考えられる。或いは、high-k膜の多結
晶粒界におけるミッドギャップ（バンドギャップの中
央）付近に存在する多大な不純物準位を介してリークパ
スつまりリーク電流が生じやすくなるとも考えられる。That is, the conventional high-k film is incomplete in amorphousness (specifically, easily polycrystallized) and has a high generation rate of conductive defects as compared with the thermal oxide film. as a result,
When a voltage is applied to the high-k film, the conductive defects generated in the high-k film are easily connected to each other via the crystal grain boundaries (polycrystalline grain boundaries) of the high-k film. Therefore, when voltage is applied to the thermal oxide film of the same electrical thickness (the physical thickness in this case is hi
It is considered that a phenomenon in which a leakage current path (leakage path) is more likely to be formed in the high-k film than in the gh-k film is larger. Alternatively, it is considered that a leak path, that is, a leak current is likely to occur via a large impurity level existing near the midgap (center of the bandgap) in the polycrystalline grain boundary of the high-k film.

【００１６】また、従来の非晶質high-k膜は耐熱性に問
題がある。すなわち、high-kゲート絶縁膜の実用化にあ
たっては、従来の低温下での非晶質high-k膜の形成後
に、活性化熱処理等の種々の熱処理を行なう必要がある
一方、これらの熱処理によりhigh-k膜の非晶質構造は破
壊されて多結晶化してしまう。その結果、堆積直後の非
晶質high-k膜によってリーク電流を熱酸化膜と比べて大
幅に抑制できたとしても、その後の高温熱処理を経て多
結晶化されたhigh-k膜によっては、前述のように、リー
ク電流の増加を引き続き抑制することができない。すな
わち、high-k膜がゲート絶縁膜として機能できなくな
る。Further, the conventional amorphous high-k film has a problem in heat resistance. That is, in order to put the high-k gate insulating film into practical use, it is necessary to perform various heat treatments such as activation heat treatment after forming the conventional amorphous high-k film at a low temperature. The amorphous structure of the high-k film is destroyed and polycrystallized. As a result, even though the leakage current can be significantly suppressed by the amorphous high-k film immediately after the deposition as compared with the thermal oxide film, depending on the high-k film polycrystallized through the subsequent high-temperature heat treatment, As described above, the increase in leak current cannot be suppressed continuously. That is, the high-k film cannot function as a gate insulating film.

【００１７】本件発明者は、以上に述べてきたような理
由によってhigh-kゲート絶縁膜の実用化が阻まれてきた
ことを考慮して、以下に述べる発明を想到した。The inventors of the present invention have come up with the invention described below in consideration of the fact that the practical use of the high-k gate insulating film has been hindered by the reasons described above.

【００１８】具体的には、本発明に係る絶縁膜形成方法
は、半導体基板上に、絶縁性の金属酸化物よりなる第１
の多結晶層を第１の温度で堆積する工程と、第１の多結
晶層の上に、金属酸化物よりなる第２の多結晶層を、第
１の温度と異なる第２の温度で堆積する工程とを備えて
いる。Specifically, according to the method of forming an insulating film of the present invention, a first insulating oxide film is formed on a semiconductor substrate.
And depositing a second polycrystalline layer of a metal oxide on the first polycrystalline layer at a second temperature different from the first temperature. And the process of doing.

【００１９】本発明の絶縁膜形成方法によると、絶縁性
の金属酸化物膜つまりhigh-k膜の堆積温度を少なくとも
１回変更することによって、結晶粒界が不連続になるよ
うに積層された複数の多結晶層を有するhigh-k膜を形成
する。言い換えると、堆積温度の変更によって、high-k
膜を構成する各多結晶層の結晶粒界同士の間隔を制御
し、それにより各多結晶層の結晶粒界同士を互いに不連
続にする。すなわち、各多結晶層の結晶粒界が多結晶層
同士の界面で遮断されるので、絶縁破壊の原因となる電
流パス（リークパス）がhigh-k膜全体を貫くことがな
い。このため、絶縁耐性の優れたhigh-k膜が得られるの
で、熱酸化膜の薄膜化限界を超える極薄の電気的膜厚を
達成しつつゲート絶縁膜や容量絶縁膜の耐圧及び信頼性
を向上させることができる。このようなhigh-k膜を例え
ばゲート絶縁膜として用いた場合、トランジスタのオン
電流を劣化させることなく、ゲートリーク電流を抑制し
て消費電力を低減できるので、待機電力の極めて小さい
高速トランジスタの製造が可能になる。According to the method of forming an insulating film of the present invention, the insulating metal oxide film, that is, the high-k film is laminated at least once so that the grain boundaries are discontinuous. A high-k film having a plurality of polycrystalline layers is formed. In other words, by changing the deposition temperature, high-k
The spacing between the crystal grain boundaries of each polycrystalline layer forming the film is controlled so that the crystal grain boundaries of each polycrystalline layer are discontinuous with each other. That is, since the crystal grain boundaries of each polycrystalline layer are blocked at the interface between the polycrystalline layers, the current path (leakage path) that causes dielectric breakdown does not penetrate the entire high-k film. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. When such a high-k film is used as a gate insulating film, for example, the gate leakage current can be suppressed and power consumption can be reduced without deteriorating the on-current of the transistor. Will be possible.

【００２０】また、本発明の絶縁膜形成方法によると、
多結晶層の積層構造を有するhigh-k膜の耐熱性は非晶質
high-k膜と比べて優れている。具体的には、多結晶層の
積層構造を有するhigh-k膜は、堆積直後のみならず、そ
の後の熱処理を経た後においても、例えば同じ電気的膜
厚の熱酸化膜と比べてリーク電流を大幅に抑制できる。
すなわち、リーク電流が大幅に低減された、構造的にも
電気的にも強固なhigh-k膜を実現できる。According to the insulating film forming method of the present invention,
The heat resistance of the high-k film with a laminated structure of polycrystalline layers is amorphous
Superior to high-k membranes. Specifically, a high-k film having a laminated structure of a polycrystalline layer exhibits a leakage current not only immediately after deposition but also after a subsequent heat treatment, compared with, for example, a thermal oxide film having the same electric film thickness. It can be suppressed significantly.
That is, it is possible to realize a structurally and electrically strong high-k film in which the leak current is significantly reduced.

【００２１】本発明の絶縁膜形成方法において、第２の
多結晶層の上に、金属酸化物よりなる第３の多結晶層
を、第２の温度と異なる第３の温度で堆積する工程をさ
らに備えていることが好ましい。In the insulating film forming method of the present invention, a step of depositing a third polycrystalline layer made of a metal oxide on the second polycrystalline layer at a third temperature different from the second temperature. Further, it is preferable to further include.

【００２２】このようにすると、第１〜第３の多結晶層
を有するhigh-k膜をリークパスが貫くことをより確実に
防止できるので、絶縁耐性のより優れたhigh-k膜が得ら
れる。By doing so, it is possible to more reliably prevent the leak path from penetrating the high-k film having the first to third polycrystalline layers, and thus a high-k film having a higher insulation resistance can be obtained.

【００２３】本発明の絶縁膜形成方法において、第１の
多結晶層及び第２の多結晶層は、ＣＶＤ法又はＰＶＤ法
により堆積されることが好ましい。In the insulating film forming method of the present invention, it is preferable that the first polycrystalline layer and the second polycrystalline layer are deposited by the CVD method or the PVD method.

【００２４】このようにすると、各多結晶層中における
リークパスの貫通を確実に防止できる。By doing so, it is possible to surely prevent the leakage path from penetrating in each polycrystalline layer.

【００２５】本発明の絶縁膜形成方法において、金属酸
化物は、ランタノイド、アクチノイド若しくはアルミニ
ウム等の３族元素、又は、ハフニウム若しくはジルコニ
ウム等の４族元素を含むことが好ましい。In the insulating film forming method of the present invention, the metal oxide preferably contains a Group 3 element such as lanthanoid, actinide or aluminum, or a Group 4 element such as hafnium or zirconium.

【００２６】このようにすると、第１及び第２の多結晶
層を有するhigh-k膜の誘電率を確実に高くできる。By doing so, the dielectric constant of the high-k film having the first and second polycrystalline layers can be surely increased.

【００２７】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に、絶縁性の金属酸化物よりなる多結
晶層を堆積する工程と、多結晶層に対して熱処理を行な
う工程と、多結晶層の上に方形状の電極を形成する工程
とを備え、熱処理を行なう工程は、多結晶層における結
晶粒界同士の間隔を、電極の少なくとも一方向の長さよ
りも大きくする工程を含む。A first method of manufacturing a semiconductor device according to the present invention comprises a step of depositing a polycrystalline layer made of an insulating metal oxide on a semiconductor substrate, and a step of heat-treating the polycrystalline layer. And a step of forming a rectangular electrode on the polycrystalline layer, and the step of performing the heat treatment includes a step of increasing the distance between the crystal grain boundaries in the polycrystalline layer to at least one direction of the electrode. Including.

【００２８】第１の半導体装置の製造方法によると、絶
縁性の金属酸化物よりなる多結晶層をhigh-k膜として堆
積した後に、多結晶層に対して熱処理を行なって、多結
晶層における結晶粒界同士の間隔を、多結晶層上の電極
の少なくとも一方向の長さよりも大きくする。その結
果、多結晶層における電極の下側に存在する結晶粒界を
低減できるので、多結晶層中に、絶縁破壊の原因となる
リークパスが生じることを防止できる。具体的には、多
結晶層の結晶粒界におけるミッドギャップ付近に存在す
る多大な不純物準位を介してリーク電流が生じること、
又は多結晶層中で生成された導電性欠陥同士が結晶粒界
を介してつながってリークパスが形成されることを防止
できる。このため、絶縁耐性の優れたhigh-k膜が得られ
るので、熱酸化膜の薄膜化限界を超える極薄の電気的膜
厚を達成しつつゲート絶縁膜や容量絶縁膜の耐圧及び信
頼性を向上させることができる。このような多結晶層を
有するhigh-k膜を例えばゲート絶縁膜として用いた場
合、トランジスタのオン電流を劣化させることなく、ゲ
ートリーク電流を抑制して消費電力を低減できるので、
待機電力の極めて小さい高速トランジスタの製造が可能
になる。According to the first method of manufacturing a semiconductor device, a polycrystalline layer made of an insulating metal oxide is deposited as a high-k film, and then the polycrystalline layer is heat-treated to form a polycrystalline layer. The interval between the crystal grain boundaries is made larger than the length of the electrode on the polycrystalline layer in at least one direction. As a result, it is possible to reduce the crystal grain boundaries existing below the electrodes in the polycrystalline layer, so that it is possible to prevent a leak path that causes dielectric breakdown from occurring in the polycrystalline layer. Specifically, a leakage current is generated through a large amount of impurity levels existing near the midgap in the crystal grain boundary of the polycrystalline layer,
Alternatively, it is possible to prevent the conductive defects generated in the polycrystalline layer from being connected to each other through the crystal grain boundaries to form a leak path. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. When a high-k film having such a polycrystalline layer is used as a gate insulating film, for example, the gate leakage current can be suppressed and power consumption can be reduced without deteriorating the on-current of the transistor.
It becomes possible to manufacture high-speed transistors with extremely low standby power.

【００２９】また、第１の半導体装置の製造方法による
と、多結晶層に対して熱処理（高温処理）を行なうた
め、該多結晶層を有するhigh-k膜のＬＳＩ製造プロセス
における耐熱性が非晶質high-k膜と比べて大幅に向上す
る。すなわち、本発明に係る第１の半導体装置の製造方
法は、ゲート絶縁膜や容量絶縁膜の形成後に種々の熱処
理が行なわれる従来のＬＳＩ製造プロセスに適用可能で
ある。従って、リーク電流が大幅に低減された、構造的
にも電気的にも強固なhigh-k膜を簡単に実現することが
できる。Further, according to the first method of manufacturing a semiconductor device, the heat treatment (high temperature treatment) is performed on the polycrystalline layer, so that the high-k film having the polycrystalline layer has a high heat resistance in the LSI manufacturing process. Significantly improved compared to crystalline high-k film. That is, the first semiconductor device manufacturing method according to the present invention can be applied to a conventional LSI manufacturing process in which various heat treatments are performed after the gate insulating film and the capacitive insulating film are formed. Therefore, it is possible to easily realize a structurally and electrically strong high-k film in which the leak current is greatly reduced.

【００３０】第１の半導体装置の製造方法において、多
結晶層をＣＶＤ法又はＰＶＤ法により堆積してもよい。In the first semiconductor device manufacturing method, the polycrystalline layer may be deposited by the CVD method or the PVD method.

【００３１】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に、絶縁性の金属酸化物よりなる単結
晶層をエピタキシャル成長させる工程と、単結晶層の上
に電極を形成する工程とを備えている。A second method of manufacturing a semiconductor device according to the present invention comprises a step of epitaxially growing a single crystal layer made of an insulating metal oxide on a semiconductor substrate, and a step of forming an electrode on the single crystal layer. It has and.

【００３２】第２の半導体装置の製造方法によると、絶
縁性の金属酸化物よりなる単結晶層をhigh-k膜としてエ
ピタキシャル成長させた後、単結晶層の上に電極を形成
する。ここで、単結晶層における電極の下側に結晶粒界
が存在することがないので、言い換えると、粒界自体が
存在しない単結晶層を形成できるので、単結晶層中に、
絶縁破壊の原因となるリークパスが生じることを防止で
きる。このため、絶縁耐性の優れたhigh-k膜が得られる
ので、熱酸化膜の薄膜化限界を超える極薄の電気的膜厚
を達成しつつゲート絶縁膜や容量絶縁膜の耐圧及び信頼
性を向上させることができる。このような単結晶層を有
するhigh-k膜を例えばゲート絶縁膜として用いた場合、
トランジスタのオン電流を劣化させることなく、ゲート
リーク電流を抑制して消費電力を低減できるので、待機
電力の極めて小さい高速トランジスタの製造が可能にな
る。According to the second method of manufacturing a semiconductor device, a single crystal layer made of an insulating metal oxide is epitaxially grown as a high-k film, and then an electrode is formed on the single crystal layer. Here, since there is no crystal grain boundary below the electrode in the single crystal layer, in other words, since a single crystal layer in which the grain boundary itself does not exist can be formed, in the single crystal layer,
It is possible to prevent the occurrence of a leak path that causes dielectric breakdown. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. When a high-k film having such a single crystal layer is used as a gate insulating film, for example,
Since the gate leakage current can be suppressed and the power consumption can be reduced without deteriorating the on-current of the transistor, it is possible to manufacture a high-speed transistor with extremely low standby power.

【００３３】また、第２の半導体装置の製造方法による
と、単結晶層を有するhigh-k膜の耐熱性は非晶質high-k
膜と比べて優れているため、リーク電流が大幅に低減さ
れた、構造的にも電気的にも強固なhigh-k膜を実現でき
る。According to the second method of manufacturing a semiconductor device, the high-k film having a single crystal layer has an amorphous high-k heat resistance.
Since it is superior to the film, it is possible to realize a structurally and electrically strong high-k film with significantly reduced leakage current.

【００３４】第２の半導体装置の製造方法において、単
結晶層はＭＢＥ法により堆積されることが好ましい。In the second method of manufacturing a semiconductor device, the single crystal layer is preferably deposited by the MBE method.

【００３５】このようにすると、単結晶層を確実に形成
できる。In this way, the single crystal layer can be reliably formed.

【００３６】第１又は第２の半導体装置の製造方法にお
いて、金属酸化物は、ランタノイド、アクチノイド若し
くはアルミニウム等の３族元素、又は、ハフニウム若し
くはジルコニウム等の４族元素を含むことが好ましい。In the first or second method of manufacturing a semiconductor device, the metal oxide preferably contains a Group 3 element such as lanthanoid, actinide or aluminum, or a Group 4 element such as hafnium or zirconium.

【００３７】このようにすると、多結晶層又は単結晶層
を有するhigh-k膜の誘電率を確実に高くできる。By doing so, the dielectric constant of the high-k film having the polycrystalline layer or the single crystal layer can be surely increased.

【００３８】本発明に係る第１の半導体装置は、半導体
基板上に積層された、絶縁性の金属酸化物よりなる複数
の多結晶層を備え、複数の多結晶層のそれぞれにおける
結晶粒界同士は互いに不連続である。A first semiconductor device according to the present invention comprises a plurality of polycrystalline layers made of an insulating metal oxide laminated on a semiconductor substrate, and the crystal grain boundaries in each of the plurality of polycrystalline layers are different from each other. Are discontinuous with each other.

【００３９】第１の半導体装置によると、絶縁性の金属
酸化物よりなり、結晶粒界同士が互いに不連続な複数の
多結晶層が半導体基板上に積層されている。すなわち、
high-k膜を構成する各多結晶層の結晶粒界が多結晶層同
士の界面で遮断されるので、絶縁破壊の原因となるリー
クパスがhigh-k膜全体を貫くことがない。このため、絶
縁耐性の優れたhigh-k膜が得られるので、熱酸化膜の薄
膜化限界を超える極薄の電気的膜厚を達成しつつゲート
絶縁膜や容量絶縁膜の耐圧及び信頼性を向上させること
ができる。また、多結晶層の積層構造を有するhigh-k膜
の耐熱性は非晶質high-k膜と比べて優れているため、リ
ーク電流が大幅に低減された、構造的にも電気的にも強
固なhigh-k膜を実現できる。According to the first semiconductor device, a plurality of polycrystalline layers made of an insulating metal oxide and having discontinuous grain boundaries are laminated on the semiconductor substrate. That is,
Since the grain boundaries of each polycrystalline layer forming the high-k film are blocked at the interface between the polycrystalline layers, the leak path that causes dielectric breakdown does not penetrate the entire high-k film. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. Further, the heat resistance of the high-k film having a laminated structure of polycrystalline layers is superior to that of the amorphous high-k film, so that the leakage current is significantly reduced A strong high-k film can be realized.

【００４０】本発明に係る第２の半導体装置は、半導体
基板上に形成された、絶縁性の金属酸化物よりなる多結
晶層と、多結晶層上に形成された方形状の電極とを備
え、多結晶層における結晶粒界同士の間隔は、電極の少
なくとも一方向の長さよりも大きい。A second semiconductor device according to the present invention comprises a polycrystalline layer made of an insulating metal oxide formed on a semiconductor substrate, and a rectangular electrode formed on the polycrystalline layer. The interval between the crystal grain boundaries in the polycrystalline layer is larger than the length of the electrode in at least one direction.

【００４１】第２の半導体装置によると、半導体基板と
電極との間に、絶縁性の金属酸化物よりなる多結晶層が
high-k膜として形成されており、多結晶層における結晶
粒界同士の間隔は、電極の少なくとも一方向の長さより
も大きい。その結果、多結晶層における電極の下側に存
在する結晶粒界を低減できるので、多結晶層中に、絶縁
破壊の原因となるリークパスが生じることを防止でき
る。このため、絶縁耐性の優れたhigh-k膜が得られるの
で、熱酸化膜の薄膜化限界を超える極薄の電気的膜厚を
達成しつつゲート絶縁膜や容量絶縁膜の耐圧及び信頼性
を向上させることができる。また、多結晶層を有するhi
gh-k膜の耐熱性は非晶質high-k膜と比べて優れているた
め、リーク電流が大幅に低減された、構造的にも電気的
にも強固なhigh-kゲート絶縁膜を実現できる。According to the second semiconductor device, a polycrystalline layer made of an insulating metal oxide is provided between the semiconductor substrate and the electrode.
It is formed as a high-k film, and the interval between the crystal grain boundaries in the polycrystalline layer is larger than the length of the electrode in at least one direction. As a result, it is possible to reduce the crystal grain boundaries existing below the electrodes in the polycrystalline layer, so that it is possible to prevent a leak path that causes dielectric breakdown from occurring in the polycrystalline layer. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. Hi with a polycrystalline layer
Since the heat resistance of gh-k film is superior to that of amorphous high-k film, it realizes a structurally and electrically strong high-k gate insulating film with significantly reduced leakage current. it can.

【００４２】本発明に係る第３の半導体装置は、半導体
基板上にエピタキシャル成長により形成された、絶縁性
の金属酸化物よりなる単結晶層と、単結晶層の上に形成
された電極とを備えている。A third semiconductor device according to the present invention comprises a single crystal layer made of an insulating metal oxide and formed on a semiconductor substrate by epitaxial growth, and an electrode formed on the single crystal layer. ing.

【００４３】第３の半導体装置によると、半導体基板と
電極との間に、絶縁性の金属酸化物よりなる単結晶層が
high-k膜としてエピタキシャル成長により形成されてい
る。その結果、単結晶層における電極の下側に結晶粒界
が存在することがないので、単結晶層中に、絶縁破壊の
原因となるリークパスが生じることを防止できる。この
ため、絶縁耐性の優れたhigh-k膜が得られるので、熱酸
化膜の薄膜化限界を超える極薄の電気的膜厚を達成しつ
つゲート絶縁膜や容量絶縁膜の耐圧及び信頼性を向上さ
せることができる。また、単結晶層を有するhigh-k膜の
耐熱性は非晶質high-k膜と比べて優れているため、リー
ク電流が大幅に低減された、構造的にも電気的にも強固
なhigh-kゲート絶縁膜を実現できる。According to the third semiconductor device, a single crystal layer made of an insulating metal oxide is provided between the semiconductor substrate and the electrode.
It is formed by epitaxial growth as a high-k film. As a result, there is no crystal grain boundary below the electrode in the single crystal layer, so that it is possible to prevent a leak path that causes dielectric breakdown from occurring in the single crystal layer. For this reason, a high-k film with excellent insulation resistance can be obtained, and the withstand voltage and reliability of the gate insulating film and the capacitive insulating film can be achieved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. Can be improved. In addition, the heat resistance of the high-k film with a single crystal layer is superior to that of the amorphous high-k film, so the leakage current is greatly reduced, and the structurally and electrically strong high -k Gate insulating film can be realized.

【００４４】第１、第２又は第３の半導体装置におい
て、金属酸化物は、ランタノイド、アクチノイド若しく
はアルミニウム等の３族元素、又は、ハフニウム若しく
はジルコニウム等の４族元素を含むことが好ましい。In the first, second or third semiconductor device, the metal oxide preferably contains a Group 3 element such as lanthanoid, actinide or aluminum, or a Group 4 element such as hafnium or zirconium.

【００４５】このようにすると、多結晶層又は単結晶層
を有するhigh-k膜の誘電率を確実に高くできる。By doing so, the dielectric constant of the high-k film having the polycrystalline layer or the single crystal layer can be surely increased.

【００４６】[0046]

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、金属ー絶縁物ー半導体の３層構造の絶縁物とし
て金属酸化物を用いたＭＯＳＦＥＴを例として図面を参
照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) A semiconductor device and a method for manufacturing the same according to a first embodiment of the present invention will be described below with reference to metal oxide as an insulator of a three-layer structure of metal-insulator-semiconductor. A MOSFET using a product will be described as an example with reference to the drawings.

【００４７】図１（ａ）〜（ｄ）は本発明の第１の実施
形態に係る半導体装置の製造方法の各工程を示す断面図
である。FIGS. 1A to 1D are sectional views showing each step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【００４８】まず、図１（ａ）に示すように、シリコン
基板１０に対して、例えば酸化前処理等のウェット処理
を行なう。具体的には、シリコン基板１０に対して、温
水洗浄、過酸化水素水を混入したバッファードフッ酸に
よる洗浄、又は過酸化水素水濃度を増加させた改良ＳＣ
−１溶液による洗浄と、希釈フッ酸による化学酸化膜除
去処理とを繰り返し行なう。その後、アンモニアガス中
において例えば７００℃の温度下でシリコン基板１０に
対して２０秒間の熱処理を行なって、シリコン基板１０
上に、厚さ１ｎｍ程度以下のシリコン窒化膜１１を界面
反応阻止層として形成する。First, as shown in FIG. 1A, the silicon substrate 10 is subjected to a wet process such as a pre-oxidation process. Specifically, the silicon substrate 10 is washed with warm water, washed with buffered hydrofluoric acid mixed with hydrogen peroxide solution, or an improved SC in which the concentration of hydrogen peroxide solution is increased.
The cleaning with the -1 solution and the chemical oxide film removal treatment with diluted hydrofluoric acid are repeated. Then, the silicon substrate 10 is heat-treated in ammonia gas at a temperature of 700 ° C. for 20 seconds, for example.
A silicon nitride film 11 having a thickness of about 1 nm or less is formed thereon as an interface reaction blocking layer.

【００４９】次に、図１（ｂ）に示すように、シリコン
基板１０の上にシリコン窒化膜１１を介して第１のＨｆ
Ｏ₂ 層１２を例えばＣＶＤ法を用いて形成する。具体的
には、例えばHf-t-butoxide を原料として酸素及び窒素
雰囲気中において基板温度を３１０℃に設定してＣＶＤ
法を実施することにより厚さ２．０ｎｍ程度の第１のＨ
ｆＯ₂ 層１２を堆積する。このとき、シリコン基板１０
（正確にはシリコン窒化膜１１）と第１のＨｆＯ₂ 層１
２との間に、つまり、シリコン基板１０における第１の
ＨｆＯ₂ 層１２との界面に、ＣＶＤ法の実施に起因する
界面反応により、ハフニウムシリケート（ＨｆＳｉ_xＯ_y
（但しｘ＋ｙ＝１、ｘ＞０、ｙ＞０））層１３が必然的
に形成される。また、第１のＨｆＯ₂ 層１２は多結晶粒
界１２ａを有する多結晶層であり、ＨｆＳｉ_xＯ_y層１３
は一般に非晶質層である。Next, as shown in FIG. 1B, the first Hf is formed on the silicon substrate 10 with the silicon nitride film 11 interposed therebetween.
The O ₂ layer 12 is formed by using, for example, the CVD method. Specifically, for example, using Hf-t-butoxide as a raw material, the substrate temperature is set to 310 ° C. in an oxygen and nitrogen atmosphere, and CVD is performed.
By performing the method, the first H having a thickness of about 2.0 nm
Deposit the fO ₂ layer 12. At this time, the silicon substrate 10
(To be precise, the silicon nitride film 11) and the first HfO ₂ layer 1
2, that is, at the interface with the first HfO ₂ layer 12 in the silicon substrate 10, due to the interfacial reaction caused by the execution of the CVD method, hafnium silicate (HfSi _x O _y
(However, x + y = 1, x> 0, y> 0)) The layer 13 is necessarily formed. The first HfO ₂ layer 12 is a polycrystalline layer having a polycrystalline grain boundary 12a, and the HfSi _x O _y layer 13
Is generally an amorphous layer.

【００５０】次に、例えばHf-t-butoxide を原料として
酸素及び窒素雰囲気中において基板温度を４１０℃に設
定してＣＶＤ法を実施することにより、図１（ｃ）に示
すように、厚さ２．０ｎｍ程度の第２のＨｆＯ₂ 層１４
を第１のＨｆＯ₂ 層１２の上に形成する。続いて、例え
ばHf-t-butoxide を原料として酸素及び窒素雰囲気中に
おいて基板温度を５２５℃に設定してＣＶＤ法を実施す
ることにより、厚さ１．５ｎｍ程度の第３のＨｆＯ₂ 層
１５を第２のＨｆＯ₂ 層１４の上に形成する。ここで、
第２のＨｆＯ₂ 層１４は多結晶粒界１４ａを有する多結
晶層であり、第３のＨｆＯ₂ 層１５は多結晶粒界１５ａ
を有する多結晶層である。Next, for example, by using Hf-t-butoxide as a raw material and setting the substrate temperature at 410 ° C. in an atmosphere of oxygen and nitrogen, the CVD method is carried out to obtain the thickness as shown in FIG. 1 (c). Second HfO ₂ layer 14 of about 2.0 nm
Are formed on the first HfO ₂ layer 12. Then, the substrate temperature is set to 525 ° C. in an oxygen and nitrogen atmosphere using, for example, Hf-t-butoxide as a raw material, and a CVD method is performed to form a third HfO ₂ layer 15 having a thickness of about 1.5 nm. It is formed on the second HfO ₂ layer 14. here,
The second HfO ₂ layer 14 is a polycrystalline layer having a polycrystalline grain boundary 14a, and the third HfO ₂ layer 15 is a polycrystalline grain boundary 15a.
Is a polycrystalline layer having.

【００５１】すなわち、第１の実施形態では、ＨｆＯ₂
層の堆積温度（正確には堆積時の基板温度）として３１
０℃、４１０℃及び５２５℃の３種類の温度を用いるこ
とによって、３層の多結晶層（第１のＨｆＯ₂ 層１２、
第２のＨｆＯ₂ 層１４、第３のＨｆＯ₂ 層１５）を有す
るＨｆＯ₂ 膜を形成する。ところで、堆積厚さは、通
常、堆積時間のみならず雰囲気中のガス流量に依存す
る。例えば、前述のようにＣＶＤ法を実施する場合、酸
素ガス流量及び窒素ガス流量をそれぞれ一定にして堆積
時間を変えることにより堆積厚さを調節することができ
る。また、堆積時間及び酸素ガス流量をそれぞれ一定に
して窒素ガス流量を例えば０から２００mL/min（標準状
態）まで変化させると、窒素ガス流量にほぼ比例して堆
積厚さが直線的に増加する一方、該直線の傾き（堆積厚
さの増加率）は基板温度が低いほど大きくなる。そこ
で、第１の実施形態では、各多結晶ＨｆＯ₂ 層を形成す
るにあたって、酸素ガス流量を５００mL/min（標準状
態）、窒素ガス流量を５０mL/min（標準状態）、堆積時
間を３分とそれぞれ一定にして基板温度だけを変化させ
ることによって、各多結晶ＨｆＯ₂ 層の堆積厚さを調節
した。That is, in the first embodiment, HfO ₂
31 as the layer deposition temperature (more precisely, the substrate temperature at the time of deposition)
By using three temperatures of 0 ° C., 410 ° C. and 525 ° C., three polycrystalline layers (first HfO ₂ layer 12,
An HfO ₂ film having a _second HfO ₂ layer 14 and a third HfO ₂ layer 15) is formed. By the way, the deposition thickness usually depends not only on the deposition time but also on the gas flow rate in the atmosphere. For example, when the CVD method is performed as described above, the deposition thickness can be adjusted by keeping the oxygen gas flow rate and the nitrogen gas flow rate constant and changing the deposition time. Further, when the deposition time and the oxygen gas flow rate are kept constant and the nitrogen gas flow rate is changed from 0 to 200 mL / min (standard condition), the deposition thickness increases linearly in proportion to the nitrogen gas flow rate. The slope of the straight line (rate of increase in deposited thickness) increases as the substrate temperature decreases. Therefore, in the first embodiment, when forming each polycrystalline HfO ₂ layer, the oxygen gas flow rate is 500 mL / min (standard state), the nitrogen gas flow rate is 50 mL / min (standard state), and the deposition time is 3 minutes. The deposition thickness of each polycrystalline HfO ₂ layer was adjusted by keeping each constant and changing only the substrate temperature.

【００５２】尚、前述の各多結晶ＨｆＯ₂ 層の堆積厚さ
は、各々単層としてシリコン基板１０上に形成した場合
に得られる値である。従って、各多結晶ＨｆＯ₂ 層の堆
積厚さのトータルは単純に計算すると５．５ｎｍ（物理
厚さ）となるはずである。しかしながら、実際には、第
１のＨｆＯ₂ 層１２が第２のＨｆＯ₂ 層１４及び第３の
ＨｆＯ₂ 層１５の形成時の温度履歴を受けると共に第２
のＨｆＯ₂ 層１４が第３のＨｆＯ₂ 層１５の形成時の温
度履歴を受けることの影響等によって、第３のＨｆＯ₂
層１５の堆積時点で、各多結晶ＨｆＯ₂ 層の堆積厚さの
トータルは５．５ｎｍよりも薄いと考えられる。The above-mentioned deposition thickness of each polycrystalline HfO ₂ layer is a value obtained when each is formed as a single layer on the silicon substrate 10. Therefore, the total deposition thickness of each polycrystalline HfO ₂ layer should be 5.5 nm (physical thickness) when simply calculated. However, in practice, the first HfO ₂ layer 12 receives the temperature history during the formation of the second HfO ₂ layer 14 and the third HfO ₂ layer 15, and
The influence HfO ₂ layer 14 is to receive the temperature history during the formation of the third HfO ₂ layer 15, a third HfO ₂
At the time of layer 15 deposition, the total deposited thickness of each polycrystalline HfO ₂ layer is believed to be less than 5.5 nm.

【００５３】ところで、前述のように、シリコン基板１
０上に第１のＨｆＯ₂ 層１２をＣＶＤ法により堆積した
時点では、一般的に知られているように、第１のＨｆＯ
₂ 層１２の下側にＨｆＳｉ_xＯ_y層１３が形成された。そ
れに対して、本実施形態の様に、シリコン基板１０上に
第１のＨｆＯ₂ 層１２、第２のＨｆＯ₂ 層１４及び第３
のＨｆＯ₂ 層１５をＣＶＤ法により連続して堆積した場
合も、第１のＨｆＯ₂層１２の下側に最終的にＨｆＳｉ_x
Ｏ_y層１６が形成されることが判明した。従って、図１
（ｂ）及び（ｃ）に示す工程で３層のＨｆＯ₂ 層を連続
形成した時点で、シリコン基板１０上には、シリコン窒
化膜１１を介して、ＨｆＳｉ_xＯ_y層１６、第１のＨｆＯ
₂ 層１２、第２のＨｆＯ₂ 層１４及び第３のＨｆＯ₂ 層
１５が順次積層された４層構造が生じている。この４層
構造は、ゲート絶縁膜を構成するhigh-k膜である。By the way, as described above, the silicon substrate 1
At the time when the first HfO ₂ layer 12 is deposited on the TiO.sub.2 layer by the CVD method, as is generally known, the first HfO.sub.2 layer 12 is formed.
_The HfSi _x O _y layer 13 was formed below the _two layers 12. On the other hand, like the present embodiment, the first HfO ₂ layer 12, the second HfO ₂ layer 14, and the third HfO ₂ layer 12 are formed on the silicon substrate 10.
Even when the HfO ₂ layer 15 is continuously deposited by the CVD method, HfSi _x is finally deposited on the lower side of the first HfO ₂ layer 12.
It was found that the _Oy layer 16 was formed. Therefore, FIG.
When the three HfO ₂ layers are continuously formed in the steps shown in (b) and (c), the HfSi _x O _y layer 16 and the first HfO layer 16 are formed on the silicon substrate 10 via the silicon nitride film 11.
A four-layer structure is formed in which the _two layers 12, the second HfO ₂ layer 14, and the third HfO ₂ layer 15 are sequentially stacked. This four-layer structure is a high-k film that constitutes a gate insulating film.

【００５４】ここで、ＨｆＳｉ_xＯ_y層１６は、上層とな
る３層のＨｆＯ₂ 層が堆積されるたびに追加的に形成さ
れたものと考えられる。言い換えると、ＨｆＳｉ_xＯ_y層
１６は、第１のＨｆＯ₂ 層１２の堆積時点で形成された
ＨｆＳｉ_xＯ_y層１３が、第２のＨｆＯ₂ 層１４及び第３
のＨｆＯ₂ 層１５の堆積時点で成長したものと考えられ
る。但し、ＨｆＳｉ_xＯ_y層１３からＨｆＳｉ_xＯ_y層１６
への堆積厚さの増加は小さい。また、該堆積厚さの増加
分は、主として第２のＨｆＯ₂ 層１４及び第３のＨｆＯ
₂ 層１５の堆積時点に生じたものである。また、ＨｆＳ
ｉ_xＯ_y層のような界面シリケート層の形成機構は明らか
ではないが、ＨｆＯ₂ 層の形成時に反応種がＨｆＯ₂ 層
中を拡散することによりシリコン基板との間で界面反応
が起きることが原因と考えられる。Here, it is considered that the HfSi _x O _y layer 16 is additionally formed every time three upper HfO ₂ layers are deposited. In other words, HfSi _x O _y layer 16, HfSi _x O _y layer 13 formed by deposition time of the first HfO ₂ layer 12, a second HfO ₂ layer 14 and the third
It is considered that the HfO ₂ layer 15 was grown at the time of deposition of However, from the HfSi _x O _y layer 13 to the HfSi _x O _y layer 16
The increase in the deposited thickness is small. The increase in the deposited thickness is mainly due to the second HfO ₂ layer 14 and the third HfO 2.
It arose the deposition time of the _second layer 15. In addition, HfS
i _x O _y layer formation mechanism of interfacial silicate layer such as is not clear, that the reactive species in the formation of the HfO ₂ layer is interfacial reaction occurs between the silicon substrate by diffusing into the HfO ₂ layer Probably the cause.

【００５５】最後に、図１（ｄ）に示すように、窒素ガ
ス雰囲気中において例えば７５０℃の温度下でシリコン
基板１０に対してアニール（以下、安定化熱処理と称す
る）を３０秒間行ない、それにより各ＨｆＯ₂ 層の結合
状態又は組成比を安定化させた後、ゲート電極となる窒
化タンタル膜１７を第３のＨｆＯ₂ 層１５の上に形成す
る。これによりＭＯＳ構造が完成する。その後、図示は
省略しているが、ドライエッチングを用いて窒化タンタ
ル膜１７をパターン化することによりゲート電極を形成
した後、該ゲート電極の側面にサイドウォールを形成
し、その後、シリコン基板１０に、ソース領域及びドレ
イン領域となる不純物拡散層を形成する。Finally, as shown in FIG. 1D, the silicon substrate 10 is annealed (hereinafter referred to as stabilizing heat treatment) for 30 seconds in a nitrogen gas atmosphere at a temperature of 750 ° C., for example. After stabilizing the bonding state or composition ratio of each HfO ₂ layer by means of, the tantalum nitride film 17 to be the gate electrode is formed on the third HfO ₂ layer 15. This completes the MOS structure. After that, although not shown in the drawings, after forming the gate electrode by patterning the tantalum nitride film 17 using dry etching, a sidewall is formed on the side surface of the gate electrode, and then the silicon substrate 10 is formed. An impurity diffusion layer to be a source region and a drain region is formed.

【００５６】ところで、第１の実施形態では、前述のよ
うに、ＨｆＯ₂ 層の堆積温度として３１０℃、４１０℃
及び５２５℃の３種類の温度を用いることによって、３
層の多結晶ＨｆＯ₂ 層、具体的には第１のＨｆＯ₂ 層１
２、第２のＨｆＯ₂ 層１４及び第３のＨｆＯ₂ 層１５を
形成した。このとき、堆積温度が低いＨｆＯ₂ 層ほど堆
積時点での結晶粒界同士の間隔（つまり結晶粒径）は小
さい。具体的には、図１（ｃ）に示すように、３層のＨ
ｆＯ₂ 層を連続形成した時点では、比較的低温で形成さ
れた第１のＨｆＯ₂ 層１２における多結晶粒界１２ａ同
士の間隔は比較的小さい。それに対して、比較的高温で
形成された第２のＨｆＯ₂ 層１４及び第３のＨｆＯ₂ 層
１５のそれぞれにおける、多結晶粒界１４ａ同士の間隔
及び多結晶粒界１５ａ同士の間隔は比較的大きい。By the way, in the first embodiment, as described above, the deposition temperature of the HfO ₂ layer is 310 ° C. or 410 ° C.
And three temperatures of 525 ° C.
Layer HfO ₂ layer, specifically the first HfO ₂ layer 1
2, the second HfO ₂ layer 14 and the third HfO ₂ layer 15 were formed. At this time, the interval (i.e. grain size) of the grain boundaries between at deposition time as the deposition temperature is lower HfO ₂ layer is small. Specifically, as shown in FIG. 1C, three layers of H
When the fO ₂ layer is continuously formed, the interval between the polycrystalline grain boundaries 12a in the first HfO ₂ layer 12 formed at a relatively low temperature is relatively small. On the other hand, in the second HfO ₂ layer 14 and the third HfO ₂ layer 15 formed at a relatively high temperature, the intervals between the polycrystalline grain boundaries 14a and the intervals between the polycrystalline grain boundaries 15a are relatively small. large.

【００５７】ところが、３層の多結晶ＨｆＯ₂ 層を形成
した後に安定化熱処理を行なうと、各多結晶ＨｆＯ₂ 層
における結晶粒界同士の間隔は大きく変化する。このと
き、堆積温度が低いＨｆＯ₂ 層ほど、結晶粒界同士の間
隔（つまり結晶粒径）が大きく成長する。その結果、第
１の実施形態では、図１（ｄ）に示すように、安定化熱
処理によって、各多結晶ＨｆＯ₂ 層における結晶粒界同
士の間隔の大小が逆転してしまう。具体的には、比較的
低温で形成された第１のＨｆＯ₂ 層１２における多結晶
粒界１２ａ同士の間隔は非常に大きくなっている。一
方、比較的高温で形成された第２のＨｆＯ₂ 層１４及び
第３のＨｆＯ₂ 層１５のそれぞれにおける、多結晶粒界
１４ａ同士の間隔及び多結晶粒界１５ａ同士の間隔につ
いては大型化の進行が鈍化している。However, when the stabilizing heat treatment is performed after forming the three-layer polycrystalline HfO ₂ layers, the intervals between the crystal grain boundaries in each polycrystalline HfO ₂ layer change greatly. At this time, the spacing between the crystal grain boundaries (that is, the crystal grain size) grows larger in the HfO ₂ layer having a lower deposition temperature. As a result, in the first embodiment, as shown in FIG. 1D, the size of the interval between the crystal grain boundaries in each polycrystalline HfO ₂ layer is reversed by the stabilizing heat treatment. Specifically, the distance between the polycrystalline grain boundaries 12a in the first HfO ₂ layer 12 formed at a relatively low temperature is very large. On the other hand, in the second HfO ₂ layer 14 and the third HfO ₂ layer 15 formed at a relatively high temperature, the intervals between the polycrystalline grain boundaries 14a and the intervals between the polycrystalline grain boundaries 15a are increased. Progress is slowing.

【００５８】図２は、図１（ａ）〜（ｄ）に示す第１の
実施形態に係る半導体装置の製造方法によって形成され
たhigh-k膜（具体的にはＨｆＳｉ_xＯ_y層１６、第１のＨ
ｆＯ ₂ 層１２、第２のＨｆＯ₂ 層１４及び第３のＨｆＯ
₂ 層１５の積層構造）を有するＭＯＳキャパシタのＩ−
Ｖ特性（電流ー電圧特性）を示している。図２におい
て、横軸はＶox（＝ゲート電圧Ｖg ー閾値電圧Ｖth）を
示しており、また、縦軸はリーク電流Ｊg を示してい
る。また、図２において、第１の実施形態のhigh-k膜を
有するＭＯＳキャパシタのＩ−Ｖ特性を点線で示してお
り、比較例として例えば図５（ａ）〜（ｄ）に示す従来
の方法で形成されたhigh-k膜を有するＭＯＳキャパシタ
のＩ−Ｖ特性を実線で示している。尚、第１の実施形態
（実施例）のhigh-k膜における酸化膜換算膜厚（以下、
ＥＯＴと称する）は１．６ｎｍであり、比較例（従来
例）のhigh-k膜におけるＥＯＴもそれに合わせている。FIG. 2 shows the first example shown in FIGS.
Formed by the method for manufacturing a semiconductor device according to the embodiment
High-k film (specifically HfSi_xO_yLayer 16, first H
fO ₂Layer 12, second HfO₂Layer 14 and third HfO
₂I- of a MOS capacitor having a laminated structure of layer 15)
The V characteristic (current-voltage characteristic) is shown. Figure 2 Smell
The horizontal axis is Vox (= gate voltage Vg-threshold voltage Vth)
And the vertical axis shows the leakage current Jg.
It In addition, in FIG. 2, the high-k film of the first embodiment is
The IV characteristic of the MOS capacitor that it has is shown by the dotted line.
As a comparative example, the conventional example shown in FIGS.
MOS capacitor having high-k film formed by the method
The IV characteristic of is shown by the solid line. Incidentally, the first embodiment
The oxide film equivalent film thickness of the high-k film of (Example) (hereinafter,
EOT is 1.6 nm, which is a comparative example (conventional).
The EOT in the high-k film of the example) is also adapted to it.

【００５９】図２に示すように、実施例で得られたＩ−
Ｖ特性値は従来例よりも小さくなっている。言い換える
と、実施例のリーク電流Ｊg は従来例よりも小さくなっ
ている。この理由は次のように考えられる。As shown in FIG. 2, I-obtained in the example
The V characteristic value is smaller than that of the conventional example. In other words, the leak current Jg of the embodiment is smaller than that of the conventional example. The reason for this is considered as follows.

【００６０】すなわち、第１の実施形態によると、high
-k膜となるＨｆＯ₂ 層の堆積温度を２回変更することに
より、結晶粒界が不連続になるように積層された複数の
多結晶層（つまり第１のＨｆＯ₂ 層１２、第２のＨｆＯ
₂ 層１４及び第３のＨｆＯ₂層１５）を有するhigh-k膜
を形成する。言い換えると、堆積温度の変更によって、
high-k膜を構成する各多結晶ＨｆＯ₂ 層の結晶粒界同士
の間隔を制御し、それにより各多結晶ＨｆＯ₂ 層の結晶
粒界同士を互いに不連続にする。具体的には、各ＨｆＯ
₂ 層の多結晶粒界１２ａ、１４ａ及び１５ａは、ＨｆＳ
ｉ_xＯ_y層１６と第１のＨｆＯ₂ 層１２との界面ｂ１、第
１のＨｆＯ₂ 層１２と第２のＨｆＯ₂ 層１４との界面ｂ
２、及び第２のＨｆＯ₂ 層１４と第３のＨｆＯ₂ 層１５
との界面ｂ３によって遮断される。その結果、絶縁破壊
の原因となるリークパスが、ＨｆＳｉ_xＯ_y層１６、第１
のＨｆＯ₂ 層１２、第２のＨｆＯ₂ 層１４及び第３のＨ
ｆＯ₂ 層１５から構成されるhigh-k膜全体を貫くことが
ない。すなわち、high-k膜の材料として例えばＨｆＯ₂
という単一の材料を用いる場合でも、該材料を温度を変
えながら堆積して多結晶層の積層構造を形成することに
よって、例えば多結晶粒界におけるミッドギャップ付近
に存在する多大な不純物準位を介してリーク電流が生じ
ることを防止できる。このため、絶縁耐性の優れたhigh
-k膜が得られるので、熱酸化膜の薄膜化限界を超える極
薄の電気的膜厚を達成しつつゲート絶縁膜の耐圧及び信
頼性を向上させることができる。従って、トランジスタ
のオン電流を劣化させることなく、ゲートリーク電流を
抑制して消費電力を低減できるので、待機電力の極めて
小さい高速トランジスタの製造が可能になる。That is, according to the first embodiment, high
By changing the deposition temperature of the HfO ₂ layer that becomes the -k film twice, a plurality of polycrystalline layers (that is, the first HfO ₂ layer 12, the second HfO
Forming a _second layer 14 and the 3 high-k film having a HfO ₂ layer 15) of the. In other words, by changing the deposition temperature,
The spacing between the crystal grain boundaries of each of the polycrystalline HfO ₂ layers forming the high-k film is controlled, thereby making the crystal grain boundaries of each of the polycrystalline HfO ₂ layers discontinuous with each other. Specifically, each HfO
_{The two} layers of polycrystalline grain boundaries 12a, 14a and 15a are made of HfS.
Interface b1 between the i _x O _y layer 16 and the first HfO ₂ layer 12, and interface b between the first HfO ₂ layer 12 and the second HfO ₂ layer 14.
2, and the second HfO ₂ layer 14 and the third HfO ₂ layer 15
It is blocked by the interface b3 with. As a result, the leakage path that causes the dielectric breakdown is caused by the HfSi _x O _y layer 16 and the first
HfO ₂ layer 12, second HfO ₂ layer 14 and third HfO ₂ layer
It does not penetrate the entire high-k film composed of the fO ₂ layer 15. That is, for example, HfO ₂ is used as the material of the high-k film.
Even when a single material such as the above is used, by depositing the material while changing the temperature to form a laminated structure of a polycrystalline layer, for example, a large amount of impurity levels existing in the vicinity of a midgap in a polycrystalline grain boundary can be eliminated. It is possible to prevent a leak current from being generated. Therefore, high insulation resistance
Since the -k film is obtained, the breakdown voltage and reliability of the gate insulating film can be improved while achieving an extremely thin electric film thickness exceeding the thinning limit of the thermal oxide film. Therefore, the gate leakage current can be suppressed and the power consumption can be reduced without deteriorating the on-current of the transistor, so that a high-speed transistor with extremely low standby power can be manufactured.

【００６１】また、第１の実施形態によると、多結晶Ｈ
ｆＯ₂ 層の積層構造を有するhigh-k膜の耐熱性は非晶質
high-k膜と比べて優れている。具体的には、多結晶Ｈｆ
Ｏ₂層の積層構造を有するhigh-k膜は、堆積直後のみな
らず、その後の熱処理を経た後においても、例えば同じ
電気的膜厚の熱酸化膜と比べてリーク電流を大幅に抑制
できる。すなわち、リーク電流が大幅に低減された、構
造的にも電気的にも強固なhigh-kゲート絶縁膜を実現で
きる。According to the first embodiment, the polycrystalline H
The heat resistance of a high-k film having a laminated structure of fO ₂ layers is amorphous.
Superior to high-k membranes. Specifically, polycrystalline Hf
The high-k film having a laminated structure of O ₂ layers can significantly reduce the leakage current not only immediately after deposition but also after the subsequent heat treatment as compared with, for example, a thermal oxide film having the same electric film thickness. That is, it is possible to realize a structurally and electrically strong high-k gate insulating film in which leakage current is significantly reduced.

【００６２】また、第１の実施形態によると、第１のＨ
ｆＯ₂ 層１２、第２のＨｆＯ₂ 層１４及び第３のＨｆＯ
₂ 層１５のそれぞれをＣＶＤ法を用いて形成するため、
各多結晶ＨｆＯ₂ 層中におけるリークパスの貫通を確実
に防止できる。Further, according to the first embodiment, the first H
fO ₂ layer 12, second HfO ₂ layer 14 and third HfO
_Since each of the _two layers 15 is formed by the CVD method,
Penetration of the leak path in each polycrystalline HfO ₂ layer can be reliably prevented.

【００６３】尚、第１の実施形態において、high-kゲー
ト絶縁膜となる金属酸化物層（具体的にはＨｆＯ₂ 層）
の堆積温度として３１０℃、４１０℃及び５２５℃の３
種類の温度を用いた。言い換えると、ＨｆＯ₂ 層の堆積
温度を２回変更した。しかし、第１の実施形態において
はＨｆＯ₂ 層の堆積温度を少なくとも１回変更すること
により、前述の効果を得ることができる。但し、該効果
を確実に得るためには、ＨｆＯ₂ 層の堆積温度を２回以
上変更することが好ましく、さらに、プロセスの容易さ
を考慮すれば、本実施形態のように、ＨｆＯ₂ 層の堆積
温度を２回変更することが好ましい。また、ＨｆＯ₂ 層
の堆積温度を２回変更する場合、最初の堆積温度と最後
の堆積温度とが同じであってもよい。Incidentally, in the first embodiment, the metal oxide layer (specifically, the HfO ₂ layer) which becomes the high-k gate insulating film.
As the deposition temperature of 310 ° C, 410 ° C and 525 ° C.
Different temperatures were used. In other words, the deposition temperature of the HfO ₂ layer was changed twice. However, in the first embodiment, the above effect can be obtained by changing the deposition temperature of the HfO ₂ layer at least once. However, in order to reliably obtain the effect, it is preferable to change the deposition temperature of the HfO ₂ layer twice or more. Further, considering the ease of the process, as in the present embodiment, the HfO ₂ layer cannot be formed. It is preferred to change the deposition temperature twice. Further, when the deposition temperature of the HfO ₂ layer is changed twice, the initial deposition temperature and the final deposition temperature may be the same.

【００６４】また、第１の実施形態において、ＨｆＯ₂
層をＣＶＤ法を用いて形成したが、これに代えて、スパ
ッタ法等のＰＶＤ法を用いて形成してもよい。但し、Ｐ
ＶＤ法を用いた場合、堆積時点のＨｆＯ₂ 層における多
結晶化の程度はＣＶＤ法を用いた場合と比べてやや小さ
くなる。Further, in the first embodiment, HfO ₂
Although the layer is formed using the CVD method, it may be formed using a PVD method such as a sputtering method instead of the CVD method. However, P
When the VD method is used, the degree of polycrystallization in the HfO ₂ layer at the time of deposition is slightly smaller than when the CVD method is used.

【００６５】また、第１の実施形態において、ゲート絶
縁膜材料となる高誘電率の金属酸化物としてＨｆＯ₂ を
用いた。しかし、これに限られず、ランタノイド、アク
チノイド若しくはアルミニウム等の３族元素（３Ａ族元
素及び３Ｂ族元素の両方を含む）、又は、ジルコニウム
等の４族元素を含む他の金属酸化物を用いてもよい。具
体的には、多結晶構造を呈する高誘電率の他の金属酸化
物、例えばＺｒＯ₂ 、Ａｌ₂Ｏ₃又はＬａ₂Ｏ₃等を用い
て、結晶粒界が不連続になるように積層された複数の多
結晶層を有するゲート絶縁膜を形成することによっても
同様の効果が得られる。In the first embodiment, HfO ₂ is used as the metal oxide having a high dielectric constant, which is the material of the gate insulating film. However, the present invention is not limited to this, and other metal oxides containing Group 3 elements (including both 3A group elements and 3B group elements) such as lanthanoids, actinides, or aluminum, or other metal oxides containing Group 4 elements such as zirconium may be used. Good. Specifically, another metal oxide having a high dielectric constant having a polycrystalline structure, for example, ZrO ₂ , Al ₂ O ₃ or La ₂ O ₃ is used and laminated so that the grain boundaries are discontinuous. Similar effects can be obtained by forming a gate insulating film having a plurality of polycrystalline layers.

【００６６】また、第１の実施形態において、高誘電率
を有する金属酸化物膜をゲート絶縁膜として用いたＭＯ
ＳＦＥＴを対象としたが、これに限られず、金属酸化物
膜を用いた他のデバイス、例えば、金属酸化物膜を容量
絶縁膜として用いたキャパシタ等を対象としても同様の
効果が得られることは言うまでもない。Further, in the first embodiment, the MO using a metal oxide film having a high dielectric constant as a gate insulating film.
Although the SFET is used as the target, the present invention is not limited to this, and the same effect can be obtained by using other devices using the metal oxide film, for example, a capacitor using the metal oxide film as the capacitance insulating film. Needless to say.

【００６７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
金属ー絶縁物ー半導体の３層構造の絶縁物として金属酸
化物を用いたＭＯＳＦＥＴを例として図面を参照しなが
ら説明する。(Second Embodiment) A semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described below.
A MOSFET using a metal oxide as an insulator of a three-layer structure of metal-insulator-semiconductor will be described with reference to the drawings.

【００６８】図３（ａ）〜（ｄ）は本発明の第２の実施
形態に係る半導体装置の製造方法の各工程を示す断面図
である。FIGS. 3A to 3D are sectional views showing each step of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

【００６９】まず、図３（ａ）に示すように、シリコン
基板２０に対して、例えば酸化前処理等のウェット処理
を行なう。具体的には、シリコン基板２０に対して、温
水洗浄、過酸化水素水を混入したバッファードフッ酸に
よる洗浄、又は過酸化水素水濃度を増加させた改良ＳＣ
−１溶液による洗浄と、希釈フッ酸による化学酸化膜除
去処理とを繰り返し行なう。その後、アンモニアガス中
において例えば７００℃の温度下でシリコン基板２０に
対して２０秒間の熱処理を行なって、シリコン基板２０
上に、厚さ１ｎｍ程度以下のシリコン窒化膜２１を界面
反応阻止層として形成する。First, as shown in FIG. 3A, the silicon substrate 20 is subjected to a wet treatment such as a pre-oxidation treatment. Specifically, the silicon substrate 20 is washed with warm water, washed with buffered hydrofluoric acid mixed with hydrogen peroxide solution, or an improved SC in which the concentration of hydrogen peroxide solution is increased.
The cleaning with the -1 solution and the chemical oxide film removal treatment with diluted hydrofluoric acid are repeated. Then, the silicon substrate 20 is heat-treated in ammonia gas at a temperature of, for example, 700 ° C. for 20 seconds to obtain the silicon substrate 20.
A silicon nitride film 21 having a thickness of about 1 nm or less is formed thereon as an interface reaction blocking layer.

【００７０】次に、図３（ｂ）に示すように、シリコン
基板２０の上にシリコン窒化膜２１を介してＨｆＯ₂ 膜
２２を例えばＣＶＤ法を用いて形成する。具体的には、
例えばHf-t-butoxide を原料として酸素及び窒素雰囲気
中において基板温度を６５０℃に設定してＣＶＤ法を実
施することにより厚さ６．０ｎｍ程度のＨｆＯ₂ 膜２２
を堆積する。このとき、シリコン基板２０（正確にはシ
リコン窒化膜２１）とＨｆＯ₂ 膜２２との間に、つま
り、シリコン基板２０におけるＨｆＯ₂ 膜２２との界面
に、ＣＶＤ法の実施に起因する界面反応により、図３
（ｂ）に示すように、ハフニウムシリケート（ＨｆＳｉ
_xＯ_y（但しｘ＋ｙ＝１、ｘ＞０、ｙ＞０））層２３が必
然的に形成される。従って、図３（ｂ）に示す工程でＨ
ｆＯ₂ 膜２２を形成した時点で、シリコン基板２０上に
は、シリコン窒化膜２１を介して、ＨｆＳｉ_xＯ_y層２３
及びＨｆＯ₂ 膜２２が積層された２層構造が生じてい
る。この２層構造は、ゲート絶縁膜を構成するhigh-k膜
である。尚、ＨｆＯ₂ 膜２２は多結晶粒界２２ａを有す
る多結晶層であるのに対して、ＨｆＳｉ_xＯ_y層２３は一
般に非晶質層である。Next, as shown in FIG. 3B, the HfO ₂ film 22 is formed on the silicon substrate 20 with the silicon nitride film 21 interposed therebetween, for example, by the CVD method. In particular,
For example, by using Hf-t-butoxide as a raw material and setting the substrate temperature to 650 ° C. in an atmosphere of oxygen and nitrogen and performing the CVD method, the HfO ₂ film 22 having a thickness of about 6.0 nm is formed.
Deposit. At this time, due to the interfacial reaction caused by the execution of the CVD method, the interfacial reaction between the silicon substrate 20 (more precisely, the silicon nitride film 21) and the HfO ₂ film 22, that is, the interface with the HfO ₂ film 22 in the silicon substrate 20. , Fig. 3
As shown in (b), hafnium silicate (HfSi
_{The x} O _y (where x + y = 1, x> 0, y> 0) layer 23 is necessarily formed. Therefore, in the step shown in FIG.
When the fO ₂ film 22 is formed, the HfSi _x O _y layer 23 is formed on the silicon substrate 20 via the silicon nitride film 21.
And a HfO ₂ film 22 is laminated to form a two-layer structure. This two-layer structure is a high-k film that constitutes a gate insulating film. The HfO ₂ film 22 is a polycrystalline layer having a polycrystalline grain boundary 22a, whereas the HfSi _x O _y layer 23 is generally an amorphous layer.

【００７１】尚、ＨｆＯ₂ 膜２２の堆積にあたっては、
酸素ガス流量及び窒素ガス流量をそれぞれ一定にして堆
積時間により堆積厚さを調節した。具体的には、酸素ガ
ス流量を５００mL/min（標準状態）、窒素ガス流量を５
０mL/min（標準状態）とそれぞれ一定にして堆積時間を
９分に設定した。When depositing the HfO ₂ film 22,
The oxygen gas flow rate and the nitrogen gas flow rate were kept constant, and the deposition thickness was adjusted by the deposition time. Specifically, the oxygen gas flow rate is 500 mL / min (standard state), and the nitrogen gas flow rate is 5
The deposition time was set to 9 minutes while keeping constant at 0 mL / min (standard state).

【００７２】ところで、第２の実施形態においては、Ｈ
ｆＯ₂ 膜２２を６５０℃という比較的高い温度で形成し
ているため、ＨｆＯ₂ 膜２２における多結晶粒界２２ａ
同士の間隔は堆積時点で比較的大きくなっている。例え
ば、ＨｆＯ₂ 膜２２における多結晶粒界２２ａの密度
は、第１の実施形態において３１０℃で形成された第１
のＨｆＯ₂ 層１２における多結晶粒界１２ａの密度より
も小さい（図１（ｂ）参照）。By the way, in the second embodiment, H
Since the fO ₂ film 22 is formed at a relatively high temperature of 650 ° C., the polycrystalline grain boundary 22a in the HfO ₂ film 22 is formed.
The distance between them is relatively large at the time of deposition. For example, the density of the polycrystalline grain boundaries 22a in the HfO ₂ film 22 is the same as that of the first grain formed at 310 ° C. in the first embodiment.
The density is lower than the density of the polycrystalline grain boundaries 12a in the HfO ₂ layer 12 (see FIG. 1B).

【００７３】次に、窒素ガス雰囲気中において例えば９
００℃の温度下でシリコン基板２０に対して高温アニー
ルを６０秒間行ない、それによりＨｆＯ₂ 膜２２の結合
状態又は組成比を安定化させる。このとき、高温アニー
ルによって、図３（ｃ）に示すように、ＨｆＯ₂ 膜２２
における多結晶粒界２２ａ同士の間隔は堆積時点（図３
（ｂ）参照）と比べてさらに拡大する。具体的には、前
述の高温アニール後のＨｆＯ₂ 膜２２における多結晶粒
界２２ａ同士の間隔は５０ｎｍを越える場合が多い。Next, in a nitrogen gas atmosphere, for example, 9
The silicon substrate 20 is annealed at a high temperature of 00 ° C. for 60 seconds to stabilize the bonding state or composition ratio of the HfO ₂ film 22. At this time, as shown in FIG. 3C, the HfO ₂ film 22 is subjected to high temperature annealing.
The interval between the polycrystalline grain boundaries 22a in FIG.
It is further enlarged compared to (b)). Specifically, the interval between the polycrystalline grain boundaries 22a in the HfO ₂ film 22 after the high temperature annealing described above often exceeds 50 nm.

【００７４】そこで、次に、図３（ｄ）に示すように、
ゲート長が５０ｎｍ程度以下のゲート電極２４をＨｆＯ
₂ 膜２２の上に形成する。これにより、ＨｆＯ₂ 膜２２
におけるゲート電極２４の下側に多結晶粒界２２ａが存
在しないようにできる（厳密にはＨｆＯ₂ 膜２２におけ
るゲート電極２４の下側に多結晶粒界２２ａが存在する
確率を低減できる）。尚、本実施形態において、ゲート
電極２４は、例えば窒化タンタル等よりなり、実質的に
電極として機能する方形状の導電パターンを意味するも
のとする。その後、図示は省略しているが、ゲート電極
２４の側面にサイドウォールを形成した後、シリコン基
板２０に、ソース領域及びドレイン領域となる不純物拡
散層を形成する。Then, next, as shown in FIG.
The gate electrode 24 having a gate length of about 50 nm or less is formed with HfO.
₂ Formed on the film 22. As a result, the HfO ₂ film 22
It is possible to prevent the polycrystalline grain boundary 22a from existing below the gate electrode 24 in (1) (strictly, the probability that the polycrystalline grain boundary 22a exists below the gate electrode 24 in the HfO ₂ film 22 can be reduced). In the present embodiment, the gate electrode 24 is made of, for example, tantalum nitride or the like, and means a rectangular conductive pattern that substantially functions as an electrode. After that, although not shown, after forming a sidewall on the side surface of the gate electrode 24, an impurity diffusion layer to be a source region and a drain region is formed on the silicon substrate 20.

【００７５】以上に説明したように、第２の実施形態に
よると、シリコン基板２０の上に、多結晶構造を有する
ＨｆＯ₂ 膜２２をhigh-kゲート絶縁膜として堆積した
後、ＨｆＯ₂ 膜２２に対して熱処理（高温アニール）を
行なって、ＨｆＯ₂ 膜２２における多結晶粒界２２ａ同
士の間隔を、ＨｆＯ₂ 膜２２上のゲート電極２４のゲー
ト長よりも大きくする。その結果、ＨｆＯ₂ 膜２２にお
けるゲート電極２４の下側に存在する多結晶粒界２２ａ
を低減できるので、絶縁破壊の原因となるリークパスが
ＨｆＯ₂ 膜２２中に生じることを防止できる。具体的に
は、ＨｆＯ₂ 膜２２の多結晶粒界２２ａにおけるミッド
ギャップ付近に存在する多大な不純物準位を介してリー
ク電流が生じること、又はＨｆＯ₂ 膜２２中で生成され
た導電性欠陥同士が多結晶粒界２２ａを介してつながっ
てリークパスが形成されることを防止できる。このた
め、絶縁耐性の優れたhigh-kゲート絶縁膜が得られるの
で、熱酸化膜の薄膜化限界を超える極薄の電気的膜厚を
達成しつつゲート絶縁膜の耐圧及び信頼性を向上させる
ことができる。従って、トランジスタのオン電流を劣化
させることなく、ゲートリーク電流を抑制して消費電力
を低減できるので、待機電力の極めて小さい高速トラン
ジスタの製造が可能になる。As described above, according to the second embodiment, after the HfO ₂ film 22 having a polycrystalline structure is deposited as the high-k gate insulating film on the silicon substrate 20, the HfO ₂ film 22 is deposited. Then, heat treatment (high temperature annealing) is performed on the HfO ₂ film 22 to make the interval between the polycrystalline grain boundaries 22a larger than the gate length of the gate electrode 24 on the HfO ₂ film 22. As a result, the polycrystalline grain boundaries 22a existing under the gate electrode 24 in the HfO ₂ film 22 are
Therefore, it is possible to prevent a leak path that causes dielectric breakdown from occurring in the HfO ₂ film 22. Specifically, the leakage current occurs through the great impurity level present in the vicinity of the mid-gap in a multi-grain boundary 22a of the HfO ₂ film 22, or HfO ₂ film 22 conductive defects between generated in Can be prevented from being connected to each other through the polycrystalline grain boundary 22a to form a leak path. For this reason, a high-k gate insulating film with excellent insulation resistance can be obtained, so that the withstand voltage and reliability of the gate insulating film are improved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. be able to. Therefore, the gate leakage current can be suppressed and the power consumption can be reduced without deteriorating the on-current of the transistor, so that a high-speed transistor with extremely low standby power can be manufactured.

【００７６】また、第２の実施形態によると、多結晶構
造のＨｆＯ₂ 膜２２に対して高温アニールを行なうた
め、該ＨｆＯ₂ 膜２２を有するhigh-k膜のＬＳＩ製造プ
ロセスにおける耐熱性が非晶質high-k膜と比べて大幅に
向上する。すなわち、本実施形態は、ゲート絶縁膜形成
後に種々の熱処理が行なわれる従来のＬＳＩ製造プロセ
スに適用可能である。従って、リーク電流が大幅に低減
された、構造的にも電気的にも強固なhigh-kゲート絶縁
膜を簡単に実現できる。Further, according to the second embodiment, since the HfO ₂ film 22 having a polycrystalline structure is annealed at a high temperature, the high-k film having the HfO ₂ film 22 has a high heat resistance in the LSI manufacturing process. Significantly improved compared to crystalline high-k film. That is, this embodiment can be applied to a conventional LSI manufacturing process in which various heat treatments are performed after the gate insulating film is formed. Therefore, it is possible to easily realize a structurally and electrically strong high-k gate insulating film in which leakage current is significantly reduced.

【００７７】尚、第２の実施形態において、ＨｆＯ₂ 膜
２２に対して高温アニールを行なうことにより、ＨｆＯ
₂ 膜２２における多結晶粒界２２ａ同士の間隔（つまり
結晶粒径）を、ＨｆＯ₂ 膜２２上のゲート電極２４のゲ
ート長よりも大きくした。しかし、これに代えて、高温
アニールを用いて、ＨｆＯ₂ 膜２２の結晶サイズ自体
を、ゲート電極２４のゲート面積よりも大きくしてもよ
い。この場合、ＨｆＯ₂膜２２におけるゲート電極２４
の下側に存在する多結晶粒界２２ａをより一層低減でき
る。In the second embodiment, HfO ₂ film 22 is annealed at a high temperature to obtain HfO 2.
The distance between the polycrystalline grain boundaries 22a in the _2nd film 22 (that is, the crystal grain size) was made larger than the gate length of the gate electrode 24 on the HfO ₂ film 22. However, instead of this, the crystal size itself of the HfO ₂ film 22 may be made larger than the gate area of the gate electrode 24 by using high temperature annealing. In this case, the gate electrode 24 in the HfO ₂ film 22
It is possible to further reduce the polycrystalline grain boundary 22a existing on the lower side.

【００７８】また、第２の実施形態において、ＨｆＯ₂
膜２２をＣＶＤ法を用いて形成したが、これに代えて、
スパッタ法等のＰＶＤ法を用いて形成してもよい。但
し、ＰＶＤ法を用いた場合、堆積時点のＨｆＯ₂ 膜にお
ける多結晶化の程度はＣＶＤ法を用いた場合と比べてや
や小さくなる。In the second embodiment, HfO ₂
The film 22 was formed by the CVD method, but instead of this,
You may form using PVD methods, such as a sputtering method. However, when the PVD method is used, the degree of polycrystallization in the HfO ₂ film at the time of deposition is slightly smaller than when the CVD method is used.

【００７９】また、第２の実施形態において、ゲート絶
縁膜材料となる高誘電率の金属酸化物としてＨｆＯ₂ を
用いた。しかし、これに限られず、ランタノイド、アク
チノイド若しくはアルミニウム等の３族元素（３Ａ族元
素及び３Ｂ族元素の両方を含む）、又は、ジルコニウム
等の４族元素を含む他の金属酸化物を用いてもよい。具
体的には、多結晶構造を呈する高誘電率の他の金属酸化
物、例えばＺｒＯ₂ 、Ａｌ₂Ｏ₃又はＬａ₂Ｏ₃等を用いて
多結晶層を形成し、その後、該多結晶層に対して高温ア
ニールを行なって結晶粒界同士の間隔をゲート電極の少
なくとも一方向の長さより大きくすることによっても同
様の効果が得られる。Further, in the second embodiment, HfO ₂ is used as the metal oxide having a high dielectric constant which becomes the material of the gate insulating film. However, the present invention is not limited to this, and other metal oxides containing Group 3 elements (including both 3A group elements and 3B group elements) such as lanthanoids, actinides, or aluminum, or other metal oxides containing Group 4 elements such as zirconium may be used. Good. Specifically, another metal oxide having a high dielectric constant having a polycrystalline structure, for example, ZrO ₂ , Al ₂ O ₃ or La ₂ O ₃ is used to form a polycrystalline layer, and then the polycrystalline layer is formed. The same effect can be obtained by performing high temperature annealing to increase the distance between the crystal grain boundaries more than the length of the gate electrode in at least one direction.

【００８０】また、第２の実施形態において、高誘電率
を有する金属酸化物膜をゲート絶縁膜として用いたＭＯ
ＳＦＥＴを対象としたが、これに限られず、金属酸化物
膜を用いた他のデバイス、例えば、金属酸化物膜を容量
絶縁膜として用いたキャパシタ等を対象としても同様の
効果が得られることは言うまでもない。キャパシタを対
象とする場合、容量絶縁膜となる金属酸化物の多結晶層
に対して高温アニールを行なって結晶粒界同士の間隔を
プレート電極（実質的に電極として機能する方形状の導
電パターン）の少なくとも一方向の長さよりも大きくす
る。Further, in the second embodiment, the MO using a metal oxide film having a high dielectric constant as a gate insulating film.
Although the SFET is used as the target, the present invention is not limited to this, and the same effect can be obtained by using other devices using the metal oxide film, for example, a capacitor using the metal oxide film as the capacitance insulating film. Needless to say. In the case of a capacitor, high-temperature annealing is performed on the polycrystal layer of metal oxide to be the capacitive insulating film so that the distance between the crystal grain boundaries is a plate electrode (substantially a square conductive pattern that functions as an electrode). Is greater than the length in at least one direction.

【００８１】（第２の実施形態の変形例）以下、本発明
の第２の実施形態の変形例に係る半導体装置及びその製
造方法について、金属ー絶縁物ー半導体の３層構造の絶
縁物として金属酸化物を用いたＭＯＳＦＥＴを例として
図面を参照しながら説明する。(Modification of Second Embodiment) A semiconductor device according to a modification of the second embodiment of the present invention and a method for manufacturing the same will be described below as an insulator having a three-layer structure of metal-insulator-semiconductor. A MOSFET using a metal oxide will be described as an example with reference to the drawings.

【００８２】尚、第２の実施形態の変形例が第２の実施
形態と異なっている点は次の通りである。すなわち、第
２の実施形態においては、high-kゲート絶縁膜となる多
結晶金属酸化物層におけるゲート電極の下側に結晶粒界
が存在しないようにするため、多結晶金属酸化物層の堆
積後に熱処理を行なって多結晶金属酸化物層における結
晶粒界同士の間隔をゲート長よりも大きくした。それに
対して、第２の実施形態の変形例においては、high-kゲ
ート絶縁膜となる単結晶金属酸化物層をシリコン基板上
にエピタキシャル成長させることによって、熱処理を行
なうことなく、単結晶金属酸化物層におけるゲート電極
の下側に結晶粒界が存在しないようにする。The modification of the second embodiment differs from the second embodiment in the following points. That is, in the second embodiment, the deposition of the polycrystalline metal oxide layer is performed in order to prevent the crystal grain boundaries from existing below the gate electrode in the polycrystalline metal oxide layer which will be the high-k gate insulating film. After that, heat treatment was performed to make the distance between the crystal grain boundaries in the polycrystalline metal oxide layer larger than the gate length. On the other hand, in the modification of the second embodiment, a single crystal metal oxide layer to be a high-k gate insulating film is epitaxially grown on a silicon substrate, so that the single crystal metal oxide layer can be processed without heat treatment. There is no grain boundary below the gate electrode in the layer.

【００８３】図４（ａ）〜（ｃ）は本発明の第２の実施
形態の変形例に係る半導体装置の製造方法の各工程を示
す断面図である。FIGS. 4A to 4C are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the modification of the second embodiment of the present invention.

【００８４】まず、図４（ａ）に示すように、シリコン
基板３０に対して、例えば酸化前処理等のウェット処理
を行なう。具体的には、シリコン基板３０に対して、温
水洗浄、過酸化水素水を混入したバッファードフッ酸に
よる洗浄、又は過酸化水素水濃度を増加させた改良ＳＣ
−１溶液による洗浄と、希釈フッ酸による化学酸化膜除
去処理とを繰り返し行なう。その後、アンモニアガス中
において例えば７００℃の温度下でシリコン基板３０に
対して２０秒間の熱処理を行なって、シリコン基板３０
上に、厚さ１ｎｍ程度以下のシリコン窒化膜３１を界面
反応阻止層として形成する。このとき、後の工程でＨｆ
Ｏ₂ 膜をエピタキシャル成長させやすくするためにシリ
コン窒化膜３１をできる限り薄く形成することが好まし
い。First, as shown in FIG. 4A, the silicon substrate 30 is subjected to a wet treatment such as a pre-oxidation treatment. Specifically, the silicon substrate 30 is washed with warm water, washed with buffered hydrofluoric acid mixed with hydrogen peroxide water, or an improved SC in which the hydrogen peroxide water concentration is increased.
The cleaning with the -1 solution and the chemical oxide film removal treatment with diluted hydrofluoric acid are repeated. Then, the silicon substrate 30 is heat-treated in ammonia gas at a temperature of, for example, 700 ° C. for 20 seconds to obtain the silicon substrate 30.
A silicon nitride film 31 having a thickness of about 1 nm or less is formed thereon as an interface reaction blocking layer. At this time, in a later process, Hf
In order to facilitate the epitaxial growth of the O ₂ film, it is preferable to form the silicon nitride film 31 as thin as possible.

【００８５】次に、図４（ｂ）に示すように、シリコン
基板３０の上にシリコン窒化膜３１を介してＨｆＯ₂ 膜
３２をエピタキシャル成長させる。具体的には、例えば
基板温度を６００〜７００℃程度に設定して、１０^-7〜
１０^-8Ｐａ程度の真空状態でＭＢＥ（molecular beam e
pitaxy：分子線エピタキシー）法を実施することにより
厚さ６．０ｎｍ程度のＨｆＯ₂ 膜３２を堆積する。この
とき、シリコン基板３０（正確にはシリコン窒化膜３
１）とＨｆＯ₂ 膜３２との間に、つまりシリコン基板３
０におけるＨｆＯ₂ 膜３２との界面に、ＭＢＥ法の実施
に起因する界面反応に起因して、図４（ｂ）に示すよう
に、ハフニウムシリケート（ＨｆＳｉ_xＯ_y（但しｘ＋ｙ
＝１、ｘ＞０、ｙ＞０））層３３が必然的に形成され
る。従って、図４（ｂ）に示す工程でＨｆＯ₂ 膜３２を
形成した時点で、シリコン基板３０上にはシリコン窒化
膜３１を介して、ＨｆＳｉ_xＯ_y層３３及びＨｆＯ₂ 膜３
２が積層された２層構造が生じている。この２層構造
は、ゲート絶縁膜を構成するhigh-k膜である。尚、Ｈｆ
Ｏ₂ 膜３２は単結晶層であるのに対して、ＨｆＳｉ_xＯ_y
層３３は一般に非晶質層である。Next, as shown in FIG. 4B, an HfO ₂ film 32 is epitaxially grown on the silicon substrate 30 with a silicon nitride film 31 interposed therebetween. Specifically, for example, by setting the substrate temperature to about 600 to 700 ° C., 10 ⁻⁷ to
MBE (molecular beam e in a vacuum state of about 10 ^-8 Pa)
Pitaxy: molecular beam epitaxy) is performed to deposit the HfO ₂ film 32 having a thickness of about 6.0 nm. At this time, the silicon substrate 30 (more precisely, the silicon nitride film 3
1) and the HfO ₂ film 32, that is, the silicon substrate 3
At the interface with the HfO ₂ film 32 at 0, hafnium silicate (HfSi _x O _y (however, x + y) is generated as shown in FIG. 4B due to the interfacial reaction caused by the MBE method.
= 1, x> 0, y> 0)) layer 33 is necessarily formed. Therefore, when the HfO ₂ film 32 is formed in the step shown in FIG. 4B, the HfSi _x O _y layer 33 and the HfO ₂ film 3 are formed on the silicon substrate 30 via the silicon nitride film 31.
A two-layer structure in which two are stacked is generated. This two-layer structure is a high-k film that constitutes a gate insulating film. Hf
While the O ₂ film 32 is a single crystal layer, HfSi _x O _y
Layer 33 is generally an amorphous layer.

【００８６】次に、図４（ｃ）に示すように、例えば窒
化タンタルよりなるゲート電極３４をＨｆＯ₂ 膜３２の
上に形成する。その後、図示は省略しているが、ゲート
電極３４の側面にサイドウォールを形成した後、シリコ
ン基板３０に、ソース領域及びドレイン領域となる不純
物拡散層を形成する。Next, as shown in FIG. 4C, a gate electrode 34 made of, for example, tantalum nitride is formed on the HfO ₂ film 32. After that, although not shown, after forming a sidewall on the side surface of the gate electrode 34, an impurity diffusion layer to be a source region and a drain region is formed on the silicon substrate 30.

【００８７】以上に説明したように、第２の実施形態の
変形例によると、シリコン基板３０の上に、単結晶構造
を有するＨｆＯ₂ 膜３２をhigh-kゲート絶縁膜としてエ
ピタキシャル成長させた後、ＨｆＯ₂ 膜３２の上にゲー
ト電極３４を形成する。ここで、ＨｆＯ₂ 膜３２におけ
るゲート電極３４の下側に結晶粒界が存在することがな
いので、言い換えると、粒界自体が存在しないＨｆＯ₂
膜３２を形成できるので、ＨｆＯ₂ 膜３２中に、絶縁破
壊の原因となるリークパスが生じることを防止できる。
このため、絶縁耐性の優れたhigh-kゲート絶縁膜が得ら
れるので、熱酸化膜の薄膜化限界を超える極薄の電気的
膜厚を達成しつつゲート絶縁膜の耐圧及び信頼性を向上
させることができる。従って、トランジスタのオン電流
を劣化させることなく、ゲートリーク電流を抑制して消
費電力を低減できるので、待機電力の極めて小さい高速
トランジスタの製造が可能になる。As described above, according to the modification of the second embodiment, after the HfO ₂ film 32 having a single crystal structure is epitaxially grown on the silicon substrate 30 as a high-k gate insulating film, A gate electrode 34 is formed on the HfO ₂ film 32. Here, since there is no crystal grain boundary below the gate electrode 34 in the HfO ₂ film 32, in other words, HfO _{2 in} which the grain boundary itself does not exist.
Since the film 32 can be formed, the HfO ₂ film 32 can be prevented from having a leak path that causes dielectric breakdown.
For this reason, a high-k gate insulating film with excellent insulation resistance can be obtained, so that the withstand voltage and reliability of the gate insulating film are improved while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. be able to. Therefore, the gate leakage current can be suppressed and the power consumption can be reduced without deteriorating the on-current of the transistor, so that a high-speed transistor with extremely low standby power can be manufactured.

【００８８】また、第２の実施形態の変形例によると、
ＨｆＯ₂ 膜３２に対して熱処理を行なうことなく前述の
効果が得られるので、製造工程を簡単化できる。Further, according to the modification of the second embodiment,
Since the above effects can be obtained without performing heat treatment on the HfO ₂ film 32, the manufacturing process can be simplified.

【００８９】また、第２の実施形態の変形例によると、
単結晶構造のＨｆＯ₂ 膜３２を有するhigh-k膜の耐熱性
は非晶質high-k膜と比べて優れているため、リーク電流
が大幅に低減された、構造的にも電気的にも強固なhigh
-kゲート絶縁膜を簡単に実現できる。Further, according to the modification of the second embodiment,
Since the heat resistance of the high-k film having the HfO ₂ film 32 having the single crystal structure is superior to that of the amorphous high-k film, the leakage current is greatly reduced, and the structural and electrical characteristics are high. Strong high
-k A gate insulating film can be easily realized.

【００９０】また、第２の実施形態の変形例によると、
ＨｆＯ₂ 膜３２をＭＢＥ法を用いて形成するため、単結
晶構造を有するＨｆＯ₂ 膜３２を確実に形成できる。Further, according to the modification of the second embodiment,
Since the HfO ₂ film 32 is formed by the MBE method, the HfO ₂ film 32 having a single crystal structure can be surely formed.

【００９１】尚、第２の実施形態の変形例において、Ｈ
ｆＯ₂ 膜３２をＭＢＥ法を用いて形成したが、これに代
えて、単結晶構造を有するＨｆＯ₂ 膜を形成できる他の
エピタキシャル成長法を用いても同様の効果が得られる
ことは言うまでもない。In the modification of the second embodiment, H
Although the fO ₂ film 32 is formed by using the MBE method, it goes without saying that the same effect can be obtained by using another epitaxial growth method that can form an HfO ₂ film having a single crystal structure instead.

【００９２】また、第２の実施形態の変形例において、
ゲート絶縁膜材料となる高誘電率の金属酸化物としてＨ
ｆＯ₂ を用いた。しかし、これに限られず、ランタノイ
ド、アクチノイド若しくはアルミニウム等の３族元素
（３Ａ族元素及び３Ｂ族元素の両方を含む）、又は、ジ
ルコニウム等の４族元素を含む他の金属酸化物を用いて
もよい。具体的には、単結晶構造を呈する高誘電率の他
の金属酸化物、例えばＺｒＯ₂ 、Ａｌ₂Ｏ₃又はＬａ₂Ｏ₃
等を用いて単結晶層をシリコン基板３０上にエピタキシ
ャル成長させても同様の効果が得られる。In the modification of the second embodiment,
H as a high-dielectric-constant metal oxide used as a gate insulating film material
fO ₂ was used. However, the present invention is not limited thereto, and other metal oxides containing Group 3 elements (including both Group 3A and Group 3B elements) such as lanthanoids, actinides or aluminum, or Group 4 elements such as zirconium may be used. Good. Specifically, another metal oxide having a high dielectric constant and having a single crystal structure, for example, ZrO ₂ , Al ₂ O ₃ or La ₂ O _{3 is used.}
The same effect can be obtained by epitaxially growing the single crystal layer on the silicon substrate 30 by using the above method.

【００９３】また、第２の実施形態の変形例において、
高誘電率を有する金属酸化物膜をゲート絶縁膜として用
いたＭＯＳＦＥＴを対象としたが、これに限られず、金
属酸化物膜を用いた他のデバイス、例えば、金属酸化物
膜を容量絶縁膜として用いたキャパシタ等を対象として
も同様の効果が得られることは言うまでもない。In the modification of the second embodiment,
Although the present invention was applied to a MOSFET using a metal oxide film having a high dielectric constant as a gate insulating film, the present invention is not limited to this. It goes without saying that the same effect can be obtained by using the used capacitor or the like.

【００９４】[0094]

【発明の効果】本発明によると、結晶粒界が不連続にな
るように積層された複数の多結晶層、又は電極の下側部
分に結晶粒界が存在しない多結晶層若しくは単結晶層を
high-k膜として設けるため、結晶粒界に起因するリーク
パスがhigh-k膜に生じることを防止できる。このため、
絶縁耐性の優れたhigh-k膜が得られるので、熱酸化膜の
薄膜化限界を超える極薄の電気的膜厚を達成しつつゲー
ト絶縁膜や容量絶縁膜の耐圧及び信頼性を向上させるこ
とができる。また、多結晶層又は単結晶層を有するhigh
-k膜の耐熱性は非晶質high-k膜と比べて優れているた
め、リーク電流が大幅に低減された、構造的にも電気的
にも強固なhigh-k膜を実現できる。According to the present invention, a plurality of polycrystalline layers laminated so that the crystal grain boundaries are discontinuous, or a polycrystalline layer or a single crystal layer having no crystal grain boundaries in the lower part of the electrode is provided.
Since it is provided as a high-k film, it is possible to prevent a leak path due to a crystal grain boundary from occurring in the high-k film. For this reason,
Since a high-k film with excellent insulation resistance can be obtained, it is possible to improve the breakdown voltage and reliability of the gate insulating film and the capacitive insulating film while achieving an extremely thin electrical film thickness that exceeds the thinning limit of the thermal oxide film. You can In addition, high with a polycrystalline layer or a single crystal layer
Since the heat resistance of the -k film is superior to that of the amorphous high-k film, it is possible to realize a structurally and electrically strong high-k film with significantly reduced leakage current.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。1A to 1D are cross-sectional views showing each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法によって形成されたhigh-k膜を有するＭＯＳキャ
パシタのＩ−Ｖ特性を示す図である。FIG. 2 is a diagram showing IV characteristics of a MOS capacitor having a high-k film formed by the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図３】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。3A to 3D are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

【図４】（ａ）〜（ｃ）は本発明の第２の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。4A to 4C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a modification of the second embodiment of the present invention.

【図５】（ａ）〜（ｄ）は従来の半導体装置の製造方法
の各工程を示す断面図である。5A to 5D are cross-sectional views showing each step of a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１０ シリコン基板 １１ シリコン窒化膜 １２ 第１のＨｆＯ₂ 層 １２ａ 多結晶粒界 １３ ＨｆＳｉ_xＯ_y層 １４ 第２のＨｆＯ₂ 層 １４ａ 多結晶粒界 １５ 第３のＨｆＯ₂ 層 １５ａ 多結晶粒界 １６ ＨｆＳｉ_xＯ_y層 １７ 窒化タンタル膜 ２０ シリコン基板 ２１ シリコン窒化膜 ２２ ＨｆＯ₂ 膜 ２２ａ 多結晶粒界 ２３ ＨｆＳｉ_xＯ_y層 ２４ ゲート電極 ３０ シリコン基板 ３１ シリコン窒化膜 ３２ ＨｆＯ₂ 膜 ３３ ＨｆＳｉ_xＯ_y層 ３４ ゲート電極 ｂ１ ＨｆＳｉ_xＯ_y層１６と第１のＨｆＯ₂ 層１２と
の界面 ｂ２ 第１のＨｆＯ₂ 層１２と第２のＨｆＯ₂ 層１４
との界面 ｂ３ 第２のＨｆＯ₂ 層１４と第３のＨｆＯ₂ 層１５
との界面10 a silicon substrate 11 a silicon nitride film 12 first HfO ₂ layer 12a polycrystalline grain boundaries 13 HfSi _x O _y layer 14 second HfO ₂ layer 14a polycrystalline grain boundaries 15 third HfO ₂ layer 15a polycrystalline grain boundaries 16 HfSi _x O _y layer 17 Tantalum nitride film 20 Silicon substrate 21 Silicon nitride film 22 HfO ₂ film 22a Polycrystalline grain boundary 23 HfSi _x O _y layer 24 Gate electrode 30 Silicon substrate 31 Silicon nitride film 32 HfO ₂ film 33 HfSi _x O _y Layer 34 Gate electrode b1 Interface between HfSi _x O _y layer 16 and first HfO ₂ layer 12 b2 First HfO ₂ layer 12 and second HfO ₂ layer 14
Interface b3 Second HfO ₂ layer 14 and third HfO ₂ layer 15
Interface with

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 4M104 BB32 CC05 DD65 EE03 EE09 EE12 EE16 EE17 GG09 HH20 5F038 AC05 AC15 AC16 EZ14 EZ20 5F058 BA11 BC03 BD01 BD05 BF02 BF11 BF20 BH01 BJ04 5F140 AA19 AA24 AA34 AA39 BA01 BD02 BD07 BD11 BD13 BD15 BE02 BE05 BE08 BE09 BE10 BE16 BE17 BF01 BF10 BG11 BG38 ─────────────────────────────────────────────────── ─── Continued Front Page (51) Int.Cl. ⁷ Identification Code FI Theme Coat (Reference) H01L 29/78 F Term (Reference) 4M104 BB32 CC05 DD65 EE03 EE09 EE12 EE16 EE17 GG09 HH20 5F038 AC05 AC15 AC16 EZ14 EZ20 5F058 BA11 BC03 BD01 BD05 BF02 BF11 BF20 BH01 BJ04 5F140 AA19 AA24 AA34 AA39 BA01 BD02 BD07 BD11 BD13 BD15 BE02 BE05 BE08 BE09 BE10 BE16 BE17 BF01 BF10 BG11 BG38

Claims (22)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に、絶縁性の金属酸化物よ
りなる第１の多結晶層を第１の温度で堆積する工程と、 前記第１の多結晶層の上に、前記金属酸化物よりなる第
２の多結晶層を、第１の温度と異なる第２の温度で堆積
する工程とを備えていることを特徴とする絶縁膜形成方
法。1. A step of depositing a first polycrystalline layer made of an insulating metal oxide on a semiconductor substrate at a first temperature, and the metal oxide being deposited on the first polycrystalline layer. And a step of depositing a second polycrystalline layer made of the same at a second temperature different from the first temperature. 【請求項２】 前記第２の多結晶層の上に、前記金属酸
化物よりなる第３の多結晶層を、第２の温度と異なる第
３の温度で堆積する工程をさらに備えていることを特徴
とする絶縁膜形成方法。2. The method further comprises the step of depositing a third polycrystalline layer of the metal oxide on the second polycrystalline layer at a third temperature different from the second temperature. A method for forming an insulating film, comprising: 【請求項３】 前記第１の多結晶層及び第２の多結晶層
は、ＣＶＤ法又はＰＶＤ法により堆積されることを特徴
とする請求項１に記載の絶縁膜形成方法。3. The insulating film forming method according to claim 1, wherein the first polycrystalline layer and the second polycrystalline layer are deposited by a CVD method or a PVD method. 【請求項４】 前記金属酸化物は３族元素を含むことを
特徴とする請求項１に記載の絶縁膜形成方法。4. The method for forming an insulating film according to claim 1, wherein the metal oxide contains a Group 3 element. 【請求項５】 前記３族元素はランタノイド、アクチノ
イド又はアルミニウムであることを特徴とする請求項４
に記載の絶縁膜形成方法。5. The group 3 element is a lanthanoid, an actinide or aluminum.
The method for forming an insulating film as described in. 【請求項６】 前記金属酸化物は４族元素を含むことを
特徴とする請求項１に記載の絶縁膜形成方法。6. The method according to claim 1, wherein the metal oxide contains a Group 4 element. 【請求項７】 前記４族元素はハフニウム又はジルコニ
ウムであることを特徴とする請求項６に記載の絶縁膜形
成方法。7. The method for forming an insulating film according to claim 6, wherein the Group 4 element is hafnium or zirconium. 【請求項８】 半導体基板上に、絶縁性の金属酸化物よ
りなる多結晶層を堆積する工程と、 前記多結晶層に対して熱処理を行なう工程と、 前記多結晶層の上に、方形状の電極を形成する工程とを
備え、 前記熱処理を行なう工程は、前記多結晶層における結晶
粒界同士の間隔を、前記電極の少なくとも一方向の長さ
よりも大きくする工程を含むことを特徴とする半導体装
置の製造方法。8. A step of depositing a polycrystal layer made of an insulating metal oxide on a semiconductor substrate, a step of heat-treating the polycrystal layer, and a square shape on the polycrystal layer. And a step of forming the electrode, wherein the step of performing the heat treatment includes a step of making an interval between crystal grain boundaries in the polycrystalline layer larger than a length of the electrode in at least one direction. Manufacturing method of semiconductor device. 【請求項９】 前記多結晶層は、ＣＶＤ法又はＰＶＤ法
により堆積されることを特徴とする請求項８に記載の半
導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the polycrystalline layer is deposited by a CVD method or a PVD method. 【請求項１０】 半導体基板上に、絶縁性の金属酸化物
よりなる単結晶層をエピタキシャル成長させる工程と、 前記単結晶層の上に電極を形成する工程とを備えている
ことを特徴とする半導体装置の製造方法。10. A semiconductor comprising: a step of epitaxially growing a single crystal layer made of an insulating metal oxide on a semiconductor substrate; and a step of forming an electrode on the single crystal layer. Device manufacturing method. 【請求項１１】 前記単結晶層はＭＢＥ法により堆積さ
れることを特徴とする請求項１０に記載の半導体装置の
製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the single crystal layer is deposited by an MBE method. 【請求項１２】 前記金属酸化物は３族元素を含むこと
を特徴とする請求項８又は１０に記載の半導体装置の製
造方法。12. The method for manufacturing a semiconductor device according to claim 8, wherein the metal oxide contains a Group 3 element. 【請求項１３】 前記３族元素はランタノイド、アクチ
ノイド又はアルミニウムであることを特徴とする請求項
１２に記載の半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein the Group 3 element is a lanthanoid, an actinide or aluminum. 【請求項１４】 前記金属酸化物は４族元素を含むこと
を特徴とする請求項８又は１０に記載の半導体装置の製
造方法。14. The method of manufacturing a semiconductor device according to claim 8, wherein the metal oxide contains a Group 4 element. 【請求項１５】 前記４族元素はハフニウム又はジルコ
ニウムであることを特徴とする請求項１４に記載の半導
体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the Group 4 element is hafnium or zirconium. 【請求項１６】 半導体基板上に積層された、絶縁性の
金属酸化物よりなる複数の多結晶層を備え、 前記複数の多結晶層のそれぞれにおける結晶粒界同士は
互いに不連続であることを特徴とする半導体装置。16. A plurality of polycrystalline layers made of an insulating metal oxide laminated on a semiconductor substrate, wherein crystal grain boundaries in each of the plurality of polycrystalline layers are discontinuous with each other. Characteristic semiconductor device. 【請求項１７】 半導体基板上に形成された、絶縁性の
金属酸化物よりなる多結晶層と、 前記多結晶層上に形成された方形状の電極とを備え、 前記多結晶層における結晶粒界同士の間隔は、前記電極
の少なくとも一方向の長さよりも大きいことを特徴とす
る半導体装置。17. A crystal layer in the polycrystal layer, comprising a polycrystal layer made of an insulating metal oxide formed on a semiconductor substrate, and a rectangular electrode formed on the polycrystal layer. The semiconductor device is characterized in that the distance between the boundaries is greater than the length of the electrode in at least one direction. 【請求項１８】 半導体基板上にエピタキシャル成長に
より形成された、絶縁性の金属酸化物よりなる単結晶層
と、 前記単結晶層の上に形成された電極とを備えていること
を特徴とする半導体装置。18. A semiconductor comprising a single crystal layer made of an insulating metal oxide formed by epitaxial growth on a semiconductor substrate, and an electrode formed on the single crystal layer. apparatus. 【請求項１９】 前記金属酸化物は３族元素を含むこと
を特徴とする請求項１６、１７又は１８に記載の半導体
装置。19. The semiconductor device according to claim 16, wherein the metal oxide contains a Group 3 element. 【請求項２０】 前記３族元素はランタノイド、アクチ
ノイド又はアルミニウムであることを特徴とする請求項
１９に記載の半導体装置。20. The semiconductor device according to claim 19, wherein the Group 3 element is a lanthanoid, an actinide, or aluminum. 【請求項２１】 前記金属酸化物は４族元素を含むこと
を特徴とする請求項１６、１７又は１８に記載の半導体
装置。21. The semiconductor device according to claim 16, wherein the metal oxide contains a Group 4 element. 【請求項２２】 前記４族元素はハフニウム又はジルコ
ニウムであることを特徴とする請求項２１に記載の半導
体装置。22. The semiconductor device according to claim 21, wherein the Group 4 element is hafnium or zirconium.