JP2003174149A - 磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置 - Google Patents
磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置Info
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Abstract
(57)【要約】
【課題】 書き込み電流が低減できて、微細化、集積化
に適したＴＭＲ素子、およびそれを用いた磁気ランダム
アクセスメモリ装置を得る。 【解決手段】 上部が開放された円筒状の磁性体から成
るスピン自由層１と、この円筒内に薄い絶縁層２を介し
て形成された柱状の磁性体から成るスピン固定層３とで
ＴＭＲ素子４を構成し、占有面積を格段と縮小する。ま
た、スピン固定層３はスピン方向を予め柱状の磁性体の
周方向の一方に固定し、スピン自由層１、スピン固定層
３間にトンネル電流を絶縁層２を経て流し、発生する回
転磁場を効率的に用いることにより、スピン自由層１の
スピンを円筒の周方向に容易に設定する。
に適したＴＭＲ素子、およびそれを用いた磁気ランダム
アクセスメモリ装置を得る。 【解決手段】 上部が開放された円筒状の磁性体から成
るスピン自由層１と、この円筒内に薄い絶縁層２を介し
て形成された柱状の磁性体から成るスピン固定層３とで
ＴＭＲ素子４を構成し、占有面積を格段と縮小する。ま
た、スピン固定層３はスピン方向を予め柱状の磁性体の
周方向の一方に固定し、スピン自由層１、スピン固定層
３間にトンネル電流を絶縁層２を経て流し、発生する回
転磁場を効率的に用いることにより、スピン自由層１の
スピンを円筒の周方向に容易に設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、磁性体構造を有
する磁気抵抗記憶素子（以下、ＴＭＲ（Tunneling Magn
eto Resistive）素子と称す）、およびそれを用いた磁
気ランダムアクセスメモリ装置（以降、ＭＲＡＭ＝Magn
etic Random Access Memoryと略する）に関するもので
ある。
する磁気抵抗記憶素子（以下、ＴＭＲ（Tunneling Magn
eto Resistive）素子と称す）、およびそれを用いた磁
気ランダムアクセスメモリ装置（以降、ＭＲＡＭ＝Magn
etic Random Access Memoryと略する）に関するもので
ある。
【０００２】
【従来の技術】ＭＲＡＭは、磁性体構造に電流を流した
時に、磁性体のスピンの向きによって抵抗値が変化する
ことを利用したメモリデバイスである。メモリ動作を行
う素子としてＴＭＲ素子が用いられている。磁気メモリ
の１ビットは、このＴＭＲ素子と１つのＭＯＳトランジ
スタとからなっている。図１０は、従来のＭＲＡＭの構
造を示したものである。図において１００はＴＭＲ素子
で、第１の磁性体１０１と第２の磁性体１０３との間に
薄い絶縁層１０２がはさまれたサンドイッチ構造となっ
ている。１５０は半導体基板（以下、基板と称す）で、
基板１５０上にＭＯＳトランジスタであるアクセストラ
ンジスタを形成し、１５５はそのソース・ドレイン領域
である。１６０はアクセストランジスタのゲート電極と
なる読み出しワード線、１６５は書き込みワード線であ
る。１７０はソース・ドレイン領域１５５の一方と第１
の磁性体１０１とを接続する電極部、１７５は積層され
た層間絶縁膜、１８０はビット線である。なお、第１の
磁性体１０１はスピンの方向が固定されないで可変なス
ピン自由層、第２の磁性体１０３はスピンが所定の方向
に固定されたスピン固定層であるが、ＴＭＲ素子１００
のサンドイッチ構造はビット線１８０の方向に長い長方
形をしているため、第１の磁性体１０１のスピン方向は
ビット線１８０の長さ方向（ビット線方向）に向くのが
容易となる。また第２の磁性体１０３のスピンの向きは
ビット線方向に固定される。
時に、磁性体のスピンの向きによって抵抗値が変化する
ことを利用したメモリデバイスである。メモリ動作を行
う素子としてＴＭＲ素子が用いられている。磁気メモリ
の１ビットは、このＴＭＲ素子と１つのＭＯＳトランジ
スタとからなっている。図１０は、従来のＭＲＡＭの構
造を示したものである。図において１００はＴＭＲ素子
で、第１の磁性体１０１と第２の磁性体１０３との間に
薄い絶縁層１０２がはさまれたサンドイッチ構造となっ
ている。１５０は半導体基板（以下、基板と称す）で、
基板１５０上にＭＯＳトランジスタであるアクセストラ
ンジスタを形成し、１５５はそのソース・ドレイン領域
である。１６０はアクセストランジスタのゲート電極と
なる読み出しワード線、１６５は書き込みワード線であ
る。１７０はソース・ドレイン領域１５５の一方と第１
の磁性体１０１とを接続する電極部、１７５は積層され
た層間絶縁膜、１８０はビット線である。なお、第１の
磁性体１０１はスピンの方向が固定されないで可変なス
ピン自由層、第２の磁性体１０３はスピンが所定の方向
に固定されたスピン固定層であるが、ＴＭＲ素子１００
のサンドイッチ構造はビット線１８０の方向に長い長方
形をしているため、第１の磁性体１０１のスピン方向は
ビット線１８０の長さ方向（ビット線方向）に向くのが
容易となる。また第２の磁性体１０３のスピンの向きは
ビット線方向に固定される。
【０００３】このような従来のＭＲＡＭにおけるＴＭＲ
素子１００への書き込みは、図１１に示すように、ビッ
ト線１８０と書き込みワード線１６５とに電流を流し、
発生する磁界がスピン自由層である第１の磁性体１０１
のスピン方向を決定することにより行われる。すなわ
ち、その方向が第２の磁性体１０３のスピン方向と同方
向または逆方向によって"１"または"０"のデータが書き
込まれる。この書き込みは、一定量以上の磁界が必要で
あり、かつビット線１８０と書き込みワード線１６５と
が交差しているセルのみ行われるのが特徴である。一
方、ＴＭＲ素子１００からの読み出しは、第１の磁性体
１０１と第２の磁性体１０３との間に電圧をかけて、ま
た、読み出しワード線１６０に電圧をかけてアクセスト
ランジスタをオンさせ、アクセストランジスタに流れ込
む電流を読み取ることにより行われる。第１の磁性体１
０１のスピン方向と第２の磁性体１０３のスピン方向と
が同じ時は電流がよく流れるが、反対の時は電流があま
り流れない特徴を利用して、第１の磁性体１０１と第２
の磁性体１０３との間の抵抗値を変化させ、アクセスト
ランジスタをオンさせて、ビット線１８０からアクセス
トランジスタに流れ込む電流の大小を判定するのであ
る。
素子１００への書き込みは、図１１に示すように、ビッ
ト線１８０と書き込みワード線１６５とに電流を流し、
発生する磁界がスピン自由層である第１の磁性体１０１
のスピン方向を決定することにより行われる。すなわ
ち、その方向が第２の磁性体１０３のスピン方向と同方
向または逆方向によって"１"または"０"のデータが書き
込まれる。この書き込みは、一定量以上の磁界が必要で
あり、かつビット線１８０と書き込みワード線１６５と
が交差しているセルのみ行われるのが特徴である。一
方、ＴＭＲ素子１００からの読み出しは、第１の磁性体
１０１と第２の磁性体１０３との間に電圧をかけて、ま
た、読み出しワード線１６０に電圧をかけてアクセスト
ランジスタをオンさせ、アクセストランジスタに流れ込
む電流を読み取ることにより行われる。第１の磁性体１
０１のスピン方向と第２の磁性体１０３のスピン方向と
が同じ時は電流がよく流れるが、反対の時は電流があま
り流れない特徴を利用して、第１の磁性体１０１と第２
の磁性体１０３との間の抵抗値を変化させ、アクセスト
ランジスタをオンさせて、ビット線１８０からアクセス
トランジスタに流れ込む電流の大小を判定するのであ
る。
【０００４】
【発明が解決しようとする課題】上記のような従来の磁
気ランダムアクセスメモリ装置では、書き込みワード線
と読み出しワード線とが別個に必要であり、また、ワー
ド線、ビット線は、その交差領域にＴＭＲ素子を形成す
るため、細線化が困難であった。また、ＴＭＲ素子は平
板状の磁性体を絶縁層を介して積層した構造であるた
め、占有面積の縮小化が困難である上、微細化されると
スピン反転に要する磁界強度が大きくなる性質があるた
め、より強い書き込み電流が必要となり、微細化、集積
化の促進には、適さない構造であった。
気ランダムアクセスメモリ装置では、書き込みワード線
と読み出しワード線とが別個に必要であり、また、ワー
ド線、ビット線は、その交差領域にＴＭＲ素子を形成す
るため、細線化が困難であった。また、ＴＭＲ素子は平
板状の磁性体を絶縁層を介して積層した構造であるた
め、占有面積の縮小化が困難である上、微細化されると
スピン反転に要する磁界強度が大きくなる性質があるた
め、より強い書き込み電流が必要となり、微細化、集積
化の促進には、適さない構造であった。
【０００５】この発明は、上述のような問題点を解決す
るためになされたもので、書き込み電流が低減できて、
微細化、集積化に適したＴＭＲ素子の構造を提供するこ
とを目的とする。また、このようなＴＭＲ素子を備え
て、微細化、集積化の促進した磁気ランダムアクセスメ
モリ装置を得ることを目的とする。
るためになされたもので、書き込み電流が低減できて、
微細化、集積化に適したＴＭＲ素子の構造を提供するこ
とを目的とする。また、このようなＴＭＲ素子を備え
て、微細化、集積化の促進した磁気ランダムアクセスメ
モリ装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る請求項１
記載の磁気抵抗記憶素子は、磁化方向が可変で、一端が
開放された円筒状の第１の磁性体と、該第１の磁性体の
円筒内に絶縁層を介して形成され、磁化方向が一方の周
方向に固定された柱状の第２の磁性体とを備え、上記第
１、第２の磁性体間にトンネル電流を流すことにより回
転磁場を発生させて上記第１の磁性体の磁化方向を一方
または他方の周方向に設定し、上記第２の磁性体の磁化
方向に対する上記第１の磁性体の磁化方向による磁気抵
抗変化を二値信号として利用するものである。
記載の磁気抵抗記憶素子は、磁化方向が可変で、一端が
開放された円筒状の第１の磁性体と、該第１の磁性体の
円筒内に絶縁層を介して形成され、磁化方向が一方の周
方向に固定された柱状の第２の磁性体とを備え、上記第
１、第２の磁性体間にトンネル電流を流すことにより回
転磁場を発生させて上記第１の磁性体の磁化方向を一方
または他方の周方向に設定し、上記第２の磁性体の磁化
方向に対する上記第１の磁性体の磁化方向による磁気抵
抗変化を二値信号として利用するものである。
【０００７】この発明に係る請求項２記載の磁気抵抗記
憶素子は、磁化方向が可変で、柱状パターンおよび該柱
状パターンの周りに一端を開放して配設された円筒状パ
ターンで一体的に構成される第１の磁性体と、該第１の
磁性体の該円筒状パターン内で該柱状パターンの周りに
絶縁層を介して形成され、磁化方向が一方の周方向に固
定され、一端が開放された円筒状の第２の磁性体とを備
え、上記第１、第２の磁性体間にトンネル電流を流すこ
とにより回転磁場を発生させて上記第１の磁性体の磁化
方向を一方または他方の周方向に設定し、上記第２の磁
性体の磁化方向に対する上記第１の磁性体の磁化方向に
よる磁気抵抗変化を二値信号として利用するものであ
る。
憶素子は、磁化方向が可変で、柱状パターンおよび該柱
状パターンの周りに一端を開放して配設された円筒状パ
ターンで一体的に構成される第１の磁性体と、該第１の
磁性体の該円筒状パターン内で該柱状パターンの周りに
絶縁層を介して形成され、磁化方向が一方の周方向に固
定され、一端が開放された円筒状の第２の磁性体とを備
え、上記第１、第２の磁性体間にトンネル電流を流すこ
とにより回転磁場を発生させて上記第１の磁性体の磁化
方向を一方または他方の周方向に設定し、上記第２の磁
性体の磁化方向に対する上記第１の磁性体の磁化方向に
よる磁気抵抗変化を二値信号として利用するものであ
る。
【０００８】この発明に係る請求項３記載の磁気抵抗記
憶素子は、請求項１または２において、第１の磁性体と
第２の磁性体との互いに対面する表面を粗面化して表面
積を広くしたものである。
憶素子は、請求項１または２において、第１の磁性体と
第２の磁性体との互いに対面する表面を粗面化して表面
積を広くしたものである。
【０００９】この発明に係る請求項４記載の磁気抵抗記
憶素子は、請求項１〜３のいずれかにおいて、磁性体の
円筒内底部に形成された絶縁層が、円筒内側壁に形成さ
れた絶縁層よりも膜厚が厚いものである。
憶素子は、請求項１〜３のいずれかにおいて、磁性体の
円筒内底部に形成された絶縁層が、円筒内側壁に形成さ
れた絶縁層よりも膜厚が厚いものである。
【００１０】この発明に係る請求項５記載の磁気抵抗記
憶素子は、磁化方向が可変で、両端が開放された円筒状
の磁性体と、該磁性体の円筒内を貫通するように絶縁層
を介して形成された柱状の配線層とを備え、上記配線層
に電流を流すことにより回転磁場を発生させて上記磁性
体の磁化方向を一方または他方の周方向に設定し、上記
配線層を流れる電流の大小で上記磁性体の磁化方向を読
み出すものである。
憶素子は、磁化方向が可変で、両端が開放された円筒状
の磁性体と、該磁性体の円筒内を貫通するように絶縁層
を介して形成された柱状の配線層とを備え、上記配線層
に電流を流すことにより回転磁場を発生させて上記磁性
体の磁化方向を一方または他方の周方向に設定し、上記
配線層を流れる電流の大小で上記磁性体の磁化方向を読
み出すものである。
【００１１】この発明に係る請求項６記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、上記請求項
１〜４のいずれかに記載の磁気抵抗記憶素子と、アクセ
ストランジスタと、上記磁気抵抗記憶素子の上層に形成
された共通電極とを備え、上記磁気抵抗記憶素子の一方
の磁性体を上記共通電極に、他方を上記アクセストラン
ジスタに接続したものである。
ムアクセスメモリ装置は、半導体基板上に、上記請求項
１〜４のいずれかに記載の磁気抵抗記憶素子と、アクセ
ストランジスタと、上記磁気抵抗記憶素子の上層に形成
された共通電極とを備え、上記磁気抵抗記憶素子の一方
の磁性体を上記共通電極に、他方を上記アクセストラン
ジスタに接続したものである。
【００１２】この発明に係る請求項７記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、上記請求項
１〜４のいずれかに記載の磁気抵抗記憶素子と、ＰＮ接
合を形成するダイオードと、上記磁気抵抗記憶素子の上
層に形成された共通電極とを備え、上記磁気抵抗記憶素
子の一方の磁性体を上記共通電極に、他方を上記ダイオ
ードに接続したものである。
ムアクセスメモリ装置は、半導体基板上に、上記請求項
１〜４のいずれかに記載の磁気抵抗記憶素子と、ＰＮ接
合を形成するダイオードと、上記磁気抵抗記憶素子の上
層に形成された共通電極とを備え、上記磁気抵抗記憶素
子の一方の磁性体を上記共通電極に、他方を上記ダイオ
ードに接続したものである。
【００１３】この発明に係る請求項８記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、上記請求項
５記載の磁気抵抗記憶素子と、アクセストランジスタ
と、上記磁気抵抗記憶素子の上層に形成された共通電極
とを備え、上記磁気抵抗記憶素子の柱状の配線層を縦方
向に配置して上記共通電極と上記アクセストランジスタ
とを接続する配線としたものである。
ムアクセスメモリ装置は、半導体基板上に、上記請求項
５記載の磁気抵抗記憶素子と、アクセストランジスタ
と、上記磁気抵抗記憶素子の上層に形成された共通電極
とを備え、上記磁気抵抗記憶素子の柱状の配線層を縦方
向に配置して上記共通電極と上記アクセストランジスタ
とを接続する配線としたものである。
【００１４】この発明に係る請求項９記載の磁気ランダ
ムアクセスメモリ装置は、半導体基板上に、上記請求項
５記載の磁気抵抗記憶素子と、ＰＮ接合を形成するダイ
オードと、上記磁気抵抗記憶素子の上層に形成された共
通電極とを備え、上記磁気抵抗記憶素子の柱状の配線層
を縦方向に配置して上記共通電極と上記ダイオードとを
接続する配線としたものである。
ムアクセスメモリ装置は、半導体基板上に、上記請求項
５記載の磁気抵抗記憶素子と、ＰＮ接合を形成するダイ
オードと、上記磁気抵抗記憶素子の上層に形成された共
通電極とを備え、上記磁気抵抗記憶素子の柱状の配線層
を縦方向に配置して上記共通電極と上記ダイオードとを
接続する配線としたものである。
【００１５】この発明に係る請求項１０記載の磁気ラン
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板に形成された第１導電型のウェル領域
と、該ウェル領域内に形成され磁気抵抗記憶素子に接続
された第２導電型の拡散層とでダイオードを構成するも
のである。
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板に形成された第１導電型のウェル領域
と、該ウェル領域内に形成され磁気抵抗記憶素子に接続
された第２導電型の拡散層とでダイオードを構成するも
のである。
【００１６】この発明に係る請求項１１記載の磁気ラン
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板にＳＯＩ基板を用い、該ＳＯＩ基板に形
成された互いに隣接する第１、第２導電型の拡散層でダ
イオードを構成するものである。
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板にＳＯＩ基板を用い、該ＳＯＩ基板に形
成された互いに隣接する第１、第２導電型の拡散層でダ
イオードを構成するものである。
【００１７】この発明に係る請求項１２記載の磁気ラン
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板に形成された配線層と磁気抵抗記憶素子
とを接続孔を介して接続し、該接続孔内に縦方向にダイ
オードを構成したものである。
ダムアクセスメモリ装置は、請求項７または９におい
て、半導体基板に形成された配線層と磁気抵抗記憶素子
とを接続孔を介して接続し、該接続孔内に縦方向にダイ
オードを構成したものである。
【００１８】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１によるＴＭＲ素子およびＭＲＡＭについて
説明する。図１はこの発明の実施の形態１によるＴＭＲ
素子およびそれを用いたＭＲＡＭの構造を示すもので、
図１（ａ）はＴＭＲ素子の構造を示す断面図、図１
（ｂ）は図１（ａ）のＡ−Ａ線による断面図、図１
（ｃ）はＭＲＡＭの構造を示す断面図である。なお、図
１（ｂ）で示す断面は、正方形に限らず、長方形、円
形、楕円形などでもよい。図１（ａ）に示すように、ス
ピンの方向が固定されないで可変である第１の磁性体と
してのスピン自由層１が、例えば上部が開放された円筒
状に形成され、このスピン自由層１の円筒内に、薄い絶
縁層２を介して柱状の第２の磁性体としてのスピン固定
層３が形成され、ＴＭＲ素子４が構成される。なお、
５、６はそれぞれスピン固定層３、スピン自由層１に接
続される電極部である。
実施の形態１によるＴＭＲ素子およびＭＲＡＭについて
説明する。図１はこの発明の実施の形態１によるＴＭＲ
素子およびそれを用いたＭＲＡＭの構造を示すもので、
図１（ａ）はＴＭＲ素子の構造を示す断面図、図１
（ｂ）は図１（ａ）のＡ−Ａ線による断面図、図１
（ｃ）はＭＲＡＭの構造を示す断面図である。なお、図
１（ｂ）で示す断面は、正方形に限らず、長方形、円
形、楕円形などでもよい。図１（ａ）に示すように、ス
ピンの方向が固定されないで可変である第１の磁性体と
してのスピン自由層１が、例えば上部が開放された円筒
状に形成され、このスピン自由層１の円筒内に、薄い絶
縁層２を介して柱状の第２の磁性体としてのスピン固定
層３が形成され、ＴＭＲ素子４が構成される。なお、
５、６はそれぞれスピン固定層３、スピン自由層１に接
続される電極部である。
【００１９】以上のように構成されるＴＭＲ素子４にお
いて、スピン固定層３は予め強い磁界を加える等の処置
を施して、図１（ｂ）に示すように、スピン方向を柱状
の磁性体の周方向の一方（矢印Ｘ）に固定しておく。そ
して、スピン自由層１からスピン固定層３、あるいはス
ピン固定層３からスピン自由層１に、例えば数ｍＡ以上
の比較的大きなトンネル電流を絶縁層２を経て流すこと
で、スピン固定層３ならびにスピン自由層１の周りに回
転磁場を発生させ、これによりスピン自由層１の円筒の
周方向（矢印Ｙａまたは矢印Ｙｂ）にスピンを設定する
ことで、ＴＭＲ素子４への書き込みを行う。この周方向
の回転方向は、スピン自由層１からスピン固定層３，あ
るいはスピン固定層３からスピン自由層１のどちらで電
流を流すかで決定される。すなわち、スピン自由層１の
スピン方向（矢印Ｙａまたは矢印Ｙｂ）がスピン固定層
３のスピン方向（矢印Ｘ）と同方向または逆方向によっ
て、"１"または"０"のデータが書き込まれる。一方、Ｔ
ＭＲ素子４からの読み出しは、再書き込みが起こらない
程度の小さい電流領域で、スピン自由層１からスピン固
定層３に至る抵抗値を測定することで行う。すなわち、
スピン自由層１のスピン方向（矢印Ｙａまたは矢印Ｙ
ｂ）がスピン固定層３のスピン方向（矢印Ｘ）と同方向
の時は電流がよく流れるが、逆方向の時は電流があまり
流れない特徴を利用して、書き込まれている情報である
スピン自由層１のスピン方向を検出する。
いて、スピン固定層３は予め強い磁界を加える等の処置
を施して、図１（ｂ）に示すように、スピン方向を柱状
の磁性体の周方向の一方（矢印Ｘ）に固定しておく。そ
して、スピン自由層１からスピン固定層３、あるいはス
ピン固定層３からスピン自由層１に、例えば数ｍＡ以上
の比較的大きなトンネル電流を絶縁層２を経て流すこと
で、スピン固定層３ならびにスピン自由層１の周りに回
転磁場を発生させ、これによりスピン自由層１の円筒の
周方向（矢印Ｙａまたは矢印Ｙｂ）にスピンを設定する
ことで、ＴＭＲ素子４への書き込みを行う。この周方向
の回転方向は、スピン自由層１からスピン固定層３，あ
るいはスピン固定層３からスピン自由層１のどちらで電
流を流すかで決定される。すなわち、スピン自由層１の
スピン方向（矢印Ｙａまたは矢印Ｙｂ）がスピン固定層
３のスピン方向（矢印Ｘ）と同方向または逆方向によっ
て、"１"または"０"のデータが書き込まれる。一方、Ｔ
ＭＲ素子４からの読み出しは、再書き込みが起こらない
程度の小さい電流領域で、スピン自由層１からスピン固
定層３に至る抵抗値を測定することで行う。すなわち、
スピン自由層１のスピン方向（矢印Ｙａまたは矢印Ｙ
ｂ）がスピン固定層３のスピン方向（矢印Ｘ）と同方向
の時は電流がよく流れるが、逆方向の時は電流があまり
流れない特徴を利用して、書き込まれている情報である
スピン自由層１のスピン方向を検出する。
【００２０】次に、このようなＴＭＲ素子４を用いたＭ
ＲＡＭの構造について以下に説明する。図１（ｃ）に示
すように、例えばＰ型の半導体基板７（以下、基板７と
称す）上に、ソース・ドレイン領域８およびワード線９
から成るアクセストランジスタ１０と、スピン自由層
１、絶縁層２およびスピン固定層３から成るＴＭＲ素子
４とでメモリセルが構成される。また、ワード線９およ
びビット線１１はセルサイズに応じた微細な線状パター
ンで形成され、ＴＭＲ素子４のスピン自由層１は接続孔
６ａを介してソース・ドレイン領域８の一方と接続さ
れ、ソース・ドレイン領域８の他方には、ビット線１１
が接続孔１２を介して接続される。また、５ａは、ＴＭ
Ｒ素子４のスピン固定層３が接続される平板の共通電極
で、ＴＭＲ素子４の上層で、チップ全体、あるいはいく
つかにブロック化されたセルアレイを覆うように配設さ
れる。なお、１３は積層された層間絶縁膜である。
ＲＡＭの構造について以下に説明する。図１（ｃ）に示
すように、例えばＰ型の半導体基板７（以下、基板７と
称す）上に、ソース・ドレイン領域８およびワード線９
から成るアクセストランジスタ１０と、スピン自由層
１、絶縁層２およびスピン固定層３から成るＴＭＲ素子
４とでメモリセルが構成される。また、ワード線９およ
びビット線１１はセルサイズに応じた微細な線状パター
ンで形成され、ＴＭＲ素子４のスピン自由層１は接続孔
６ａを介してソース・ドレイン領域８の一方と接続さ
れ、ソース・ドレイン領域８の他方には、ビット線１１
が接続孔１２を介して接続される。また、５ａは、ＴＭ
Ｒ素子４のスピン固定層３が接続される平板の共通電極
で、ＴＭＲ素子４の上層で、チップ全体、あるいはいく
つかにブロック化されたセルアレイを覆うように配設さ
れる。なお、１３は積層された層間絶縁膜である。
【００２１】次に、ＭＲＡＭの動作について説明する。
共通電極５ａの電位は、通常電源電圧の半分の値に設定
し、ビット線１１の電位は接地電位、あるいは電源電位
に設定する。ここで、ワード線９に電圧をかけてアクセ
ストランジスタ１０をオンさせると、共通電極５ａ−Ｔ
ＭＲ素子４−アクセストランジスタ１０−ビット線１１
の電流経路ができ、ビット線１１の電位によって電流の
向きが決定される。この電流により、ＴＭＲ素子４の周
りに回転磁場が発生し、円筒状のスピン自由層１でのス
ピンの向きを整列させ、周方向の一方（矢印Ｙａまたは
矢印Ｙｂ）にスピン方向を設定する。これにより書き込
み動作が完了する。次に、読み出し動作について説明す
る。読み出しでは、ビット線１１の電位を電源電圧の半
分より少し高いか、あるいは少し低い電圧に設定してお
き、ワード線９に電圧をかけてアクセストランジスタ１
０をオンさせて、電源電圧の半分の電位に設定した共通
電極５ａから、ＴＭＲ素子４−アクセストランジスタ１
０−ビット線１１の電流経路へ流れる電流の大小を判定
する。このとき流れる電流は、再書き込みが起こらない
程度の小さい電流であり、これによりＴＭＲ素子４のス
ピン自由層１のスピン方向を検出する。
共通電極５ａの電位は、通常電源電圧の半分の値に設定
し、ビット線１１の電位は接地電位、あるいは電源電位
に設定する。ここで、ワード線９に電圧をかけてアクセ
ストランジスタ１０をオンさせると、共通電極５ａ−Ｔ
ＭＲ素子４−アクセストランジスタ１０−ビット線１１
の電流経路ができ、ビット線１１の電位によって電流の
向きが決定される。この電流により、ＴＭＲ素子４の周
りに回転磁場が発生し、円筒状のスピン自由層１でのス
ピンの向きを整列させ、周方向の一方（矢印Ｙａまたは
矢印Ｙｂ）にスピン方向を設定する。これにより書き込
み動作が完了する。次に、読み出し動作について説明す
る。読み出しでは、ビット線１１の電位を電源電圧の半
分より少し高いか、あるいは少し低い電圧に設定してお
き、ワード線９に電圧をかけてアクセストランジスタ１
０をオンさせて、電源電圧の半分の電位に設定した共通
電極５ａから、ＴＭＲ素子４−アクセストランジスタ１
０−ビット線１１の電流経路へ流れる電流の大小を判定
する。このとき流れる電流は、再書き込みが起こらない
程度の小さい電流であり、これによりＴＭＲ素子４のス
ピン自由層１のスピン方向を検出する。
【００２２】なお、上記読み出し動作では、ビット線１
１の電位は電源電圧の半分より少し高いか、あるいは少
し低い電圧に設定したものとしたが、ビット線１１の電
位を接地電位あるいは電源電圧レベルに設定し、ワード
線９の電位を通常より低く抑えた状態でアクセストラン
ジスタ１０をオンさせ、チャネル抵抗を利用して再書き
込みが起こらない程度の電流領域に調整することもでき
る。
１の電位は電源電圧の半分より少し高いか、あるいは少
し低い電圧に設定したものとしたが、ビット線１１の電
位を接地電位あるいは電源電圧レベルに設定し、ワード
線９の電位を通常より低く抑えた状態でアクセストラン
ジスタ１０をオンさせ、チャネル抵抗を利用して再書き
込みが起こらない程度の電流領域に調整することもでき
る。
【００２３】この実施の形態では、円筒状のスピン自由
層１と、その円筒内に薄い絶縁層２を介して形成された
柱状のスピン固定層３とでＴＭＲ素子４を構成し、スピ
ン自由層１、スピン固定層３間に、比較的大きなトンネ
ル電流を流して回転磁場を発生させてスピン自由層１の
スピン方向を設定する。従来は、平板状の磁性体を絶縁
層を介して積層した構造のＴＭＲ素子であったため、書
き込み時に発生する磁場が有効に利用できなかったが、
この実施の形態では、上述したように円筒状であるた
め、発生する回転磁場が効率良く利用できるほか、スピ
ン自由層１に設定するスピン方向も、円筒の周方向であ
るため、スピンの整列が容易である。このため、書き込
みに要する電流が低減でき、小さな書き込み電流で書き
込み動作が完了する。また、円筒状のＴＭＲ素子４を縦
方向に配置するため、占有面積が縮小でき、微細化、集
積化に適した構造のＴＭＲ素子４が得られる。また、こ
のようなＴＭＲ素子４を用いたＭＲＡＭでは、ＴＭＲ素
子４の占有面積が小さく、また、ワード線９、ビット線
１１が、微細な線状パターンで形成でき、さらにワード
線９は１つのメモリセルに１本で良いため、微細化、集
積化が格段と促進できる。
層１と、その円筒内に薄い絶縁層２を介して形成された
柱状のスピン固定層３とでＴＭＲ素子４を構成し、スピ
ン自由層１、スピン固定層３間に、比較的大きなトンネ
ル電流を流して回転磁場を発生させてスピン自由層１の
スピン方向を設定する。従来は、平板状の磁性体を絶縁
層を介して積層した構造のＴＭＲ素子であったため、書
き込み時に発生する磁場が有効に利用できなかったが、
この実施の形態では、上述したように円筒状であるた
め、発生する回転磁場が効率良く利用できるほか、スピ
ン自由層１に設定するスピン方向も、円筒の周方向であ
るため、スピンの整列が容易である。このため、書き込
みに要する電流が低減でき、小さな書き込み電流で書き
込み動作が完了する。また、円筒状のＴＭＲ素子４を縦
方向に配置するため、占有面積が縮小でき、微細化、集
積化に適した構造のＴＭＲ素子４が得られる。また、こ
のようなＴＭＲ素子４を用いたＭＲＡＭでは、ＴＭＲ素
子４の占有面積が小さく、また、ワード線９、ビット線
１１が、微細な線状パターンで形成でき、さらにワード
線９は１つのメモリセルに１本で良いため、微細化、集
積化が格段と促進できる。
【００２４】なお、この実施の形態では、円筒状のＴＭ
Ｒ素子４をスピン固定層３を上側に配置してＭＲＡＭを
構成したが、円筒状のスピン自由層１を下部を開放して
上側に配置し、スピン固定層３を下側に配置したもので
あっても良い。
Ｒ素子４をスピン固定層３を上側に配置してＭＲＡＭを
構成したが、円筒状のスピン自由層１を下部を開放して
上側に配置し、スピン固定層３を下側に配置したもので
あっても良い。
【００２５】実施の形態２．次に、この発明の実施の形
態２によるＴＭＲ素子について説明する。図２はこの発
明の実施の形態２によるＴＭＲ素子４の構造を示す断面
図である。図２に示すように、図１で示したＴＭＲ素子
４のスピン自由層１の円筒内表面を、凹凸を設ける等に
より粗面化し、同様に、対面するスピン固定層３表面も
粗面化する。これにより、スピン自由層１とスピン固定
層３との互いに対面する表面積を増大でき、単位面積あ
たりのＴＭＲ素子４の抵抗値を低減できて、読み出し時
の電流を大きくすることができる。このため、読み出し
時にノイズの影響が低減できて測定の信頼性が向上す
る。
態２によるＴＭＲ素子について説明する。図２はこの発
明の実施の形態２によるＴＭＲ素子４の構造を示す断面
図である。図２に示すように、図１で示したＴＭＲ素子
４のスピン自由層１の円筒内表面を、凹凸を設ける等に
より粗面化し、同様に、対面するスピン固定層３表面も
粗面化する。これにより、スピン自由層１とスピン固定
層３との互いに対面する表面積を増大でき、単位面積あ
たりのＴＭＲ素子４の抵抗値を低減できて、読み出し時
の電流を大きくすることができる。このため、読み出し
時にノイズの影響が低減できて測定の信頼性が向上す
る。
【００２６】実施の形態３．次に、この発明の実施の形
態３によるＴＭＲ素子について説明する。図３はこの発
明の実施の形態３によるＴＭＲ素子４の構造を示す断面
図である。図３に示すように、円筒内に配設される絶縁
層２において、円筒内底部に形成された絶縁層２ａの厚
みを、その他の部分、すなわち円筒内側壁に形成された
絶縁層２ｂよりも厚くする。このため、読み出し時に、
トンネル電流が円筒内底部に集中してスピン情報が得ら
れ難くなるのが回避できる。この実施の形態は、スピン
自由層１の円筒自体の抵抗値が高い場合に適用され、ト
ンネル電流が円筒の底部を通過する方向に集中して流れ
るのを抑制し、円筒内側壁を通過する電流、すなわち、
スピン自由層１の円筒自体に流れる電流を増大させ、ス
ピン自由層１のスピン方向を信頼性良く検出する。
態３によるＴＭＲ素子について説明する。図３はこの発
明の実施の形態３によるＴＭＲ素子４の構造を示す断面
図である。図３に示すように、円筒内に配設される絶縁
層２において、円筒内底部に形成された絶縁層２ａの厚
みを、その他の部分、すなわち円筒内側壁に形成された
絶縁層２ｂよりも厚くする。このため、読み出し時に、
トンネル電流が円筒内底部に集中してスピン情報が得ら
れ難くなるのが回避できる。この実施の形態は、スピン
自由層１の円筒自体の抵抗値が高い場合に適用され、ト
ンネル電流が円筒の底部を通過する方向に集中して流れ
るのを抑制し、円筒内側壁を通過する電流、すなわち、
スピン自由層１の円筒自体に流れる電流を増大させ、ス
ピン自由層１のスピン方向を信頼性良く検出する。
【００２７】実施の形態４．上記実施の形態１で示した
ＭＲＡＭでは、アクセストランジスタ１０を形成した
が、アクセストランジスタ１０の代わりに、基板７に接
合を形成してもよい。図４は、この実施の形態４による
ＭＲＡＭの構造を示す断面図である。図に示すように、
Ｐ型基板７に形成されたウエル領域としてのＮウエル１
４内にＰ＋拡散層１５を形成して、このＰ＋拡散層１５
とスピン自由層１とを接続孔６ａを介して接続する。ま
た、５ｂはＴＭＲ素子４の上層に配設された線状パター
ンで、スピン固定層３が接続される共通電極としてのビ
ット線、１７はＮウエル１４に接続孔１８を介して形成
される電極配線層である。なお、Ｐ＋拡散層１５とＮウ
エル１４とのＰＮ接合はダイオード１６の働きをする。
なお、この場合、Ｎウエル１４はビット線５ｂと交差す
る方向に伸長して形成されているものとし、Ｐ＋拡散層
１５は各ＴＭＲ素子４に対応して形成され、電極配線層
１７はメモリアレイ端の一カ所でＮウエル１４に接続さ
せる。
ＭＲＡＭでは、アクセストランジスタ１０を形成した
が、アクセストランジスタ１０の代わりに、基板７に接
合を形成してもよい。図４は、この実施の形態４による
ＭＲＡＭの構造を示す断面図である。図に示すように、
Ｐ型基板７に形成されたウエル領域としてのＮウエル１
４内にＰ＋拡散層１５を形成して、このＰ＋拡散層１５
とスピン自由層１とを接続孔６ａを介して接続する。ま
た、５ｂはＴＭＲ素子４の上層に配設された線状パター
ンで、スピン固定層３が接続される共通電極としてのビ
ット線、１７はＮウエル１４に接続孔１８を介して形成
される電極配線層である。なお、Ｐ＋拡散層１５とＮウ
エル１４とのＰＮ接合はダイオード１６の働きをする。
なお、この場合、Ｎウエル１４はビット線５ｂと交差す
る方向に伸長して形成されているものとし、Ｐ＋拡散層
１５は各ＴＭＲ素子４に対応して形成され、電極配線層
１７はメモリアレイ端の一カ所でＮウエル１４に接続さ
せる。
【００２８】次に、動作について説明する。特定のメモ
リセルに対して読み出しをするには、そのセルに交差す
るビット線５ｂとＮウエル１４との間に微小電位を与え
て、再書き込みが起こらない程度の小さい電流領域で、
電流の大小により抵抗値を測定して行う。書き込みで
は、ビット線５ｂから基板７に対して電流を流す時は、
読み出し時よりも大きな電流を用いて、読み出し時と同
様に行う。逆方向に電流を流す時は、Ｎウエル１４とＰ
＋拡散層１５との間の接合耐圧を越えてアバランシェ降
伏を起こさせて行う。
リセルに対して読み出しをするには、そのセルに交差す
るビット線５ｂとＮウエル１４との間に微小電位を与え
て、再書き込みが起こらない程度の小さい電流領域で、
電流の大小により抵抗値を測定して行う。書き込みで
は、ビット線５ｂから基板７に対して電流を流す時は、
読み出し時よりも大きな電流を用いて、読み出し時と同
様に行う。逆方向に電流を流す時は、Ｎウエル１４とＰ
＋拡散層１５との間の接合耐圧を越えてアバランシェ降
伏を起こさせて行う。
【００２９】この実施の形態では、アクセストランジス
タ１０を廃することによって、基板７上に必要な面積を
小さくすることができ、セル面積の縮小化がさらに可能
となる。
タ１０を廃することによって、基板７上に必要な面積を
小さくすることができ、セル面積の縮小化がさらに可能
となる。
【００３０】なお、図５に示すように、絶縁層上にシリ
コン薄膜が形成されたＳＯＩ基板７ａを半導体基板とし
て用いると、ウエル領域が必要なく、Ｐ型の拡散層１５
とＮ型の拡散層１９とを隣接して形成してダイオード１
６ａを形成できる。この場合、各拡散層１５、１９は各
ＴＭＲ素子４に対応して形成され、電極配線層１７ａは
ビット線５ｂと交差する方向に伸長して形成され、Ｎ型
の拡散層１９に接続孔１８を介して接続される。このよ
うなＭＲＡＭでは、ＳＯＩ基板７ａを用いているため、
製造が容易で、微細化、集積化がさらに促進できると共
に、Ｐ型の拡散層１５、Ｎ型の拡散層１９のそれぞれの
濃度を調節してアバランシェ降伏が起こりやすいように
設定でき、書き込み時の電流を容易に低減できる。
コン薄膜が形成されたＳＯＩ基板７ａを半導体基板とし
て用いると、ウエル領域が必要なく、Ｐ型の拡散層１５
とＮ型の拡散層１９とを隣接して形成してダイオード１
６ａを形成できる。この場合、各拡散層１５、１９は各
ＴＭＲ素子４に対応して形成され、電極配線層１７ａは
ビット線５ｂと交差する方向に伸長して形成され、Ｎ型
の拡散層１９に接続孔１８を介して接続される。このよ
うなＭＲＡＭでは、ＳＯＩ基板７ａを用いているため、
製造が容易で、微細化、集積化がさらに促進できると共
に、Ｐ型の拡散層１５、Ｎ型の拡散層１９のそれぞれの
濃度を調節してアバランシェ降伏が起こりやすいように
設定でき、書き込み時の電流を容易に低減できる。
【００３１】また、図６に示すように、基板７上の絶縁
膜２０上に配線層１７ｂをビット線５ｂと交差する方向
に伸長して形成し、ＴＭＲ素子４のスピン自由層１を接
続孔６ｂを介して配線層１７ｂに接続し、この接続孔６
ｂ内に例えば、Ｎ型のドープトポリシリコン２２と、そ
の上にＰ型のドープトポリシリコン２１を埋め込むこと
により、接続孔６ｂ内にＰＮ接合を形成してダイオード
１６ｂを構成しても良い。また、このように接続孔６ｂ
内にダイオード１６ｂを形成する場合も、図７に示すよ
うに、ＳＯＩ基板７ａ上に形成しても良く、この場合、
配線層１７ｃをＳＯＩ基板７ａに形成した拡散層で構成
する。
膜２０上に配線層１７ｂをビット線５ｂと交差する方向
に伸長して形成し、ＴＭＲ素子４のスピン自由層１を接
続孔６ｂを介して配線層１７ｂに接続し、この接続孔６
ｂ内に例えば、Ｎ型のドープトポリシリコン２２と、そ
の上にＰ型のドープトポリシリコン２１を埋め込むこと
により、接続孔６ｂ内にＰＮ接合を形成してダイオード
１６ｂを構成しても良い。また、このように接続孔６ｂ
内にダイオード１６ｂを形成する場合も、図７に示すよ
うに、ＳＯＩ基板７ａ上に形成しても良く、この場合、
配線層１７ｃをＳＯＩ基板７ａに形成した拡散層で構成
する。
【００３２】実施の形態５．次に、この発明の実施の形
態５によるＴＭＲ素子について説明する。図８はこの発
明の実施の形態５によるＴＭＲ素子４ａの構造を示す断
面図である。この実施の形態とは、図に示すように、円
筒を二重にしてＴＭＲ素子４ａを構成したもので、柱状
パターンとその周りの円筒状パターンとを底部で連結し
てスピン自由層１ａを構成し、このスピン自由層１ａの
円筒状パターン内で柱状パターンの周りに絶縁層２を介
して円筒状のスピン固定層３ａが形成される。このよう
に構成されるＴＭＲ素子４ａにおいて、スピン固定層３
ａは、スピン方向を円筒の周方向の一方に固定してお
く。そして、スピン自由層１ａからスピン固定層３ａ、
あるいはスピン固定層３ａからスピン自由層１ａに、ト
ンネル電流を流すことで、回転磁場を発生させ、これに
よりスピン自由層１ａに、一方あるいは他方の周方向に
スピンを設定することで、ＴＭＲ素子４ａへの書き込み
を行う。また、ＴＭＲ素子４ａからの読み出しは、再書
き込みが起こらない程度の小さい電流領域で、スピン自
由層１ａからスピン固定層３ａに至る抵抗値を測定する
ことで行う。
態５によるＴＭＲ素子について説明する。図８はこの発
明の実施の形態５によるＴＭＲ素子４ａの構造を示す断
面図である。この実施の形態とは、図に示すように、円
筒を二重にしてＴＭＲ素子４ａを構成したもので、柱状
パターンとその周りの円筒状パターンとを底部で連結し
てスピン自由層１ａを構成し、このスピン自由層１ａの
円筒状パターン内で柱状パターンの周りに絶縁層２を介
して円筒状のスピン固定層３ａが形成される。このよう
に構成されるＴＭＲ素子４ａにおいて、スピン固定層３
ａは、スピン方向を円筒の周方向の一方に固定してお
く。そして、スピン自由層１ａからスピン固定層３ａ、
あるいはスピン固定層３ａからスピン自由層１ａに、ト
ンネル電流を流すことで、回転磁場を発生させ、これに
よりスピン自由層１ａに、一方あるいは他方の周方向に
スピンを設定することで、ＴＭＲ素子４ａへの書き込み
を行う。また、ＴＭＲ素子４ａからの読み出しは、再書
き込みが起こらない程度の小さい電流領域で、スピン自
由層１ａからスピン固定層３ａに至る抵抗値を測定する
ことで行う。
【００３３】この実施の形態では、スピン自由層１ａと
スピン固定層３ａとの互いに対面する表面積が増大する
ため、単位面積あたりのＴＭＲ素子４ａの抵抗値を低減
できて、読み出し時の電流を大きくすることができる。
このため、読み出し時にノイズの影響が低減できて測定
の信頼性が向上する。なお、この実施の形態では、円筒
を二重にしてＴＭＲ素子４ａを構成したが、３重以上の
円筒状の構造も可能である。
スピン固定層３ａとの互いに対面する表面積が増大する
ため、単位面積あたりのＴＭＲ素子４ａの抵抗値を低減
できて、読み出し時の電流を大きくすることができる。
このため、読み出し時にノイズの影響が低減できて測定
の信頼性が向上する。なお、この実施の形態では、円筒
を二重にしてＴＭＲ素子４ａを構成したが、３重以上の
円筒状の構造も可能である。
【００３４】実施の形態６．次に、この発明の実施の形
態６によるＴＭＲ素子およびＭＲＡＭについて説明す
る。図９はこの発明の実施の形態６によるＴＭＲ素子お
よびそれを用いたＭＲＡＭの構造を示すもので、図９
（ａ）はＴＭＲ素子の構造を示す断面図、図９（ｂ）は
図９（ａ）のＢ−Ｂ線による断面図、図９（ｃ）はＭＲ
ＡＭの構造を示す断面図である。なお、図９（ｂ）で示
す断面は、正方形に限らず、長方形、円形、楕円形など
でもよい。図９（ａ）に示すように、スピンの方向が固
定されないで可変である磁性体としてのスピン自由層２
３が、両端が開放された円筒状に形成され、このスピン
自由層２３の円筒内を貫通するように、絶縁層２４を介
して柱状の配線層２５が形成され、ＴＭＲ素子２６が構
成される。なお、５、６はそれぞれ配線層２５、スピン
自由層２３に接続される電極部である。
態６によるＴＭＲ素子およびＭＲＡＭについて説明す
る。図９はこの発明の実施の形態６によるＴＭＲ素子お
よびそれを用いたＭＲＡＭの構造を示すもので、図９
（ａ）はＴＭＲ素子の構造を示す断面図、図９（ｂ）は
図９（ａ）のＢ−Ｂ線による断面図、図９（ｃ）はＭＲ
ＡＭの構造を示す断面図である。なお、図９（ｂ）で示
す断面は、正方形に限らず、長方形、円形、楕円形など
でもよい。図９（ａ）に示すように、スピンの方向が固
定されないで可変である磁性体としてのスピン自由層２
３が、両端が開放された円筒状に形成され、このスピン
自由層２３の円筒内を貫通するように、絶縁層２４を介
して柱状の配線層２５が形成され、ＴＭＲ素子２６が構
成される。なお、５、６はそれぞれ配線層２５、スピン
自由層２３に接続される電極部である。
【００３５】以上のように構成されるＴＭＲ素子２６に
おいて、柱状の配線層２５に電流を流すことにより、図
９（ｂ）に示すように、配線層２５の周りに回転磁場を
発生させ、これによりスピン自由層２３の円筒の周方向
（矢印Ｙａまたは矢印Ｙｂ）にスピンを設定すること
で、ＴＭＲ素子２６への書き込みを行う。この周方向の
回転方向は、配線層２５に流す電流の向きで決定され
る。一方、ＴＭＲ素子２６からの読み出しは、書き込み
時と同様に配線層２５に電流を流して抵抗値を測定する
が、スピン方向を反転する方向に流す場合は、破壊読み
出しとなり、エネルギを消費するため、スピン自由層２
３の磁性体自体の線抵抗が上昇し、抵抗値が高くなる。
この特徴を利用して、書き込まれている情報であるスピ
ン自由層２３のスピン方向を検出する。なお、スピン方
向を反転する方向に電流を流して読み出した場合は、読
み出し完了時には、スピン方向が変化しているため、再
度書き込みを行う。
おいて、柱状の配線層２５に電流を流すことにより、図
９（ｂ）に示すように、配線層２５の周りに回転磁場を
発生させ、これによりスピン自由層２３の円筒の周方向
（矢印Ｙａまたは矢印Ｙｂ）にスピンを設定すること
で、ＴＭＲ素子２６への書き込みを行う。この周方向の
回転方向は、配線層２５に流す電流の向きで決定され
る。一方、ＴＭＲ素子２６からの読み出しは、書き込み
時と同様に配線層２５に電流を流して抵抗値を測定する
が、スピン方向を反転する方向に流す場合は、破壊読み
出しとなり、エネルギを消費するため、スピン自由層２
３の磁性体自体の線抵抗が上昇し、抵抗値が高くなる。
この特徴を利用して、書き込まれている情報であるスピ
ン自由層２３のスピン方向を検出する。なお、スピン方
向を反転する方向に電流を流して読み出した場合は、読
み出し完了時には、スピン方向が変化しているため、再
度書き込みを行う。
【００３６】次に、このようなＴＭＲ素子２６を用いた
ＭＲＡＭの構造を、上記実施の形態１と同様に、アクセ
ストランジスタ１０を備えた場合について説明する。図
９（ｃ）に示すように、Ｐ型基板７上に、アクセストラ
ンジスタ１０とＴＭＲ素子２６とでメモリセルが構成さ
れる。ワード線９およびビット線１１はセルサイズに応
じた微細な線状パターンで形成される。また、ＴＭＲ素
子２６の配線層２５を縦方向に配置して、下方はソース
・ドレイン領域８の一方と接続され、ソース・ドレイン
領域８の他方には、ビット線１１が接続孔１２を介して
接続される。また、５ａは、ＴＭＲ素子２６の縦方向に
配置して配線層２５の上方が接続される平板の共通電極
で、チップ全体、あるいはいくつかにブロック化された
セルアレイを覆うように配設される。なお、１３は積層
された層間絶縁膜である。
ＭＲＡＭの構造を、上記実施の形態１と同様に、アクセ
ストランジスタ１０を備えた場合について説明する。図
９（ｃ）に示すように、Ｐ型基板７上に、アクセストラ
ンジスタ１０とＴＭＲ素子２６とでメモリセルが構成さ
れる。ワード線９およびビット線１１はセルサイズに応
じた微細な線状パターンで形成される。また、ＴＭＲ素
子２６の配線層２５を縦方向に配置して、下方はソース
・ドレイン領域８の一方と接続され、ソース・ドレイン
領域８の他方には、ビット線１１が接続孔１２を介して
接続される。また、５ａは、ＴＭＲ素子２６の縦方向に
配置して配線層２５の上方が接続される平板の共通電極
で、チップ全体、あるいはいくつかにブロック化された
セルアレイを覆うように配設される。なお、１３は積層
された層間絶縁膜である。
【００３７】次に、ＭＲＡＭの動作について説明する。
共通電極５ａの電位は、通常電源電圧の半分の値に設定
し、ビット線１１の電位は接地電位、あるいは電源電位
に設定する。ここで、ワード線９に電圧をかけてアクセ
ストランジスタ１０をオンさせると、共通電極５ａ−配
線層２５−アクセストランジスタ１０−ビット線１１の
電流経路ができ、ビット線１１の電位によって電流の向
きが決定される。この配線層２５に流れる電流をモニタ
し、電流の大小でスピン方向を検出する。比較的大きい
電流が流れる場合は、スピン自由層２３のスピン方向は
読み出しによって変化しない。ワード線９に電圧を印加
した直後に電流が流れにくい場合は、予め書き込まれて
いるスピンを逆に整列させるためにエネルギが消費され
ており、ワード線９に印加前のスピン自由層２３のスピ
ン方向が検出される。この場合、スピン方向は変化して
しまうため、ビット線１１の電位を逆にして配線層２５
の逆方向の電流を流し、再度書き込みを行うようにす
る。
共通電極５ａの電位は、通常電源電圧の半分の値に設定
し、ビット線１１の電位は接地電位、あるいは電源電位
に設定する。ここで、ワード線９に電圧をかけてアクセ
ストランジスタ１０をオンさせると、共通電極５ａ−配
線層２５−アクセストランジスタ１０−ビット線１１の
電流経路ができ、ビット線１１の電位によって電流の向
きが決定される。この配線層２５に流れる電流をモニタ
し、電流の大小でスピン方向を検出する。比較的大きい
電流が流れる場合は、スピン自由層２３のスピン方向は
読み出しによって変化しない。ワード線９に電圧を印加
した直後に電流が流れにくい場合は、予め書き込まれて
いるスピンを逆に整列させるためにエネルギが消費され
ており、ワード線９に印加前のスピン自由層２３のスピ
ン方向が検出される。この場合、スピン方向は変化して
しまうため、ビット線１１の電位を逆にして配線層２５
の逆方向の電流を流し、再度書き込みを行うようにす
る。
【００３８】この実施の形態では、配線層２５の周りに
回転磁場を発生させ、これによりスピン自由層２３の円
筒の周方向にスピンを設定するため、発生する回転磁場
が効率良く利用でき、スピンの整列が容易である。この
ため、書き込みに要する電流が低減でき、小さな書き込
み電流で書き込み動作が完了する。また、円筒状のＴＭ
Ｒ素子２６を縦方向に配置するため、占有面積が縮小で
き、微細化、集積化に適した構造のＴＭＲ素子２６が得
られる。また、このようなＴＭＲ素子２６を用いたＭＲ
ＡＭでは、ＴＭＲ素子４の占有面積が小さく、また、ワ
ード線９，ビット線１１が、微細な線状パターンで形成
でき、さらにワード線９は１つのメモリセルに１本で良
いため、微細化、集積化が格段と促進できる。さらに、
スピン自由層２３の円筒内を貫通するように、絶縁層２
４を介して柱状の配線層２５を形成してＴＭＲ素子２６
を構成したため、ＴＭＲ素子２６の構造が一層簡易にな
り、ＭＲＡＭのメモリセル構造が簡略化される。
回転磁場を発生させ、これによりスピン自由層２３の円
筒の周方向にスピンを設定するため、発生する回転磁場
が効率良く利用でき、スピンの整列が容易である。この
ため、書き込みに要する電流が低減でき、小さな書き込
み電流で書き込み動作が完了する。また、円筒状のＴＭ
Ｒ素子２６を縦方向に配置するため、占有面積が縮小で
き、微細化、集積化に適した構造のＴＭＲ素子２６が得
られる。また、このようなＴＭＲ素子２６を用いたＭＲ
ＡＭでは、ＴＭＲ素子４の占有面積が小さく、また、ワ
ード線９，ビット線１１が、微細な線状パターンで形成
でき、さらにワード線９は１つのメモリセルに１本で良
いため、微細化、集積化が格段と促進できる。さらに、
スピン自由層２３の円筒内を貫通するように、絶縁層２
４を介して柱状の配線層２５を形成してＴＭＲ素子２６
を構成したため、ＴＭＲ素子２６の構造が一層簡易にな
り、ＭＲＡＭのメモリセル構造が簡略化される。
【００３９】なお、この実施の形態では、アクセストラ
ンジスタ１０を備えたＭＲＡＭについて示したが、上記
実施の形態４で示したように、ＰＮ接合を形成するダイ
オードを備えても良く、さらに微細化、集積化が促進で
きる。
ンジスタ１０を備えたＭＲＡＭについて示したが、上記
実施の形態４で示したように、ＰＮ接合を形成するダイ
オードを備えても良く、さらに微細化、集積化が促進で
きる。
【００４０】
【発明の効果】この発明に係る請求項１記載の磁気抵抗
記憶素子は、磁化方向が可変で、一端が開放された円筒
状の第１の磁性体と、該第１の磁性体の円筒内に絶縁層
を介して形成され、磁化方向が一方の周方向に固定され
た柱状の第２の磁性体とを備え、上記第１、第２の磁性
体間にトンネル電流を流すことにより回転磁場を発生さ
せて上記第１の磁性体の磁化方向を一方または他方の周
方向に設定し、上記第２の磁性体の磁化方向に対する上
記第１の磁性体の磁化方向による磁気抵抗変化を二値信
号として利用するため、書き込み時に必要な電流値を低
減できると共に、占有面積が縮小でき、微細化、集積化
に適した磁気抵抗記憶素子の構造を提供できる。
記憶素子は、磁化方向が可変で、一端が開放された円筒
状の第１の磁性体と、該第１の磁性体の円筒内に絶縁層
を介して形成され、磁化方向が一方の周方向に固定され
た柱状の第２の磁性体とを備え、上記第１、第２の磁性
体間にトンネル電流を流すことにより回転磁場を発生さ
せて上記第１の磁性体の磁化方向を一方または他方の周
方向に設定し、上記第２の磁性体の磁化方向に対する上
記第１の磁性体の磁化方向による磁気抵抗変化を二値信
号として利用するため、書き込み時に必要な電流値を低
減できると共に、占有面積が縮小でき、微細化、集積化
に適した磁気抵抗記憶素子の構造を提供できる。
【００４１】またこの発明に係る請求項２記載の磁気抵
抗記憶素子は、磁化方向が可変で、柱状パターンおよび
該柱状パターンの周りに一端を開放して配設された円筒
状パターンで一体的に構成される第１の磁性体と、該第
１の磁性体の該円筒状パターン内で該柱状パターンの周
りに絶縁層を介して形成され、磁化方向が一方の周方向
に固定され、一端が開放された円筒状の第２の磁性体と
を備え、上記第１、第２の磁性体間にトンネル電流を流
すことにより回転磁場を発生させて上記第１の磁性体の
磁化方向を一方または他方の周方向に設定し、上記第２
の磁性体の磁化方向に対する上記第１の磁性体の磁化方
向による磁気抵抗変化を二値信号として利用するため、
書き込み時に必要な電流値を低減できると共に、読み取
り時の信頼性が向上し、さらに、占有面積が縮小でき、
微細化、集積化に適した磁気抵抗記憶素子の構造を提供
できる。
抗記憶素子は、磁化方向が可変で、柱状パターンおよび
該柱状パターンの周りに一端を開放して配設された円筒
状パターンで一体的に構成される第１の磁性体と、該第
１の磁性体の該円筒状パターン内で該柱状パターンの周
りに絶縁層を介して形成され、磁化方向が一方の周方向
に固定され、一端が開放された円筒状の第２の磁性体と
を備え、上記第１、第２の磁性体間にトンネル電流を流
すことにより回転磁場を発生させて上記第１の磁性体の
磁化方向を一方または他方の周方向に設定し、上記第２
の磁性体の磁化方向に対する上記第１の磁性体の磁化方
向による磁気抵抗変化を二値信号として利用するため、
書き込み時に必要な電流値を低減できると共に、読み取
り時の信頼性が向上し、さらに、占有面積が縮小でき、
微細化、集積化に適した磁気抵抗記憶素子の構造を提供
できる。
【００４２】またこの発明に係る請求項３記載の磁気抵
抗記憶素子は、請求項１または２において、第１の磁性
体と第２の磁性体との互いに対面する表面を粗面化して
表面積を広くしたため、読み出し時のノイズを低減でき
信頼性が向上する。
抗記憶素子は、請求項１または２において、第１の磁性
体と第２の磁性体との互いに対面する表面を粗面化して
表面積を広くしたため、読み出し時のノイズを低減でき
信頼性が向上する。
【００４３】またこの発明に係る請求項４記載の磁気抵
抗記憶素子は、請求項１〜３のいずれかにおいて、磁性
体の円筒内底部に形成された絶縁層が、円筒内側壁に形
成された絶縁層よりも膜厚が厚いため、電流が円筒内底
部に集中するのを抑制し、読み出し時の信頼性が向上す
る。
抗記憶素子は、請求項１〜３のいずれかにおいて、磁性
体の円筒内底部に形成された絶縁層が、円筒内側壁に形
成された絶縁層よりも膜厚が厚いため、電流が円筒内底
部に集中するのを抑制し、読み出し時の信頼性が向上す
る。
【００４４】またこの発明に係る請求項５記載の磁気抵
抗記憶素子は、磁化方向が可変で、両端が開放された円
筒状の磁性体と、該磁性体の円筒内を貫通するように絶
縁層を介して形成された柱状の配線層とを備え、上記配
線層に電流を流すことにより回転磁場を発生させて上記
磁性体の磁化方向を一方または他方の周方向に設定し、
上記配線層を流れる電流の大小で上記磁性体の磁化方向
を読み出すため、書き込み時に必要な電流値を低減でき
ると共に、占有面積が縮小でき、微細化、集積化に適し
た簡易な磁気抵抗記憶素子の構造を提供できる。
抗記憶素子は、磁化方向が可変で、両端が開放された円
筒状の磁性体と、該磁性体の円筒内を貫通するように絶
縁層を介して形成された柱状の配線層とを備え、上記配
線層に電流を流すことにより回転磁場を発生させて上記
磁性体の磁化方向を一方または他方の周方向に設定し、
上記配線層を流れる電流の大小で上記磁性体の磁化方向
を読み出すため、書き込み時に必要な電流値を低減でき
ると共に、占有面積が縮小でき、微細化、集積化に適し
た簡易な磁気抵抗記憶素子の構造を提供できる。
【００４５】またこの発明に係る請求項６記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項１〜４のいずれかに記載の磁気抵抗記憶素子と、ア
クセストランジスタと、上記磁気抵抗記憶素子の上層に
形成された共通電極とを備え、上記磁気抵抗記憶素子の
一方の磁性体を上記共通電極に、他方を上記アクセスト
ランジスタに接続したため、磁気ランダムアクセスメモ
リ装置の微細化、集積化が促進できると共に、書き込み
時に必要な電流値を低減できる。
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項１〜４のいずれかに記載の磁気抵抗記憶素子と、ア
クセストランジスタと、上記磁気抵抗記憶素子の上層に
形成された共通電極とを備え、上記磁気抵抗記憶素子の
一方の磁性体を上記共通電極に、他方を上記アクセスト
ランジスタに接続したため、磁気ランダムアクセスメモ
リ装置の微細化、集積化が促進できると共に、書き込み
時に必要な電流値を低減できる。
【００４６】またこの発明に係る請求項７記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項１〜４のいずれかに記載の磁気抵抗記憶素子と、Ｐ
Ｎ接合を形成するダイオードと、上記磁気抵抗記憶素子
の上層に形成された共通電極とを備え、上記磁気抵抗記
憶素子の一方の磁性体を上記共通電極に、他方を上記ダ
イオードに接続したため、磁気ランダムアクセスメモリ
装置の微細化、集積化が一層促進できると共に、書き込
み時に必要な電流値を低減できる。
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項１〜４のいずれかに記載の磁気抵抗記憶素子と、Ｐ
Ｎ接合を形成するダイオードと、上記磁気抵抗記憶素子
の上層に形成された共通電極とを備え、上記磁気抵抗記
憶素子の一方の磁性体を上記共通電極に、他方を上記ダ
イオードに接続したため、磁気ランダムアクセスメモリ
装置の微細化、集積化が一層促進できると共に、書き込
み時に必要な電流値を低減できる。
【００４７】またこの発明に係る請求項８記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項５記載の磁気抵抗記憶素子と、アクセストランジス
タと、上記磁気抵抗記憶素子の上層に形成された共通電
極とを備え、上記磁気抵抗記憶素子の柱状の配線層を縦
方向に配置して上記共通電極と上記アクセストランジス
タとを接続する配線としたため、磁気ランダムアクセス
メモリ装置の微細化、集積化が促進できると共に、書き
込み時に必要な電流値を低減できる。
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項５記載の磁気抵抗記憶素子と、アクセストランジス
タと、上記磁気抵抗記憶素子の上層に形成された共通電
極とを備え、上記磁気抵抗記憶素子の柱状の配線層を縦
方向に配置して上記共通電極と上記アクセストランジス
タとを接続する配線としたため、磁気ランダムアクセス
メモリ装置の微細化、集積化が促進できると共に、書き
込み時に必要な電流値を低減できる。
【００４８】またこの発明に係る請求項９記載の磁気ラ
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項５記載の磁気抵抗記憶素子と、ＰＮ接合を形成する
ダイオードと、上記磁気抵抗記憶素子の上層に形成され
た共通電極とを備え、上記磁気抵抗記憶素子の柱状の配
線層を縦方向に配置して上記共通電極と上記ダイオード
とを接続する配線としたため、磁気ランダムアクセスメ
モリ装置の微細化、集積化が一層促進できると共に、書
き込み時に必要な電流値を低減できる。
ンダムアクセスメモリ装置は、半導体基板上に、上記請
求項５記載の磁気抵抗記憶素子と、ＰＮ接合を形成する
ダイオードと、上記磁気抵抗記憶素子の上層に形成され
た共通電極とを備え、上記磁気抵抗記憶素子の柱状の配
線層を縦方向に配置して上記共通電極と上記ダイオード
とを接続する配線としたため、磁気ランダムアクセスメ
モリ装置の微細化、集積化が一層促進できると共に、書
き込み時に必要な電流値を低減できる。
【００４９】またこの発明に係る請求項１０記載の磁気
ランダムアクセスメモリ装置は、請求項７または９にお
いて、半導体基板に形成された第１導電型のウェル領域
と、該ウェル領域内に形成され磁気抵抗記憶素子に接続
された第２導電型の拡散層とでダイオードを構成するた
め、微細化、集積化が一層促進でき、しかも書き込み時
に必要な電流値を低減できる磁気ランダムアクセスメモ
リ装置が確実に得られる。
ランダムアクセスメモリ装置は、請求項７または９にお
いて、半導体基板に形成された第１導電型のウェル領域
と、該ウェル領域内に形成され磁気抵抗記憶素子に接続
された第２導電型の拡散層とでダイオードを構成するた
め、微細化、集積化が一層促進でき、しかも書き込み時
に必要な電流値を低減できる磁気ランダムアクセスメモ
リ装置が確実に得られる。
【００５０】またこの発明に係る請求項１１記載の磁気
ランダムアクセスメモリ装置は、請求項７または９にお
いて、半導体基板にＳＯＩ基板を用い、該ＳＯＩ基板に
形成された互いに隣接する第１、第２導電型の拡散層で
ダイオードを構成するため、微細化、集積化が一層促進
でき、しかも書き込み時に必要な電流値を低減できる磁
気ランダムアクセスメモリ装置が確実に得られる。
ランダムアクセスメモリ装置は、請求項７または９にお
いて、半導体基板にＳＯＩ基板を用い、該ＳＯＩ基板に
形成された互いに隣接する第１、第２導電型の拡散層で
ダイオードを構成するため、微細化、集積化が一層促進
でき、しかも書き込み時に必要な電流値を低減できる磁
気ランダムアクセスメモリ装置が確実に得られる。
【００５１】またてこの発明に係る請求項１２記載の磁
気ランダムアクセスメモリ装置は、請求項７または９に
おいて、半導体基板に形成された配線層と磁気抵抗記憶
素子とを接続孔を介して接続し、該接続孔内に縦方向に
ダイオードを構成したため、微細化、集積化が一層促進
でき、しかも書き込み時に必要な電流値を低減できる磁
気ランダムアクセスメモリ装置が確実に得られる。
気ランダムアクセスメモリ装置は、請求項７または９に
おいて、半導体基板に形成された配線層と磁気抵抗記憶
素子とを接続孔を介して接続し、該接続孔内に縦方向に
ダイオードを構成したため、微細化、集積化が一層促進
でき、しかも書き込み時に必要な電流値を低減できる磁
気ランダムアクセスメモリ装置が確実に得られる。
【図１】 この発明の実施の形態１によるＴＭＲ素子お
よびＭＲＡＭの構造を示す断面図である。
よびＭＲＡＭの構造を示す断面図である。
【図２】 この発明の実施の形態２によるＴＭＲ素子の
構造を示す断面図である。
構造を示す断面図である。
【図３】 この発明の実施の形態３によるＴＭＲ素子の
構造を示す断面図である。
構造を示す断面図である。
【図４】 この発明の実施の形態４によるＭＲＡＭの構
造を示す断面図である。
造を示す断面図である。
【図５】 この発明の実施の形態４の変形例の構造を示
す断面図である。
す断面図である。
【図６】 この発明の実施の形態４の変形例の構造を示
す断面図である。
す断面図である。
【図７】 この発明の実施の形態４の変形例の構造を示
す断面図である。
す断面図である。
【図８】 この発明の実施の形態５によるＴＭＲ素子の
構造を示す断面図である。
構造を示す断面図である。
【図９】 この発明の実施の形態６によるＴＭＲ素子お
よびＭＲＡＭの構造を示す断面図である。
よびＭＲＡＭの構造を示す断面図である。
【図１０】 従来のＭＲＡＭの構造を示す断面図であ
る。
る。
【図１１】 従来のＭＲＡＭの動作を説明する図であ
る。
る。
１，１ａ 第１の磁性体としてのスピン自由層、２，２
ａ，２ｂ 絶縁層、３，３ａ 第２の磁性体としてのス
ピン固定層、４，４ａ 磁気抵抗記憶素子としてのＴＭ
Ｒ素子、５ａ 共通電極、５ｂ 共通電極としてのビッ
ト線、７ 半導体基板、７ａ 半導体基板としてのＳＯ
Ｉ基板、１０ アクセストランジスタ、１４ ウエル領
域、１５ 拡散層、１６，１６ａ，１６ｂ ダイオー
ド、１７ｂ，１７ｃ 配線層、１９ 拡散層、２３ 第
１の磁性体としてのスピン自由層、２４ 絶縁層、２５
柱状の配線層、２６ 磁気抵抗記憶素子としてのＴＭ
Ｒ素子、Ｘ，Ｙａ，Ｙｂ スピン方向（磁化方向）。
ａ，２ｂ 絶縁層、３，３ａ 第２の磁性体としてのス
ピン固定層、４，４ａ 磁気抵抗記憶素子としてのＴＭ
Ｒ素子、５ａ 共通電極、５ｂ 共通電極としてのビッ
ト線、７ 半導体基板、７ａ 半導体基板としてのＳＯ
Ｉ基板、１０ アクセストランジスタ、１４ ウエル領
域、１５ 拡散層、１６，１６ａ，１６ｂ ダイオー
ド、１７ｂ，１７ｃ 配線層、１９ 拡散層、２３ 第
１の磁性体としてのスピン自由層、２４ 絶縁層、２５
柱状の配線層、２６ 磁気抵抗記憶素子としてのＴＭ
Ｒ素子、Ｘ，Ｙａ，Ｙｂ スピン方向（磁化方向）。
Claims (12)
- 【請求項１】 磁化方向が可変で、一端が開放された円
筒状の第１の磁性体と、該第１の磁性体の円筒内に絶縁
層を介して形成され、磁化方向が一方の周方向に固定さ
れた柱状の第２の磁性体とを備え、上記第１、第２の磁
性体間にトンネル電流を流すことにより回転磁場を発生
させて上記第１の磁性体の磁化方向を一方または他方の
周方向に設定し、上記第２の磁性体の磁化方向に対する
上記第１の磁性体の磁化方向による磁気抵抗変化を二値
信号として利用することを特徴とする磁気抵抗記憶素
子。 - 【請求項２】 磁化方向が可変で、柱状パターンおよび
該柱状パターンの周りに一端を開放して配設された円筒
状パターンで一体的に構成される第１の磁性体と、該第
１の磁性体の該円筒状パターン内で該柱状パターンの周
りに絶縁層を介して形成され、磁化方向が一方の周方向
に固定され、一端が開放された円筒状の第２の磁性体と
を備え、上記第１、第２の磁性体間にトンネル電流を流
すことにより回転磁場を発生させて上記第１の磁性体の
磁化方向を一方または他方の周方向に設定し、上記第２
の磁性体の磁化方向に対する上記第１の磁性体の磁化方
向による磁気抵抗変化を二値信号として利用することを
特徴とする磁気抵抗記憶素子。 - 【請求項３】 第１の磁性体と第２の磁性体との互いに
対面する表面を粗面化して表面積を広くしたことを特徴
とする請求項１または２記載の磁気抵抗記憶素子。 - 【請求項４】 磁性体の円筒内底部に形成された絶縁層
が、円筒内側壁に形成された絶縁層よりも膜厚が厚いこ
とを特徴とする請求項１〜３のいずれかに記載の磁気抵
抗記憶素子。 - 【請求項５】 磁化方向が可変で、両端が開放された円
筒状の磁性体と、該磁性体の円筒内を貫通するように絶
縁層を介して形成された柱状の配線層とを備え、上記配
線層に電流を流すことにより回転磁場を発生させて上記
磁性体の磁化方向を一方または他方の周方向に設定し、
上記配線層を流れる電流の大小で上記磁性体の磁化方向
を読み出すことを特徴とする磁気抵抗記憶素子。 - 【請求項６】 半導体基板上に、上記請求項１〜４のい
ずれかに記載の磁気抵抗記憶素子と、アクセストランジ
スタと、上記磁気抵抗記憶素子の上層に形成された共通
電極とを備え、上記磁気抵抗記憶素子の一方の磁性体を
上記共通電極に、他方を上記アクセストランジスタに接
続したことを特徴とする磁気ランダムアクセスメモリ装
置。 - 【請求項７】 半導体基板上に、上記請求項１〜４のい
ずれかに記載の磁気抵抗記憶素子と、ＰＮ接合を形成す
るダイオードと、上記磁気抵抗記憶素子の上層に形成さ
れた共通電極とを備え、上記磁気抵抗記憶素子の一方の
磁性体を上記共通電極に、他方を上記ダイオードに接続
したことを特徴とする磁気ランダムアクセスメモリ装
置。 - 【請求項８】 半導体基板上に、上記請求項５記載の磁
気抵抗記憶素子と、アクセストランジスタと、上記磁気
抵抗記憶素子の上層に形成された共通電極とを備え、上
記磁気抵抗記憶素子の柱状の配線層を縦方向に配置して
上記共通電極と上記アクセストランジスタとを接続する
配線としたことを特徴とする磁気ランダムアクセスメモ
リ装置。 - 【請求項９】 半導体基板上に、上記請求項５記載の磁
気抵抗記憶素子と、ＰＮ接合を形成するダイオードと、
上記磁気抵抗記憶素子の上層に形成された共通電極とを
備え、上記磁気抵抗記憶素子の柱状の配線層を縦方向に
配置して上記共通電極と上記ダイオードとを接続する配
線としたことを特徴とする磁気ランダムアクセスメモリ
装置。 - 【請求項１０】 半導体基板に形成された第１導電型の
ウェル領域と、該ウェル領域内に形成され磁気抵抗記憶
素子に接続された第２導電型の拡散層とでダイオードを
構成することを特徴とする請求項７または９記載の磁気
ランダムアクセスメモリ装置。 - 【請求項１１】 半導体基板にＳＯＩ基板を用い、該Ｓ
ＯＩ基板に形成された互いに隣接する第１、第２導電型
の拡散層でダイオードを構成することを特徴とする請求
項７または９記載の磁気ランダムアクセスメモリ装置。 - 【請求項１２】 半導体基板に形成された配線層と磁気
抵抗記憶素子とを接続孔を介して接続し、該接続孔内に
縦方向にダイオードを構成したことを特徴とする請求項
７または９記載の磁気ランダムアクセスメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373638A JP2003174149A (ja) | 2001-12-07 | 2001-12-07 | 磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置 |
| US10/227,289 US6667526B2 (en) | 2001-12-07 | 2002-08-26 | Tunneling magnetoresistive storage unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373638A JP2003174149A (ja) | 2001-12-07 | 2001-12-07 | 磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174149A true JP2003174149A (ja) | 2003-06-20 |
Family
ID=19182320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373638A Pending JP2003174149A (ja) | 2001-12-07 | 2001-12-07 | 磁気抵抗記憶素子および磁気ランダムアクセスメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6667526B2 (ja) |
| JP (1) | JP2003174149A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550192B1 (ko) * | 2002-03-28 | 2006-02-08 | 가부시끼가이샤 도시바 | 자기 저항 소자 및 자기 기억 장치 |
| KR20130102401A (ko) * | 2012-03-07 | 2013-09-17 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
| US8558334B2 (en) | 2011-03-07 | 2013-10-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
| US9190167B2 (en) | 2013-02-28 | 2015-11-17 | Kabushiki Kaisha Toshiba | Shift register and shift register type magnetic memory |
| KR101909201B1 (ko) * | 2012-05-18 | 2018-10-17 | 삼성전자 주식회사 | 자기저항요소 및 이를 포함하는 메모리소자 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4219134B2 (ja) * | 2002-09-03 | 2009-02-04 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| DE10320701A1 (de) * | 2003-05-08 | 2004-12-23 | Siemens Ag | Bauelement mit einer in ihrer Funktionalität konfigurierbaren Schaltungsanordnung, insbesondere Logikschaltungsanordnung |
| JP4438375B2 (ja) * | 2003-10-21 | 2010-03-24 | Ｔｄｋ株式会社 | 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス |
| JPWO2006115275A1 (ja) * | 2005-04-26 | 2008-12-18 | 国立大学法人京都大学 | Ｍｒａｍおよびその書き込み方法 |
| JP2008098515A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| KR100833080B1 (ko) * | 2006-12-27 | 2008-05-27 | 동부일렉트로닉스 주식회사 | 자기 메모리 장치 및 그 제조방법 |
| US7919794B2 (en) * | 2008-01-08 | 2011-04-05 | Qualcomm, Incorporated | Memory cell and method of forming a magnetic tunnel junction (MTJ) of a memory cell |
| KR101946457B1 (ko) * | 2012-07-10 | 2019-02-11 | 삼성전자주식회사 | 열적으로 안정한 자기터널접합 셀 및 이를 포함하는 메모리 소자 |
| KR20140103771A (ko) * | 2013-02-19 | 2014-08-27 | 삼성전자주식회사 | 자기저항구조와 이를 포함하는 메모리소자 및 이들의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251139A (ja) | 1998-02-26 | 1999-09-17 | Yamaha Corp | 縦型磁気メモリ用磁気抵抗材料及び縦型磁気メモリ素子 |
| US6515573B1 (en) * | 2000-06-19 | 2003-02-04 | Read-Rite Corporation | Method and system for providing edge-junction TMR utilizing a hard magnet as a pinned layer |
-
2001
- 2001-12-07 JP JP2001373638A patent/JP2003174149A/ja active Pending
-
2002
- 2002-08-26 US US10/227,289 patent/US6667526B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550192B1 (ko) * | 2002-03-28 | 2006-02-08 | 가부시끼가이샤 도시바 | 자기 저항 소자 및 자기 기억 장치 |
| US8558334B2 (en) | 2011-03-07 | 2013-10-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
| US8742521B2 (en) | 2011-03-07 | 2014-06-03 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
| KR20130102401A (ko) * | 2012-03-07 | 2013-09-17 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
| KR102008317B1 (ko) | 2012-03-07 | 2019-08-07 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
| KR101909201B1 (ko) * | 2012-05-18 | 2018-10-17 | 삼성전자 주식회사 | 자기저항요소 및 이를 포함하는 메모리소자 |
| US9190167B2 (en) | 2013-02-28 | 2015-11-17 | Kabushiki Kaisha Toshiba | Shift register and shift register type magnetic memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US6667526B2 (en) | 2003-12-23 |
| US20030107057A1 (en) | 2003-06-12 |
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