JP2003162258A - Liquid crystal display device and data driving circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data driving circuit of a liquid crystal panel in which a circuit space is reduced and to provide a liquid crystal display device. <P>SOLUTION: The liquid crystal display device includes a liquid crystal display section which includes a plurality of data lines and displays display data being supplied to the data lines and a data driving circuit which supplies display data that have different polarities between adjacent data lines. The data driving circuit includes a data inputting circuit which replaces display data for every constant time between data corresponding to the adjacent data lines and a gradation voltage generating circuit which converts the display data changed by the data inputting circuit into analog gradation signals and an output cross circuit which changes the analog gradation signals between adjacent data lines for every constant time and outputs the signals to the data lines. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶表示装置及び
液晶パネルのデータ駆動回路に関し、詳しくは表示部と
データ駆動部とが一体型の液晶表示装置及び液晶パネル
のデータ駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data drive circuit for a liquid crystal display device and a liquid crystal panel, and more particularly to a liquid crystal display device and a data drive circuit for a liquid crystal panel in which a display section and a data drive section are integrated.

【０００２】[0002]

【従来の技術】従来から用いられるアモルファスシリコ
ンプロセスによる液晶パネルでは、マトリクス状の画素
セル、スイッチング素子、データ信号線、及び走査線か
らなる表示部をガラス基板上に形成し、このパネルを駆
動するためのデータドライバＩＣ及びゲートドライバＩ
Ｃをガラス基板とは別個に設ける。データドライバＩＣ
は、パソコン等から例えばデジタル階調信号を受け取
り、６４階調又は２５６階調等のアナログの階調電圧に
変換してパネルに供給し、表示部を駆動することにより
多階調の画像データ表示を行う。2. Description of the Related Art In a conventionally used liquid crystal panel using an amorphous silicon process, a display portion including matrix-shaped pixel cells, switching elements, data signal lines, and scanning lines is formed on a glass substrate, and this panel is driven. Data driver IC and gate driver I for
C is provided separately from the glass substrate. Data driver IC
Receives a digital gradation signal from a personal computer or the like, converts it into an analog gradation voltage of 64 gradations or 256 gradations, supplies it to the panel, and drives the display unit to display multi-gradation image data. I do.

【０００３】図１は、アモルファスシリコンプロセスに
よる液晶パネルの構成の一例を示す図である。FIG. 1 is a diagram showing an example of the configuration of a liquid crystal panel by an amorphous silicon process.

【０００４】図１の構成では、ガラス基板上に表示部１
２を形成することで液晶パネル（ＬＣＤパネル）１１が
構成される。この液晶パネル１１には、ＴＡＢ形状であ
るゲートドライバＩＣ１３と、同様にＴＡＢ形状である
データドライバＩＣ１４とが接続され、表示部１２を駆
動する。ゲートドライバＩＣ１３とデータドライバＩＣ
１４とは、それぞれ制御回路基板上の制御回路１５と制
御回路基板上の制御回路１６とによって制御される。In the configuration of FIG. 1, the display unit 1 is provided on the glass substrate.
A liquid crystal panel (LCD panel) 11 is formed by forming 2. A TAB-shaped gate driver IC 13 and a TAB-shaped data driver IC 14 are connected to the liquid crystal panel 11 to drive the display unit 12. Gate driver IC 13 and data driver IC
14 are controlled by a control circuit 15 on the control circuit board and a control circuit 16 on the control circuit board, respectively.

【０００５】このようなアモルファスシリコンパネルに
対し、ポリシリコンパネルが注目されている。ポリシリ
コントランジスタはアモルファスシリコンに比べ移動度
が約１００倍大きい。移動度が大きいことで、画素部ス
イッチングトランジスタを小さくすることが可能であ
り、画素部を精細化して高精細度のパネルを実現するこ
とが出来る。またポリシリコンプロセスのトランジスタ
によって、表示部だけではなく駆動回路等の周辺回路を
も構成することが可能であり、原理的には、駆動回路又
はその一部を表示部と共に、同一のパネルガラス基板上
に形成することが出来る。In contrast to such an amorphous silicon panel, attention has been paid to a polysilicon panel. The mobility of polysilicon transistors is about 100 times higher than that of amorphous silicon. Since the mobility is high, the pixel portion switching transistor can be downsized, and the pixel portion can be made finer to realize a high-definition panel. Further, it is possible to configure not only the display section but also peripheral circuits such as a drive circuit by the transistor of the polysilicon process. In principle, the drive circuit or a part thereof can be formed together with the display section in the same panel glass substrate. Can be formed on.

【０００６】[0006]

【発明が解決しようとする課題】駆動回路全体をポリシ
リコントランジスタで構成して、表示部と共にガラス基
板上にコンパクトに形成することが出来れば、駆動回路
を収容するために表示部１２の周囲に必要な額縁部分の
サイズが小さくなるので好ましい。しかしながら、現在
実用化されているポリシリコンパネルでは、ゲートドラ
イバについてはガラス基板上に構成しているが、データ
ドライバ側の駆動回路についてはその一部のみをガラス
基板上に形成している。これは回路実装スペースの制限
から、データドライバ側のＤＡ変換回路等の回路面積が
大きい部分は、パネル外部に設けざるを得ないからであ
る。If the entire drive circuit can be formed of a polysilicon transistor and can be compactly formed on the glass substrate together with the display unit, the display unit 12 is surrounded by the display unit 12 to accommodate the drive circuit. This is preferable because the size of the required frame portion is reduced. However, in the polysilicon panel which has been put into practical use at present, the gate driver is formed on the glass substrate, but only a part of the drive circuit on the data driver side is formed on the glass substrate. This is because a portion having a large circuit area such as the DA conversion circuit on the data driver side has to be provided outside the panel due to the limitation of the circuit mounting space.

【０００７】一般に液晶パネルにおいては、表示特性の
向上のために、隣接する奇数データラインと偶数データ
ラインとでアナログ階調電圧の極性を反対極性とし、更
に一定時間毎にこの極性を反転するように交流反転を行
う。このようなデータライン極性反転のためには、１本
のデータライン毎に、両極性の電圧に対応して動作でき
る広帯域のＤＡ変換回路及び出力バッファが必要とな
る。これらのＤＡ変換回路及び出力バッファを実現する
ためには、回路が複雑になり回路規模が大きくなる。Generally, in a liquid crystal panel, in order to improve the display characteristics, the polarities of the analog gradation voltages are made opposite between adjacent odd data lines and even data lines, and the polarities are inverted at regular intervals. AC inversion is performed. For such data line polarity inversion, a wideband DA conversion circuit and an output buffer capable of operating in accordance with bipolar voltages are required for each data line. In order to realize these DA conversion circuits and output buffers, the circuits become complicated and the circuit scale becomes large.

【０００８】ドライバＩＣのようなモノリシックＩＣで
は、サブミクロンのプロセスルールが実現されており、
トランジスタ及び配線のサイズが抑えられている。これ
と比較して、ガラス基板に形成するプロセスルールはＩ
Ｃのプロセスルールに比べると大きく、ガラス基板上の
回路はＩＣ回路に比べて非常に大きなサイズのものにな
る。またＤＡ変換回路及び出力バッファは画像表示の各
データラインに対して設けられるので、１つのＤＡ変換
回路及び出力バッファを構成するスペースは、横方向に
ついてはパネルの横方向の画素ピッチである３０〜５０
ｕｍであり、縦方向についてはパネル額縁の制限のため
に数ｍｍ以内とする必要がある。現在のプロセス技術で
は、ガラス基板上にこのサイズのＤＡ変換回路及び出力
バッファを構成することは非常に困難である。In a monolithic IC such as a driver IC, submicron process rules are realized,
The size of transistors and wiring is suppressed. Compared with this, the process rule for forming a glass substrate is I
It is larger than the process rule of C, and the circuit on the glass substrate is much larger than the IC circuit. Further, since the DA conversion circuit and the output buffer are provided for each data line of the image display, the space forming one DA conversion circuit and the output buffer is the pixel pitch in the horizontal direction of the panel in the horizontal direction. Fifty
um, and it is necessary to set the length within several mm in order to limit the frame of the panel. With the current process technology, it is very difficult to construct a DA conversion circuit and an output buffer of this size on the glass substrate.

【０００９】以上を鑑みて、本発明は、回路スペースが
縮小された液晶パネルのデータ駆動回路及び液晶表示装
置を提供することを目的とする。In view of the above, an object of the present invention is to provide a liquid crystal panel data drive circuit and a liquid crystal display device in which the circuit space is reduced.

【００１０】[0010]

【課題を解決するための手段】本発明による液晶表示装
置は、複数のデータラインを含み該データラインに供給
される表示データを表示する液晶表示部と、隣り合うデ
ータライン間で極性の異なる表示データを該データライ
ンに供給するデータ駆動回路を含み、該データ駆動回路
は、隣り合うデータラインに対応するデータ間で一定時
間ごとに表示データを入れ替えるデータ入力回路と、該
データ入力回路で入れ替えられた表示データをアナログ
階調信号に変換する階調電圧作成回路と、該アナログ階
調信号を隣り合うデータライン間で該一定時間ごとに入
れ替えて該データラインに出力する出力クロス回路を含
むことを特徴とする。SUMMARY OF THE INVENTION A liquid crystal display device according to the present invention includes a liquid crystal display unit that includes a plurality of data lines and displays display data supplied to the data lines, and a display having different polarities between adjacent data lines. The data driving circuit includes a data driving circuit that supplies data to the data lines, and the data driving circuit is a data input circuit that switches display data between data corresponding to adjacent data lines at regular time intervals and a data input circuit that is switched by the data input circuit. A grayscale voltage generating circuit for converting the display data into an analog grayscale signal, and an output cross circuit for switching the analog grayscale signal between adjacent data lines at the constant time and outputting the data to the data line. Characterize.

【００１１】上記液晶表示装置において、該階調電圧作
成回路は、第１の極性に対応する電圧側に専用の第１の
ＤＡ変換回路と第２の極性に対応する電圧側に専用の第
２のＤＡ変換回路とを含み、該第１のＤＡ変換回路と該
第２のＤＡ変換回路とはそれぞれ隣り合うデータライン
に対応する。In the above liquid crystal display device, the grayscale voltage generating circuit includes a first DA conversion circuit dedicated to the voltage side corresponding to the first polarity and a second DA conversion circuit dedicated to the voltage side corresponding to the second polarity. D / A conversion circuit, and the first DA conversion circuit and the second DA conversion circuit respectively correspond to adjacent data lines.

【００１２】上記液晶表示装置において、該階調電圧作
成回路からのアナログ階調信号を受け取り、該データラ
インの駆動信号として該アナログ階調信号を該出力クロ
ス回路に供給する出力バッファ回路を更に設け、該出力
バッファ回路は、第１の極性に対応する電圧側に専用の
第１の出力バッファと第２の極性に対応する電圧側に専
用の第２の出力バッファとを含み、該第１の出力バッフ
ァと該第２の出力バッファとはそれぞれ隣り合うデータ
ラインに対応することを特徴とする。In the above liquid crystal display device, there is further provided an output buffer circuit which receives the analog grayscale signal from the grayscale voltage generating circuit and supplies the analog grayscale signal as a drive signal for the data line to the output cross circuit. , The output buffer circuit includes a first output buffer dedicated to the voltage side corresponding to the first polarity and a second output buffer dedicated to the voltage side corresponding to the second polarity, and The output buffer and the second output buffer respectively correspond to adjacent data lines.

【００１３】上記の本発明においては、第１の極性側
（例えば高電圧側）と第２の極性側（例えば低電圧側）
とに各々専用のＤＡ変換回路及び出力バッファを使用
し、隣接する２つのデータラインの一方（例えば奇数ラ
イン）に高電圧側の回路を使用し、他方（例えば偶数ラ
イン）に低電圧側の回路を使用する。一定時間ごとの第
１の期間は隣接データライン間での駆動信号の入れ替え
を無しとして、奇数ラインが高電圧側を出力し偶数ライ
ンが低電圧側を出力する。一定時間ごとの第２の期間は
隣接データライン間で駆動信号を入れ替えて、奇数ライ
ンが低電圧側を出力し偶数ラインが高電圧側を出力す
る。これにより一定時間ごとの極性反転を実現する。こ
の際、表示データの内容が入れ替わってしまうことを避
けるために、データ入力回路において、隣接データライ
ンに対応するデータ間でデータの入れ替えを適宜実行す
る。In the above-mentioned present invention, the first polarity side (eg high voltage side) and the second polarity side (eg low voltage side).
A dedicated D / A conversion circuit and an output buffer are used for and, a high voltage side circuit is used for one of two adjacent data lines (for example, an odd line), and a low voltage side circuit is used for the other (for example, an even line). To use. In the first period at constant time intervals, the odd-numbered lines output the high-voltage side and the even-numbered lines output the low-voltage side without switching the drive signals between the adjacent data lines. During the second period of every fixed time, the drive signals are switched between the adjacent data lines so that the odd lines output the low voltage side and the even lines output the high voltage side. As a result, polarity reversal is realized at regular time intervals. At this time, in order to avoid the contents of the display data being exchanged, the data input circuit appropriately exchanges the data between the data corresponding to the adjacent data lines.

【００１４】[0014]

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.

【００１５】図２は、本発明によるデータ駆動回路を用
いた液晶表示装置を示す図である。FIG. 2 is a diagram showing a liquid crystal display device using a data driving circuit according to the present invention.

【００１６】図２に示す液晶表示装置は、基本的に液晶
パネル（ＬＣＤパネル）２１単体で構成される。この液
晶パネル（ＬＣＤパネル）２１は、ガラス基板上に表示
部２２を形成すると共に、この表示部２２を駆動するゲ
ートドライバ回路部２３とデータドライバ回路部２４と
を、同一のガラス基板上に形成することで構成される。
これらの回路部は、ポリシリコントランジスタにより構
成される。The liquid crystal display device shown in FIG. 2 is basically composed of a single liquid crystal panel (LCD panel) 21. The liquid crystal panel (LCD panel) 21 has a display section 22 formed on a glass substrate, and a gate driver circuit section 23 and a data driver circuit section 24 for driving the display section 22 are formed on the same glass substrate. It is composed by doing.
These circuit portions are composed of polysilicon transistors.

【００１７】図３は、本発明によるデータ駆動回路の構
成を示す図である。図３のデータ駆動回路は、図２のデ
ータドライバ回路部２４に対応する。図３のデータ駆動
回路は、データ入力回路３１、シフトレジスタ回路３
２、データレジスタ回路３３、ラッチ回路３４、階調電
圧作成回路３５、出力バッファ回路３６、及び出力クロ
ス回路３７を含む。FIG. 3 is a diagram showing the configuration of the data driving circuit according to the present invention. The data driving circuit of FIG. 3 corresponds to the data driver circuit unit 24 of FIG. The data driving circuit of FIG. 3 includes a data input circuit 31, a shift register circuit 3
2, a data register circuit 33, a latch circuit 34, a gradation voltage generation circuit 35, an output buffer circuit 36, and an output cross circuit 37.

【００１８】データ入力回路３１は、パーソナルコンピ
ュータ等のホスト装置側から、ＲＧＢの表示データ信号
をデジタル信号として受け取る。ここでＲＧＢは、各々
が例えば８ビットからなり、各８ビットが各画素の表示
データに対応する。各画素の表示データが供給されると
データ入力回路３１では、極性反転信号ＰＯＬに基づい
て、一定期間毎に、隣接するデータチャネル間（隣接す
るデータラインに対応するデータ間）で表示データを入
れ替える処理を実行する。データ入れ替え後の各画素の
表示データは、順次データレジスタ回路３３に供給され
る。The data input circuit 31 receives RGB display data signals as digital signals from the host device side such as a personal computer. Here, each of RGB has, for example, 8 bits, and each 8 bits corresponds to display data of each pixel. When the display data of each pixel is supplied, the data input circuit 31 switches display data between adjacent data channels (between data corresponding to adjacent data lines) at regular intervals based on the polarity inversion signal POL. Execute the process. The display data of each pixel after the data exchange is sequentially supplied to the data register circuit 33.

【００１９】シフトレジスタ回路３２は、パーソナルコ
ンピュータ等のホスト装置側或いは制御装置等から供給
されるデータクロック信号に基づいて、順次シフトし、
出力線３２Ａから順次データレジスタ回路３３にデータ
サンプリング信号を供給する。データレジスタ回路３３
は、シフトレジスタ回路３２から供給されるデータサン
プリング信号に基づいて、データ入力回路３１から順次
供給される表示データを内部レジスタ回路に格納する。
このようにして、データレジスタ回路３３には、１水平
周期分の表示データが格納される。データレジスタ回路
３３に格納された表示データは、ラッチ回路３４にラッ
チされる。The shift register circuit 32 sequentially shifts based on a data clock signal supplied from a host device side such as a personal computer or a control device,
Data sampling signals are sequentially supplied to the data register circuit 33 from the output line 32A. Data register circuit 33
Stores the display data sequentially supplied from the data input circuit 31 in the internal register circuit based on the data sampling signal supplied from the shift register circuit 32.
In this way, the display data for one horizontal period is stored in the data register circuit 33. The display data stored in the data register circuit 33 is latched by the latch circuit 34.

【００２０】ラッチ回路３４に格納されている表示デー
タは、階調電圧作成回路３５に供給される。階調電圧作
成回路３５には、各データラインに対応してＤＡ変換回
路が設けられており、このＤＡ変換回路で入力表示デー
タをＤＡ変換し、アナログ階調信号として出力する。図
３に示されるように、階調電圧作成回路３５には、高電
圧側の基準電圧群と低電圧側の基準電圧群とが供給され
る。各ＤＡ変換回路は、これらの基準電圧群の電圧間を
更に分圧することで各階調に対応する電位を生成し、供
給されるデジタル表示データに対応する電位をアナログ
階調信号として出力する。The display data stored in the latch circuit 34 is supplied to the gradation voltage generating circuit 35. The gradation voltage generating circuit 35 is provided with a DA conversion circuit corresponding to each data line. The DA display circuit DA-converts the input display data and outputs it as an analog gradation signal. As shown in FIG. 3, the gradation voltage generating circuit 35 is supplied with a high voltage side reference voltage group and a low voltage side reference voltage group. Each DA converter circuit further divides the voltages of these reference voltage groups to generate a potential corresponding to each gradation, and outputs the potential corresponding to the supplied digital display data as an analog gradation signal.

【００２１】出力バッファ回路３６は、各データライン
毎に設けられる出力バッファを含み、各出力バッファが
階調電圧作成回路３５から対応するアナログ階調信号を
受け取る。各出力バッファは、受け取ったアナログ階調
信号を、データラインを駆動するデータライン駆動信号
として出力する。出力クロス回路３７は、極性反転信号
ＰＯＬに基づいて、一定期間毎に、各出力バッファから
のデータライン駆動信号を隣接するデータライン間で入
れ替える。入れ替えた後のデータライン駆動信号が、パ
ネル表示部（図２の２２）に供給される。出力クロス回
路３７によりデータライン駆動信号を隣接するデータラ
イン間で入れ替えることで、データ入力回路３１で入れ
替えたデータが元の配置に戻されて、適切なデータ表示
を行うことが出来る。The output buffer circuit 36 includes an output buffer provided for each data line, and each output buffer receives a corresponding analog gradation signal from the gradation voltage generating circuit 35. Each output buffer outputs the received analog gradation signal as a data line drive signal for driving the data line. The output cross circuit 37 switches the data line drive signal from each output buffer between adjacent data lines at regular intervals based on the polarity inversion signal POL. The data line drive signal after the replacement is supplied to the panel display unit (22 in FIG. 2). By exchanging the data line drive signal between the adjacent data lines by the output cross circuit 37, the data exchanged by the data input circuit 31 is returned to the original arrangement, and proper data display can be performed.

【００２２】上記の構成では、データ入力回路３１によ
り隣接するデータチャネル間（隣接するデータラインに
対応するデータ間）でデータを入れ替えるが、その後出
力クロス回路３７によりデータライン駆動信号を隣接す
るデータライン間で入れ替えることで、表示データとデ
ータラインとの対応を元の正しい対応に戻している。こ
のように構成しているのは、階調電圧作成回路３５のＤ
Ａ変換回路と出力バッファ回路３６の出力バッファとに
ついて、その回路規模を削減するためである。In the above configuration, the data input circuit 31 exchanges data between the adjacent data channels (between the data corresponding to the adjacent data lines), and then the output cross circuit 37 transmits the data line drive signal to the adjacent data lines. By switching between them, the correspondence between the display data and the data line is restored to the original correct correspondence. The configuration is such that D of the gradation voltage generation circuit 35 is
This is to reduce the circuit scale of the A conversion circuit and the output buffer of the output buffer circuit 36.

【００２３】液晶パネルにおいては、通常、表示特性の
向上のために、縦ライン（データライン）ごとに極性反
転をしながら表示データを駆動する。即ち、隣接する奇
数データラインと偶数データラインとでアナログ階調電
圧の極性を反対極性とし、更に一定時間毎にこの極性を
反転するように交流反転を行う。ここでいう極性反転と
は、中心電圧に対して高電圧側を正側、低電圧側を負側
とし、正側と負側とを反転させる動作である。In the liquid crystal panel, normally, in order to improve display characteristics, display data is driven while polarity inversion is performed for each vertical line (data line). That is, the polarity of the analog gradation voltage is made opposite between the adjacent odd-numbered data line and even-numbered data line, and AC inversion is performed so as to invert this polarity at regular time intervals. The polarity reversal here is an operation of reversing the positive side and the negative side with the high voltage side as the positive side and the low voltage side as the negative side with respect to the center voltage.

【００２４】このようなデータライン極性反転のために
は、１本のデータラインに対して正負の信号、即ち高電
圧側と低電圧側のアナログ階調電圧を一定時間ごとに交
互に出力することが必要であり、従来の構成では、１本
のデータライン毎に広帯域のＤＡ変換回路および出力バ
ッファが必要となる。即ち、高電圧側から低電圧側まで
の全ての範囲をカバーして階調電圧を生成可能なＤＡ変
換回路と、高電圧側から低電圧側までの全ての範囲をカ
バーして適切な駆動信号を生成可能な出力バッファが必
要となる。これらのＤＡ変換回路及び出力バッファを実
現するためには、回路が複雑になり回路規模が大きくな
る。In order to invert the polarity of the data line as described above, positive and negative signals, that is, analog gray scale voltages on the high voltage side and the low voltage side, are alternately output to one data line at regular time intervals. In the conventional configuration, a wideband DA conversion circuit and an output buffer are required for each data line. That is, a DA conversion circuit capable of generating a gradation voltage by covering the entire range from the high voltage side to the low voltage side, and an appropriate drive signal covering the entire range from the high voltage side to the low voltage side. An output buffer that can generate In order to realize these DA conversion circuits and output buffers, the circuits become complicated and the circuit scale becomes large.

【００２５】本発明においては、これを解決するため
に、高電圧側と低電圧側とに各々専用のＤＡ変換回路及
び出力バッファを使用し、隣接する２つのデータライン
の一方（例えば奇数ライン）に高電圧側の回路を使用
し、他方（例えば偶数ライン）に低電圧側の回路を使用
する。そして第１の期間は隣接データライン間での駆動
信号の入れ替えを無しとして、奇数ラインが高電圧側を
出力し偶数ラインが低電圧側を出力する。第２の期間は
隣接データライン間で駆動信号を入れ替えて、奇数ライ
ンが低電圧側を出力し偶数ラインが高電圧側を出力する
ことで、反対極性を実現する。この際、表示データの内
容が入れ替わってしまうことを避けるために、第２の期
間においては、データ入力回路３１において隣接データ
チャネル間でデータの入れ替えを実行する。In the present invention, in order to solve this, dedicated DA conversion circuits and output buffers are used on the high voltage side and the low voltage side, respectively, and one of two adjacent data lines (for example, an odd number line) is used. The circuit on the high voltage side is used for, and the circuit on the low voltage side is used for the other (for example, even line). Then, in the first period, without exchanging drive signals between adjacent data lines, the odd lines output the high voltage side and the even lines output the low voltage side. In the second period, the drive signals are exchanged between the adjacent data lines so that the odd lines output the low voltage side and the even lines output the high voltage side, thereby realizing the opposite polarities. At this time, in order to avoid the contents of the display data being exchanged, the data input circuit 31 exchanges the data between the adjacent data channels in the second period.

【００２６】なおデータの入れ替えは、極性反転信号Ｐ
ＯＬで制御する。ＰＯＬ信号は、フレーム周期又は水平
周期の一定期間ごとに０／１が交番する信号である。The data is replaced by the polarity inversion signal P
Controlled by OL. The POL signal is a signal in which 0/1 alternates at regular intervals of a frame period or a horizontal period.

【００２７】図４は、データ入力回路３１の回路構成の
一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of the circuit configuration of the data input circuit 31.

【００２８】図４のデータ入力回路３１は、セレクタ４
１−１乃至４１−６を備えるセレクト回路４２を含む。
セレクタ４１−１乃至４１−６の各々は、セレクト信号
入力Ｓに極性反転信号ＰＯＬを受け取り、ＰＯＬに応じ
てＡ入力或いはＢ入力を選択して出力する。The data input circuit 31 shown in FIG.
A select circuit 42 including 1-1 to 41-6 is included.
Each of the selectors 41-1 to 41-6 receives the polarity inversion signal POL at the select signal input S, selects the A input or the B input according to the POL, and outputs it.

【００２９】図４のデータ入力回路３１は、２ポート入
力の構成である。これは２つのデータ分のＲＧＢデータ
を並列に送信することで、ホスト装置からデータ入力回
路３１へのデータ転送速度を２倍にする構成である。即
ち、Ｒｏ、Ｇｏ、及びＢｏの第１のデータと、Ｒｅ、Ｇ
ｅ、及びＢｅの第２のデータとを並列にデータ入力回路
３１に入力し、それらのデータを並列にデータレジスタ
回路３３に供給する。この際、隣接するデータライン
間、即ちＲｏとＧｏ、ＢｏとＲｅ、及びＧｅとＢｅの間
で、セレクト回路４２によりデータの入れ替えを一定時
間毎に実行する。The data input circuit 31 shown in FIG. 4 has a 2-port input configuration. This is a configuration in which the RGB data for two data are transmitted in parallel to double the data transfer rate from the host device to the data input circuit 31. That is, the first data of Ro, Go, and Bo, and Re, G
The second data of e and Be are input in parallel to the data input circuit 31, and those data are supplied in parallel to the data register circuit 33. At this time, the select circuit 42 exchanges data between adjacent data lines, that is, between Ro and Go, Bo and Re, and Ge and Be, at regular time intervals.

【００３０】図５は、図４のデータ入力回路３１による
データの入れ替えを説明する図である。FIG. 5 is a diagram for explaining the exchange of data by the data input circuit 31 of FIG.

【００３１】図５において、セレクト信号（極性反転信
号）ＰＯＬがＨＩＧＨの時に信号の入れ替えを無しと
し、セレクト信号（極性反転信号）ＰＯＬがＬＯＷの時
に信号の入れ替えを実行する。In FIG. 5, when the select signal (polarity inversion signal) POL is HIGH, no signal exchange is performed, and when the select signal (polarity inversion signal) POL is LOW, signal exchange is performed.

【００３２】図５に示されるように、クロック信号ＣＬ
Ｋのあるタイミングに同期して、表示データＲ１、Ｇ
１、Ｂ１、Ｒ２、Ｇ２、Ｂ２が並列に供給される。ここ
で表示データＲ２、Ｇ２、Ｂ２は、表示ディスプレイ上
で１番目の表示データＲ１、Ｇ１、Ｂ１の隣に表示され
る２番目の表示データである。更にクロック信号ＣＬＫ
の次のタイミングに同期して、次の表示データＲ３、Ｇ
３、Ｂ３、Ｒ４、Ｇ４、Ｂ４が並列に供給される。ここ
で表示データＲ３、Ｇ３、Ｂ３は、表示ディスプレイ上
で２番目の表示データＲ２、Ｇ２、Ｂ２の隣に表示され
る３番目のデータであり、表示データＲ４、Ｇ４、Ｂ４
は更にその隣に表示される４番目のデータである。その
後、更にクロック信号に同期して５番目、６番目、７番
目、８番目のデータが供給される。実際にはデータの供
給は更に続くが、図５では図面の明瞭さを鑑みて、８番
目のデータまでの入力を示している。As shown in FIG. 5, the clock signal CL
Display data R1, G in synchronization with a certain timing of K
1, B1, R2, G2 and B2 are supplied in parallel. Here, the display data R2, G2, B2 is the second display data displayed next to the first display data R1, G1, B1 on the display. Further clock signal CLK
Next display data R3, G in synchronization with the timing next to
3, B3, R4, G4 and B4 are supplied in parallel. Here, the display data R3, G3, B3 is the third data displayed next to the second display data R2, G2, B2 on the display, and the display data R4, G4, B4.
Is the fourth data displayed next to it. After that, the fifth, sixth, seventh, and eighth data are further supplied in synchronization with the clock signal. Actually, the supply of data continues further, but in FIG. 5, for the sake of clarity of the drawing, the input up to the eighth data is shown.

【００３３】セレクト信号（極性反転信号）ＰＯＬがＨ
ＩＧＨの時、セレクト回路４２の出力、即ちデータ入力
回路３１の出力は、データ入力回路３１へのデータ入力
と同一の並びとなる。これは、信号の入れ替えが無い場
合に相当する。Select signal (polarity inversion signal) POL is H
When IGH, the output of the select circuit 42, that is, the output of the data input circuit 31 is in the same sequence as the data input to the data input circuit 31. This corresponds to the case where signals are not interchanged.

【００３４】セレクト信号（極性反転信号）ＰＯＬがＬ
ＯＷの時、セレクト回路４２の出力、即ちデータ入力回
路３１の出力は、データ入力回路３１へのデータ入力に
対して、隣接するデータが入れ替わった状態となってい
る。即ち、データ入力の並びに対して、ＤＣ１とＤＣ
２、ＤＣ３とＤＣ４、及びＤＣ５とＤＣ６の間で、デー
タが入れ替えられている。これは、信号の入れ替えが行
われる場合に相当する。Select signal (polarity inversion signal) POL is L
At the time of OW, the output of the select circuit 42, that is, the output of the data input circuit 31 is in a state where adjacent data is exchanged with respect to the data input to the data input circuit 31. That is, for the sequence of data input, DC1 and DC
2, data is exchanged between DC3 and DC4 and between DC5 and DC6. This corresponds to the case where signals are exchanged.

【００３５】図６は、データ入力回路３１の回路構成の
別の一例を示す回路図である。FIG. 6 is a circuit diagram showing another example of the circuit configuration of the data input circuit 31.

【００３６】図６のデータ入力回路３１は、セレクタ５
１−１乃至５１−６を備えるセレクト回路５２と、フリ
ップフロップ５３乃至５５を含む。セレクタ５１−１乃
至５１−６の各々は、セレクト信号入力Ｓに極性反転信
号ＰＯＬを受け取り、ＰＯＬに応じてＡ入力或いはＢ入
力を選択して出力する。The data input circuit 31 shown in FIG.
A select circuit 52 including 1-1 to 51-6 and flip-flops 53 to 55 are included. Each of the selectors 51-1 to 51-6 receives the polarity inversion signal POL at the select signal input S, selects the A input or the B input according to the POL, and outputs the selected input.

【００３７】図６のデータ入力回路３１は、１ポート入
力の構成である。これは１つのデータ分のＲＧＢデータ
が、ホスト装置から並列に送信される構成である。本発
明のデータ入力回路３１では、Ｒ、Ｇ、及びＢのデータ
を、クロック信号ＣＬＫのあるタイミングに同期してフ
リップフロップ５３乃至５５に取り込み、クロック信号
ＣＬＫの次のタイミングで供給されるＲ、Ｇ、Ｂと、フ
リップフロップ５３乃至５５に格納されているＲ、Ｇ、
Ｂを、並列にセレクト回路５２を介してデータレジスタ
回路３３に供給する。この際、隣接するデータチャネル
間、即ちＤＣ１とＤＣ２、ＤＣ３とＤＣ４、及びＤＣ５
とＤＣ６の間で、セレクト回路５２によりデータの入れ
替えを一定時間毎に実行する。The data input circuit 31 shown in FIG. 6 has a one-port input configuration. This is a configuration in which RGB data for one data is transmitted in parallel from the host device. In the data input circuit 31 of the present invention, the R, G, and B data are fetched into the flip-flops 53 to 55 in synchronization with a certain timing of the clock signal CLK, and supplied at the next timing of the clock signal CLK. G and B, and R and G stored in the flip-flops 53 to 55,
B is supplied in parallel to the data register circuit 33 via the select circuit 52. At this time, between adjacent data channels, that is, DC1 and DC2, DC3 and DC4, and DC5.
And DC6 are switched by the select circuit 52 at regular intervals.

【００３８】図７は、図６のデータ入力回路３１による
データの入れ替えを説明する図である。FIG. 7 is a diagram for explaining the exchange of data by the data input circuit 31 of FIG.

【００３９】図７において、セレクト信号（極性反転信
号）ＰＯＬがＨＩＧＨの時に信号の入れ替えを無しと
し、セレクト信号（極性反転信号）ＰＯＬがＬＯＷの時
に信号の入れ替えを実行する。In FIG. 7, when the select signal (polarity inversion signal) POL is HIGH, the signals are not exchanged, and when the select signal (polarity inversion signal) POL is LOW, the signals are exchanged.

【００４０】図７に示されるように、クロック信号ＣＬ
Ｋのあるタイミングに同期して、１番目の表示データＲ
１、Ｇ１、Ｂ１が並列に供給される。またクロック信号
ＣＬＫの次のタイミングに同期して、２番目の表示デー
タＲ２、Ｇ２、Ｂ２が並列に供給される。その後、更に
クロック信号に同期して３番目、４番目、５番目、６番
目、７番目、８番目のデータが供給される。実際にはデ
ータの供給は更に続くが、図７では図面の明瞭さを鑑み
て、８番目のデータまでの入力を示している。As shown in FIG. 7, the clock signal CL
The first display data R in synchronization with a certain timing of K
1, G1, B1 are supplied in parallel. The second display data R2, G2, B2 are supplied in parallel in synchronization with the next timing of the clock signal CLK. After that, the third, fourth, fifth, sixth, seventh and eighth data are further supplied in synchronization with the clock signal. Actually, the data supply continues, but in FIG. 7, the data up to the eighth data is shown for the sake of clarity of the drawing.

【００４１】図６のフリップフロップ５３乃至５５の出
力は、入力されるＲＧＢデータに対してクロック信号Ｃ
ＬＫの１サイクル分遅れたデータとなる。フリップフロ
ップ５３乃至５５により１サイクル分の時間調整をする
ことで、１番目の表示データＲ１、Ｇ１、Ｂ１と２番目
の表示データＲ２、Ｇ２、Ｂ２とのタイミングが合わさ
れ、Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２が並列にセレ
クト回路５２に供給される。その次のサイクルで、Ｒ
３、Ｇ３、Ｂ３、Ｒ４、Ｇ４、Ｂ４が並列にセレクト回
路５２に供給される。以降同様である。The outputs of the flip-flops 53 to 55 in FIG. 6 are the clock signals C for the input RGB data.
The data is delayed by one LK cycle. By adjusting the time for one cycle by the flip-flops 53 to 55, the timings of the first display data R1, G1, B1 and the second display data R2, G2, B2 are matched, and R1, G1, B1, R2, G2, and B2 are supplied to the select circuit 52 in parallel. In the next cycle, R
3, G3, B3, R4, G4 and B4 are supplied in parallel to the select circuit 52. The same applies thereafter.

【００４２】セレクト信号（極性反転信号）ＰＯＬがＨ
ＩＧＨの時、セレクト回路５２の出力、即ちデータ入力
回路３１の出力は、セレクト回路５２へのデータ入力と
同一の並びとなる。これは、信号の入れ替えが無い場合
に相当する。Select signal (polarity inversion signal) POL is H
When IGH, the output of the select circuit 52, that is, the output of the data input circuit 31 is in the same sequence as the data input to the select circuit 52. This corresponds to the case where signals are not interchanged.

【００４３】セレクト信号（極性反転信号）ＰＯＬがＬ
ＯＷの時、セレクト回路５２の出力、即ちデータ入力回
路３１の出力は、セレクト回路５２へのデータ入力に対
して、隣接するデータが入れ替わった状態となってい
る。即ち、データ入力の並びに対して、ＤＣ１とＤＣ
２、ＤＣ３とＤＣ４、及びＤＣ５とＤＣ６の間で、デー
タが入れ替えられている。これは、信号の入れ替えが行
われる場合に相当する。Select signal (polarity inversion signal) POL is L
At the time of OW, the output of the select circuit 52, that is, the output of the data input circuit 31 is in a state where adjacent data is exchanged with respect to the data input to the select circuit 52. That is, for the sequence of data input, DC1 and DC
2, data is exchanged between DC3 and DC4 and between DC5 and DC6. This corresponds to the case where signals are exchanged.

【００４４】図８は、階調電圧作成回路３５、出力バッ
ファ回路３６、及び出力クロス回路３７の構成を示す構
成図である。FIG. 8 is a configuration diagram showing the configurations of the gradation voltage generating circuit 35, the output buffer circuit 36, and the output cross circuit 37.

【００４５】階調電圧作成回路３５は、複数のＤＡ変換
回路６１−１乃至６１−４を含む。出力バッファ回路３
６は、複数の出力バッファ６２−１乃至６２−４を含
む。出力クロス回路３７は、スイッチ回路６３−１乃至
６３−８を備えるセレクト回路６４を含む。図８は、図
面による説明の都合上、データライン１乃至データライ
ン４の４本のデータラインに対する分の回路構成を示す
が、実際には、図２の表示部２２に設けられる全てのデ
ータラインに対して、図８と同様の構成が設けられる。The gradation voltage generating circuit 35 includes a plurality of DA conversion circuits 61-1 to 61-4. Output buffer circuit 3
6 includes a plurality of output buffers 62-1 to 62-4. The output cross circuit 37 includes a select circuit 64 including switch circuits 63-1 to 63-8. FIG. 8 shows a circuit configuration for four data lines, data line 1 to data line 4, for convenience of explanation with reference to the drawing. However, in reality, all the data lines provided in the display unit 22 of FIG. On the other hand, a configuration similar to that of FIG. 8 is provided.

【００４６】図８において、奇数番目のＤＡ変換回路６
１−１及び６１−３は、高電圧側のＤＡ変換回路であ
り、基準電圧群の高電圧側だけが供給される。ＤＡ変換
回路６１−１及び６１−３は、ラッチ回路３４から供給
されるデジタルデータを高電圧側のアナログ階調電圧に
変換する。また奇数番目の出力バッファ６２−１及び６
２−３は、高電圧専用に回路構成された出力バッファ回
路である。出力バッファ６２−１及び６２−３からは、
高電圧側のアナログ階調信号が、データラインを駆動す
る高電圧側のデータライン駆動信号として出力される。In FIG. 8, the odd-numbered DA conversion circuit 6
Reference numerals 1-1 and 61-3 are high-voltage DA conversion circuits, and only the high-voltage side of the reference voltage group is supplied. The DA conversion circuits 61-1 and 61-3 convert the digital data supplied from the latch circuit 34 into a high voltage side analog gradation voltage. Also, odd-numbered output buffers 62-1 and 6
Reference numeral 2-3 is an output buffer circuit configured as a circuit exclusively for high voltage. From the output buffers 62-1 and 62-3,
The high-voltage side analog gradation signal is output as a high-voltage side data line drive signal for driving the data line.

【００４７】偶数番目のＤＡ変換回路６１−２及び６１
−４は、低電圧側のＤＡ変換回路であり、基準電圧群の
低電圧側だけが供給される。ＤＡ変換回路６１−２及び
６１−４は、ラッチ回路３４から供給されるデジタルデ
ータを低電圧側のアナログ階調電圧に変換する。また偶
数番目の出力バッファ６２−２及び６２−４は、低電圧
専用に回路構成された出力バッファ回路である。出力バ
ッファ６２−２及び６２−４からは、低電圧側のアナロ
グ階調信号が、データラインを駆動する低電圧側のデー
タライン駆動信号として出力される。Even-numbered DA converter circuits 61-2 and 61
-4 is a low voltage side DA conversion circuit, and only the low voltage side of the reference voltage group is supplied. The DA conversion circuits 61-2 and 61-4 convert the digital data supplied from the latch circuit 34 into a low voltage side analog gradation voltage. Further, the even-numbered output buffers 62-2 and 62-4 are output buffer circuits configured for low voltage only. From the output buffers 62-2 and 62-4, the analog grayscale signal on the low voltage side is output as a data line drive signal on the low voltage side for driving the data line.

【００４８】なおＤＡ変換回路の構成としては、容量型
や抵抗型の回路ではスペースの制限があり実装すること
が難しいので、抵抗で構成する一般的なＲ−２Ｒ型ＤＡ
変換回路の構成とし、その抵抗素子をＴＦＴに置き換え
て実現すればよい。As for the configuration of the DA conversion circuit, a capacitance type or resistance type circuit has a limited space and is difficult to mount. Therefore, a general R-2R type DA constituted by resistors is used.
The conversion circuit may be configured and its resistance element may be replaced with a TFT.

【００４９】セレクト回路６４は、出力バッファ回路３
６の出力バッファ６２−１乃至６２−４からの駆動信号
を受け取り、極性反転信号ＰＯＬに基づいて隣接するデ
ータライン間で駆動信号を一定期間毎に入れ替える。即
ち、入れ替え無しの期間においては、スイッチ６３−
１、６３−４、６３−５、及び６３−８が導通状態とな
り、スイッチ６３−２、６３−３、６３−６、及び６３
−７が非導通状態となる。また入れ替え有りの期間にお
いては、スイッチ６３−１、６３−４、６３−５、及び
６３−８が非導通状態となり、スイッチ６３−２、６３
−３、６３−６、及び６３−７が導通状態となる。The select circuit 64 is the output buffer circuit 3
The drive signals from the output buffers 62-1 to 62-4 of No. 6 are received, and the drive signals are exchanged between adjacent data lines at regular intervals based on the polarity inversion signal POL. That is, in the period without replacement, the switch 63-
1, 63-4, 63-5, and 63-8 become conductive, and switches 63-2, 63-3, 63-6, and 63
-7 becomes non-conductive. Further, during the period with the replacement, the switches 63-1, 63-4, 63-5, and 63-8 are in the non-conduction state, and the switches 63-2, 63
-3, 63-6, and 63-7 become conductive.

【００５０】図９は、図８の出力クロス回路３７による
データの入れ替えを説明する図である。FIG. 9 is a diagram for explaining the exchange of data by the output cross circuit 37 of FIG.

【００５１】図９において、セレクト信号（極性反転信
号）ＰＯＬがＨＩＧＨの時に信号の入れ替えを無しと
し、セレクト信号（極性反転信号）ＰＯＬがＬＯＷの時
に信号の入れ替えを実行する。In FIG. 9, when the select signal (polarity inversion signal) POL is HIGH, the signals are not exchanged, and when the select signal (polarity inversion signal) POL is LOW, the signals are exchanged.

【００５２】図９に示されるように、セレクト信号（極
性反転信号）ＰＯＬがＨＩＧＨの時、高電圧側の出力バ
ッファの出力ＶＨｘ（ｘ＝１，３，５，・・・）と低電
圧側の出力バッファの出力ＶＬｘ（ｘ＝２，４，６，・
・・）とは、そのままの並びで、セレクト回路６４から
データラインへ出力される。これは、信号の入れ替えが
無い場合に相当する。As shown in FIG. 9, when the select signal (polarity inversion signal) POL is HIGH, the output VHx (x = 1, 3, 5, ...) Of the output buffer on the high voltage side and the low voltage side. Output VLx (x = 2, 4, 6, ...
..) is output as it is from the select circuit 64 to the data line. This corresponds to the case where signals are not interchanged.

【００５３】セレクト信号（極性反転信号）ＰＯＬがＬ
ＯＷの時、出力バッファ回路３６から出力される駆動信
号は、ＶＨ２、ＶＬ１、ＶＨ４、ＶＬ３、ＶＨ６、ＶＬ
５となっている。ここでＶＨ及びＶＬがそれぞれ高電圧
及び低電圧を示し、末尾の番号がデータラインに対応す
るデータの並びの順を示す。この番号が２、１、４、
３、６、５の順番となっているのは、データ入力回路３
１において、隣接するデータチャネル間で表示データを
反転しているためである。セレクト信号ＰＯＬがＬＯＷ
の時、高電圧側の出力バッファの出力ＶＨｘ（ｘ＝２，
４，６，・・・）と低電圧側の出力バッファの出力ＶＬ
ｘ（ｘ＝１，３，５，・・・）とは、隣接するデータラ
イン間で信号が入れ替えられて、セレクト回路６４から
データラインへ出力される。従って、データライン１乃
至データライン６において、駆動信号はＶＬ１、ＶＨ
２、ＶＬ３、ＶＨ４、ＶＬ５、ＶＨ６となる。このよう
に、セレクト信号ＰＯＬがＬＯＷの時には、データの並
びが１から６まで正しい並びであり、且つセレクト信号
ＰＯＬがＨＩＧＨの期間に対して高電圧側Ｈと低電圧側
Ｌとが極性反転された駆動信号となる。Select signal (polarity inversion signal) POL is L
When OW, the drive signals output from the output buffer circuit 36 are VH2, VL1, VH4, VL3, VH6, and VL.
It is 5. Here, VH and VL indicate high voltage and low voltage, respectively, and the numbers at the end indicate the order of arrangement of data corresponding to the data lines. This number is 2, 1, 4,
The data input circuit 3 is in the order of 3, 6, and 5.
This is because the display data is inverted between the adjacent data channels in FIG. Select signal POL is LOW
, The output VHx of the output buffer on the high voltage side (x = 2,
4, 6, ...) and the output VL of the output buffer on the low voltage side
With x (x = 1, 3, 5, ...), signals are exchanged between adjacent data lines and output from the select circuit 64 to the data lines. Therefore, in the data lines 1 to 6, the driving signals are VL1 and VH.
2, VL3, VH4, VL5, VH6. As described above, when the select signal POL is LOW, the data arrangement is correct from 1 to 6, and the polarity of the high voltage side H and the low voltage side L is inverted during the period when the select signal POL is HIGH. Drive signal.

【００５４】従って、例えばデータライン１の信号は、
ＶＨ１、ＶＬ１、ＶＨ１、ＶＬ１、・・・のように、高
電圧と低電圧とを交互に繰り返す駆動信号となり、その
隣のデータライン２の信号は、ＶＬ２、ＶＨ２、ＶＬ
２、ＶＨ２・・・のように、データライン１とは逆極性
で高電圧と低電圧とを交互に繰り返す駆動信号となる。Thus, for example, the signal on data line 1 is
Like VH1, VL1, VH1, VL1, ..., It becomes a drive signal which alternately repeats high voltage and low voltage, and the signal of the data line 2 next to it is VL2, VH2, VL.
2, VH2 ..., The drive signal has a polarity opposite to that of the data line 1 and alternately repeats high voltage and low voltage.

【００５５】図１０は、出力クロス回路３７の構成の変
形例を示す構成図である。FIG. 10 is a block diagram showing a modification of the configuration of the output cross circuit 37.

【００５６】図１０の出力クロス回路３７は、セレクト
回路６４に加えて、ＰＯＬ反転検出回路６５と、スイッ
チ６６−１及び６６−２を含む。ＰＯＬ反転検出回路６
５は、極性反転信号ＰＯＬがＨＩＧＨからＬＯＷ或いは
ＬＯＷからＨＩＧＨへの変化すると、この変化を検出し
てＰＯＬ反転検出信号をアサートする。ＰＯＬ反転検出
信号がアサートされると、スイッチ６６−１及び６６−
２が導通されて、隣接するデータライン同士が短絡され
る。即ち、データライン１とデータライン２とが短絡さ
れ、データライン３とデータライン４とが短絡される。The output cross circuit 37 of FIG. 10 includes a POL inversion detection circuit 65 and switches 66-1 and 66-2 in addition to the selection circuit 64. POL inversion detection circuit 6
When the polarity inversion signal POL changes from HIGH to LOW or from LOW to HIGH, 5 detects this change and asserts the POL inversion detection signal. When the POL inversion detection signal is asserted, the switches 66-1 and 66-
2 becomes conductive, and adjacent data lines are short-circuited. That is, the data line 1 and the data line 2 are short-circuited, and the data line 3 and the data line 4 are short-circuited.

【００５７】図１１は、図１０の出力クロス回路３７の
動作を説明するためのタイミング図である。FIG. 11 is a timing chart for explaining the operation of output cross circuit 37 of FIG.

【００５８】ＰＯＬ反転検出信号は、極性反転信号ＰＯ
Ｌがレベル変化すると一定期間ＨＩＧＨとなる。この期
間スイッチが導通されて、データライン１とデータライ
ン２とが短絡され、データライン３とデータライン４と
が短絡され、データライン５とデータライン６とが短絡
される。短絡されるデータライン同士は反対極性となっ
ているので、高電圧側の信号と低電圧側の信号とが短絡
されることになり、短絡後のデータラインは略中間電位
となる。その後、短絡前とは極性が反転した信号がデー
タラインに印加されるが、データラインは短絡動作によ
って中間電位にされているので、低電圧側から高電圧側
へ推移する充電動作或いは高電圧側から低電圧側に推移
する放電動作において、フルレンジの電位変化をさせる
必要がなく、駆動力が比較的小さな出力バッファを使用
しても高速な極性反転を実現することが出来る。The POL inversion detection signal is the polarity inversion signal PO.
When L changes in level, it becomes HIGH for a certain period. During this period, the switch is turned on, the data line 1 and the data line 2 are short-circuited, the data line 3 and the data line 4 are short-circuited, and the data line 5 and the data line 6 are short-circuited. Since the data lines to be short-circuited have opposite polarities, the high-voltage side signal and the low-voltage side signal are short-circuited, and the data line after the short-circuiting has a substantially intermediate potential. After that, a signal whose polarity is inverted from that before the short circuit is applied to the data line, but since the data line is set to the intermediate potential by the short circuit operation, the charging operation or the high voltage side which shifts from the low voltage side to the high voltage side. Therefore, it is not necessary to change the potential of the full range in the discharging operation that changes from the low voltage side to the low voltage side, and high-speed polarity reversal can be realized even if an output buffer having a relatively small driving force is used.

【００５９】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。Although the present invention has been described above based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the claims.

【００６０】[0060]

【発明の効果】本発明においては、高電圧側低電圧側と
に各々専用のＤＡ変換回路及び出力バッファを使用し、
隣接する２つのデータラインの一方（例えば奇数ライ
ン）に高電圧側の回路を使用し、他方（例えば偶数ライ
ン）に低電圧側の回路を使用する。一定時間ごとの第１
の期間は隣接データライン間での駆動信号の入れ替えを
無しとして、奇数ラインが高電圧側を出力し偶数ライン
が低電圧側を出力する。一定時間ごとの第２の期間は隣
接データライン間で駆動信号を入れ替えて、奇数ライン
が低電圧側を出力し偶数ラインが高電圧側を出力する。
これにより一定時間ごとの極性反転を実現する。この
際、表示データの内容が入れ替わってしまうことを避け
るために、データ入力回路において、隣接データライン
に対応するデータ間でデータの入れ替えを適宜実行す
る。According to the present invention, a dedicated DA conversion circuit and an output buffer are used for the high voltage side and the low voltage side, respectively.
A circuit on the high voltage side is used for one of the two adjacent data lines (for example, an odd line), and a circuit for the low voltage side is used for the other (for example, an even line). First every fixed time
During the period, the odd-numbered lines output the high voltage side and the even-numbered lines output the low voltage side without exchanging the drive signals between the adjacent data lines. During the second period of every fixed time, the drive signals are switched between the adjacent data lines so that the odd lines output the low voltage side and the even lines output the high voltage side.
As a result, polarity reversal is realized at regular time intervals. At this time, in order to avoid the contents of the display data being exchanged, the data input circuit appropriately exchanges the data between the data corresponding to the adjacent data lines.

【００６１】このようにデータ入力回路においてデータ
を入れ替え、出力クロス回路において駆動信号を入れ替
える構成とすることにより、１本のデータライン毎に高
電圧及び低電圧の両方に対応できるＤＡ変換回路及び出
力バッファ回路を設ける必要がなくなるので、回路スペ
ースを削減することが可能となり、表示額縁の縮小及び
表示装置の小型化が達成される。By thus replacing the data in the data input circuit and the drive signals in the output cross circuit, a DA conversion circuit and an output that can handle both high voltage and low voltage for each data line. Since it is not necessary to provide a buffer circuit, the circuit space can be reduced, and the display frame and the display device can be downsized.

【図面の簡単な説明】[Brief description of drawings]

【図１】アモルファスシリコンプロセスによる液晶パネ
ルの構成の一例を示す図である。FIG. 1 is a diagram showing an example of a configuration of a liquid crystal panel by an amorphous silicon process.

【図２】本発明によるデータ駆動回路を用いた液晶表示
装置を示す図である。FIG. 2 is a diagram showing a liquid crystal display device using a data driving circuit according to the present invention.

【図３】本発明によるデータ駆動回路の構成を示す図で
ある。FIG. 3 is a diagram showing a configuration of a data driving circuit according to the present invention.

【図４】データ入力回路の回路構成の一例を示す回路図
である。FIG. 4 is a circuit diagram showing an example of a circuit configuration of a data input circuit.

【図５】図４のデータ入力回路によるデータの入れ替え
を説明する図である。FIG. 5 is a diagram for explaining data exchange by the data input circuit of FIG.

【図６】データ入力回路の回路構成の別の一例を示す回
路図である。FIG. 6 is a circuit diagram showing another example of the circuit configuration of the data input circuit.

【図７】図６のデータ入力回路によるデータの入れ替え
を説明する図である。FIG. 7 is a diagram for explaining data exchange by the data input circuit of FIG.

【図８】階調電圧作成回路、出力バッファ回路、及び出
力クロス回路の構成を示す構成図である。FIG. 8 is a configuration diagram showing configurations of a gradation voltage generating circuit, an output buffer circuit, and an output cross circuit.

【図９】図８の出力クロス回路によるデータの入れ替え
を説明する図である。9 is a diagram for explaining data exchange by the output cross circuit of FIG.

【図１０】出力クロス回路の構成の変形例を示す構成図
である。FIG. 10 is a configuration diagram showing a modification of the configuration of the output cross circuit.

【図１１】図１０の出力クロス回路の動作を説明するた
めのタイミング図である。11 is a timing chart for explaining the operation of the output cross circuit of FIG.

【符号の説明】[Explanation of symbols]

２１ 液晶パネル ２２ 表示部 ２３ ゲートドライバ回路部 ２４ データドライバ回路部 ３１ データ入力回路 ３２ シフトレジスタ回路 ３３ データレジスタ回路 ３４ ラッチ回路 ３５ 階調電圧作成回路 ３６ 出力バッファ回路 ３７ 出力クロス回路 21 LCD panel 22 Display 23 Gate driver circuit 24 Data driver circuit 31 Data input circuit 32 shift register circuit 33 Data register circuit 34 Latch circuit 35 gradation voltage generation circuit 36 Output buffer circuit 37 output cross circuit

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２１Ｍ ６２３ ６２３Ｂ ６２３Ｆ ６４１ ６４１Ｃ (72)発明者 榎本 弘美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岡崎 晋 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 張 宏 勇 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA16 NA31 NB07 NC11 NC21 ND42 NE01 5C006 AA16 AA22 AC27 AC28 AF42 AF43 AF44 AF51 AF71 AF83 BB16 BC12 BC20 BF03 BF04 BF06 BF24 BF25 BF43 EB05 FA41 5C080 AA10 BB05 CC03 DD22 DD27 DD28 EE29 FF11 JJ02 JJ03 JJ04 Continuation of front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) G09G 3/20 G09G 3/20 621M 623 623B 623F 641 641C (72) Inventor Hiromi Enomoto 4 Uamiodaka, Nakahara-ku, Kawasaki-shi, Kanagawa 1st-1st in Fujitsu Limited (72) Inventor Susumu Okazaki 4-1-1 Kamiotanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture 1st-1st Inside Fujitsu Limited (72) Hiroshi Zhang Kamioda-tanaka, Nakahara-ku, Kawasaki, Kanagawa 4th-1st No. 1 in Fujitsu Limited F-term (reference) 2H093 NA16 NA31 NB07 NC11 NC21 ND42 NE01 5C006 AA16 AA22 AC27 AC28 AF42 AF43 AF44 AF51 AF71 AF83 BB16 BC12 BC20 BF03 BF04 BF06 BB03 DD10A22 5C06 A22 DD27 DD28 EE29 FF11 JJ02 JJ03 JJ04

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】複数のデータラインを含み該データライン
に供給される表示データを表示する液晶表示部と、 隣り合うデータライン間で極性の異なる表示データを該
データラインに供給するデータ駆動回路を含み、該デー
タ駆動回路は、 隣り合うデータラインに対応するデータ間で一定時間ご
とに表示データを入れ替えるデータ入力回路と、 該データ入力回路で入れ替えられた表示データをアナロ
グ階調信号に変換する階調電圧作成回路と、 該アナログ階調信号を隣り合うデータライン間で該一定
時間ごとに入れ替えて該データラインに出力する出力ク
ロス回路を含むことを特徴とする液晶表示装置。1. A liquid crystal display unit including a plurality of data lines for displaying display data supplied to the data lines, and a data driving circuit for supplying display data having different polarities between adjacent data lines to the data lines. The data driving circuit includes a data input circuit that exchanges display data between data corresponding to adjacent data lines at regular time intervals, and a floor that converts the display data exchanged by the data input circuit into an analog grayscale signal. A liquid crystal display device comprising: a voltage adjusting circuit; and an output cross circuit for switching the analog grayscale signal between adjacent data lines at the constant time and outputting the data to the data line. 【請求項２】該階調電圧作成回路は、第１の極性に対応
する電圧側に専用の第１のＤＡ変換回路と第２の極性に
対応する電圧側に専用の第２のＤＡ変換回路とを含み、
該第１のＤＡ変換回路と該第２のＤＡ変換回路とはそれ
ぞれ隣り合うデータラインに対応することを特徴とする
請求項１記載の液晶表示装置。2. The gradation voltage generating circuit comprises a first DA conversion circuit dedicated to the voltage side corresponding to the first polarity and a second DA conversion circuit dedicated to the voltage side corresponding to the second polarity. Including and
2. The liquid crystal display device according to claim 1, wherein the first DA conversion circuit and the second DA conversion circuit respectively correspond to adjacent data lines. 【請求項３】該第１のＤＡ変換回路は、該第１の極性に
対応する電圧側における該アナログ階調信号を生成する
ための基準電圧群を受け取り、該第２のＤＡ変換回路
は、該第２の極性に対応する電圧側における該アナログ
階調信号を生成するための基準電圧群を受け取ることを
特徴とする請求項２記載の液晶表示装置。3. The first DA converter circuit receives a reference voltage group for generating the analog gradation signal on the voltage side corresponding to the first polarity, and the second DA converter circuit, The liquid crystal display device according to claim 2, wherein a reference voltage group for generating the analog gradation signal on the voltage side corresponding to the second polarity is received. 【請求項４】該階調電圧作成回路からのアナログ階調信
号を受け取り、該データラインの駆動信号として該アナ
ログ階調信号を該出力クロス回路に供給する出力バッフ
ァ回路を更に含むことを特徴とする請求項１記載の液晶
表示装置。4. An output buffer circuit for receiving an analog gradation signal from the gradation voltage generating circuit and supplying the analog gradation signal as a drive signal for the data line to the output cross circuit. The liquid crystal display device according to claim 1. 【請求項５】該出力バッファ回路は、第１の極性に対応
する電圧側に専用の第１の出力バッファと第２の極性に
対応する電圧側に専用の第２の出力バッファとを含み、
該第１の出力バッファと該第２の出力バッファとはそれ
ぞれ隣り合うデータラインに対応することを特徴とする
請求項４記載の液晶表示装置。5. The output buffer circuit includes a first output buffer dedicated to the voltage side corresponding to the first polarity and a second output buffer dedicated to the voltage side corresponding to the second polarity.
5. The liquid crystal display device according to claim 4, wherein the first output buffer and the second output buffer respectively correspond to adjacent data lines. 【請求項６】該出力クロス回路は該一定時間を周期とし
て周期的に隣り合うデータライン間を短絡する回路を含
むことを特徴とする請求項１記載の液晶表示装置。6. The liquid crystal display device according to claim 1, wherein the output cross circuit includes a circuit that short-circuits adjacent data lines periodically with the fixed time as a cycle. 【請求項７】該データ駆動回路は該液晶表示部と共に同
一のガラス基板上に形成されることを特徴とする請求項
１記載の液晶表示装置。7. The liquid crystal display device according to claim 1, wherein the data driving circuit is formed on the same glass substrate together with the liquid crystal display section. 【請求項８】隣り合うデータラインに対応するデータ間
で一定時間ごとに表示データを入れ替えるデータ入力回
路と、 該データ入力回路で入れ替えられた表示データをアナロ
グ階調信号に変換する階調電圧作成回路と、 該アナログ階調信号を隣り合うデータライン間で該一定
時間ごとに入れ替えて該データラインに出力する出力ク
ロス回路を含むことを特徴とする液晶パネルのデータ駆
動回路。8. A data input circuit for exchanging display data between data corresponding to adjacent data lines at regular intervals, and a gradation voltage generation for converting the display data switched by the data input circuit into an analog gradation signal. A data drive circuit for a liquid crystal panel, comprising: a circuit; and an output cross circuit for switching the analog gradation signal between adjacent data lines at the constant time intervals and outputting the data to the data line. 【請求項９】該階調電圧作成回路は、第１の極性に対応
する電圧側に専用の第１のＤＡ変換回路と第２の極性に
対応する電圧側に専用の第２のＤＡ変換回路とを含み、
該第１のＤＡ変換回路と該第２のＤＡ変換回路とはそれ
ぞれ隣り合うデータラインに対応することを特徴とする
請求項８記載のデータ駆動回路。9. The gradation voltage generating circuit comprises a first DA conversion circuit dedicated to the voltage side corresponding to the first polarity and a second DA conversion circuit dedicated to the voltage side corresponding to the second polarity. Including and
9. The data drive circuit according to claim 8, wherein the first DA conversion circuit and the second DA conversion circuit respectively correspond to adjacent data lines. 【請求項１０】該階調電圧作成回路からのアナログ階調
信号を受け取り該データラインの駆動信号として該アナ
ログ階調信号を該出力クロス回路に供給する出力バッフ
ァ回路を更に含み、該出力バッファ回路は、該第１の極
性に対応する電圧側に専用の第１の出力バッファと該第
２の極性に対応する電圧側に専用の第２の出力バッファ
とを含み、該第１の出力バッファと該第２の出力バッフ
ァとはそれぞれ隣り合うデータラインに対応することを
特徴とする請求項９記載のデータ駆動回路。10. The output buffer circuit further comprising an output buffer circuit which receives an analog gradation signal from the gradation voltage generating circuit and supplies the analog gradation signal as a drive signal for the data line to the output cross circuit. Includes a first output buffer dedicated to the voltage side corresponding to the first polarity and a second output buffer dedicated to the voltage side corresponding to the second polarity, and 10. The data driving circuit according to claim 9, wherein the second output buffers correspond to adjacent data lines, respectively.