JP2003158238A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JP2003158238A JP2003158238A JP2001354266A JP2001354266A JP2003158238A JP 2003158238 A JP2003158238 A JP 2003158238A JP 2001354266 A JP2001354266 A JP 2001354266A JP 2001354266 A JP2001354266 A JP 2001354266A JP 2003158238 A JP2003158238 A JP 2003158238A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor integrated
- integrated circuit
- terminal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路が
搭載される配線基板上に置けるパターン配線によるクロ
ストーク低減技術に関し、例えば、複数の半導体集積回
路の高密度実装に利用されるマルチチップモジュール
（ＭＣＭ；Multi Chip Module）に適用して有効な技術
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a crosstalk reducing technique by pattern wiring placed on a wiring board on which a semiconductor integrated circuit is mounted. For example, a multichip module used for high density mounting of a plurality of semiconductor integrated circuits. (MCM: Multi Chip Module)
【０００２】[0002]
【従来の技術】配線基板上におけるパターン配線による
クロストーク低減技術について記載された文献として、
特開平４−２００１９号公報、特開平９−２８３８６９
号公報がある。前者は、所定のパターン配線に隣接し且
つ逆極性の電流で駆動されるガードパターン配線を設け
てクロストークを低減しようとするものである。後者
は、高周波機器において、伝送路とほぼ並行に設けられ
る反転伝送路をダミーとして設け、前記反転伝送路には
前記伝送路とは逆位相関係の信号を流すことにより、各
伝送路からの不要輻射量を抑制しようとする。2. Description of the Related Art As a document describing a crosstalk reduction technique by pattern wiring on a wiring board,
Japanese Unexamined Patent Publication No. 4-20019 and Japanese Unexamined Patent Publication No. 9-283869.
There is a gazette. The former is intended to reduce crosstalk by providing a guard pattern wiring adjacent to a predetermined pattern wiring and driven by a current of opposite polarity. In the latter, in a high-frequency device, an inversion transmission line provided almost in parallel with the transmission line is provided as a dummy, and a signal having a phase relationship opposite to that of the transmission line is caused to flow through the inversion transmission line, thereby eliminating unnecessary transmission from each transmission line. Try to suppress the amount of radiation.
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術は、実際
の伝送対象の信号のための配線（以下、実配線と称す
る）を流れる信号に対して逆位相の信号を形成するイン
バータなどのドライバ、そして、ドライバで形成された
逆位相の信号を流すダミー配線を特別に設けなければな
らず、更に、そのダミー配線にダミー負荷などを設けて
実信号線と伝送特性を合わせることが必要となり、その
結果、多くの回路要素の追加が必要になる。SUMMARY OF THE INVENTION The above-mentioned prior art is directed to a driver such as an inverter which forms a signal having a phase opposite to that of a signal flowing through a wiring for a signal to be actually transmitted (hereinafter referred to as a real wiring), Then, it is necessary to specially provide a dummy wiring formed by a driver for passing a signal having an opposite phase, and further it is necessary to provide a dummy load or the like on the dummy wiring so as to match the transmission characteristics with the actual signal line. As a result, many circuit elements need to be added.
【０００４】ＭＣＭ技術は、同種の、或いは異なる種類
の半導体チップの複数個を比較的コンパクトに一体化可
能にする。コンパクト化可能であることは、電子装置の
コンパクト化に寄与可能とするだけでなく、信号配線系
の短縮、配線の浮遊容量等の減少ももたらすことによっ
て、動作速度特性を含む性能向上への寄与を可能とす
る。The MCM technology enables a plurality of semiconductor chips of the same type or different types to be integrated in a relatively compact manner. Being able to make compact not only contributes to making electronic devices compact, but also contributes to performance improvement including operating speed characteristics by shortening the signal wiring system and reducing stray capacitance of wiring. Is possible.
【０００５】ＭＣＭ技術は、より大きな規模の半導体チ
ップの新たな設計製造を待たずに、また異なる種類の半
導体チップを１つの半導体チップに構成し直す時に必要
となるような半導体チップ製造プロセスの複雑化を要さ
ずに、所望のスケール、機能の装置を得ることを可能と
もする。これにより、ＭＣＭ技術は、製品製造のＴＡＴ
（Turn Around Time）の短縮、コストの低減に対する充
分な期待を可能とする。The MCM technology requires a complicated semiconductor chip manufacturing process that is required when a semiconductor chip of a different size is reconfigured into one semiconductor chip without waiting for a new design and manufacturing of a semiconductor chip of a larger scale. It also makes it possible to obtain a device having a desired scale and function without requiring conversion. As a result, MCM technology can be used for product manufacturing TAT.
It enables sufficient expectation for reduction of (Turn Around Time) and cost reduction.
【０００６】しかしながら、ＭＣＭ技術は、複数の半導
体チップを１チップ化するような構成に比べて、半導体
チップ間接続のための配線がやや長いものとなる。However, in the MCM technique, the wiring for connecting the semiconductor chips is slightly longer than that of the structure in which a plurality of semiconductor chips are integrated into one chip.
【０００７】高速、高性能化の方向性をもつ技術の進歩
は、ＭＣＭ技術での長い配線によってもたらされるよう
な信号クロストークの技術課題を認識させるようになっ
てきた。[0007] Advances in technology directed toward high speed and high performance have come to recognize the technical problem of signal crosstalk, which is caused by long wiring in MCM technology.
【０００８】クロストークの低減に関する上記の従来技
術は、ＭＣＭ技術に対しての適用検討の対象とし得る。
しかしながら、上記従来技術は、プリント配線基板を使
用する一般的な実装技術はもとより、特にＭＣＭ技術に
対しても、上記のような多くの回路要素の追加の必要性
の点で、無視し得ない技術課題を残している。The above-mentioned related art relating to the reduction of crosstalk may be the subject of study for application to MCM technology.
However, the above-mentioned conventional technique is not negligible not only in the general mounting technique using a printed wiring board but also in the MCM technique in particular because of the necessity of adding many circuit elements as described above. There are still technical issues.
【０００９】すなわち、ＭＣＭは、それに要求されるコ
ンパクト性の点で、通常のプリント配線基板に比べてよ
り高密度、微細な配線技術、あるいは半導体チップそれ
自体での配線技術とほぼ対等であると見なせるような高
密度、微細配線技術を要求する。例示的には、ＭＣＭで
設定される配線基板での配線パターンは、ガラスエポキ
シ樹脂性からなるような通常のプリント配線基板に比べ
て、その配線幅が１／２以下、配線ピッチが１／１０以
下というように高密度、微細なものとされる。上述のよ
うな追加の回路要素をＭＣＭ用の配線基板に搭載する場
合には、配線基板のサイズの増大が必要となり、その結
果、ＭＣＭの性能向上が制限されることとなる。That is, in terms of compactness required for the MCM, the MCM is almost equivalent to a higher-density, finer wiring technique than the ordinary printed wiring board or a wiring technique of the semiconductor chip itself. It requires high-density and fine wiring technology that can be regarded. Illustratively, the wiring pattern of the wiring board set by the MCM has a wiring width of 1/2 or less and a wiring pitch of 1/10 as compared with an ordinary printed wiring board made of glass epoxy resin. The high density and fineness are as follows. When the additional circuit element as described above is mounted on the wiring board for MCM, it is necessary to increase the size of the wiring board, and as a result, the improvement of the performance of MCM is limited.
【００１０】本発明の目的は、余分な回路素子を多く配
置しなくても誘導によるクロストークを低減可能な半導
体集積回路装置を提供することに有る。An object of the present invention is to provide a semiconductor integrated circuit device capable of reducing crosstalk due to induction without arranging many extra circuit elements.
【００１１】本発明の別の目的は、複数の半導体集積回
路装置が実装される高密度実装基板上の配線によるクロ
ストークを低減可能な半導体集積回路装置を提供するこ
とに有る。Another object of the present invention is to provide a semiconductor integrated circuit device capable of reducing crosstalk due to wiring on a high-density mounting substrate on which a plurality of semiconductor integrated circuit devices are mounted.
【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.
【００１４】すなわち、本発明は、実信号を逆位相にす
るインバータなどの追加を要する能動素子を用いず、例
えば信号径路を途中で折り返して並列させるというよう
に、信号の流れる方向が互いに逆方向となるように信号
径路を形成する、という手段を講ずるものである。In other words, the present invention does not use an active element such as an inverter which makes an actual signal have a reverse phase and which needs to be added. For example, the signal paths are turned in the middle and are paralleled, so that the signals flow in opposite directions. The signal path is formed so that
【００１５】詳しくは、本発明による半導体集積回路装
置は、配線基板と、前記配線基板に実装された第１半導
体集積回路及び第２半導体集積回路とを含む。前記配線
基板は、前記第１半導体集積回路に接続され当該第１半
導体集積回路より信号を受ける第１端子と、前記第２半
導体集積回路に接続され当該第２半導体集積回路に信号
を供給する第２端子と、第３端子と、前記第１乃至第３
端子を電気的に接続する配線とを含む。前記配線は、そ
の径路中に、折返されて並列された並列配線部分を含
む。換言すれば、前記配線は、その径路中に、同一信号
の伝達方向が互いに逆向きとなるように形成されて並列
された並列配線部分を含む。More specifically, the semiconductor integrated circuit device according to the present invention includes a wiring board and a first semiconductor integrated circuit and a second semiconductor integrated circuit mounted on the wiring board. A first terminal connected to the first semiconductor integrated circuit and receiving a signal from the first semiconductor integrated circuit; and a wiring board connected to the second semiconductor integrated circuit and supplying a signal to the second semiconductor integrated circuit. Two terminals, a third terminal, and the first to third terminals
Wiring for electrically connecting the terminals. The wiring includes parallel wiring portions that are folded back and arranged in parallel in the path. In other words, the wiring includes parallel wiring portions formed in parallel in the path so that the transmission directions of the same signal are opposite to each other.
【００１６】上記手段により、並列配線部分の途中には
インバータなどの能動素子が介在されず、その部分は実
配線の一部であり、余計な回路素子を要しない。並列配
線部分の一方から信号が伝達されると、途中でその信号
が折返されて信号伝達方向が逆向きにされる。並行導線
間に流れる電流の向きが逆であれば、電磁気の性質よ
り、異方性の磁界が打ち消され、他の導線へクロストー
クをもたらす磁界ないしは電磁界の発生が抑圧される。
要するに、並列配線部分の近傍では他の配線へのクロス
トークを緩和し更には抑制することが可能になる。By the above means, an active element such as an inverter is not interposed in the middle of the parallel wiring portion, and that portion is a part of the actual wiring, and no extra circuit element is required. When a signal is transmitted from one of the parallel wiring portions, the signal is folded back on the way and the signal transmission direction is reversed. If the directions of the currents flowing between the parallel conductors are opposite, the anisotropic magnetic field is canceled by the property of the electromagnetic field, and the generation of a magnetic field or an electromagnetic field that causes crosstalk to other conductors is suppressed.
In short, in the vicinity of the parallel wiring portion, crosstalk to other wiring can be mitigated and further suppressed.
【００１７】前記配線基板として、配線層を別層で複数
有する多層配線基板を有する多層配線基板を採用して良
い。特に制限されないが、前記配線基板の一方の主面に
は、前記第１乃至第３端子が形成され、他方の主面に
は、前記半導体集積回路装置の外部端子を構成する電極
が形成される。前記配線基板と半導体集積回路ないし半
導体チップとは、好適には、いわゆる面付け技術ないし
はフェースダウンボンデイング技術によって一体化ない
しは組み立て可能にされる。このこの場合には、前記第
１乃至第３端子は、半導体チップの電極に対応されると
ころの比較的微細なサイズのバンプ電極から構成され
る。前記外部端子を構成する電極は、半導体集積異隘路
装置それ自体を面付け実装可能なようにするバンプ電極
から構成される。本質的ではないけれども、前記外部端
子を構成するバンプ電極は、前記第１乃至第３端子より
も大きなサイズとされる。多層配線基板は高密度実装基
板として構成され、配線ピッチ及び配線幅は通常のプリ
ント配線基板の配線に比べて小さい。要するに配線基板
上に多くの配線が密集している。そのような多層配線基
板を用いた半導体集積回路装置に上記手段を適用するこ
とにより、余計な回路部品を用いなくても済むので高密
度実装を阻害すること無く基板上の信号配線間でクロス
トークが発生するのを緩和もしくは抑制することがで
き、高密度実装に伴って懸念される密集した配線間のク
ロストークを未然に防止して、その動作の信頼性向上に
寄与することができる。As the wiring board, a multilayer wiring board having a multilayer wiring board having a plurality of wiring layers in different layers may be adopted. Although not particularly limited, the first to third terminals are formed on one main surface of the wiring board, and electrodes forming external terminals of the semiconductor integrated circuit device are formed on the other main surface. . The wiring board and the semiconductor integrated circuit or the semiconductor chip are preferably integrated or assembled by so-called imposition technology or face-down bonding technology. In this case, the first to third terminals are composed of bump electrodes having a relatively fine size corresponding to the electrodes of the semiconductor chip. The electrodes that form the external terminals are bump electrodes that allow the semiconductor integrated heterogeneous device itself to be mounted by imposition. Although not essential, the bump electrodes forming the external terminals have a size larger than that of the first to third terminals. The multilayer wiring board is configured as a high-density mounting board, and the wiring pitch and the wiring width are smaller than those of a normal printed wiring board. In short, many wirings are densely arranged on the wiring board. By applying the above-mentioned means to the semiconductor integrated circuit device using such a multilayer wiring board, it is not necessary to use extra circuit parts, so that crosstalk between signal wirings on the board can be prevented without disturbing high-density mounting. Can be mitigated or suppressed, crosstalk between dense wiring, which may be caused by high-density mounting, can be prevented, and the reliability of the operation can be improved.
【００１８】前記並列配線は、多層配線基板のいくつか
有る配線層における１つの配線層によってそれを構成し
ても、また、上層の配線層と下層の配線層とのような互
いに異なる層の配線層の相互によって形成しても、更に
はそれらの組み合わせによって形成しても良い。同一配
線層による並列配線は、それを成形するためのフォトリ
ソグラフ技術のような技術の特徴に従って配線それ自体
のパターン及び複数の配線相互間の距離などを比較的正
確にでき、その結果クロストーク抑制量を比較的正確に
制御できる利益を享受することが可能である。異なる層
の配線層による並列配線は、配線領域へのより高密度の
配線を可能とする。これらの特徴の考慮の基で、同一配
線層による並列配線と、異なる配線層による並列配線
は、実現可能な配線密度などに応じて、１つの配線基板
内において使い分けることも可能である。Even if the parallel wiring is constituted by one wiring layer in some wiring layers of the multilayer wiring board, the parallel wirings are of different layers such as an upper wiring layer and a lower wiring layer. It may be formed by mutual layers, or by a combination thereof. Parallel wiring by the same wiring layer can make the pattern of the wiring itself and the distance between a plurality of wirings relatively accurate according to the characteristics of the technology such as photolithography technology for molding it, and as a result, crosstalk suppression It is possible to enjoy the benefit of controlling the quantity relatively accurately. Parallel wiring by wiring layers of different layers enables higher density wiring to a wiring area. Based on these characteristics, parallel wiring of the same wiring layer and parallel wiring of different wiring layers can be selectively used in one wiring board depending on the achievable wiring density.
【００１９】複数の並行配線を設定するような場合、そ
れら並行配線を成す複数の配線を等ピッチを持って配置
することも、異なるピッチを持って配置することもでき
る。並列配線による他の配線へのクロストーク低減は、
互いに逆方向に信号電流が流れるところの並列配線の相
互の電磁結合によってもたらされるので、その並行配線
の電磁結合の強化によって、より大きなものとなる。電
磁結合は、配線間の距離を短くすることによって強化さ
れ、配線間の距離を大きくすることによって低減され
る。したがって、配線基板上に複数の並行配線を設定す
る場合、必要ならば、そして可能ならば、１つ１つの並
行配線の配線間距離を短くするとともに、複数の並行配
線相互の距離を比較的大きく設定することができる。こ
の場合には、１つ１つの並行配線からの電磁界の発生を
抑制できるとともに、複数の並行配線相互の電磁結合を
弱めることができ、クロストーク低減をより十分にする
ことが可能となる。When a plurality of parallel wirings are set, the plurality of wirings forming the parallel wirings can be arranged at equal pitches or at different pitches. Crosstalk reduction to other wiring by parallel wiring,
Since it is brought about by the mutual electromagnetic coupling of the parallel wirings where the signal currents flow in mutually opposite directions, the electromagnetic coupling of the parallel wirings becomes stronger, so that it becomes larger. Electromagnetic coupling is enhanced by reducing the distance between the wires and reduced by increasing the distance between the wires. Therefore, when a plurality of parallel wirings are set on the wiring board, the distance between the parallel wirings is shortened if necessary and possible, and the distance between the plurality of parallel wirings is relatively large. Can be set. In this case, generation of an electromagnetic field from each parallel wiring can be suppressed, electromagnetic coupling between the plurality of parallel wirings can be weakened, and crosstalk can be more sufficiently reduced.
【００２０】クロストークの更なる低減のためには、例
えば、１つの信号に対して２つの並行配線のような複数
の並行配線の設定を考慮できる。更に必要ならば、１つ
の信号に対して、それぞれ上層配線と下層配線とによっ
て構成される並行配線の２つを設定するような立体構成
を考慮することができる。この場合、２つの並行配線に
よって構成される上下層の４個の配線の互いに対角線に
位置する配線を一方の伝達方向の信号線と他方の伝達方
向の信号線とするように共通化しあうことによって、い
わゆるスターカッド接続と同様に、配線全体としてより
強い配線間電磁結合を期待できる。In order to further reduce crosstalk, the setting of a plurality of parallel wirings, such as two parallel wirings for one signal, can be considered. Further, if necessary, it is possible to consider a three-dimensional configuration in which two parallel wirings, each of which is composed of an upper layer wiring and a lower layer wiring, are set for one signal. In this case, the wirings of the four wirings in the upper and lower layers formed by the two parallel wirings, which are located diagonally with respect to each other, are shared so that the signal lines in one transmission direction and the signal lines in the other transmission direction are shared. As with the so-called star quad connection, stronger electromagnetic coupling between wires can be expected for the wires as a whole.
【００２１】具体的な態様として、前記第１半導体集積
回路は前記第１端子にアドレス信号を出力する回路、例
えばマイクロプロセッサとされる。このとき、前記第２
半導体集積回路は第２端子からアドレス信号を入力する
回路、例えばメモリとされる。更に別の具体的な態様と
して、前記第１半導体回路は前記第１端子にクロック信
号を出力する回路、例えばクロックパルスジェネレータ
とされる。このとき、前記第２半導体回路は第２端子か
らクロック信号を入力する回路、例えばマイクロプロセ
ッサ及びシンクロナスメモリとされる。As a concrete mode, the first semiconductor integrated circuit is a circuit for outputting an address signal to the first terminal, for example, a microprocessor. At this time, the second
The semiconductor integrated circuit is a circuit for inputting an address signal from the second terminal, for example, a memory. As yet another specific aspect, the first semiconductor circuit is a circuit that outputs a clock signal to the first terminal, for example, a clock pulse generator. At this time, the second semiconductor circuit is a circuit for inputting a clock signal from the second terminal, for example, a microprocessor and a synchronous memory.
【００２２】[0022]
【発明の実施の形態】図１には本発明に係る半導体集積
回路装置の一例としてのマルチチップモジュール１が例
示されている。同図に示されたマルチチップモジュール
１は、高密度実装基板としての多層配線基板２に、マイ
クロプロセッサ（ＭＰＵ）３、シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）４〜
６、入出力バッファ（ＢＵＦ）７及びクロックパルスジ
ェネレータ（ＣＰＧ）８が実装されて成る。前記ＭＰＵ
３は、特に制限されないが、夫々図示を省略するＣＰＵ
（中央処理装置）、プログラムメモリ、ワークメモリを
有し、１個の半導体チップに形成され、外部端子として
データ入出力端子、アドレス出力端子、クロック入力端
子、及びその他のインターフェース単位を有する。ＣＰ
Ｕはプログラムメモリから命令をフェッチし、フェッチ
した命令を実行して、データ入出力やアドレス出力動作
等を伴ってデータ処理を行なう。このデータ処理動作は
クロック信号に同期される。前記ＳＤＲＡＭ４〜６は多
数のダイナミック型メモリセルを記憶素子として有し、
マイクロプロセッサからアドレス信号及びストローブ信
号の供給を受け、それによって指示されるリード動作又
はライト動作をクロック信号に同期して行なう。前記Ｂ
ＵＦ７はマルチチップモジュールの外部インターフェー
スを行なうバッファ回路である。前記ＣＰＧ８はＭＰＵ
３及びＳＤＲＡＭ４〜６の同期動作基準とされるクロッ
ク信号を発生する。1 shows a multi-chip module 1 as an example of a semiconductor integrated circuit device according to the present invention. The multi-chip module 1 shown in FIG. 1 includes a multi-layer wiring board 2 as a high-density mounting board, a microprocessor (MPU) 3, a synchronous dynamic random access memory (SDRAM) 4 to.
6, an input / output buffer (BUF) 7 and a clock pulse generator (CPG) 8 are mounted. The MPU
CPUs 3 are not particularly limited, but are not shown in the drawings.
It has a (central processing unit), a program memory, and a work memory, is formed on one semiconductor chip, and has a data input / output terminal, an address output terminal, a clock input terminal, and other interface units as external terminals. CP
U fetches an instruction from the program memory, executes the fetched instruction, and performs data processing with data input / output and address output operation. This data processing operation is synchronized with the clock signal. The SDRAMs 4 to 6 have a large number of dynamic memory cells as storage elements,
An address signal and a strobe signal are supplied from the microprocessor, and a read operation or a write operation instructed thereby is performed in synchronization with the clock signal. B
The UF 7 is a buffer circuit that performs an external interface of the multichip module. The CPG8 is MPU
3 and the SDRAMs 4 to 6 generate a clock signal which is a reference for synchronous operation.
【００２３】図１において、多層配線基板２には、前記
ＭＰＵ３、ＳＤＲＡＭ４〜６、ＢＵＦ７及びＣＰＧ８を
実装する為の端子と配線及びＭＣＭ１の外部接続端子が
形成される。特に制限されないが、後の図５などを使用
する説明から更に詳細に明らかになるように、上記のＭ
ＰＵ３等の半導体チップを実装するための端子は、配線
基板２の一方の主面側に形成され、上記外部接続端子は
上記基板２の他方の主面側に形成される。In FIG. 1, the multilayer wiring board 2 is provided with terminals for mounting the MPU 3, SDRAMs 4 to 6, BUF 7 and CPG 8, wirings and external connection terminals of the MCM 1. Although not particularly limited, as will become clearer in more detail from the description using FIG.
A terminal for mounting a semiconductor chip such as PU3 is formed on one main surface side of the wiring substrate 2, and the external connection terminal is formed on the other main surface side of the substrate 2.
【００２４】多層配線基板２は、クロック信号の伝達系
として、ＣＰＧ８のクロック出力端子に接続屡される実
装端子（第１端子）８Ｃ、ＳＤＲＡＭ４，５，６のクッ
ク入力端子に接続される実装端子（第２端子）４Ｃ、５
Ｃ、６Ｃ、ＢＵＦ７のクロック入力端子に接続される実
装端子（第３端子）７ＣＩ、ＢＵＦ７のクロック出力端
子に接続される実装端子７ＣＥ、クロック出力用外部接
続端子２Ｃを有〈し、〉する。前記実装端子８Ｃ，６
Ｃ、５Ｃ、４Ｃ、７ＣＩはクロック配線１０で接続され
る。前記クロック配線１０は、その径路中に、折返され
て並列された並列配線部分１０Ａ、１０Ｂを含む。前記
並列配線部分１０Ａ，１０Ｂは、同一信号の伝達方向が
互いに逆向きとなるように形成された配線部分を成す。
実装端子７ＣＥと外部接続端子２Ｃはクロック配線１１
で接続される。The multi-layer wiring board 2 is a mounting terminal (first terminal) 8C connected to the clock output terminal of the CPG 8 and a mounting terminal connected to the cook input terminals of the SDRAMs 4, 5 and 6 as a clock signal transmission system. (Second terminal) 4C, 5
C, 6C, a mounting terminal (third terminal) 7CI connected to the clock input terminal of BUF7, a mounting terminal 7CE connected to the clock output terminal of BUF7, and an external connection terminal 2C for clock output are provided. The mounting terminals 8C, 6
C, 5C, 4C, and 7CI are connected by the clock wiring 10. The clock wiring 10 includes parallel wiring portions 10A and 10B that are folded back and arranged in parallel in the path. The parallel wiring portions 10A and 10B are wiring portions formed so that the transmission directions of the same signal are opposite to each other.
The mounting terminal 7CE and the external connection terminal 2C are connected to the clock wiring 11
Connected by.
【００２５】アドレス信号の伝達系として、ＭＰＵ３の
アドレス出力端子に接続される実装端子（第１端子）３
Ａ、ＳＤＲＡＭ４，５，６のアドレス入力端子に接続さ
れる実装端子（第２端子）４Ａ，５Ａ、６Ａ、ＢＵＦ７
のアドレス入力端子に接続される実装端子（第３端子）
７ＡＩ，ＢＵＦ７のアドレス出力端子に接続される実装
端子７ＡＥ、アドレス出力用外部接続端子２Ａを有す
る。前記実装端子３Ａ，６Ａ，５Ａ，４Ａはアドレス配
線１２で接続される。前記アドレス配線１２は、その径
路中に折返されて並列された並列配線部分１２Ａを含
む。前記並列配線部分１２Ａは、同一信号の伝達方向が
互いに逆向きとなるように形成された配線部分を成す。
なお、図１においては、図面の複雑化を回避するととも
に理解の容易化を図るために、１つのアドレス配線１２
のみを例示的に図示しているけれども、実際上は、必要
に応じて複数ビットのアドレス信号の伝達が可能なよう
に複数のアドレス配線が設けられることを注意された
い。A mounting terminal (first terminal) 3 connected to the address output terminal of the MPU 3 serves as an address signal transmission system.
A, mounting terminals (second terminals) 4A, 5A, 6A, BUF7 connected to the address input terminals of the SDRAMs 4, 5, 6
Mounting terminal (third terminal) connected to the address input terminal of
7AI, BUF7 has a mounting terminal 7AE connected to the address output terminal, and an address output external connection terminal 2A. The mounting terminals 3A, 6A, 5A, 4A are connected by an address wiring 12. The address wiring 12 includes a parallel wiring portion 12A which is folded back in the path and arranged in parallel. The parallel wiring portion 12A constitutes a wiring portion formed so that the transmission directions of the same signal are opposite to each other.
In FIG. 1, one address wiring 12 is provided in order to avoid complication of the drawing and facilitate understanding.
It should be noted that, although only one example is illustrated, in practice, a plurality of address wirings are provided so that a plurality of bits of address signals can be transmitted as needed.
【００２６】データの伝達系は、特に制限されないが、
ＳＤＲＡＭ４、５、６毎に分離される。ＳＤＲＡＭ６に
割当てられるデータ伝達系として、ＭＰＵ３のデータ入
出力端子に接続される実装端子３Ｄｉ、ＳＤＲＡＭ６の
データ入出力端子に接続される実装端子６Ｄ、ＢＵＦ７
のデータ入出力端子に接続される実装端子７ＤＩｉ、Ｂ
ＵＦ７のデータ入出力端子に接続される実装端子７ＤＥ
ｉ、データ入出力用外部接続端子２Ｄｉを有し、実装端
子３Ｄｉ、６Ｄ、７ＤＩｉはＳＤＲＡＭ６用のデータ配
線１４で接続される。データ配線１４は、前記アドレス
配線と同様に、代表的に１ビットの構成を例示してい
る。ＳＤＲＡＭ５に割当てられるデータ伝達系も同様で
あり、実装端子３Ｄｊ、５Ｄ、７ＤＩｊはＳＤＲＡＭ５
用のデータ配線１５で接続される。ＳＤＲＡＭ４に割当
てられるデータ伝達系も同様であり、実装端子３Ｄｋ、
４Ｄ、７ＤＩｋはＳＤＲＡＭ４用のデータ線１６で接続
される。ＢＵＦ７のデータ入出力端子７ＤＥｉ、７ＤＥ
ｊ、７ＤＥｋとデータ入出力用外部接続端子２Ｄｉ、２
Ｄｊ、２Ｄｋはデータ配線１７，１８，１９で接続され
る。The data transmission system is not particularly limited,
Separated for each SDRAM 4, 5, 6. As the data transmission system assigned to the SDRAM 6, the mounting terminal 3Di connected to the data input / output terminal of the MPU 3, the mounting terminal 6D connected to the data input / output terminal of the SDRAM 6, and the BUF 7
Mounting terminals 7DIi, B connected to the data input / output terminals of
Mounting terminal 7DE connected to the data input / output terminal of UF7
i, an external connection terminal 2Di for data input / output, and the mounting terminals 3Di, 6D, 7DIi are connected by the data wiring 14 for the SDRAM 6. The data line 14 typically exemplifies a 1-bit configuration, like the address line. The same applies to the data transmission system assigned to the SDRAM 5, and the mounting terminals 3Dj, 5D, and 7DIj are the SDRAM 5
Are connected by the data wiring 15 for. The same applies to the data transmission system assigned to the SDRAM 4, and the mounting terminals 3Dk,
4D and 7DIk are connected by the data line 16 for the SDRAM 4. Data input / output terminals 7DEi and 7DE of BUF7
j, 7DEk and external connection terminals 2Di, 2 for data input / output
Dj and 2Dk are connected by data wirings 17, 18 and 19.
【００２７】図２には、並列配線部分の配線パターンと
実装端子の平面的な構成を並列配線部分を一例として示
す。３Ｃなどで代表されるような実装端子は配線パター
ンに対して幅広に形成されている。FIG. 2 shows a planar structure of the wiring pattern and the mounting terminals of the parallel wiring part, taking the parallel wiring part as an example. The mounting terminal represented by 3C or the like is formed wider than the wiring pattern.
【００２８】図１の上記マルチチップモジュール１にお
いて、例えばクロック配線１０にはＣＰＧ８から百数十
メガヘルツのような周波数の高いクロック信号が供給さ
れ，ＭＰＵ３やＳＤＲＡＭ４〜６に供給される。ＭＰＦ
３はそのクロックに同期動作しながら、ＳＤＲＡＭ４〜
６をアクセス制御する。アクセスに際してアドレス配線
１２には前記クロック信号に同期して変化されるアドレ
ス信号が供給される。クロック配線１０の上流側からク
ロック信号が伝達されているとき、夫々の並列配線部分
１０Ａ、１０Ｂでは、並列部分でクロック信号が相互に
逆向きに伝播する。同様にアドレス配線１２の上流側か
らアドレス信号が伝達されるとき、並列配線部分１１Ａ
では並列部分でアドレス信号が相互に逆向きに伝播す
る。並行導線間に流れる電流の向きが逆であれば、電磁
気の性質より、異方向の磁界が打ち消され、電磁界の発
生が抑制される。したがって、クロック配線１０の並列
配線部分１０Ａ、１０Ｂ及びアドレス配線１２の並列配
線部分１２Ａの近傍ではクロック配線１０及びアドレス
配線から他の配線へのクロストークを緩和し更には抑制
することができる。In the multi-chip module 1 of FIG. 1, for example, a clock signal having a high frequency such as hundreds of tens of megahertz is supplied to the clock wiring 10 from the CPG 8 and is supplied to the MPU 3 and SDRAMs 4 to 6. MPF
3 operates in synchronism with the clock while SDRAM 4 to
6 access control. At the time of access, an address signal which is changed in synchronization with the clock signal is supplied to the address wiring 12. When the clock signal is transmitted from the upstream side of the clock wiring 10, the clock signals propagate in opposite directions in the parallel portions of the respective parallel wiring portions 10A and 10B. Similarly, when the address signal is transmitted from the upstream side of the address wiring 12, the parallel wiring portion 11A
In the parallel part, the address signals propagate in opposite directions. If the directions of the currents flowing between the parallel conductors are opposite, the magnetic fields in different directions are canceled out due to the nature of the electromagnetic field, and the generation of the electromagnetic field is suppressed. Therefore, in the vicinity of the parallel wiring portions 10A and 10B of the clock wiring 10 and the parallel wiring portion 12A of the address wiring 12, crosstalk from the clock wiring 10 and the address wiring to another wiring can be mitigated and further suppressed.
【００２９】マルチチップモジュール１に、上記折返し
構造の並列配線部分１０Ａ、１０Ｂ，１１Ａを採用する
ことにより、並列配線部分の途中にはインバータなどの
能動素子が介在されず、その部分は実配線の一部とされ
るから、余計な回路素子を要することなく、並列配線部
分の近傍における他の配線へのクロストークを緩和し更
には抑制することができる。By adopting the parallel wiring portions 10A, 10B and 11A of the folded structure in the multi-chip module 1, no active element such as an inverter is interposed in the middle of the parallel wiring portion, and that portion is the real wiring portion. Since it is made a part, it is possible to alleviate and further suppress crosstalk to other wiring in the vicinity of the parallel wiring portion without requiring an extra circuit element.
【００３０】図３には、本発明に係る半導体集積回路装
置の別の例に係るマルチチップモジュール１Ａが例示さ
れる。図１のマルチチップモジュール１との相違点はク
ロック配線１０及びアドレス配線１２に終端抵抗２０，
２１を設けた点である。終端抵抗２０，２１はその他の
配線に設けても良いことは言うまでも無い。その他の構
成は図１と同じであるから同一機能を有する回路要素に
は同一符号を付してその詳細な説明は省略する。FIG. 3 illustrates a multi-chip module 1A as another example of the semiconductor integrated circuit device according to the present invention. The difference from the multi-chip module 1 of FIG. 1 is that the clock wiring 10 and the address wiring 12 have terminating resistors 20,
21 is provided. It goes without saying that the terminating resistors 20 and 21 may be provided on other wirings. Since other configurations are the same as those in FIG. 1, circuit elements having the same function are designated by the same reference numerals, and detailed description thereof will be omitted.
【００３１】図４には本発明に係る半導体集積回路装置
の更に別の例に係るマルチチップモジュール１Ｂが例示
されている。図１のマルチチップモジュール１との相違
点はＢＵＦ７を省略した点である。端子２Ｃはクロック
配線１０に、端子２Ａはアドレス配線１２に、端子２Ｄ
ｉ、２Ｄｊ、２Ｄｋはデータ配線１４，１５，１６に接
続される。その他の構成は図１と同じであるから同一機
能を有する回路要素には同一符号を付してその詳細な説
明は省略する。FIG. 4 illustrates a multichip module 1B according to yet another example of the semiconductor integrated circuit device according to the present invention. The difference from the multi-chip module 1 of FIG. 1 is that the BUF 7 is omitted. The terminal 2C is for the clock wiring 10, the terminal 2A is for the address wiring 12, and the terminal 2D.
i, 2Dj, and 2Dk are connected to the data wirings 14, 15, and 16. Since other configurations are the same as those in FIG. 1, circuit elements having the same function are designated by the same reference numerals, and detailed description thereof will be omitted.
【００３２】図５には前記マルチチップモジュール１の
概略断面構造が示される。図５には多層配線基板２に実
装された半導体集積回路として前記ＭＰＵ３とＳＤＲＡ
Ｍ４が代表的に示される。前記実装端子３Ｃ、３Ａ、３
Ｄｉ〜３Ｄｋ，４Ｃ、４Ａ、４Ｄに代表されるところの
半導体集積回路実装用の端子は多層配線基板の一方に主
面（上面）に形成され、前記接続端子２Ａ、２Ｃ、２Ｄ
ｉ〜２Ｄｋに代表されるところのマルチチップモジュー
ル１の外部接続端子は多層配線基板２の他方に主面（下
面）に形成される。２Ａ等の外部接続端子は例えば半田
バンプによって構成される。２Ａ等の外部接続端子のサ
イズは３Ａ等の実装端子よりも大きい。２Ａ等の外部接
続用端子はプリント配線基板２３に形成された配線パタ
ーン２４の端子に接続され、これによってマルチチップ
モジュール１は、システムオンチップの半導体集積回路
の場合と同様に、プリント配線基板２３に実装されて利
用可能になる。多層配線基板２に実装されたＭＰＵ３や
ＳＤＲＡＭ４などは樹脂２５等でモールドされる。マル
チチップモジュール１は、一般的なマルチチップモジュ
ールと同様に、実質的に１つの半導体集積回路装置を構
成していると見なせるような集積度とそれに応じたサイ
ズとを取ることが期待される。したがって、マルチチッ
プモジュール１は、比較的小さいサイズとされる。マル
チチップモジュール１は、どの種の規模の半導体チップ
をどれだけ使用するかによってそのサイズが変わるが、
例示的には、そのサイズはその１辺が２０ｍｍ程度とさ
れる。これに対して、プリント配線基板はその１辺が５
０〜３００ｍｍ程度のサイズとされる。FIG. 5 shows a schematic sectional structure of the multi-chip module 1. FIG. 5 shows the MPU 3 and SDRA as a semiconductor integrated circuit mounted on the multilayer wiring board 2.
M4 is typically shown. The mounting terminals 3C, 3A, 3
The terminals for mounting the semiconductor integrated circuit, represented by Di to 3Dk, 4C, 4A, and 4D, are formed on the main surface (upper surface) of one of the multilayer wiring boards, and the connection terminals 2A, 2C, and 2D are provided.
The external connection terminals of the multi-chip module 1 represented by i to 2Dk are formed on the main surface (lower surface) on the other side of the multilayer wiring board 2. The external connection terminals such as 2A are composed of solder bumps, for example. The size of the external connection terminal such as 2A is larger than that of the mounting terminal such as 3A. The external connection terminals such as 2A are connected to the terminals of the wiring pattern 24 formed on the printed wiring board 23, so that the multi-chip module 1 can print the printed wiring board 23 as in the case of the system-on-chip semiconductor integrated circuit. Will be implemented and made available to. The MPU 3, SDRAM 4, etc. mounted on the multilayer wiring board 2 are molded with resin 25 or the like. The multi-chip module 1 is expected to have a degree of integration and a size corresponding to it, which can be regarded as substantially forming one semiconductor integrated circuit device, like a general multi-chip module. Therefore, the multichip module 1 has a relatively small size. The size of the multi-chip module 1 changes depending on how many kinds of semiconductor chips to use and how much.
Illustratively, the size of each side is about 20 mm. On the other hand, the printed wiring board has 5
The size is about 0 to 300 mm.
【００３３】図６には多層配線基板の一部を断面図で示
す。多層配線基板２は、例えば、ガラスエポキシ樹脂な
どで構成されるコア３０を中心に、その一方の面に電源
プレーン電極３１が形成され、他方の面にグランドプレ
ーン電極３２が形成される。電源プレーン電極３１の外
方、グランドプレーン電極３２の外方には、夫々絶縁層
で配線パターンを離隔させた配線層が形成される。配線
パターン４１〜４７はＸ、Ｙ方向に配置される。配線パ
ターン間の接続はスルーホールを介して行なわれる。前
記配線パターンは銅（Ｃｕ）からなるような金属配線材
料によって構成される。絶縁層は例えばポリイミド膜な
どによって構成される。図６において配線パターン４７
は外部接続用電極としての半田バンプが形成されるラン
ドである。FIG. 6 is a sectional view showing a part of the multilayer wiring board. In the multilayer wiring board 2, for example, a power plane electrode 31 is formed on one surface and a ground plane electrode 32 is formed on the other surface around a core 30 made of, for example, glass epoxy resin. On the outside of the power plane electrode 31 and the outside of the ground plane electrode 32, a wiring layer is formed in which the wiring patterns are separated by an insulating layer. The wiring patterns 41 to 47 are arranged in the X and Y directions. Connections between wiring patterns are made through through holes. The wiring pattern is made of a metal wiring material such as copper (Cu). The insulating layer is composed of, for example, a polyimide film. In FIG. 6, the wiring pattern 47
Is a land on which a solder bump as an external connection electrode is formed.
【００３４】代表的に示された配線パターン４１〜４７
４は前記クロック配線１０やアドレス配線１２等に利用
される。マルチチップモジュール１では代表的に示され
た配線パターン４１〜４７等の配線パターンは、配線幅
や配線ピッチが４０μｍのように小さくされる。プリン
ト配線基板２３では配線幅が１００μｍ、配線ピッチが
５００μｍのように大きい。Typical wiring patterns 41 to 47
Reference numeral 4 is used for the clock wiring 10, the address wiring 12, and the like. In the multi-chip module 1, the wiring patterns such as the wiring patterns 41 to 47 that are typically shown have a wiring width and a wiring pitch as small as 40 μm. The printed wiring board 23 has a large wiring width of 100 μm and a large wiring pitch of 500 μm.
【００３５】多層配線基板の製造技術それ自体は、本発
明に直接関係が無いので、その詳細な説明は省略する
が、マルチチップモジュールに適合する前記配線パター
ン、スルーホールなどの微細構造は、金属配線材料のめ
っき形成、絶縁膜の塗布形成、それらを加工するフォト
リソグラフィ技術を用いることにより高い寸法精度で製
造することができる。多層配線基板は、ガラスや、セラ
ミックからなるような基板をコア基板とする構成とする
ことができる。ガラス基板、セラミック基板を使用する
場合には、蒸着法、スパッタリング法によるアルミ（Ａ
ｌ）、タングステン（Ｗ）などを堆積せしめる成膜技術
と、その後のフォトレジスト膜などを用いたパターンニ
ング技術、スパッタリング法、ＣＶＤ法（Chemical Vap
or Deposition Method）等による酸化シリコン膜のよう
な絶縁膜の形成や、塗布法によるポリイミド膜の形成な
どの成膜技術によってそれを形成することができる。Since the manufacturing technique of the multilayer wiring board itself is not directly related to the present invention, a detailed description thereof will be omitted. However, the fine structure such as the wiring pattern and the through hole suitable for the multi-chip module is a metal. It is possible to manufacture with high dimensional accuracy by plating the wiring material, coating the insulating film, and using a photolithography technique for processing them. The multilayer wiring board can be configured such that a board made of glass or ceramic is used as a core board. When using a glass substrate or a ceramic substrate, aluminum (A
l), film forming technology for depositing tungsten (W), etc., and subsequent patterning technology using a photoresist film, sputtering method, CVD method (Chemical Vap)
or a deposition method) or the like to form an insulating film such as a silicon oxide film, or a film formation technique such as a polyimide film formation by a coating method.
【００３６】前記１０Ａ、１０Ｂ、１１Ａで代表される
並列配線部分の構成は、例えば図５における配線パター
ン４１と４２とのように同一配線層で構成しても、或は
４１と４３とのように上下の配線層で構成してもよい。
スペース的な制約の少ない方、もしくはスペース効率の
良い方を選べばよい。The parallel wiring portions represented by 10A, 10B, and 11A may be formed in the same wiring layer, such as the wiring patterns 41 and 42 in FIG. 5, or 41 and 43. Alternatively, the upper and lower wiring layers may be formed.
You can choose one with less space restrictions or one with better space efficiency.
【００３７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto, and it goes without saying that various modifications can be made without departing from the scope of the invention. Yes.
【００３８】例えば、多層配線基板には、ＴＦＴ液晶用
基板などに使用される無アルカリガラス或は半導体セン
サの透明部分に利用されるホウケイ酸ガラスの一方又は
双方の面にビルドアップ配線層を形成した構成を採用し
てもよい。また、配線基板への半導体集積回路の実装は
ワイヤボンディングに限定されず、フェースダウンボン
ディング技術によって配線基板に搭載してもよい。半導
体集積回路は、マイクロプロセッサ、ＤＳＤＲＡＭ、Ｃ
ＰＧに限定されず、その他の機能を有する半導体集積回
路を必要に応じて採用してよいことは言うまでもない。
マイクロプロセッサの他にダイレクト・メモリ・アクセ
ス・コントローラなどのバスますを搭載してもよい。ま
た、並列配線部分を有する配線に伝達される信号はクロ
ック信号、アドレス信号に限定されず、リード信号、チ
ップセレクト信号などのストローブ信号、バスリクエス
ト信号及びバスアクノレッジ信号などのハンドシェーク
信号、割込み信号、その他の一方向性信号等であっても
よい。For example, in a multilayer wiring substrate, a build-up wiring layer is formed on one or both surfaces of non-alkali glass used for a TFT liquid crystal substrate or borosilicate glass used for a transparent portion of a semiconductor sensor. The configuration may be adopted. Further, mounting of the semiconductor integrated circuit on the wiring board is not limited to wire bonding, and may be mounted on the wiring board by face-down bonding technology. Semiconductor integrated circuits include microprocessors, DSDRAM, C
Needless to say, the semiconductor integrated circuit having other functions is not limited to the PG, and may be adopted as necessary.
In addition to the microprocessor, a bus memory such as a direct memory access controller may be mounted. The signals transmitted to the wiring having the parallel wiring portion are not limited to clock signals and address signals, and read signals, strobe signals such as chip select signals, handshake signals such as bus request signals and bus acknowledge signals, interrupt signals, It may be another unidirectional signal or the like.
【００３９】[0039]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００４０】すなわち、本発明は、実信号を逆位相にす
るインバータなどの能動回素子を用いず、例えば信号経
路を途中で折り返して並列させるというように、信号経
路の一部に、信号の流れる方向が互いに逆方向となるよ
うな並列配線部分を形成する、という手段を講ずる。並
列配線部分の途中にはインバータなどの能動素子が介在
されず、その部分は実配線の一部であり、余計な回路素
子を要しない。並列配線部分の一方から信号が伝達され
ると、途中でその信号が折返されて信号伝達方向が逆向
きにされる。平行導線間に流れる電流の向きが逆であれ
ば、電磁気の性質より、異方向の磁界が打ち消され、電
磁波の発生が抑制される。したがって、並列配線部分の
近傍における他の配線に対するクロストークを緩和し更
には抑制することができる。That is, according to the present invention, a signal flows in a part of the signal path, for example, by folding the signal path in the middle and paralleling it without using an active element such as an inverter that makes an actual signal have a reverse phase. A measure is taken to form parallel wiring portions whose directions are opposite to each other. An active element such as an inverter is not interposed in the middle of the parallel wiring portion, and that portion is a part of the actual wiring, and an extra circuit element is not required. When a signal is transmitted from one of the parallel wiring portions, the signal is folded back on the way and the signal transmission direction is reversed. If the directions of the currents flowing between the parallel conductors are opposite, the magnetic fields in different directions are canceled out due to the electromagnetic property, and the generation of electromagnetic waves is suppressed. Therefore, it is possible to alleviate and further suppress crosstalk with other wiring in the vicinity of the parallel wiring portion.
【００４１】多層配線基板を用いた半導体集積回路装置
に上記手段を適用することにより、余計な回路部品を用
いなくても済むから高密度実装を阻害することなく基板
上の信号配線間でクロストークが発生するのを緩和若し
くは抑制することができ、動作の信頼性向上に寄与する
ことができる。By applying the above-mentioned means to the semiconductor integrated circuit device using the multilayer wiring board, it is not necessary to use extra circuit parts, so that crosstalk between the signal wirings on the board can be prevented without disturbing high-density mounting. Can be alleviated or suppressed, which can contribute to improvement in operation reliability.
【図１】本発明に係る半導体集積回路装置の一例である
マルチチップモジュールのブロック図である。FIG. 1 is a block diagram of a multi-chip module that is an example of a semiconductor integrated circuit device according to the present invention.
【図２】並列配線部分の配線パターンと実装端子の平面
的な構成を並列配線部分を一例として示す説明図であ
る。FIG. 2 is an explanatory diagram showing a two-dimensional configuration of a wiring pattern and a mounting terminal of a parallel wiring portion, taking the parallel wiring portion as an example.
【図３】本発明に係る半導体集積回路装置の別の例に係
るマルチチップモジュールのブロック図である。FIG. 3 is a block diagram of a multi-chip module according to another example of the semiconductor integrated circuit device of the present invention.
【図４】本発明に係る半導体集積回路装置の更に別の例
に係るマルチチップモジュールのブロック図である。FIG. 4 is a block diagram of a multi-chip module according to still another example of the semiconductor integrated circuit device of the present invention.
【図５】マルチチップモジュールの概略断面図である。FIG. 5 is a schematic cross-sectional view of a multi-chip module.
【図６】多層配線基板の一部に係る縦断面図である。FIG. 6 is a vertical cross-sectional view of a part of a multilayer wiring board.
１、１Ａ，１Ｂ マルチチップモジュール
２ 多層配線配線基板
２Ｃ クロック出力用外部接続端子
２Ａ アドレス出力用外部接続端子
３ マイクロプロセッサ
３Ｃ 半導体集積回路のクロック入力端子が接続される
実装端子
３Ａ 半導体集積回路のアドレス出力端子が接続される
実装端子
４，５，６ ＳＤＲＡＭ
４Ｃ，５Ｃ，６Ｃ ＳＤＲＡＭのクロック入力端子が接
続される実装端子
４Ａ，５Ａ，６Ａ ＳＤＲＡＭのアドレス入力端子が接
続される実装端子
７ 入出力バッファ
７ＣＩ 入出力バッファのクロック入力端子が接続され
る実装端子
７ＡＩ 入出力バッファのアドレス入力端子が接続され
る実装端子
８ クロックパルスジェネレータ
８Ｃ クロックパルスジェネレータのクロック出力端子
が接続される実装端子
１０ クロック配線
１２ アドレス配線1, 1A, 1B Multi-chip module 2 Multilayer wiring wiring board 2C External connection terminal 2A for clock output External connection terminal 3 for address output Microprocessor 3C Mounting terminal 3A to which clock input terminal of semiconductor integrated circuit is connected Address of semiconductor integrated circuit Mounting terminals to which output terminals are connected 4, 5, 6 SDRAM 4C, 5C, 6C Mounting terminals to which clock input terminals of SDRAM are connected 4A, 5A, 6A Mounting terminals to which address input terminals of SDRAM are connected 7 Input / output buffer 7CI Mounting terminal to which clock input terminal of input / output buffer is connected 7AI Mounting terminal to which address input terminal of input / output buffer is connected 8 Clock pulse generator 8C Mounting terminal 10 to which clock output terminal of clock pulse generator is connected Clock wiring 12 Address wiring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 篤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Atsushi Nakamura 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock Ceremony Company within Hitachi Semiconductor Group
Claims (9)
第１半導体集積回路及び第２半導体集積回路とを含み、 前記配線基板は、前記第１半導体集積回路に接続され当
該第１半導体集積回路より信号を受ける第１端子と、前
記第２半導体集積回路に接続され当該第２半導体集積回
路に信号を供給する第２端子と、第３端子と、前記第１
端子乃至第３端子を電気的に接続する配線とを含み、 前記配線は、その経路中に、折返されて並列された並列
配線部分を含んで成るものであることを特徴とする半導
体集積回路装置。1. A wiring board, and a first semiconductor integrated circuit and a second semiconductor integrated circuit mounted on the wiring board, wherein the wiring board is connected to the first semiconductor integrated circuit. A first terminal for receiving a signal from a circuit; a second terminal connected to the second semiconductor integrated circuit for supplying a signal to the second semiconductor integrated circuit; a third terminal;
A wiring for electrically connecting the terminal to the third terminal, wherein the wiring includes a parallel wiring portion that is folded back and arranged in parallel in the path thereof. .
第１半導体集積回路及び第２半導体集積回路とを含み、 前記配線基板は、前記第１半導体集積回路に接続され当
該第１半導体集積回路より信号を受ける第１端子と、前
記第２半導体集積回路に接続され当該第２半導体集積回
路に信号を供給する第２端子と、第３端子と、前記第１
端子乃至第３端子を電気的に接続する配線とを含み、 前記配線は、その経路中に、同一信号の伝達方向が互い
に逆向きになるように成形されて並列された並列配線部
分を含んで成るものであることを特徴とする半導体集積
回路装置。2. A wiring board, and a first semiconductor integrated circuit and a second semiconductor integrated circuit mounted on the wiring board, wherein the wiring board is connected to the first semiconductor integrated circuit. A first terminal for receiving a signal from a circuit; a second terminal connected to the second semiconductor integrated circuit for supplying a signal to the second semiconductor integrated circuit; a third terminal;
A wiring for electrically connecting the terminal to the third terminal, wherein the wiring includes parallel wiring portions formed in parallel so that the transmission directions of the same signal are opposite to each other in the path thereof. A semiconductor integrated circuit device comprising:
有する多層配線構造を有する多層配線基板であり、前記
配線基板の一方の主面には、前記第１乃至第３端子が形
成され、他方の主面には、前記半導体集積回路装置自体
を実装するための前記第１乃至第３端子よりもサイズの
大きなバンプ電極が形成されて成るものであることを特
徴とする請求項１又は２記載の半導体集積回路装置。3. The wiring board is a multilayer wiring board having a multilayer wiring structure in which a plurality of wiring layers are provided in different layers, and the first to third terminals are formed on one main surface of the wiring board. The bump electrode having a size larger than the first to third terminals for mounting the semiconductor integrated circuit device itself is formed on the other main surface. Alternatively, the semiconductor integrated circuit device according to item 2.
れて成るものであることを特徴とする請求項３記載の半
導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein the parallel wiring portions are formed in the same wiring layer.
に形成されて成るものであることを特徴とする請求項３
記載の半導体集積回路装置。5. The parallel wiring portion is formed in different wiring layers from each other.
The semiconductor integrated circuit device described.
にアドレス信号を出力する回路から成り、前記第２半導
体集積回路は第２端子からアドレス信号を入力する回路
から成る、ものであることを特徴とする請求項４又は５
記載の半導体集積回路装置。6. The first semiconductor integrated circuit comprises a circuit for outputting an address signal to the first terminal, and the second semiconductor integrated circuit comprises a circuit for inputting an address signal from the second terminal. 6. The method according to claim 4 or 5,
The semiconductor integrated circuit device described.
セッサであり、前記第２半導体集積回路はメモリである
ことを特徴とする請求項６記載の半導体集積回路装置。7. The semiconductor integrated circuit device according to claim 6, wherein the first semiconductor integrated circuit is a microprocessor, and the second semiconductor integrated circuit is a memory.
にクロック信号を出力する回路から成り、前記第２半導
体集積回路は第２端子からクロック信号を入力する回路
から成る、ものであることを特徴とする請求項４又は５
記載の半導体集積回路装置。8. The first semiconductor integrated circuit comprises a circuit for outputting a clock signal to the first terminal, and the second semiconductor integrated circuit comprises a circuit for inputting a clock signal from the second terminal. 6. The method according to claim 4 or 5,
The semiconductor integrated circuit device described.
スジェネレータであり、前記第２半導体集積回路はマイ
クロプロセッサ及びシンクロナスメモリであることを特
徴とする請求項８記載の半導体集積回路装置。9. The semiconductor integrated circuit device according to claim 8, wherein the first semiconductor integrated circuit is a clock pulse generator, and the second semiconductor integrated circuit is a microprocessor and a synchronous memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354266A JP2003158238A (en) | 2001-11-20 | 2001-11-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354266A JP2003158238A (en) | 2001-11-20 | 2001-11-20 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158238A true JP2003158238A (en) | 2003-05-30 |
Family
ID=19166151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354266A Pending JP2003158238A (en) | 2001-11-20 | 2001-11-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003158238A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011477A1 (en) * | 2004-07-26 | 2006-02-02 | System Fabrication Technologies, Inc. | Semiconductor device |
| WO2007114126A1 (en) | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for reducing noise |
| US8797096B2 (en) | 2011-12-09 | 2014-08-05 | International Business Machines Corporation | Crosstalk compensation for high speed, reduced swing circuits |
-
2001
- 2001-11-20 JP JP2001354266A patent/JP2003158238A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011477A1 (en) * | 2004-07-26 | 2006-02-02 | System Fabrication Technologies, Inc. | Semiconductor device |
| JP2006066898A (en) * | 2004-07-26 | 2006-03-09 | System Fabrication Technologies Inc | Semiconductor device |
| US7683492B2 (en) | 2004-07-26 | 2010-03-23 | System Fabrication Technologies, Inc. | Semiconductor device |
| KR101157292B1 (en) * | 2004-07-26 | 2012-06-15 | 램버스 인코포레이티드 | Semiconductor device |
| WO2007114126A1 (en) | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for reducing noise |
| US8290451B2 (en) | 2006-03-31 | 2012-10-16 | Panasonic Corporation | Noise reduction circuit for canceling leakage signal |
| US8797096B2 (en) | 2011-12-09 | 2014-08-05 | International Business Machines Corporation | Crosstalk compensation for high speed, reduced swing circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4163421B2 (en) | Semiconductor chip package | |
| JP3647307B2 (en) | Printed circuit board and electronic device | |
| JP4387076B2 (en) | Semiconductor device | |
| KR100541655B1 (en) | Package circuit board and package using thereof | |
| TWI537974B (en) | In-package fly-by signaling | |
| JP2002190568A (en) | Semiconductor chip, semiconductor chip group, and multichip module | |
| TW201308561A (en) | Microelectronic substrate for alternate package functionality | |
| TW498530B (en) | Flip-chip pad and redistribution layer arrangement | |
| JPH09223861A (en) | Semiconductor integrated circuit and printed wiring board | |
| JP2003158238A (en) | Semiconductor integrated circuit device | |
| KR100296839B1 (en) | Integrated circuit package and its system | |
| JP2001177046A (en) | Semiconductor device and method for manufacturing the same | |
| TWI361476B (en) | Semiconductor package and display apparatus | |
| JPH11186492A (en) | Semiconductor package and its mounting structure | |
| TWI305481B (en) | Circuit board and circuit board with embedded chip | |
| JP3892192B2 (en) | Semiconductor device | |
| JP2000244088A (en) | Printed wiring board mounting member | |
| US20230299051A1 (en) | Semiconductor package having ordered wire arrangement between differential pair connection pads | |
| JP3935321B2 (en) | Multi-chip module | |
| JPH06310656A (en) | Semiconductor integrated circuit | |
| JPS5988863A (en) | Semiconductor device | |
| JP2004158524A (en) | Semiconductor element and method for wiring element | |
| JP2009038111A (en) | Semiconductor package, printed wiring board structure, and electronic instrument | |
| JP2763691B2 (en) | Electronic circuit device | |
| JPH04260912A (en) | Mutual connection structure in information processor and production thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |