JP2003143240A - Data transmission circuit, and semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、データ伝送回路に
関し、特に、微細プロセスを用い、高速にデータ伝達が
できるデータ伝送回路、及びそれを備えた半導体集積回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission circuit, and more particularly to a data transmission circuit that can transmit data at high speed by using a fine process, and a semiconductor integrated circuit including the data transmission circuit.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の技術はサブミク
ロンプロセスを用いるようになったため、半導体集積回
路のパフォーマンスはゲート遅延よりも配線間浮遊パラ
メータによる影響を受ける方が大きくなっている。一
方、動作周波数はますます高速化しており、遅延時間な
どの動作マージンが減少する傾向にある。このような状
況の中でクロストーク等による遅延の増大、誤動作、消
費電力の増大等様々な課題が顕著になってきており、高
速なデータ伝送が困難になってきている。2. Description of the Related Art In recent years, since semiconductor integrated circuit technology has come to use a submicron process, the performance of a semiconductor integrated circuit is affected more by a floating parameter between wirings than by a gate delay. On the other hand, the operating frequency is becoming higher and faster, and the operating margin such as delay time tends to decrease. Under such circumstances, various problems such as increase in delay due to crosstalk, malfunction, increase in power consumption, etc. have become remarkable, and high-speed data transmission has become difficult.
【０００３】従来の高速信号の伝達方式には主に以下の
３種類があった。すなわち、プッシュプル方式と、プリ
チャージ方式と、小振幅方式と、がある。図６は、従来
のプッシュプル方式データ伝送回路の一構成を示すブロ
ック図である。図６において、６０１はプッシュプル方
式の出力ドライバ、６０２はデータ出力信号部、６０３
はデータ線である。There are mainly three types of conventional high-speed signal transmission methods. That is, there are a push-pull method, a precharge method, and a small amplitude method. FIG. 6 is a block diagram showing a configuration of a conventional push-pull method data transmission circuit. In FIG. 6, 601 is a push-pull type output driver, 602 is a data output signal section, and 603.
Is a data line.
【０００４】次に、上記のような構成を有する従来のプ
ッシュプル方式データ伝送回路の動作について説明す
る。データ出力信号部６０２はラッチしている出力デー
タをプッシュプル方式の出力ドライバ６０１に送り、そ
して出力ドライバ６０１はそのデータをデータ線６０３
に出力する。Next, the operation of the conventional push-pull type data transmission circuit having the above configuration will be described. The data output signal unit 602 sends the latched output data to the push-pull type output driver 601, and the output driver 601 sends the data to the data line 603.
Output to.
【０００５】このようなデータ伝送回路は、プリチャー
ジ回路やプリチャージタイミングを必要としない、かつ
高速動作に適しているなどの長所があるが、消費電力が
多く、信号線の変化が両方向（立ち上がりと立下り）の
ためクロストークによる影響を直接受けるという欠点が
ある。その結果、遅延の増大や誤動作を来たすという問
題があった。さらに、このようなデータ伝送回路におい
ては、出力ドライバのサイズが大きくなる課題もあっ
た。Such a data transmission circuit has the advantages that it does not require a precharge circuit or precharge timing and is suitable for high-speed operation, but it consumes a lot of power and changes in the signal line in both directions (rise). And there is a drawback that it is directly affected by crosstalk. As a result, there is a problem that delay is increased and malfunction occurs. Further, in such a data transmission circuit, there is a problem that the size of the output driver becomes large.
【０００６】図７は、従来のプリチャージ方式データ伝
送回路の一構成を示すブロック図である。図７におい
て、７０１はプリチャージ回路、７０２は駆動回路、７
０３はデータ出力信号部、７０４はデータ線である。FIG. 7 is a block diagram showing a configuration of a conventional precharge type data transmission circuit. In FIG. 7, 701 is a precharge circuit, 702 is a drive circuit, and 7
Reference numeral 03 is a data output signal section, and 704 is a data line.
【０００７】次に、上記のような構成を有する従来のプ
リチャージ方式データ伝送回路の動作について説明す
る。プリチャージ回路７０１はプリチャージ期間にデー
タ線７０４をプリチャージ（通常“Ｈ”）し、データ出
力信号部７０３は、ラッチしている出力データを駆動回
路７０２に送り、駆動回路７０２は、その出力データに
従って、一方向（通常“Ｌ”）にデータ線７０４を駆動
する。すなわち、もう一方の方向（通常“Ｈ”）では、
駆動回路７０２は動作しないことになる。Next, the operation of the conventional precharge type data transmission circuit having the above structure will be described. The precharge circuit 701 precharges the data line 704 (usually “H”) during the precharge period, the data output signal portion 703 sends the latched output data to the drive circuit 702, and the drive circuit 702 outputs the output. According to the data, the data line 704 is driven in one direction (usually “L”). That is, in the other direction (usually "H"),
The drive circuit 702 will not operate.
【０００８】このようなデータ伝送回路は、クロストー
クによる影響を受けない、かつドライバのサイズが小さ
くて済むなどの長所があるが、無駄な状態変化が存在す
るという欠点がある。例えば前回“Ｌ”を出力し、次回
“Ｌ”を出力する場合でもプリチャージ期間には常にデ
ータ線を“Ｈ”にプリチャージするため、消費電力が大
きくなってしまうという問題があった。Such a data transmission circuit has the advantages that it is not affected by crosstalk and that the size of the driver is small, but it has the disadvantage that wasteful state changes exist. For example, even when "L" is output last time and "L" is output next time, the data line is always precharged to "H" during the precharge period, which causes a problem that power consumption increases.
【０００９】図８は、従来の小振幅方式データ伝送回路
の一構成を示す概念図である。図８において、８０１は
差動型出力ドライバ、８０２はデータ出力信号部、８０
３、８０４はデータ線である。FIG. 8 is a conceptual diagram showing a configuration of a conventional small amplitude data transmission circuit. In FIG. 8, 801 is a differential output driver, 802 is a data output signal section,
Reference numerals 3 and 804 are data lines.
【００１０】次に、上記のような構成を有する従来の小
振幅方式データ伝送回路の動作について説明する。デー
タ出力信号部８０２はラッチしている出力データを差動
型の出力ドライバ８０１に送り、出力ドライバ８０１は
そのデータに従ってデータ線８０３および／データ線８
０４を駆動する。Next, the operation of the conventional small-amplitude data transmission circuit having the above structure will be described. The data output signal section 802 sends the latched output data to the differential type output driver 801, and the output driver 801 follows the data to output the data line 803 and / or the data line 8.
Drive 04.
【００１１】このように、差動アンプを使用するデータ
伝送回路は、クロストークが少ない、かつ動作速度も非
常に速いという利点を持つが、駆動部は検出部とともに
常時電流を流す回路タイプを使用しなくてはならず、消
費電力が非常に大きくなってしまうという欠点があっ
た。As described above, the data transmission circuit using the differential amplifier has an advantage that the crosstalk is small and the operation speed is very fast, but the drive unit uses the circuit type in which the current is always supplied together with the detection unit. However, there is a drawback that the power consumption becomes very large.
【００１２】[0012]
【発明が解決しようとする課題】今後ますます高速化し
配線間浮遊パラメータが支配的となるサブミクロンプロ
セスでは、これらの従来のデータ伝送回路は、消費電力
の増大や、遅延の増大、動作マージンの減少、クロスト
ークによる誤動作等多くの問題を来たすことが予想され
る。In the sub-micron process in which the speed is becoming higher and the floating parameter between wirings becomes dominant in the future, these conventional data transmission circuits increase power consumption, delay, and operating margin. It is expected to cause many problems such as reduction and malfunction due to crosstalk.
【００１３】本発明は、これらの不具合を解決するため
になされたもので、クロストークを低減し、省消費電力
のデータ伝送回路を備えた半導体集積回路を提供するこ
とを目的とする。The present invention has been made to solve these problems, and an object of the present invention is to provide a semiconductor integrated circuit having a data transmission circuit which reduces crosstalk and consumes less power.
【００１４】[0014]
【課題を解決するための手段】前記課題を解決するため
に、本発明の請求項１に記載のデータ伝送回路は、デー
タ信号を伝送するデータ伝送回路において、出力すべき
データを保持する出力データ保持部と、前記出力すべき
データをデータ線に出力する駆動回路と、次のサイクル
で出力するデータを保持する次出力データ保持部と、前
記次のサイクルで出力するデータを判別する判定回路
と、前記判定回路の判別結果に基づいて、前記データ線
に対して選択的にプリチャージを行うプリチャージ回路
と、を備えたものである。In order to solve the above problems, a data transmission circuit according to claim 1 of the present invention is an output data holding data to be output in a data transmission circuit for transmitting a data signal. A holding unit, a drive circuit that outputs the data to be output to a data line, a next output data holding unit that holds the data to be output in the next cycle, and a determination circuit that determines the data to be output in the next cycle. And a precharge circuit that selectively precharges the data line based on the determination result of the determination circuit.
【００１５】また、本発明の請求項２に記載のデータ伝
送回路は、データ信号を伝送するデータ伝送回路におい
て、データ線とその反転データ線とを上下に配置して、
クロストークの影響をキャンセルするものである。A data transmission circuit according to a second aspect of the present invention is a data transmission circuit for transmitting a data signal, in which a data line and an inverted data line thereof are arranged vertically.
The effect of crosstalk is canceled.
【００１６】また、本発明の請求項３に記載のデータ伝
送回路は、データ信号を伝送するデータ伝送回路におい
て、出力すべきデータを保持する出力データ保持部と、
前記出力すべきデータをデータ線に出力する駆動回路
と、次のサイクルで出力するデータを保持する次出力デ
ータ保持部と、前記次のサイクルで出力するデータによ
り“Ｈ”または“Ｌ”のどちらが多いかを予測する予測
判定回路と、前記予測判定回路の予測結果に基づいて、
前記データ線に対してプリチャージ方向を“Ｈ”または
“Ｌ”に切り替える方向切り替えプリチャージ回路と、
を備えたものである。According to a third aspect of the present invention, there is provided a data transmission circuit for transmitting a data signal, the output data holding section holding data to be output,
A drive circuit for outputting the data to be output to a data line, a next output data holding unit for holding the data to be output in the next cycle, and which of "H" or "L" is to be output depending on the data to be output in the next cycle. Based on the prediction result of the prediction determination circuit that predicts whether there are many, and the prediction determination circuit,
A direction switching precharge circuit for switching the precharge direction to “H” or “L” for the data line;
It is equipped with.
【００１７】また、本発明の請求項４に記載の半導体集
積回路は、請求項１から請求項３のいずれかに記載のデ
ータ伝送回路を備えたものである。A semiconductor integrated circuit according to a fourth aspect of the present invention includes the data transmission circuit according to any one of the first to third aspects.
【００１８】[0018]
【発明の実施の形態】（実施の形態１）本実施の形態１
は、選択プリチャージ方式のデータ伝送回路に関する。
図１は、本実施の形態１による選択プリチャージ方式の
データ伝送回路の一構成を示すブロック図である。BEST MODE FOR CARRYING OUT THE INVENTION (Embodiment 1) Embodiment 1
Relates to a selective precharge type data transmission circuit.
FIG. 1 is a block diagram showing a configuration of a selective precharge type data transmission circuit according to the first embodiment.
【００１９】図1において、１０１は選択プリチャージ
回路、１０２はＨビット判定回路、１０３は次出力デー
タ保持部、１０４は出力データ保持部、１０５は駆動回
路、１０６はデータ線である。In FIG. 1, 101 is a selective precharge circuit, 102 is an H bit determination circuit, 103 is a next output data holding section, 104 is an output data holding section, 105 is a drive circuit, and 106 is a data line.
【００２０】次に、上記のような構成を有する選択プリ
チャージ方式のデータ伝送回路の動作について説明す
る。データ出力部１０４は現在の出力データを保持して
いる。次出力データ保持部１０３は、次回出力すべきデ
ータを保持している。データ出力部１０４は、現在の出
力データの内、データが“Ｌ”の該当ビットのみ駆動回
路１０５に信号を送り、駆動回路１０５はその該当ビッ
トのデータ線のみを“Ｌ”に駆動する。Next, the operation of the data transmission circuit of the selective precharge system having the above structure will be described. The data output unit 104 holds the current output data. The next output data holding unit 103 holds the data to be output next time. The data output unit 104 sends a signal to the drive circuit 105 only for the corresponding bit of the current output data whose data is “L”, and the drive circuit 105 drives only the data line of the corresponding bit to “L”.
【００２１】一方、Ｈビット判定回路１０２は次出力デ
ータ保持部１０３の内、データが“Ｈ”の該当ビットの
みから選択プリチャージ回路１０１に信号を送る。これ
により、選択プリチャージ回路１０１は該当ビットのデ
ータ線のみを“Ｈ”にプリチャージする。この次出力デ
ータがデータ出力部１０４に送られたときは、データ出
力部１０４は駆動回路１０５に信号を送らないため、駆
動回路１０５はデータ線に対して出力／駆動を行わな
い。On the other hand, the H-bit determination circuit 102 sends a signal to the selected precharge circuit 101 only from the corresponding bit whose data is "H" in the next output data holding unit 103. As a result, the selective precharge circuit 101 precharges only the data line of the corresponding bit to "H". When the next output data is sent to the data output unit 104, the data output unit 104 does not send a signal to the drive circuit 105, so the drive circuit 105 does not output / drive the data line.
【００２２】また、Ｈビット判定回路１０２は次出力デ
ータ保持部１０３の内、データが“Ｌ”の該当ビットに
対しては、選択プリチャージ回路１０１に信号を送らな
いため、該当のデータ線には選択プリチャージ回路１０
１によるプリチャージを行わないことになる。すなわ
ち、次出力データが“Ｌ”のとき、プリチャージ期間中
に、選択プリチャージ回路１０１は、その該当ビットの
データ線にプリチャージを行わない。Further, the H-bit determination circuit 102 does not send a signal to the selected precharge circuit 101 for the corresponding bit whose data is "L" in the next output data holding section 103, so that it does not send the signal to the corresponding data line. Is a selective precharge circuit 10
Precharge by 1 will not be performed. That is, when the next output data is "L", the selected precharge circuit 101 does not precharge the data line of the corresponding bit during the precharge period.
【００２３】図２は、３ビット信号を例に、各ビット毎
の信号変化を示している図である。図２において、Ａ、
Ｃ、Ｅはプリチャージタイミング、Ｂ、Ｄは出力タイミ
ングを示している。Ｂの出力状態のとき信号Ｍは
“Ｈ”、信号Ｎは“Ｌ”、信号Ｏは“Ｌ”を出力してい
る。次のサイクル（Ｄの出力タイミング）では信号Ｍは
“Ｌ”、信号Ｎは“Ｈ”、信号Ｏは“Ｌ”を出力すべき
なので、信号ＮのみＣのプリチャージタイミングで
“Ｈ”にプリチャージされている。同時に、信号Ｍと信
号ＯはＤのタイミングでの出力が“Ｌ”であるため、Ｃ
のプリチャージタイミングではプリチャージされない。FIG. 2 is a diagram showing a signal change for each bit by taking a 3-bit signal as an example. In FIG. 2, A,
C and E indicate precharge timing, and B and D indicate output timing. In the output state of B, the signal M outputs “H”, the signal N outputs “L”, and the signal O outputs “L”. In the next cycle (output timing of D), the signal M should be "L", the signal N should be "H", and the signal O should be "L". Therefore, only the signal N is precharged to "H" at the precharge timing of C. It is charged. At the same time, the output of the signal M and the signal O at the timing of D is “L”, so C
It is not precharged at the precharge timing of.
【００２４】このように、本実施の形態１によるデータ
伝送回路では、次に出力するデータを判別するＨビット
判定回路と、前記判定回路の判別結果をもとに、データ
線を選択的にプリチャージする選択プリチャージ回路
と、現在の出力データの内“Ｌ”状態のみを駆動する駆
動回路と、を設けたので、従来のプリチャージ方式では
無駄な動作（例えば前回“Ｌ”を出力し、次回“Ｌ”を
出力する場合でもプリチャージ期間には“Ｈ”にプリチ
ャージすること）が無くなり、消費電力の大幅な低下が
実現できる。さらに駆動回路１０５が駆動するタイミン
グでは“Ｌ”にドライブするのみで済むため、クロスト
ークによる影響を受けないというメリットもある。As described above, in the data transmission circuit according to the first embodiment, the H-bit judgment circuit for judging the data to be output next and the data line are selectively pre-selected based on the judgment result of the judgment circuit. Since a selective precharge circuit for charging and a drive circuit for driving only the "L" state of the current output data are provided, useless operations (for example, outputting "L" last time, Even if "L" is output next time, there is no need to precharge to "H" during the precharge period, and a large reduction in power consumption can be realized. Further, at the timing when the drive circuit 105 drives, it is only necessary to drive to "L", so there is an advantage that it is not affected by crosstalk.
【００２５】（実施の形態２）本実施の形態２は、ペア
線相補方式のデータ伝送回路に関する。図３は、本実施
の形態２によるペア線相補方式のデータ伝送回路の構成
を示す模式図である。図３において、データ伝送回路
は、上下に配置されているデータ線３０１と、反転デー
タ線３０２とから構成される。(Embodiment 2) Embodiment 2 relates to a pair line complementary data transmission circuit. FIG. 3 is a schematic diagram showing the configuration of the paired line complementary data transmission circuit according to the second embodiment. In FIG. 3, the data transmission circuit is composed of a data line 301 and an inverted data line 302 arranged vertically.
【００２６】次に、上記のような構成を有するペア線相
補方式のデータ伝送回路の動作について説明する。デー
タ線３０１が“Ｌ”から“Ｈ”に変化する場合、反転デ
ータ線３０２は“Ｈ”から“Ｌ”に変化する。また、デ
ータ線３０１が“Ｈ”から“Ｌ”に変化する場合、反転
データ線３０２は“Ｌ”から“Ｈ”に変化する。すなわ
ち、上下に配置されている２本のデータ線は、必ず相反
対の動作を行うのである。Next, the operation of the data transmission circuit of the paired line complementary system having the above configuration will be described. When the data line 301 changes from "L" to "H", the inverted data line 302 changes from "H" to "L". When the data line 301 changes from "H" to "L", the inverted data line 302 changes from "L" to "H". That is, the two data lines arranged above and below always perform opposite operations.
【００２７】この場合、隣接配線に対するそれぞれの電
界の影響はキャンセルされ、クロストークの影響を受け
なくなる。このようなデータ配線で、従来のプッシュプ
ル方式でデータ伝達しようとしてもクロストークの影響
を受けないデータ伝送が可能となる。In this case, the influence of each electric field on the adjacent wiring is canceled and the influence of crosstalk is eliminated. Such data wiring enables data transmission that is not affected by crosstalk even when data is transmitted by the conventional push-pull method.
【００２８】このように本実施の形態２によるデータ伝
送回路では、データ線と反転データ線とを一対として配
置し、２本のデータ線は互いに相反対の信号を流すた
め、隣接配線に対するそれぞれの電界の影響はキャンセ
ルされ、クロストークの影響を受けなくなることにな
る。また、そうすることによって、データ線や反転デー
タ線を駆動する駆動回路などその他のデータ伝送に必要
な機構や部品には選択の幅を広げることができる。な
お、例えば前述した実施の形態１に係るデータ伝送回路
の構成などと組み合わせれば、消費電力を低減し、一層
クロストークの影響を無くすことができる。As described above, in the data transmission circuit according to the second embodiment, the data line and the inverted data line are arranged as a pair, and the two data lines flow signals opposite to each other, so that they are respectively connected to the adjacent wirings. The influence of the electric field is canceled and the influence of crosstalk is eliminated. Further, by doing so, the range of selection can be widened to other mechanisms and parts necessary for data transmission such as a drive circuit for driving the data lines and the inverted data lines. Note that, for example, when combined with the configuration of the data transmission circuit according to the first embodiment described above, the power consumption can be reduced and the influence of crosstalk can be further eliminated.
【００２９】（実施の形態３）本実施の形態３は、プリ
チャージ方向切り替え方式のデータ伝送回路に関する。
図４は、本実施の形態３によるプリチャージ方向切り替
え方式のデータ伝送回路の構成を示すブロック図であ
る。(Third Embodiment) The third embodiment relates to a precharge direction switching type data transmission circuit.
FIG. 4 is a block diagram showing the configuration of a precharge direction switching type data transmission circuit according to the third embodiment.
【００３０】図４において、４０１は方向切替プリチャ
ージ回路、４０２は予測判定回路、４０３は次出力デー
タ保持部、４０４は出力データ保持部、４０５は駆動回
路、４０６はデータ線である。In FIG. 4, 401 is a direction switching precharge circuit, 402 is a prediction determination circuit, 403 is a next output data holding unit, 404 is an output data holding unit, 405 is a drive circuit, and 406 is a data line.
【００３１】次に、上記のような構成を有するプリチャ
ージ方向切り替え方式のデータ伝送回路の動作について
説明する。データ出力部４０４は現在の出力データを保
持し、次出力データ保持部４０３は次回出力データを保
持している。次回出力データより予測判定回路４０２で
次のように判定する。次回出力データが“Ｈ”が多けれ
ば“Ｈ”に、“Ｌ”が多ければ“Ｌ”にデータ線をプリ
チャージするように判断して、方向切り替えプリチャー
ジ回路４０１をコントロールする。Next, the operation of the data transmission circuit of the precharge direction switching system having the above structure will be described. The data output unit 404 holds the current output data, and the next output data holding unit 403 holds the next output data. The prediction determination circuit 402 makes the following determination based on the next output data. If the output data is "H" a lot next time, it is judged to precharge the data line to "H", and if it is "L", it is determined to precharge the data line to "L", and the direction switching precharge circuit 401 is controlled.
【００３２】すなわち、予測判定回路４０２はまず次回
出力データに対して、どのようなデータが多いかを予測
し、その予測結果を方向切替プリチャージ回路４０１に
出力する。方向切替プリチャージ回路４０１は、その予
測結果に従って、“Ｈ”のデータが多いときは、データ
線４０６を“Ｈ”にプリチャージし、“Ｌ”のデータが
多いときは、データ線４０６を“Ｌ”にプリチャージす
る。That is, the prediction judgment circuit 402 first predicts what kind of data will be present in the next output data, and outputs the prediction result to the direction switching precharge circuit 401. According to the prediction result, the direction switching precharge circuit 401 precharges the data line 406 to “H” when there is a lot of “H” data, and “precharges the data line 406 when there is a lot of“ L ”data. Precharge to L ".
【００３３】例えば、プリチャージタイミングで予測判
定回路４０２は次回出力データの内、“Ｈ”のデータが
多いと予測し、その予測結果信号を方向切替プリチャー
ジ回路４０１に伝えると、方向切替プリチャージ回路４
０１は、データ線４０６を“Ｈ”にプリチャージする。
そして、次の出力タイミングのサイクルになると、前記
次回出力データが現在のデータとなり、出力データ保持
部４０４にラッチされ、その現在データの内“Ｌ”のデ
ータのみが駆動回路４０５に信号を送り、駆動回路４０
５はその“Ｌ”データの該当データ線を“Ｌ”に駆動す
る。For example, at the precharge timing, the prediction judgment circuit 402 predicts that there is a large amount of "H" data in the next output data, and when the prediction result signal is transmitted to the direction switching precharge circuit 401, the direction switching precharge circuit 401. Circuit 4
01 precharges the data line 406 to "H".
Then, at the next output timing cycle, the next output data becomes the current data and is latched by the output data holding unit 404, and only the “L” data of the current data sends a signal to the drive circuit 405, Drive circuit 40
5 drives the corresponding data line of the "L" data to "L".
【００３４】次のプリチャージタイミングで、予測判定
回路４０２は次回出力データの内、“Ｌ”のデータが多
いと予測すると、その結果信号が方向切替プリチャージ
回路４０１に伝えられる。方向切替プリチャージ回路４
０１は、データ線４０６を“Ｌ”にプリチャージする。
そして、次の出力サイクルになると、前記次回出力デー
タが現在のデータとなり、出力データ保持部４０４にラ
ッチされ、その中の“Ｈ”のデータのみが駆動回路４０
５に信号を送り、駆動回路４０５はその“Ｈ”データの
該当データ線を“Ｈ”に駆動する。At the next precharge timing, when the prediction judgment circuit 402 predicts that there is a large amount of "L" data in the next output data, the result signal is transmitted to the direction switching precharge circuit 401. Direction switching precharge circuit 4
01 precharges the data line 406 to "L".
Then, in the next output cycle, the next output data becomes the current data and is latched in the output data holding unit 404, and only the “H” data in the data is held in the drive circuit 40.
5, the drive circuit 405 drives the corresponding data line of the "H" data to "H".
【００３５】これにより、無駄な動作（例えば前回
“Ｌ”を出力し、次回“Ｌ”を出力する場合でもプリチ
ャージ期間には“Ｈ”にプリチャージする）を少しでも
軽減し、平均的な消費電力を下げることが可能となる。Thus, useless operation (for example, "L" is output last time, and "L" is precharged during the precharge period even when "L" is output next time) is alleviated as much as possible, and the average operation is performed. It is possible to reduce power consumption.
【００３６】図５は、６ビットのデータを例に、プリチ
ャージの方向切替の様子を示す図である。図５におい
て、ＳｔｅｐのＡと、Ｃと、Ｅとは出力タイミングで、
ＳｔｅｐのＢとＤとは予測及びプリチャージタイミング
を表している。ＳｔｅｐのＡにおいて、データ“０００
１０１”を出力し終わると、ＳｔｅｐのＢの予測及びプ
リチャージタイミングに入り、次の出力“０１０００
１”に対して、“Ｌ”のデータが多いと判別する。その
判別に従って、データ線を“Ｌ”にプリチャージし、そ
して、ＳｔｅｐのＣの出力タイミングで、“０１０００
１”を出力する。FIG. 5 is a diagram showing how the precharge direction is switched, taking 6-bit data as an example. In FIG. 5, A, C, and E of Step are output timings,
Step B and D represent prediction and precharge timing. In Step A, data “000”
When the output of "101" is completed, the prediction of B in Step and the precharge timing are started, and the next output "01000" is entered.
It is determined that there is a large amount of "L" data with respect to 1 ". According to the determination, the data line is precharged to" L ", and at the output timing of C at Step," 01000 "is output.
1 ”is output.
【００３７】再び、ＳｔｅｐのＤの予測及びプリチャー
ジタイミングに入り、次の出力“１１１１０１”に対し
て、“Ｈ”のデータが多いと判別したため、データ線を
“Ｈ”にプリチャージし、そして、ＳｔｅｐのＥの出力
タイミングで、“１１１１０１”を出力する。Again, the D prediction and precharge timing of Step is entered, and since it is determined that there is a lot of "H" data for the next output "111101", the data line is precharged to "H", and , Step "E" is output at the E output timing.
【００３８】このように、本実施の形態３によるデータ
伝送回路では、次出力データを予測する予測判定回路
と、その予測結果に従ってデータ線を“Ｌ”若しくは
“Ｈ”にプリチャージする方向切替プリチャージ回路と
を設けたので、無駄な動作（例えば前回“Ｌ”を出力
し、次回“Ｌ”を出力する場合でもプリチャージ期間に
は“Ｈ”にプリチャージする）を平均的に軽減し、平均
的な消費電力を下げることが可能となった。また、従来
のプッシュプル方式と比較すると、方向切替プリチャー
ジ回路の効果で、駆動回路からデータ線を“Ｌ”から
“Ｈ”に及び“Ｈ”から“Ｌ”に切替て駆動する場合も
少なくなり、クロストークの影響を低減することもでき
る。As described above, in the data transmission circuit according to the third embodiment, the prediction judgment circuit for predicting the next output data and the direction switching precharge for precharging the data line to "L" or "H" according to the prediction result. Since the charge circuit is provided, useless operation (for example, “L” is output last time, and “L” is output next time is also precharged to “H” during the precharge period) is reduced on average. It has become possible to reduce the average power consumption. In addition, compared to the conventional push-pull method, the direction switching precharge circuit is less likely to drive the data line by switching the data line from “L” to “H” and from “H” to “L”. Therefore, the influence of crosstalk can be reduced.
【００３９】なお、上述の実施の形態１ないし３のデー
タ伝送回路は、半導体集積回路に搭載することで消費電
力及びクロストークの低減を実現できるものであるが、
半導体集積回路内以外で用いても同様な効果を得られる
ことは言うまでもない。Although the data transmission circuits of the above-described first to third embodiments can be mounted on a semiconductor integrated circuit to reduce power consumption and crosstalk,
It goes without saying that the same effect can be obtained even when the device is used in a place other than the semiconductor integrated circuit.
【００４０】[0040]
【発明の効果】以上のように、本発明の請求項１に係る
データ伝送回路によれば、現在の出力データを保持する
出力データ保持部と、次のサイクルで出力するデータを
保持する次出力データ保持部と、次のサイクルで出力す
るデータの内容を判別する判別回路と、前記判別回路の
判別結果をもとに、データ線を選択的にプリチャージす
る選択プリチャージ回路と、を備えたので、選択プリチ
ャージ回路は常にデータ線を１つの状態にプリチャージ
する必要がなく、無駄な動作状態を省き、消費電力を大
幅に低減でき、また、出力データ保持部は、出力データ
の内、もう１つの状態のみが駆動回路へ信号を送り、駆
動回路はその状態にのみ駆動するため、クロストークの
影響を受けなくなるという効果がある。As described above, according to the data transmission circuit of the first aspect of the present invention, the output data holding section for holding the current output data and the next output for holding the data to be output in the next cycle. A data holding unit, a discrimination circuit for discriminating the content of data to be output in the next cycle, and a selective precharge circuit for selectively precharging the data line based on the discrimination result of the discrimination circuit are provided. Therefore, the selective precharge circuit does not always have to precharge the data line to one state, wasteful operating states can be saved, and power consumption can be greatly reduced. Since only the other state sends a signal to the drive circuit and the drive circuit drives only in that state, there is an effect that it is not affected by crosstalk.
【００４１】本発明の請求項２に係るデータ伝送回路に
よれば、データ伝送回路において、データ線とその反転
データ線とをペアにして配置するようにしたので、近接
の２本のデータ線は互いに極性反対の信号を流し、隣接
配線に対するそれぞれの電界の影響をキャンセルし、ク
ロストークの影響を受けなくなるという効果がある。According to the data transmission circuit of the second aspect of the present invention, in the data transmission circuit, the data line and its inverted data line are arranged in pairs, so that the two adjacent data lines are There is an effect that signals having polarities opposite to each other are caused to flow, the influence of each electric field on the adjacent wiring is canceled, and the influence of crosstalk is eliminated.
【００４２】本発明の請求項３に係るデータ伝送回路に
よれば、現在の出力データを保持する出力データ保持部
と、次のサイクルで出力するデータを保持する次出力デ
ータ保持部と、次のサイクルで出力するデータの内
“Ｈ”かまた“Ｌ”が多いのを予測する予測回路と、前
記予測回路の予測結果をもとに、データ線を“Ｈ”かま
た“Ｌ”にプリチャージする方向切替プリチャージ回路
と、を備えるようにしたので、方向切替プリチャージ回
路は常にデータ線を好ましい状態にプリチャージし、無
駄な動作状態を省き、消費電力を大幅に低減でき、ま
た、出力データ保持部は、出力データの内、前記好まし
い状態と相反対の状態のみが駆動回路へ信号を送り、駆
動回路はその状態にのみ駆動するため、クロストークの
影響を軽減できるという効果がある。According to the data transmission circuit of the third aspect of the present invention, the output data holding section for holding the current output data, the next output data holding section for holding the data to be output in the next cycle, and the next A prediction circuit that predicts that "H" or "L" is large in the data output in the cycle, and the data line is precharged to "H" or "L" based on the prediction result of the prediction circuit. Since the direction switching precharge circuit is provided with the direction switching precharge circuit, the direction switching precharge circuit always precharges the data line to a preferable state, eliminating unnecessary operating states, and significantly reducing power consumption. Of the output data, the data holding section sends a signal to the drive circuit only in a state opposite to the preferable state, and the drive circuit drives only in that state, so that the influence of crosstalk can be reduced. There is a result.
【００４３】本発明の請求項４に係る半導体集積回路に
よれば、請求項１から請求項３のいずれに記載のデータ
伝送回路を備えるようにしたので、無駄なプリチャージ
動作を省き、消費電力を低減することができる。また、
プリチャージ回路や配線の配慮でクロストークの影響も
軽減することができるという効果がある。According to the semiconductor integrated circuit of the fourth aspect of the present invention, since the data transmission circuit according to any one of the first to third aspects is provided, useless precharge operation is omitted and power consumption is reduced. Can be reduced. Also,
The effect of crosstalk can be reduced by considering the precharge circuit and wiring.
【００４４】すなわち、本発明は、選択的にプリチャー
ジ方式、あるいは上下シールド方式、あるいはプリチャ
ージ方向切り替え方式のデータ伝送回路により、低消費
電力でかつクロストークの影響を受けない高速データ伝
達手段を提供することが可能な、サブミクロンプロセス
向けの半導体集積回路を実現するものである。That is, according to the present invention, a high-speed data transmission means which consumes less power and is not affected by crosstalk is provided by a data transmission circuit of a selective precharge system, an upper and lower shield system, or a precharge direction switching system. The present invention realizes a semiconductor integrated circuit that can be provided for the submicron process.
【００４５】すなわち、本発明は、選択的にプリチャー
ジ方式、あるいは上下シールド方式、あるいはプリチャ
ージ方向切り替え方式のデータ伝送回路により、低消費
電力でかつクロストークの影響を受けない高速データ伝
達手段そのもの、及びその高速データ伝達手段を提供す
ることが可能な、サブミクロンプロセス向けの半導体集
積回路を実現するものである。That is, according to the present invention, the high-speed data transmission means which consumes less power and is not affected by crosstalk is provided by the data transmission circuit of the selective precharge method, the upper and lower shield methods, or the precharge direction switching method. , And a semiconductor integrated circuit for a submicron process capable of providing a high-speed data transmission means.
【図１】本実施の形態１による選択プリチャージ方式の
データ伝送回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a selective precharge type data transmission circuit according to a first embodiment.
【図２】本実施の形態１による選択プリチャージ方式の
データ伝送回路において、信号変化の１例を示す図であ
る。FIG. 2 is a diagram showing an example of signal change in the selective precharge type data transmission circuit according to the first embodiment.
【図３】本実施の形態２によるペア線相補方式のデータ
伝送回路の構成を示す模式図である。FIG. 3 is a schematic diagram showing a configuration of a pair line complementary system data transmission circuit according to a second embodiment.
【図４】本実施の形態３によるプリチャージ方向切り替
え方式のデータ伝送回路の構成を示すブロック図であ
る。FIG. 4 is a block diagram showing a configuration of a precharge direction switching type data transmission circuit according to a third embodiment.
【図５】本実施の形態３によるプリチャージ方向切り替
え方式のデータ伝送回路において、信号変化の１例を示
す図である。FIG. 5 is a diagram showing an example of signal change in the data transfer circuit of the precharge direction switching system according to the third embodiment.
【図６】従来のプッシュプル方式データ伝送回路の構成
を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a conventional push-pull data transmission circuit.
【図７】従来のプリチャージ方式データ伝送回路の構成
を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a conventional precharge type data transmission circuit.
【図８】従来の小振幅方式データ伝送回路の構成を示す
ブロック図である。FIG. 8 is a block diagram showing a configuration of a conventional small-amplitude data transmission circuit.
１０１ 選択プリチャージ回路 １０２ Ｈビット判定回路 １０３ 次出力データ保持部 １０４ 出力データ保持部 １０５ 駆動回路 １０６ データ線 ３０１ データ線 ３０２ 反転データ線 ４０１ 方向切替プリチャージ回路 ４０２ 予測判定回路 ４０３ 次出力データ保持部 ４０４ 出力データ保持部 ４０５ 駆動回路 ４０６ データ線 ６０１ 出力ドライバ ６０２ データ出力信号部 ６０３ データ線 ７０１ プリチャージ回路 ７０２ 駆動回路 ７０３ データ出力信号部 ７０４ データ線 ８０１ 出力ドライバ ８０２ データ出力信号部 ８０３ データ線 ８０４ データ線 101 Selective precharge circuit 102 H-bit determination circuit 10th output data holding unit 104 Output data holding unit 105 drive circuit 106 data lines 301 data line 302 Inverted data line 401 Direction switching precharge circuit 402 prediction determination circuit 40 3rd output data holding unit 404 Output data holding unit 405 drive circuit 406 data line 601 output driver 602 data output signal section 603 data line 701 Precharge circuit 702 drive circuit 703 Data output signal section 704 data line 801 output driver 802 Data output signal section 803 data line 804 data line
Claims (4)
おいて、 出力すべきデータを保持する出力データ保持部と、 前記出力すべきデータをデータ線に出力する駆動回路
と、 次のサイクルで出力するデータを保持する次出力データ
保持部と、 前記次のサイクルで出力するデータを判別する判定回路
と、 前記判定回路の判別結果に基づいて、前記データ線に対
して選択的にプリチャージを行うプリチャージ回路と、
を備えた、 ことを特徴とするデータ伝送回路。1. In a data transmission circuit for transmitting a data signal, an output data holding section for holding data to be output, a drive circuit for outputting the data to be output to a data line, and data to be output in the next cycle. A next output data holding unit that holds the data, a determination circuit that determines the data output in the next cycle, and a precharge that selectively precharges the data line based on the determination result of the determination circuit. Circuit,
A data transmission circuit comprising:
おいて、 データ線とその反転データ線とを上下に配置して、クロ
ストークの影響をキャンセルする、 ことを特徴とするデータ伝送回路。2. A data transmission circuit for transmitting a data signal, wherein a data line and its inverted data line are arranged above and below to cancel the influence of crosstalk.
おいて、 出力すべきデータを保持する出力データ保持部と、 前記出力すべきデータをデータ線に出力する駆動回路
と、 次のサイクルで出力するデータを保持する次出力データ
保持部と、 前記次のサイクルで出力するデータにより“Ｈ”または
“Ｌ”のどちらが多いかを予測する予測判定回路と、 前記予測判定回路の予測結果に基づいて、前記データ線
に対してプリチャージ方向を“Ｈ”または“Ｌ”に切り
替える方向切り替えプリチャージ回路と、を備えた、 ことを特徴とするデータ伝送回路。3. A data transmission circuit for transmitting a data signal, an output data holding section for holding data to be output, a drive circuit for outputting the data to be output to a data line, and data to be output in the next cycle. And a prediction determination circuit that predicts which of “H” or “L” is greater depending on the data output in the next cycle, and the prediction output of the prediction determination circuit. A data transfer circuit, comprising: a direction switching precharge circuit for switching a precharge direction to “H” or “L” for a data line.
のデータ伝送回路を備えた、 ことを特徴とする半導体集積回路。4. A semiconductor integrated circuit comprising the data transmission circuit according to claim 1. Description:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335067A JP2003143240A (en) | 2001-10-31 | 2001-10-31 | Data transmission circuit, and semiconductor integrated circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335067A JP2003143240A (en) | 2001-10-31 | 2001-10-31 | Data transmission circuit, and semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003143240A true JP2003143240A (en) | 2003-05-16 |
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|---|---|
| JP (1) | JP2003143240A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208085A (en) * | 2004-01-20 | 2005-08-04 | Sony Corp | Display apparatus and auxiliary signal line driving circuit |
| US7532525B2 (en) | 2006-05-16 | 2009-05-12 | Hynix Semiconductor Inc. | Semiconductor memory device for decreasing the total number of data transfer lines |
| US7532527B2 (en) | 2005-09-28 | 2009-05-12 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7593283B2 (en) | 2006-09-28 | 2009-09-22 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7639550B2 (en) | 2006-09-01 | 2009-12-29 | Hynix Semiconductor, Inc. | Semiconductor memory device with bi-directional read and write data transport |
| US7706196B2 (en) | 2007-06-26 | 2010-04-27 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7907466B2 (en) | 2007-03-09 | 2011-03-15 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| US7940576B2 (en) | 2008-04-30 | 2011-05-10 | Hynix Semiconductor Inc. | Semiconductor device |
| US8331171B2 (en) | 2010-01-29 | 2012-12-11 | SK Hynix Inc. | Semiconductor memory apparatus |
| US8406043B2 (en) | 2009-12-23 | 2013-03-26 | Hynix Semiconductor Inc. | Phase change memory apparatus having global bit line and method for driving the same |
| CN101043226B (en) * | 2005-12-29 | 2014-08-20 | 英特尔公司 | Device, method and system for integrated circuit passive signal distribution |
-
2001
- 2001-10-31 JP JP2001335067A patent/JP2003143240A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208085A (en) * | 2004-01-20 | 2005-08-04 | Sony Corp | Display apparatus and auxiliary signal line driving circuit |
| JP4556433B2 (en) * | 2004-01-20 | 2010-10-06 | ソニー株式会社 | Display device |
| US7532527B2 (en) | 2005-09-28 | 2009-05-12 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| CN101043226B (en) * | 2005-12-29 | 2014-08-20 | 英特尔公司 | Device, method and system for integrated circuit passive signal distribution |
| US7532525B2 (en) | 2006-05-16 | 2009-05-12 | Hynix Semiconductor Inc. | Semiconductor memory device for decreasing the total number of data transfer lines |
| US7639550B2 (en) | 2006-09-01 | 2009-12-29 | Hynix Semiconductor, Inc. | Semiconductor memory device with bi-directional read and write data transport |
| US7593283B2 (en) | 2006-09-28 | 2009-09-22 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7907466B2 (en) | 2007-03-09 | 2011-03-15 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| US7706196B2 (en) | 2007-06-26 | 2010-04-27 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7940576B2 (en) | 2008-04-30 | 2011-05-10 | Hynix Semiconductor Inc. | Semiconductor device |
| US8406043B2 (en) | 2009-12-23 | 2013-03-26 | Hynix Semiconductor Inc. | Phase change memory apparatus having global bit line and method for driving the same |
| US8331171B2 (en) | 2010-01-29 | 2012-12-11 | SK Hynix Inc. | Semiconductor memory apparatus |
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