JP2003143003A - Level shift circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電圧が異なる
２つの回路系の間で信号レベルをシフトさせ、一方の回
路系の信号を他方の回路系に適合した信号に変換するレ
ベルシフト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shift circuit for shifting a signal level between two circuit systems having different power supply voltages and converting a signal of one circuit system into a signal adapted to the other circuit system. .
【０００２】[0002]
【従来の技術】図５に、従来技術に係るレベルシフト回
路の構成例を示す。同図に示す例は、３Ｖの信号レベル
を有する信号ＩＮを入力して、５Ｖの信号レベルを有す
る信号ＯＵＴを出力するものであって、３Ｖの電源Ｖｄ
ｄ１で動作するＶｄｄ１系の回路部分と、５Ｖの電源Ｖ
ｄｄ２で動作するＶｄｄ２系の回路部分とから構成され
る。この例では、Ｖｄｄ１系の回路部分は、信号ＩＮの
相補信号を生成するためのインバータＩＶ１，ＩＶ２か
ら構成され、また、Ｖｄｄ２系の回路部分は、このレベ
ルシフト回路の主要部分をなすレベルシフト段ＬＳと、
波形整形用のインバータＩＶ３から構成される。2. Description of the Related Art FIG. 5 shows a configuration example of a level shift circuit according to the prior art. In the example shown in the figure, a signal IN having a signal level of 3V is input and a signal OUT having a signal level of 5V is output.
Circuit part of Vdd1 system operating at d1 and power supply V of 5V
It is composed of a Vdd2 system circuit portion operating at dd2. In this example, the Vdd1 system circuit part is composed of inverters IV1 and IV2 for generating a complementary signal of the signal IN, and the Vdd2 system circuit part is a level shift stage which is a main part of this level shift circuit. LS,
It is composed of an inverter IV3 for waveform shaping.
【０００３】さらに構成を具体的に説明する。Ｖｄｄ１
系の回路部分を構成するするインバータＩＶ１，ＩＶ２
は、３Ｖの電源Ｖｄｄ１で動作するＣＭＯＳ(Complemen
tary Metal Oxide Semiconductor)構成のインバータで
あって、このうち、インバータＩＶ１の入力部には外部
から信号ＩＮが与えられ、このインバータＩＶ１の出力
部にはインバータＩＶ２の入力部が接続される。これに
より、信号ＩＮの逆相信号（反転信号）がインバータＩ
Ｖ１の出力部に現れ、信号ＩＮの同相信号がインバータ
ＩＶ２の出力部に現れるようになっており、信号ＩＮの
相補信号が得られるようになっている。Further, the configuration will be specifically described. Vdd1
Inverters IV1 and IV2 that form the circuit portion of the system
Is a CMOS (Complemen
In this case, the input portion of the inverter IV1 is externally supplied with the signal IN, and the output portion of the inverter IV1 is connected to the input portion of the inverter IV2. As a result, the inverted signal (inverted signal) of the signal IN is transferred to the inverter I.
The in-phase signal of the signal IN appears at the output of V1, and the in-phase signal of the signal IN appears at the output of the inverter IV2, so that a complementary signal of the signal IN can be obtained.
【０００４】一方、レベルシフト段ＬＳは、負荷として
機能するｐチャネル型のＭＯＳ電界効果トランジスタ
（以下、ＰＭＯＳトランジスタと称す）Ｐ１，Ｐ２と、
この負荷を駆動するためのｎチャネル型のＭＯＳ電界効
果トランジスタ（以下、ＮＭＯＳトランジスタと称す）
Ｎ１，Ｎ２とから構成される。ＰＭＯＳトランジスタＰ
１，Ｐ２の各ソースは電源Ｖｄｄ２に接続され、これら
ＰＭＯＳトランジスタＰ１，Ｐ２の各ゲートとドレイン
は互いに交差接続される。即ち、ＰＭＯＳトランジスタ
Ｐ１のゲートはＰＭＯＳトランジスタＰ２のドレインに
接続され、このＰＭＯＳトランジスタＰ２のゲートはＰ
ＭＯＳトランジスタＰ１のドレインに接続される。On the other hand, the level shift stage LS includes p-channel type MOS field effect transistors (hereinafter referred to as PMOS transistors) P1 and P2 which function as loads.
An n-channel MOS field effect transistor (hereinafter referred to as an NMOS transistor) for driving this load
It is composed of N1 and N2. PMOS transistor P
The sources of P1 and P2 are connected to the power supply Vdd2, and the gates and drains of these PMOS transistors P1 and P2 are cross-connected to each other. That is, the gate of the PMOS transistor P1 is connected to the drain of the PMOS transistor P2, and the gate of the PMOS transistor P2 is P
It is connected to the drain of the MOS transistor P1.
【０００５】また、ＮＭＯＳトランジスタＮ１，Ｎ２の
各ドレインは、ノードＡ，Ｂを介して上述のＰＭＯＳト
ランジスタＰ１，Ｐ２の各ドレインにそれぞれ接続さ
れ、ＮＭＯＳトランジスタＮ１，Ｎ２の各ソースは接地
される。ＮＭＯＳトランジスタＮ１のゲートには、イン
バータＩＶ２から信号ＩＮの同相信号が与えられ、ＮＭ
ＯＳトランジスタＮ２のゲートには、インバータＩＶ１
から信号ＩＮの逆相信号が与えられる。即ち、これらＮ
ＭＯＳトランジスタＮ１，Ｎ２の各ゲートには、互いに
相補関係にある信号（相補信号）が与えられ、これらＭ
ＯＳトランジスタは相補的に導通するようになってい
る。The drains of the NMOS transistors N1 and N2 are connected to the drains of the PMOS transistors P1 and P2, respectively, via nodes A and B, and the sources of the NMOS transistors N1 and N2 are grounded. The in-phase signal of the signal IN is given from the inverter IV2 to the gate of the NMOS transistor N1,
The gate of the OS transistor N2 has an inverter IV1
From the signal IN is a reverse phase signal. That is, these N
Signals (complementary signals) that are complementary to each other are applied to the gates of the MOS transistors N1 and N2, respectively.
The OS transistors are complementarily conductive.
【０００６】また、ＰＭＯＳトランジスタＰ１のドレイ
ンとＮＭＯＳトランジスタＮ１のドレインとの間の電流
経路上のノードＡには、電源Ｖｄｄ２で動作するＣＭＯ
Ｓ構成のインバータＩＶ３の入力部が接続され、このノ
ードＡに現れる信号の反転信号がインバータＩＶ３から
信号ＯＵＴとして出力されるようになっている。Further, at a node A on the current path between the drain of the PMOS transistor P1 and the drain of the NMOS transistor N1, a CMO operating with a power supply Vdd2 is provided.
The input portion of the inverter IV3 having the S configuration is connected, and the inverted signal of the signal appearing at the node A is output from the inverter IV3 as the signal OUT.
【０００７】上述のＶｄｄ１系をなすインバータＩＶ
１，ＩＶ２と、Ｖｄｄ２系をなすレベルシフト段ＬＳお
よびインバータＩＶ３には、０Ｖの接地電位が共通に供
給され、この接地電位はＶｄｄ１系およびＶｄｄ２系の
各信号レベルに対する基準電位を与える。即ち、信号Ｉ
Ｎを含むＶｄｄ１系の信号は接地電位を基準とする３Ｖ
の信号レベルを有し、信号ＯＵＴを含むＶｄｄ２系の信
号は接地電位を基準とする５Ｖの信号レベルを有してい
る。Inverter IV forming the above Vdd1 system
1, IV2, the level shift stage LS which forms the Vdd2 system, and the inverter IV3 are commonly supplied with a ground potential of 0 V, and this ground potential provides a reference potential for each signal level of the Vdd1 system and the Vdd2 system. That is, the signal I
Vdd1 system signal including N is 3V with reference to ground potential
The Vdd2 system signal including the signal OUT has a signal level of 5V with reference to the ground potential.
【０００８】次に、このレベルシフト回路の動作を説明
する。まず、信号ＩＮがロウレベル（０Ｖ）の場合、Ｖ
ｄｄ１系のインバータＩＶ１およびインバータＩＶ２
は、それぞれ３Ｖおよび０Ｖの信号レベルを出力する。
従って、Ｖｄｄ２系のＮＭＯＳトランジスタＮ１および
Ｎ２の各ゲートには０Ｖおよび３Ｖの信号レベルがそれ
ぞれ与えられ、ＮＭＯＳトランジスタＮ１がオフ状態と
なり、ＮＭＯＳトランジスタＮ２がオン状態となる。Next, the operation of this level shift circuit will be described. First, when the signal IN is low level (0V), V
Inverter IV1 and inverter IV2 of dd1 system
Output signal levels of 3V and 0V, respectively.
Therefore, the signal levels of 0 V and 3 V are applied to the gates of the Vdd2-based NMOS transistors N1 and N2, respectively, so that the NMOS transistor N1 is turned off and the NMOS transistor N2 is turned on.
【０００９】この結果、ノードＢがロウレベルに駆動さ
れ、このノードＢにゲートが接続されたＰＭＯＳトラン
ジスタＰ１がオン状態となる。このとき、ＮＭＯＳトラ
ンジスタＮ１はオフ状態にあるから、ノードＡはＰＭＯ
ＳトランジスタＰ１によりハイレベル（５Ｖ）に駆動さ
れ、このノードＡにゲートが接続されたＰＭＯＳトラン
ジスタＰ１がオフ状態となる。インバータＩＶ３は、ノ
ードＡのハイレベル（５Ｖ）を受けてロウレベルの信号
ＯＵＴを出力する。As a result, the node B is driven to the low level, and the PMOS transistor P1 whose gate is connected to this node B is turned on. At this time, since the NMOS transistor N1 is in the off state, the node A has PMO.
The PMOS transistor P1 driven to a high level (5 V) by the S transistor P1 and having its gate connected to the node A is turned off. The inverter IV3 receives the high level (5 V) of the node A and outputs the low level signal OUT.
【００１０】これに対し、信号ＩＮがハイレベル（３
Ｖ）の場合、Ｖｄｄ１系のインバータＩＶ１およびイン
バータＩＶ２は、上述の場合とは逆にそれぞれ０Ｖおよ
び３Ｖの信号レベルを出力する。従ってこの場合、上述
の場合とは逆にＮＭＯＳトランジスタＮ１がオン状態と
なり、ＮＭＯＳトランジスタＮ２がオフ状態となる。こ
の結果、ノードＡがロウレベル（０Ｖ）に駆動され、こ
のノードＡのロウレベルを受けてインバータＩＶ３がハ
イレベル（５Ｖ）の信号ＯＵＴを出力する。上述のよう
に、このレベルシフト回路によれば、３Ｖの信号レベル
を有する信号ＩＮが、５Ｖの信号レベルを有する信号Ｏ
ＵＴに変換される。従って、異なる電源で動作する回路
系の間で信号の受け渡しが可能になる。On the other hand, the signal IN is at the high level (3
In the case of V), the inverters IV1 and IV2 of the Vdd1 system output signal levels of 0V and 3V, respectively, contrary to the above case. Therefore, in this case, contrary to the above case, the NMOS transistor N1 is turned on and the NMOS transistor N2 is turned off. As a result, the node A is driven to the low level (0 V), and the inverter IV3 outputs the high level (5 V) signal OUT in response to the low level of the node A. As described above, according to this level shift circuit, the signal IN having the signal level of 3V is converted into the signal O having the signal level of 5V.
Converted to UT. Therefore, it is possible to transfer signals between circuit systems that operate with different power supplies.
【００１１】ここで、ＰＭＯＳトランジスタＰ１とＮＭ
ＯＳトランジスタＮ１に着目すると、信号ＩＮがロウレ
ベル（０Ｖ）の区間ではＮＭＯＳトランジスタＮ１がオ
フ状態となり、逆に信号ＩＮがハイレベル（３Ｖ）の区
間ではＰＭＯＳトランジスタＰ１がオフ状態になる。従
って、これらのトランジスタを介して電源Ｖｄｄ２と接
地と間に貫通電流が流れることはない。同様に、ＰＭＯ
ＳトランジスタＰ２とＮＭＯＳトランジスタＮ２につい
ても何れか一方がオフ状態になるので、これらのトラン
ジスタを介して貫通電流が流れることがない。即ち、信
号ＩＮの信号レベルがロウレベルまたはハイレベルに確
定していれば、レベルシフト段ＬＳにおいて貫通電流が
生じることなく、信号レベルが変換される。Here, the PMOS transistors P1 and NM
Focusing on the OS transistor N1, the NMOS transistor N1 is turned off when the signal IN is at low level (0V), and conversely, the PMOS transistor P1 is turned off when the signal IN is at high level (3V). Therefore, a through current does not flow between the power supply Vdd2 and the ground through these transistors. Similarly, PMO
Since either one of the S transistor P2 and the NMOS transistor N2 is turned off, a through current does not flow through these transistors. That is, if the signal level of the signal IN is determined to be the low level or the high level, the signal level is converted without causing a through current in the level shift stage LS.
【００１２】[0012]
【発明が解決しようとする課題】近年、携帯機器に代表
されるように、電子機器に対する省電力化の要請が厳し
くなり、そのような要請に対応する必要上、使用状態に
ない回路ブロックの電源を遮断することが行われてい
る。このような技術動向を踏まえて上述の従来技術に係
るレベルシフト回路を検討すると、例えば省電力化のた
めに電源Ｖｄｄ１が遮断され、電源Ｖｄｄ１の電圧が低
下した場合、レベルシフト段ＬＳ内のノードＡの電圧が
中間レベルとなり、このレベルシフト段ＬＳにおいて貫
通電流が発生すると共に、ノードＡに入力部が接続され
たインバータＩＶ３において貫通電流が発生し得るとい
う問題がある。以下、この貫通電流の発生メカニズムに
ついて、電源Ｖｄｄ１が低下する過程での状態と、接地
電位付近にまで低下した状態に分けて説明する。In recent years, as represented by portable devices, demands for power saving of electronic devices have become strict, and in order to meet such demands, power supplies for circuit blocks which are not in use are required. Is being cut off. When the level shift circuit according to the above-described conventional technology is examined based on such a technical trend, for example, when the power supply Vdd1 is cut off and the voltage of the power supply Vdd1 is reduced for power saving, the node in the level shift stage LS is reduced. There is a problem that the voltage of A becomes an intermediate level, a through current is generated in this level shift stage LS, and a through current may be generated in the inverter IV3 whose input portion is connected to the node A. Hereinafter, the mechanism of the generation of this shoot-through current will be described separately for the state in the process where the power supply Vdd1 is lowered and the state where the power supply Vdd1 is lowered to the vicinity of the ground potential.
【００１３】まず、電源Ｖｄｄ１が低下する過程での発
生メカニズムを説明する。説明の便宜上、電源Ｖｄｄ１
が低下を開始する直前の初期状態において、ＮＭＯＳト
ランジスタＮ１がオン状態（ゲート電圧；３Ｖ）にあ
り、ＮＭＯＳトランジスタＮ２がオフ状態（ゲート電
圧；０Ｖ）にあるものとする。この初期状態から電源Ｖ
ｄｄ１が低下を開始すると、電源Ｖｄｄ１の低下に伴っ
て、オン状態にあるＮＭＯＳトランジスタＮ１のオン抵
抗が上昇するため、ノードＡの電圧が徐々に上昇する。
これを受けて、ノードＡにゲートが接続されたＰＭＯＳ
トランジスタＰ２のオン抵抗が上昇し、ノードＢの電圧
が徐々に降下する。このノードＢの電圧降下を受けて、
オフ状態にあるＰＭＯＳトランジスタＰ１が微弱なオン
状態に移行し、ノードＡを中間レベルに引き上げる。こ
うして、ＰＭＯＳトランジスタＰ１〜ノードＡ〜ＮＭＯ
ＳトランジスタＮ１を経由する電流パスが電源Ｖｄｄ２
と接地との間に形成され、レベルシフト段ＬＳにおいて
貫通電流が発生する。また、ノードＡが中間レベルとな
るので、この中間レベルを入力するＣＭＯＳ構成のイン
バータＩＶ３においても貫通電流が発生することとな
る。First, the generation mechanism in the process of lowering the power supply Vdd1 will be described. For convenience of explanation, the power supply Vdd1
In the initial state immediately before the start of decrease, the NMOS transistor N1 is in the on state (gate voltage; 3V) and the NMOS transistor N2 is in the off state (gate voltage; 0V). From this initial state, the power supply V
When dd1 starts to decrease, the on-resistance of the NMOS transistor N1 in the on-state increases as the power supply Vdd1 decreases, so that the voltage of the node A gradually increases.
In response to this, the PMOS whose gate is connected to the node A
The on resistance of the transistor P2 rises and the voltage of the node B gradually falls. In response to this voltage drop at node B,
The PMOS transistor P1 in the off state shifts to the weak on state, and the node A is pulled up to the intermediate level. Thus, the PMOS transistors P1 to nodes A to NMO
The current path passing through the S transistor N1 is the power supply Vdd2
And a ground, and a through current is generated in the level shift stage LS. Further, since the node A is at the intermediate level, a through current is also generated in the CMOS inverter IV3 that inputs this intermediate level.
【００１４】また、何らかの原因でＮＭＯＳトランジス
タＮ１，Ｎ２の双方がオン状態になった場合も貫通電流
が発生し得る。即ち、この場合、ノードＡ，Ｂの信号レ
ベルが共に低下し、これをゲートに受けるＰＭＯＳトラ
ンジスタＰ１，Ｐ２が何れもオン状態となる。結局、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジ
スタＮ１，Ｎ２の全てがオン状態となり、ノードＡ，Ｂ
の信号レベルは、各トランジスタのオン抵抗に応じた中
間レベルとなり、これを入力するインバータＩＶ３にお
いて貫通電流が発生する。A through current may also be generated when both the NMOS transistors N1 and N2 are turned on for some reason. That is, in this case, the signal levels of the nodes A and B both decrease, and the PMOS transistors P1 and P2 receiving the signals at their gates are both turned on. After all, P
All the MOS transistors P1 and P2 and the NMOS transistors N1 and N2 are turned on, and the nodes A and B are turned on.
Signal level becomes an intermediate level according to the on-resistance of each transistor, and a through current is generated in the inverter IV3 to which it is input.
【００１５】このようにＮＭＯＳトランジスタＮ１，Ｎ
２が共にオン状態になる場合としては、電源Ｖｄｄ１の
電圧が低下することにより、インバータＩＶ１，ＩＶ２
の出力が不確定となる場合が挙げられる。即ち、電源Ｖ
ｄｄ１が低下すると、ＭＯＳトランジスタのゲート閾値
電圧に起因して、インバータＩＶ１，ＩＶ２を構成する
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが共
にオフ状態になる場合が起こり得る。この結果、インバ
ータＩＶ１，ＩＶ２の各出力信号が不確定となって共に
ハイレベルになる場合が生じ、これをゲートで受けるＮ
ＭＯＳトランジスタＮ１，Ｎ２の双方がオン状態にな
る。このような現象は、電源Ｖｄｄ１の電圧が低下する
過程において、インバータＩＶ１，ＩＶ２を構成するＭ
ＯＳトランジスタのゲート閾値電圧付近にまで電源Ｖｄ
ｄ１が低下した場合に顕著となる。As described above, the NMOS transistors N1 and N
In the case where both 2 are turned on, the voltage of the power supply Vdd1 is lowered and the inverters IV1 and IV2 are
The output may be uncertain. That is, the power source V
When dd1 decreases, there is a possibility that the PMOS transistor and the NMOS transistor forming the inverters IV1 and IV2 are both turned off due to the gate threshold voltage of the MOS transistor. As a result, the output signals of the inverters IV1 and IV2 may become uncertain and both become high level.
Both the MOS transistors N1 and N2 are turned on. Such a phenomenon is caused by M constituting the inverters IV1 and IV2 in the process of lowering the voltage of the power supply Vdd1.
Power supply Vd near the gate threshold voltage of the OS transistor
It becomes remarkable when d1 decreases.
【００１６】次に、電源Ｖｄｄ１が接地電位に安定し、
インバータＩＶ１，ＩＶ２の出力部の信号レベルが概ね
接地電位に安定した状態での貫通電流の発生メカニズム
を説明する。この状態では、ＮＭＯＳトランジスタＮ
１，Ｎ２が共にオフ状態に安定する。従って、例えばノ
ードＡの信号レベルに応じてＰＭＯＳトランジスタＰ２
がオン状態となってノードＢの信号レベルが電源Ｖｄｄ
２にまで上昇し、これをゲートで受けるＰＭＯＳトラン
ジスタＰ１がオフ状態に固定される場合が起こり得る。
この場合、ノードＡがフローティング状態となって中間
レベルに安定し得るため、インバータＩＶ３において貫
通電流が定常的に発生し得る状態となる。Next, the power supply Vdd1 stabilizes at the ground potential,
The generation mechanism of the shoot-through current in the state where the signal levels of the output parts of the inverters IV1 and IV2 are stable at approximately the ground potential will be described. In this state, the NMOS transistor N
Both 1 and N2 stabilize in the off state. Therefore, for example, depending on the signal level of the node A, the PMOS transistor P2
Is turned on and the signal level of the node B changes to the power supply Vdd.
It may happen that the PMOS transistor P1 which rises to 2 and receives it at the gate is fixed to the off state.
In this case, node A is in a floating state and can stabilize at an intermediate level, so that a through current can be constantly generated in inverter IV3.
【００１７】この発明は、上記事情に鑑みてなされたも
ので、入力側の信号レベルを与える電源電圧が低下して
も、中間レベルに起因して後段側の回路で発生する貫通
電流を防止することができるレベルシフト回路を提供す
ることを目的とする。The present invention has been made in view of the above circumstances, and prevents a through current generated in a circuit on the subsequent stage due to an intermediate level even if the power supply voltage for giving the signal level on the input side is lowered. An object of the present invention is to provide a level shift circuit capable of performing the above.
【００１８】[0018]
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、請求項
１に記載された発明は、第１の信号レベルを有する第１
の信号を入力し、該第１の信号を前記第１の信号レベル
とは異なる第２の信号レベルを有する第２の信号に変換
するレベルシフト回路において、前記第２の信号レベル
を与える電源にソースが接続され、ゲートとドレインと
が互いに交差接続された１対の負荷用の第１導電型ＭＯ
Ｓトランジスタと、前記１対の第１導電型のＭＯＳトラ
ンジスタの各ドレインと接地との間に電流経路が接続さ
れ、前記第１の信号レベルを有する信号をゲートに受け
て相補的に導通する１対の駆動用の第２導電型ＭＯＳト
ランジスタと、前記負荷用の第１導電型ＭＯＳトランジ
スタと前記駆動用の第２導電型ＭＯＳトランジスタとの
間の電流経路上のノードに接続されたレベルホルダ回路
と、を備えたことを特徴とする。In order to solve the above problems, the present invention has the following constitution. That is, the invention described in claim 1 has the first signal level having the first signal level.
In the level shift circuit for converting the first signal into a second signal having a second signal level different from the first signal level, and supplying the second signal level to the power supply. A pair of loads of the first conductivity type MO having sources connected to each other and gates and drains cross-connected to each other.
A current path is connected between the S transistor and the drains of the pair of first conductivity type MOS transistors and the ground, and receives a signal having the first signal level at its gate to conduct complementarily 1 A level holder circuit connected to a node on a current path between a pair of driving second conductivity type MOS transistors, the load first conductivity type MOS transistor and the driving second conductivity type MOS transistor. And are provided.
【００１９】請求項２に記載された発明は、請求項１に
記載されたレベルシフト回路において、前記レベルホル
ダ回路が、前記第２の信号レベルを与える電源の供給を
受けて動作するフリップフロップから構成されたことを
特徴とする。請求項３に記載された発明は、請求項２に
記載されたレベルシフト回路において、前記フリップフ
ロップの電流駆動能力が、前記駆動用の第２導電型ＭＯ
Ｓトランジスタの電流駆動能力よりも小さく設定された
ことを特徴とする。請求項４に記載された発明は、請求
項２に記載されたレベルシフト回路において、前記フリ
ップフロップの電流駆動能力が、前記負荷用の第１導電
型ＭＯＳトランジスタおよび前記駆動用の第２導電型Ｍ
ＯＳトランジスタから構成される回路系のスイッチング
動作を阻害しないことを限度として大きく設定されたこ
とを特徴とする。According to a second aspect of the present invention, in the level shift circuit according to the first aspect, the level holder circuit is a flip-flop that operates by receiving a power supply for providing the second signal level. It is characterized by being configured. According to a third aspect of the present invention, in the level shift circuit according to the second aspect, the current driving capability of the flip-flop is the second conductivity type MO for driving.
It is characterized in that it is set smaller than the current drive capability of the S transistor. According to a fourth aspect of the present invention, in the level shift circuit according to the second aspect, the current driving capability of the flip-flop is a first conductivity type MOS transistor for the load and a second conductivity type for the drive. M
It is characterized in that it is set to a large value as long as it does not hinder the switching operation of the circuit system composed of OS transistors.
【００２０】請求項５に記載された発明は、請求項１に
記載されたレベルシフト回路において、前記レベルホル
ダ回路が、ゲートとドレインとが互いに交差接続され、
前記１対の負荷用の第１導電型ＭＯＳトランジスタと共
にフリップフロップを形成する１対の第２導電型ＭＯＳ
トランジスタから構成されたことを特徴とする。請求項
６に記載された発明は、請求項１ないし５の何れかに記
載されたレベルシフト回路において、前記１対の駆動用
の第２導電型ＭＯＳトランジスタのゲートに与えられる
各信号レベルが共に該第２導電型ＭＯＳトランジスタの
ゲート閾値電圧を越えた場合に前記レベルホルダ回路の
動作を補助する補助手段を更に備えたことを特徴とす
る。According to a fifth aspect of the present invention, in the level shift circuit according to the first aspect, the level holder circuit has a gate and a drain cross-connected to each other.
A pair of second conductivity type MOS forming a flip-flop together with the pair of load first conductivity type MOS transistors.
It is characterized by being composed of a transistor. According to a sixth aspect of the present invention, in the level shift circuit according to any one of the first to fifth aspects, the signal levels given to the gates of the pair of driving second conductivity type MOS transistors are the same. It is characterized by further comprising auxiliary means for assisting the operation of the level holder circuit when the gate threshold voltage of the second conductivity type MOS transistor is exceeded.
【００２１】[0021]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１に、本発明の実施の形態
に係るレベルシフト回路の構成を示す。同図において、
前述の図５に示す要素と共通する要素には同一符号を付
す。本実施の形態に係るレベルシフト回路は、３Ｖの信
号レベルを有する信号を入力し、これを５Ｖの信号レベ
ルを有する信号に変換して出力するものである。構成上
の特徴としては、図５に示す従来回路のレベルシフト段
ＬＳに対し、フリップフロップＦＦを有するレベルシフ
ト段ＬＳ１を備え、このフリップフロップＦＦは、レベ
ルホルダ回路として機能する。その他の構成は上記従来
回路と同様である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a level shift circuit according to an embodiment of the present invention. In the figure,
Elements common to those shown in FIG. 5 are designated by the same reference numerals. The level shift circuit according to the present embodiment inputs a signal having a signal level of 3V, converts the signal into a signal having a signal level of 5V, and outputs the signal. As a structural feature, the level shift stage LS of the conventional circuit shown in FIG. 5 is provided with a level shift stage LS1 having a flip-flop FF, and this flip-flop FF functions as a level holder circuit. Other configurations are similar to those of the conventional circuit.
【００２２】以下、具体的に構成を説明する。レベルシ
フト段ＬＳ１は、負荷用のＰＭＯＳトランジスタＰ１，
Ｐ２と、駆動用のＮＭＯＳトランジスタＮ１，Ｎ２と、
上述のフリップフロップＦＦとから構成される。ＰＭＯ
ＳトランジスタＰ１，Ｐ２の各ソースは５Ｖの信号レベ
ルを与える電源Ｖｄｄ２に接続され、それらの各ドレイ
ンはノードＡ，Ｂにそれぞれ接続され、ドレインとゲー
トとは互いに交差接続されている。ＮＭＯＳトランジス
タＮ１，Ｎ２の電流経路は、ノードＡ，Ｂと接地との間
に接続され、３Ｖの信号レベルをインバータＩＶ１，Ｉ
Ｖ２からゲートで受けて上述の負荷用のＰＭＯＳトラン
ジスタＰ１，Ｐ２を駆動する。The configuration will be specifically described below. The level shift stage LS1 includes load PMOS transistors P1 and P1.
P2, driving NMOS transistors N1 and N2,
It is composed of the above-mentioned flip-flop FF. PMO
The sources of the S transistors P1 and P2 are connected to a power supply Vdd2 that provides a signal level of 5 V, their drains are connected to nodes A and B, respectively, and the drains and gates are cross-connected to each other. The current paths of the NMOS transistors N1 and N2 are connected between the nodes A and B and the ground, and the signal levels of 3V are supplied to the inverters IV1 and I2.
The gate is received from V2 to drive the load PMOS transistors P1 and P2.
【００２３】また、レベルホルダ回路を構成するフリッ
プフロップＦＦの一方の安定ノードはノードＡに接続さ
れ、その他方の安定ノードはノードＢに接続される。こ
のフリップフロップＦＦは、ＣＭＯＳ構成のインバータ
Ｆ１，Ｆ２の入力部と出力部とを相互に接続して構成さ
れたもので、５Ｖの信号レベルを与える電源Ｖｄｄ２の
供給を受けて動作する。このフリップフロップＦＦの電
流駆動能力は、駆動用のＮＭＯＳトランジスタＮ１，Ｎ
２の各電流駆動能力よりも小さく設定されている。具体
的には、フリップフロップＦＦ内のインバータＦ１，Ｆ
２をＣＭＯＳ構成するＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタのうち、特に電源Ｖｄｄ２の信号レベ
ルを出力するＰＭＯＳトランジスタの電流駆動能力が小
さく抑制されている。Further, one stable node of the flip-flop FF forming the level holder circuit is connected to the node A, and the other stable node is connected to the node B. The flip-flop FF is configured by connecting the input and output parts of the CMOS inverters F1 and F2 to each other, and operates by receiving the power supply Vdd2 that provides a signal level of 5V. The current driving capability of the flip-flop FF is the driving NMOS transistors N1, N
It is set to be smaller than each current driving capacity of No. 2. Specifically, the inverters F1 and F in the flip-flop FF
2 and a CMOS transistor and NM
Of the OS transistors, the current drive capability of the PMOS transistor that outputs the signal level of the power supply Vdd2 is suppressed to be small.
【００２４】次に、図２に示す波形図を参照しながら、
本実施の形態に係る信号レベルシフト回路の動作につい
て、電源Ｖｄｄ１が何らかの原因で低下した場合を説明
する。なお、説明の便宜上、信号ＩＮはハイレベルに固
定されているものとする。電源Ｖｄｄ１が３Ｖにある場
合、インバータＩＶ１，ＩＶ２は正常に動作し、ＮＭＯ
ＳトランジスタＮ１のゲートにはハイレベル（３Ｖ）が
与えられ、ＮＭＯＳトランジスタＮ２のゲートにはロウ
レベル（０Ｖ）が与えられる。これにより、ＮＭＯＳト
ランジスタＮ１がオン状態となり、ＮＭＯＳトランジス
タＮ２がオフ状態となる。Next, referring to the waveform diagram shown in FIG.
Regarding the operation of the signal level shift circuit according to the present embodiment, a case where the power supply Vdd1 drops for some reason will be described. For convenience of explanation, it is assumed that the signal IN is fixed at a high level. When the power supply Vdd1 is at 3V, the inverters IV1 and IV2 operate normally and the NMO
A high level (3V) is applied to the gate of the S transistor N1, and a low level (0V) is applied to the gate of the NMOS transistor N2. As a result, the NMOS transistor N1 is turned on and the NMOS transistor N2 is turned off.
【００２５】ここで、フリップフロップＦＦの電流駆動
能力は、ＮＭＯＳトランジスタＮ１，Ｎ２に対して小さ
く設定されているのであるから、このフリップフロップ
ＦＦの安定状態に規制されることなく、オン状態のＮＭ
ＯＳトランジスタＮ１はノードＡをロウレベルに駆動す
る。この結果、ＰＭＯＳトランジスタＰ２がオン状態と
なり、ノードＢをハイレベル（５Ｖ）に駆動する。これ
を受けてＰＭＯＳトランジスタＰ１がオフ状態となり、
ノードＡがロウレベルに安定する。インバータＩＶ３
は、ノードＡの信号レベルを受けてハイレベル（５Ｖ）
の信号ＯＵＴを出力する。Here, since the current driving capability of the flip-flop FF is set smaller than that of the NMOS transistors N1 and N2, the flip-flop FF is not regulated to the stable state but is in the on-state NM.
The OS transistor N1 drives the node A to low level. As a result, the PMOS transistor P2 is turned on and the node B is driven to the high level (5V). In response to this, the PMOS transistor P1 is turned off,
Node A stabilizes at low level. Inverter IV3
Receives the signal level of node A and is at high level (5V)
The signal OUT of is output.
【００２６】上述の状態から、図２の最上段に示すよう
に、電源Ｖｄｄ１が３Ｖから徐々に低下する場合を考え
る。だたし、説明の便宜上、電源Ｖｄｄ１の電圧低下に
伴って、インバータＩＶ１，ＩＶ２の動作が不安定とな
って出力が不確定な状態となり、これらインバータの出
力信号が共に電源Ｖｄｄ１と略等しくなって低下するも
のとする。この場合、インバータＩＶ１，ＩＶ２の出力
信号をゲートで受けるＮＭＯＳトランジスタＮ１，Ｎ２
と負荷用のＰＭＯＳトランジスタＰ１，Ｐ２が共にオン
状態となり、これらのオン抵抗に応じてノードＡ，Ｂが
共に中間レベルに移行しようとする。このとき、フリッ
プフロップＦＦは、それまでのノードＡ，Ｂの信号レベ
ルを保持するように作用する。Consider the case where the power supply Vdd1 gradually decreases from 3 V from the above state, as shown in the uppermost stage of FIG. However, for convenience of explanation, as the voltage of the power supply Vdd1 drops, the operation of the inverters IV1 and IV2 becomes unstable and the output becomes indeterminate, and the output signals of these inverters become substantially equal to the power supply Vdd1. Shall decrease. In this case, the NMOS transistors N1 and N2 whose gates receive the output signals of the inverters IV1 and IV2
And the load PMOS transistors P1 and P2 are both turned on, and nodes A and B both try to shift to an intermediate level in accordance with their on resistances. At this time, the flip-flop FF acts so as to hold the signal levels of the nodes A and B until then.
【００２７】ここで、電源Ｖｄｄ１が降下する過程にお
いて、電源Ｖｄｄ１の電圧が比較的高い領域では、ＮＭ
ＯＳトランジスタＮ１，Ｎ２のゲート電圧は共に高く、
そのオン抵抗が小さい状態にある。このため、当初、レ
ベルシフト段ＬＳ１においてノードＡ，Ｂは共に中間レ
ベルとなる。このとき、図２の最下段に示すように、電
源ＶＤＤ１が低下してノードＡ，Ｂが中間レベルになっ
た時刻ｔ１で、レベルシフト段ＬＳ１およびインバータ
ＩＶ３における貫通電流ｉが発生する。Here, in the process in which the power supply Vdd1 drops, in the region where the voltage of the power supply Vdd1 is relatively high, NM
The gate voltages of the OS transistors N1 and N2 are both high,
Its on-resistance is small. Therefore, initially, in the level shift stage LS1, both the nodes A and B are at the intermediate level. At this time, as shown at the bottom of FIG. 2, at time t1 when the power supply VDD1 is lowered and the nodes A and B are at the intermediate level, a through current i is generated in the level shift stage LS1 and the inverter IV3.
【００２８】しかし、電源Ｖｄｄ１の電圧低下に伴って
インバータＩＶ１，ＩＶ２の出力の信号レベルが低下す
ると、これをゲートで受けるＮＭＯＳトランジスタＮ
１，Ｎ２のオン抵抗が徐々に高くなるため、レベルシフ
ト段ＬＳ１での貫通電流成分が徐々に抑制される。これ
に加えて、ＮＭＯＳトランジスタＮ１，Ｎ２のオン抵抗
が徐々に高くなるため、フリップフロップＦＦの電流駆
動能力がＮＭＯＳトランジスタＮ１，Ｎ２に対して大き
くなり、このフリップフロップＦＦによりノードＡがロ
ウレベルに引き戻され、ノードＢがハイレベルに引き戻
される。これにより、ノードＡ，Ｂの信号レベルが中間
レベルから脱し、ノードＡの信号レベルを入力するイン
バータＩＶ３での貫通電流成分が抑制される。さらに、
電源Ｖｄｄ１が接地電位付近にまで低下すると、ＮＭＯ
ＳトランジスタＮ１，Ｎ２が共にオフ状態となるため、
レベルシフト段ＬＳ１での貫通電流成分が完全に遮断さ
れ、図２の最下段に示す貫通電流ｉが略ゼロに収束す
る。However, when the signal levels of the outputs of the inverters IV1 and IV2 decrease as the voltage of the power supply Vdd1 decreases, the NMOS transistor N that receives the signal level at its gate
Since the ON resistances of 1 and N2 gradually increase, the shoot-through current component in the level shift stage LS1 is gradually suppressed. In addition to this, the on-resistances of the NMOS transistors N1 and N2 gradually increase, so that the current driving capability of the flip-flop FF becomes larger than that of the NMOS transistors N1 and N2, and the flip-flop FF pulls the node A back to the low level. Then, the node B is pulled back to the high level. As a result, the signal levels of the nodes A and B deviate from the intermediate level, and the through current component in the inverter IV3 that inputs the signal level of the node A is suppressed. further,
When the power supply Vdd1 drops near the ground potential, NMO
Since both the S transistors N1 and N2 are turned off,
The shoot-through current component in the level shift stage LS1 is completely cut off, and the shoot-through current i shown at the bottom of FIG. 2 converges to substantially zero.
【００２９】参考までに、図５に示す貫通電流の波形例
を図２の中段に示す。この従来技術によれば、電源Ｖｄ
ｄ１が低下する過程においては、ノードＡ，Ｂが中間レ
ベルとなり、電源Ｖｄｄ１が接地電位付近に安定した後
は、ノードＡ，Ｂがフローティング状態となる。したが
って、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態とな
った後もノードＡ，Ｂの信号レベルが中間レベルに維持
される場合がある。この場合、インバータＩＶ３の貫通
電流は依然として残り、図２の中段に示すように、貫通
電流ｉは定常的に流れ続ける。For reference, a waveform example of the through current shown in FIG. 5 is shown in the middle of FIG. According to this conventional technique, the power source Vd
In the process of decreasing d1, the nodes A and B are at an intermediate level, and after the power supply Vdd1 is stable near the ground potential, the nodes A and B are in a floating state. Therefore, the signal levels of the nodes A and B may be maintained at the intermediate level even after the NMOS transistors N1 and N2 are turned off. In this case, the shoot-through current of the inverter IV3 still remains, and the shoot-through current i continues to constantly flow, as shown in the middle part of FIG.
【００３０】ただし、ＮＭＯＳトランジスタＮ１，Ｎ２
がオフ状態になった後、フローティング状態にあるノー
ドＢの信号レベルが何らかの要因によりロウレベルに安
定すると、ＰＭＯＳトランジスタＰ１がオン状態に固定
されるため、ノードＡの信号レベルがハイレベルとな
り、これを入力するインバータＩＶ３では貫通電流が発
生しない。従って、このような場合には、図２の中段に
波線で示すように貫通電流ｉは略ゼロに収束する。しか
しながら、このように貫通電流がゼロに収束するために
は、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態とな
り、かつ、ノードＢがロウレベルにならなければ起こり
得ず、しかも、そのような保障はない。従って、製品の
仕様上、貫通電流が定常的に存在する状態（図２の中段
に実線で示す波形図）を前提とする必要がある。However, the NMOS transistors N1 and N2
When the signal level of the node B in the floating state stabilizes at a low level for some reason after turning off, the PMOS transistor P1 is fixed at an on state, and the signal level of the node A becomes a high level. No through current is generated in the input inverter IV3. Therefore, in such a case, the through current i converges to substantially zero as shown by the broken line in the middle part of FIG. However, in order for the shoot-through current to converge to zero in this way, it cannot occur unless the NMOS transistors N1 and N2 are turned off and the node B becomes low level, and there is no such guarantee. Therefore, in terms of product specifications, it is necessary to assume a state in which a through current constantly exists (a waveform diagram shown by a solid line in the middle of FIG. 2).
【００３１】これに対し、この実施の形態１では、ＮＭ
ＯＳトランジスタＮ１，Ｎ２がオフ状態になる前であっ
ても、フリップフロップＦＦによりノードＡ，Ｂの信号
レベルが増幅されて元のレベルに回復するので、インバ
ータＩＶ３での貫通電流が早期に抑制され、最終的には
貫通電流ｉは確実にゼロに収束する。図２に示す例で
は、従来技術において貫通電流ｉがゼロに収束する場合
に比較して、この実施の形態１によれば、貫通電流ｉが
時間ｔｓだけ早い時刻にゼロに確実に収束する。従っ
て、この実施の形態１によれば、インバータＩＶ３での
貫通電流は、電源Ｖｄｄ１が低下する過程で一時的にし
か発生し得ず、しかも製品の仕様上、定常的な貫通電流
を考慮する必要がない。On the other hand, in the first embodiment, the NM
Even before the OS transistors N1 and N2 are turned off, the signal levels of the nodes A and B are amplified and restored to the original levels by the flip-flop FF, so that the through current in the inverter IV3 is suppressed early. , Finally, the through current i surely converges to zero. In the example shown in FIG. 2, in comparison with the case where the through current i converges to zero in the conventional technique, according to the first embodiment, the through current i surely converges to zero at a time earlier than the time ts. Therefore, according to the first embodiment, the shoot-through current in the inverter IV3 can be generated only temporarily while the power supply Vdd1 is lowered, and the steady shoot-through current needs to be taken into consideration in the specification of the product. There is no.
【００３２】ここで、フリップフロップＦＦの電流駆動
能力について補足説明しておく。上述のように、ノード
Ａ，Ｂの信号レベルを早期に回復させる点に着目すれ
ば、フリップフロップＦＦの電流駆動能力は大きいほど
好ましい。しかし、信号ＩＮの変化に基づくレベルシフ
ト段ＬＳ１のスイッチング動作に着目すれば、フリップ
フロップＦＦはスイッチング動作を妨げる方向に作用す
るので、フリップフロップＦＦの電流駆動能力は小さい
方が好ましい。そこで、この実施の形態１では、上述の
ように、レベルシフト段ＬＳ１のスイッチング動作を優
先させるものとし、フリップフロップＦＦの電流駆動能
力を小さく抑えるものとしている。Here, the current driving capability of the flip-flop FF will be supplementarily described. As described above, focusing on the point that the signal levels of the nodes A and B are recovered early, it is preferable that the current driving capability of the flip-flop FF is large. However, paying attention to the switching operation of the level shift stage LS1 based on the change of the signal IN, the flip-flop FF acts in the direction of hindering the switching operation. Therefore, it is preferable that the current driving capability of the flip-flop FF is small. Therefore, in the first embodiment, as described above, the switching operation of the level shift stage LS1 is prioritized, and the current driving capability of the flip-flop FF is suppressed to be small.
【００３３】しかしながら、レベルシフト段ＬＳ１のス
イッチング動作を阻害しないことを限度として、フリッ
プフロップＦＦの電流駆動能力を極力大きく設定しても
よい。これにより、一層早い時刻に上述の貫通電流ｉを
ゼロに収束させることが可能になる。なお、ここで言う
スイッチング動作の阻害とは、例えば、スイッチング動
作そのものが不能になり、ノードＡとノードＢの信号レ
ベルが反転しなくなる場合や、スイッチング動作に要す
る時間（スイッチング速度）が所望のタイミングを満足
しない場合などを含む。ただし、何をスイッチング動作
の阻害とするかは、設計仕様に応じて任意に定義し得る
事項である。However, the current driving capability of the flip-flop FF may be set as large as possible within the limit that the switching operation of the level shift stage LS1 is not disturbed. As a result, it becomes possible to converge the above-described through current i to zero at an earlier time. It should be noted that the inhibition of the switching operation here means, for example, when the switching operation itself becomes impossible and the signal levels of the node A and the node B are not inverted, or when the time required for the switching operation (switching speed) is a desired timing. Including cases such as when not satisfied. However, what impedes the switching operation can be arbitrarily defined according to the design specifications.
【００３４】（実施の形態２）以下、この発明の実施の
形態２を説明する。図３に、この実施の形態２に係るレ
ベルシフト回路の構成を示す。このレベルシフト回路
は、上述の実施の形態１に係る図１に示す構成におい
て、フリップフロップＦＦからＰＭＯＳトランジスタを
削除して得られたものである。具体的には、レベルホル
ダ回路として、１対のＮＭＯＳトランジスタＮ２１，Ｎ
２２を備え、これらＮＭＯＳトランジスタＮ２１，Ｎ２
２は、ゲートとドレインとが互いに交差接続され、負荷
用の１対のＰＭＯＳトランジスタＰ１，Ｐ２と共にフリ
ップフロップを形成する。その他の構成は前述の図５に
示す構成と同様である。(Second Embodiment) The second embodiment of the present invention will be described below. FIG. 3 shows the configuration of the level shift circuit according to the second embodiment. This level shift circuit is obtained by removing the PMOS transistor from the flip-flop FF in the configuration shown in FIG. 1 according to the first embodiment. Specifically, as a level holder circuit, a pair of NMOS transistors N21, N
22 and these NMOS transistors N21 and N2
A gate 2 and a drain 2 are cross-connected to each other and form a flip-flop together with a pair of load PMOS transistors P1 and P2. Other configurations are similar to those shown in FIG.
【００３５】また、この実施の形態２では、上述の実施
の形態１において説明したように、貫通電流を早期にゼ
ロに収束させるために、ＮＭＯＳトランジスタＮ２１，
Ｎ２２の電流駆動能力を大きく設定する。上述の実施の
形態１では、フリップフロップＦＦのＰＭＯＳトランジ
スタが駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の負荷
となるため、このＮＭＯＳトランジスタＮ１，Ｎ２との
関係から電流駆動能力が制限された。しかし、この実施
の形態２では、ＮＭＯＳトランジスタＮ２１，Ｎ２２は
駆動用のＮＭＯＳトランジスタＮ１，Ｎ２の負荷にはな
らないので、その意味では、ＮＭＯＳトランジスタＮ２
１，Ｎ２２の電流駆動能力を無制限に大きく設定するこ
とも原理的には許容される。ただし、ＰＭＯＳトランジ
スタＰ１，Ｐ２とＮＭＯＳトランジスタＮ２１，Ｎ２２
とから形成されるフリップフロップの安定状態を反転さ
せ得る程度に、駆動用のＮＭＯＳトランジスタＮ１，Ｎ
２の電流駆動能力が確保されていることを条件とする。Further, in the second embodiment, as described in the first embodiment, the NMOS transistors N21, N21,
The current drive capacity of N22 is set to a large value. In the above-described first embodiment, the PMOS transistor of the flip-flop FF serves as a load for the driving NMOS transistors N1 and N2, so that the current driving capability is limited due to the relationship with the NMOS transistors N1 and N2. However, in the second embodiment, the NMOS transistors N21 and N22 do not load the driving NMOS transistors N1 and N2.
In principle, it is also permissible to set the current driving capacities of 1 and N22 to a large value without limitation. However, PMOS transistors P1 and P2 and NMOS transistors N21 and N22
The driving NMOS transistors N1 and N to the extent that the stable state of the flip-flop formed by
The condition is that the current driving capacity of 2 is secured.
【００３６】次に、この実施の形態２の動作を説明す
る。この実施の形態では、ＮＭＯＳトランジスタＮ２
１，Ｎ２２から構成されるレベルホルダ回路は、ノード
Ａ，Ｂをハイレベルに駆動するデバイス（ＰＭＯＳトラ
ンジスタ）を備えていないので、ノードＡ，Ｂの中間レ
ベルをハイレベルに回復させる作用を有しない点を除け
ば、上述の実施の形態１と動作は同様である。即ち、例
えば信号ＩＮがハイレベルにあるときに電源Ｖｄｄ１が
低下する過程において、ＮＭＯＳトランジスタＮ１，Ｎ
２が共にオン状態になる場合を考えると、ノードＢが中
間レベルに移行しようとするため、ノードＡがロウレベ
ルから中間レベルに移行しようとする。このとき、ノー
ドＢのハイレベルをゲートに受けるＮＭＯＳトランジス
タＮ２１によりノードＡがロウレベルに戻される。従っ
て、ノードＡの信号レベルを入力するインバータＩＶ３
の貫通電流の発生が抑制される。また、回復したノード
Ａの信号レベルをゲートに受けるＰＭＯＳトランジスタ
Ｐ２によりノードＢの信号レベルがハイレベルに回復さ
れるので、最終的には、レベルシフト段ＬＳ１における
貫通電流も抑制される。上述したように、この実施の形
態２によれば、レベルホルダ回路の構成素子数を削減す
ることができ、構成を簡略化することができる。Next, the operation of the second embodiment will be described. In this embodiment, the NMOS transistor N2
Since the level holder circuit composed of 1 and N22 does not include a device (PMOS transistor) for driving the nodes A and B to a high level, it has no function of restoring the intermediate level of the nodes A and B to a high level. Except for the points, the operation is the same as that of the first embodiment described above. That is, for example, in the process of the power supply Vdd1 dropping when the signal IN is at the high level, the NMOS transistors N1, N
Considering the case where both 2 are turned on, the node B tries to shift to the intermediate level, and therefore the node A tries to shift from the low level to the intermediate level. At this time, the node A is returned to the low level by the NMOS transistor N21 whose gate receives the high level of the node B. Therefore, the inverter IV3 that inputs the signal level of the node A
The generation of a through current is suppressed. Further, since the signal level of the node B is restored to the high level by the PMOS transistor P2 whose gate receives the restored signal level of the node A, the through current in the level shift stage LS1 is finally suppressed. As described above, according to the second embodiment, the number of constituent elements of the level holder circuit can be reduced and the structure can be simplified.
【００３７】（実施の形態３）図４に、この発明の実施
の形態３に係るレベルシフタ回路の構成を示す。上述の
実施の形態１、２では、スイッチング動作を阻害しない
ように、フリップフロップＦＦやＮＭＯＳトランジスタ
Ｎ１，Ｎ２の電流駆動能力を適切に設定する必要があっ
たが、この実施の形態３では、電流駆動能力が関係を配
慮する必要のない構成としている。具体的には、電源Ｖ
ｄｄ１が低下する過程においてＮＭＯＳトランジスタＮ
１，Ｎ２が共にオン状態となった場合にノードＡ，Ｂの
信号レベルをロウレベルに駆動するためのＮＭＯＳトラ
ンジスタＮ３１１，Ｎ３２２と、電源Ｖｄｄ１が充分に
低い電圧に安定した状態において、ノードＡ，Ｂのロウ
レベルを保持するためのＮＭＯＳトランジスタＮ３２
１，Ｎ３２２を備える。ただし、ＮＭＯＳトランジスタ
Ｎ３２１，Ｎ３２２の電流駆動能力は大きく設定され、
ＮＭＯＳトランジスタＮ３１１，Ｎ３１２の電流駆動能
力は、ノードＡ，Ｂのロウレベルを維持し得る限度にお
いて可能な限り小さく設定される。(Third Embodiment) FIG. 4 shows the structure of a level shifter circuit according to the third embodiment of the present invention. In the above-described first and second embodiments, it is necessary to appropriately set the current driving capability of the flip-flop FF and the NMOS transistors N1 and N2 so as not to hinder the switching operation. The drive capacity is configured so that it is not necessary to consider the relationship. Specifically, the power source V
In the process of decreasing dd1, the NMOS transistor N
In the state where the NMOS transistors N311 and N322 for driving the signal levels of the nodes A and B to a low level when both 1 and N2 are turned on and the power supply Vdd1 is stable at a sufficiently low voltage, the nodes A and B are NMOS transistor N32 for holding the low level of
1, N322. However, the current driving capability of the NMOS transistors N321 and N322 is set to be large,
The current drivability of the NMOS transistors N311 and N312 is set as small as possible within the limit that the low level of the nodes A and B can be maintained.
【００３８】この構成を言い換えれば、上述の実施の形
態２において、レベルホルダ回路を構成するＮＭＯＳト
ランジスタＮ２１，Ｎ２２の電流駆動能力を小さく抑え
てＮＭＯＳトランジスタＮ３１１，Ｎ３１２とし、この
トランジスタを補助するための手段としてＮＭＯＳトラ
ンジスタＮ３２１，Ｎ３２２，Ｎ３３１，Ｎ３３２から
なる補助回路（符号なし）を備える。ここで、ＮＭＯＳ
トランジスタＮ３３１，Ｎ３３２は、駆動用のＮＭＯＳ
トランジスタＮ１，Ｎ２のゲートに与えられる各信号レ
ベルが共に該第２導電型ＭＯＳトランジスタのゲート閾
値電圧を越えたことを検出するための検出手段として機
能するものであり、ＮＭＯＳトランジスタＮ３２１，Ｎ
３２２は、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２か
らなるレベルホルダ回路の電流駆動能力を見かけ上増加
させるためのものである。このＮＭＯＳトランジスタＮ
３１１，Ｎ３１２は、駆動用のＮＭＯＳトランジスタＮ
１，Ｎ２が共にオン状態になる場合にのみ活性状態とな
る。In other words, in the second embodiment, the current driving capability of the NMOS transistors N21 and N22 forming the level holder circuit is reduced to the NMOS transistors N311 and N312 in order to assist the transistors in the second embodiment. As a means, an auxiliary circuit (no reference numeral) composed of NMOS transistors N321, N322, N331, N332 is provided. Where NMOS
The transistors N331 and N332 are NMOS for driving.
Both of the signal levels applied to the gates of the transistors N1 and N2 function as detection means for detecting that the gate threshold voltage of the second conductivity type MOS transistor has been exceeded.
Reference numeral 322 is for apparently increasing the current driving capability of the level holder circuit including the NMOS transistors N311 and N312. This NMOS transistor N
311 and N312 are driving NMOS transistors N
It becomes active only when both 1 and N2 are in the on state.
【００３９】こ実施の形態３によれば、電源Ｖｄｄ１が
低下する過程で駆動用のトランジスタＮ１，Ｎ２が共に
オン状態になる場合において、ＮＭＯＳトランジスタＮ
３１１、Ｎ３１２に対してＮＭＯＳトランジスタＮ３２
１，Ｎ３２２がそれぞれ並列接続される。従って、見か
け上、ＮＭＯＳトランジスタＮ３１１，Ｎ３１２の電流
能力が強化され、ノードＡ，Ｂの信号レベルがロウレベ
ルに早期に回復される。また、電源Ｖｄｄ１の電圧が十
分に低下した状態では、ＮＭＯＳトランジスタＮ３３
１，Ｎ３３２がオフ状態となるため、上述の補助回路が
非活性状態となり、ＮＭＯＳトランジスタＮ３１１，Ｎ
３１２のみにより信号レベルの保持が行われる。また、
通常のスイッチング動作の過程においては、信号のスキ
ューの存在により、検出手段としてのＮＭＯＳトランジ
スタＮ３３２，Ｎ３３１が瞬時的にオン状態になる場合
があるが、事実上、電流駆動能力の極めて小さなＮＭＯ
ＳトランジスタＮ３１１，Ｎ３１２のみが機能する。従
って、ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳ
トランジスタＮ１，Ｎ２からなる回路系のスイッチング
動作を阻害することはない。According to the third embodiment, when the driving transistors N1 and N2 are both turned on in the process of the power supply Vdd1 being lowered, the NMOS transistor N is turned on.
311 and N312 with respect to the NMOS transistor N32
1, N322 are respectively connected in parallel. Therefore, apparently, the current capability of the NMOS transistors N311 and N312 is strengthened, and the signal levels of the nodes A and B are quickly restored to the low level. Further, when the voltage of the power supply Vdd1 is sufficiently lowered, the NMOS transistor N33
1 and N332 are turned off, the above-mentioned auxiliary circuit is deactivated, and the NMOS transistors N311 and N3
The signal level is held by only 312. Also,
In the process of normal switching operation, the presence of signal skew may cause the NMOS transistors N332 and N331 as the detection means to be instantly turned on, but in fact, the NMO having a very small current driving capability is actually used.
Only the S transistors N311 and N312 function. Therefore, the PMOS transistors P1 and P2 and the NMOS
It does not interfere with the switching operation of the circuit system including the transistors N1 and N2.
【００４０】以上、この発明の一実施形態を説明した
が、この発明は、この実施の形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。Although one embodiment of the present invention has been described above, the present invention is not limited to this embodiment, and the present invention can be applied even if there is a design change or the like within a range not departing from the gist of the present invention. included.
【００４１】[0041]
【発明の効果】以上説明したように、本発明によれば以
下の効果を得ることができる。即ち、中間レベルが現れ
るべきノードにレベルホルダ回路を接続して備えたの
で、入力側の信号レベルを与える電源電圧が低下して
も、内部に中間レベルが発生することに起因して後段側
の回路で発生する貫通電流を抑制し防止することができ
る。As described above, according to the present invention, the following effects can be obtained. That is, since the level holder circuit is connected to the node at which the intermediate level should appear, even if the power supply voltage that provides the signal level on the input side drops, the intermediate level is generated inside, so that the latter side Through current generated in the circuit can be suppressed and prevented.
【図１】 この発明の実施形態１に係るレベルシフト回
路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a level shift circuit according to a first embodiment of the present invention.
【図２】 この発明の実施形態１に係るレベルシフト回
路の動作を説明するための波形図である。FIG. 2 is a waveform diagram for explaining the operation of the level shift circuit according to the first embodiment of the present invention.
【図３】 この発明の実施形態２に係るレベルシフト回
路の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a level shift circuit according to a second embodiment of the present invention.
【図４】 この発明の実施形態３に係るレベルシフト回
路の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a level shift circuit according to a third embodiment of the present invention.
【図５】 従来技術に係るレベルシフト回路の構成を示
す図である。FIG. 5 is a diagram showing a configuration of a level shift circuit according to a conventional technique.
ＩＶ１〜ＩＶ３，Ｆ１，Ｆ２…インバータ、ＬＳ１…レ
ベルシフト段、Ｐ１，Ｐ２…ＰＭＯＳトランジスタ、Ｎ
１，Ｎ２，Ｎ２１，Ｎ２２，Ｎ３１１，Ｎ３１２，Ｎ３
２１，Ｎ３２２…ＮＭＯＳトランジスタ、ＦＦ…フリッ
プフロップ。IV1-IV3, F1, F2 ... Inverter, LS1 ... Level shift stage, P1, P2 ... PMOS transistor, N
1, N2, N21, N22, N311, N312, N3
21, N322 ... NMOS transistor, FF ... Flip-flop.
Claims (6)
入力し、該第１の信号を前記第１の信号レベルとは異な
る第２の信号レベルを有する第２の信号に変換するレベ
ルシフト回路において、 前記第２の信号レベルを与える電源にソースが接続さ
れ、ゲートとドレインとが互いに交差接続された１対の
負荷用の第１導電型ＭＯＳトランジスタと、 前記１対の第１導電型のＭＯＳトランジスタの各ドレイ
ンと接地との間に電流経路が接続され、前記第１の信号
レベルを有する信号をゲートに受けて相補的に導通する
１対の駆動用の第２導電型ＭＯＳトランジスタと、 前記負荷用の第１導電型ＭＯＳトランジスタと前記駆動
用の第２導電型ＭＯＳトランジスタとの間の電流経路上
のノードに接続されたレベルホルダ回路と、 を備えたことを特徴とするレベルシフト回路。1. A level for inputting a first signal having a first signal level and converting the first signal into a second signal having a second signal level different from the first signal level. In the shift circuit, a pair of first-conductivity-type MOS transistors for load, the sources of which are connected to the power supply that provides the second signal level, and the gates and the drains of which are cross-connected to each other, and the pair of the first conductivity-type MOS transistors. Type MOS transistor having a current path connected between each drain and the ground, and receiving a signal having the first signal level at its gate and complementarily conducting, a pair of second conductive type MOS transistors for driving And a level holder circuit connected to a node on a current path between the load first conductivity type MOS transistor and the driving second conductivity type MOS transistor. Level shift circuit.
号レベルを与える電源の供給を受けて動作するフリップ
フロップから構成されたことを特徴とする請求項１に記
載されたレベルシフト回路。2. The level shift circuit according to claim 1, wherein the level holder circuit is composed of a flip-flop that operates by receiving a power supply for providing the second signal level.
は、前記駆動用の第２導電型ＭＯＳトランジスタの電流
駆動能力よりも小さく設定されたことを特徴とする請求
項２に記載されたレベルシフト回路。3. The level shift circuit according to claim 2, wherein the current driving capability of the flip-flop is set to be smaller than the current driving capability of the driving second conductivity type MOS transistor.
は、前記負荷用の第１導電型ＭＯＳトランジスタおよび
前記駆動用の第２導電型ＭＯＳトランジスタから構成さ
れる回路系のスイッチング動作を阻害しないことを限度
として大きく設定されたことを特徴とする請求項２に記
載されたレベルシフト回路。4. The current drive capability of the flip-flop is limited so as not to hinder the switching operation of a circuit system including the load first conductivity type MOS transistor and the drive second conductivity type MOS transistor. The level shift circuit according to claim 2, wherein the level shift circuit is set to a large value.
インとが互いに交差接続され、前記１対の負荷用の第１
導電型ＭＯＳトランジスタと共にフリップフロップを形
成する１対の第２導電型ＭＯＳトランジスタから構成さ
れたことを特徴とする請求項１に記載されたレベルシフ
ト回路。5. The level holder circuit has a gate and a drain that are cross-connected to each other, and has a first pair for the pair of loads.
The level shift circuit according to claim 1, wherein the level shift circuit comprises a pair of second conductivity type MOS transistors forming a flip-flop together with the conductivity type MOS transistors.
ランジスタのゲートに与えられる各信号レベルが共に該
第２導電型ＭＯＳトランジスタのゲート閾値電圧を越え
た場合に前記レベルホルダ回路の動作を補助する補助手
段を更に備えたことを特徴とする請求項１ないし５の何
れかに記載されたレベルシフト回路。6. The operation of the level holder circuit when the signal levels applied to the gates of the pair of driving second conductivity type MOS transistors both exceed the gate threshold voltage of the second conductivity type MOS transistor. 6. The level shift circuit according to claim 1, further comprising auxiliary means for assisting the level shift circuit.
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