JP2003142647A - Semiconductor device - Google Patents

Semiconductor device

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JP2003142647A
JP2003142647A JP2001336827A JP2001336827A JP2003142647A JP 2003142647 A JP2003142647 A JP 2003142647A JP 2001336827 A JP2001336827 A JP 2001336827A JP 2001336827 A JP2001336827 A JP 2001336827A JP 2003142647 A JP2003142647 A JP 2003142647A
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving a transmis sion speed of a signal with high flexibility of design. SOLUTION: A chip block 11 including laminated slave chips 2, 4, 5, 6 and a chip block 12 including laminated slave chips 3, 7, 8 are connected onto an active surface 1a of a master chip 1. A passive surface of the slave chip 4 and a passive surface of the slave chip 7 are in a substantially same flat plane (second wiring surface 32), and a passive surface of the slave chip 5 and a passive surface of the slave chip 8 are substantially in the same flat plane (third wiring surface 33). On the second wiring surface 32 there is disposed an inner layer wiring Lh2, which wiring Lh2 is connected to the slave chips 7, 8. On the third wiring surface 33 there is disposed an inner layer wiring Lh31, which wiring Lh31 is connected to the slave chip 6. The inner layer wirings Lh2, Lh31 are connected to each other through an interlayer wiring Lv.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体チップの上
に別の半導体チップを接合したチップ・オン・チップ構
造を有する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a chip-on-chip structure in which another semiconductor chip is bonded onto a semiconductor chip.

【０００２】[0002]

【従来の技術】集積度が高い半導体装置として、チップ
・オン・チップ構造を有するものがある。チップ・オン
・チップ構造を有する半導体装置は、複数の半導体チッ
プを対向させて接続した構造を有している。このような
半導体装置は、システム・オン・チップ（ＳＯＣ）のよ
うに１つの半導体チップに、従来複数のＩＣ（半導体チ
ップ）で実現されていた機能を集約して構成されたもの
ではないため、システム・オン・チップほど製造工程は
複雑ではない。従って、製造コストを低くできるという
利点がある。2. Description of the Related Art A semiconductor device having a high degree of integration has a chip-on-chip structure. A semiconductor device having a chip-on-chip structure has a structure in which a plurality of semiconductor chips are opposed to each other and connected. Since such a semiconductor device is not configured by consolidating the functions conventionally realized by a plurality of ICs (semiconductor chips) in one semiconductor chip like a system-on-chip (SOC). The manufacturing process is not as complicated as the system-on-chip. Therefore, there is an advantage that the manufacturing cost can be reduced.

【０００３】チップ・オン・チップ構造を有する半導体
装置には、１つの大きな半導体チップ（親チップ）の上
に、複数の小さな半導体チップ（子チップ）が横方向に
配されたものもある。このような半導体装置は、配線基
板の上に複数の半導体チップが横方向に配されたマルチ
・チップ・モジュール（ＭＣＭ）と、一見類似した構造
を有している。しかし、チップ・オン・チップ構造を有
する半導体装置においては、親チップは、複数の子チッ
プ間を相互に接続する配線基板として機能するととも
に、それ自体機能素子を備えた半導体チップとして機能
するので、より集積度が高い。また、親チップに形成さ
れた配線は、半導体プロセスによるものなので、マルチ
・チップ・モジュールにおける配線基板の配線より格段
に微細である。このため、半導体チップ（親チップおよ
び子チップ）の機能素子相互を短い配線長で接続するこ
とができ、マルチ・チップ・モジュールと比較して信号
の伝送速度を高くできる。In some semiconductor devices having a chip-on-chip structure, a plurality of small semiconductor chips (child chips) are laterally arranged on one large semiconductor chip (parent chip). Such a semiconductor device has a structure similar to that of a multi-chip module (MCM) in which a plurality of semiconductor chips are laterally arranged on a wiring board. However, in a semiconductor device having a chip-on-chip structure, the parent chip functions as a wiring board that connects a plurality of child chips to each other, and also functions as a semiconductor chip having a functional element. Higher degree of integration. Further, the wiring formed on the parent chip is produced by a semiconductor process, and thus is much finer than the wiring on the wiring board in the multi-chip module. Therefore, the functional elements of the semiconductor chip (parent chip and child chip) can be connected to each other with a short wiring length, and the signal transmission speed can be increased as compared with the multi-chip module.

【０００４】チップ・オン・チップ構造を有する半導体
装置には、子チップの上に、さらに１つまたは複数の子
チップが縦方向に積層されたものもある。すなわち、こ
のような半導体装置は、親チップの上に、１つまたは複
数の半導体チップが積層されてなるチップブロックが、
１つまたは複数接続された構造を有している。このよう
な構造により、集積度の高い半導体装置を実現できる。In some semiconductor devices having a chip-on-chip structure, one or more child chips are vertically stacked on a child chip. That is, in such a semiconductor device, a chip block in which one or more semiconductor chips are stacked on a parent chip is
It has one or more connected structures. With such a structure, a highly integrated semiconductor device can be realized.

【０００５】[0005]

【発明が解決しようとする課題】ところが、このような
半導体装置においては、任意の２つの半導体チップの間
の配線は、必ず親チップの配線面（通常、活性面）を経
由したものとなるので、平均的な配線長は長くなる。す
なわち、半導体チップがチップブロックの上方（親チッ
プから遠い位置）にある場合、この半導体チップと親チ
ップとの間の配線長が長くなってしまう。このため、信
号を充分高速に伝送することができなかった。また、半
導体装置全体として配線長を短くしようとすると半導体
チップの配置等に制約があるなど、設計の自由度が低か
った。However, in such a semiconductor device, the wiring between any two semiconductor chips always passes through the wiring surface (usually the active surface) of the parent chip. , The average wiring length becomes longer. That is, when the semiconductor chip is located above the chip block (position far from the parent chip), the wiring length between the semiconductor chip and the parent chip becomes long. Therefore, the signal cannot be transmitted at a sufficiently high speed. In addition, when trying to shorten the wiring length of the semiconductor device as a whole, there is a restriction on the arrangement of semiconductor chips and the like, so that the degree of freedom in design is low.

【０００６】そこで、この発明の目的は、信号の伝送速
度を向上することができる半導体装置を提供することで
ある。この発明の他の目的は、設計の自由度が高い半導
体装置を提供することである。Therefore, an object of the present invention is to provide a semiconductor device capable of improving the signal transmission speed. Another object of the present invention is to provide a semiconductor device having a high degree of freedom in design.

【０００７】[0007]

【課題を解決するための手段および発明の効果】上記の
課題を解決するための請求項１記載の発明は、支持半導
体チップ（１）と、上記支持半導体チップの一方表面
（１ａ）に支持されて接続され、上記支持半導体チップ
の一方表面にほぼ平行な活性面（２ａ〜８ａ）を有した
１つの半導体チップまたは複数の半導体チップ（２〜
８）をそれぞれ含む第１および第２のチップブロック
（１１，１２）と、上記第１および第２のチップブロッ
クの間に配された絶縁体（１０）と、この絶縁体の内部
または表面に配され、上記第１または第２のチップブロ
ックを構成するいずれかの半導体チップの非活性面もし
くは活性面を含む面である配線面（３１〜３３）上に沿
って配された層内配線（Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌ
ｈ３２）と、を備えたことを特徴とする半導体装置であ
る。The invention according to claim 1 for solving the above-mentioned problems is supported by a supporting semiconductor chip (1) and one surface (1a) of the supporting semiconductor chip. One or a plurality of semiconductor chips (2 to 8a) connected to each other and having active surfaces (2a to 8a) substantially parallel to one surface of the supporting semiconductor chip.
8), first and second chip blocks (11, 12) respectively, an insulator (10) arranged between the first and second chip blocks, and inside or on the surface of the insulator. Intra-layer wirings arranged along the wiring surface (31 to 33) which is a surface including the inactive surface or the active surface of one of the semiconductor chips constituting the first or second chip block. Lh1, Lh2, Lh31, L
h32), and a semiconductor device.

【０００８】なお、括弧内の英数字は後述の実施形態に
おける対応構成要素等を示す。以下、この項において同
じ。第１および第２のチップブロックを構成する半導体
チップの活性面は、支持半導体チップの一方表面（たと
えば、活性面）とほぼ平行であるので、配線面は支持半
導体チップの一方表面とほぼ平行になる。第１のチップ
ブロックに属する半導体チップ（以下、この項において
「第１の半導体チップ」という。）の活性面または非活
性面が配線面内にあるとき、層内配線は第１の半導体チ
ップに接続されたものとすることができる。第１の半導
体チップの活性面が配線面内にあるとき、層内配線は、
たとえば、活性面に形成された配線などと直接接続され
たものとすることができる。The alphanumeric characters in the parentheses indicate corresponding constituent elements in the embodiments described later. The same applies in this section below. Since the active surfaces of the semiconductor chips forming the first and second chip blocks are substantially parallel to one surface (eg, active surface) of the supporting semiconductor chip, the wiring surface is substantially parallel to one surface of the supporting semiconductor chip. Become. When the active surface or the non-active surface of the semiconductor chip belonging to the first chip block (hereinafter referred to as “first semiconductor chip” in this section) is in the wiring surface, the intralayer wiring is connected to the first semiconductor chip. It can be connected. When the active surface of the first semiconductor chip is in the wiring surface, the intralayer wiring is
For example, it may be directly connected to a wiring or the like formed on the active surface.

【０００９】このような場合、層内配線を第２のチップ
ブロックの近傍へ延設し、第２のチップブロックに属す
る半導体チップ（以下、この項において「第２の半導体
チップ」という。）のうちこの配線面近傍にある半導体
チップと層内配線とを接続することができる。すなわ
ち、第１の半導体チップと第２の半導体チップとは、他
の半導体チップや支持半導体チップを介さず直接接続す
ることができるので、相互接続のための配線長が短い。
したがって、このような半導体装置は、信号の伝送速度
を向上することができる。In such a case, the in-layer wiring is extended to the vicinity of the second chip block, and the semiconductor chip belonging to the second chip block (hereinafter referred to as "second semiconductor chip" in this section). Of these, the semiconductor chip near the wiring surface and the in-layer wiring can be connected. That is, since the first semiconductor chip and the second semiconductor chip can be directly connected without using another semiconductor chip or a supporting semiconductor chip, the wiring length for interconnection is short.
Therefore, such a semiconductor device can improve the signal transmission speed.

【００１０】このように、異なるチップブロックに属す
る半導体チップを短い距離で直接接続できるので、半導
体チップの配置に関して自由度がある。すなわち、この
ような半導体装置は設計の自由度が高い。配線面の数
は、１つであってもよく複数であってもよい。１つの配
線面には、１つの層内配線が配されていてもよく、複数
の層内配線が配されていてもよい。絶縁体は、たとえば
第１および第２のチップブロックを封止するように設け
られた樹脂（たとえば、ポリイミド樹脂）とすることが
できる。１つの支持半導体チップ上に３つ以上のチップ
ブロックが接続されていてもよい。この場合でも、半導
体チップの配置に関して自由度が高いので、半導体装置
として設計の自由度が高い。As described above, since the semiconductor chips belonging to different chip blocks can be directly connected to each other in a short distance, there is a degree of freedom in arranging the semiconductor chips. That is, such a semiconductor device has a high degree of freedom in design. The number of wiring surfaces may be one or plural. One in-layer wiring may be arranged on one wiring surface, or a plurality of in-layer wirings may be arranged. The insulator may be, for example, a resin (for example, a polyimide resin) provided so as to seal the first and second chip blocks. Three or more chip blocks may be connected on one supporting semiconductor chip. Even in this case, since the degree of freedom in arranging the semiconductor chip is high, the degree of freedom in designing the semiconductor device is high.

【００１１】請求項２記載の発明は、上記第１のチップ
ブロックを構成するいずれかの半導体チップの活性面ま
たは非活性面と、上記第２のチップブロックを構成する
いずれかの半導体チップの活性面または非活性面とが、
同一の上記配線面内にあることを特徴とする請求項１記
載の半導体装置である。この発明によれば、１つの配線
面内に、第１の半導体チップの活性面または非活性面
と、第２の半導体チップの活性面または非活性面とが存
在する。これらの２つの半導体チップが、それぞれ活性
面または非活性面に、内部接続用の電極または配線など
を備えている場合、これらの２つの半導体チップの間
は、層内配線のみによって電気的に接続することができ
る。したがって、このような半導体装置は配線長が短い
ので、信号の伝送速度を向上することができる。According to a second aspect of the present invention, the active surface or inactive surface of any of the semiconductor chips forming the first chip block and the active surface of any of the semiconductor chips forming the second chip block are active. Surface or inactive surface,
The semiconductor device according to claim 1, wherein the semiconductor devices are in the same wiring plane. According to the present invention, the active surface or the inactive surface of the first semiconductor chip and the active surface or the inactive surface of the second semiconductor chip exist in one wiring surface. When these two semiconductor chips are provided with electrodes or wiring for internal connection on the active surface or the inactive surface, respectively, these two semiconductor chips are electrically connected only by the intralayer wiring. can do. Therefore, since such a semiconductor device has a short wiring length, the signal transmission speed can be improved.

【００１２】第１および第２の半導体チップのうち、最
下段（支持半導体チップ側）の半導体チップ同士は、支
持半導体チップに形成された配線によって接続しても配
線長は短い。しかし、支持半導体チップ上には、通常、
多数の配線が形成されているので、最下段の半導体チッ
プ同士を層内配線で接続し、配線の分布を分散させるこ
とにより、結果として半導体装置の集積度を高くできる
場合がある。請求項３記載の発明は、上記層内配線は、
同一平面にない第１および第２配線面にそれぞれ沿って
配された第１層内配線および第２層内配線を含み、上記
第１および第２層内配線の間を接続する層間配線（Ｌ
ｖ）をさらに含むことを特徴とする請求項１または２記
載の半導体装置である。Among the first and second semiconductor chips, the semiconductor chips at the lowermost stage (supporting semiconductor chip side) have short wiring lengths even if they are connected by wirings formed on the supporting semiconductor chips. However, on the supporting semiconductor chip,
Since a large number of wirings are formed, the lowermost semiconductor chips may be connected to each other by intra-layer wirings, and the distribution of the wirings may be dispersed. As a result, the integration degree of the semiconductor device may be increased. In the invention according to claim 3, the in-layer wiring is
An interlayer wiring (L) including a first layer inner wiring and a second layer inner wiring arranged along first and second wiring surfaces which are not on the same plane, and which connects the first and second layer inner wirings.
3. The semiconductor device according to claim 1, further comprising v).

【００１３】層間配線により、支持半導体チップに垂直
な方向に配線をすることができる。したがって、層内配
線と層間配線とを組み合わせることにより、任意の方向
に配線することができる。これにより、たとえば、同一
の配線面内に活性面も非活性面もない第１および第２の
半導体チップを相互に接続できる。すなわち、第１およ
び第２の半導体チップの活性面または非活性面を含むそ
れぞれの配線面に層内配線を設け、これら２つの層内配
線を層間配線により接続した状態とすることにより、第
１および第２の半導体チップは相互に接続された状態と
なる。The interlayer wiring allows wiring in a direction perpendicular to the supporting semiconductor chip. Therefore, by combining the intra-layer wiring and the inter-layer wiring, wiring can be performed in any direction. Thereby, for example, the first and second semiconductor chips having neither active surface nor inactive surface in the same wiring surface can be connected to each other. That is, by providing the intra-layer wiring on each wiring surface including the active surface or the non-active surface of the first and second semiconductor chips, and by connecting these two intra-layer wirings by the inter-layer wiring, And the second semiconductor chip is in a state of being connected to each other.

【００１４】また、層内配線および層間配線により接続
される２つの半導体チップは、必ずしも異なるチップブ
ロック（第１または第２のチップブロック）に属するも
のである必要はなく、同じチップブロックに属するもの
であってもよい。配線面は、さらに支持半導体チップの
配線面（通常、活性面）を含んでいてもよく、第１およ
び第２配線面の一方は、支持半導体チップの配線面であ
ってもよい。このように、本発明によれば、同一の配線
面内に活性面または非活性面がない複数の半導体チップ
を相互に接続することができるので、半導体装置の設計
の自由度はさらに高い。Further, the two semiconductor chips connected by the intra-layer wiring and the inter-layer wiring do not necessarily belong to different chip blocks (first or second chip blocks), but belong to the same chip block. May be The wiring surface may further include the wiring surface of the supporting semiconductor chip (usually an active surface), and one of the first and second wiring surfaces may be the wiring surface of the supporting semiconductor chip. As described above, according to the present invention, since a plurality of semiconductor chips having no active surface or inactive surface in the same wiring surface can be connected to each other, the degree of freedom in designing a semiconductor device is further increased.

【００１５】請求項４記載の発明は、上記第１および第
２のチップブロックを構成する半導体チップのうちの少
なくとも１つが、内部に導電体（２ｄ〜５ｄ，７ｄ，８
ｄ）が配された貫通孔（２ｃ〜５ｃ，７ｃ，８ｃ）を有
することを特徴とする請求項１ないし３のいずれかに記
載の半導体装置である。貫通孔内の導電体は、半導体チ
ップの厚さ方向に沿って配され、半導体チップの活性面
側と非活性面側とを電気的に接続するものとすることが
できる。半導体チップの活性面側では、導電体は活性面
に形成された配線等と接続されたものとすることができ
る。これにより、配線面が半導体チップの非活性面を含
む面である場合にも、層内配線は、貫通孔内に配された
導電体により、この半導体チップと直接接続することが
できる。According to a fourth aspect of the present invention, at least one of the semiconductor chips constituting the first and second chip blocks has a conductor (2d to 5d, 7d, 8) inside.
4. The semiconductor device according to claim 1, further comprising a through hole (2c to 5c, 7c, 8c) in which d) is arranged. The conductor in the through hole may be arranged along the thickness direction of the semiconductor chip to electrically connect the active surface side and the inactive surface side of the semiconductor chip. On the active surface side of the semiconductor chip, the conductor may be connected to the wiring or the like formed on the active surface. Thereby, even when the wiring surface is a surface including the non-active surface of the semiconductor chip, the in-layer wiring can be directly connected to the semiconductor chip by the conductor arranged in the through hole.

【００１６】導電体は、貫通孔により半導体チップの活
性面と層内配線とを短い距離（この半導体チップの厚さ
にほぼ等しい）で接続することができる。したがって、
配線長を短くし、半導体装置としての信号の伝送速度を
向上させることができる。導電体は、貫通孔内を充填す
るものであってもよく、貫通孔内の一部（たとえば内周
壁に沿うように）に配されたものであってもよい。導電
体が貫通孔内を充填するものである場合、導電体は、た
とえば、導電ペーストを用いて形成することができる。Through the through hole, the conductor can connect the active surface of the semiconductor chip and the intra-layer wiring at a short distance (approximately equal to the thickness of the semiconductor chip). Therefore,
The wiring length can be shortened and the signal transmission speed of the semiconductor device can be improved. The conductor may fill the inside of the through hole, or may be arranged in a part of the through hole (eg, along the inner peripheral wall). When the conductor fills the through hole, the conductor can be formed using, for example, a conductive paste.

【００１７】[0017]

【発明の実施の形態】以下では、添付図面を参照して、
本発明の実施の形態について詳細に説明する。図１は、
本発明の一実施形態に係る半導体装置の構造を示す図解
的な断面図である。外部接続用の電極（バンプ９）を備
えた半導体チップである親チップ１の上には、複数の半
導体チップ（子チップ）が縦方向に積層されてなるチッ
プブロック１１，１２が接続されている。すなわち、親
チップ１は、チップブロック１１，１２を支持する支持
半導体チップをなす。チップブロック１１は、親チップ
１に近い側から遠い側に向かって配された４つの子チッ
プ２，４，５，６を含んでいる。チップブロック１２
は、親チップ１に近い側から遠い側に向かって配された
３つの子チップ３，７，８を含んでいる。親チップ１上
で、チップブロック１１，１２の側方およびチップブロ
ック１２の上部は、ポリイミド樹脂１０で覆われてい
る。これにより、この半導体装置は外形がほぼ直方体形
状に構成されている。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, referring to the accompanying drawings,
Embodiments of the present invention will be described in detail. Figure 1
FIG. 3 is a schematic sectional view showing a structure of a semiconductor device according to an embodiment of the present invention. Chip blocks 11 and 12 formed by vertically stacking a plurality of semiconductor chips (child chips) are connected to a parent chip 1 which is a semiconductor chip having electrodes (bumps 9) for external connection. . That is, the parent chip 1 forms a supporting semiconductor chip that supports the chip blocks 11 and 12. The chip block 11 includes four child chips 2, 4, 5, 6 arranged from the side closer to the parent chip 1 to the side farther from the parent chip 1. Chip block 12
Includes three child chips 3, 7, 8 arranged from the side closer to the parent chip 1 to the side farther from it. On the parent chip 1, the sides of the chip blocks 11 and 12 and the upper part of the chip block 12 are covered with a polyimide resin 10. As a result, this semiconductor device has a substantially rectangular parallelepiped outer shape.

【００１８】親チップ１と子チップ２および子チップ３
とが対向する面が、それぞれ活性面１ａ，２ａ，３ａと
なっている。ここで、活性面とは機能素子や配線が形成
された面である。子チップ４〜８は、下面（親チップ１
側の面）が活性面４ａ〜８ａとなっている。すなわち、
子チップ２〜８は、親チップ１または子チップ２〜５，
７に対して、フェースダウンして接続されている。半導
体チップ（親チップ１、子チップ２〜８）において、活
性面（１ａ〜８ａ）と反対側の面は、機能素子が形成さ
れていない非活性面となっている。活性面１ａ〜８ａに
は、内部接続用電極１ｂ〜８ｂが設けられている。Parent chip 1, child chip 2 and child chip 3
The surfaces facing and are the active surfaces 1a, 2a, 3a, respectively. Here, the active surface is a surface on which functional elements and wirings are formed. The child chips 4 to 8 are on the lower surface (the parent chip 1
The surfaces on the side are active surfaces 4a to 8a. That is,
The child chips 2 to 8 are the parent chip 1 or the child chips 2 and 5,
7 is connected face down. In the semiconductor chip (parent chip 1, child chips 2 to 8), the surface opposite to the active surface (1a to 8a) is a non-active surface on which no functional element is formed. Internal connection electrodes 1b to 8b are provided on the active surfaces 1a to 8a.

【００１９】子チップ２〜５，７，８には、それぞれこ
れらを厚さ方向に貫通する貫通孔（ビアホール）２ｃ〜
５ｃ，７ｃ，８ｃが形成されている。貫通孔２ｃ〜５
ｃ，７ｃ，８ｃの内部は導電体２ｄ〜５ｄ，７ｄ，８ｄ
で充填されている。導電体２ｄ〜５ｄ，７ｄ，８ｄは、
子チップ２〜５，７，８の活性面２ａ〜５ａ，７ａ，８
ａに形成された配線（図示せず）と電気的に接続されて
いる。チップブロック１１の最上部に位置する子チップ
６には、貫通孔は設けられていない。Through-holes (via holes) 2c, which penetrate the child chips 2 to 5, 7, and 8 in the thickness direction, respectively.
5c, 7c and 8c are formed. Through holes 2c-5
Conductors 2d to 5d, 7d and 8d are provided inside c, 7c and 8c.
Is filled with. The conductors 2d-5d, 7d, 8d are
Active surfaces 2a-5a, 7a, 8 of the child chips 2-5, 7, 8
It is electrically connected to the wiring (not shown) formed in a. No through hole is provided in the child chip 6 located at the top of the chip block 11.

【００２０】導電体２ｄ〜５ｄ，７ｄの上部には、電極
パッド２ｅ〜５ｅ，７ｅが接続されている。また、一部
の導電体２ｄ，３ｄ，５ｄ，７ｄの上部には、電極パッ
ドの代わりに層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいず
れかが接続されている。導電体８ｄの上部には、層内配
線Ｌｈ３２が接続されている。子チップ２，３の内部接
続用電極２ｂ，３ｂは、親チップ１の内部接続用電極１
ｂに接続されている。子チップ４の内部接続用電極４ｂ
は、子チップ３の上面（非活性面）に設けられた電極パ
ッド３ｅまたは層内配線Ｌｈ１のいずれかに接続されて
いる。同様に、内部接続用電極５ｂ〜８ｂは、下方にそ
れぞれ隣接する子チップ４，５，３，７の上面に設けら
れた電極パッド４ｅ，５ｅ，３ｅ，７ｅまたは層内配線
Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかに接続されてい
る。Electrode pads 2e-5e, 7e are connected to the upper portions of the conductors 2d-5d, 7d. Further, one of the in-layer wirings Lh1, Lh2, Lh31 is connected to the upper portions of some of the conductors 2d, 3d, 5d, 7d instead of the electrode pad. The intra-layer wiring Lh32 is connected to the upper portion of the conductor 8d. The internal connection electrodes 2b and 3b of the child chips 2 and 3 are the internal connection electrodes 1 of the parent chip 1.
connected to b. Internal connection electrode 4b of the child chip 4
Is connected to either the electrode pad 3e provided on the upper surface (inactive surface) of the child chip 3 or the in-layer wiring Lh1. Similarly, the internal connection electrodes 5b to 8b are provided with electrode pads 4e, 5e, 3e, 7e or intralayer wirings Lh1, Lh2, Lh31 provided on the upper surfaces of the child chips 4, 5, 3, 7 adjacent to each other below. Connected to one of the.

【００２１】子チップ２の上面（非活性面）と子チップ
３の上面とは、ほぼ同一平面（第１配線面３１）内にあ
り、この平面内に沿うように層内配線Ｌｈ１が設けられ
ている。子チップ４の上面と子チップ７の上面とは、ほ
ぼ同一平面（第２配線面３２）内にあり、この平面内に
沿うように層内配線Ｌｈ２が設けられている。子チップ
５の上面と子チップ８の上面とは、ほぼ同一平面（第３
配線面３３）内にあり、この平面内に沿うように層内配
線Ｌｈ３１，Ｌｈ３２が設けられている。また、第２配
線面３２と第３配線面３３を含む平面との間にまたがっ
て、漏斗状（断面形状がＶ字形）の層間配線Ｌｖが設け
られている。The upper surface (inactive surface) of the child chip 2 and the upper surface of the child chip 3 are substantially in the same plane (first wiring surface 31), and the in-layer wiring Lh1 is provided along this plane. ing. The upper surface of the child chip 4 and the upper surface of the child chip 7 are substantially in the same plane (second wiring surface 32), and the intra-layer wiring Lh2 is provided along the plane. The upper surface of the child chip 5 and the upper surface of the child chip 8 are substantially flush with each other (the third
In-layer wirings Lh31 and Lh32 are provided in the wiring surface 33) and along the plane. Further, a funnel-shaped (V-shaped cross-sectional shape) interlayer wiring Lv is provided across the second wiring surface 32 and the plane including the third wiring surface 33.

【００２２】層内配線Ｌｈ１は、導電体２ｄおよび内部
接続用電極４ｂ，７ｂに接続されている。すなわち、子
チップ２，４，７は、層内配線Ｌｈ１によって相互に電
気的に接続されている。層内配線Ｌｈ２は、導電体７
ｄ、内部接続用電極８ｂ、および層間配線Ｌｖと接続さ
れている。層間配線Ｌｖは、層内配線Ｌｈ３１と一体に
形成されており、層内配線Ｌｈ３１は、内部接続用電極
６ｂと接続されている。すなわち、子チップ６〜８は、
層内配線Ｌｈ２，Ｌｈ３１および層間配線Ｌｖによって
相互に電気的に接続されている。層内配線Ｌｈ３２は、
図１に示す断面外で、他の層内配線（および層間配線）
などを介して、他の子チップに接続されている。The in-layer wiring Lh1 is connected to the conductor 2d and the internal connection electrodes 4b and 7b. That is, the child chips 2, 4, and 7 are electrically connected to each other by the intra-layer wiring Lh1. The in-layer wiring Lh2 is formed of the conductor 7
d, the internal connection electrode 8b, and the interlayer wiring Lv. The inter-layer wiring Lv31 is formed integrally with the intra-layer wiring Lh31, and the intra-layer wiring Lh31 is connected to the internal connection electrode 6b. That is, the child chips 6 to 8 are
The layers are electrically connected to each other by the intra-layer wirings Lh2 and Lh31 and the interlayer wiring Lv. The in-layer wiring Lh32 is
Other intra-layer wiring (and inter-layer wiring) outside the cross section shown in FIG.
It is connected to other child chips via

【００２３】親チップ１には、親チップ１を厚さ方向に
貫通する貫通孔１ｃが形成されている。貫通孔１ｃの内
部は、導電体１ｄで充填されている。導電体１ｄは、活
性面１ａに形成された配線（図示せず）と接続されてい
る。導電体１ｄの下部（親チップ１の非活性面側）に
は、ほぼ球状のバンプ９が接続されている。すなわち、
活性面１ａに形成された配線とバンプ９とは、導電体１
ｄにより電気的に接続されている。バンプ９を介して、
この半導体装置を直接配線基板上に実装することができ
る。すなわち、このような半導体装置は、マルチ・チッ
プ・モジュール（ＭＣＭ）の配線基板のような半導体チ
ップを外部接続するための介在物（インタポーザ）が不
要であるため小型化できる。The parent chip 1 is formed with a through hole 1c penetrating the parent chip 1 in the thickness direction. The inside of the through hole 1c is filled with a conductor 1d. The conductor 1d is connected to a wiring (not shown) formed on the active surface 1a. A substantially spherical bump 9 is connected to the lower portion of the conductor 1d (on the non-active surface side of the parent chip 1). That is,
The wiring formed on the active surface 1a and the bumps 9 are the conductors 1
It is electrically connected by d. Via bump 9,
This semiconductor device can be directly mounted on the wiring board. That is, such a semiconductor device can be miniaturized because an interposer for externally connecting a semiconductor chip such as a wiring board of a multi-chip module (MCM) is unnecessary.

【００２４】この半導体装置は、マルチ・チップ・モジ
ュールのように、複数の半導体チップ（親チップ１、子
チップ２〜８）を組み合わせてなる。すなわち、システ
ム・オン・チップ（ＳＯＣ）のように、１つの半導体チ
ップの中にすべての機能を集約したものではないので、
製造コストが低い。このような半導体装置において、子
チップ２〜５，７は、上下に隣接する他の子チップ２〜
８と、貫通孔２ｃ〜５ｃ，７ｃ内に充填された導電体２
ｄ〜５ｄ，７ｄによって電気的に接続されている。した
がって、積層方向に互いに隣接した子チップ２〜８間の
配線長は、最短で子チップ２〜５，７の厚さにほぼ等し
く、配線距離が短い。This semiconductor device is formed by combining a plurality of semiconductor chips (parent chip 1, child chips 2 to 8) like a multi-chip module. In other words, unlike a system-on-chip (SOC), it does not combine all the functions in one semiconductor chip.
Manufacturing cost is low. In such a semiconductor device, the child chips 2 to 5 and 7 are the other child chips 2 to 5 which are vertically adjacent to each other.
8 and the conductor 2 filled in the through holes 2c to 5c and 7c.
They are electrically connected by d to 5d and 7d. Therefore, the wiring length between the child chips 2 to 8 adjacent to each other in the stacking direction is almost equal to the thickness of the child chips 2 to 5 and 7 at the shortest, and the wiring distance is short.

【００２５】さらに、チップブロック１１を構成する子
チップ２，４〜６と、チップブロック１２を構成する子
チップ３，７，８とは、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ
３１，Ｌｈ３２および層間配線Ｌｖなどにより直接接続
されているので、これらの配線長も短い。なぜなら、層
内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間
配線Ｌｖが設けられていない場合、第１のチップブロッ
ク１１を構成する子チップ２，４〜６と、第２のチップ
ブロック１２を構成する子チップ３，７，８とは、必ず
親チップ１の活性面１ａに形成された配線を介して接続
しなければならないからである。Further, the child chips 2, 4 to 6 forming the chip block 11 and the child chips 3, 7 and 8 forming the chip block 12 are connected to the intra-layer wirings Lh1, Lh2 and Lh.
Since they are directly connected by 31, Lh 32 and the interlayer wiring Lv, the wiring length of these is also short. This is because when the intra-layer wirings Lh1, Lh2, Lh31, Lh32 and the inter-layer wiring Lv are not provided, the child chips 2, 4 to 6 forming the first chip block 11 and the second chip block 12 are formed. This is because the child chips 3, 7, and 8 must be connected to each other via the wiring formed on the active surface 1a of the parent chip 1 without fail.

【００２６】たとえば、子チップ６と子チップ７とを接
続する場合を考えると、まず、子チップ６を活性面１ａ
に形成された配線に接続するために、電極パッド５ｅ、
導電体５ｄ、活性面５ａに形成された配線、内部接続用
電極５ｂ、電極パッド４ｅ、導電体４ｄ、活性面４ａに
形成された配線、内部接続用電極４ｂ、電極パッド２
ｅ、導電体２ｄ、内部接続用電極２ｂ、および内部接続
用電極１ｂを経なければならない。さらに、活性面１ａ
に形成された配線と子チップ７を接続するために、内部
接続用電極１ｂ、内部接続用電極３ｂ、活性面３ａに形
成された配線、導電体３ｄ、および電極パッド３ｅを経
なければならない。このため、活性面１ａに垂直な方向
および平行な方向ともに、配線長が長くなる。For example, considering the case where the child chip 6 and the child chip 7 are connected, first, the child chip 6 is connected to the active surface 1a.
Electrode pad 5e for connecting to the wiring formed on
Conductor 5d, wiring formed on active surface 5a, internal connection electrode 5b, electrode pad 4e, conductor 4d, wiring formed on active surface 4a, internal connection electrode 4b, electrode pad 2
e, the conductor 2d, the internal connection electrode 2b, and the internal connection electrode 1b. Furthermore, the active surface 1a
In order to connect the wiring formed in 1 to the child chip 7, it must go through the internal connection electrode 1b, the internal connection electrode 3b, the wiring formed on the active surface 3a, the conductor 3d, and the electrode pad 3e. Therefore, the wiring length becomes long both in the direction perpendicular to the active surface 1a and in the direction parallel thereto.

【００２７】これに対して、この半導体装置において
は、子チップ６と子チップ７とは、内部接続用電極６
ｂ、層内配線Ｌｈ３１、層間配線Ｌｖ、および層内配線
Ｌｈ２のみを介して接続されているので、活性面１ａに
垂直な方向および平行な方向ともに、配線長は短い。子
チップ２と子チップ３との電気的な接続は、親チップ１
の活性面１ａ上に形成された配線により行っても、配線
長を短くすることが可能である。しかしながら、子チッ
プ２と子チップ３との接続を、少なくともその一部を層
内配線Ｌｈ１を介して行うことにより、配線を分散さ
せ、結果としてより高密度に配線することができる。同
様に、子チップ８と他の子チップ２〜７とは、子チップ
８の活性面８ａ側に配された層内配線Ｌｈ２などにより
行うことが可能であるが、導電体８ｄを介して子チップ
８の非活性面側から配線することにより、配線を分散さ
せ、結果としてより高密度に配線することができる。On the other hand, in this semiconductor device, the child chip 6 and the child chip 7 are composed of the internal connection electrodes 6
Since they are connected via only b, the intra-layer wiring Lh31, the inter-layer wiring Lv, and the intra-layer wiring Lh2, the wiring length is short both in the direction perpendicular to the active surface 1a and in the direction parallel thereto. The electrical connection between the child chip 2 and the child chip 3 is made by the parent chip 1
Even if the wiring is formed on the active surface 1a, the wiring length can be shortened. However, by connecting at least a part of the child chip 2 and the child chip 3 via the intra-layer wiring Lh1, the wiring can be dispersed, and as a result, wiring can be performed at a higher density. Similarly, the child chip 8 and the other child chips 2 to 7 can be formed by the in-layer wiring Lh2 arranged on the active surface 8a side of the child chip 8 or the like, but the child chip 8 and the other child chips 2 to 7 can be formed via the conductor 8d. By wiring from the non-active surface side of the chip 8, wiring can be dispersed, and as a result, wiring can be performed with higher density.

【００２８】また、親チップ１は、貫通孔１ｃ内に充填
された導電体１ｄおよびバンプ９を介して外部接続され
るので、外部接続のための配線長も短い。親チップ１の
厚さ方向に関する導電体１ｄの長さは、親チップ１を薄
く構成することにより短くすることができる。以上のよ
うに、この半導体装置は、配線長が短いので信号の高速
伝送ができる。また、この半導体装置は、厚さを薄く構
成することができるので、集積度が高い。また、層内配
線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線
Ｌｖにより、任意の２つの子チップ２〜８の間を短い配
線長で接続することができるので、子チップの配置に関
して制約が少なく、半導体装置の設計の自由度が大き
い。Further, since the parent chip 1 is externally connected via the conductor 1d and the bump 9 filled in the through hole 1c, the wiring length for external connection is short. The length of the conductor 1d in the thickness direction of the parent chip 1 can be shortened by making the parent chip 1 thin. As described above, since the semiconductor device has a short wiring length, high-speed signal transmission is possible. Moreover, since this semiconductor device can be made thin, the degree of integration is high. Further, since the two intra-layer wirings Lh1, Lh2, Lh31, Lh32 and the inter-layer wiring Lv can connect any two child chips 2 to 8 with a short wiring length, there are few restrictions on the layout of the child chips. Greater flexibility in designing semiconductor devices.

【００２９】導電体１ｄ〜５ｄ，７ｄ，８ｄは、貫通孔
１ｃ〜５ｃ，７ｃ，８ｃ内の一部（たとえば、内周壁に
沿うように）配されていてもよい。親チップ１および子
チップ２〜５，７，８における貫通孔１ｃ〜５ｃ，７
ｃ，８ｃの位置は、任意に定めることができる。すなわ
ち、子チップ２〜５，７，８の貫通孔２ｃ〜５ｃ，７
ｃ，８ｃは、隣接して下方に存在する親チップ１の貫通
孔１ｃまたは子チップ２，４，３，７における貫通孔２
ｃ，４ｃ，３ｃ，７ｃの位置とは無関係に（直上ではな
いずれた位置に）配置されている。無論、これらは互い
に直上／直下に配置されていてもよい。The conductors 1d to 5d, 7d and 8d may be arranged in part in the through holes 1c to 5c, 7c and 8c (for example, along the inner peripheral wall). Through holes 1c to 5c, 7 in the parent chip 1 and the child chips 2 to 5, 7 and 8
The positions of c and 8c can be arbitrarily determined. That is, the through holes 2c to 5c, 7 of the child chips 2 to 5, 7 and 8
c and 8c are the through holes 1c of the parent chip 1 or the through holes 2 in the child chips 2, 4, 3, and 7, which are adjacent and downward.
They are arranged irrespective of the positions of c, 4c, 3c and 7c (at positions which are not directly above). Of course, these may be arranged directly above / below each other.

【００３０】子チップ２〜５，７，８の導電体２ｄ〜５
ｄ，７ｄ，８ｄは、隣接して下方に存在する親チップ１
の導電体１ｄまたは子チップ２，４，３，７の導電体２
ｄ，４ｄ，３ｄ，７ｄと、直接接続されて共通電極を形
成していてもよく、共通電極を形成していなくてもよ
い。また、これらの導電体１ｄ〜５ｄ，７ｄ，８ｄのう
ち、一部の組のみが共通電極を形成していてもよく、す
べての組が共通電極を形成していてもよい。また、共通
電極は形成されていなくてもよい。Conductors 2d to 5 of the child chips 2 to 5, 7 and 8
d, 7d, and 8d are the parent chips 1 that are adjacently located below
Conductor 1d or the conductor 2 of the child chips 2, 4, 3, 7
The common electrode may be formed by being directly connected to d, 4d, 3d, and 7d, or the common electrode may not be formed. Moreover, among these conductors 1d to 5d, 7d, and 8d, only a part of the sets may form the common electrode, or all the sets may form the common electrode. Further, the common electrode may not be formed.

【００３１】チップブロック１１，１２を構成する子チ
ップ２〜８の数は、任意に設定することができ、１つで
あってもよく複数であってもよい。層内配線Ｌｈ１，Ｌ
ｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖは、チッ
プブロック１１を構成する任意の子チップ２，４〜６
と、チップブロック１２を構成すると任意の子チップ
３，７，８とを接続するように設けることができる。層
間配線Ｌｖは、任意の配線面（第１ないし第３配線面３
１〜３３）間を接続するように設けることができ、たと
えば、第１配線面３１と第３配線面３３とのように、隣
接しない配線面間を接続するものであってもよい。The number of the child chips 2 to 8 constituting the chip blocks 11 and 12 can be set arbitrarily and may be one or plural. In-layer wiring Lh1, L
The h2, Lh31, Lh32 and the interlayer wiring Lv are arbitrary child chips 2, 4 to 6 that constitute the chip block 11.
When the chip block 12 is configured, it can be provided so as to connect any child chips 3, 7, and 8. The interlayer wiring Lv is an arbitrary wiring surface (first to third wiring surfaces 3
1 to 33) may be provided so as to be connected to each other. For example, the first wiring surface 31 and the third wiring surface 33 may be connected to non-adjacent wiring surfaces.

【００３２】チップブロック１１，１２を構成する子チ
ップ２ないし８のいずれかの上に、子チップ２〜８より
横幅の狭い（厚さ方向に垂直な方向の長さが短い）子チ
ップからなるチップブロック（小ブロック）が複数支持
されていてもよい。この場合、小ブロックを支持する子
チップ２ないし８は支持半導体チップをなす。チップブ
ロック１１，１２の数は、１つであってもよく、３つ以
上であってもよい。On any one of the child chips 2 to 8 constituting the chip blocks 11 and 12, a child chip having a width smaller than that of the child chips 2 to 8 (shorter in the direction perpendicular to the thickness direction) is formed. A plurality of chip blocks (small blocks) may be supported. In this case, the child chips 2 to 8 supporting the small blocks form supporting semiconductor chips. The number of chip blocks 11 and 12 may be one, or may be three or more.

【００３３】子チップ６の上部もポリイミド樹脂１０で
覆うように構成されていてもよい。その場合、ポリイミ
ド樹脂１０の表面に金属箔（板）等からなる放熱板が取
り付けられていてもよい。ポリイミド樹脂１０の代わり
に、たとえば、イミド結合もしくはアシド結合またはイ
ミド結合およびアシド結合の両方を含む樹脂を用いても
よく、樹脂以外の絶縁体を用いてもよい。親チップ１の
非活性面には、バンプ９が接続されていなくてもよい。
この場合、たとえば、配線基板等に形成された電極パッ
ドなどにクリーム半田を塗布して、導電体１ｄと接合す
ることにより、この半導体装置を配線基板に実装するこ
とができる。The upper part of the child chip 6 may be covered with the polyimide resin 10. In that case, a radiator plate made of a metal foil (plate) or the like may be attached to the surface of the polyimide resin 10. Instead of the polyimide resin 10, for example, a resin containing an imide bond or an acid bond or both an imide bond and an acid bond may be used, or an insulator other than the resin may be used. The bump 9 may not be connected to the non-active surface of the parent chip 1.
In this case, for example, the semiconductor device can be mounted on the wiring substrate by applying cream solder to an electrode pad or the like formed on the wiring substrate and joining it to the conductor 1d.

【００３４】図２〜図５は、図１の半導体装置の製造方
法を説明するための図解的な断面図である。図２〜図５
に示す半導体ウエハ１５は、図１に示す最終形態の半導
体装置における親チップ１に対応する領域が、半導体ウ
エハ１５の面内方向に、多数密に配されたものである。
図２〜図５には、ほぼ１つの半導体装置に対応する領域
（単位領域）のみを示すが、以下の各工程は、すべての
単位領域に対して、実施される。2 to 5 are schematic sectional views for explaining a method of manufacturing the semiconductor device of FIG. 2 to 5
In the semiconductor wafer 15 shown in FIG. 1, many regions corresponding to the parent chip 1 in the semiconductor device of the final form shown in FIG. 1 are densely arranged in the in-plane direction of the semiconductor wafer 15.
2 to 5 show only a region (unit region) corresponding to almost one semiconductor device, the following steps are carried out for all unit regions.

【００３５】まず、内部接続用電極１ｂが形成された半
導体ウエハ１５の活性面１５ａに凹所２１を形成し、凹
所２１内に導電体１ｄを充填する。このときの半導体ウ
エハ１５は、図１に示す最終形態の半導体装置における
親チップ１よりも厚さが厚い。半導体ウエハ１５は、半
導体装置の形成工程において破損しないように充分な機
械的強度を有する厚さとすることができる。大口径の半
導体ウエハ１５を用いる際は、より厚くするようにして
もよい。凹所２１の形成は、たとえば、ドリルによる孔
あけ、レーザ加工などによるものとすることができる。
導電体１ｄの凹所２１への充填は、たとえば、導電ペー
ストを用いて行うことができる。First, the recess 21 is formed in the active surface 15a of the semiconductor wafer 15 on which the internal connection electrode 1b is formed, and the conductor 21 is filled in the recess 21. At this time, the semiconductor wafer 15 is thicker than the parent chip 1 in the semiconductor device of the final form shown in FIG. The semiconductor wafer 15 can have a thickness having sufficient mechanical strength so as not to be damaged in the process of forming a semiconductor device. When using a semiconductor wafer 15 having a large diameter, it may be made thicker. The recess 21 can be formed by, for example, drilling a hole, laser processing, or the like.
Filling of the recess 21 with the conductor 1d can be performed using, for example, a conductive paste.

【００３６】同様に、内部接続用電極２ｂ，３ｂが形成
された子チップ２，３の活性面２ａ，３ａに、それぞれ
凹所２２，２３を形成し、凹所２２，２３内に導電体２
ｄ，３ｄを充填する（図２（ａ））。このときの子チッ
プ２，３は、図１に示す最終形態の半導体装置における
子チップ２，３よりも厚さが厚い。そして、活性面１５
ａと活性面２ａ，３ａとを、互いに平行になるように対
向させ（子チップ２，３をフェースダウンして）、内部
接続用電極２ｂ，３ｂを、対応する内部接続用電極１ｂ
に対して、活性面２ａ，３ａ内の方向に関して位置合わ
せする。続いて、活性面１５ａと活性面２ａ，３ａとを
近接させて、内部接続用電極１ｂと内部接続用電極２
ｂ，３ｂとを接続（接合）する。その後、活性面１５ａ
上で、子チップ２，３を覆うように、ポリイミド樹脂１
０を形成する（図２（ｂ））。ポリイミド樹脂１０は、
子チップ２，３の非活性面を埋没させるように形成され
る。ポリイミド樹脂１０は、たとえば、半導体ウエハ１
５の活性面１５ａに、ポリイミド樹脂１０の前駆体であ
るポリアミック酸の溶液などを塗布し、この前駆体を適
当な温度で加熱して得ることができる。Similarly, recesses 22 and 23 are formed in the active surfaces 2a and 3a of the child chips 2 and 3 on which the electrodes 2b and 3b for internal connection are formed, and the conductor 2 is formed in the recesses 22 and 23.
d and 3d are filled (FIG. 2 (a)). At this time, the child chips 2 and 3 are thicker than the child chips 2 and 3 in the semiconductor device of the final form shown in FIG. And the active surface 15
a and the active surfaces 2a and 3a face each other so as to be parallel to each other (face down the child chips 2 and 3), and the internal connection electrodes 2b and 3b are connected to the corresponding internal connection electrodes 1b.
On the other hand, they are aligned with respect to the directions in the active surfaces 2a and 3a. Then, the active surface 15a and the active surfaces 2a and 3a are brought close to each other, and the internal connection electrode 1b and the internal connection electrode 2 are connected.
b and 3b are connected (joined). Then, the active surface 15a
Polyimide resin 1 so as to cover the child chips 2 and 3 above
0 is formed (FIG. 2B). The polyimide resin 10 is
It is formed so that the non-active surfaces of the child chips 2 and 3 are buried. The polyimide resin 10 is, for example, the semiconductor wafer 1
It can be obtained by applying a solution of polyamic acid, which is a precursor of the polyimide resin 10, to the active surface 15a of No. 5, and heating the precursor at an appropriate temperature.

【００３７】次に、ポリイミド樹脂１０の表面を研削
（表面研削）する。この工程は、物理的な研磨または研
削によるものであってもよく、エッチングなどの化学的
研磨（溶解）によるものであってもよい。表面研削を行
う際、たとえば、半導体ウエハ１５の非活性面を、粘着
テープを介して保持板に保持したり、吸引可能な保持板
に吸着保持させることができる。表面研削により、ま
ず、ポリイミド樹脂１０が除去されて子チップ２，３の
非活性面が露出される。さらに、ポリイミド樹脂１０と
子チップ２，３の非活性面２ａ，３ａが研削されて、凹
所２２，２３内の導電体２ｄ，３ｄが露出される。これ
により、凹所２２，２３は、子チップ２，３を厚さ方向
に貫通する貫通孔２ｃ，３ｃとなる。この状態が、図３
（ｃ）に示されている。Next, the surface of the polyimide resin 10 is ground (surface grinding). This step may be by physical polishing or grinding, or may be by chemical polishing (melting) such as etching. When the surface is ground, for example, the non-active surface of the semiconductor wafer 15 can be held on a holding plate via an adhesive tape, or can be sucked and held on a holding plate capable of sucking. By surface grinding, first, the polyimide resin 10 is removed and the non-active surfaces of the child chips 2 and 3 are exposed. Further, the polyimide resin 10 and the non-active surfaces 2a, 3a of the child chips 2, 3 are ground to expose the conductors 2d, 3d in the recesses 22, 23. As a result, the recesses 22 and 23 become through holes 2c and 3c that penetrate the child chips 2 and 3 in the thickness direction. This state is shown in FIG.
It is shown in (c).

【００３８】表面研削の後、子チップ２，３の非活性面
およびポリイミド樹脂１０の表面は面一の第１配線面３
１となる。導電体２ｄ，３ｄが露出した後も、子チップ
２，３が所望の厚さになるまで表面研削を続け、子チッ
プ２，３を薄型化してもよい。これにより、半導体装置
全体として厚さを薄くすることができるとともに、子チ
ップ２，３の厚さ方向に沿った導電体２ｄ，３ｄの長さ
（配線長）を短くすることができる。After the surface grinding, the non-active surfaces of the child chips 2 and 3 and the surface of the polyimide resin 10 are flush with the first wiring surface 3
It becomes 1. Even after the conductors 2d and 3d are exposed, surface grinding may be continued until the child chips 2 and 3 have a desired thickness, and the child chips 2 and 3 may be thinned. As a result, the thickness of the semiconductor device as a whole can be reduced and the length (wiring length) of the conductors 2d and 3d along the thickness direction of the child chips 2 and 3 can be shortened.

【００３９】子チップ２，３はポリイミド樹脂１０によ
り機械的に保護されているので、表面研削の際の応力に
より、子チップ２，３や子チップ２，３と半導体ウエハ
１５との接続が破壊されることがない。したがって、子
チップ２，３を薄く加工することができる。続いて、第
１配線面３１上において、導電体２ｄ，３ｄ上に電極パ
ッド２ｅ，３ｅをそれぞれ形成し、子チップ３の非活性
面およびポリイミド樹脂１０の表面の所定の位置に層内
配線Ｌｈ１を形成する（図３（ｄ））。電極パッド２
ｅ，３ｅおよび層内配線Ｌｈ１の形成方法の一例を示す
と、まず、ポリイミド樹脂１０表面の所定の部分を、水
酸化カリウム水溶液で処理することにより、ポリイミド
樹脂１０の表層部分におけるイミド環を開裂させ、ポリ
イミド樹脂１０の表層部分にカルボキシル基を導入す
る。このように所定の部分が表面改質されたポリイミド
樹脂１０の表面を、金属イオンを含む水溶液（たとえ
ば、硫酸銅の水溶液）で処理することによりイオン交換
反応を生じさせ、薄い金属膜を形成する。子チップ２，
３上の所定の位置にも適当な方法により、薄い金属膜を
形成した後、これらの薄い金属膜に通電して電解めっき
を施し厚膜化し、電極パッド２ｅ，３ｅおよび層内配線
Ｌｈ１の膜を形成することができる。これにより、電極
パッド２ｅ，３ｅおよび層内配線Ｌｈ１を、一括して形
成することができる。Since the child chips 2 and 3 are mechanically protected by the polyimide resin 10, the child chips 2 and 3 and the connection between the child chips 2 and 3 and the semiconductor wafer 15 are broken by the stress during the surface grinding. Never be done. Therefore, the child chips 2 and 3 can be thinly processed. Subsequently, on the first wiring surface 31, the electrode pads 2e and 3e are formed on the conductors 2d and 3d, respectively, and the in-layer wiring Lh1 is formed at a predetermined position on the inactive surface of the child chip 3 and the surface of the polyimide resin 10. Are formed (FIG. 3D). Electrode pad 2
e, 3e and an example of a method of forming the in-layer wiring Lh1 will be described. First, a predetermined portion of the surface of the polyimide resin 10 is treated with an aqueous potassium hydroxide solution to cleave the imide ring in the surface layer portion of the polyimide resin 10. Then, a carboxyl group is introduced into the surface layer portion of the polyimide resin 10. By treating the surface of the polyimide resin 10 whose surface has been modified at a predetermined portion with an aqueous solution containing metal ions (for example, an aqueous solution of copper sulfate), an ion exchange reaction is caused to form a thin metal film. . Child chip 2,
After a thin metal film is formed at a predetermined position on 3 by an appropriate method, the thin metal film is energized to be electroplated to be thickened, and the film of the electrode pads 2e and 3e and the intralayer wiring Lh1 is formed. Can be formed. As a result, the electrode pads 2e and 3e and the in-layer wiring Lh1 can be collectively formed.

【００４０】次に、内部接続用電極４ｂ，７ｂが形成さ
れた子チップ４，７の活性面４ａ，７ａに、それぞれ凹
所２４，２７を形成し、凹所２４，２７内に導電体４
ｄ，７ｄを充填する。このときの子チップ４，７は、図
１に示す最終形態の半導体装置における子チップ４，７
よりも厚さが厚い。そして、第１配線面３１と活性面４
ａおよび７ａとを互いに平行になるように対向させ、内
部接続用電極４ｂ，７ｂを、対応する電極パッド２ｅ，
３ｅまたｈ層内配線Ｌｈ１に対して、活性面４ａ，７ａ
内の方向に関して位置合わせする。Next, recesses 24 and 27 are formed in the active surfaces 4a and 7a of the child chips 4 and 7 on which the electrodes 4b and 7b for internal connection are formed, and the conductors 4 are formed in the recesses 24 and 27.
Fill d and 7d. The child chips 4 and 7 at this time are the child chips 4 and 7 in the semiconductor device of the final form shown in FIG.
Thicker than. Then, the first wiring surface 31 and the active surface 4
a and 7a face each other in parallel to each other, and the internal connection electrodes 4b and 7b are connected to the corresponding electrode pads 2e,
3e and the active surface 4a, 7a with respect to the in-layer wiring Lh1
Align with respect to the inward direction.

【００４１】続いて、第１配線面３１と活性面４ａ，７
ａとを近接させて、内部接続用電極４ｂ，７ｂと電極パ
ッド２ｅ，３ｅおよび層内配線Ｌｈ１とを接続（接合）
する。これにより、子チップ４，７は、第１配線面３１
に対してフェースダウンして接続される。その後、第１
配線面３１上で、子チップ４，７を覆うように、ポリイ
ミド樹脂１０を形成する（図４（ｅ））。以下同様に、
導電体４ｄ、７ｄが露出するまで表面研削を行う。これ
により、凹所２４，２７は、貫通孔４ｃ，７ｃとなる。
子チップ４，７の非活性面およびポリイミド樹脂１０の
表面は、面一の第２配線面３２となる。続いて、第２配
線面３２上で、導電体４ｄ，７ｄ上に電極パッド４ｅ，
７ｅを形成し、子チップ７の非活性面およびポリイミド
樹脂１０の表面の所定の位置に、層内配線Ｌｈ２を形成
する。Subsequently, the first wiring surface 31 and the active surfaces 4a, 7
The internal connection electrodes 4b and 7b are connected (bonded) to the electrode pads 2e and 3e and the intra-layer wiring Lh1 by bringing them close to each other.
To do. As a result, the child chips 4 and 7 have the first wiring surface 31.
Is connected face down to. Then the first
A polyimide resin 10 is formed on the wiring surface 31 so as to cover the child chips 4 and 7 (FIG. 4E). And so on
Surface grinding is performed until the conductors 4d and 7d are exposed. As a result, the recesses 24, 27 become the through holes 4c, 7c.
The non-active surfaces of the child chips 4 and 7 and the surface of the polyimide resin 10 become the second wiring surface 32 which is flush with each other. Then, on the second wiring surface 32, the electrode pads 4e,
7e is formed, and the in-layer wiring Lh2 is formed at a predetermined position on the inactive surface of the child chip 7 and the surface of the polyimide resin 10.

【００４２】さらに、内部接続用電極５ｂ，８ｂが形成
された子チップ５，８を用いて、同様の工程を実施す
る。これにより、内部接続用電極５ｂ，８ｂと電極パッ
ド４ｅ，７ｅおよび層内配線Ｌｈ２とが接続され、子チ
ップ５，８が研磨により薄型化されるとともに導電体５
ｄ，８ｄが充填された貫通孔５ｃ，８ｃが形成される。
子チップ５，８の非活性面とポリイミド樹脂１０の表面
とは、面一の第３配線面３３となる。Further, the same steps are carried out using the child chips 5 and 8 on which the electrodes 5b and 8b for internal connection are formed. As a result, the internal connection electrodes 5b and 8b are connected to the electrode pads 4e and 7e and the in-layer wiring Lh2, the child chips 5 and 8 are thinned by polishing, and the conductor 5 is formed.
Through holes 5c and 8c filled with d and 8d are formed.
The non-active surfaces of the child chips 5 and 8 and the surface of the polyimide resin 10 become a flush third wiring surface 33.

【００４３】この状態で、層内配線Ｌｈ２の所定位置の
上方から、ポリイミド樹脂１０に対して穴あけ加工を行
う。この工程は、レーザ加工やエッチングなどにより実
施することができる。これにより、第２配線面３２と第
３配線面３３との間のポリイミド樹脂１０に断面形状が
Ｖ字形のビアホール３５が形成され、層内配線Ｌｈ２の
一部が露出する（図４（ｆ））。その後、電極パッド５
ｅ、層内配線Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖを
所定の位置に形成する。層間配線Ｌｖは、ビアホール３
５の内周面および露出している層内配線Ｌｈ２上に形成
される。この工程は、たとえば、上述の層間配線Ｌｈ１
の形成方法として例示した方法により実施することがで
きる。これにより、層内配線Ｌｈ３１と層間配線Ｌｖと
を一体成形することができ、かつ、これらと電極パッド
５ｅおよび層内配線Ｌｈ３２と一括で形成することがで
きる。In this state, the polyimide resin 10 is punched from above the predetermined position of the intra-layer wiring Lh2. This step can be performed by laser processing, etching, or the like. As a result, a via hole 35 having a V-shaped cross section is formed in the polyimide resin 10 between the second wiring surface 32 and the third wiring surface 33, and a part of the intra-layer wiring Lh2 is exposed (FIG. 4 (f)). ). After that, the electrode pad 5
e, the intra-layer wirings Lh31 and Lh32 and the interlayer wiring Lv are formed at predetermined positions. The interlayer wiring Lv is the via hole 3
5 is formed on the inner peripheral surface of the wiring 5 and the exposed in-layer wiring Lh2. This step is performed, for example, by the above-described interlayer wiring Lh1.
Can be carried out by the method exemplified as the method for forming As a result, the intra-layer wiring Lh31 and the inter-layer wiring Lv can be integrally molded, and these, the electrode pad 5e, and the intra-layer wiring Lh32 can be collectively formed.

【００４４】続いて、活性面６ａに内部接続用電極６ｂ
が形成された子チップ６を、内部接続用電極６ｂが電極
パッド５ｅおよび層内配線Ｌｈ３１に接合されるよう
に、フェースダウンして接続する（図５（ｇ））。子チ
ップ６には、凹所は形成しない。そして、第３配線面３
３上で子チップ６を覆うようにポリイミド樹脂１０を形
成した後、子チップ６が所定の厚さになるまで、表面研
削を行う。さらに、半導体ウエハ１５の非活性面を導電
体１ｄが露出するまで研削（裏面研削）する。これによ
り、凹所２１は貫通孔１ｃとなる。導電体１ｄが露出し
た後も裏面研削を続け、半導体ウエハ１５を薄型化して
もよい。これにより、半導体装置全体として厚さを薄く
することができるとともに、半導体ウエハ１５（親チッ
プ１）の厚さ方向に沿った導電体１ｄの長さ（配線長）
を短くすることができる。Then, an electrode 6b for internal connection is formed on the active surface 6a.
The child chips 6 on which are formed are connected face down so that the internal connection electrodes 6b are bonded to the electrode pads 5e and the intra-layer wirings Lh31 (FIG. 5 (g)). No recess is formed in the child chip 6. And the third wiring surface 3
After the polyimide resin 10 is formed on the substrate 3 so as to cover the child chip 6, surface grinding is performed until the child chip 6 has a predetermined thickness. Further, the non-active surface of the semiconductor wafer 15 is ground (back surface grinding) until the conductor 1d is exposed. As a result, the recess 21 becomes the through hole 1c. The semiconductor wafer 15 may be thinned by continuing the back surface grinding even after the conductor 1d is exposed. As a result, the thickness of the semiconductor device as a whole can be reduced, and the length (wiring length) of the conductor 1d along the thickness direction of the semiconductor wafer 15 (parent chip 1) can be reduced.
Can be shortened.

【００４５】裏面研削の際、半導体ウエハ１５は、活性
面１５ａ側に形成されたポリイミド樹脂１０や子チップ
２〜８によって補強された状態となっているので、裏面
研削により破損することはない。露出した導電体１ｄに
は、半田ボールなどからなるバンプ９を接続する。この
後、図５（ｈ）に示すように、スクライブラインＳ（切
断ライン）に沿って、半導体ウエハ１５をポリイミド樹
脂１０とともにダイシングソー２９で切断することによ
り、親チップ１上に子チップ２〜８が接合された図１に
示す半導体装置の個片が、半導体ウエハ１５から切り出
される。During backside grinding, the semiconductor wafer 15 is in a state of being reinforced by the polyimide resin 10 and the child chips 2 to 8 formed on the side of the active surface 15a, and therefore is not damaged by backside grinding. Bumps 9 made of solder balls or the like are connected to the exposed conductors 1d. Thereafter, as shown in FIG. 5H, the semiconductor wafer 15 is cut along with the polyimide resin 10 with the dicing saw 29 along the scribe line S (cutting line), so that the child chips 2 to 2 on the parent chip 1. The individual pieces of the semiconductor device shown in FIG. 1 to which 8 is bonded are cut out from the semiconductor wafer 15.

【００４６】以上の製造方法は、半導体ウエハ１５上で
複数の半導体装置に相当する領域に対して、各工程を一
括して行う例である。このような製造方法により、複数
個のチップ・オン・チップ構造の半導体装置を、効率よ
く製造することができる。しかし、本発明はこれに限定
されるものではなく、親チップ１の個片に対して各工程
を実施してこのような半導体装置を得てもよい。層間配
線Ｌｖを形成するためのビアホール３５は、ドリルによ
り形成してもよい。その場合、ポリイミド樹脂１０の厚
さ方向に関して直径がほぼ一定のビアホール３５が得ら
れるが、イオン交換等による層間配線Ｌｖの形成には影
響を与えない。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌ
ｈ３２は、層間配線Ｌｖと一括して形成する必要がない
場合は、第１〜第３の配線面３１〜３３の全面に金属箔
（たとえば、銅箔）を張り付けた後、不要部をエッチン
グにより除去して得てもよい。The above manufacturing method is an example in which the respective steps are collectively performed on a region corresponding to a plurality of semiconductor devices on the semiconductor wafer 15. With such a manufacturing method, it is possible to efficiently manufacture a plurality of semiconductor devices having a chip-on-chip structure. However, the present invention is not limited to this, and each semiconductor chip may be obtained by performing each step on the individual pieces of the parent chip 1. The via hole 35 for forming the interlayer wiring Lv may be formed by a drill. In that case, a via hole 35 having a substantially constant diameter in the thickness direction of the polyimide resin 10 is obtained, but this does not affect the formation of the interlayer wiring Lv by ion exchange or the like. In-layer wiring Lh1, Lh2, Lh31, L
When it is not necessary to form h32 together with the interlayer wiring Lv, after the metal foil (for example, copper foil) is attached to the entire surface of the first to third wiring surfaces 31 to 33, the unnecessary portion is etched. It may be removed and obtained.

【００４７】その他、特許請求の範囲に記載された事項
の範囲で種々の変更を施すことが可能である。Besides, various modifications can be made within the scope of the matters described in the claims.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施形態に係る半導体装置の構造を
示す図解的な断面図である。FIG. 1 is a schematic sectional view showing a structure of a semiconductor device according to an embodiment of the present invention.

【図２】本発明の一実施形態に係る半導体装置の製造方
法における最初の工程群を説明するための図解的な断面
図である。FIG. 2 is a schematic sectional view for explaining a first step group in the method for manufacturing a semiconductor device according to the embodiment of the present invention.

【図３】図２に示す工程群に続く工程群を説明するため
の図解的な断面図である。FIG. 3 is a schematic sectional view for explaining a process group following the process group shown in FIG.

【図４】図３に示す工程群に続く工程群を説明するため
の図解的な断面図である。FIG. 4 is a schematic sectional view for explaining a process group following the process group shown in FIG.

【図５】図４に示す工程群に続く工程群を説明するため
の図解的な断面図である。FIG. 5 is a schematic sectional view for explaining a process group following the process group shown in FIG.

【符号の説明】[Explanation of symbols]

１ 親チップ ２〜８ 子チップ １ａ〜８ａ，１５ａ 活性面 １ｂ〜８ｂ 内部接続用電極 １ｃ〜５ｃ，７ｃ，８ｃ 貫通孔 １ｄ〜５ｄ，７ｄ，８ｄ 導電体 Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２ 層内配線 Ｌｖ 層間配線 １０ ポリイミド樹脂 １１ 第１のチップブロック １２ 第２のチップブロック １５ 半導体ウエハ ２１〜２５，２７，２８ 凹所 ３１ 第１配線面 ３２ 第２配線面 ３３ 第３配線面 1 parent chip 2-8 child chips 1a to 8a, 15a Active surface 1b to 8b Internal connection electrodes 1c to 5c, 7c, 8c through hole 1d-5d, 7d, 8d conductor Lh1, Lh2, Lh31, Lh32 In-layer wiring Lv interlayer wiring 10 Polyimide resin 11 First chip block 12 Second chip block 15 Semiconductor wafer 21-25,27,28 recess 31 First wiring surface 32 Second wiring surface 33 Third wiring surface

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】支持半導体チップと、 上記支持半導体チップの一方表面に支持されて接続さ
れ、上記支持半導体チップの一方表面にほぼ平行な活性
面を有した１つの半導体チップまたは複数の半導体チッ
プをそれぞれ含む第１および第２のチップブロックと、 上記第１および第２のチップブロックの間に配された絶
縁体と、 この絶縁体の内部または表面に配され、上記第１または
第２のチップブロックを構成するいずれかの半導体チッ
プの非活性面もしくは活性面を含む面である配線面上に
沿って配された層内配線と、を備えたことを特徴とする
半導体装置。1. A support semiconductor chip, and one semiconductor chip or a plurality of semiconductor chips which are supported and connected to one surface of the support semiconductor chip and have an active surface substantially parallel to one surface of the support semiconductor chip. First and second chip blocks respectively including the insulator, an insulator arranged between the first and second chip blocks, and an inside or a surface of the insulator, and the first or second chip. A semiconductor device comprising: an intra-layer wiring arranged along a wiring surface, which is a surface including an inactive surface or an active surface of one of the semiconductor chips forming the block. 【請求項２】上記第１のチップブロックを構成するいず
れかの半導体チップの活性面または非活性面と、上記第
２のチップブロックを構成するいずれかの半導体チップ
の活性面または非活性面とが、同一の上記配線面内にあ
ることを特徴とする請求項１記載の半導体装置。2. An active surface or a non-active surface of any semiconductor chip forming the first chip block, and an active surface or a non-active surface of any semiconductor chip forming the second chip block. 2. The semiconductor device according to claim 1, wherein the two are in the same wiring plane. 【請求項３】上記層内配線は、同一平面にない第１およ
び第２配線面にそれぞれ沿って配された第１層内配線お
よび第２層内配線を含み、 上記第１および第２層内配線の間を接続する層間配線を
さらに含むことを特徴とする請求項１または２記載の半
導体装置。3. The in-layer wiring includes a first-layer inner wiring and a second-layer inner wiring, which are arranged along first and second wiring surfaces which are not on the same plane, respectively. 3. The semiconductor device according to claim 1, further comprising an interlayer wiring connecting the inner wirings. 【請求項４】上記第１および第２のチップブロックを構
成する半導体チップのうちの少なくとも１つが、内部に
導電体が配された貫通孔を有することを特徴とする請求
項１ないし３のいずれかに記載の半導体装置。4. At least one of the semiconductor chips forming the first and second chip blocks has a through hole in which an electric conductor is arranged, inside. The semiconductor device according to 1.
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