JP2003142610A - Nonvolatile semiconductor memory device and method for injecting charge thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To efficiently inject a high energy charge from the overall surface of a region formed with a channel even at a low voltage. SOLUTION: The nonvolatile semiconductor memory device comprises a first semiconductor layer ISO made of a first conductivity type semiconductor, a potential barrier layer BD brought into contact with one surface of the first semiconductor layer in a thickness direction, a second semiconductor layer SUB opposed to the first semiconductor layer via the potential barrier layer, a gate dielectric film GD having a plurality of dielectric films laminated on the other surface of the first semiconductor layer at an opposite side to the second semiconductor layer and having a charge storage means inside, a gate electrode WL opposed to the first semiconductor layer via a gate dielectric film, and two source and drain regions BL, SL formed partly in the first semiconductor layer at both sides of the gate electrode and formed of a second conductivity type semiconductor.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、内部に電荷蓄積手
段を含む複数の誘電体膜を有し、当該電荷蓄積手段に電
荷を注入してデータを書き込みまたは消去する不揮発性
半導体メモリ装置と、その電荷注入方法とに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device having a plurality of dielectric films including charge storage means therein and injecting charges into the charge storage means to write or erase data. And its charge injection method.

【０００２】[0002]

【従来の技術】フラッシュＥＥＰＲＯＭなどの不揮発性
メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）
が単一でチャネルと平行な面内で連続したＦＧ(Floaton
g Gate) 型と、電荷蓄積手段（キャリアトラップ等）が
上記面内で離散化された、例えばＭＯＮＯＳ(Metal-Oxi
de-Nitride-Oxide Semiconductor) 型などに分類され
る。何れにしても、電荷蓄積手段は複数の誘電体膜内部
に設けられ、その最下層または最上層の誘電体膜が形成
する電位障壁によって保持電荷を誘電体膜内部に閉じ込
め、容易に外部に抜けないようにしている。2. Description of the Related Art A nonvolatile memory such as a flash EEPROM has a charge storage means (floating gate) for holding charges.
FG (Floaton) that is continuous in a plane parallel to the channel
g Gate) type and charge storage means (carrier trap etc.) are discretized in the above-mentioned plane, for example, MONOS (Metal-Oxi).
de-Nitride-Oxide Semiconductor) type etc. In any case, the charge storage means is provided inside a plurality of dielectric films, and the electric charge barriers formed by the lowermost or uppermost dielectric films trap the retained charges inside the dielectric films and easily escape them to the outside. I try not to.

【０００３】このような電荷蓄積手段に電荷を注入する
には、誘電体膜内での電荷のトンネル現象を利用する方
法、いわゆるＣＨＥ(Channel Hot Electron)注入やＢＴ
ＢＴ−ＨＥ(Band-to-Band Tunneling Hot Electron) 注
入など、最下層の誘電体膜の電位障壁を乗り越えられる
程度にまで電荷をエネルギー的に励起する方法がある。
このうちＢＴＢＴ−ＨＥ注入は、書き込みと消去の双方
に用いられる。In order to inject charges into such charge storage means, a method utilizing a tunneling phenomenon of charges in the dielectric film, so-called CHE (Channel Hot Electron) injection or BT is used.
There is a method such as BT-HE (Band-to-Band Tunneling Hot Electron) injection to energize the electric charge to such an extent that it can overcome the potential barrier of the lowermost dielectric film.
Of these, BTBT-HE injection is used for both writing and erasing.

【０００４】たとえば特開平９−８１５３号公報では、
ｐチャネルのＦＧ型メモリトランジスタを有したＤＩＮ
ＯＲ型メモリセルにおいて、ドレイン不純物領域の表面
を空乏化してバンド間トンネリング（ＢＴＢＴ；Band-T
o-Band Tunneling）を用いて生成したホットエレクトロ
ンをフローティングゲートに注入する、ＢＴＢＴ−ＨＥ
書き込み方式が開示されている。また、消去では、ＦＮ
トンネリングにより電子をチャネル全面に引き抜いてい
る。For example, in Japanese Unexamined Patent Publication No. 9-8153,
DIN with p-channel FG type memory transistor
In an OR memory cell, the surface of the drain impurity region is depleted to cause band-to-band tunneling (BTBT; Band-T).
Injecting hot electrons generated using o-Band Tunneling) into the floating gate, BTBT-HE
A writing method is disclosed. Also, in erasing, FN
The electrons are drawn to the entire surface of the channel by tunneling.

【０００５】また、たとえば“Extended Abstract of t
he 1999 International Conferenceon Solid State Dev
ices and Materials, Tokyo, 1999, pp.522-523”で
は、ＭＯＮＯＳ型メモリトランジスタの離散的なトラッ
プの一部にＣＨＥ注入方式によって電荷を注入できるこ
とに着目して、電荷蓄積手段のソース側とドレイン側に
独立に２値情報を書き込むことにより１メモリセルあた
り２ビットを記録可能な技術が報告された。この技術で
は、ソースとドレイン間の電圧印加方向を入れ換えて２
ビット情報をＣＨＥ注入により書き込み、読み出し時に
は、書き込み時と逆方向に所定電圧をソースとドレイン
間に印加する、いわゆる“リバースリード”方法によっ
て書き込み時間が短く蓄積電荷量が少ない場合でも２ビ
ット情報を確実に読み出すことを可能としている。ま
た、消去では、ソース側またはドレイン側でバンド間ト
ンネリング（ＢＴＢＴ）により発生させたホットホール
を、電子が保持された離散的なトラップの一部に注入す
る。Further, for example, "Extended Abstract of t
he 1999 International Conferenceon Solid State Dev
ices and Materials, Tokyo, 1999, pp.522-523 "focuses on the fact that charge can be injected into a part of the discrete traps of a MONOS type memory transistor by the CHE injection method. A technique has been reported in which two bits can be recorded per memory cell by independently writing binary information on the side, and in this technique, the direction of voltage application between the source and drain is switched to 2 bits.
Bit information is written by CHE injection, and at the time of reading, 2-bit information is written even when the writing time is short and the accumulated charge amount is small by a so-called "reverse read" method in which a predetermined voltage is applied between the source and the drain in the opposite direction to the writing. It enables reliable reading. Further, in erasing, hot holes generated by band-to-band tunneling (BTBT) on the source side or the drain side are injected into some of the discrete traps in which electrons are held.

【０００６】[0006]

【発明が解決しようとする課題】ところが、これらＢＴ
ＢＴにより発生した高エネルギー電荷を注入する方法で
は、ホットホール注入をドレイン側から局部的に行うた
め、以下の不利益がある。However, these BTs
The method of injecting high-energy charges generated by BT has the following disadvantages because hot hole injection is locally performed from the drain side.

【０００７】ＣＨＥ注入書き込みで注入した電子を、こ
の方法でホットホールを注入して消去する場合、消去回
数が増大することが指摘されている（例えば、“Endura
nceEnhancement in microFLASH Memory Device, Extent
ed of the 2000 International Conference on Solid S
tate Devices and Materials, Sendai, 2000, pp.298-2
99 ”参照）。この文献では、書き換えを繰り返すう
ち、電子が注入される領域と正孔が注入される領域がず
れてくるため、消去パルス印加回数を増やさないと消去
できなくなるとの記載がある。It has been pointed out that when the electrons injected by the CHE injection writing are erased by injecting hot holes by this method, the number of times of erasing increases (for example, "Endura").
nceEnhancement in microFLASH Memory Device, Extent
ed of the 2000 International Conference on Solid S
tate Devices and Materials, Sendai, 2000, pp.298-2
99 ”). In this document, the region where electrons are injected and the region where holes are injected deviate during repeated rewriting, and it is stated that erasing cannot be performed unless the number of erase pulse applications is increased. .

【０００８】ホットホールが絶縁膜中を局部的に何度も
通過すると、絶縁膜中に固定電荷が発生して電界分布が
変化し、消去時の電荷注入の中心点がずれることが知ら
れている。加えて、この局部的な高エネルギー電荷の注
入方法では、ゲート電極と重なったドレイン不純物領域
の端部を空乏化させる際、ドレイン端部の電界が一様で
なく、どこでホットホールが発生するかが定まらない。
このため、必要なホットホール注入量を確保するために
は、電界を必要以上に高くすることで対処せざるを得な
い。したがって、この方法では、必要以上に高いエネル
ギーのホットホールが多く発生し、これが絶縁膜の電気
特性を低下させやすい要因となっている。これらの特性
低下は、ＢＴＢＴにより発生させたホットホールを書き
込みに用いる場合も同様に起こる。It has been known that when hot holes locally pass through the insulating film many times, fixed charges are generated in the insulating film to change the electric field distribution and the center point of charge injection at the time of erasing is shifted. There is. In addition, in this local high-energy charge injection method, when depleting the end of the drain impurity region overlapping with the gate electrode, the electric field at the drain end is not uniform, and where hot holes occur Is not determined.
Therefore, in order to secure the necessary hot hole injection amount, the electric field must be increased more than necessary. Therefore, in this method, many hot holes having higher energy than necessary are generated, which is a factor that easily deteriorates the electrical characteristics of the insulating film. The deterioration of these characteristics also occurs when a hot hole generated by BTBT is used for writing.

【０００９】一方、これらの不利益がない電荷注入法と
しては、チャネルを形成し、その全面からのトンネル現
象を用いた電荷注入方法がある。ところが、この場合の
電荷はその注入方向に加速されないで、単にチャネルと
ゲート電極との間の電圧差で絶縁膜中をトンネリングさ
せるために、ゲートに１０Ｖを越える電圧を印加する必
要あり、低電圧化が容易でないという課題がある。On the other hand, as a charge injection method which does not have these disadvantages, there is a charge injection method in which a channel is formed and a tunnel phenomenon from the entire surface thereof is used. However, in this case, the charges are not accelerated in the injection direction, and it is necessary to apply a voltage exceeding 10 V to the gate in order to simply tunnel the inside of the insulating film by the voltage difference between the channel and the gate electrode. There is a problem that it is not easy to convert.

【００１０】本発明の目的は、低電圧でもチャネルが形
成される領域の全面から高エネルギー電荷を効率よく注
入できる構造を有した不揮発性半導体メモリ装置と、そ
の電荷注入方法とを提供することにある。An object of the present invention is to provide a non-volatile semiconductor memory device having a structure capable of efficiently injecting high energy charges from the entire surface of a region where a channel is formed even at a low voltage, and a charge injection method thereof. is there.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る不揮発性半導体メモリ装
置は、第１導電型半導体からなる第１の半導体層と、第
１の半導体層の厚さ方向の一面に接した電位障壁層と、
電位障壁層を介して第１の半導体層と対峙した第２の半
導体層と、第２の半導体層と反対側の第１の半導体層の
他面に積層された複数の誘電体膜からなり、内部に電荷
蓄積手段を含むゲート誘電体膜と、ゲート誘電体膜を介
して第１の半導体層と対峙したゲート電極と、ゲート電
極両側の第１の半導体層の一部に形成され、第２導電型
半導体からなる２つのソース・ドレイン領域とを有して
いる。In order to achieve the above object, a non-volatile semiconductor memory device according to a first aspect of the present invention includes a first semiconductor layer made of a first conductivity type semiconductor and a first semiconductor layer. A potential barrier layer in contact with one surface of the semiconductor layer in the thickness direction,
A second semiconductor layer facing the first semiconductor layer via a potential barrier layer, and a plurality of dielectric films laminated on the other surface of the first semiconductor layer opposite to the second semiconductor layer, A gate dielectric film having charge storage means inside, a gate electrode facing the first semiconductor layer via the gate dielectric film, and a part of the first semiconductor layer on both sides of the gate electrode. It has two source / drain regions made of a conductive semiconductor.

【００１２】この不揮発性半導体メモリ装置では、読み
出し時等にチャネルが形成される第１導電型半導体から
なる第１の半導体層のゲート電極と反対の側に、電位障
壁層を介して形成された第２の半導体層を有する。第１
の半導体と第２の半導体との間に所定方向の電圧を印加
すると、電位障壁層に接した第２の半導体層部分に空乏
層が形成される。この短い距離の空乏層内では不純物散
乱等を受けず電荷がエネルギーを得ながら加速され、電
位障壁層をトンネルして第１の半導体層を通過し、複数
の誘電体膜内の電荷蓄積手段に注入される。このような
電荷の加速による注入では、第１の半導体層を通過した
時点で、第１の半導体層と電荷蓄積手段との間の誘電体
膜の障壁高さより高いエネルギーを維持していればよ
い。その場合、ゲート電極に従来のように１０Ｖを越え
る高い電圧を印加しなくても、数Ｖ程度の電圧でも、チ
ャネルが形成される領域の全面から電荷を注入できる。
また、空乏層が面状に形成され、電界のかかり方が一様
であることから、必要以上に高電界を印加する必要がな
い。この理由に加え、局部的な高電界印加がないために
エネルギーの高い電荷が発生せず、ゲート誘電体膜の電
気的絶縁特性が低下しにくい。さらに、ソース・ドレイ
ン領域は高エネルギー電荷の形成に使用しないため、微
細形状効果の抑制等の観点から濃度プロファイルを独自
に最適化できる。In this non-volatile semiconductor memory device, the first barrier layer is formed on the opposite side of the gate electrode of the first semiconductor layer made of the first conductivity type semiconductor in which a channel is formed at the time of reading or the like, with the potential barrier layer interposed therebetween. It has a second semiconductor layer. First
When a voltage in a predetermined direction is applied between this semiconductor and the second semiconductor, a depletion layer is formed in the portion of the second semiconductor layer in contact with the potential barrier layer. In this short distance depletion layer, charges are accelerated while receiving energy without being subjected to impurity scattering and the like, tunnel through the potential barrier layer and pass through the first semiconductor layer, and become a charge storage means in a plurality of dielectric films. Injected. In such injection by accelerating charges, it is sufficient to maintain energy higher than the barrier height of the dielectric film between the first semiconductor layer and the charge storage means at the time of passing through the first semiconductor layer. . In that case, it is possible to inject charges from the entire surface of the region where the channel is formed, even with a voltage of about several V, without applying a high voltage exceeding 10 V to the gate electrode as in the conventional case.
Further, since the depletion layer is formed in a planar shape and the electric field is applied uniformly, it is not necessary to apply a high electric field more than necessary. In addition to this reason, high energy charges are not generated because there is no local high electric field applied, and the electrical insulation characteristics of the gate dielectric film are unlikely to deteriorate. Further, since the source / drain regions are not used for forming high-energy charges, the concentration profile can be optimized independently from the viewpoint of suppressing the effect of fine shape.

【００１３】この第１の観点に係る不揮発性半導体メモ
リ装置では、第１の半導体層を、電荷の平均自由行程よ
り薄くすることが望ましい。半導体中の移動電荷は通
常、フォノンと散乱しエネルギーを失うか、フォトンと
して放出される。ところが、その移動距離が電荷の平均
自由行程より短い場合は、電荷は散乱を受けないため、
半導体内を弾道輸送されエネルギーロスがない。In the nonvolatile semiconductor memory device according to the first aspect, it is desirable that the first semiconductor layer be thinner than the mean free path of charges. Mobile charges in semiconductors are usually scattered with phonons, losing energy or emitted as photons. However, when the moving distance is shorter than the mean free path of the charge, the charge is not scattered,
There is no energy loss due to ballistic transportation in the semiconductor.

【００１４】本発明の第２の観点に係る不揮発性半導体
メモリ装置は、第１導電型半導体からなる第１の半導体
層と、第１の半導体層の厚さ方向の一面に接したショッ
トキー電極と、ショットキー電極と反対側の第１の半導
体層の他面に積層された複数の誘電体膜からなり、内部
に電荷蓄積手段を含むゲート誘電体膜と、ゲート誘電体
膜を介して第１の半導体層と対峙したゲート電極と、ゲ
ート電極両側の第１の半導体層の一部に形成され、第２
導電型半導体からなる２つのソース・ドレイン領域とを
有している。In a nonvolatile semiconductor memory device according to a second aspect of the present invention, a first semiconductor layer made of a first conductivity type semiconductor and a Schottky electrode in contact with one surface in the thickness direction of the first semiconductor layer. And a gate dielectric film including a plurality of dielectric films laminated on the other surface of the first semiconductor layer on the side opposite to the Schottky electrode, and including a charge storage means inside, and a gate dielectric film via the gate dielectric film. A gate electrode facing the first semiconductor layer and a part of the first semiconductor layer on both sides of the gate electrode.
It has two source / drain regions made of a conductive semiconductor.

【００１５】この不揮発性半導体メモリ装置では、電荷
の加速領域として用いる空乏層がショットキー接合によ
り容易に形成される。In this nonvolatile semiconductor memory device, the depletion layer used as the charge acceleration region is easily formed by the Schottky junction.

【００１６】本発明の第３の観点に係る不揮発性半導体
メモリ装置の電荷注入方法は、チャネルが形成される半
導体層、半導体層の厚さ方向の一面に形成され内部に電
荷蓄積手段を含む複数の誘電体膜、複数の誘電体膜を介
して形成されたゲート電極を有したメモリトランジスタ
のデータの書き込みまたは消去時に、電荷蓄積手段に電
荷を注入する不揮発性半導体メモリ装置の電荷注入方法
であって、上記半導体層の電位を固定した状態で、半導
体層の厚さ方向の他面に直接または電位障壁層を介して
接した加速電極と半導体層の固定電位との電位差によ
り、半導体層と加速電極との界面付近に形成された空乏
層内を電荷が加速し、当該加速された電荷が半導体層内
を厚さ方向に弾道輸送され、当該弾道輸送された電荷が
上記複数の誘電体膜内の幾つかの誘電体膜をトンネリン
グして上記電荷蓄積手段に注入されるように、上記加速
電極と上記ゲート電極にそれぞれ最適化された電圧を印
加する。According to a third aspect of the present invention, there is provided a charge injection method for a non-volatile semiconductor memory device, comprising: a semiconductor layer in which a channel is formed; and a plurality of charge storage means formed on one surface of the semiconductor layer in the thickness direction. Of the dielectric film, and a charge injection method for a non-volatile semiconductor memory device in which charges are injected into the charge storage means when writing or erasing data in a memory transistor having a gate electrode formed through a plurality of dielectric films. In the state where the potential of the semiconductor layer is fixed, the semiconductor layer is accelerated by the potential difference between the accelerating electrode that is in contact with the other surface of the semiconductor layer in the thickness direction directly or through the potential barrier layer and the fixed potential of the semiconductor layer. The charge is accelerated in the depletion layer formed near the interface with the electrode, the accelerated charge is ballistically transported in the semiconductor layer in the thickness direction, and the ballistically transported charge is the plurality of dielectric films. And tunneling several dielectric film to be injected into the charge storing means, for applying a voltage that is optimized for the acceleration electrode and the gate electrode.

【００１７】この電荷注入方法では、半導体層の固定電
位を基準として加速電極，ゲート電極に印加する各電圧
が数Ｖ程度であっても、容易に高エネルギー電荷が生成
される。生成された高エネルギー電荷は、半導体層内を
弾道輸送するためエネルギーを失うことなく、電荷蓄積
手段に効率よく注入される。According to this charge injection method, even if each voltage applied to the accelerating electrode and the gate electrode with reference to the fixed potential of the semiconductor layer is about several V, high energy charges are easily generated. The generated high-energy charge is efficiently injected into the charge storage means without losing energy because it is ballistically transported in the semiconductor layer.

【００１８】[0018]

【発明の実施の形態】図１は、本発明の実施形態に係る
不揮発性メモリ装置のメモリセルアレイの平面図であ
る。図２（Ａ）は図１のＡ−Ａ線の断面図、図２（Ｂ）
はゲート誘電体膜付近の拡大図である。図３は、図１に
対応する部分のメモリセルアレイの等価回路図である。1 is a plan view of a memory cell array of a non-volatile memory device according to an embodiment of the present invention. 2A is a cross-sectional view taken along the line AA of FIG. 1, FIG.
FIG. 4 is an enlarged view of the vicinity of the gate dielectric film. FIG. 3 is an equivalent circuit diagram of a portion of the memory cell array corresponding to FIG.

【００１９】このメモリセルアレイは、図３に示すよう
に、１つのメモリトランジスタＭＴからメモリセルＭ１
１，Ｍ１２，…，Ｍ２１，Ｍ２２，…，Ｍ３１，Ｍ３
２，…３のそれぞれが構成されている。各メモリセル
は、いわゆるソース線分離ＮＯＲ型のアレイが構成され
るように相互接続されている。つまり、第１列のメモリ
セルＭ１１，Ｍ２１，Ｍ３１，…がソース線ＳＬ１とビ
ット線ＢＬ１それぞれを共有し、第２列のメモリセルＭ
１２，Ｍ２２，Ｍ３２，…がソース線ＳＬ２とビット線
ＢＬ２それぞれを共有し、各列間でソース線が分離され
ている。ソース線は各メモリトランジスタＭＴの一方の
ソース・ドレイン領域から構成され、ビット線は各メモ
リトランジスタＭＴの他方のソース・ドレイン領域から
構成される。また、第１行のメモリセルＭ１１，Ｍ１
２，…がワード線ＷＬ１を共有し、第２行のメモリセル
Ｍ２１，Ｍ２２，…がワード線ＷＬ２を共有し、第３行
のメモリセルＭ３１，Ｍ３２，…がワード線ＷＬ３を共
有している。ワード線は例えば、各メモリセルを構成す
るメモリトランジスタＭＴのゲート電極から構成され
る。In this memory cell array, as shown in FIG. 3, from one memory transistor MT to memory cell M1.
1, M12, ..., M21, M22, ..., M31, M3
Each of 2, ... 3 is configured. The memory cells are interconnected to form a so-called source line isolation NOR type array. That is, the memory cells M11, M21, M31, ... Of the first column share the source line SL1 and the bit line BL1 respectively, and the memory cells M of the second column are shared.
12, M22, M32, ... Share the source line SL2 and the bit line BL2, respectively, and the source lines are separated between the columns. The source line is composed of one source / drain region of each memory transistor MT, and the bit line is composed of the other source / drain region of each memory transistor MT. In addition, the memory cells M11 and M1 in the first row
2, ... Shares word line WL1, memory cells M21, M22, ... In the second row share word line WL2, and memory cells M31, M32, ... In third row share word line WL3. . The word line is composed of, for example, the gate electrode of the memory transistor MT that constitutes each memory cell.

【００２０】図１の平面図では、それぞれｎ⁺ 不純物領
域（ソース・ドレイン領域）からなるソース線ＳＬ１，
ビット線ＢＬ１，ソース線ＳＬ２，ビット線ＢＬ２，…
が、この順で配置されている。これらのソース線やビッ
ト線は、列方向に長い平行ストライプ状に配置されてい
る。各線の離間スペースは、例えばプロセスの最小寸法
Ｆとなっている。隣接するセル間のビット線とソース線
との間は誘電体分離層ＩＳＯにより分離されている。誘
電体分離層ＩＳＯは、ＬＯＣＯＳ法または（シャロー）
トレンチアイソレーション法により形成される。In the plan view of FIG. 1, source lines SL1 each consisting of an n ⁺ impurity region (source / drain region) are formed.
Bit line BL1, source line SL2, bit line BL2, ...
However, they are arranged in this order. These source lines and bit lines are arranged in parallel stripes that are long in the column direction. The space between each line is, for example, the minimum dimension F of the process. A bit line and a source line between adjacent cells are isolated by a dielectric isolation layer ISO. The dielectric isolation layer ISO is LOCOS method or (shallow)
It is formed by the trench isolation method.

【００２１】セル内のビット線とソース線との間は、メ
モリトランジスタのチャネルの導電型がｎ型の場合、こ
れと逆極性のｐ型の不純物領域である。本実施形態で
は、この領域が、いわゆるＳＯＩ形の絶縁構造を有した
半導体層（以下、ボディ領域ＳＯＩという）から形成さ
れている。つまり、図２（Ａ）に示すように、各ボディ
領域ＳＯＩ１，ＳＯＩ２，…が、埋込誘電体膜ＢＤによ
り半導体基板ＳＵＢと分離されている。ここで、ボディ
領域ＳＯＩ１，ＳＯＩ２，…が本発明の“第１の半導体
層（又は半導体層）”、半導体基板ＳＵＢが本発明の
“第２の半導体層（又は、加速電極）”、その間の埋込
誘電体膜ＢＤが本発明の“電位障壁層”に該当する。Between the bit line and the source line in the cell, when the conductivity type of the channel of the memory transistor is n-type, there is a p-type impurity region having the opposite polarity. In this embodiment, this region is formed of a semiconductor layer having a so-called SOI type insulating structure (hereinafter referred to as a body region SOI). That is, as shown in FIG. 2A, the body regions SOI1, SOI2, ... Are separated from the semiconductor substrate SUB by the buried dielectric film BD. Here, the body regions SOI1, SOI2, ... Are the "first semiconductor layer (or semiconductor layer)" of the present invention, the semiconductor substrate SUB is the "second semiconductor layer (or accelerating electrode)" of the present invention, and between them. The buried dielectric film BD corresponds to the “potential barrier layer” of the present invention.

【００２２】ボディ領域ＳＯＩ１，ＳＯＩ２，…それぞ
れは、図１に示すように、列方向に長く配置されてい
る。図３の等価回路に示すように、各列に属する複数の
メモリセルでボディ領域が共有され、その結果、各メモ
リセル列を単位として、ボディ領域ＳＯＩ１，ＳＯＩ
２，…に異なる電圧が印加可能である。また、半導体基
板ＳＵＢには、ボディ領域とは異なる電圧Ｖｓｕｂが印
加可能である。The body regions SOI1, SOI2, ... Are arranged long in the column direction as shown in FIG. As shown in the equivalent circuit of FIG. 3, the body region is shared by a plurality of memory cells belonging to each column, and as a result, the body regions SOI1 and SOI are set in units of each memory cell column.
Different voltages can be applied to 2, ... Further, a voltage Vsub different from that of the body region can be applied to the semiconductor substrate SUB.

【００２３】このように構成されたソース線，ボディ領
域，ビット線および誘電体分離層の上には、ゲート誘電
体膜ＧＤを介在させた状態で各ワード線が交差してい
る。ワード線ＷＬ１，ＷＬ２，ＷＬ３，…は行方向に長
い平行ストライプ状に配置されている。各ワード線は、
例えば、最小寸法Ｆの幅を有し、最小寸法Ｆの間隔で形
成されている。On the source line, the body region, the bit line and the dielectric isolation layer having the above structure, the word lines intersect with each other with the gate dielectric film GD interposed. The word lines WL1, WL2, WL3, ... Are arranged in parallel stripes that are long in the row direction. Each word line is
For example, it has a width of the minimum dimension F and is formed at intervals of the minimum dimension F.

【００２４】本実施形態では、メモリトランジスタとし
てはＭＯＮＯＳ型を例示する。このため、ゲート誘電体
膜ＧＤは、図２（Ｂ）に示すように、下層から順に、ボ
トム膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ膜ＴＯＰから
構成されている。In this embodiment, a MONOS type is exemplified as the memory transistor. Therefore, as shown in FIG. 2B, the gate dielectric film GD is composed of the bottom film BTM, the charge storage film CHS, and the top film TOP in this order from the lower layer.

【００２５】ボトム膜ＢＴＭは、たとえば、酸化膜を形
成し、これを窒化処理して用いる。ボトム膜ＢＴＭの膜
厚は、例えば２．５ｎｍから６．０ｎｍの範囲内で決め
ることができ、ここでは３．５ｎｍ〜５．５ｎｍに設定
されている。As the bottom film BTM, for example, an oxide film is formed, and this is subjected to a nitriding treatment before use. The thickness of the bottom film BTM can be determined within the range of 2.5 nm to 6.0 nm, for example, and is set to 3.5 nm to 5.5 nm here.

【００２６】電荷蓄積膜ＣＨＳは、例えば６．０ｎｍの
窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜
１））膜から構成されている。この電荷蓄積膜ＣＨＳ
は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製さ
れ、膜中にキャリアトラップが多く含まれている。電荷
蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気
伝導特性を示す。The charge storage film CHS is made of, for example, 6.0 nm of silicon nitride (Six Ny (0 <x <1, 0 <y <
1)) composed of a membrane. This charge storage film CHS
Is produced by, for example, low pressure CVD (LP-CVD), and the film contains many carrier traps. The charge storage film CHS exhibits Frenkel pool type (FP type) electric conduction characteristics.

【００２７】トップ膜ＴＯＰは、電荷蓄積膜ＣＨＳとの
界面近傍に深いキャリアトラップを高密度に形成する必
要があり、このため、例えば成膜後の窒化膜を熱酸化し
て形成される。トップ絶縁膜１３を高温度ＣＶＤ酸化膜
（ＨＴＯ）としてもよい。トップ膜ＴＯＰがＣＶＤで形
成された場合は熱処理によりこのトラップが形成され
る。トップ膜ＴＯＰの膜厚は、ゲート電極（ワード線）
からのホールの注入を有効に阻止してデータ書換可能な
回数の低下防止を図るために、最低でも３．０ｎｍ、好
ましくは３．５ｎｍ以上が必要である。The top film TOP needs to have deep carrier traps formed at a high density in the vicinity of the interface with the charge storage film CHS. Therefore, for example, the top film TOP is formed by thermal oxidation of the nitride film after film formation. The top insulating film 13 may be a high temperature CVD oxide film (HTO). When the top film TOP is formed by CVD, this trap is formed by heat treatment. The thickness of the top film TOP is the gate electrode (word line)
At least 3.0 nm, preferably 3.5 nm or more is necessary in order to effectively prevent the injection of holes from the inside and prevent the decrease in the number of times data can be rewritten.

【００２８】図４（Ａ）は、ボディ領域に一定電圧を付
与するボディコンタクト部を示す平面図である。また、
図４（Ｂ）は、図４（Ａ）のＢ−Ｂ線の断面図である。
ボディコンタクト部は、少なくとも各ボディ領域に一
つ、好ましくは例えば６４本のワード線ごとに設ける。
この図４（Ａ），（Ｂ）では、第１ワード線ＷＬ１に隣
接してボディコンタクト部が設けられている場合を例示
する。ワード線を覆って、例えば二酸化硅素からなる層
間絶縁膜ＩＦが堆積され、層間絶縁膜ＩＦにコンタクト
用の開口部が形成されている。開口部を導電材料で埋め
込んで、ボディコンタクトＢＣが形成されている。各ボ
ディコンタクトＢＣは、対応するボディ領域上に一つず
つ形成され、それぞれのボディコンタクトＢＣが接する
ボディ領域の表面部に、ｐ型不純物が比較的高濃度に導
入されてボディコンタクト領域ＢＣＲが形成されてい
る。層間絶縁膜ＩＦ上に、例えば金属配線からなるボデ
ィ電圧の供給線ＶＢＬ１，ＶＢＬ２，…が、例えばワー
ド線と平行なストライプ状に形成されている。ボディ電
圧の供給線ＶＢＬ１は、ボディ領域ＳＯＩ１に接続した
ボディコンタクトＢＣ上に接し、ボディ電圧の供給線Ｖ
ＢＬ２は、ボディ領域ＳＯＩ２に接続したボディコンタ
クトＢＣ上に接している。FIG. 4A is a plan view showing a body contact portion for applying a constant voltage to the body region. Also,
FIG. 4B is a cross-sectional view taken along the line BB of FIG.
At least one body contact portion is provided in each body region, preferably, for example, for every 64 word lines.
In FIGS. 4A and 4B, the case where the body contact portion is provided adjacent to the first word line WL1 is illustrated. An interlayer insulating film IF made of, for example, silicon dioxide is deposited so as to cover the word lines, and an opening for contact is formed in the interlayer insulating film IF. A body contact BC is formed by filling the opening with a conductive material. Each body contact BC is formed one by one on the corresponding body region, and the body contact region BCR is formed by introducing a relatively high concentration of p-type impurities into the surface portion of the body region in contact with each body contact BC. Has been done. On the inter-layer insulation film IF, body voltage supply lines VBL1, VBL2, ... Made of, for example, metal wiring are formed in stripes parallel to the word lines, for example. The body voltage supply line VBL1 is in contact with the body contact BC connected to the body region SOI1, and the body voltage supply line VBL1 is connected.
BL2 is in contact with the body contact BC connected to the body region SOI2.

【００２９】このような構成のメモリセルアレイの製造
においては、まず、用意したｐ型半導体基板ＳＵＢに埋
込誘電体膜ＢＤと、ボディ領域となるｐ型の第１の半導
体層とを形成する。このＳＯＩ構造の製造方法として
は、ｐ型半導体基板ＳＵＢ表面に埋込誘電体膜ＢＤを形
成して、別のｐ型半導体基板と貼り合わせた後に研磨す
る貼り合わせ法がある。また、ｐ型の半導体基板ＳＵＢ
の深部に酸素をイオン注入し、熱処理して埋込誘電体膜
ＢＤを形成するＳＩＭＯＸ(Separation by Implanted O
xygen)法を用いてもよい。つぎに、第１の半導体層に、
ＬＯＣＯＳ法またはＳＴＩ(Shallow Trench Isolation)
法により誘電体分離層ＩＳＯを形成する。これにより、
列方向に長い平行ストライプ状にｐ型のボディ領域ＳＯ
Ｉ１，ＳＯＩ２，…が形成される。続いて、必要に応じ
てしきい値電圧調整用のイオン注入等を行った後、ソー
ス線ＳＬ１，ＳＬ２，…およびビット線ＢＬ１，ＢＬ
２，…を形成する。具体的には、例えば、ボディ領域Ｓ
ＯＩ１，ＳＯＩ２，…の中央部上に細長い幅Ｆのマスク
層を形成し、これをマスクとしたイオン注入により、誘
電体分離層ＩＳＯの両脇にｎ型の不純物領域（ソース線
およびビット線）を形成する。In manufacturing the memory cell array having such a structure, first, the buried dielectric film BD and the p-type first semiconductor layer to be the body region are formed on the prepared p-type semiconductor substrate SUB. As a method of manufacturing this SOI structure, there is a bonding method in which a buried dielectric film BD is formed on the surface of the p-type semiconductor substrate SUB, bonded to another p-type semiconductor substrate, and then polished. In addition, a p-type semiconductor substrate SUB
Of oxygen by ion implantation of oxygen into the deep part of the substrate and heat treatment to form a buried dielectric film BD.
xygen) method may be used. Next, in the first semiconductor layer,
LOCOS method or STI (Shallow Trench Isolation)
The dielectric isolation layer ISO is formed by the method. This allows
A p-type body region SO is formed in parallel stripes long in the column direction.
I1, SOI2, ... Are formed. Then, after performing ion implantation or the like for adjusting the threshold voltage as needed, the source lines SL1, SL2, ... And the bit lines BL1, BL
Form 2 ,. Specifically, for example, the body region S
A mask layer having a narrow width F is formed on the central portion of OI1, SOI2, ... And ion implantation is performed using this mask as n-type impurity regions (source line and bit line) on both sides of the dielectric isolation layer ISO. To form.

【００３０】つぎに、ボディ領域，ソース線，ビット線
および誘電体分離層上に、ゲート誘電体膜ＧＤを成膜す
る。具体的に、たとえば、短時間高温熱処理法（ＲＴＯ
法）により１０００℃，１０ｓｅｃの熱処理を行い、酸
化シリコン膜（ボトム膜ＢＴＭ）を形成する。つぎに、
ボトム膜ＢＴＭ上にＬＰ−ＣＶＤ法により窒化シリコン
膜（電荷蓄積膜ＣＨＳ）を、最終膜厚が６ｎｍとなるよ
うに、これより厚めに堆積する。このＣＶＤは、たとえ
ば、ジクロルシラン（ＤＣＳ）とアンモニアを混合した
ガスを用い、基板温度７３０℃で行う。形成した窒化シ
リコン膜表面を熱酸化法により酸化して、たとえば３．
５ｎｍの酸化シリコン膜（トップ膜ＴＯＰ）を形成す
る。この熱酸化は、たとえばＨ₂Ｏ雰囲気中で炉温度９
５０℃で４０分程度行う。これにより、トラップレベル
（窒化シリコン膜の伝導帯からのエネルギー差）が２．
０ｅＶ以下の程度の深いキャリアトラップが約１〜２×
１０¹³／ｃｍ² の密度で形成される。また、窒化シリコ
ン膜（電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコ
ン膜（トップ膜ＴＯＰ）が１．５ｎｍ形成され、この割
合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜
の最終膜厚が６ｎｍとなる。Next, a gate dielectric film GD is formed on the body region, the source line, the bit line and the dielectric isolation layer. Specifically, for example, a short time high temperature heat treatment method (RTO
Method) is performed at 1000 ° C. for 10 seconds to form a silicon oxide film (bottom film BTM). Next,
A silicon nitride film (charge storage film CHS) is deposited on the bottom film BTM by LP-CVD so as to have a final film thickness of 6 nm. This CVD is performed at a substrate temperature of 730 ° C. using, for example, a gas in which dichlorosilane (DCS) and ammonia are mixed. The surface of the formed silicon nitride film is oxidized by a thermal oxidation method to, for example, 3.
A 5 nm silicon oxide film (top film TOP) is formed. This thermal oxidation is performed, for example, in a H ₂ O atmosphere at a furnace temperature of 9
It is carried out at 50 ° C. for about 40 minutes. As a result, the trap level (the energy difference from the conduction band of the silicon nitride film) is 2.
A deep carrier trap of about 0 eV or less is about 1 to 2 ×
It is formed with a density of 10 ¹³ / cm ² . Further, the silicon nitride film (charge storage film CHS) has a thickness of 1 nm, and the thermally oxidized silicon film (top film TOP) has a thickness of 1.5 nm. At this ratio, the underlying silicon nitride film thickness decreases, and the final silicon nitride film is formed. The thickness is 6 nm.

【００３１】ゲート電極（ワード線ＷＬ）となる導電膜
を堆積し、この導電膜と、その下のゲート誘電体膜ＧＤ
とを一括して同一パターンにて加工する。続いて、層間
絶縁膜ＩＦを堆積し、ボディコンタクト用の開口部を形
成する。また、開口部を通してｐ型不純物をイオン注入
し、ボディコンタクト領域ＢＣＲを形成する。必要に応
じて開口部を導電材料で埋め込んでエッチバックする。
ボディ電圧供給線となる導電膜を堆積して、これをパタ
ーンニングしてボディ電圧の供給線ＶＢＬ１，ＶＢＬ
２，…を形成する。その後、必要に応じて行う層間絶縁
層を介した上層配線の形成およびオーバーコート成膜と
パッド開口工程等を経て、当該不揮発性メモリセルアレ
イを完成させる。A conductive film to be the gate electrode (word line WL) is deposited, and the conductive film and the gate dielectric film GD thereunder are deposited.
And are processed together with the same pattern. Then, an interlayer insulating film IF is deposited to form an opening for body contact. Further, p-type impurities are ion-implanted through the opening to form the body contact region BCR. If necessary, the openings are filled with a conductive material and etched back.
A conductive film to be a body voltage supply line is deposited and patterned to form body voltage supply lines VBL1 and VBL.
Form 2 ,. Then, the non-volatile memory cell array is completed through formation of upper layer wiring through an interlayer insulating layer, overcoat film formation, and pad opening process, etc., which is performed as necessary.

【００３２】つぎに、このような構成の不揮発性メモリ
の動作について説明する。図５（Ａ）は書き込み動作を
示す図、図５（Ｂ）は消去動作を示す図である。また、
図６は、書き込み時と消去時のバイアス条件を示す表で
ある。Next, the operation of the nonvolatile memory having such a configuration will be described. FIG. 5A is a diagram showing a write operation, and FIG. 5B is a diagram showing an erase operation. Also,
FIG. 6 is a table showing bias conditions during writing and erasing.

【００３３】書き込み時に、図６に示すように、ソース
（選択したソース線）の印加電圧Ｖｓ＝０Ｖを基準とし
て、ゲート（選択したワード線）にＶｇ＝８〜１０Ｖ、
ドレイン（選択したビット線）にＶｄ１＝３〜５Ｖを印
加する。また、選択列のボディ領域にＶｂ１＝０Ｖ、基
板にＶｓｕｂ＝０Ｖを印加する。一方、同一行の非選択
セルに対しては、非選択のビット線の印加電圧Ｖｄ２を
０Ｖとすることで書き込みを禁止する。このときの非選
択ソース線の電圧、非選択列のボディ電圧Ｖｂ２は共に
０Ｖとする。At the time of writing, as shown in FIG. 6, Vg = 8 to 10V is applied to the gate (selected word line) with reference to the applied voltage Vs = 0V of the source (selected source line).
Vd1 = 3 to 5 V is applied to the drain (selected bit line). Further, Vb1 = 0V is applied to the body region of the selected column, and Vsub = 0V is applied to the substrate. On the other hand, writing to the unselected cells in the same row is prohibited by setting the applied voltage Vd2 of the unselected bit lines to 0V. At this time, the voltage of the unselected source line and the body voltage Vb2 of the unselected column are both set to 0V.

【００３４】このバイアス条件下、図５（Ａ）に示すよ
うに、選択セル内で反転層（チャネル）が形成され、そ
のチャネル内にソースから供給された電子が、ソースと
ドレイン間の電界により加速されてドレイン端部側で高
い運動エネルギーを得てホットエレクトロンＨＥとな
る。ホットエレクトロンＨＥの一部が、ボトム膜ＢＴＭ
で規定されるポテンシャル障壁高さより高いエネルギー
を持つと、それらの電子は散乱過程によってボトム膜Ｂ
ＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップに
捕獲される。その結果、当該セルの閾値が高い状態にシ
フトする。Under this bias condition, as shown in FIG. 5 (A), an inversion layer (channel) is formed in the selected cell, and electrons supplied from the source into the channel are generated by the electric field between the source and the drain. The electrons are accelerated to obtain high kinetic energy on the side of the drain end and become hot electrons HE. A part of the hot electrons HE is the bottom film BTM
When the energy is higher than the potential barrier height defined by, those electrons are scattered by the bottom film B by the scattering process.
It tunnels through TM and is captured by the charge traps in the charge storage film CS. As a result, the threshold value of the cell shifts to a high state.

【００３５】この書き込み方式は、ゲート誘電体膜ＧＤ
のドレイン側の局部（以下、記憶部１）に電子が注入さ
れ、これにより２値情報が記憶された。一方、ソース側
の局部（以下、記憶部２）にも、同様にして他の２値情
報を記憶することができる。この場合、ソース印加電圧
とドレイン印加電圧を図５の場合と逆にする。すなわ
ち、選択ソース線の印加電圧Ｖｓを３〜５Ｖとし、選択
ビット線の印加電圧Ｖｄ１を０Ｖとする。これによりＶ
ｓ＝３〜５Ｖが印加された側の記憶部２に、上記と同様
な原理でチャネルホットエレクトロンが注入され、当該
セルの閾値が高い状態にシフトする。This writing method is applied to the gate dielectric film GD.
Electrons were injected into a local area (hereinafter, storage section 1) on the drain side of, and thereby binary information was stored. On the other hand, other binary information can be similarly stored in the local portion on the source side (hereinafter, storage unit 2). In this case, the source applied voltage and the drain applied voltage are opposite to those in FIG. That is, the applied voltage Vs of the selected source line is set to 3 to 5V, and the applied voltage Vd1 of the selected bit line is set to 0V. This makes V
Channel hot electrons are injected into the storage unit 2 on the side to which s = 3 to 5 V is applied according to the same principle as described above, and the threshold value of the cell shifts to a high state.

【００３６】メモリセルアレイを一括して消去してもよ
いが、ここでは列ごとの消去を説明する。消去では、図
６に示すように、ソース（ソース線）の印加電圧Ｖｓ＝
０Ｖを基準として、ゲート（ワード線）にＶｇ＝−１〜
−５Ｖ、選択した列のボディ領域にＶｂ１＝０Ｖ、基板
にＶｓｕｂ＝３Ｖを印加する。このとき、ドレイン（ビ
ット線）の電圧Ｖｄ１は０Ｖとする。一方、非選択列に
対しては、非選択のボディ電圧Ｖｂ２を、基板と同じ３
Ｖにすることで消去を禁止する。このときの非選択のソ
ース線やビット線の電圧は共に０Ｖとする。Although the memory cell array may be erased in a lump, erase will be described for each column. In erasing, as shown in FIG. 6, the applied voltage Vs of the source (source line) =
With 0 V as a reference, Vg = −1 to the gate (word line)
-5V, Vb1 = 0V is applied to the body region of the selected column, and Vsub = 3V is applied to the substrate. At this time, the voltage Vd1 of the drain (bit line) is set to 0V. On the other hand, for the non-selected columns, the non-selected body voltage Vb2 is set to the same as the substrate,
When set to V, erasing is prohibited. At this time, the voltages of the unselected source lines and bit lines are both set to 0V.

【００３７】このバイアス条件下、図５（Ｂ）に示すよ
うに、埋込絶縁層ＢＤに接する基板表面に空乏層が形成
され、多数キャリアであるホールｈが、この空乏層内を
埋込絶縁層ＢＤに向かって加速され、高いエネルギーを
得る。このうち、埋込絶縁膜ＢＤのバリアハイト以上の
運動エネルギーを得たホットホールＨＨは、埋込絶縁層
ＢＤをダイレクトトンネリングする。ダイレクトトンネ
リングする電荷は、酸化膜中では弾性過程を経るため、
そのエネルギーを失うことなく、ボディ領域ＳＯＩ１に
入ることができる。そして、その電荷（ホットホールＨ
Ｈ）は、高い運動エネルギーをある程度維持したまま、
ゲート電圧に引き寄せられてボディ領域ＳＯＩ１内を厚
さ方向に高速移動する。ホットホールＨＨがボディ領域
ＳＯＩ１の表面に達したとき、なお、ボトム膜ＢＴＭの
バリアハイトを越えるエネルギーを維持しているホット
ホールＨＨは、ボトム膜ＢＴＭをトンネルして電荷蓄積
膜ＣＨＳ内の電荷トラップに注入され、蓄積される。そ
の結果、記憶部１および／または記憶部２に蓄積されて
いた電子が、この注入されたホールにより打ち消され、
当該セルの閾値が低い消去状態にシフトする。Under this bias condition, as shown in FIG. 5B, a depletion layer is formed on the surface of the substrate in contact with the buried insulating layer BD, and holes h, which are majority carriers, are buried in the depletion layer. It is accelerated towards the layer BD and gets high energy. Of these, the hot holes HH having a kinetic energy higher than the barrier height of the embedded insulating film BD directly tunnel the embedded insulating layer BD. Direct tunneling charges undergo an elastic process in the oxide film, so
The body region SOI1 can be entered without losing its energy. Then, the charge (hot hole H
H), while maintaining high kinetic energy to some extent,
It is attracted by the gate voltage and moves at high speed in the body region SOI1 in the thickness direction. When the hot hole HH reaches the surface of the body region SOI1, the hot hole HH that maintains energy exceeding the barrier height of the bottom film BTM tunnels through the bottom film BTM and becomes a charge trap in the charge storage film CHS. Injected and accumulated. As a result, the electrons accumulated in the storage unit 1 and / or the storage unit 2 are canceled by the injected holes,
The threshold value of the cell shifts to the erased state.

【００３８】本実施形態では、このホールの注入効率を
高めるために、ボディ領域ＳＯＩ１，ＳＯＩ２，…の厚
さを、電荷の平均自由行程以下とするのが望ましい。な
ぜなら、ボディ領域厚を電荷の平均自由行程以下とする
と、ボディ領域内をホットホールＨＨが弾道輸送される
からである。一般に、半導体中を移動中の電荷の運動エ
ネルギーはフォノンと散乱して失われる。この電荷の持
つエネルギーＥは、電荷の質量をｍ、速度をｖとする
と、次式（１）で表すことができる。In the present embodiment, in order to improve the injection efficiency of the holes, it is desirable that the thickness of the body regions SOI1, SOI2, ... Be less than or equal to the mean free path of charges. This is because hot holes HH are ballistically transported in the body region when the thickness of the body region is equal to or less than the mean free path of charges. Generally, the kinetic energy of a charge moving in a semiconductor is lost by scattering with phonons. The energy E of this charge can be expressed by the following equation (1), where m is the mass of the charge and v is the velocity.

【数１】Ｅ＝ｍ×ｖ² ／２ …（１） また、電荷の平均自由行程ｕは、上記式（１）から求め
た速度ｖを用いて、次式（２）により求まる。[Number 1] ^{E = m × v 2/2} ... (1) The average free path u charges, using the velocity v obtained from the equation (1), obtained by the following equation (2).

【数２】ｕ＝σ×ｖ …（２）(2) u = σ × v (2)

【００３９】ここで、σは電荷の衝突までの平均緩和時
間であり、電荷の持つエネルギーによらず一定値をと
る。Here, σ is an average relaxation time until the collision of charges, and has a constant value regardless of the energy of the charges.

【００４０】図７に、消去時にバイアスを印加した状態
のエネルギーバンド図を示す。図７において、ボディ領
域ＳＯＩ１の電圧Ｖｂ１＝０Ｖを基準に、基板ＳＵＢに
正電圧Ｖｓｕｂがかかり、ワード線に負の電圧−Ｖｇが
印加するためバンドの曲がりが生じている。いま、ゲー
ト誘電体膜ＧＤの最下層のボトム膜ＢＴＭのバリアハイ
トを３．２ｅＶとすると、３．２ｅＶの運動エネルギー
に相当する電荷の平均自由行程は２０〜３０ｎｍであ
る。したがって、ボディ領域ＳＯＩ１の厚さＴを２０〜
３０ｎｍ以下に設定すると、ダイレクトトンネリングに
よりボディ領域ＳＯＩ１に入ったホットホールＨＨは弾
道輸送され、そのエネルギーを失わない。したがって、
効率がよく電荷蓄積膜ＣＨＳに注入され、先に注入され
て蓄積されていた電子と中和する。これにより、記憶デ
ータの消去が達成される。FIG. 7 shows an energy band diagram with a bias applied during erasing. In FIG. 7, a positive voltage Vsub is applied to the substrate SUB on the basis of the voltage Vb1 = 0V of the body region SOI1 and a negative voltage −Vg is applied to the word line, so that the band is bent. Now, assuming that the barrier height of the bottom film BTM of the lowermost layer of the gate dielectric film GD is 3.2 eV, the mean free path of charges corresponding to the kinetic energy of 3.2 eV is 20 to 30 nm. Therefore, the thickness T of the body region SOI1 is 20 to
When the thickness is set to 30 nm or less, the hot holes HH that have entered the body region SOI1 by direct tunneling are ballistically transported and do not lose their energy. Therefore,
The electrons are efficiently injected into the charge storage film CHS and neutralize the electrons that were previously injected and accumulated. Thereby, the erase of the stored data is achieved.

【００４１】なお、ボディ領域を２０〜３０ｎｍ以下に
精度よく薄く形成する方法としては、完全空乏層型ＳＯ
Ｉ構造を形成する際に用いられるＰａｃｅ法を用いるこ
とができる。この方法では、５０〜１００ｎｍの厚さに
された半導体基板を酸化し、その後、ウエットエッチン
グ液（ＨＦ，フッ化アンモン）を用いて、酸化膜を除去
することで半導体基板を膜減りさせてボディ領域を形成
する。As a method of accurately forming the body region thin to 20 to 30 nm or less, a complete depletion layer type SO
The Pace method used when forming the I structure can be used. In this method, a semiconductor substrate having a thickness of 50 to 100 nm is oxidized, and then the oxide film is removed by using a wet etching solution (HF, ammonium fluoride) to reduce the film thickness of the semiconductor substrate and to remove the body. Form an area.

【００４２】読み出しは、ビットごとに行ってもよい
し、ページ読み出しとしてもよい。また、ソース・ドレ
イン間電圧の印加方向が書き込み時と同じフォワードリ
ード、逆のリバースリードの何れの方式も採用可能であ
る。Reading may be performed bit by bit, or page reading may be performed. Further, it is possible to employ either a forward read method in which the source-drain voltage is applied in the same direction as in writing, or a reverse read method in which the reverse direction is applied.

【００４３】本実施形態の不揮発性半導体メモリでは、
電荷の加速領域が基板側に平面的に広がる空乏層である
ため、従来のドレイン不純物領域でのＢＴＢＴによる電
荷発生と比較して、より均一な空乏層内の電界により電
荷が発生する。そのため、電荷のエネルギー分布の収束
性が良く、必要なエネルギーを持った電荷を一定割合以
上発生させるのに必要な電圧が低くて済む。また、必要
なエネルギーを持った電荷を一定割合以上発生させた時
点で、必要以上に高いエネルギーを持った電荷の割合が
従来より少なく、この過剰に高いエネルギー電荷による
膜質劣化が抑制でき、リテンション特性やエンデュラン
ス特性に優れる。さらに、ボディ領域を薄くすると電荷
を弾道輸送させることができ、電荷注入効率がより向上
する。In the nonvolatile semiconductor memory of this embodiment,
Since the charge acceleration region is a depletion layer that spreads in a plane on the substrate side, electric charges are generated by a more uniform electric field in the depletion layer as compared with the conventional charge generation by BTBT in the drain impurity region. Therefore, the energy distribution of the electric charges is well converged, and the voltage required to generate the electric charges having the necessary energy at a certain ratio or more is low. In addition, when the charge with the required energy is generated at a certain rate or more, the ratio of the charge with the energy higher than necessary is lower than in the past, and the deterioration of the film quality due to this excessively high energy charge can be suppressed. And excellent endurance characteristics. Furthermore, if the body region is made thin, the charges can be ballistically transported, and the charge injection efficiency is further improved.

【００４４】なお、弾道輸送による電荷注入自体は従来
から知られていたが、本実施形態とは素子構造が異なっ
ている。以下、比較例として、すでに知られた電荷注入
方法を示し、この比較例との対比により本実施形態に係
るメモリセル構造の利点を説明する。Although the charge injection itself by ballistic transport has been conventionally known, the device structure is different from that of the present embodiment. Hereinafter, a known charge injection method will be shown as a comparative example, and the advantages of the memory cell structure according to the present embodiment will be described by comparison with the comparative example.

【００４５】〔比較例〕弾道輸送を利用した方法とし
て、“Low Voltage, Low Current, High Speed Program
Step Split Gate Cell with Ballistic Direct Inject
ion for EEPROM/Flash, IEEE IEDM 98-987, pp36.5.1-3
6.5.4 ”に開示された方法がある（比較例１）。この方
法では、チャネルに段差を設けることで段差上部のチャ
ネルが加速領域になり、その短い領域で電子が弾道輸送
されて段差から放たれ、段差側面に絶縁膜を介して接す
るフローティングゲートに注入される。この文献では、
弾道輸送により電子をフローティングゲートに注入して
書き込みを行っている。[Comparative Example] As a method using ballistic transportation, "Low Voltage, Low Current, High Speed Program"
Step Split Gate Cell with Ballistic Direct Inject
ion for EEPROM / Flash, IEEE IEDM 98-987, pp36.5.1-3
6.5.4 ”(Comparative Example 1). In this method, by providing a step in the channel, the channel above the step becomes an acceleration region, and electrons are ballistically transported in the short region to move from the step. It is released and injected into a floating gate that contacts the side surface of the step through an insulating film.
Writing is performed by injecting electrons into the floating gate by ballistic transportation.

【００４６】また、例えば特開２０００−２４３９３５
号公報には、トランジスタのチャネルとは別に電荷の弾
道輸送領域として、多結晶硅素からなるサイドウォール
（ポリシリコンスペーサ）を、フローティングゲートＦ
Ｇの側面に絶縁膜を介在させて形成し、そのポリシリコ
ンスペーサの反対側の面にタングステンシリコンＷＳｉ
からなるドレイン電極をショットキー接合させたセル構
造が開示されている（比較例２）。この構造では、ショ
ットキー接合の空乏層内で電荷が加速されてポリシリコ
ンスペーサ内を弾道輸送され、フローティングゲートＦ
Ｇに注入される。Further, for example, Japanese Patent Laid-Open No. 2000-243935.
In the publication, a side wall (polysilicon spacer) made of polycrystalline silicon is provided as a ballistic transport region for charges separately from a channel of a transistor, and a floating gate F is provided.
An insulating film is formed on the side surface of G, and tungsten silicon WSi is formed on the surface opposite to the polysilicon spacer.
There is disclosed a cell structure in which a drain electrode made of is made of a Schottky junction (Comparative Example 2). In this structure, the charge is accelerated in the depletion layer of the Schottky junction and is ballistically transported in the polysilicon spacer, and the floating gate F
Injected into G.

【００４７】比較例１では、段差とゲート電極（フロー
ティングゲートＦＧやコントロールゲートＣＧ）とのリ
ソグラフィの重ね合わせ幅で弾道輸送される距離が決ま
り、これがプロセス中にばらつく問題が避けられない。
また、ソースとドレイン間にチャネルを形成するため
に、段差の側面にｎ型のドレイン不純物を少しでも延在
させる必要があり、この部分での散乱によるエネルギー
ロスは避けられない。しかも、ドレイン不純物の形状や
濃度を、微細形状効果等を防止するために最適化しずら
い。さらに、段差側でしか電荷注入ができないので２ビ
ット／セル記憶ができない。In Comparative Example 1, the distance over which the ballistic transport is carried out is determined by the overlapping width of lithography between the step and the gate electrode (floating gate FG or control gate CG), and the problem that this varies during the process cannot be avoided.
Further, in order to form a channel between the source and the drain, it is necessary to extend n-type drain impurities to the side surface of the step as much as possible, and energy loss due to scattering at this portion is unavoidable. Moreover, it is difficult to optimize the shape and concentration of the drain impurities in order to prevent the effect of fine shape. Furthermore, since charges can be injected only on the step side, 2-bit / cell storage cannot be performed.

【００４８】比較例２では、チャネルとは個別に弾道輸
送経路を設けているので、ソース・ドレイン不純物領域
の最適化への影響はない。ところが、比較例２では、フ
ローティングゲート電極の横に、加速領域としてのポリ
シリコンスペーサを設けるため、その分、セル面積が大
きい。また、２０〜３０ｎｍのポリシリコンスペーサ厚
の制御が難しいうえ、ポリシリコンスペーサに一定電圧
を印加するコンタクト構造が形成しにくいので、弾道輸
送を起こす条件が狭くならざるを得ない。さらに、フロ
ーティングゲート形成時のポリシリコンの加工面に薄い
トンネル膜を形成するため膜信頼性に劣る。In Comparative Example 2, since the ballistic transport path is provided separately from the channel, there is no influence on the optimization of the source / drain impurity regions. However, in Comparative Example 2, since the polysilicon spacer as the acceleration region is provided beside the floating gate electrode, the cell area is correspondingly large. In addition, since it is difficult to control the thickness of the polysilicon spacer of 20 to 30 nm and it is difficult to form a contact structure for applying a constant voltage to the polysilicon spacer, the conditions for causing ballistic transport must be narrowed. Further, since a thin tunnel film is formed on the processed surface of polysilicon when forming the floating gate, the film reliability is poor.

【００４９】〔比較例に対する効果〕これに対し、本実
施形態のメモリトランジスタ構造では、２ビット／セル
記憶が可能であり、ボディ領域を２０〜３０ｎｍ以下と
薄くするだけで弾道輸送により高速に消去が可能であ
る。また、弾道輸送経路長がボディ領域の厚さにより決
定されるため、プロセス上のマスク合わせずれや、導電
性サイドウォール（ポリシリコンスペーサ）の幅ほど弾
道輸送経路長がばらつかない。また、ソース・ドレイン
不純物領域の形や濃度が、弾道輸送を行う理由で影響を
受けないため、微細形状効果等を防止するために独自に
最適化できる。さらに、電荷加速が基板側から縦方向に
なされるため、通常のメモリトランジスタと専有面積が
等しく、セルサイズが増大していない。弾道輸送経路で
あるボディ領域がシート状であるため、それに電圧を印
加するコンタクトを容易にとることができる。このよう
に、本実施形態において、ボディ領域を２０〜３０ｎｍ
以下と薄くして弾道輸送させる実施態様では、比較例に
対し種々の利点が得られる。[Effects of Comparative Example] On the other hand, in the memory transistor structure of the present embodiment, 2-bit / cell storage is possible, and erasing at high speed by ballistic transportation is possible only by thinning the body region to 20 to 30 nm or less. Is possible. Further, since the length of the ballistic transport path is determined by the thickness of the body region, there is less mask misalignment in the process, and the length of the ballistic transport path does not vary as much as the width of the conductive sidewall (polysilicon spacer). Further, since the shape and concentration of the source / drain impurity regions are not affected by the reason for carrying out ballistic transport, the source / drain impurity regions can be optimized independently to prevent the effect of fine shape. Further, since charge is accelerated in the vertical direction from the substrate side, the area occupied is the same as that of a normal memory transistor, and the cell size does not increase. Since the body region, which is the ballistic transportation route, has a sheet shape, it is possible to easily make a contact for applying a voltage thereto. Thus, in the present embodiment, the body region has a thickness of 20 to 30 nm.
In the embodiment in which the ballistic transport is made thinner than the following, various advantages are obtained over the comparative example.

【００５０】本実施形態では、素子構造、セル接続方式
および動作方法において、種々の変形が可能である。In the present embodiment, various modifications can be made in the element structure, cell connection method and operating method.

【００５１】まず、電荷蓄積膜ＣＨＳの材料は、窒化硅
素や酸化窒化硅素に限定されない。例えば、酸化アルミ
ニウムＡｌ₂ Ｏ₃ 、酸化タンタルＴａ₂ Ｏ₅ 、酸化ジル
コニウムＺｒＯ₂ 等の金属酸化物等からなる誘電体膜も
多くのトラップを含むことが知られており、これらによ
り電荷蓄積膜ＣＨＳを形成してもよい。また、ゲート誘
電体膜ＧＤは、いわゆるＭＮＯＳ型のように、二酸化珪
素等からなるボトム誘電体膜と、その上に形成された窒
化珪素等からなる電荷蓄積膜との２層構成であってもよ
い。また、４層以上であってもよいし、ＳｉＮ、Ｔａ₂
Ｏ₅ の電荷蓄積膜ＣＨＳをシリコン層に直付けした構造
であってもよい。First, the material of the charge storage film CHS is not limited to silicon nitride or silicon oxynitride. For example, it is known that a dielectric film made of a metal oxide such as aluminum oxide Al ₂ O ₃ , tantalum oxide Ta ₂ O ₅ and zirconium oxide ZrO ₂ also contains many traps. May be formed. Further, the gate dielectric film GD may have a two-layer structure of a bottom dielectric film made of silicon dioxide or the like and a charge storage film made of silicon nitride or the like formed thereon, as in the so-called MNOS type. Good. Further, it may have four layers or more, or SiN, Ta ₂
The structure may be such that the charge storage film CHS of O ₅ is directly attached to the silicon layer.

【００５２】メモリトランジスタの電荷蓄積手段は、電
荷トラップに限らず、例えば、１０ｎｍ以下の粒径を有
する多数の互いに絶縁された導電体を用いてもよい。こ
の導電体としては、例えば、微細な非晶質Ｓｉ_x Ｇｅ
_1-x （０≦ｘ≦１）、多結晶Ｓｉ_x Ｇｅ_1-x （０≦ｘ≦
１）、多結晶Ｓｉ等の半導体、あるいは金属微粒子から
構成される。また、２ビット／セル記憶は出来ないが、
電荷蓄積手段として最も一般的な、多結晶硅素等からな
るフローティングゲート構造でもよい。The charge storage means of the memory transistor is not limited to the charge trap, but a large number of electrically insulated conductors having a grain size of 10 nm or less may be used. As the conductor, for example, fine amorphous Si _x Ge
_1-x (0 ≦ x ≦ 1), polycrystalline Si _x Ge _1-x (0 ≦ x ≦
1), a semiconductor such as polycrystalline Si, or metal fine particles. Also, 2 bit / cell storage is not possible,
A floating gate structure made of polycrystalline silicon or the like, which is the most general charge storage means, may be used.

【００５３】電荷の加速領域を形成するための構造は、
基板と電位障壁層（例えば埋込絶縁膜ＢＤ）との組合せ
に限定されない。例えば、第１の半導体層（ボディ領
域）に接するショットキー電極を基板深部に埋め込んで
用いることもできる。この場合、ショットキー電極が本
発明の“加速電極”に該当し、ショットキー電極とボデ
ィ領域とのショットキー接合に形成される空乏層が電荷
の加速領域として機能する。The structure for forming the charge acceleration region is as follows.
The combination is not limited to the combination of the substrate and the potential barrier layer (for example, the buried insulating film BD). For example, the Schottky electrode in contact with the first semiconductor layer (body region) can be embedded in the deep portion of the substrate and used. In this case, the Schottky electrode corresponds to the “acceleration electrode” of the present invention, and the depletion layer formed at the Schottky junction between the Schottky electrode and the body region functions as the charge acceleration region.

【００５４】セル接続方式に関しては、誘電体分離層Ｉ
ＳＯを省略してソース・ドレイン不純物領域を行方向に
隣接する２セル列で共有させた、いわゆる仮想接地(Vir
tualGround)方式、これに金属配線を切り換え使用する
手段を付加したＡＭＧ(Alternate Metal Virtual Groun
d)方式等の採用も可能である。また、分離ソース線型の
一種であるが、ソース線およびビット線を階層化した、
いわゆるＡＮＤ型、さらには、ソース線を行方向に隣接
する２セル列で共有させた、いわゆるＨｉＣＲ型等、種
々のセルアレイ方式が採用できる。Regarding the cell connection system, the dielectric isolation layer I
SO is omitted and the source / drain impurity regions are shared by two cell columns adjacent in the row direction, so-called virtual ground (Vir).
tual ground) method, AMG (Alternate Metal Virtual Groun) with a means for switching and using metal wiring
d) Method etc. can be adopted. Also, although it is a type of separated source line type, source lines and bit lines are layered,
Various cell array methods such as a so-called AND type and a so-called HiCR type in which a source line is shared by two cell columns adjacent in the row direction can be adopted.

【００５５】基板側で生成した電荷、例えばホールのチ
ャネル全面注入を書き込み時に用い、消去では、電子の
局部注入によって閾値を変化させることもできる。ただ
し、この場合、１ビット／セル記憶となる。It is also possible to use charge generated on the substrate side, for example, injection of holes into the entire surface of the channel during writing, and change the threshold value by local injection of electrons in erasing. However, in this case, 1 bit / cell is stored.

【００５６】[0056]

【発明の効果】本発明に係る不揮発性半導体メモリ装置
と、その動作方法によれば、低電圧でもチャネルが形成
される領域の全面から高エネルギー電荷を効率よく注入
できる構造を有した不揮発性半導体メモリ装置と、その
電荷注入方法とを提供することができる。According to the non-volatile semiconductor memory device and the method of operating the same according to the present invention, a non-volatile semiconductor having a structure capable of efficiently injecting high-energy charges from the entire surface of a region where a channel is formed even at a low voltage. A memory device and a charge injection method thereof can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施形態に係る不揮発性メモリ装置の
メモリセルアレイの平面図である。FIG. 1 is a plan view of a memory cell array of a nonvolatile memory device according to example embodiments.

【図２】本発明の実施形態に係るメモリセルアレイにつ
いての図であり、（Ａ）は図１のＡ−Ａ線の断面図、
（Ｂ）はゲート誘電体膜付近の拡大図である。2 is a diagram of a memory cell array according to an embodiment of the present invention, FIG. 2A is a cross-sectional view taken along line AA of FIG.
(B) is an enlarged view of the vicinity of the gate dielectric film.

【図３】本発明の実施形態に係るメモリセルアレイの、
図１に対応する部分の等価回路図である。FIG. 3 shows a memory cell array according to an embodiment of the present invention,
FIG. 2 is an equivalent circuit diagram of a portion corresponding to FIG. 1.

【図４】本発明の実施形態に係るメモリセルアレイにつ
いて、（Ａ）はボディ領域に一定電圧を付与するボディ
コンタクト部を示す平面図、（Ｂ）は（Ａ）のＢ−Ｂ線
の断面図である。4A is a plan view showing a body contact portion that applies a constant voltage to a body region, and FIG. 4B is a cross-sectional view taken along line BB of FIG. 4A, showing a memory cell array according to an embodiment of the present invention. Is.

【図５】本発明の実施形態に係るメモリセルに対し、
（Ａ）は書き込み動作を示す図、（Ｂ）は消去動作を示
す図である。FIG. 5 shows a memory cell according to an embodiment of the present invention.
(A) is a diagram showing a write operation, and (B) is a diagram showing an erase operation.

【図６】本発明の実施形態に係るメモリセルの書き込み
時と消去時のバイアス条件を示す表である。FIG. 6 is a table showing bias conditions at the time of writing and erasing the memory cell according to the embodiment of the present invention.

【図７】本発明の実施形態に係るメモリセルの消去時に
おける、バイアスを印加した状態でのエネルギーバンド
図である。FIG. 7 is an energy band diagram in a state where a bias is applied at the time of erasing the memory cell according to the embodiment of the present invention.

【符号の説明】[Explanation of symbols]

ＳＵＢ…半導体基板（第２の半導体層、加速電極）、Ｂ
Ｄ…埋込絶縁膜（電位障壁層）、ＳＯＩ１等…ボディ領
域（第１の半導体層、半導体層）、ＢＬ１等…ビット線
（ソース・ドレイン領域）、ＳＬ１等…ソース線（ソー
ス・ドレイン領域）、ＩＳＯ…誘電体分離層、ＧＤ…ゲ
ート誘電体膜、ＢＴＭ…ボトム膜、ＣＨＳ…電荷蓄積
膜、ＴＯＰ…トップ膜、ＷＬ１等…ワード線（ゲート電
極）、ＭＣ１１…メモリセル、ＩＦ…層間絶縁膜、ＢＣ
…ボディコンタクト、ＢＣＲ…ボディコンタクト領域、
ＶＢＬ１等…ボディ電圧の供給線、ｈ…ホール、ＨＨ…
ホットホール、ＨＥ…ホットエレクトロン。SUB ... Semiconductor substrate (second semiconductor layer, acceleration electrode), B
D ... Buried insulating film (potential barrier layer), SOI1, etc .... Body region (first semiconductor layer, semiconductor layer), BL1 etc .... Bit line (source / drain region), SL1 etc .... Source line (source / drain region) ), ISO ... Dielectric isolation layer, GD ... Gate dielectric film, BTM ... Bottom film, CHS ... Charge storage film, TOP ... Top film, WL1 ... Word line (gate electrode), MC11 ... Memory cell, IF ... Interlayer Insulating film, BC
... body contact, BCR ... body contact area,
VBL1 etc ... Body voltage supply line, h ... Hall, HH ...
Hot holes, HE ... hot electrons.

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP18 EP22 EP77 ER02 ER09 ER11 ER22 ER23 ER30 HA02 JA04 JA06 KA08 KA13 PR05 PR12 PR13 PR21 ZA21 5F101 BA42 BA45 BA49 BB02 BC11 BD02 BD30 BD31 BD33 BD34 BD35 BD37 BE02 BE05 BE07 BF05 BH03 BH13    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 5F083 EP18 EP22 EP77 ER02 ER09                       ER11 ER22 ER23 ER30 HA02                       JA04 JA06 KA08 KA13 PR05                       PR12 PR13 PR21 ZA21                 5F101 BA42 BA45 BA49 BB02 BC11                       BD02 BD30 BD31 BD33 BD34                       BD35 BD37 BE02 BE05 BE07                       BF05 BH03 BH13

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】第１導電型半導体からなる第１の半導体層
と、 第１の半導体層の厚さ方向の一面に接した電位障壁層
と、 電位障壁層を介して第１の半導体層と対峙した第２の半
導体層と、 第２の半導体層と反対側の第１の半導体層の他面に積層
された複数の誘電体膜からなり、内部に電荷蓄積手段を
含むゲート誘電体膜と、 ゲート誘電体膜を介して第１の半導体層と対峙したゲー
ト電極と、 ゲート電極両側の第１の半導体層の一部に形成され、第
２導電型半導体からなる２つのソース・ドレイン領域と
を有した不揮発性半導体メモリ装置。1. A first semiconductor layer made of a first conductivity type semiconductor, a potential barrier layer in contact with one surface in the thickness direction of the first semiconductor layer, and a first semiconductor layer with the potential barrier layer interposed therebetween. A second semiconductor layer facing each other, and a gate dielectric film including a plurality of dielectric films laminated on the other surface of the first semiconductor layer opposite to the second semiconductor layer, the gate dielectric film including charge storage means inside thereof. A gate electrode facing the first semiconductor layer via a gate dielectric film, and two source / drain regions formed of a second conductive type semiconductor, which are formed in a part of the first semiconductor layer on both sides of the gate electrode. A non-volatile semiconductor memory device having. 【請求項２】上記第１の半導体層は、電荷の平均自由行
程より薄い厚さを有した請求項１記載の不揮発性半導体
メモリ装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein the first semiconductor layer has a thickness smaller than a mean free path of charges. 【請求項３】上記電位障壁層は、電荷のトンネル現象が
起こる膜厚を有した誘電体膜からなる請求項１記載の不
揮発性半導体メモリ装置。3. The non-volatile semiconductor memory device according to claim 1, wherein the potential barrier layer is made of a dielectric film having a film thickness in which a charge tunnel phenomenon occurs. 【請求項４】上記第１の半導体層に所定電位を付与する
電極を更に有した請求項１記載の不揮発性半導体メモリ
装置。4. The non-volatile semiconductor memory device according to claim 1, further comprising an electrode for applying a predetermined potential to the first semiconductor layer. 【請求項５】上記電荷蓄積手段が、少なくとも上記ゲー
ト誘電体膜の平面方向に離散化された請求項１記載の不
揮発性半導体メモリ装置。5. The non-volatile semiconductor memory device according to claim 1, wherein the charge storage means is discretized at least in the plane direction of the gate dielectric film. 【請求項６】第１導電型半導体からなる第１の半導体層
と、 第１の半導体層の厚さ方向の一面に接したショットキー
電極と、 ショットキー電極と反対側の第１の半導体層の他面に積
層された複数の誘電体膜からなり、内部に電荷蓄積手段
を含むゲート誘電体膜と、 ゲート誘電体膜を介して第１の半導体層と対峙したゲー
ト電極と、 ゲート電極両側の第１の半導体層の一部に形成され、第
２導電型半導体からなる２つのソース・ドレイン領域と
を有した不揮発性半導体メモリ装置。6. A first semiconductor layer made of a first conductivity type semiconductor, a Schottky electrode in contact with one surface in the thickness direction of the first semiconductor layer, and a first semiconductor layer opposite to the Schottky electrode. A gate dielectric film including a plurality of dielectric films laminated on the other surface and including charge storage means inside; a gate electrode facing the first semiconductor layer through the gate dielectric film; and both sides of the gate electrode. A non-volatile semiconductor memory device having two source / drain regions formed of a part of the first semiconductor layer of the second conductivity type semiconductor. 【請求項７】チャネルが形成される半導体層、半導体層
の厚さ方向の一面に形成され内部に電荷蓄積手段を含む
複数の誘電体膜、複数の誘電体膜を介して形成されたゲ
ート電極を有したメモリトランジスタのデータの書き込
みまたは消去時に、電荷蓄積手段に電荷を注入する不揮
発性半導体メモリ装置の電荷注入方法であって、 上記半導体層の電位を固定した状態で、半導体層の厚さ
方向の他面に直接または電位障壁層を介して接した加速
電極と半導体層の固定電位との電位差により、半導体層
と加速電極との界面付近に形成された空乏層内を電荷が
加速し、当該加速された電荷が半導体層内を厚さ方向に
弾道輸送され、当該弾道輸送された電荷が上記複数の誘
電体膜内の幾つかの誘電体膜をトンネリングして上記電
荷蓄積手段に注入されるように、上記加速電極と上記ゲ
ート電極にそれぞれ最適化された電圧を印加する不揮発
性半導体メモリ装置の電荷注入方法。7. A semiconductor layer in which a channel is formed, a plurality of dielectric films formed on one surface in the thickness direction of the semiconductor layer and including charge storage means inside, and a gate electrode formed through a plurality of dielectric films. A method of injecting charges into a charge storage means at the time of writing or erasing data in a memory transistor having: a semiconductor layer having a thickness of the semiconductor layer with a fixed potential of the semiconductor layer. Due to the potential difference between the acceleration electrode and the fixed potential of the semiconductor layer in direct contact with the other surface in the direction or through the potential barrier layer, the charge is accelerated in the depletion layer formed near the interface between the semiconductor layer and the acceleration electrode, The accelerated charges are ballistically transported in the thickness direction in the semiconductor layer, and the ballistically transported charges are injected into the charge storage means by tunneling through some of the dielectric films in the plurality of dielectric films. Ru A method of injecting charge in a non-volatile semiconductor memory device, wherein optimized voltages are applied to the acceleration electrode and the gate electrode, respectively. 【請求項８】上記加速電極が、電位障壁層としての誘電
体膜を介して上記チャネルが形成される半導体層に接し
た他の半導体からなり、 誘電体膜に接した当該他の半導体の一部に、上記チャネ
ルが形成される半導体層との電位差により空乏層を形成
して電荷を加速させる請求項７記載の不揮発性半導体メ
モリ装置の電荷注入方法。8. The accelerating electrode is made of another semiconductor in contact with a semiconductor layer in which the channel is formed via a dielectric film as a potential barrier layer, and the one of the other semiconductors in contact with the dielectric film. 8. The charge injection method for a non-volatile semiconductor memory device according to claim 7, wherein a depletion layer is formed in the portion by a potential difference from the semiconductor layer in which the channel is formed to accelerate the charge. 【請求項９】上記加速電極が、上記チャネルが形成され
る半導体層に直接、接したショットキー電極からなり、 当該ショットキー電極と上記半導体層との接触により、
その両者の電位差によりショットキー接合の空乏層内で
電荷を加速させる請求項７記載の不揮発性半導体メモリ
装置の電荷注入方法。9. The accelerating electrode comprises a Schottky electrode in direct contact with the semiconductor layer in which the channel is formed, and the Schottky electrode and the semiconductor layer are in contact with each other,
8. The charge injection method for a non-volatile semiconductor memory device according to claim 7, wherein charges are accelerated in the depletion layer of the Schottky junction by the potential difference between the two.