JP2003142609A

JP2003142609A - 半導体記憶装置およびその製造方法

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Publication number: JP2003142609A
Application number: JP2001338269A
Authority: JP
Inventors: Hironobu Nakao; 広宣中尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-02
Filing date: 2001-11-02
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】フローティングゲートの微細化を図り、かつ
層間容量膜の形成を容易にする半導体記憶装置の製造方
法を提供することを課題とする。【解決手段】半導体基板上に形成されたソース領域と
ドレイン領域との間の前記半導体基板上にトンネル酸化
膜を介して形成されたフローティングゲートが第１導電
膜と第２導電膜より積層構造に形成され、前記フローテ
ィングゲート上に層間容量膜を介して形成されたコント
ロールゲートとを備えたメモリセルより構成される半導
体記憶装置により、上記の課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートおよびコントロールゲートを有し、フローティング
ゲート間に絶縁膜を配置した半導体記憶装置およびその
製造方法に関する。

【０００２】

【従来の技術】従来から、フローティングゲートおよび
コントロールゲートを有する半導体記憶装置において、
低電圧化を図るために、カップリング比を増大させる方
法が検討されてきた。カップリング比＝Ｃ₂／（Ｃ_l＋Ｃ₂）Ｃ_l：フローティングゲート・半導体基板間の結合容量Ｃ₂：フローティングゲート・コントロールゲート間の
結合容量

【０００３】例えば、特開平９−１０２５５４号公報に
は、ＳＴＩ（Shallow Trench Isolation）６６を適用し
た半導体記憶装置の製造方法が記載されている。図６〜
９は、前記の半導体記憶装置の製造方法を説明するため
の概略断面工程図であり、図６〜９の（ａ）〜（ｐ）お
よび（ａ’）〜（ｐ’）は、それぞれ直交する断面を示
す。

【０００４】図６〜９に基づいて、従来の半導体記憶装
置の製造方法について説明する。まず、半導体基板６１
（例えば、Ｐ型シリコン半導体基板）の活性領域上に、
公知の技術によりＳＴＩ６６を形成する。すなわち、Ｐ
型シリコン半導体基板６１上に、熱酸化法により、第１
絶縁膜として第１のシリコン酸化膜６２を形成し、ＣＶ
Ｄ（化学気相成長）法により、第２絶縁膜としてシリコ
ン窒化膜６３を形成し、さらにフォトリソグラフィ技術
によりレジストパターン（パターンニング用レジスト）
６４を形成する［図６（ａ）および（ａ’）参照］。

【０００５】次に、レジストパターン６４をマスクとし
て、反応性イオンエッチングによりシリコン窒化膜６３
および第１のシリコン酸化膜６２を順次エッチングす
る。レジストパターン６４を除去した後、シリコン窒化
膜６３をマスクとしてＰ型シリコン半導体基板６１を反
応性イオンエッチングにより深くエッチバックする［図
６（ｂ）および（ｂ’）参照］。

【０００６】さらに全面に第３絶縁膜として第２のシリ
コン酸化膜６５を形成し［図６（ｃ）および（ｃ’）参
照］、シリコン窒化膜６３上に堆積されたこの第２のシ
リコン酸化膜６５をＣＭＰ（化学的機械的研磨）法によ
りシリコン窒化膜６３が露出するまで研磨する［図６
（ｄ）および（ｄ’）参照］。これにより第２のシリコ
ン酸化膜６５はシリコン窒化膜６３と同じ高さに平坦化
される。その後、シリコン窒化膜６３および第１のシリ
コン酸化膜６２を取り除くことにより、ＳＴＩ６６の形
成が完了する［図６（ｅ）および（ｅ’）参照］。

【０００７】次に、熱酸化法によりトンネル酸化膜６７
を形成し、その上に膜厚が１００ｎｍ〜２００ｎｍ程度
で、リンが不純物としてドープされたポリシリコン膜６
８を形成する［図７（ｆ）および（ｆ’）参照］。さら
に、その上にレジストを塗布し、フォトリソグラフィ技
術によりパターニングしてレジストパターン６９を形成
する。次に、レジストパターン６９をマスクとして用い
て、反応性イオンエッチングによりポリシリコン膜６８
をエッチングして、第１導電膜として第１のポリシリコ
ンパターン７０を形成する［図７（ｇ）および（ｇ’）
参照］。

【０００８】次に、Ｐ型シリコン半導体基板６１上の全
面に、ＣＶＤ（化学気相成長）法により膜厚１００〜２
００ｎｍ程度のシリコン酸化膜７１を形成する［図７
（ｈ）および（ｈ’）参照］。第１のポリシリコンパタ
ーン７０が露出するまで、反応性イオンエッチングによ
りシリコン酸化膜７１をエッチバックして、第１のポリ
シリコンパターン７０間のスペースに埋め込み絶縁膜
（第４絶縁膜）７２を形成する［図７（ｉ）および
（ｉ’）参照］。この際、第１のポリシリコンパターン
７０の側壁が一部露出する程度に埋め込み絶縁膜（第４
絶縁膜）７２を形成する。

【０００９】次に、ゲートカップリング比を上げるため
に、Ｐ型シリコン半導体基板６１上の全面に、リンが不
純物としてドープされたポリシリコン膜７３を１００ｎ
ｍ程度堆積する［図８（ｊ）および（ｊ’）参照］。こ
のポリシリコン膜７３を反応性イオンエッチングにより
エッチバックすることにより、フローティングゲートの
突起部となる第２のポリシリコンパターン（第２導電
膜）７４を形成する［図８（ｋ）および（ｋ’）参
照］。

【００１０】次に、得られたＰ型シリコン半導体基板６
１上に順次、所定膜厚のシリコン酸化膜を形成し、ＣＶ
Ｄ法によりシリコン窒化膜を形成し、シリコン酸化膜を
堆積することにより、フローティングゲートとコントロ
ールゲートとの間の誘電膜となるＯＮＯ膜（層間容量
膜）７５を形成する。さらに、その上にリンが不純物と
してドープされたポリシリコン膜（シリサイド膜、第３
導電膜）７６を堆積する［図８（ｌ）および（ｌ’）参
照］。

【００１１】次に、レジストを塗布し、フォトリソグラ
フィ技術によりパターニングしてレジストパターン７７
を形成する。続いて、レジストパターン７７をマスクと
して用いて、反応性イオンエッチングにより、ポリシリ
コン膜７６、ＯＮＯ膜７５、第１のポリシリコンパター
ン７０および第２のポリシリコンパターン７４を順次エ
ッチングして、コントロールゲート７９およびフローテ
ィングゲート７８を形成する［図８（ｍ）および
（ｍ’）参照］。

【００１２】次に、レジストパターン７７を除去した
後、その上にレジストを塗布し、フォトリソグラフィ技
術によりパターニングしてレジストパターン８０を形成
する。続いて、レジストパターン８０をマスクとして用
いて、反応性イオンエッチングにより、素子分離のため
の絶縁膜を選択的に取り除く。さらに、コントロールゲ
ート７９とレジストパターン８０をマスクとして用い
て、例えば、リンイオンおよび砒素イオンを順次注入
し、低濃度不純物拡散層（ソース）８１および高濃度不
純物拡散層（ソース）８２を形成する［図９（ｎ）およ
び（ｎ’）参照］。

【００１３】次に、レジストパターン８０を除去した
後、コントロールゲート７９をマスクとして用いて、例
えば、砒素をイオン注入し、高濃度不純物拡散層（ドレ
イン）８３を形成する［図８（ｏ）および（ｏ’）参
照］。その後、公知の技術により、層間絶縁膜としてシ
リコン酸化膜８４、ドレインコンタクト８５およびメタ
ル配線８６を形成し、半導体記憶装置を完成する［図８
（ｐ）および（ｐ’）参照］。

【００１４】

【発明が解決しようとする課題】上記のように容量のカ
ップリング比（ゲートカップリング比）の増大を目的と
する先行技術の例では、図８（ｊ）〜（ｋ）および
（ｊ’）〜（ｋ’）に示したように、憐が不純物として
ドープされたポリシリコン膜７３を１００ｎｍ程度堆積
し、このポリシリコン膜７３を反応性イオンエッチング
によりエッチバックすることにより、フローティングゲ
ートの突起部となる第２のポリシリコンパターン７４を
形成する。この工程において、隣接セル間のフローティ
ングゲートのスペース部がゲートカップリング比を増大
させようとすればするほど短絡し易くなり、短絡に至っ
た場合には半導体記憶装置の不良を引き起こしてしま
う。

【００１５】また、上記の方法によれば、カップリング
比の増大を目的として、フローティングゲートの突起部
となる導電膜をエッチバック法により加工する際、フロ
ーティングゲート間のスペース幅が突起部となる導電膜
の膜厚の約３倍以上程度のスペースがなければ、突起部
となる導電膜がスペースに埋め込まれてしまい、エッチ
バックではサイドウォール状に加工できない。したがっ
て、このようなスペースの確保のために半導体記憶装置
を微細化することは困難となる。

【００１６】さらに、ポリシリコン膜を反応性イオンエ
ッチングによりエッチバックすることにより、フローテ
ィングゲートの突起部となる第２のポリシリコンパター
ン７４を形成する工程において、その第２のポリシリコ
ンパターンの表面はエッチングダメージにより粗くなり
易く、特に第２のポリシリコンパターンは、結晶粒界の
化学的結合力が弱いために、その表面が粗くなり易い。
また、化学構造上の理由により、不純物としてドープさ
れたリンが偏析し易い。

【００１７】このような表面にフローティングゲートと
コントロールゲートとの間の誘電膜となるＯＮＯ膜７５
を形成すると、フローティングゲート表面の酸化膜の膜
質が著しく劣化する。また、ポリシリコン膜の代わりに
単結晶シリコンを用いる場合には、ポリシリコン膜に比
べて、その表面が粗くなることやリンが偏析することを
抑制することができる。しかし、単結晶シリコンを形成
するためには、低温でアモルファスシリコンを形成し、
６００℃程度の温度で１０時間程度以上のアニールを施
して、アモルファスシリコンを単結晶化させなければな
らず、製造上実用的でない。

【００１８】本発明は、上記課題に鑑みなされたもので
あり、フローティングゲートおよびコントロールゲート
を有する半導体記憶装置において、フローティングゲー
トをフィールド領域に自己整合的に形成することによ
り、メモリセルの微細化を図るとともに、フローティン
グゲートとコントロールゲート間の誘電膜を容易に安定
した膜質で形成できる半導体記憶装置の製造方法を提供
することを目的とする。

【００１９】

【課題を解決するための手段】かくして、本発明によれ
ば、半導体基板上にトンネル酸化膜を介して、上下２層
からなるフローティングゲート、層間容量膜およびコン
トロールゲートが順次形成されたメモリセルをマトリク
ス状に配置した半導体記憶装置の製造方法において、
（Ａ）前記半導体基板上に素子分離領域を形成し、活性
領域にトンネル酸化膜を形成する工程、（Ｂ）前記半導
体基板上に、下層フローティングゲートとなる第１導電
膜を形成する工程、（Ｃ）前記第１導電膜を前記素子分
離領域が露出するまで後退させ、得られた基板上の全面
に、上層フローティングゲートとなる第２導電膜を形成
し、該第２導電膜を第１導電膜上に残存するようにパタ
ーニングする工程、（Ｄ）前記第１導電膜および第２導
電膜をマスクにして素子分離領域を後退させる工程、お
よび（Ｅ）得られた基板上の全面に層間容量膜を形成
し、続いて第３導電膜を形成し、第３導電膜、層間容量
膜、第２導電膜および第１導電膜を順次パターニングし
て、コントロールゲート、層間容量膜およびフローティ
ングゲートからなるメモリセルを形成する工程を含むこ
とを特徴とする半導体記憶装置の製造方法が提供され
る。

【００２０】また、本発明によれば、上記の製造方法に
より得られた半導体記憶装置が提供される。

【００２１】

【発明の実施の形態】図１〜４に基づいて、本発明の半
導体記憶装置およびその製造方法について説明する。図
１〜４および図５は、本発明の半導体記憶装置の製造方
法を説明するための概略断面工程図および要部の概略平
面図であり、図１〜４の（ａ）〜（ｏ）および（ａ’）
〜（ｏ’）は、それぞれ図５のＸ−Ｘ’線断面およびＹ
−Ｙ’線断面を示す。図５における６ａは素子分離のた
めの絶縁膜を示す。

【００２２】本発明の半導体記憶装置の半導体基板１
は、通常、半導体記憶装置に使用されるものであれば特
に限定されるものではなく、その導電型はＰ型、Ｎ型の
いずれであってもよい。その材料としては、例えばシリ
コン、ゲルマニウムなどの元素半導体、ＧａＡｓ、Ｉｎ
ＧａＡｓ、ＺｎＳｅなどの化合物半導体が挙げられ、中
でもシリコンが特に好ましい。

【００２３】まず、Ｐ型シリコン半導体基板のような半
導体基板１を、酸素雰囲気下、８００〜１０００℃程度
の温度範囲で１０〜３０分間程度、熱処理することによ
り、半導体基板１上に、第１絶縁膜として膜厚１０〜３
０ｎｍ程度のシリコン酸化膜２を形成する。次いで、公
知の方法により、全面に第２絶縁膜として膜厚１００〜
３００ｎｍ程度のシリコン窒化膜３を形成する。次に、
公知のフォトリソグラフィ技術により、所望の形状のレ
ジストパターン（パターンニング用レジスト）４を形成
する［図１（ａ）および（ａ’）参照］。このレジスト
パターン４をマスクとして用いてエッチングにより、第
２絶縁膜３をパターニングする。

【００２４】次に、レジストパターン４を剥離した後、
第２絶縁膜３をマスクにして第１絶縁膜２をエッチング
し、さらにこれら第１絶縁膜および第２絶縁膜をマスク
にして半導体基板１をパターニングする［図１（ｂ）お
よび（ｂ’）参照］。次に、半導体基板１上の全面に第
３絶縁膜５として、例えば、シリコン酸化膜を形成する
［図１（ｃ）および（ｃ’）参照］。シリコン酸化膜
は、ＣＶＤ法、プラズマＣＶＤ法または高密度プラズマ
ＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成することがで
き、その膜厚は４００〜８００ｎｍ程度である。

【００２５】次に、ＲＩＥ法などのドライエッチング、
ＣＭＰ（化学的機械的研磨）法などの種々の方法によ
り、第３絶縁膜５を第２絶縁膜３が露出するまで後退さ
せる［図１（ｄ）および（ｄ’）参照］。ここで、後退
させる方法は、第２絶縁膜および第３絶縁膜の材質、膜
質などにより適宜選択することができる。例えば、第２
絶縁膜がシリコン窒化膜であり、第３絶縁膜がＨＤＰ−
ＣＶＤ法により形成されたシリコン酸化膜である場合に
は、ＣＭＰ法などが好ましい。

【００２６】次に、第２絶縁膜３および第１絶縁膜２を
順次剥離する。第２絶縁膜３がシリコン窒化膜である場
合には、熱リン酸を用いたウェットエッチングで第２絶
縁膜３を剥離するのが好ましい。また、第１絶縁膜２が
酸化シリコン膜である場合には、希フッ酸を用いたウェ
ットエッチングで第１絶縁膜２を剥離するのが好ましい
［図１（ｅ）および（ｅ’）参照］。このようにして、
ＳＴＩ（Shallow Trench Isolation）６が形成される。
素子分離領域の形成方法は、上記のようなＳＴＩの形成
に限らず、ＬＯＣＯＳ法、トレンチ素子分離法など公知
の方法であってもよい。

【００２７】次に、熱酸化法などよって、膜厚７〜１５
ｎｍ程度のトンネル酸化膜７を形成し、続いて下層フロ
ーティングゲート９を形成するための膜厚５０〜１５０
ｎｍ程度の第１導電膜８を全面に形成する［図２（ｆ）
および（ｆ’）参照］。第１導電膜８は、通常、フロー
ティングゲート使用される導電膜であれば、特に限定さ
れるものではなく、例えば、ポリシリコン、銅または銅
合金、アルミニウム、およびタングステン、タンタル、
チタンなどの高融点金属や高融点金属とのシリサイド、
ポリサイドなどが挙げられる。これらの中でもポリシリ
コンが特に好ましい。第１導電膜８は、スパッタ法、蒸
着法、ＣＶＤ法などにより形成することができ、その膜
厚は５０〜２００ｎｍ程度が好ましい。

【００２８】次に、ＳＴＩ（Shallow Trench Isolatio
n）６が露出するまで、第１導電膜８を後退させ、第１
導電膜８およびＳＴＩ６の表面を平坦化する［図２
（ｇ）および（ｇ’）参照］。後退させる方法は、第１
導電膜８の材料、膜質などにより適宜選択することがで
き、例えば、ＲＩＥ法などのドライエッチング、ＣＭＰ
（化学的機械的研磨）法などの種々の方法が挙げられ、
中でも、ＣＭＰ法が好ましい。なお、この工程の後、さ
らに第１導電膜８の側壁の一部が露出するように、ＳＴ
Ｉ６を若干除去する工程を追加してもよい。このＳＴＩ
６の除去は、ＳＴＩ６を選択的に除去できる方法を選択
するのが好ましく、除去するＳＴＩ６の膜厚は１０〜１
００ｎｍ程度が好ましい。

【００２９】次に、上層フローティングゲート１１を形
成するための第２導電膜１０を、得られた基板の全面に
形成する［図２（ｈ）および（ｈ’）参照］。第２導電
膜１０は、通常、フローティングゲートに使用される導
電膜であれば、特に限定されるものではなく、例えば、
ポリシリコン、銅または銅合金、アルミニウム、および
タングステン、タンタル、チタンなどの高融点金属や高
融点金属とのシリサイド、ポリサイドなどが挙げられ
る。これらの中でもポリシリコンが特に好ましい。第２
導電膜１０は、スパッタ法、蒸着法、ＣＶＤ法などによ
り形成することができ、その膜厚は１０〜５００ｎｍ程
度が好ましい。

【００３０】次に、公知のフォトリソグラフィ技術およ
びエッチング工程により、第２導電膜１０を所望の形状
にパターニングする。図中、１２はレジストパターンで
ある［図２（ｉ）および（ｉ’）参照］。上記の工程で
は、後述するコントロールゲートのパターニングにより
フローティングゲートが完成するように、すなわち、第
１導電膜上に第２導電膜が残存するように、第２導電膜
１０をパターニングする。例えば、コントロールゲート
が延設される方向に垂直な方向（図５のＹ軸方向）に、
第２導電膜１０が分離されるようにパターニングする。

【００３１】次に、第１導電膜８の側壁が露出するま
で、ＳＴＩ６の表面を後退させる［図３（ｊ）および
（ｊ’）参照］。後退させる方法は、ＳＴＩ６の材料、
膜質などにより適宜選択することができ、例えば、ＳＴ
Ｉ６にシリコン酸化膜を用いた場合には、希フッ酸（１
〜５％フッ酸含有の水溶液）を用いたウェットエッチン
グを５〜１０分間行うのが望ましい。

【００３２】この工程により、第１導電膜８は側壁が露
出され、第１導電膜８および第２導電膜１０で形成され
る全表面積は第２導電膜１０の単独と比較して、第１導
電膜８の側壁露出部分だけ表面積の増加が図れる。例え
ば、ＳＴＩ６にシリコン酸化膜を用い、希フッ酸を用い
たウェットエッチングの深さを最大トンネル酸化膜７の
レベル付近までエッチングを行った場合、前記エッチン
グを全く行わなかった場合と比較して、面積比から換算
すれば約６０％程度までの容量値の増加を図ることがで
きる。前記の希フッ酸を用いたウェットエッチングの深
さを時間で制御することによって、必要とされる容量値
の増加分を設定することができ、通常２０％程度の増加
の状態で使用するのが好ましい。

【００３３】このような２層の導電膜からなる積層構造
のフローティングゲートを使用する本発明の半導体記憶
装置によれば、第１導電膜８の側壁部を露出すること
で、メモリーセルのチップ面積の増加を引き起こすこと
なく、カップリング比を向上できる。また、エッチング
後、フローティングゲートの側部の角部の形状を直角に
できるので、フローティングゲートとコントロールゲー
ト間の層間容量膜の劣化を防止できる。以上のように、
第１導電膜８および第２導電膜１０をマスクにして素子
分離領域を後退させる工程については、部分的な容量膜
の膜質の劣化を防止できる点でウエットエッチングで行
うのが好ましい。

【００３４】次に、得られた基板の全面に、すなわち、
第２導電膜１０上およびＳＴＩ６上に層間容量膜（ＯＮ
Ｏ膜）１３およびコントロールゲート１５となる第３導
電膜１４を公知の方法で形成する［図３（ｋ）および
（ｋ’）参照］。層間容量膜１３としては、例えば、シ
リコン酸化膜、シリコン窒化膜およびこれらの積層膜な
どが挙げられる。層間容量膜のトータルの膜厚は１０〜
２０ｎｍ程度が好ましい。

【００３５】また、第３導電膜１４は、第１導電膜８お
よび第２導電膜１０と同様の材料で、かつ同様の方法で
形成することができる。第１導電膜８、第２導電膜１０
および第３導電膜１４の材料は、同一であっても異なっ
ていてもよい。第３導電膜１４の材料としては、高融点
金属のシリサイド膜が特に好ましい。その膜厚は、１０
０〜３００ｎｍ程度が好ましい。

【００３６】次に、公知のフォトリソグラフィ技術およ
びエッチング工程により、第３導電膜１４、層間容量膜
１３、第２導電膜１０と第１導電膜８を順次、所望の形
状にパターニングする。図中、１５はレジストパターン
である［図３（ｌ）および（ｌ’）参照］。上記の工程
では、配置されるフローティングゲートが完成するよう
にパターニングを行う。例えば、フローティングゲート
が延設される方向に垂直な方向（図５のＸ軸方向）に、
第３導電膜１４が分離されるようにパターニングする。

【００３７】以上の工程により、図２（ｇ）および
（ｇ’）に示すように、ＳＴＩ６の間に埋め込まれて表
面が平坦化された第１導電膜８を下層フローティングゲ
ート９として、図２（ｉ）および（ｉ’）に示すよう
に、パターニングされた第２導電膜１０を上層フローテ
ィングゲート１１として形成することができるととも
に、上層フローティングゲート１１上に形成された第３
導電膜１４を、複数のフローティングゲート上に一体的
形状のコントロールゲートとして、さらに層間容量膜１
３を第３導電膜１４と同じ形状に形成することができ
る。

【００３８】次に、メモリセルのソース・ドレイン領域
のうち、ドレイン側をレジストで覆うようにレジストパ
ターン１６を形成する。次に、例えば、エネルギー５０
ＫｅＶ、ドーズ量３×１０¹³／ｃｍ²でリンをイオン注
入して、低濃度不純物拡散層（ソース）１７を形成する
続いて、エネルギー７０ＫｅＶ、ドーズ量１×１０¹⁵／
ｃｍ²で砒素をイオン注入して、高濃度不純物拡散層
（ソース）１８を形成する［図３（ｍ）および（ｍ’）
参照］。リンや砒素のイオンはコントロールゲート部に
も同時に注入される。砒素のイオン注入は省略してもよ
い。

【００３９】次に、レジストパターン１６を除去し、半
導体基板の全面に、エネルギー７０ＫｅＶ、ドーズ量１
×１０¹⁵／ｃｍ²で砒素を再度イオン注入して、高濃度
不純物拡散層（ドレイン）２１を形成する［図４（ｎ）
および（ｎ’）参照］。砒素のイオンはコントロールゲ
ート部にも同時に注入される。その後、窒素雰囲気中で
熱処理を行い、イオン注入層を活性化させる。

【００４０】次に、公知の方法により、層間絶縁膜２０
としてシリコン酸化膜を形成し、所定の位置にコンタク
トホールを形成し、コンタクトホール内にドレインコン
タクト（埋め込み金属層）２１を形成し、上層配線層
（メタル配線）２２を形成する［図４（ｏ）および
（ｏ’）参照］。その後、所定の工程を経て、コントロ
ールゲート、層間容量膜およびフローティングゲートか
らなるメモリセルがマトリックス状に配置された半導体
記憶装置を完成させる。

【００４１】本発明によれば、半導体基板上に形成され
たソース領域とドレイン領域との間の前記半導体基板上
にトンネル酸化膜を介して形成されたフローティングゲ
ートが第１導電膜と第２導電膜より積層構造に形成さ
れ、前記フローティングゲート上に層間容量膜を介して
形成されたコントロールゲートとを備えたメモリセルよ
り構成される半導体記憶装置が提供される。

【００４２】

【発明の効果】本発明によれば、メモリセルサイズを増
大させることなしに、カップリング比を高めることがで
きるので、フローティングゲートに印加する電圧を従来
より低くすることができ、半導体記憶装置の低消費電力
化を図ることができる。また、本発明によれば、上層フ
ローティングゲートは、下層フローティングゲートの側
壁が露出するまで素子分離用絶縁膜を後退させているの
で、第１導電膜を厚く形成することで、素子分離上に上
層フローティングゲートのオーバーラップ長さが短くて
もカップリング比を高めることができ、セル面積は増大
しない。

【００４３】また、本発明の半導体記憶装置は、下層フ
ローティングゲートの側壁をウェットエッチングで露出
させているので、上層フローティングゲートが下層フロ
ーティングゲートに対してオーバーハング形状になって
も下層フローティングゲート側壁の表面はさらに露出さ
れる。したがって、第１導電膜を厚く形成して、上層フ
ローティングゲート側壁によるカップリング比の増大を
図らなくても、つまり、第２導電膜を厚く形成しなくて
もカップリング比を高めることができ、半導体記憶装置
の微細化がより可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図２】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図３】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図４】本発明の半導体記憶装置の製造方法を説明する
ための概略断面工程図である。

【図５】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略平面図である。

【図６】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。

【図７】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。

【図８】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。

【図９】従来の半導体記憶装置の製造方法を説明するた
めの概略断面工程図である。

【符号の説明】

１、６１半導体基板（Ｐ型シリコン半導体基板）２第１絶縁膜（シリコン酸化膜）３、６３第２絶縁膜（シリコン窒化膜）４、１５、１６、６４、６９、７７、８０レジストパ
ターン５第３絶縁膜（シリコン酸化膜）６、６６ＳＴＩ（Shallow Trench Isolation）６ａ素子分離のための絶縁膜７、６７トンネル酸化膜８ポリシリコン膜（第１導電膜）９下層フローティングゲート１０ポリシリコン膜（第２導電膜）１１上層フローティングゲート１２レジストパターン１３、７５ＯＮＯ膜（層間容量膜）１４、７６第３導電膜（シリサイド膜）１７、８１低濃度不純物拡散層（ソース）１８、８２高濃度不純物拡散層（ソース）１９、８３高濃度不純物拡散層（ドレイン）２０、８４層間絶縁膜（シリコン酸化膜）２１、８５ドレインコンタクト（埋め込み金属層）２２、８６上層配線層（メタル配線）６２第１絶縁膜（第１のシリコン酸化膜）６５第３絶縁膜（第２のシリコン酸化膜）６８、７３ポリシリコン膜７０第１導電膜（第１のポリシリコンパターン）７１シリコン酸化膜７２埋め込み絶縁膜（第４絶縁膜）７４第２導電膜（第２のポリシリコンパターン）７８フローティングゲート７９コントロールゲート

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 EP04 EP13 EP23 EP27 EP55 EP56 EP62 EP67 GA09 GA22 HA06 JA04 JA35 JA36 JA37 JA39 JA53 MA06 MA19 NA01 PR05 PR07 PR29 PR36 PR40 5F101 BA05 BA07 BA12 BA17 BA19 BA29 BA36 BB05 BD06 BD35 BH09 BH13 BH14 BH19

Claims

【特許請求の範囲】

【請求項１】半導体基板上にトンネル酸化膜を介し
て、上下２層からなるフローティングゲート、層間容量
膜およびコントロールゲートが順次形成されたメモリセ
ルをマトリクス状に配置した半導体記憶装置の製造方法
において、（Ａ）前記半導体基板上に素子分離領域を形
成し、活性領域にトンネル酸化膜を形成する工程、
（Ｂ）前記半導体基板上に、下層フローティングゲート
となる第１導電膜を形成する工程、（Ｃ）前記第１導電
膜を前記素子分離領域が露出するまで後退させ、得られ
た基板上の全面に、上層フローティングゲートとなる第
２導電膜を形成し、該第２導電膜を第１導電膜上に残存
するようにパターニングする工程、（Ｄ）前記第１導電
膜および第２導電膜をマスクにして素子分離領域を後退
させる工程、および（Ｅ）得られた基板上の全面に層間
容量膜を形成し、続いて第３導電膜を形成し、第３導電
膜、層間容量膜、第２導電膜および第１導電膜を順次パ
ターニングして、コントロールゲート、層間容量膜およ
びフローティングゲートからなるメモリセルを形成する
工程を含むことを特徴とする半導体記憶装置の製造方
法。
【請求項２】工程（Ｄ）が、ウエットエッチングによ
り行われる請求項１に記載の半導体記憶装置の製造方
法。
【請求項３】請求項１または２に記載の製造方法によ
り得られた半導体記憶装置。