JP2003140914A

JP2003140914A - 電子制御装置

Info

Publication number: JP2003140914A
Application number: JP2001333889A
Authority: JP
Inventors: Shintetsu Miyashita; 真哲宮下
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】書き換えインターフェイス１つでメインＣＰＵ
およびサブＣＰＵの定数データを書き換えるようにした
電子制御装置を得る。【解決手段】メインＣＰＵ１０３のＲＡＭ１２０内に、
書き換えホストコンピュータ５００から書き換えインタ
ーフェイス１０２を介してメインＣＰＵ１０３用書込み
制御プログラムを格納し、この書込み制御プログラムを
メインＣＰＵ１０３に実行させる。書き換えホストコン
ピュータ５００から書き換えインターフェイス１０２を
介してメインＣＰＵ１０３の不揮発性メモリ１０４に格
納されているサブＣＰＵ１０９の定数データが、通信線
１０８を介してサブＣＰＵ１０９へ転送されてＲＡＭ１
１０内に書き込まれる。これにより、書き換えインター
フェイス１０２が１つあればメインＣＰＵ１０３および
サブＣＰＵ１０９の両方の定数データを書き換えられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵを有
する電子制御装置に関する。

【０００２】

【従来の技術】複数のＣＰＵで構成される電子制御装置
（ＥＣＵ）が知られている。たとえば、特開平５−８１
２２２号公報には、メインＣＰＵとサブＣＰＵの２つを
有するシステムにおいて、ＣＰＵ相互で動作状況を監視
してＣＰＵの故障を検出する技術が開示されている。ま
た、ＣＰＵの演算負荷を低減するために、複数のＣＰＵ
を用いて構成されるシステムも知られている。このシス
テムでは、複数のＣＰＵで演算処理が分担され、これら
複数のＣＰＵ間で演算処理が協調して行われる。このよ
うに、複数のＣＰＵで電子制御装置が構成される場合、
それぞれのＣＰＵに対して制御プログラムおよび制御デ
ータが必要である。

【０００３】

【発明が解決しようとする課題】一般に、ＣＰＵを有す
る電子制御装置では、ＣＰＵで実行される制御プログラ
ムもしくは制御データのバーションアップに備えて、制
御プログラムおよび制御データの書き換えを行うインタ
ーフェイス回路が備えられる。電子制御装置が複数のＣ
ＰＵで構成される場合、ＣＰＵの数に応じて複数のイン
ターフェイス回路が必要となり、装置のコスト上昇につ
ながる。

【０００４】本発明の目的は、複数のＣＰＵに対するプ
ログラムやデータの書き換えが行える電子制御装置を安
価に提供することにある。

【０００５】

【課題を解決するための手段】（１）請求項１に記載の
発明による電子制御装置は、少なくとも第１の実行プロ
グラムを記憶する第１の不揮発性記憶回路と第１の揮発
性記憶回路とを有し、第１の実行プログラムを実行する
第１の演算回路と、少なくとも第２の実行プログラムを
記憶する第２の不揮発性記憶回路と第２の揮発性記憶回
路とを有し、第２の実行プログラムを実行する第２の演
算回路と、第１の演算回路と第２の演算回路との間で通
信を行う通信経路と、第１の演算回路と外部機器との間
で通信を行うインターフェイス回路と、インターフェイ
ス回路を介して第２の演算回路で使用するデータおよび
／または実行プログラムを、第１の演算回路を経由して
第２の演算回路へ転送して格納する制御回路とを備える
ことにより、上述した目的を達成する。（２）請求項２に記載の発明は、請求項１に記載の電子
制御装置において、制御回路は、書込みモード起動時、
(1)外部機器からインターフェイス回路を介して送信さ
れる書込みプログラムを第１の揮発性記憶回路に記憶
し、(2)第１の揮発性記憶回路に記憶された書込みプロ
グラムを第１の演算回路で実行して外部機器からインタ
ーフェイス回路を介して送信される第１の演算回路用デ
ータおよび第２の演算回路用データを第１の不揮発性記
憶回路にそれぞれ記憶し、通常モード起動時、(1)第１
の実行プログラムを第１の演算回路で実行して第１の不
揮発性記憶回路に記憶された第２の演算回路用データを
通信経路を介して第２の揮発性記憶回路に記憶し、(2)
第１の不揮発性記憶回路に記憶された第１の演算回路用
データを第１の演算回路で使用し、(3)第２の実行プロ
グラムを第２の演算回路で実行し、(4)第２の揮発性記
憶回路に記憶された第２の演算回路用データを第２の演
算回路で使用するように第１の演算回路および第２の演
算回路を制御することを特徴とする。（３）請求項３に記載の発明は、請求項１に記載の電子
制御装置において、制御回路は、書込みモード起動時、
(1)外部機器からインターフェイス回路を介して送信さ
れる第１の書込みプログラムを第１の揮発性記憶回路に
記憶し、(2)第１の揮発性記憶回路に記憶された第１の
書込みプログラムを第１の演算回路で実行して外部機器
からインターフェイス回路を介して送信される第１の実
行プログラム、第１の演算回路用データ、第２の実行プ
ログラム、第２の演算回路用データ、および第２の書込
みプログラムを第１の不揮発性記憶回路にそれぞれ記憶
し、(3)第１の不揮発性記憶回路に記憶された第２の書
込みプログラムを通信経路を介して第２の揮発性記憶回
路に記憶し、(4)第２の揮発性記憶回路に記憶された第
２の書込みプログラムを第２の演算回路で実行して第１
の不揮発性記憶回路に記憶された第２の実行プログラム
および第２の演算回路用データを通信経路を介して第２
の不揮発性記憶回路にそれぞれ記憶し、通常モード起動
時、(1)第１の不揮発性記憶回路に記憶された第１の実
行プログラムを第１の演算回路で実行し、(2)第１の不
揮発性記憶回路に記憶された第１の演算回路用データを
第１の演算回路で使用し、(3)第２の不揮発性記憶回路
に記憶された第２の実行プログラムを第２の演算回路で
実行し、(4)第２の不揮発性記憶回路に記憶された第２
の演算回路用データを第２の演算回路で使用するように
第１の演算回路および第２の演算回路を制御することを
特徴とする。（４）請求項４に記載の発明は、請求項１に記載の電子
制御装置において、制御回路は、書込みモード起動時、
(1)外部機器からインターフェイス回路を介して送信さ
れる第１の書込みプログラムを第１の揮発性記憶回路に
記憶し、(2)第１の揮発性記憶回路に記憶された第１の
書込みプログラムを第１の演算回路で実行して外部機器
からインターフェイス回路を介して送信される第１の実
行プログラム、第１の演算回路用データを第１の不揮発
性記憶回路にそれぞれ記憶し、(3)外部機器からインタ
ーフェイス回路を介して送信される第２の書込みプログ
ラムを通信経路を介して第２の揮発性記憶回路に記憶
し、(4)第２の揮発性記憶回路に記憶された第２の書込
みプログラムを第２の演算回路で実行して外部機器から
インターフェイス回路を介して送信される第２の実行プ
ログラムおよび第２の演算回路用データを通信経路を介
して第２の不揮発性記憶回路にそれぞれ記憶し、通常モ
ード起動時、(1)第１の不揮発性記憶回路に記憶された
第１の実行プログラムを第１の演算回路で実行し、(2)
第１の不揮発性記憶回路に記憶された第１の演算回路用
データを第１の演算回路で使用し、(3)第２の不揮発性
記憶回路に記憶された第２の実行プログラムを第２の演
算回路で実行し、(4)第２の不揮発性記憶回路に記憶さ
れた第２の演算回路用データを第２の演算回路で使用す
るように第１の演算回路および第２の演算回路を制御す
ることを特徴とする。

【０００６】

【発明の効果】本発明によれば、次のような効果を奏す
る。（１）請求項１に記載の発明では、第１の演算回路およ
び第２の演算回路を備える電子制御装置において、外部
機器からインターフェイス回路を介して送信されるデー
タおよび／または実行プログラムを第１の演算回路を経
由して第２の演算回路へ転送／格納するようにした。こ
の結果、第２の演算回路にも外部機器と通信するインタ
ーフェイス回路を設ける場合に比べて、安価な構成でデ
ータやプログラムを書き換えることができる。（２）請求項２に記載の発明では、書込みモード起動時
に外部機器からインターフェイス回路を介して送信され
る第１の演算回路用データおよび第２の演算回路用デー
タを第１の演算回路の第１の不揮発性記憶回路に記憶
し、通常モード起動時に第２の演算回路用データを通信
経路を介して第２の演算回路の第２の揮発性記憶回路に
記憶させるようにした。この結果、安価な構成で演算回
路用データを書き換えることができる。（３）請求項３に記載の発明では、書込みモード起動時
に外部機器からインターフェイス回路を介して送信され
る第１の演算回路用の第１の実行プログラムおよびデー
タ、ならびに第２の演算回路用の第２の実行プログラム
およびデータをそれぞれ第１の演算回路の第１の不揮発
性記憶回路に記憶し、第２の演算回路用の第２の実行プ
ログラムおよびデータを通信経路を介して第２の演算回
路の第２の不揮発性記憶回路に記憶させるようにした。
この結果、安価な構成で演算回路用実行プログラムおよ
びデータを書き換えることができる。（４）請求項４に記載の発明では、書込みモード起動時
に外部機器からインターフェイス回路を介して送信され
る第１の演算回路用の第１の実行プログラムおよびデー
タをそれぞれ第１の演算回路の第１の不揮発性記憶回路
に記憶し、外部機器からインターフェイス回路を介して
送信される第２の演算回路用の第２の実行プログラムお
よびデータをそれぞれ通信経路を介して第２の演算回路
の第２の不揮発性記憶回路に記憶させるようにした。こ
の結果、安価な構成で演算回路用実行プログラムおよび
データを書き換えることができる上に、第２の実行プロ
グラムおよびデータを第１の不揮発性記憶回路に記憶さ
せる場合に比べて、記憶回路の使用容量を少なく抑える
ことができる。

【０００７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。（第一の実施の形態）図１は、本発明の第一の実施の形
態による電子制御装置の構成を示す図である。図１にお
いて、電子制御装置（ＥＣＵ）１００は、第１のＣＰＵ
１０３と、第二のＣＰＵ１０９と、書き換えインターフ
ェイス１０２とを有する。電子制御装置１００は、セン
サ１０５から入力される信号に基づいてモータ１０１に
対する駆動制御を行う。ＣＰＵ１０３はメインＣＰＵで
あり、通常、ＣＰＵ１０３がモータ１０１に対する駆動
信号を出力する。ＣＰＵ１０３は起動されると、ＣＰＵ
１０３自身の初期化処理を行い、初期化処理が終了する
とＣＰＵ１０９に向けてＷＤ（watch dog）信号１０６
の送信を開始する。

【０００８】ＣＰＵ１０９はサブＣＰＵであり、ＣＰＵ
１０３から送信されるＷＤ信号１０６を監視する。ＣＰ
Ｕ１０３に異常が発生すると、ＣＰＵ１０３によるＷＤ
信号１０６の送信が停止する。ＣＰＵ１０９は、ＷＤ信
号１０６が受信されなくなってからの経過時間が、たと
えば、２００ｍsecを超える場合にＣＰＵ１０３に向け
てリセット出力１０７を送信する。これにより、ＣＰＵ
１０３がリセットされて再起動する。

【０００９】ＣＰＵ１０３は、センサ１０５から入力さ
れる検出信号ｘを用いてモータ１０１に対する駆動信号
ｙを次式（１）によって演算する。

【数１】ｙ＝Ａｘ＋Ｂ（１）ただし、Ａ，Ｂはそれぞれ定数である。

【００１０】センサ１０５からの入力信号ｘは、ＣＰＵ
１０９にも入力される。ＣＰＵ１０９は、ＣＰＵ１０３
と同じ演算を上式（１）により行い、演算結果を通信線
１０８を介してＣＰＵ１０３へ送信する。ＣＰＵ１０３
は、ＣＰＵ１０３自身で演算した結果（ｙ１とする）と
ＣＰＵ１０９から送信された演算結果（ｙ２とする）と
を比較し、両者が一致した場合にのみ駆動信号ｙをモー
タ１０１へ出力する。ＣＰＵ１０３は、ＣＰＵ１０３自
身およびＣＰＵ１０９による演算結果が一致しない場
合、駆動信号ｙをモータ１０１へ出力しない。これによ
り、モータ１０１に対する駆動制御が停止される。

【００１１】ＣＰＵ１０３はその内部に、不揮発性メモ
リ１０４とＲＡＭ１２０とを有する。不揮発性メモリ１
０４は、たとえば、フラッシュメモリで構成される。不
揮発性メモリ１０４には、ＣＰＵ１０３で実行されるア
プリケーションプログラムと、ＣＰＵ１０３での演算に
使用される上記Ａ、Ｂを含むＣＰＵ１０３用定数データ
と、ＣＰＵ１０９での演算に使用される上記Ａ、Ｂを含
むＣＰＵ１０９用定数データとが格納される。ＲＡＭ１
２０は、ＣＰＵ１０３による作業領域として使用される
他、後述する書込み制御プログラムが格納される。

【００１２】不揮発性メモリ１０４に対するプログラム
やデータの書き込みは、書き換えインターフェイス１０
２に書き換えホストコンピュータ５００を接続して行
う。たとえば、不揮発性メモリ１０４内に格納されてい
るＣＰＵ１０３用の定数データとＣＰＵ１０９用の定数
データとを書き換える場合を例にあげて説明する。書き
換えホストコンピュータ５００に書込み制御プログラ
ム、ＣＰＵ１０３用の定数データおよびＣＰＵ１０９用
の定数データをそれぞれセットした状態で、書き換えホ
ストコンピュータ５００に書き換え命令を入力すると、
書き換えホストコンピュータ５００は、書き換え開始信
号を書き換えインターフェイス１０２を介してＣＰＵ１
０３へ送信する。

【００１３】ＣＰＵ１０３は、書き換え開始信号を受け
ると書き換えモードに切り替わる。書き換えホストコン
ピュータ５００が書込み制御プログラムを書き換えイン
ターフェイス１０２を介してＣＰＵ１０３へ送信する
と、ＣＰＵ１０３は、このプログラムを受信してＲＡＭ
１２０に格納する。ＣＰＵ１０３がＲＡＭ１２０内に転
送された書込み制御プログラムを実行することにより、
ＣＰＵ１０３用の定数データとＣＰＵ１０９用の定数デ
ータとが書き換えホストコンピュータ５００からＣＰＵ
１０３へ書き換えインターフェイス１０２を介して転送
される。ＣＰＵ１０３は、転送されたＣＰＵ１０３用の
定数データとＣＰＵ１０９用の定数データとを不揮発性
メモリ１０４内にそれぞれ上書き（データ更新）する。
ＣＰＵ１０３およびＣＰＵ１０９は、書き換えモードを
終了して通常モードへ戻る。

【００１４】ＣＰＵ１０９はその内部に、ＲＡＭ１１０
と不揮発性メモリ１１１とを有する。不揮発性メモリ１
１１には、ＣＰＵ１０９で実行されるアプリケーション
プログラムが格納される。ＲＡＭ１１０は、ＣＰＵ１０
９による作業領域として使用される他、ＣＰＵ１０９で
の演算などに使用される上記Ａ、Ｂを含むＣＰＵ１０９
用定数データが格納される。第一の実施の形態では、Ｃ
ＰＵ１０９用定数データが電源オフ時にＣＰＵ１０９内
で保存されない。

【００１５】ＲＡＭ１１０に対するデータの書き込み
は、電子制御装置１００の通常モード起動時に毎回行わ
れる。ＣＰＵ１０３は、起動時の初期化処理が終了する
と、ＷＤ信号１０６の送信開始に先立ってＣＰＵ１０９
用の定数データを通信線１０８を介してＣＰＵ１０９へ
送信する。ＣＰＵ１０９は、入力されたＣＰＵ１０９用
の定数データをＲＡＭ１１０に格納する。

【００１６】ＣＰＵ１０９用の定数データには、ＣＰＵ
１０３によるＣＰＵ１０３自身の初期化処理に要する時
間を示すデータＣも含まれる。また、ＣＰＵ１０９がＷ
Ｄ信号１０６を監視してリセット出力１０７を送信する
までの経過時間（上述した例では２００ｍsec）を示す
データも含まれる。

【００１７】以上の電子制御装置１００の双方のＣＰＵ
１０３およびＣＰＵ１０９で通常モード時に実行される
プログラムによる処理の流れを、図２、図３のフローチ
ャートを参照して説明する。図２は、ＣＰＵ１０３で行
われる処理を示すフローチャートである。図２のステッ
プＳ２１０１において、ＣＰＵ１０３は、初期化処理１
を行ってステップＳ２１０２へ進む。ステップＳ２１０
２において、ＣＰＵ１０３は定数データ（Ａ、Ｂおよび
Ｃ）を、それぞれＣＰＵ１０９へ送信してステップＳ２
１０３へ進む。ステップＳ２１０３において、ＣＰＵ１
０３は、初期化処理２を行ってステップＳ２１０４へ進
む。

【００１８】ステップＳ２１０４において、ＣＰＵ１０
３は、センサ１０５からの信号ｘを入力してステップＳ
２１０５へ進む。ステップＳ２１０５において、ＣＰＵ
１０３は、上式（１）により駆動信号ｙ１を演算してス
テップＳ２１０６へ進む。ステップＳ２１０６におい
て、ＣＰＵ１０３は、ＣＰＵ１０９からの駆動信号ｙ２
を受信してステップＳ２１０７へ進む。ステップＳ２１
０７において、ＣＰＵ１０３は、ｙ１＝ｙ２が成立する
か否かを判定する。ＣＰＵ１０３は、ｙ１＝ｙ２が成立
する場合にステップＳ２１０７を肯定判定してステップ
Ｓ２１０８へ進み、ｙ１＝ｙ２が成立しない場合にステ
ップＳ２１０７を否定判定してステップＳ２１０９へ進
む。

【００１９】ステップＳ２１０８において、ＣＰＵ１０
３は、駆動信号ｙ（＝ｙ１）をモータ１０１へ出力して
ステップＳ２１０４へ戻る。一方、ＣＰＵ１０３は、駆
動信号ｙの出力を停止してステップＳ２１０４へ戻る。

【００２０】図３は、ＣＰＵ１０９で行われる処理を示
すフローチャートである。図３のステップＳ２２０１に
おいて、ＣＰＵ１０９は、初期化待ちタイマの計時を開
始してステップＳ２２０２へ進む。ステップＳ２２０２
において、ＣＰＵ１０９は、定数データ（Ａ、Ｂおよび
Ｃ）をＣＰＵ１０３からそれぞれ受信してステップＳ２
２０３へ進む。ステップＳ２２０３において、ＣＰＵ１
０９は、初期化待ちタイマによる計時がデータＣに対応
する時間を経過したか否かを判定する。ＣＰＵ１０９
は、タイマによる計時がデータＣによる時間を経過した
場合にステップＳ２２０３を肯定判定してステップＳ２
２０４へ進み、タイマによる計時がデータＣによる時間
に満たない場合に判定処理を繰り返す。

【００２１】ステップＳ２２０４において、ＣＰＵ１０
９は、ＷＤ信号１０６を待つタイマの計時を開始してス
テップＳ２２０５へ進む。ステップＳ２２０５におい
て、ＣＰＵ１０９は、ＷＤ信号１０６をＣＰＵ１０３か
ら受信したか否かを判定する。ＣＰＵ１０９は、ＷＤ信
号１０６を受信した場合にステップＳ２２０５を肯定判
定してステップＳ２２０６へ進み、ＷＤ信号１０６が受
信されない場合にステップＳ２２０５を否定判定してス
テップＳ２２０７へ進む。

【００２２】ステップＳ２２０６において、ＣＰＵ１０
９は、ＷＤ信号１０６を待つタイマの計時をリセットし
てステップＳ２２０７へ進む。ステップＳ２２０７にお
いて、ＣＰＵ１０９は、ＷＤ信号１０６を待つタイマに
よる計時が２００ｍsecを経過したか否かを判定する。
ＣＰＵ１０９は、タイマによる計時が２００ｍsecを経
過した場合にステップＳ２２０７を肯定判定してステッ
プＳ２２１１へ進み、タイマによる計時が２００ｍsec
に満たない場合にステップＳ２２０７を否定判定してス
テップＳ２２０８へ進む。ステップＳ２２１１におい
て、ＣＰＵ１０９は、リセット出力１０７をＣＰＵ１０
３に送信してステップＳ２２０１へ戻る。

【００２３】ステップＳ２２０８において、ＣＰＵ１０
９は、センサ１０５からの信号ｘを入力してステップＳ
２２０９へ進む。ステップＳ２２０９において、ＣＰＵ
１０９は、上式（１）により駆動信号ｙ２を演算してス
テップＳ２２１０へ進む。ステップＳ２２１０におい
て、ＣＰＵ１０９は、駆動信号ｙ２をＣＰＵ１０３へ送
信してステップＳ２２０５へ戻る。

【００２４】以上説明した第一の実施の形態によれば、
次の作用効果が得られる。（１）メインＣＰＵ１０３のＲＡＭ１２０内に、書き換
えホストコンピュータ５００から書き換えインターフェ
イス１０２を介してメインＣＰＵ１０３用書込み制御プ
ログラムを格納し、この書込み制御プログラムをメイン
ＣＰＵ１０３に実行させる。書込み制御プログラムの実
行により、メインＣＰＵ１０３の不揮発性メモリ１０４
に格納されているサブＣＰＵ１０９の定数データが通信
線１０８を介してサブＣＰＵ１０９へ転送され、ＲＡＭ
１１０内に書き込まれる。これにより、書き換えインタ
ーフェイスを備えていないサブＣＰＵ１０９での演算に
用いられるサブＣＰＵ１０９用定数データのデータ書き
換えが可能になる。（２）サブＣＰＵ１０９用定数データをサブＣＰＵ１０
９内のＲＡＭ１１０に格納するようにしたので、サブＣ
ＰＵ１０９内に定数データ用の不揮発性メモリを不要に
できる。また、書き換えインターフェイス１０２が１つ
あればメインＣＰＵ１０３およびサブＣＰＵ１０９の両
方の定数データを書き換えられるので、装置を安価に構
成できる。さらに、メインＣＰＵ１０３用定数データと
サブＣＰＵ１０９用定数データとを複数の書き換えイン
ターフェイスを用いてそれぞれ書き換える場合に比べ
て、書き換えに要する手間や時間も低減できる。（３）定数Ａ、Ｂと同様に、サブＣＰＵ１０９の待ち時
間Ｃを示すデータについても、メインＣＰＵ１０３の不
揮発性メモリ１０４内に書き込むとＲＡＭ１１０に転送
して待ち時間Ｃのデータを更新するようにした。この結
果、メインＣＰＵ１０３の初期化時間を変更する場合で
も、変更後の初期化時間に合わせてサブＣＰＵ１０９の
待ち時間Ｃを容易に変更できる。

【００２５】上述した説明では、不揮発性メモリ１０４
内に格納されているＣＰＵ１０３用の定数データとＣＰ
Ｕ１０９用の定数データとを書き換える場合を例に説明
した。ＣＰＵ１０３で実行されるアプリケーションプロ
グラムも同様に書き換えを行うことができる。この場合
には、書き換えホストコンピュータ５００に書込み制御
プログラム、ＣＰＵ１０３用のアプリケーションプログ
ラムをセットした状態で、書き換えホストコンピュータ
５００に書き換え命令を入力すればよい。書き換えホス
トコンピュータ５００は、書き換え命令が入力されると
書き換え開始信号を書き換えインターフェイス１０２を
介してＣＰＵ１０３へ送信する。

【００２６】メインＣＰＵ１０３は、書き換え開始信号
を受信すると書き換えモードに切り替わり、書き換えホ
ストコンピュータ５００から送信される書込み制御プロ
グラムを受信してＲＡＭ１２０に格納する。ＣＰＵ１０
３は、ＲＡＭ１２０内に転送された書込み制御プログラ
ムを実行し、ＣＰＵ１０３用のアプリケーションプログ
ラムを書き換えホストコンピュータ５００から受信す
る。ＣＰＵ１０３は、受信したアプリケーションプログ
ラムを不揮発性メモリ１０４内に上書き（プログラムデ
ータ更新）する。

【００２７】（第二の実施の形態）第二の実施の形態
は、メインＣＰＵ内の不揮発性メモリにサブＣＰＵのア
プリケーションプログラムを一旦格納し、サブＣＰＵに
対するアプリケーションプログラムの書き換えも行う。
図４は、本発明の第二の実施の形態による電子制御装置
の構成を示す図である。図４において、電子制御装置
（ＥＣＵ）３００は、ＣＰＵ３０３と、ＣＰＵ１０８
と、書き換えインターフェイス３０２とを有する。電子
制御装置３００は、第一の実施の形態と同様に、不図示
のセンサから入力される信号に基づいて不図示のモータ
に対する駆動制御を行う。ＣＰＵ３０３はメインＣＰＵ
であり、通常、ＣＰＵ３０３がモータに対する駆動信号
を出力する。

【００２８】ＣＰＵ３０３はその内部に、不揮発性メモ
リ３０４とＲＡＭ３２０とを有する。不揮発性メモリ３
０４には、ＣＰＵ３０３で実行されるアプリケーション
プログラムと、ＣＰＵ３０３での演算に使用される上述
したＡ、Ｂを含むＣＰＵ３０３用定数データと、ＣＰＵ
３０８用書込み制御プログラムと、ＣＰＵ３０８で実行
されるアプリケーションプログラムと、ＣＰＵ３０８で
の演算に使用される上述したＡ、Ｂを含むＣＰＵ３０８
用定数データとがそれぞれ格納される。ＲＡＭ３２０
は、ＣＰＵ３０３による作業領域として使用される他、
ＣＰＵ３０３用書込み制御プログラムが格納される。

【００２９】不揮発性メモリ３０４に対するプログラム
やデータの書き込みは、書き換えインターフェイス３０
２に書き換えホストコンピュータ６００を接続して行
う。たとえば、不揮発性メモリ３０４内に格納されてい
るＣＰＵ３０３用のアプリケーションプログラムとＣＰ
Ｕ３０３用定数データ、およびＣＰＵ３０８用のアプリ
ケーションプログラムとＣＰＵ３０８用定数データを書
き換える場合を例にあげて説明する。書き換えホストコ
ンピュータ６００にＣＰＵ３０３用のアプリケーション
プログラムと定数データ、ＣＰＵ３０８用のアプリケー
ションプログラムと定数データ、ＣＰＵ３０３用の書込
み制御プログラム、およびＣＰＵ３０８用の書込み制御
プログラムをそれぞれセットした状態で、書き換えホス
トコンピュータ６００に書き換え命令を入力すると、書
き換えホストコンピュータ６００は、書き換え開始信号
を書き換えインターフェイス３０２を介してＣＰＵ３０
３へ送信する。

【００３０】ＣＰＵ３０３は、書き換え開始信号を受け
ると書き換えモードに切り替わる。書き換えホストコン
ピュータ６００がＣＰＵ３０３用書込み制御プログラム
を書き換えインターフェイス３０２を介してＣＰＵ３０
３へ送信すると、ＣＰＵ３０３は、このプログラムを受
信してＲＡＭ３２０に格納する。ＣＰＵ３０３がＲＡＭ
３２０内に転送されたＣＰＵ３０３用書込み制御プログ
ラムを実行することにより、ＣＰＵ３０３用のアプリケ
ーションプログラムと定数データ、ＣＰＵ３０８用のア
プリケーションプログラムと定数データ、およびＣＰＵ
３０８用の書込み制御プログラムが、書き換えホストコ
ンピュータ６００から書き換えインターフェイス３０２
を介してＣＰＵ３０３へそれぞれ転送される。ＣＰＵ３
０３は、転送されたＣＰＵ３０３用のアプリケーション
プログラムと定数データ、ＣＰＵ３０８用のアプリケー
ションプログラムと定数データ、ならびにＣＰＵ３０８
用の書込み制御プログラムを、それぞれ不揮発性メモリ
３０４内に上書き（データ更新）する。

【００３１】ＣＰＵ３０８はその内部に、ＲＡＭ３０９
と不揮発性メモリ３１０とを有する。不揮発性メモリ３
１０には、ＣＰＵ３０８で実行されるアプリケーション
プログラムと、ＣＰＵ３０８が演算で使用するＣＰＵ３
０８用定数データとが格納される。ＲＡＭ３０９は、Ｃ
ＰＵ３０８による作業領域として使用される他、ＣＰＵ
３０８用書込み制御プログラムが格納される。

【００３２】不揮発性メモリ３１０に対する書き込みは
以下のように行われる。ＣＰＵ３０３は、書き換えホス
トコンピュータ６００から送信されたＣＰＵ３０８用の
アプリケーションプログラムと定数データ、ならびにＣ
ＰＵ３０８用書込み制御プログラムを不揮発性メモリ３
０４内に書き込むと、書き換え開始信号を通信線３０７
を介してＣＰＵ３０８へ送信する。

【００３３】ＣＰＵ３０８は、書き換え開始信号を受け
ると書き換えモードに切り替わる。ＣＰＵ３０３が不揮
発性メモリ３０４内に格納されているＣＰＵ３０８用書
込み制御プログラムを通信線３０７を介してＣＰＵ３０
８へ送信すると、ＣＰＵ３０８は、このプログラムを受
信してＲＡＭ３０９に格納する。ＣＰＵ３０８がＲＡＭ
３０９内に転送されたＣＰＵ３０８用書込み制御プログ
ラムを実行することにより、不揮発性メモリ３０４内の
ＣＰＵ３０８用のアプリケーションプログラムと定数デ
ータとが通信線３０７を介してＣＰＵ３０８へ転送さ
れ、不揮発性メモリ３１０内に上書き（データ更新）さ
れる。以上により、ＣＰＵ３０３およびＣＰＵ３０８は
書き換えモードを終了して通常モードに戻る。

【００３４】以上説明した第二の実施の形態によれば、
メインＣＰＵ３０３の不揮発性メモリ３０４内に、書き
換えホストコンピュータ６００から書き換えインターフ
ェイス３０２を介してサブＣＰＵ３０８用書込み制御プ
ログラムを格納し、この書込み制御プログラムを通信線
３０７を介してサブＣＰＵ３０８のＲＡＭ３０９に転送
し、転送した書込み制御プログラムをサブＣＰＵ３０８
に実行させる。ＣＰＵ３０８用書込み制御プログラムの
実行により、書き換えホストコンピュータ６００から書
き換えインターフェイス３０２を介してメインＣＰＵ３
０３の不揮発性メモリ３０４に格納されているサブＣＰ
Ｕ３０８のアプリケーションプログラム、サブＣＰＵ３
０８用の定数データがぞれぞれ通信線３０７を介してサ
ブＣＰＵ３０８へ転送され、不揮発性メモリ３１０内に
上書き（データ更新）される。これにより、書き換えイ
ンターフェイスを備えていないサブＣＰＵ３０８内の不
揮発性メモリ３１０の書き換えが可能になる。

【００３５】以上説明した第二の実施の形態によれば、
ＣＰＵ３０３内の不揮発性メモリ３０４内に、サブＣＰ
Ｕ３０８のアプリケーションプログラムや定数データ、
サブＣＰＵ３０８に対する書込み制御プログラムが格納
されたままになるが、これらはサブＣＰＵ３０８への転
送終了後に必要に応じて適宜消去してよい。

【００３６】（第三の実施の形態）第三の実施の形態
は、メインＣＰＵ内の不揮発性メモリに余裕がなく、サ
ブＣＰＵ用のアプリケーションプログラムなどを格納す
ることができない場合である。図５は、本発明の第三の
実施の形態による電子制御装置の構成を示す図である。
図５において、電子制御装置（ＥＣＵ）４００は、ＣＰ
Ｕ４０３と、ＣＰＵ４０８と、書き換えインターフェイ
ス４０２とを有する。電子制御装置４００は、第一の実
施の形態および第二の実施の形態と同様に、不図示のセ
ンサから入力される信号に基づいて不図示のモータに対
する駆動制御を行う。ＣＰＵ４０３はメインＣＰＵであ
り、通常、ＣＰＵ４０３がモータに対する駆動信号を出
力する。

【００３７】ＣＰＵ４０３はその内部に、不揮発性メモ
リ４０４とＲＡＭ４２０とを有する。不揮発性メモリ４
０４には、ＣＰＵ４０３で実行されるアプリケーション
プログラムと、ＣＰＵ４０３の演算に使用されるＣＰＵ
４０３用定数データとがそれぞれ格納される。ＲＡＭ４
２０は、ＣＰＵ４０３による作業領域として使用される
他、ＣＰＵ４０３用書込み制御プログラムが格納され
る。

【００３８】不揮発性メモリ４０４に対するプログラム
やデータの書き込みは、書き換えインターフェイス４０
２に書き換えホストコンピュータ７００を接続して行
う。たとえば、不揮発性メモリ４０４内に格納されてい
るＣＰＵ４０３用のアプリケーションプログラムとＣＰ
Ｕ４０３用定数データ、およびＣＰＵ４０８用のアプリ
ケーションプログラムとＣＰＵ４０８用定数データを書
き換える場合を例にあげて説明する。書き換えホストコ
ンピュータ７００にＣＰＵ４０３用のアプリケーション
プログラムと定数データ、ＣＰＵ４０８用のアプリケー
ションプログラムと定数データ、ＣＰＵ４０３用の書込
み制御プログラム、およびＣＰＵ４０８用の書込み制御
プログラムをそれぞれセットした状態で、書き換えホス
トコンピュータ７００に書き換え命令を入力すると、書
き換えホストコンピュータ７００は、書き換え開始信号
を書き換えインターフェイス４０２を介してＣＰＵ４０
３へ送信する。

【００３９】ＣＰＵ４０３は、書き換え開始信号を受け
ると書き換えモードに切り替わる。書き換えホストコン
ピュータ７００がＣＰＵ４０３用書込み制御プログラム
を書き換えインターフェイス４０２を介してＣＰＵ４０
３へ送信すると、ＣＰＵ４０３は、このプログラムを受
信してＲＡＭ４２０に格納する。ＣＰＵ４０３がＲＡＭ
４２０内に転送されたＣＰＵ４０３用書込み制御プログ
ラムを実行することにより、ＣＰＵ４０３用のアプリケ
ーションプログラムと定数データとが、書き換えホスト
コンピュータ７００から書き換えインターフェイス４０
２を介してＣＰＵ４０３へそれぞれ転送される。ＣＰＵ
４０３は、転送されたＣＰＵ４０３用のアプリケーショ
ンプログラムと定数データとを、それぞれ不揮発性メモ
リ４０４内に上書き（データ更新）する。

【００４０】ＣＰＵ４０８はその内部に、ＲＡＭ４０９
と不揮発性メモリ４１０とを有する。不揮発性メモリ４
１０には、ＣＰＵ４０８で実行されるアプリケーション
プログラムと、ＣＰＵ４０８が演算で使用するＣＰＵ４
０８用定数データとが格納される。ＲＡＭ４０９は、Ｃ
ＰＵ４０８による作業領域として使用される他、ＣＰＵ
４０８用書込み制御プログラムが格納される。

【００４１】不揮発性メモリ４１０に対する書き込みは
以下のように行われる。ＣＰＵ４０３は、書き換えホス
トコンピュータ７００から送信されたＣＰＵ４０３用の
アプリケーションプログラムと定数データとを不揮発性
メモリ４０４内に書き込むと、書き換え開始信号を通信
線４０７を介してＣＰＵ４０８へ送信する。

【００４２】ＣＰＵ４０８は、書き換え開始信号を受け
ると書き換えモードに切り替わる。ＣＰＵ４０３は、書
き換えホストコンピュータ７００と通信し、ＣＰＵ４０
８用書込み制御プログラムを書き換えホストコンピュー
タ７００から書き換えインターフェイス４０２を介して
受信し、受信したプログラムを通信線４０７を介してＣ
ＰＵ４０８へ転送する。ＣＰＵ４０８は、通信線４０７
を介して転送されたプログラムをＲＡＭ４０９に格納す
る。ＣＰＵ４０８がＲＡＭ４０９内に転送されたＣＰＵ
４０８用書込み制御プログラムを実行することにより、
書き換えホストコンピュータ７００内のＣＰＵ４０８用
のアプリケーションプログラムと定数データとが、書き
換えインターフェイス４０２→ＣＰＵ４０３→通信線４
０７を介してＣＰＵ４０８へ転送される。

【００４３】ＣＰＵ４０８は、転送されたＣＰＵ４０８
用のアプリケーションプログラムと定数データとを不揮
発性メモリ４１０内に上書き（データ更新）する。以上
により、ＣＰＵ４０３およびＣＰＵ４０８は書き換えモ
ードを終了して通常モードに戻る。以上説明した動作に
おいて、ＣＰＵ４０３は書き換えホストコンピュータ７
００およびＣＰＵ４０８間のゲートウェイとして動作す
る。すなわち、ＣＰＵ４０３は、書き換えインターフェ
イス４０２から入力されるプログラムやデータを所定量
ずつＲＡＭ４２０内に一旦格納し、ＲＡＭ４２０内に格
納されたプログラムやデータを所定量ずつ通信線４０７
からＣＰＵ４０８へ送信する動作を繰り返し行う。

【００４４】以上説明した第三の実施の形態によれば、
メインＣＰＵ４０３を書き換えホストコンピュータ７０
０およびサブＣＰＵ４０８間のゲートウェイとして動作
させ、サブＣＰＵ４０８のＲＡＭ４０９内にサブＣＰＵ
４０８用書込み制御プログラムを転送し、この書込み制
御プログラムをサブＣＰＵ４０８に実行させる。サブＣ
ＰＵ４０８用書込み制御プログラムの実行により、書き
換えホストコンピュータ７００に格納されているサブＣ
ＰＵ４０８のアプリケーションプログラムとサブＣＰＵ
４０８用の定数データとが、書き換えインターフェイス
４０２→メインＣＰＵ４０３→通信線４０７を介してサ
ブＣＰＵ４０８へ転送され、サブＣＰＵ４０８内の不揮
発性メモリ４１０内に上書き（データ更新）される。こ
れにより、メインＣＰＵ４０３内の不揮発性メモリ４０
４に空き容量が少ない状態で、書き換えインターフェイ
スを備えていないサブＣＰＵ４０８内の不揮発性メモリ
４１０の書き換えが可能になる。

【００４５】特許請求の範囲における各構成要素と、発
明の実施の形態における各構成要素との対応について説
明する。実行プログラムは、アプリケーションプログラ
ムが対応する。演算回路用データは、定数データが対応
する。第１の演算回路は、たとえば、メインＣＰＵによ
って構成される。第２の演算回路は、たとえば、サブＣ
ＰＵによって構成される。第１の不揮発性記憶回路は、
たとえば、メインＣＰＵ側の不揮発性メモリによって構
成される。第１の揮発性記憶回路は、たとえば、メイン
ＣＰＵ側のＲＡＭによって構成される。第２の不揮発性
記憶回路は、たとえば、サブＣＰＵ側の不揮発性メモリ
によって構成される。第２の揮発性記憶回路は、たとえ
ば、サブＣＰＵ側のＲＡＭによって構成される。通信経
路は、たとえば、通信線によって構成される。インター
フェイス回路は、たとえば、書き換えインターフェイス
によって構成される。外部機器は、たとえば、書き換え
ホストコンピュータによって構成される。制御回路は、
たとえば、メインＣＰＵおよびサブＣＰＵによって構成
される。書込みモードは、書き換えモードが対応する。
なお、本発明の特徴的な機能を損なわない限り、各構成
要素は上記構成に限定されるものではない。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態による電子制御装置
の構成を示す図である。

【図２】メインＣＰＵで実行されるプログラムによる処
理の流れを示すフローチャートである。

【図３】サブＣＰＵで実行されるプログラムによる処理
の流れを示すフローチャートである。

【図４】本発明の第二の実施の形態による電子制御装置
の構成を示す図である。

【図５】本発明の第三の実施の形態による電子制御装置
の構成を示す図である。

【符号の説明】

１００,３００,４００…電子制御装置、１０１…モー
タ、１０２,３０２,４０２…書き換えインターフェイ
ス、１０３,３０３,４０３…メインＣＰＵ、１０５…
センサ、１０４,１１１,３０４,３１０,４０４,４１０
…不揮発性メモリ、１０８,３０７,４０７…通信線、１
０９,３０８,４０８…サブＣＰＵ、１１０,１２０,３０
９,３２０,４０９,４２０…ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】少なくとも第１の実行プログラムを記憶す
る第１の不揮発性記憶回路と第１の揮発性記憶回路とを
有し、前記第１の実行プログラムを実行する第１の演算
回路と、少なくとも第２の実行プログラムを記憶する第２の不揮
発性記憶回路と第２の揮発性記憶回路とを有し、前記第
２の実行プログラムを実行する第２の演算回路と、前記第１の演算回路と前記第２の演算回路との間で通信
を行う通信経路と、前記第１の演算回路と外部機器との間で通信を行うイン
ターフェイス回路と、前記インターフェイス回路を介して前記第２の演算回路
で使用するデータおよび／または実行プログラムを、前
記第１の演算回路を経由して前記第２の演算回路へ転送
して格納する制御回路とを備える電子制御装置。
【請求項２】請求項１に記載の電子制御装置において、前記制御回路は、書込みモード起動時、 (1)前記外部機器から前記インターフェイス回路を介し
て送信される書込みプログラムを前記第１の揮発性記憶
回路に記憶し、 (2)前記第１の揮発性記憶回路に記憶された前記書込み
プログラムを前記第１の演算回路で実行して前記外部機
器から前記インターフェイス回路を介して送信される前
記第１の演算回路用データおよび前記第２の演算回路用
データを前記第１の不揮発性記憶回路にそれぞれ記憶
し、通常モード起動時、(1)前記第１の実行プログラムを前
記第１の演算回路で実行して前記第１の不揮発性記憶回
路に記憶された前記第２の演算回路用データを前記通信
経路を介して前記第２の揮発性記憶回路に記憶し、(2)
前記第１の不揮発性記憶回路に記憶された前記第１の演
算回路用データを前記第１の演算回路で使用し、(3)前
記第２の実行プログラムを前記第２の演算回路で実行
し、(4)前記第２の揮発性記憶回路に記憶された前記第
２の演算回路用データを前記第２の演算回路で使用する
ように前記第１の演算回路および前記第２の演算回路を
制御することを特徴とする電子制御装置。
【請求項３】請求項１に記載の電子制御装置において、前記制御回路は、書込みモード起動時、(1)前記外部機
器から前記インターフェイス回路を介して送信される第
１の書込みプログラムを前記第１の揮発性記憶回路に記
憶し、(2)前記第１の揮発性記憶回路に記憶された前記
第１の書込みプログラムを前記第１の演算回路で実行し
て前記外部機器から前記インターフェイス回路を介して
送信される前記第１の実行プログラム、前記第１の演算
回路用データ、前記第２の実行プログラム、前記第２の
演算回路用データ、および第２の書込みプログラムを前
記第１の不揮発性記憶回路にそれぞれ記憶し、(3)前記
第１の不揮発性記憶回路に記憶された前記第２の書込み
プログラムを前記通信経路を介して前記第２の揮発性記
憶回路に記憶し、(4)前記第２の揮発性記憶回路に記憶
された前記第２の書込みプログラムを前記第２の演算回
路で実行して前記第１の不揮発性記憶回路に記憶された
前記第２の実行プログラムおよび前記第２の演算回路用
データを前記通信経路を介して前記第２の不揮発性記憶
回路にそれぞれ記憶し、通常モード起動時、(1)前記第１の不揮発性記憶回路に
記憶された前記第１の実行プログラムを前記第１の演算
回路で実行し、(2)前記第１の不揮発性記憶回路に記憶
された前記第１の演算回路用データを前記第１の演算回
路で使用し、(3)前記第２の不揮発性記憶回路に記憶さ
れた前記第２の実行プログラムを前記第２の演算回路で
実行し、(4)前記第２の不揮発性記憶回路に記憶された
前記第２の演算回路用データを前記第２の演算回路で使
用するように前記第１の演算回路および前記第２の演算
回路を制御することを特徴とする電子制御装置。
【請求項４】請求項１に記載の電子制御装置において、前記制御回路は、書込みモード起動時、(1)前記外部機
器から前記インターフェイス回路を介して送信される第
１の書込みプログラムを前記第１の揮発性記憶回路に記
憶し、(2)前記第１の揮発性記憶回路に記憶された前記
第１の書込みプログラムを前記第１の演算回路で実行し
て前記外部機器から前記インターフェイス回路を介して
送信される前記第１の実行プログラム、前記第１の演算
回路用データを前記第１の不揮発性記憶回路にそれぞれ
記憶し、(3)前記外部機器から前記インターフェイス回
路を介して送信される第２の書込みプログラムを前記通
信経路を介して前記第２の揮発性記憶回路に記憶し、
(4)前記第２の揮発性記憶回路に記憶された前記第２の
書込みプログラムを前記第２の演算回路で実行して前記
外部機器から前記インターフェイス回路を介して送信さ
れる前記第２の実行プログラムおよび前記第２の演算回
路用データを前記通信経路を介して前記第２の不揮発性
記憶回路にそれぞれ記憶し、通常モード起動時、(1)前
記第１の不揮発性記憶回路に記憶された前記第１の実行
プログラムを前記第１の演算回路で実行し、(2)前記第
１の不揮発性記憶回路に記憶された前記第１の演算回路
用データを前記第１の演算回路で使用し、(3)前記第２
の不揮発性記憶回路に記憶された前記第２の実行プログ
ラムを前記第２の演算回路で実行し、(4)前記第２の不
揮発性記憶回路に記憶された前記第２の演算回路用デー
タを前記第２の演算回路で使用するように前記第１の演
算回路および前記第２の演算回路を制御することを特徴
とする電子制御装置。