JP2003133502A - Semiconductor device and method for manufacturing the same, and electronic device - Google Patents

Semiconductor device and method for manufacturing the same, and electronic device

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JP2003133502A JP2001329545A JP2001329545A JP2003133502A JP 2003133502 A JP2003133502 A JP 2003133502A JP 2001329545 A JP2001329545 A JP 2001329545A JP 2001329545 A JP2001329545 A JP 2001329545A JP 2003133502 A JP2003133502 A JP 2003133502A
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semiconductor chip
leads
electrodes
main surface
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正和 坂野
Shigeru Kenjo
茂 見上
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Hitachi Ltd
Northern Japan Semiconductor Technologies Inc
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Abstract

PROBLEM TO BE SOLVED: To attain a thin semiconductor device suppressing costs. SOLUTION: The semiconductor device comprises a semiconductor chip 2 formed with a plurality of pads on a principal plane 2b, a plurality of leads 1a disposed around the chip 2 each corresponding to four sides thereof, a tab 1b which is bonded to the principal plane 2b through a double-sided adhesive tape 6 with the pads of the chip 2 being exposed, wires 4 which are disposed at the outer periphery of the tab 1b and connect the pads on the chip 2 with the leads 1a, respectively, and a sealing body 3 for sealing the chip 2, the plurality of wires 4 and the tab 1b. Loops of the wires 4 are formed on the circumferential side of the tab 1b. Thus, with the arrangement of the tab 1b on the chip 2 and with the formation of the loops of wires 4 at the side of the tab 1b, the thickness of the tab 1b and the height of the wires 4 are made offset with each other, to obtain the thin and non-lead type semiconductor device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、半導体装置および電子装置の薄形化に適用
して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technique, and more particularly to a technique effectively applied to thinning of a semiconductor device and an electronic device.

【０００２】[0002]

【従来の技術】半導体パッケージ（半導体装置）では、
薄形化のニーズが高まっている。2. Description of the Related Art In a semiconductor package (semiconductor device),
The need for thinner products is increasing.

【０００３】これは、携帯機器などのさらなる薄形化や
小型化に対応するものであり、携帯機器などに搭載する
際に、僅かな隙間に対しても搭載可能にするためであ
る。This is to cope with further thinning and downsizing of portable equipment and the like, and when mounting on portable equipment or the like, it is possible to mount even a small gap.

【０００４】例えば、パッケージ高さ0.５ｍｍＭＡＸを
実現するためには、半導体チップの外側周囲にボール電
極を配置したファンアウト型のＢＧＡ（Ball Grid Arra
y)を採用している。For example, in order to realize a package height of 0.5 mm MAX, a fan-out type BGA (Ball Grid Arra) in which ball electrodes are arranged around the outer periphery of a semiconductor chip.
y) is adopted.

【０００５】なお、ファンアウト型のＢＧＡについて
は、例えば、国際公開ＷＯ９９／４８１４５号公報に開
示されている。A fan-out type BGA is disclosed in, for example, International Publication WO99 / 48145.

【０００６】[0006]

【発明が解決しようとする課題】ところが、高さ0.５ｍ
ｍ以下という更なる半導体パッケージの薄形化を目指そ
うとする時、ファンアウト型のＢＧＡでは、薄形配線基
板のコストが高いため、パッケージとしてのコストが高
くなることが問題である。However, the height is 0.5 m.
When it is attempted to further reduce the thickness of the semiconductor package to m or less, in the fan-out type BGA, the cost of the thin wiring board is high, so that the cost of the package is high.

【０００７】さらに、ファンアウト型のＢＧＡでは、半
導体チップの外側周囲にボール電極が配置されるため、
実装面積が大きくなることが問題である。Further, in the fan-out type BGA, the ball electrodes are arranged around the outside of the semiconductor chip,
The problem is that the mounting area becomes large.

【０００８】ファンアウト型のＢＧＡに比較して、実装
面積が小さく、またコストの低い形態のパッケージとし
てＱＦＮ型パッケージ（Quad Flat Non-leaded Packag
e) が有る。従来のＱＦＰ（Quad Flat Package)が外部
電極端子として、封止体の周囲に突出する折り曲げ加工
されたアウタリードを有するのに比較して、ＱＦＮは外
部電極端子として一部が封止体の内部に封止され、また
別の一部が封止体の実装面に露出するリードを有する形
状を持ち、小型化および薄型化を同時に実現したパッケ
ージ形態である。Compared to the fan-out type BGA, a QFN type package (Quad Flat Non-leaded Packag) is used as a package having a smaller mounting area and lower cost.
There is e). Compared with the conventional QFP (Quad Flat Package) that has a bent outer lead protruding around the encapsulant as an external electrode terminal, QFN has an external electrode terminal that is partially inside the encapsulant. This is a package form that has a shape that has a lead that is sealed and another part of which is exposed on the mounting surface of the sealed body, and that is both compact and thin.

【０００９】しかし、前記ＱＦＮにおいても近年の厳し
い薄型化の要求に応えるためには、ＱＦＮを構成する半
導体チップやリードフレームなどの極端な薄型化が必要
であり、このように薄型化した部品を準備し、さらにそ
れを組み立てることが歩留りの低下や製造コストの上昇
を招きかねない事態に陥っている。However, even in the QFN, in order to meet the recent strict demand for thinning, it is necessary to extremely thin the semiconductor chip and the lead frame forming the QFN. Preparing and then assembling it is in a situation that may lead to a decrease in yield and an increase in manufacturing cost.

【００１０】本発明の目的は、コストを抑えて薄形化を
実現する半導体装置およびその製造方法ならびに電子装
置を提供することにある。An object of the present invention is to provide a semiconductor device, a method of manufacturing the same, and an electronic device which realize cost reduction and thinning.

【００１１】本発明のその他の目的は、チップサイズや
リードフレームに汎用性を持たせる半導体装置およびそ
の製造方法ならびに電子装置を提供することにある。Another object of the present invention is to provide a semiconductor device having a chip size and a lead frame with versatility, a method of manufacturing the same, and an electronic device.

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００１３】[0013]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【００１４】本発明は、主面に複数の電極が形成された
半導体チップと、複数のリードと、前記半導体チップの
主面の電極を露出させて前記主面と接着部材を介して接
着しているタブと、前記半導体チップの複数の電極と前
記複数のリードとを接続する複数のワイヤと、前記半導
体チップ、前記複数のワイヤおよび前記タブを封止する
封止体とを有し、前記ワイヤのループが前記タブの周囲
の側方に形成され、前記複数のリードは前記封止体の実
装面にその一部を露出しているものである。According to the present invention, a semiconductor chip having a plurality of electrodes formed on its main surface, a plurality of leads, and electrodes of the main surface of the semiconductor chip are exposed and bonded to the main surface via an adhesive member. A tab, a plurality of wires connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, and a semiconductor body, a sealing body for sealing the plurality of wires and the tab, the wire Is formed laterally around the tab, and the leads are partially exposed on the mounting surface of the sealing body.

【００１５】[0015]

【発明の実施の形態】以下の実施の形態では特に必要な
とき以外は同一または同様な部分の説明を原則として繰
り返さない。BEST MODE FOR CARRYING OUT THE INVENTION In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

【００１６】また、以下の実施の形態では便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。Further, in the following embodiments, when there is a need for convenience, description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other. The one is in a relation such as a modification, details, supplementary explanation, etc. of a part or all of the other.

【００１７】さらに、以下の実施の形態において、要素
の数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合及び原理的に明らかに特定の数に
限定される場合などを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良いものとす
る。Furthermore, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.) of elements, it is clearly limited to a specific number when explicitly stated and in principle. The number is not limited to the specific number except the case, and may be a specific number or more or less.

【００１８】また、以下の実施の形態において、その構
成要素（要素ステップなどを含む）は、特に明示した場
合及び原理的に明らかに必須であると考えられる場合な
どを除き、必ずしも必須のものではないことは言うまで
もない。Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless otherwise specified or in principle considered to be essential. Needless to say

【００１９】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合及び原理的に明らかにそうでないと考えられる
場合などを除き、実質的にその形状などに近似または類
似するものなどを含むものとする。このことは前記数値
及び範囲についても同様である。Similarly, in the following embodiments, when referring to shapes, positional relations, etc. of constituent elements, etc., except when explicitly stated or when it is considered that the principle is not clear, it is substantially the same. In addition, the shape and the like are included. This also applies to the above numerical values and ranges.

【００２０】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.

【００２１】（実施の形態１）図１は本発明の実施の形
態１の半導体装置（ＱＦＮ）の内部構造の一例を封止体
を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿
った断面の構造を示す断面図、図３は図１に示すＢ−Ｂ
線に沿った断面の構造を示す断面図、図４は本発明の実
施の形態１の変形例の半導体装置（ＱＦＮ）の構造を示
す断面図、図５は本発明の実施の形態１の変形例の半導
体装置（ＱＦＮ）の内部構造を封止体を透過して示す平
面図、図６は本発明の実施の形態１の変形例の半導体装
置（ＳＯＮ）の内部構造を封止体を透過して示す平面
図、図７は図１に示すＱＦＮのタブの構造を示す部分平
面図、図８は変形例のタブの構造を示す部分平面図、図
９は変形例のタブの構造を示す部分平面図、図１０は図
１に示すＱＦＮの組み立てに用いられるマトリクスフレ
ームの構造の一例を示す平面図、図１１は図１に示すＱ
ＦＮの組み立てにおけるチップ付け状態の一例を示す概
念図、図１２は図１に示すＱＦＮの組み立てにおけるワ
イヤボンディング状態の一例を示す概念図、図１３は図
１に示すＱＦＮの組み立てにおけるモールド状態の一例
を示す断面図、図１４は図１に示すＱＦＮの製造方法に
おける組み立て手順の一例を示す製造プロセスフロー
図、図１５は図４に示す変形例のＱＦＮの実装構造の一
例を示す断面図、図１６は図１５に示す配線基板の基板
側の端子配列の一例を示す平面図、図１７は図１に示す
ＱＦＮを半田実装した際の半田フィレットの形成状態の
一例を示す部分拡大断面図、図１８および図１９は本発
明の実施の形態１の電子装置（マルチチップモジュー
ル）の構造の一例を示す断面図である。(Embodiment 1) FIG. 1 is a plan view showing an example of the internal structure of a semiconductor device (QFN) according to Embodiment 1 of the present invention through a sealing body, and FIG. 2 is A shown in FIG. FIG. 3 is a cross-sectional view showing the structure of a cross section taken along the line A, and FIG.
4 is a cross-sectional view showing the structure of a cross section along the line, FIG. 4 is a cross-sectional view showing the structure of a semiconductor device (QFN) of a modification of the first embodiment of the present invention, and FIG. 5 is a modification of the first embodiment of the present invention. FIG. 6 is a plan view showing the internal structure of a semiconductor device (QFN) of the example through the sealing body, and FIG. 6 shows the internal structure of the semiconductor device (SON) of the modification of the first embodiment of the present invention through the sealing body. FIG. 7 is a partial plan view showing the structure of the tab of the QFN shown in FIG. 1, FIG. 8 is a partial plan view showing the structure of the tab of the modification, and FIG. 9 is a structure of the tab of the modification. FIG. 10 is a partial plan view, FIG. 10 is a plan view showing an example of the structure of a matrix frame used for assembling the QFN shown in FIG. 1, and FIG. 11 is Q shown in FIG.
FIG. 12 is a conceptual diagram showing an example of a chip attachment state in the FN assembly, FIG. 12 is a conceptual diagram showing an example of wire bonding state in the QFN assembly shown in FIG. 1, and FIG. 13 is an example of a mold state in the QFN assembly shown in FIG. 14 is a cross-sectional view showing an example of an assembly procedure of the QFN manufacturing method shown in FIG. 1, and FIG. 15 is a cross-sectional view showing an example of a modified QFN mounting structure shown in FIG. 16 is a plan view showing an example of a terminal arrangement on the board side of the wiring board shown in FIG. 15, and FIG. 17 is a partially enlarged cross-sectional view showing an example of a solder fillet formation state when the QFN shown in FIG. 1 is mounted by soldering. 18 and 19 are cross-sectional views showing an example of the structure of the electronic device (multichip module) according to the first embodiment of the present invention.

【００２２】本実施の形態１の半導体装置は、樹脂封止
形で、小形かつ薄形のノンリードタイプの半導体パッケ
ージであり、前記半導体装置の一例として、ＱＦＮ（Qu
ad Flat Non-leaded Package) ５を取り上げて説明す
る。The semiconductor device according to the first embodiment is a resin-sealed, small and thin non-lead type semiconductor package. As an example of the semiconductor device, a QFN (Qu
Ad Flat Non-leaded Package) 5 will be explained.

【００２３】なお、ＱＦＮ５は、図１、図２に示すよう
に、複数の外部端子であるリード１ａの被接続面（一
部）１ｇが、樹脂モールドによって形成された封止体３
の実装面（以降、この面を裏面３ａという）の周縁部に
並んで露出して配置されたペリフェラル形の半導体パッ
ケージであり、各リード１ａは、封止体３に埋め込まれ
たインナリードと、封止体３の裏面３ａに露出するアウ
タリードとの両者の機能を兼ねている。As shown in FIGS. 1 and 2, the QFN 5 has a sealing body 3 in which the connected surfaces (parts) 1g of the leads 1a, which are a plurality of external terminals, are formed by resin molding.
Of the peripheral surface of the mounting surface (hereinafter, this surface is referred to as the back surface 3a) of the peripheral type semiconductor package, and each lead 1a is an inner lead embedded in the sealing body 3, It also functions as both an outer lead exposed on the back surface 3a of the sealing body 3.

【００２４】図１、図２および図３に示す本実施の形態
１のＱＦＮ５の詳細構成について説明すると、複数の半
導体素子を有し、かつ主面２ｂにその４つの辺に沿って
複数のボンディング用のパッド（電極）２ａが形成され
た半導体チップ２と、半導体チップ２の４辺それぞれに
対応してその周囲に配置された複数のリード１ａと、半
導体チップ２の主面２ｂのパッド２ａを露出させてその
主面２ｂとダイボンド材である両面接着テープ（接着部
材）６を介して接着しているタブ１ｂと、タブ１ｂの外
側の周囲に配置されるとともに半導体チップ２のパッド
２ａとこれに対応するリード１ａとを電気的に接続する
複数のボンディング用のワイヤ４と、半導体チップ２、
複数のワイヤ４およびタブ１ｂを封止する封止体３とか
らなり、ワイヤ４によるループがタブ１ｂの周囲の側方
に形成されており、かつ複数のリード１ａのそれぞれ
は、封止体３の四角形の裏面３ａの周縁部にその一部で
ある被接続面１ｇを露出している。The detailed structure of the QFN 5 according to the first embodiment shown in FIGS. 1, 2 and 3 will be described below. The QFN 5 has a plurality of semiconductor elements and has a plurality of bondings on the main surface 2b along its four sides. A semiconductor chip 2 on which pads (electrodes) 2a for use are formed, a plurality of leads 1a arranged around the semiconductor chip 2 in correspondence with the four sides of the semiconductor chip 2, and a pad 2a on a main surface 2b of the semiconductor chip 2. A tab 1b which is exposed and adhered to the main surface 2b via a double-sided adhesive tape (adhesive member) 6 which is a die-bonding material, a pad 2a of the semiconductor chip 2 which is arranged around the outside of the tab 1b and A plurality of bonding wires 4 for electrically connecting the leads 1a corresponding to the semiconductor chip 2,
A plurality of wires 4 and a sealing body 3 for sealing the tab 1b, a loop formed by the wire 4 is formed laterally around the tab 1b, and each of the plurality of leads 1a has a sealing body 3 A part of the connected surface 1g is exposed at the peripheral portion of the back surface 3a of the square.

【００２５】すなわち、図１に示すように、半導体チッ
プ２の主面２ｂにおいてこの主面２ｂの各パッド２ａを
露出させた状態で主面２ｂとタブ１ｂとが接着されてお
り、かつ図２に示すように、タブ１ｂの周囲の側方にワ
イヤ４のループが形成されている。That is, as shown in FIG. 1, in the main surface 2b of the semiconductor chip 2, the main surface 2b and the tab 1b are adhered to each other with the pads 2a on the main surface 2b being exposed, and As shown in, the loop of the wire 4 is formed laterally around the tab 1b.

【００２６】したがって、ＱＦＮ５は、もともと小型化
／薄型化された構造を有するＱＦＮに対して、タブ１ｂ
を半導体チップ２の上に配置するとともに、タブ１ｂの
横にワイヤ４のループを形成し、これによって、タブ１
ｂの厚さとワイヤ４のループ高さを相殺して近年の厳し
い薄型化の要求に応えるべく、更なる薄形化を図るもの
であり、さらに、それぞれのリード１ａの被接続面１ｇ
が封止体３の裏面３ａに露出するノンリード型であるた
め、実装面積の低減化を図った小型化も可能にするもの
である。Therefore, the QFN 5 is different from the QFN, which originally has a small / thin structure, in the tab 1b.
Is placed on the semiconductor chip 2 and a loop of the wire 4 is formed beside the tab 1b, whereby the tab 1b is formed.
The thickness of b is compensated for by the loop height of the wire 4, and further thinning is achieved in order to meet the recent severe demand for thinning. Further, the connected surface 1g of each lead 1a is
Since it is a non-lead type that is exposed on the back surface 3a of the sealing body 3, the mounting area can be reduced and the size can be reduced.

【００２７】なお、タブ１ｂは、半導体チップ２の上側
に配置される構造であるため、図３に示すように、タブ
１ｂを支持する吊りリード１ｅには、タブ１ｂを上方に
配置するための曲げ加工（これをタブ上げ加工ともい
う）が施されている。Since the tab 1b is arranged above the semiconductor chip 2, as shown in FIG. 3, the suspension lead 1e supporting the tab 1b is provided with the tab 1b above. Bending processing (this is also called tab raising processing) is applied.

【００２８】また、図２、図３に示すように、ＱＦＮ５
では、半導体チップ２の裏面２ｃ側にも封止体３が形成
されている。Further, as shown in FIGS. 2 and 3, QFN5
Then, the sealing body 3 is also formed on the back surface 2 c side of the semiconductor chip 2.

【００２９】すなわち、封止体３内に半導体チップ２を
完全に埋め込む構造であり、タブ１ｂの上側と半導体チ
ップ２の下側の両側に封止時のレジン７（図１３参照）
が回り込んで封止体３が形成される。That is, the structure is such that the semiconductor chip 2 is completely embedded in the sealing body 3, and the resin 7 (see FIG. 13) at the time of sealing is provided on both the upper side of the tab 1b and the lower side of the semiconductor chip 2.
Wrap around to form the sealing body 3.

【００３０】これにより、半導体チップ２の下側とタブ
１ｂの上側とのレジンバランスを向上できるとともに、
半導体チップ２が封止体３から露出していないため、半
導体チップ２とレジン７との境界などからの水分の浸入
を防ぐことができ、その結果、耐湿性などの信頼性の向
上を図ることができる。This makes it possible to improve the resin balance between the lower side of the semiconductor chip 2 and the upper side of the tab 1b, and
Since the semiconductor chip 2 is not exposed from the sealing body 3, it is possible to prevent the intrusion of water from the boundary between the semiconductor chip 2 and the resin 7, etc., and as a result, to improve reliability such as moisture resistance. You can

【００３１】なお、図２に示すＱＦＮ５では、リード１
ａの封止体３の裏面３ａに露出した面から封止体３の表
面までの高さ（Ｌ）が0.５ｍｍ以下となっている。In the QFN 5 shown in FIG. 2, the lead 1
The height (L) from the surface of the sealing body 3 exposed on the back surface 3a of the sealing body 3 to the front surface of the sealing body 3 is 0.5 mm or less.

【００３２】つまり、リード１ａの被接続面１ｇには半
田めっき８（パラジウムめっきでもよい）が施されてお
り、この半田めっき８から封止体３の表面までの高さ
（Ｌ）が0.５ｍｍ以下となっており、薄形化を図ってい
る。That is, the surface 1g to be connected of the lead 1a is plated with solder 8 (palladium plating may be used), and the height (L) from the solder plating 8 to the surface of the sealing body 3 is 0. The thickness is 5 mm or less, which is intended to be thin.

【００３３】ここで、ＱＦＮ５の内部のそれぞれの部材
の厚さについて説明すると、半導体チップ２は、例え
ば、0.１〜0.１５ｍｍであり、タブ１ｂは、0.１５ｍｍ
であり、タブ１ｂの上側および半導体チップ２の下側の
それぞれの封止体３の厚さは、0.１ｍｍであり、それぞ
れの最大値を合計すると、0.５ｍｍとなり、Ｌ＝0.５ｍ
ｍ以下の薄形を実現している。The thickness of each member inside the QFN 5 will now be described. The semiconductor chip 2 has a thickness of 0.1 to 0.15 mm, and the tab 1b has a thickness of 0.15 mm.
The thickness of each sealing body 3 on the upper side of the tab 1b and the lower side of the semiconductor chip 2 is 0.1 mm, and the maximum value of each is 0.5 mm, and L = 0.5 m.
Realized a thin shape of m or less.

【００３４】このようにして薄形化を図ることにより、
携帯機器やハードディスクドライブ装置などの僅かな隙
間にもＱＦＮ５を実装することが可能となる。By thus reducing the thickness,
It becomes possible to mount the QFN5 in a small gap such as a portable device or a hard disk drive device.

【００３５】また、図４に示すＱＦＮ５は、半導体チッ
プ２の裏面２ｃを封止体３の裏面３ａに露出させた構造
のものである。The QFN 5 shown in FIG. 4 has a structure in which the back surface 2c of the semiconductor chip 2 is exposed on the back surface 3a of the sealing body 3.

【００３６】この構造は、タブ１ｂを支持する吊りリー
ド１ｅのタブ上げ部１ｉ（図１参照）の曲げ加工（タブ
上げ加工）の際の段差量を図２の構造より少なくするこ
とによって実現でき、吊りリード１ｅの曲げ加工による
段差量（タブ上げ量）を変えることにより、チップ埋め
込み構造とチップ裏面露出構造とを選択することができ
る。This structure can be realized by making the amount of step difference at the time of bending processing (tab raising processing) of the tab raising portion 1i (see FIG. 1) of the suspension lead 1e supporting the tab 1b smaller than that of the structure shown in FIG. The chip embedding structure and the chip back surface exposing structure can be selected by changing the step amount (tab raising amount) due to the bending process of the suspension lead 1e.

【００３７】このように半導体チップ２を封止体３の裏
面３ａに露出させることにより、半導体チップ２の下側
に封止体３を形成しないため、その分をさらに薄くする
ことが可能となる。By exposing the semiconductor chip 2 to the back surface 3a of the sealing body 3 in this manner, the sealing body 3 is not formed below the semiconductor chip 2, and therefore the thickness can be further reduced. .

【００３８】つまり、ＱＦＮ５の高さ（Ｍ）を0.４ｍｍ
以下とすることができ、更なる薄形化を実現できる。That is, the height (M) of QFN5 is 0.4 mm.
The following can be done and further thinning can be realized.

【００３９】なお、半導体チップ２を封止体３の裏面３
ａから露出させることにより、放熱性とともに後述する
ＱＦＮ実装時などのノイズ耐性や高周波特性の向上も図
ることができる。The semiconductor chip 2 is attached to the back surface 3 of the sealing body 3.
By exposing from a, it is possible to improve heat dissipation as well as noise resistance at the time of QFN mounting described later and high frequency characteristics.

【００４０】また、チップ裏面を露出させて製造する薄
形構造において、露出したチップ裏面を絶縁したい場合
には、半導体ウェハのダイシング工程で予め２層構造の
ダイシングテープを用い、１層目のテープを含めてフル
カットダイシングを行うことにより、１層目のテープが
チップ裏面に残るため、薄形構造においてもチップ裏面
を絶縁させることができる。Further, in a thin structure which is manufactured by exposing the back surface of the chip, if it is desired to insulate the exposed back surface of the chip, a dicing tape having a two-layer structure is used in advance in the dicing process of the semiconductor wafer. By performing the full cut dicing including the above, the first layer tape remains on the chip back surface, so that the chip back surface can be insulated even in the thin structure.

【００４１】さらに、チップ裏面を露出させる薄形構造
において、チップ裏面を積極的にグラウンド電位に落と
したい場合には、導電性のテープを用いてもよいし、あ
るいは導電性の基板仮止め剤を用いてもよい。Further, in a thin structure in which the back surface of the chip is exposed, if it is desired to positively drop the back surface of the chip to the ground potential, a conductive tape may be used, or a conductive substrate temporary fixing agent may be used. You may use.

【００４２】また、本実施の形態１のＱＦＮ５は、チッ
プ上にタブ１ｂが配置される構造であるが、半導体チッ
プ２の主面２ｂにおいてパッド２ａはワイヤ４接続のた
めに露出していなければならず、したがって、主面２ｂ
において対向するパッド２ａ列の間の領域にタブ１ｂが
配置されなければならない。The QFN 5 of the first embodiment has a structure in which the tab 1b is arranged on the chip, but the pad 2a on the main surface 2b of the semiconductor chip 2 is not exposed for connecting the wire 4. , Therefore the main surface 2b
The tabs 1b must be arranged in the region between the rows of the pads 2a facing each other.

【００４３】そこで、タブ１ｂとしては、図１および図
２に示すように、半導体チップ２の主面２ｂよりチップ
支持面１ｃの面積が遥かに小さなもの（以降、これを小
タブという）を採用しており、これによって、半導体チ
ップ２の主面２ｂの中央付近にタブ１ｂを配置すれば、
各パッド２ａはタブ１ｂに覆われることなく必ず露出す
る構造となる。Therefore, as the tab 1b, as shown in FIGS. 1 and 2, a tab supporting surface 1c having a much smaller area than the main surface 2b of the semiconductor chip 2 (hereinafter referred to as a small tab) is adopted. Therefore, if the tab 1b is arranged near the center of the main surface 2b of the semiconductor chip 2,
Each pad 2a is always exposed without being covered by the tab 1b.

【００４４】さらに、図１に示すように、ＱＦＮ５で
は、その複数のリード１ａが、必ず半導体チップ２の外
側の周囲に配置されている。Further, as shown in FIG. 1, in the QFN 5, the leads 1a are always arranged around the outside of the semiconductor chip 2.

【００４５】したがって、小タブとの組み合わせにおい
て、半導体チップ２は、その外周が、タブ１ｂと各リー
ド１ａとの間に配置されるような大きさのものであれ
ば、種々の大きさのものを選択することができる。Therefore, in combination with the small tab, the semiconductor chip 2 has various sizes as long as the outer circumference thereof is arranged between the tab 1b and each lead 1a. Can be selected.

【００４６】そこで、図５に示す変形例のＱＦＮ５は、
図１に示すものより小さな半導体チップ２を採用した場
合であり、このように、本実施の形態１のＱＦＮ５では
チップサイズに汎用性を持たせることができる。言い換
えると、１種類のリードフレームで複数の大きさの半導
体チップ２を搭載することができ、リードフレームの共
通化を図ることができる。Therefore, the QFN5 of the modified example shown in FIG.
This is a case where a semiconductor chip 2 smaller than that shown in FIG. 1 is adopted, and thus, the QFN 5 of the first embodiment can have versatility in chip size. In other words, one type of lead frame can mount the semiconductor chips 2 of a plurality of sizes, and the lead frame can be shared.

【００４７】また、図１や図５に示すように、半導体チ
ップ２は、その主面２ｂの縁部に複数のパッド２ａが並
んで設けられている（以降、このようなパッド２ａの配
列を外周パッド配列という）ことが好ましい。Further, as shown in FIGS. 1 and 5, the semiconductor chip 2 is provided with a plurality of pads 2a arranged side by side at the edge of the main surface 2b (hereinafter, such an arrangement of the pads 2a will be described. Peripheral pad arrangement) is preferred.

【００４８】すなわち、外周パッド配列の半導体チップ
２を採用することが好ましい。これは、小タブの配置領
域を考慮すると、半導体チップ２の主面２ｂにおいて各
パッド２ａは、できるだけ縁部に設けられている方がタ
ブ１ｂと半導体チップ２の接着領域を広くすることがで
き、タブ１ｂと半導体チップ２との接着力を高めること
ができるためである。That is, it is preferable to employ the semiconductor chip 2 having the peripheral pad arrangement. In consideration of the small tab placement area, each pad 2a on the main surface 2b of the semiconductor chip 2 has a wider bonding area between the tab 1b and the semiconductor chip 2 when the pad 2a is provided at the edge as much as possible. This is because the adhesive force between the tab 1b and the semiconductor chip 2 can be increased.

【００４９】さらに、各パッド２ａが、できるだけ縁部
寄りに設けられている方がタブ１ｂの大きさとしても種
々のものを採用することができ、リードフレームに汎用
性を持たせることができる。Further, it is possible to adopt various kinds of pads 2a, even if the size of the tab 1b is such that each pad 2a is provided as close to the edge as possible, and the lead frame can be made versatile.

【００５０】また、ＱＦＮ５では、その複数のリード１
ａが、必ず半導体チップ２の外側の周囲に配置されてお
り、ＬＯＣ（Lead On Chip) タイプの半導体パッケージ
のようにワイヤボンディングが行われるインナリード
（バスバーリードも含む）がチップ上に配置された構造
とは明らかに異なっている。Further, in the QFN5, the plurality of leads 1 are
a is always arranged around the outside of the semiconductor chip 2, and inner leads (including bus bar leads) for wire bonding are arranged on the chip like a LOC (Lead On Chip) type semiconductor package. The structure is clearly different.

【００５１】したがって、ＱＦＮ５では、タブ１ｂには
ワイヤボンディングが行われることはない。すなわち、
ＱＦＮ５は、タブ１ｂにはワイヤ４が接続しておらず、
ＬＯＣとは明らかに構造が異なったものである。Therefore, in the QFN 5, the tab 1b is not wire-bonded. That is,
In QFN5, wire 4 is not connected to tab 1b,
The structure is obviously different from that of LOC.

【００５２】また、ＱＦＮ５では、半導体チップ２とタ
ブ１ｂとを接着している接着部材として、両面接着テー
プ６を採用しており、これにより、ペースト状の接着材
を用いた際に発生する接着材流れによるパッド汚れを発
生させないようにすることができる。Further, in the QFN 5, the double-sided adhesive tape 6 is used as an adhesive member for adhering the semiconductor chip 2 and the tab 1b, whereby the adhesive generated when a paste-like adhesive material is used. It is possible to prevent pad dirt from being generated due to material flow.

【００５３】また、ＱＦＮ５の変形例として、本実施の
形態１の半導体装置は、例えば、図６に示すようなＳＯ
Ｎ（Small Outline No-lead)１４のように対向する２方
向にリード１ａが配置されたものであってもよい。As a modified example of the QFN 5, the semiconductor device of the first embodiment has an SO as shown in FIG. 6, for example.
The lead 1a may be arranged in two opposite directions such as N (Small Outline No-lead) 14.

【００５４】すなわち、２方向のパッド・リードレイア
ウトであっても、本実施の形態１の半導体装置は適用可
能である。That is, the semiconductor device according to the first embodiment can be applied even to a pad / lead layout in two directions.

【００５５】さらに、図１に示したＱＦＮ５では、四角
形の小タブ（タブ１ｂ）に半導体チップ２の主面２ｂを
接合させる場合を示したが、小タブの形状としては、種
々のものが考えられる。Further, in the QFN 5 shown in FIG. 1, the case where the main surface 2b of the semiconductor chip 2 is joined to the rectangular small tab (tab 1b) is shown, but various shapes of the small tab are conceivable. To be

【００５６】図７は、四角形のタブ１ｂに両面接着テー
プ６が貼られた状態を示したものである。FIG. 7 shows a state in which the double-sided adhesive tape 6 is attached to the rectangular tab 1b.

【００５７】さらに、図８は、四角形のタブ１ｂに複数
のスリット１ｆが設けられているものであり、このスリ
ット１ｆにレジン７（図１３参照）が埋め込まれること
により、レジン７とタブ１ｂの密着性を向上させること
ができる。Further, in FIG. 8, a rectangular tab 1b is provided with a plurality of slits 1f, and a resin 7 (see FIG. 13) is embedded in the slits 1f, so that the resin 7 and the tab 1b are separated from each other. Adhesion can be improved.

【００５８】また、図９は、タブ１ｂを１つではなく小
形化して５つ設けたものであり、この場合、両面接着テ
ープ６は少なくとも２つ以上のタブ１ｂに分散させて貼
ることが好ましいが、中央のタブ１ｂには両面接着テー
プ６を貼らずにダミーのタブ１ｂとしている。Further, FIG. 9 shows five tabs 1b which are miniaturized instead of one, and in this case, it is preferable that the double-sided adhesive tape 6 is dispersed and attached to at least two tabs 1b. However, the double-sided adhesive tape 6 is not attached to the central tab 1b, and the dummy tab 1b is used.

【００５９】なお、タブ１ｂの形状は、図７、図８およ
び図９の形状に限定されるものではない。例えば、半導
体チップ２の各パッド２ａが主面２ｂの縁部よりやや内
方に形成されている場合など、枠状のタブ１ｂとして、
この枠内でパッド２ａが露出するようにしてもよく、ま
た、図８に示すタブ１ｂにおいて、スリット１ｆからパ
ッド２ａを露出させるようにしてもよい。The shape of the tab 1b is not limited to the shapes shown in FIGS. 7, 8 and 9. For example, when each pad 2a of the semiconductor chip 2 is formed slightly inward from the edge of the main surface 2b, the frame-shaped tab 1b is
The pad 2a may be exposed in this frame, or the pad 2a may be exposed from the slit 1f in the tab 1b shown in FIG.

【００６０】次に、本実施の形態のＱＦＮ５の製造方法
を図１４に示す製造プロセスフロー図にしたがって説明
する。Next, a method of manufacturing the QFN 5 of this embodiment will be described with reference to the manufacturing process flow chart shown in FIG.

【００６１】まず、それぞれのデバイス領域（パッケー
ジ領域）においてタブ１ｂと複数のリード１ａとを有
し、かつタブ１ｂのチップ支持面（第１の面）１ｃに両
面接着テープ６が貼り付けられたリードフレームである
図１０に示すマトリクスフレーム１を準備する。First, each device area (package area) has a tab 1b and a plurality of leads 1a, and the double-sided adhesive tape 6 is attached to the chip supporting surface (first surface) 1c of the tab 1b. A matrix frame 1 shown in FIG. 10, which is a lead frame, is prepared.

【００６２】なお、マトリクスフレーム１は、複数行×
複数列に亘ってデバイス領域が形成されたものであり、
これによって、複数のＱＦＮ５を一括して組み立てるこ
とができるため、コストダウンと生産性向上を図ること
ができる。The matrix frame 1 has a plurality of rows ×
The device area is formed over a plurality of rows,
As a result, it is possible to assemble a plurality of QFNs 5 together, so that it is possible to reduce costs and improve productivity.

【００６３】ただし、マトリクスフレーム１に限定され
るものではなく、単列の多数個取りのリードフレームを
用いてもよい。However, the lead frame is not limited to the matrix frame 1, and a single-row multi-cavity lead frame may be used.

【００６４】図１０は、１つのマトリクスフレーム１に
よって（１行〜４行）×（Ａ列からＣ列）の１２個のＱ
ＦＮ５を組み立てることが可能なフレームであり、マト
リクスフレーム１のそれぞれのタブ１ｂには、予め両面
接着テープ６が貼り付けられている。FIG. 10 shows 12 matrix Qs (1 to 4 rows) × (A to C columns) for one matrix frame 1.
The FN 5 is a frame into which the double-sided adhesive tape 6 is attached in advance to each tab 1b of the matrix frame 1.

【００６５】ただし、両面接着テープ６は、予め貼り付
けられていなくてもよく、その際には、ステップＳ３の
チップ付け工程で半導体チップ２とタブ１ｂを接着する
前にタブ１ｂに貼り付けてもよい。However, the double-sided adhesive tape 6 may not be attached in advance, and in that case, it is attached to the tab 1b before the semiconductor chip 2 and the tab 1b are attached in the chip attaching step of step S3. Good.

【００６６】また、両面接着テープ６が予め貼り付けら
れていないリードフレームを準備して、ステップＳ３の
チップ付け工程で半導体チップ２とタブ１ｂを接着する
前に両面接着テープ６を半導体チップ２の主面２ｂ上に
貼り付けてもよい。その際、半導体チップ２の主面２ｂ
に各パッド２ａが露出するように両面接着テープ６を接
着し、ステップＳ３のチップ付け工程で、この両面接着
テープ６が貼り付けられた半導体チップ２の主面２ｂと
タブ１ｂとを各パッド２ａを露出させて両面接着テープ
６を介して接着することになる。Further, a lead frame to which the double-sided adhesive tape 6 is not attached in advance is prepared, and the double-sided adhesive tape 6 is attached to the semiconductor chip 2 before the semiconductor chip 2 and the tab 1b are attached in the chip attaching step of step S3. It may be attached on the main surface 2b. At that time, the main surface 2b of the semiconductor chip 2
The double-sided adhesive tape 6 is adhered to each pad so that each pad 2a is exposed, and in the chip attaching step of step S3, the main surface 2b and the tab 1b of the semiconductor chip 2 to which the double-sided adhesive tape 6 is attached are connected to each pad 2a. Will be exposed and adhered via the double-sided adhesive tape 6.

【００６７】一方、図１４に示すステップＳ１により、
複数のパッド２ａが形成された半導体チップ領域を有す
る半導体ウェハを準備し、この半導体ウェハをダイシン
グによって個片化して良品の半導体チップ２を取得する
（ステップＳ２）。On the other hand, by step S1 shown in FIG.
A semiconductor wafer having a semiconductor chip region in which a plurality of pads 2a are formed is prepared, and the semiconductor wafer is diced into individual pieces to obtain good semiconductor chips 2 (step S2).

【００６８】その後、ステップＳ３に示すチップ付けを
行う。Then, chip attachment shown in step S3 is performed.

【００６９】すなわち、それぞれのタブ１ｂのチップ支
持面１ｃに両面接着テープ６が貼り付けられたマトリク
スフレーム１を供給して、半導体チップ２の主面２ｂと
タブ１ｂとを複数のパッド２ａを露出させて両面接着テ
ープ６を介して接着する。That is, the matrix frame 1 having the double-sided adhesive tape 6 attached to the chip supporting surface 1c of each tab 1b is supplied to expose the main surface 2b of the semiconductor chip 2 and the tab 1b to the plurality of pads 2a. Then, the double-sided adhesive tape 6 is used for adhesion.

【００７０】その際、まず、図１１に示すように、ヒー
トステージ１０上に半導体チップ２を位置決めするとと
もに、その主面２ｂを上方に向けて配置する。At this time, first, as shown in FIG. 11, the semiconductor chip 2 is positioned on the heat stage 10 and its main surface 2b is arranged upward.

【００７１】さらに、ヒートステージ１０上マトリクス
フレーム１を供給し、両面接着テープ６が貼り付けられ
たタブ１ｂを半導体チップ２上に配置する。Further, the matrix frame 1 on the heat stage 10 is supplied, and the tab 1b to which the double-sided adhesive tape 6 is attached is placed on the semiconductor chip 2.

【００７２】その後、ヒートステージ１０を上昇させて
タブ１ｂの中心付近の下方に半導体チップ２を配置す
る。続いて、ヒートツール１１をタブ１ｂのチップ支持
面１ｃと反対側の表面１ｄに押し当て、ヒートツール１
１によってタブ１ｂを表面１ｄ側から押圧するとともに
タブ１ｂを加熱し、かつヒートステージ１０によって半
導体チップ２を加熱することにより、半導体チップ２の
主面２ｂ上に両面接着テープ６を介してタブ１ｂを接着
する。After that, the heat stage 10 is raised to place the semiconductor chip 2 below the vicinity of the center of the tab 1b. Then, the heat tool 11 is pressed against the surface 1d of the tab 1b opposite to the chip support surface 1c, and the heat tool 1
By pressing the tab 1b from the surface 1d side by 1 and heating the tab 1b, and heating the semiconductor chip 2 by the heat stage 10, the tab 1b is placed on the main surface 2b of the semiconductor chip 2 via the double-sided adhesive tape 6. Glue.

【００７３】なお、半導体チップ２とタブ１ｂとを接着
する接着部材として両面接着テープ６を用いることによ
り、ペースト状の接着材を用いた際に発生する接着材流
れによるパッド汚れを発生させないようにすることがで
きる。By using the double-sided adhesive tape 6 as an adhesive member for adhering the semiconductor chip 2 and the tab 1b, it is possible to prevent pad contamination due to the adhesive material flow which occurs when a paste-like adhesive material is used. can do.

【００７４】すなわち、ペースト状の接着材を半導体チ
ップ２の主面２ｂ上に塗布すると、前記接着材の流出に
よってパッド２ａが汚れることがあるが、本実施の形態
１では流出することの無い両面接着テープ６を用いるた
め、パッド汚れの発生を防ぐことができる。That is, when the paste-like adhesive material is applied to the main surface 2b of the semiconductor chip 2, the pad 2a may be contaminated by the outflow of the adhesive material. However, in the first embodiment, both surfaces do not flow out. Since the adhesive tape 6 is used, it is possible to prevent the pad from being soiled.

【００７５】ただし、接着材としてペースト状の接着材
を使用してもよく、その場合には、半導体チップ２の主
面２ｂにペースト状の接着材を塗布するか、または、リ
ードフレームを裏返して配置し、タブ１ｂのチップ支持
面１ｃにペースト状の接着材を供給し、そこに、裏返し
た半導体チップ２の主面２ｂを位置決めして接合しても
よい。However, a paste adhesive may be used as the adhesive. In that case, the paste adhesive is applied to the main surface 2b of the semiconductor chip 2 or the lead frame is turned upside down. You may arrange | position and supply the paste-like adhesive material to the chip support surface 1c of the tab 1b, and the main surface 2b of the flipped semiconductor chip 2 may be positioned and joined to it.

【００７６】また、チップ付けの順番は、図１０に示す
マトリクスフレーム１において、例えば、１Ａ、１Ｂ、
１Ｃ、２Ａ、２Ｂ、２Ｃ、・・・４Ａ、４Ｂ、４Ｃなど
であるが、この順番に限定されるものではない。The order of chip attachment is, for example, 1A, 1B in the matrix frame 1 shown in FIG.
1C, 2A, 2B, 2C, ... 4A, 4B, 4C, etc., but not limited to this order.

【００７７】その後、ステップＳ４に示すワイヤボンデ
ィングを行う。Thereafter, wire bonding shown in step S4 is performed.

【００７８】ここでは、タブ１ｂの側方にワイヤループ
が形成されるように半導体チップ２のパッド２ａとこれ
に対応するマトリクスフレーム１のリード１ａとをワイ
ヤ４によって電気的に接続する。Here, the pad 2a of the semiconductor chip 2 and the corresponding lead 1a of the matrix frame 1 are electrically connected by the wire 4 so that a wire loop is formed on the side of the tab 1b.

【００７９】その際、図１２に示すように、まず、ヒー
トブロック１２上に半導体チップ２を配置する。At this time, as shown in FIG. 12, first, the semiconductor chip 2 is placed on the heat block 12.

【００８０】なお、半導体チップ２を支持するヒートブ
ロック１２は、半導体チップ２の裏面２ｃ全体を支持す
ることが可能な平坦面を有した形状のものである。つま
り、半導体チップ２は、その主面２ｂにタブ１ｂが固定
されているため、主面２ｂと反対側の裏面２ｃは完全に
露出した状態となっており、したがって、ワイヤボンデ
ィング時に、半導体チップ２の裏面２ｃ全体をヒートブ
ロック１２によって加熱できる。The heat block 12 supporting the semiconductor chip 2 has a flat surface capable of supporting the entire back surface 2c of the semiconductor chip 2. That is, since the tab 1b is fixed to the main surface 2b of the semiconductor chip 2, the back surface 2c opposite to the main surface 2b is completely exposed. Therefore, during wire bonding, the semiconductor chip 2 is not exposed. The entire back surface 2c can be heated by the heat block 12.

【００８１】すなわち、図１２に示すように、ヒートブ
ロック１２によって半導体チップ２の裏面２ｃ全体を支
持することにより、半導体チップ２の裏面２ｃ全体を加
熱し、この状態でタブ１ｂの側方で露出している各パッ
ド２ａ（図１参照）と、これに対応するリード１ａとを
キャピラリ１３によってワイヤボンディングする。That is, as shown in FIG. 12, by supporting the entire back surface 2c of the semiconductor chip 2 by the heat block 12, the entire back surface 2c of the semiconductor chip 2 is heated, and in this state, it is exposed at the side of the tab 1b. The respective pads 2a (see FIG. 1) that are being formed and the corresponding leads 1a are wire-bonded by the capillaries 13.

【００８２】これにより、半導体チップ２の裏面２ｃ全
体をほぼ均等に加熱できるため、各ワイヤ４の接合強度
をほぼ均一にしてボンディング性能の安定化を図ること
ができる。As a result, the entire back surface 2c of the semiconductor chip 2 can be heated substantially uniformly, so that the bonding strength of each wire 4 can be made substantially uniform and the bonding performance can be stabilized.

【００８３】さらに、半導体チップ２の裏面２ｃが平坦
で、かつ露出しているため、分割した複数のブロックで
はなく、１つのヒートブロック１２によって加熱するこ
とができる。Further, since the back surface 2c of the semiconductor chip 2 is flat and exposed, it can be heated by one heat block 12 instead of a plurality of divided blocks.

【００８４】このようにしてワイヤボンディングするこ
とにより、各ワイヤ４によるワイヤリングをタブ１ｂの
横方向である側方に形成した状態にすることができる。By wire-bonding in this way, the wiring of each wire 4 can be formed in the lateral direction of the tab 1b.

【００８５】その後、ステップＳ５に示すモールドを行
う。Then, the molding shown in step S5 is performed.

【００８６】なお、ステップＳ５に示すモールド工程以
降は、従来のトランスファーモールド製品と同一工程フ
ローおよび仕様によって着工することが可能である。After the molding step shown in step S5, it is possible to start the construction with the same process flow and specifications as the conventional transfer mold product.

【００８７】モールド工程では、図１３に示すように、
まず、ワイヤボンディング済みのマトリクスフレーム１
の各デバイス領域をモールド金型９の上型９ａのキャビ
ティ９ｃに対応した下型９ｂ上に配置する。In the molding process, as shown in FIG.
First, wire-bonded matrix frame 1
The respective device regions are placed on the lower die 9b corresponding to the cavity 9c of the upper die 9a of the molding die 9.

【００８８】その後、マトリクスフレーム１を上型９ａ
と下型９ｂとによってクランプし、各キャビティ９ｃに
封止用の熱硬化性のエポキシ樹脂などのレジン７を注入
してモールドを行う。Then, the matrix frame 1 is placed on the upper die 9a.
The lower mold 9b is clamped, and a resin 7 such as a thermosetting epoxy resin for sealing is injected into each cavity 9c for molding.

【００８９】なお、下型９ｂは、平坦な金型面によって
マトリクスフレーム１を支持しており、このような状態
でレジン７をキャビティ９ｃ内に充填させると、図２に
示すように複数のリード１ａそれぞれの被接続面１ｇ
（一部）が封止体３の裏面３ａ（実装面）に露出するよ
うにモールドできる。The lower mold 9b supports the matrix frame 1 by a flat mold surface. When the resin 7 is filled in the cavity 9c in such a state, a plurality of leads are formed as shown in FIG. Connected surface 1g of each 1a
It can be molded so that (a part) is exposed on the back surface 3a (mounting surface) of the sealing body 3.

【００９０】これにより、半導体チップ２、ワイヤ４お
よびタブ１ｂが樹脂封止され、封止体３が形成される。As a result, the semiconductor chip 2, the wire 4 and the tab 1b are resin-sealed to form the sealing body 3.

【００９１】その後、ステップＳ６に示すメッキを行
い、各リード１ａの露出した被接続面１ｇに半田めっき
８を形成する。Thereafter, the plating shown in step S6 is performed to form the solder plating 8 on the exposed surface 1g of each lead 1a to be connected.

【００９２】その後、ステップＳ７に示すマークを行
う。マーク工程では、封止体３の実装面と反対側の面な
どに製品記号などを付す。After that, the mark shown in step S7 is performed. In the marking step, a product symbol or the like is attached to the surface of the sealing body 3 opposite to the mounting surface.

【００９３】なお、ステップＳ６のメッキとステップＳ
７のマークのそれぞれの工程を行う順序は、逆であって
もよい。The plating in step S6 and the step S
The order of performing the steps of the 7 marks may be reversed.

【００９４】その後、ステップＳ８に示す切断・成形を
行う。After that, cutting / forming is performed in step S8.

【００９５】ここでは、マトリクスフレーム１の各デバ
イス領域の複数のリード１ａそれぞれをマトリクスフレ
ーム１の枠部１ｈから切断によって分離する。Here, each of the leads 1a in each device area of the matrix frame 1 is separated from the frame portion 1h of the matrix frame 1 by cutting.

【００９６】その後、ステップＳ９に示すテストを行っ
て、出荷（ステップＳ１０）となる。Thereafter, the test shown in step S9 is performed, and the product is shipped (step S10).

【００９７】次に、本実施の形態１のＱＦＮ５の実装形
態について説明する。Next, a mounting mode of the QFN 5 of the first embodiment will be described.

【００９８】図１５は、チップ裏面露出構造のＱＦＮ５
の実装状態を示すものであり、配線基板である実装基板
１６に導電性ペースト１５を介して接合されている。チ
ップ裏面露出構造のＱＦＮ５では、半導体チップ２の裏
面２ｃが封止体３の裏面３ａに露出しているため放熱性
にすぐれているが、導電性ペースト１５を用いて実装基
板１６に直に接合することにより、さらに放熱性を向上
できる。FIG. 15 shows a QFN5 having a back surface exposure structure of a chip.
The mounting state is shown in FIG. 1 and is bonded to the mounting board 16 which is a wiring board through the conductive paste 15. In the QFN 5 having the exposed chip back surface structure, the back surface 2c of the semiconductor chip 2 is exposed to the back surface 3a of the sealing body 3 so that the heat dissipation is excellent, but the conductive paste 15 is used to directly bond it to the mounting substrate 16. By doing so, the heat dissipation can be further improved.

【００９９】また、図１６は、図１５に示す実装基板１
６の基板側の端子配列の一例を示すものであり、ＱＦＮ
５のリード１ａと接続する四角形に配列された複数の基
板側端子１６ａの内側に、半導体チップ２と接続するチ
ップ接続用端子１６ｃが設けられ、さらに、複数の基板
側端子１６ａのうちＧＮＤピン用端子１６ｂとチップ接
続用端子１６ｃとを接続する配線１６ｄが設けられてい
る。FIG. 16 shows the mounting board 1 shown in FIG.
6 shows an example of the terminal arrangement on the board side of No.
5, the chip connection terminals 16c connected to the semiconductor chip 2 are provided inside the plurality of board-side terminals 16a arranged in a quadrangle connected to the leads 1a of FIG. Wiring 16d for connecting the terminal 16b and the chip connection terminal 16c is provided.

【０１００】これにより、ＱＦＮ５の放熱性をさらに向
上させることができるとともに、ノイズ耐性の向上およ
び高周波特性の向上（基板電位の安定化）を図ることが
できる。As a result, the heat dissipation of the QFN 5 can be further improved, and the noise resistance and the high frequency characteristics can be improved (stabilization of the substrate potential).

【０１０１】また、ＱＦＮ５は、実装基板１６へ実装し
た状態であっても、実装高さ（Ｎ）をＮ＝0.４〜0.５ｍ
ｍとすることができる。Further, even when the QFN 5 is mounted on the mounting board 16, the mounting height (N) is N = 0.4 to 0.5 m.
It can be m.

【０１０２】また、図１７は、ＱＦＮ５を実装基板１６
に対して半田実装した一例であり、半田溶融時にリード
１ａの側面まで半田が濡れ上がるため、半田フィレット
１７が形成され、各リード１ａが半田フィレット１７を
介して基板側端子１６ａ（図１６参照）に接続された状
態となる。In FIG. 17, the QFN 5 is mounted on the mounting board 16
However, the solder fillet 17 is formed because the solder wets up to the side surface of the lead 1a when the solder is melted, and each lead 1a is connected to the board-side terminal 16a via the solder fillet 17 (see FIG. 16). Will be connected to.

【０１０３】これによって、各リード１ａの半田接続部
の接続強度を確保して接続信頼性を確保できるととも
に、熱サイクル耐性の向上を図ることができる。As a result, the connection strength of the solder connection portion of each lead 1a can be ensured to ensure the connection reliability, and the heat cycle resistance can be improved.

【０１０４】次に、図１８、図１９を用いて、本実施の
形態１のＱＦＮ５を実装した電子装置の一例であるマル
チチップモジュール（Multi-Chip-Module)１８について
説明する。Next, with reference to FIGS. 18 and 19, a multi-chip module 18 which is an example of an electronic device in which the QFN 5 of the first embodiment is mounted will be described.

【０１０５】図１８に示すマルチチップモジュール１８
は、配線基板であるモジュール基板１９上に第１の半導
体装置であるＱＦＮ５と、第２の半導体装置であるＣＳ
Ｐ（Chip Size Package)２０およびＣＳＰ２１が搭載さ
れているものである。Multichip module 18 shown in FIG.
Is a first semiconductor device QFN5 and a second semiconductor device CS on a module substrate 19 which is a wiring substrate.
A P (Chip Size Package) 20 and a CSP 21 are mounted.

【０１０６】ＣＳＰ２０，２１は、それぞれ突起電極で
あるバンプ電極２０ａ，２１ａを介してモジュール基板
１９に搭載されており、ウェハレベルパッケージなどと
も呼ばれ、例えば、半導体ウェハの状態で再配線によっ
て半導体チップ２のパッド２ａとそれぞれバンプ電極２
０ａ，２１ａとが接続され、その後、ダイシングにより
個片化されて取得されたチップサイズとほぼ同等の小形
半導体パッケージである。The CSPs 20 and 21 are mounted on the module substrate 19 via bump electrodes 20a and 21a, which are protruding electrodes, respectively, and are also referred to as wafer level packages. For example, semiconductor chips are formed by rewiring in a semiconductor wafer state. 2 pads 2a and bump electrodes 2 respectively
It is a small semiconductor package having a chip size substantially the same as the chip size obtained by connecting 0a and 21a, and then dicing into individual pieces.

【０１０７】なお、図１８に示すマルチチップモジュー
ル１８では、ＱＦＮ５は、例えば、ＥＥＰＲＯＭ（Elec
trically Erasable Programmable Read Only Memory)な
どとして搭載され、一方、ＣＳＰ２０やＣＳＰ２１は、
例えば、マイコンやＤＲＡＭ（Dynamic Random Access
Memory) などとして搭載される。In the multi-chip module 18 shown in FIG. 18, the QFN 5 is, for example, an EEPROM (Elec
trically Erasable Programmable Read Only Memory) etc., while CSP20 and CSP21 are
For example, microcomputers and DRAMs (Dynamic Random Access)
It is installed as Memory).

【０１０８】その際、ＣＳＰ２０やＣＳＰ２１は、0.５
〜0.６ｍｍ程度の実装高さで搭載されるが、本実施の形
態１のＱＦＮ５もこれらと同等もしくはそれ以下の実装
高さで実装可能である。At that time, the CSP 20 and the CSP 21 have 0.5
The mounting height is about 0.6 mm, but the QFN 5 of the first embodiment can be mounted at a mounting height equal to or less than these.

【０１０９】すなわち、リードフレームを用いて組み立
てられる低コストのＱＦＮ５をＣＳＰ２０やＣＳＰ２１
と同等の高さで搭載できることにより、低コストでかつ
薄形のマルチチップモジュール１８を実現できる。That is, the low-cost QFN5 assembled using the lead frame is replaced with the CSP20 or CSP21.
Since it can be mounted at the same height as, the low-cost and thin multi-chip module 18 can be realized.

【０１１０】なお、マルチチップモジュール１８には、
モジュール基板１９に外部端子として、複数の半田バン
プ１８ａが設けられている。The multichip module 18 includes
The module substrate 19 is provided with a plurality of solder bumps 18a as external terminals.

【０１１１】図１９は、同様に、モジュール基板１９上
に、本実施の形態１のＱＦＮ５と、半導体チップ２より
外側に突起電極であるバンプ電極２２ａが配置されたフ
ァンアウト（Fan-out)型のＢＧＡ２２とを実装したマル
チチップモジュール１８を示したものである。Similarly, FIG. 19 shows a fan-out type fan module in which the QFN 5 of the first embodiment and the bump electrodes 22a, which are the protruding electrodes, are arranged outside the semiconductor chip 2 on the module substrate 19. The multi-chip module 18 mounted with the BGA 22 of FIG.

【０１１２】ファンアウト型のＢＧＡ２２についても0.
５〜0.６ｍｍ程度の実装高さで搭載可能なため、本実施
の形態１のＱＦＮ５もこれと同等もしくはそれ以下の実
装高さで実装することができ、図１８に示すマルチチッ
プモジュール１８と同様の効果を得ることができる。The fan-out type BGA22 is also 0.
Since it can be mounted at a mounting height of about 5 to 0.6 mm, the QFN 5 of the first embodiment can be mounted at a mounting height equal to or less than this, and the multi-chip module 18 shown in FIG. The same effect can be obtained.

【０１１３】（実施の形態２）図２０は本発明の実施の
形態２の半導体装置（ＱＦＮ）の構造の一例を示す断面
図、図２１は図２０に示すＱＦＮの組み立てに用いられ
るマトリクスフレームの構造の一例を示す平面図、図２
２は図２０に示すＱＦＮの組み立てにおける一括モール
ド状態の一例を示す断面図、図２３は図２０に示すＱＦ
Ｎの組み立てにおける一括モールド後のダイシングライ
ンの一例を示す平面図、図２４は図２０に示すＱＦＮの
製造方法における組み立て手順の一例を示す製造プロセ
スフロー図である。(Embodiment 2) FIG. 20 is a sectional view showing an example of the structure of a semiconductor device (QFN) according to Embodiment 2 of the present invention, and FIG. 21 shows a matrix frame used for assembling the QFN shown in FIG. 2 is a plan view showing an example of the structure, FIG.
2 is a cross-sectional view showing an example of a collective molding state in assembling the QFN shown in FIG. 20, and FIG. 23 is a QF shown in FIG.
FIG. 24 is a plan view showing an example of a dicing line after collective molding in assembling N, and FIG. 24 is a manufacturing process flow chart showing an example of an assembling procedure in the method of manufacturing the QFN shown in FIG.

【０１１４】本実施の形態２の半導体装置は、実施の形
態１で説明したＱＦＮ５とほぼ同様の構造のＱＦＮ２３
であるが、組み立てのモールド工程においてマトリクス
フレーム１の複数のデバイス領域（パッケージ領域）
を、図２２に示すようにモールド金型９の１つのキャビ
ティ９ｃによって一括で覆ってモールド（以降、このよ
うなモールドを一括モールドという）し、モールド工程
後の個片化の工程でダイシングによって樹脂とリードフ
レームとを一緒に分割してそれぞれのパッケージにする
ものである。The semiconductor device of the second embodiment has a QFN 23 having a structure similar to that of the QFN 5 described in the first embodiment.
However, in the assembly molding process, a plurality of device regions (package regions) of the matrix frame 1 are formed.
22 is collectively covered with one cavity 9c of the molding die 9 as shown in FIG. 22 (hereinafter, such a mold is referred to as a collective mold), and the resin is diced by a dicing process after the molding process. The lead frame and the lead frame are divided together to form each package.

【０１１５】したがって、図２０に示すＱＦＮ２３で
は、封止体３の側面がキャビティ９ｃの形状に沿った形
状ではなく、ダイシングによって形成されたものである
ため、裏面３ａに対してほぼ直角を成している。Therefore, in the QFN 23 shown in FIG. 20, since the side surface of the sealing body 3 is not formed along the shape of the cavity 9c but is formed by dicing, it forms a substantially right angle with the back surface 3a. ing.

【０１１６】なお、図２０に示すＱＦＮ２３のその他の
構造は、実施の形態１で説明した図４に示すＱＦＮ５と
同様であり、半導体チップ２の主面２ｂ上にタブ１ｂが
接合され、かつタブ１ｂの側方でワイヤリングが行われ
るとともに、封止体３の裏面３ａの周縁部に複数のリー
ド１ａが配置されたものである。The other structure of the QFN 23 shown in FIG. 20 is the same as that of the QFN 5 shown in FIG. 4 described in the first embodiment, and the tab 1b is joined to the main surface 2b of the semiconductor chip 2 and the tab 1b is joined. Wiring is performed on the side of 1b, and a plurality of leads 1a are arranged on the peripheral portion of the back surface 3a of the sealing body 3.

【０１１７】したがって、ＱＦＮ２３の高さ（Ｐ）もＰ
＝0.５ｍｍ程度であり、さらに、ＱＦＮ２３によって得
られる効果についてもＱＦＮ５のものと同様である。Therefore, the height (P) of the QFN 23 is also P
= About 0.5 mm, and the effect obtained by the QFN 23 is similar to that of the QFN 5.

【０１１８】次に、ＱＦＮ２３の組み立てについて説明
する。Next, the assembly of the QFN 23 will be described.

【０１１９】図２１に示すマトリクスフレーム１は、Ｑ
ＦＮ２３の組み立てに用いられるフレームであり、図１
０に示すマトリクスフレーム１がそれぞれのデバイス領
域ごとにモールド金型９におけるゲートやランナを設け
る必要があったのに対して、図２１に示すマトリクスフ
レーム１では、デバイス領域ごとに設ける必要がなくな
るため、１枚のマトリクスフレーム１におけるデバイス
領域の数を増やすことができ、１枚のマトリクスフレー
ム１当たりの取り数を増やすことができる。The matrix frame 1 shown in FIG.
It is a frame used for assembling the FN23, and is shown in FIG.
In the matrix frame 1 shown in FIG. 0, it is necessary to provide a gate and a runner in the molding die 9 for each device region, whereas in the matrix frame 1 shown in FIG. 21, it is not necessary to provide each device region. The number of device regions in one matrix frame 1 can be increased, and the number of devices per one matrix frame 1 can be increased.

【０１２０】例えば、図１０に示すマトリクスフレーム
１では、（１行〜４行）×（Ａ列からＣ列）の１２個の
ＱＦＮ５を組み立てることが可能であったのに対して、
図２１に示すマトリクスフレーム１では、（１行〜４
行）×（Ａ列からＤ列）の１６個のＱＦＮ２３を組み立
てることが可能となり、４個増やすことができる。For example, in the matrix frame 1 shown in FIG. 10, it was possible to assemble 12 QFNs 5 (1 to 4 rows) × (columns A to C), whereas
In the matrix frame 1 shown in FIG. 21, (1 row to 4
It is possible to assemble 16 QFNs 23 (rows) × (columns A to D), and increase four.

【０１２１】これにより、一括モールドでは、フレーム
単位のパッケージ取り数を増やすことができるため、パ
ッケージ１個当たりのコストを低減できる。As a result, in the collective molding, the number of packages to be taken in each frame can be increased, so that the cost per package can be reduced.

【０１２２】なお、図２３は、一括モールド後のマトリ
クスフレーム１上の一括封止部２４の構造を示したもの
であり、点線部分がダイシングライン２５を示してお
り、一括モールド後の個片化の工程でダイサを用いてこ
のダイシングライン２５に沿ってダイシングして個々の
パッケージに分割する。FIG. 23 shows the structure of the collective sealing portion 24 on the matrix frame 1 after the collective molding, and the dotted line part shows the dicing line 25, which is diced after the collective molding. In step (1), dicing is performed along the dicing line 25 using a dicer to divide into individual packages.

【０１２３】図２４は、ＱＦＮ２３の組み立てフローを
示したものであるが、全体の手順は、図１４に示すＱＦ
Ｎ５の組み立てフローと同様であり、相違点としては、
図１４のステップＳ５のモールドが、図２４のステップ
Ｓ２５のモールドでは一括モールドになることと、図１
４のステップＳ８の切断・成形が、図２４のステップＳ
２８ではＰＫＧ（パッケージ）ダイシングになることで
ある。FIG. 24 shows the assembly flow of the QFN 23. The overall procedure is the QFN shown in FIG.
It is the same as the assembly flow of N5, and the difference is that
The mold of step S5 of FIG. 14 becomes a collective mold in the mold of step S25 of FIG.
The cutting / forming in step S8 of 4 is performed in step S of FIG.
28 is PKG (package) dicing.

【０１２４】すなわち、ステップＳ２１のウェハからス
テップＳ２４のワイヤボンディングまでは、図１４に示
すＱＦＮ５の組み立てフローと同じであり、その後、ス
テップＳ２５のモールドで、図２２に示すように一括モ
ールドを行う。That is, the steps from the wafer in step S21 to the wire bonding in step S24 are the same as the assembling flow of the QFN 5 shown in FIG. 14, and thereafter, the molding in step S25 is carried out as a batch molding as shown in FIG.

【０１２５】さらに、ステップＳ２６のメッキ、ステッ
プＳ２７のマークを行った後、ステップＳ２８のＰＫＧ
ダイシングでダイサを用いて図２３に示す一括封止部２
４をダイシングライン２５に沿って分割して個片化し、
個々のＱＦＮ２３となる。Further, after performing the plating in step S26 and the marking in step S27, the PKG in step S28
A collective sealing unit 2 shown in FIG. 23 using a dicer for dicing.
4 is divided into individual pieces along the dicing line 25,
It becomes an individual QFN23.

【０１２６】その後、ステップＳ２９のテストを行っ
て、ステップＳ３０の出荷となる。Thereafter, the test of step S29 is performed, and the shipment of step S30 is performed.

【０１２７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。Although the invention made by the present inventor has been specifically described based on the embodiment of the invention, the invention is not limited to the embodiment of the invention, and does not depart from the gist of the invention. It goes without saying that various changes can be made with.

【０１２８】例えば、前記実施の形態１，２では、図１
０および図２１に示すマトリクスフレーム１にそれぞれ
１２個または１６個のデバイス領域（パッケージ領域）
が形成されている場合を説明したが、１枚のマトリクス
フレーム１におけるデバイス領域の形成数は、１２個ま
たは１６個に限定されるものではなく、マトリクス配列
で複数のデバイス領域が設けられているフレームであれ
ばよい。For example, in the first and second embodiments, the configuration shown in FIG.
0 and 12 or 16 device areas (package areas) in the matrix frame 1 shown in FIG. 21, respectively.
However, the number of device regions formed in one matrix frame 1 is not limited to 12 or 16 and a plurality of device regions are provided in a matrix arrangement. Any frame will do.

【０１２９】[0129]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.

【０１３０】タブが半導体チップの主面に接着され、か
つワイヤのループがタブの周囲の側方に形成されること
により、ワイヤのループの高さがタブの厚さと相殺さ
れ、半導体装置においてワイヤのループの高さ分を薄く
することができる。これにより、リードフレームを用い
て組み立てられる半導体装置のコストを抑えた薄形化を
実現できる。Since the tab is bonded to the main surface of the semiconductor chip and the loop of the wire is formed laterally around the tab, the height of the loop of the wire is offset by the thickness of the tab, so that the wire in the semiconductor device is The height of the loop can be reduced. As a result, it is possible to reduce the cost of the semiconductor device assembled using the lead frame and reduce its thickness.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１の半導体装置（ＱＦＮ）
の内部構造の一例を封止体を透過して示す平面図であ
る。FIG. 1 is a semiconductor device (QFN) according to a first embodiment of the present invention.
FIG. 3 is a plan view showing an example of the internal structure of FIG.

【図２】図１に示すＡ−Ａ線に沿った断面の構造を示す
断面図である。FIG. 2 is a cross-sectional view showing a structure of a cross section taken along line AA shown in FIG.

【図３】図１に示すＢ−Ｂ線に沿った断面の構造を示す
断面図である。3 is a cross-sectional view showing a structure of a cross section taken along line BB shown in FIG.

【図４】本発明の実施の形態１の変形例の半導体装置
（ＱＦＮ）の構造を示す断面図である。FIG. 4 is a sectional view showing a structure of a semiconductor device (QFN) according to a modification of the first embodiment of the present invention.

【図５】本発明の実施の形態１の変形例の半導体装置
（ＱＦＮ）の内部構造を封止体を透過して示す平面図で
ある。FIG. 5 is a plan view showing an internal structure of a semiconductor device (QFN) according to a modified example of the first embodiment of the present invention with a sealing body being transparent.

【図６】本発明の実施の形態１の変形例の半導体装置
（ＳＯＮ）の内部構造を封止体を透過して示す平面図で
ある。FIG. 6 is a plan view showing an internal structure of a semiconductor device (SON) according to a modified example of the first embodiment of the present invention with a sealing body being transparent.

【図７】図１に示すＱＦＮのタブの構造を示す部分平面
図である。7 is a partial plan view showing the structure of the tab of the QFN shown in FIG.

【図８】変形例のタブの構造を示す部分平面図である。FIG. 8 is a partial plan view showing a structure of a tab of a modified example.

【図９】変形例のタブの構造を示す部分平面図である。FIG. 9 is a partial plan view showing a structure of a tab of a modified example.

【図１０】図１に示すＱＦＮの組み立てに用いられるマ
トリクスフレームの構造の一例を示す平面図である。10 is a plan view showing an example of a structure of a matrix frame used for assembling the QFN shown in FIG.

【図１１】図１に示すＱＦＮの組み立てにおけるチップ
付け状態の一例を示す概念図である。11 is a conceptual diagram showing an example of a chip-attached state in assembling the QFN shown in FIG.

【図１２】図１に示すＱＦＮの組み立てにおけるワイヤ
ボンディング状態の一例を示す概念図である。12 is a conceptual diagram showing an example of a wire bonding state in assembling the QFN shown in FIG.

【図１３】図１に示すＱＦＮの組み立てにおけるモール
ド状態の一例を示す断面図である。13 is a cross-sectional view showing an example of a molded state in assembling the QFN shown in FIG.

【図１４】図１に示すＱＦＮの製造方法における組み立
て手順の一例を示す製造プロセスフロー図である。14 is a manufacturing process flow chart showing an example of an assembly procedure in the manufacturing method of the QFN shown in FIG. 1. FIG.

【図１５】図４に示す変形例のＱＦＮの実装構造の一例
を示す断面図である。15 is a cross-sectional view showing an example of a mounting structure of the QFN of the modified example shown in FIG.

【図１６】図１５に示す配線基板の基板側の端子配列の
一例を示す平面図である。16 is a plan view showing an example of a terminal arrangement on the board side of the wiring board shown in FIG.

【図１７】図１に示すＱＦＮを半田実装した際の半田フ
ィレットの形成状態の一例を示す部分拡大断面図であ
る。FIG. 17 is a partially enlarged cross-sectional view showing an example of a solder fillet formation state when the QFN shown in FIG. 1 is mounted by soldering.

【図１８】本発明の実施の形態１の電子装置（マルチチ
ップモジュール）の構造の一例を示す断面図である。FIG. 18 is a cross-sectional view showing an example of the structure of the electronic device (multichip module) of the first embodiment of the present invention.

【図１９】本発明の実施の形態１の電子装置（マルチチ
ップモジュール）の構造の一例を示す断面図である。FIG. 19 is a cross-sectional view showing an example of the structure of the electronic device (multichip module) of the first embodiment of the present invention.

【図２０】本発明の実施の形態２の半導体装置（ＱＦ
Ｎ）の構造の一例を示す断面図である。FIG. 20 shows a semiconductor device (QF according to a second embodiment of the present invention.
It is sectional drawing which shows an example of the structure of N).

【図２１】図２０に示すＱＦＮの組み立てに用いられる
マトリクスフレームの構造の一例を示す平面図である。21 is a plan view showing an example of the structure of a matrix frame used for assembling the QFN shown in FIG. 20. FIG.

【図２２】図２０に示すＱＦＮの組み立てにおける一括
モールド状態の一例を示す断面図である。22 is a cross-sectional view showing an example of a collective molding state in assembling the QFN shown in FIG.

【図２３】図２０に示すＱＦＮの組み立てにおける一括
モールド後のダイシングラインの一例を示す平面図であ
る。23 is a plan view showing an example of a dicing line after collective molding in assembling the QFN shown in FIG. 20. FIG.

【図２４】図２０に示すＱＦＮの製造方法における組み
立て手順の一例を示す製造プロセスフロー図である。24 is a manufacturing process flow chart showing an example of an assembly procedure in the method of manufacturing the QFN shown in FIG. 20.

【符号の説明】[Explanation of symbols]

１ マトリクスフレーム（リードフレーム） １ａ リード １ｂ タブ １ｃ チップ支持面（第１の面） １ｄ 表面 １ｅ 吊りリード １ｆ スリット １ｇ 被接続面（一部） １ｈ 枠部 １ｉ タブ上げ部 ２ 半導体チップ ２ａ パッド（電極） ２ｂ 主面 ２ｃ 裏面（反対側の面） ３ 封止体 ３ａ 裏面（実装面） ４ ワイヤ ５ ＱＦＮ（半導体装置） ６ 両面接着テープ（接着部材） ７ レジン ８ 半田めっき ９ モールド金型 ９ａ 上型 ９ｂ 下型 ９ｃ キャビティ １０ ヒートステージ １１ ヒートツール １２ ヒートブロック １３ キャピラリ １４ ＳＯＮ（半導体装置） １５ 導電性ペースト １６ 実装基板（配線基板） １６ａ 基板側端子 １６ｂ ＧＮＤピン用端子 １６ｃ チップ接続用端子 １６ｄ 配線 １７ 半田フィレット １８ マルチチップモジュール（電子装置） １８ａ 半田バンプ（外部端子） １９ モジュール基板（配線基板） ２０ ＣＳＰ（第２の半導体装置） ２０ａ バンプ電極（突起電極） ２１ ＣＳＰ（第２の半導体装置） ２１ａ バンプ電極（突起電極） ２２ ＢＧＡ（第２の半導体装置） ２２ａ バンプ電極（突起電極） ２３ ＱＦＮ（半導体装置） ２４ 一括封止部 ２５ ダイシングライン 1 Matrix frame (lead frame) 1a lead 1b tab 1c Chip support surface (first surface) 1d surface 1e Hanging lead 1f slit 1g Connected surface (part) 1h frame 1i Tab raising part 2 semiconductor chips 2a Pad (electrode) 2b Main surface 2c Back side (opposite side) 3 sealed body 3a Back surface (mounting surface) 4 wires 5 QFN (semiconductor device) 6 Double-sided adhesive tape (adhesive member) 7 resin 8 Solder plating 9 Mold dies 9a Upper mold 9b Lower mold 9c cavity 10 heat stage 11 heat tools 12 heat blocks 13 capillaries 14 SON (semiconductor device) 15 Conductive paste 16 Mounting board (wiring board) 16a Board side terminal 16b GND pin terminal 16c Chip connection terminal 16d wiring 17 Solder fillet 18 Multi-chip module (electronic device) 18a Solder bump (external terminal) 19 Module board (wiring board) 20 CSP (second semiconductor device) 20a Bump electrode (projection electrode) 21 CSP (second semiconductor device) 21a Bump electrode (projection electrode) 22 BGA (second semiconductor device) 22a Bump electrode (projection electrode) 23 QFN (semiconductor device) 24 Batch sealing section 25 dicing line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 見上 茂 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5F067 AA01 AB04 BD08 BD10 BE00 BE02 BE06 BE09 DF16    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Shigeru Mikami             Hitachi, 145 Nakajima, Nanae-cho, Kameda-gun, Hokkaido             Inside North Sea Semiconductor Co., Ltd. F-term (reference) 5F067 AA01 AB04 BD08 BD10 BE00                       BE02 BE06 BE09 DF16

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】 複数の半導体素子を有しており、主面に
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
ており、前記複数のリードのそれぞれは、前記封止体の
実装面にその一部を露出していることを特徴とする半導
体装置。1. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, the loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted with the sealing body. A semiconductor device characterized in that a part thereof is exposed on the surface. 【請求項２】 複数の半導体素子を有しており、主面に
その４つの辺に沿って複数の電極が形成された半導体チ
ップと、 前記半導体チップの４辺それぞれに対応して配置された
複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
ており、前記複数のリードのそれぞれは、前記封止体の
四角形の実装面の周縁部にそれぞれの一部を露出してい
ることを特徴とする半導体装置。2. A semiconductor chip having a plurality of semiconductor elements, wherein a plurality of electrodes are formed on a main surface along four sides of the semiconductor chip, and the semiconductor chip is arranged corresponding to each of the four sides of the semiconductor chip. A plurality of leads, a tab exposing the electrodes on the main surface of the semiconductor chip and bonded to the main surface via an adhesive member, a plurality of electrodes arranged outside the tab, and a plurality of electrodes on the semiconductor chip and the A plurality of wires that electrically connect to each of the plurality of leads; and a sealing body that seals the semiconductor chip, the plurality of wires, and the tab, and the loop of the wire has a side around the tab. 1. The semiconductor device according to claim 1, wherein each of the plurality of leads is partially exposed at a peripheral portion of a rectangular mounting surface of the sealing body. 【請求項３】 複数の半導体素子を有しており、主面に
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
れ、前記複数のリードのそれぞれは、前記封止体の実装
面にその一部を露出しており、前記リードの露出した面
から前記封止体の表面までの高さが0.５ｍｍ以下である
ことを特徴とする半導体装置。3. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, a loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted on a mounting surface of the sealing body. A part of the semiconductor device is exposed, and the height from the exposed surface of the lead to the surface of the sealing body is 0.5 mm or less. 【請求項４】 複数の半導体素子を有しており、主面に
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
れ、前記複数のリードのそれぞれは、前記封止体の実装
面にその一部を露出しており、前記リードの露出した面
から前記封止体の表面までの高さが0.４ｍｍ以下である
ことを特徴とする半導体装置。4. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, a loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted on a mounting surface of the sealing body. A part of the semiconductor device is exposed, and the height from the exposed surface of the lead to the surface of the sealing body is 0.4 mm or less. 【請求項５】 請求項１記載の半導体装置であって、前
記半導体チップの主面の縁部に複数の前記電極が並んで
設けられていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein a plurality of the electrodes are arranged side by side at an edge portion of a main surface of the semiconductor chip. 【請求項６】 請求項２記載の半導体装置であって、前
記接着部材が両面接着テープであることを特徴とする半
導体装置。6. The semiconductor device according to claim 2, wherein the adhesive member is a double-sided adhesive tape. 【請求項７】 請求項２記載の半導体装置であって、前
記タブは、前記半導体チップの主面上の対向する電極列
の間に配置されていることを特徴とする半導体装置。7. The semiconductor device according to claim 2, wherein the tab is arranged between opposing electrode rows on the main surface of the semiconductor chip. 【請求項８】 請求項７記載の半導体装置であって、前
記タブには、前記ワイヤが接続していないことを特徴と
する半導体装置。8. The semiconductor device according to claim 7, wherein the wire is not connected to the tab. 【請求項９】 請求項２記載の半導体装置であって、前
記複数のリードは、前記半導体チップの外側に配置され
ていることを特徴とする半導体装置。9. The semiconductor device according to claim 2, wherein the plurality of leads are arranged outside the semiconductor chip. 【請求項１０】 請求項２記載の半導体装置であって、
前記半導体装置は、それぞれのリードが半田フィレット
を介して配線基板の端子に接続されていることを特徴と
する半導体装置。10. The semiconductor device according to claim 2, wherein:
The semiconductor device is characterized in that each lead is connected to a terminal of a wiring board through a solder fillet. 【請求項１１】 タブと複数のリードとを有するリード
フレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
とを前記複数の電極を露出させて両面接着テープを介し
て接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。11. A step of preparing a lead frame having a tab and a plurality of leads, and a main surface of a semiconductor chip on which a plurality of electrodes are formed and the tab, exposing the plurality of electrodes to form a double-sided adhesive tape. And a step of electrically connecting the electrodes of the semiconductor chip and the leads of the lead frame corresponding thereto by wires so that a wire loop is formed on a side of the tab, A step of resin-sealing the semiconductor chip, the wire, and the tab so that a part of each of the leads is exposed on the mounting surface of the sealing body, and a step of separating the plurality of leads from the lead frame. A method of manufacturing a semiconductor device, comprising: 【請求項１２】 タブと複数のリードとを有しており、
前記タブの第１の面に両面接着テープが貼り付けられた
リードフレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
とを前記複数の電極を露出させて前記両面接着テープを
介して接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。12. A tab and a plurality of leads,
A step of preparing a lead frame in which a double-sided adhesive tape is attached to a first surface of the tab; and a step of exposing the plurality of electrodes to the main surface of the semiconductor chip on which the plurality of electrodes are formed and the tab. Bonding via a double-sided adhesive tape, and electrically connecting the electrodes of the semiconductor chip and the corresponding leads of the lead frame by wires so that a wire loop is formed on the side of the tab. And a step of resin-sealing the semiconductor chip, the wires, and the tabs so that a part of each of the plurality of leads is exposed on the mounting surface of the sealing body, and separating the plurality of leads from the lead frame. A method of manufacturing a semiconductor device, comprising: 【請求項１３】 タブと複数のリードとを有するリード
フレームを準備する工程と、 主面に複数の電極が形成されており、前記主面に前記複
数の電極が露出するように両面接着テープが貼り付けら
れた半導体チップを準備する工程と、 前記半導体チップの主面と前記タブとを前記複数の電極
を露出させて前記両面接着テープを介して接着する工程
と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。13. A step of preparing a lead frame having a tab and a plurality of leads, wherein a plurality of electrodes are formed on a main surface, and a double-sided adhesive tape is formed so that the plurality of electrodes are exposed on the main surface. A step of preparing the attached semiconductor chip, a step of exposing the plurality of electrodes to the main surface of the semiconductor chip and the tab, and adhering the plurality of electrodes via the double-sided adhesive tape; and a wire on the side of the tab. A step of electrically connecting the electrodes of the semiconductor chip and the leads of the lead frame corresponding thereto so as to form a loop by wires, and a part of each of the plurality of leads is provided on a mounting surface of the sealing body. It has a step of resin-sealing the semiconductor chip, the wire, and the tab so as to expose, and a step of separating the plurality of leads from the lead frame. The method of manufacturing a semiconductor device to be. 【請求項１４】 請求項１１記載の半導体装置の製造方
法であって、前記ワイヤによって前記半導体チップの電
極と前記リードとを電気的に接続する際に、前記半導体
チップの主面と反対側の面全体を加熱して接続すること
を特徴とする半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 11, wherein when the electrodes of the semiconductor chip and the leads are electrically connected by the wires, the electrodes are provided on the side opposite to the main surface of the semiconductor chip. A method of manufacturing a semiconductor device, wherein the entire surface is heated and connected. 【請求項１５】 配線基板と、この配線基板上に搭載さ
れた第１および第２の半導体装置とを有する電子装置で
あって、 前記第１の半導体装置は、主面に複数の電極が形成され
た半導体チップと、前記電極を露出させて前記主面と接
着部材を介して接着しているタブと、前記半導体チップ
の外側に配置された複数のリードと、前記半導体チップ
の複数の電極と前記複数のリードそれぞれとを電気的に
接続する複数のワイヤと、前記半導体チップ、前記複数
のワイヤおよび前記タブを封止する封止体とを有し、前
記複数のリードは、前記封止体の実装面にそれぞれの一
部を露出しており、 前記第２の半導体装置は、主面に複数の電極が形成され
た半導体チップと、前記複数の電極それぞれに電気的に
接続する複数の突起電極とを有しており、 前記第１の半導体装置と前記第２の半導体装置とが前記
配線基板の同一面に同じ高さで実装されていることを特
徴とする電子装置。15. An electronic device having a wiring board and first and second semiconductor devices mounted on the wiring board, wherein the first semiconductor device has a plurality of electrodes formed on a main surface thereof. Semiconductor chip, a tab that exposes the electrode and is bonded to the main surface via an adhesive member, a plurality of leads arranged outside the semiconductor chip, and a plurality of electrodes of the semiconductor chip. A plurality of wires electrically connecting each of the plurality of leads, and a sealing body that seals the semiconductor chip, the plurality of wires, and the tab, wherein the plurality of leads are the sealing body. A part of each of which is exposed on the mounting surface of the semiconductor chip, and the second semiconductor device includes a semiconductor chip having a plurality of electrodes formed on its main surface, and a plurality of protrusions electrically connected to each of the plurality of electrodes. Has electrodes and The electronic device, wherein the first semiconductor device and the second semiconductor device are mounted on the same surface of the wiring board at the same height.
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