JP2003133334A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【課題】マイクロ波からミリ波領域で動作する発振器や
パワーアンプに用いるヘテロ接合電界効果トランジスタ
に関し、高い素子耐圧を有し、かつ、動作時の直列抵抗
の小さいヘテロ接合電界効果トランジスタを提供する。 【解決手段】ゲートリセス構造を有している電界効果ト
ランジスタにおいて、障壁層とコンタクト層との間に複
数の層からなる目空き層を形成し、目空き層の最下層で
ある目空き層下層のキャリア濃度に対して、目空き層の
他の層のキャリア濃度を１／３倍から３倍の範囲にする
ことにより、高い素子耐圧を有し、かつ、動作時の直列
抵抗を小さいヘテロ接合電界効果トランジスタを実現し
た。
パワーアンプに用いるヘテロ接合電界効果トランジスタ
に関し、高い素子耐圧を有し、かつ、動作時の直列抵抗
の小さいヘテロ接合電界効果トランジスタを提供する。 【解決手段】ゲートリセス構造を有している電界効果ト
ランジスタにおいて、障壁層とコンタクト層との間に複
数の層からなる目空き層を形成し、目空き層の最下層で
ある目空き層下層のキャリア濃度に対して、目空き層の
他の層のキャリア濃度を１／３倍から３倍の範囲にする
ことにより、高い素子耐圧を有し、かつ、動作時の直列
抵抗を小さいヘテロ接合電界効果トランジスタを実現し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合を有す
る半導体デバイスに関し、特にマイクロ波、ミリ波領域
で動作するヘテロ接合電界効果トランジスタに関するも
のである。
る半導体デバイスに関し、特にマイクロ波、ミリ波領域
で動作するヘテロ接合電界効果トランジスタに関するも
のである。
【０００２】
【従来の技術】マイクロ波、ミリ波領域で動作する素子
として、ヘテロ接合電界効果トランジスタに属する高電
子移動度トランジスタやドープチャンネルヘテロ接合電
界効果トランジスタが用いられている。高電子移動度ト
ランジスタの断面構造を図４に示す。
として、ヘテロ接合電界効果トランジスタに属する高電
子移動度トランジスタやドープチャンネルヘテロ接合電
界効果トランジスタが用いられている。高電子移動度ト
ランジスタの断面構造を図４に示す。
【０００３】この高電子移動度トランジスタは、図４に
示すように半絶縁性基板８４の上面に、バッファ層８
５、チャンネル層８６、第１障壁層８７、第２障壁層８
８、目空き層８９、コンタクト層９０を形成し、さらに
ゲート電極８１、ソース電極８２、ドレイン電極８３を
備えたものである。
示すように半絶縁性基板８４の上面に、バッファ層８
５、チャンネル層８６、第１障壁層８７、第２障壁層８
８、目空き層８９、コンタクト層９０を形成し、さらに
ゲート電極８１、ソース電極８２、ドレイン電極８３を
備えたものである。
【０００４】ソース電極８２およびドレイン電極８３は
コンタクト層９０の上面に形成され、コンタクト層９０
を高濃度にドープされたｎ型ＧａＡｓ層で構成すること
により、ソース電極８２およびドレイン電極８３はコン
タクト層９０とオーミック接合している。
コンタクト層９０の上面に形成され、コンタクト層９０
を高濃度にドープされたｎ型ＧａＡｓ層で構成すること
により、ソース電極８２およびドレイン電極８３はコン
タクト層９０とオーミック接合している。
【０００５】ゲート電極８１は、コンタクト層９０を選
択リセスエッチングした後に、目空き層８９に形成され
ている。ゲート電極８１とリセス加工部分が保護膜９１
で保護されている。
択リセスエッチングした後に、目空き層８９に形成され
ている。ゲート電極８１とリセス加工部分が保護膜９１
で保護されている。
【０００６】ここで、ゲート電極８１とソース電極８２
の間、およびゲート電極８１とドレイン電極８３の間
は、ヘテロ接合電界効果トランジスタの素子耐圧に大き
な影響を与える部分として、目空き領域と呼ばれてい
る。この目空き層領域は、図４に示す破線で囲んだ部
分、すなわち、横方向に、ゲート電極８１端部からリセ
ス上端の間、かつ、縦方向に、リセス上端からゲート電
極８１下端の間に相当する部分に該当する。そして、目
空き領域は、目空き層８９の一部分として構成される第
１目空き領域９２と、コンタクト層９０の一部分として
構成される第２目空き領域９３とで構成される。
の間、およびゲート電極８１とドレイン電極８３の間
は、ヘテロ接合電界効果トランジスタの素子耐圧に大き
な影響を与える部分として、目空き領域と呼ばれてい
る。この目空き層領域は、図４に示す破線で囲んだ部
分、すなわち、横方向に、ゲート電極８１端部からリセ
ス上端の間、かつ、縦方向に、リセス上端からゲート電
極８１下端の間に相当する部分に該当する。そして、目
空き領域は、目空き層８９の一部分として構成される第
１目空き領域９２と、コンタクト層９０の一部分として
構成される第２目空き領域９３とで構成される。
【０００７】高電子移動度トランジスタにおいては、図
４に示すような１段リセス構造以外に、リセス部分が２
段構造になっている２段リセス構造が採用される場合が
ある。図５に一例として２段リセス構造の高電子移動度
トランジスタを示す。
４に示すような１段リセス構造以外に、リセス部分が２
段構造になっている２段リセス構造が採用される場合が
ある。図５に一例として２段リセス構造の高電子移動度
トランジスタを示す。
【０００８】図５に示すように、半絶縁性基板１０４の
上面に、バッファ層１０５、チャンネル層１０６、第１
障壁層１０７、第２障壁層１０８、目空き層１０９、コ
ンタクト層１１０を形成し、さらに、ゲート電極１０
１、ソース電極１０２、ドレイン電極１０３を備えたも
のである。
上面に、バッファ層１０５、チャンネル層１０６、第１
障壁層１０７、第２障壁層１０８、目空き層１０９、コ
ンタクト層１１０を形成し、さらに、ゲート電極１０
１、ソース電極１０２、ドレイン電極１０３を備えたも
のである。
【０００９】ソース電極１０２およびドレイン電極１０
３はコンタクト層１１０の上面に形成され、コンタクト
層１１０を高濃度にドープされたｎ型ＧａＡｓ層で構成
することにより、ソース電極１０２およびドレイン電極
１０３はコンタクト層１１０とオーミック接合してい
る。
３はコンタクト層１１０の上面に形成され、コンタクト
層１１０を高濃度にドープされたｎ型ＧａＡｓ層で構成
することにより、ソース電極１０２およびドレイン電極
１０３はコンタクト層１１０とオーミック接合してい
る。
【００１０】ゲート電極１０１は、コンタクト層１１０
を広く選択リセスエッチングし、さらに、露出した目空
き層１０９を狭くリセスエッチングした後に、第２障壁
層１０８に形成されている。ゲート電極１０１とリセス
加工部分が保護膜１１１で保護されている。
を広く選択リセスエッチングし、さらに、露出した目空
き層１０９を狭くリセスエッチングした後に、第２障壁
層１０８に形成されている。ゲート電極１０１とリセス
加工部分が保護膜１１１で保護されている。
【００１１】ここで、ゲート電極１０１とソース電極１
０２の間、およびゲート電極１０１とドレイン電極１０
３の間の目空き層１０９の露出している部分は、ヘテロ
接合電界効果トランジスタの素子耐圧に大きな影響を与
える部分として、目空き領域と呼ばれている。目空き領
域は、図５に示す破線で囲んだ部分、すなわち、横方向
に、ゲート電極１０１端部からコンタクト層１１０の下
端の間、かつ、縦方向に、コンタクト層１１０の下端か
らゲート電極１０１下端の間に相当する部分に該当す
る。この目空き領域は、第２障壁層１０８の一部分とし
て構成される第１目空き領域１１２と、目空き層１０９
の一部分として構成される第２目空き領域１１３とで構
成される。
０２の間、およびゲート電極１０１とドレイン電極１０
３の間の目空き層１０９の露出している部分は、ヘテロ
接合電界効果トランジスタの素子耐圧に大きな影響を与
える部分として、目空き領域と呼ばれている。目空き領
域は、図５に示す破線で囲んだ部分、すなわち、横方向
に、ゲート電極１０１端部からコンタクト層１１０の下
端の間、かつ、縦方向に、コンタクト層１１０の下端か
らゲート電極１０１下端の間に相当する部分に該当す
る。この目空き領域は、第２障壁層１０８の一部分とし
て構成される第１目空き領域１１２と、目空き層１０９
の一部分として構成される第２目空き領域１１３とで構
成される。
【００１２】また、第１目空き領域１１２は、第２障壁
層１０８と同じノンドープＡｌＧａＡｓが用いられてい
るため、高耐圧化が図られ、さらに、第２目空き領域１
１３は、目空き層１０９と同じ高濃度にドープされたｎ
型ＧａＡｓが用いられているため、空乏化が防がれてい
る。
層１０８と同じノンドープＡｌＧａＡｓが用いられてい
るため、高耐圧化が図られ、さらに、第２目空き領域１
１３は、目空き層１０９と同じ高濃度にドープされたｎ
型ＧａＡｓが用いられているため、空乏化が防がれてい
る。
【００１３】この２段リセス構造は、一般的に低電界で
のブレイクダウンを改善する方法として用いられてい
る。すなわち、２段リセス構造では、ゲート電極１０１
からソース電極１０２およびゲート電極１０１からドレ
イン電極１０３に至る経路が２段構造に形成されるた
め、印加される電界は段ごとに多段ステップ化される。
このため、各段に加わる電界は１段リセス構造より小さ
くなり、素子耐圧が向上する。
のブレイクダウンを改善する方法として用いられてい
る。すなわち、２段リセス構造では、ゲート電極１０１
からソース電極１０２およびゲート電極１０１からドレ
イン電極１０３に至る経路が２段構造に形成されるた
め、印加される電界は段ごとに多段ステップ化される。
このため、各段に加わる電界は１段リセス構造より小さ
くなり、素子耐圧が向上する。
【００１４】
【発明が解決しようとする課題】しかしながら、図４に
示す１段リセス構造のヘテロ接合電界効果トランジスタ
では、第２目空き領域９３が高濃度にドープされたコン
タクト層９０の一部分として構成されているため、第２
目空き領域９３のキャリア濃度が第１目空き層９２のキ
ャリア濃度に対して５倍程度以上高くなる。そのため低
電界で容易に衝突イオン化を起こす。ゲート電極８１と
ソース電極８２の間またはゲート電極８１とドレイン電
極８３の間に電界が印加された場合、電界はキャリア濃
度の高い第２目空き領域９３に集中する。第２目空き領
域９３では容易に衝突イオン化が起こるため、低電界が
印加されたときでもソース・ゲート間、もしくはゲート
・ドレイン間でブレイクダウンが発生してしまう欠点が
あった。
示す１段リセス構造のヘテロ接合電界効果トランジスタ
では、第２目空き領域９３が高濃度にドープされたコン
タクト層９０の一部分として構成されているため、第２
目空き領域９３のキャリア濃度が第１目空き層９２のキ
ャリア濃度に対して５倍程度以上高くなる。そのため低
電界で容易に衝突イオン化を起こす。ゲート電極８１と
ソース電極８２の間またはゲート電極８１とドレイン電
極８３の間に電界が印加された場合、電界はキャリア濃
度の高い第２目空き領域９３に集中する。第２目空き領
域９３では容易に衝突イオン化が起こるため、低電界が
印加されたときでもソース・ゲート間、もしくはゲート
・ドレイン間でブレイクダウンが発生してしまう欠点が
あった。
【００１５】また、図５に示す２段リセス構造のヘテロ
接合電界効果トランジスタでは、第１目空き領域１１２
と第２目空き領域１１３との濃度差が大きいため、ゲー
ト電極１０１とソース電極１０２(ドレイン電極１０３)
との間に電界が印加されたときに、高濃度の目空き領域
１１３に電界が集中してしまい低電界でブレイクダウン
を起こしてしまう欠点があった。また、第１目空き領域
１１２にキャリア濃度が非常に低いノンドープＡｌＧａ
Ａｓが用いられているため、ヘテロ接合電界効果トラン
ジスタの動作時の直列抵抗が高くなる欠点があった。
接合電界効果トランジスタでは、第１目空き領域１１２
と第２目空き領域１１３との濃度差が大きいため、ゲー
ト電極１０１とソース電極１０２(ドレイン電極１０３)
との間に電界が印加されたときに、高濃度の目空き領域
１１３に電界が集中してしまい低電界でブレイクダウン
を起こしてしまう欠点があった。また、第１目空き領域
１１２にキャリア濃度が非常に低いノンドープＡｌＧａ
Ａｓが用いられているため、ヘテロ接合電界効果トラン
ジスタの動作時の直列抵抗が高くなる欠点があった。
【００１６】特に、ヘテロ接合電界効果トランジスタの
直列抵抗の増大とヘテロ接合電界効果トランジスタの素
子耐圧の低下は、高利得、高出力、高効率な特性が要求
されるマイクロ波からミリ波領域で動作する発振器やパ
ワーアンプにおいて、特性を劣化させる最大の要因であ
った。
直列抵抗の増大とヘテロ接合電界効果トランジスタの素
子耐圧の低下は、高利得、高出力、高効率な特性が要求
されるマイクロ波からミリ波領域で動作する発振器やパ
ワーアンプにおいて、特性を劣化させる最大の要因であ
った。
【００１７】本発明の目的は、上述の問題を鑑みてなさ
れたものであり、耐圧を決定する目空き領域を多層濃度
構造とし、かつその濃度関係を一定の範囲にとること
で、高い素子耐圧を有し、かつ、動作時の直列抵抗が小
さいヘテロ接合電界効果トランジスタを提供することを
目的としている。
れたものであり、耐圧を決定する目空き領域を多層濃度
構造とし、かつその濃度関係を一定の範囲にとること
で、高い素子耐圧を有し、かつ、動作時の直列抵抗が小
さいヘテロ接合電界効果トランジスタを提供することを
目的としている。
【００１８】
【課題を解決するための手段】上記目的を達成するため
本発明のヘテロ接合電界効果トランジスタは、ゲート電
極と、障壁層と、コンタクト層とを備えたゲートリセス
構造を有するヘテロ接合電界効果トランジスタにおい
て、前記障壁層とコンタクト層との間に複数の層からな
る目空き層を形成し、前記目空き層の最下層である目空
き層下層に前記ゲート電極の下部が埋め込まれており、
前記目空き層下層のキャリア濃度に対して、目空き層の
他の層のキャリア濃度が１／３倍から３倍の範囲である
ことを特徴とする。
本発明のヘテロ接合電界効果トランジスタは、ゲート電
極と、障壁層と、コンタクト層とを備えたゲートリセス
構造を有するヘテロ接合電界効果トランジスタにおい
て、前記障壁層とコンタクト層との間に複数の層からな
る目空き層を形成し、前記目空き層の最下層である目空
き層下層に前記ゲート電極の下部が埋め込まれており、
前記目空き層下層のキャリア濃度に対して、目空き層の
他の層のキャリア濃度が１／３倍から３倍の範囲である
ことを特徴とする。
【００１９】これにより、ヘテロ接合電界効果トランジ
スタの素子耐圧に大きな影響を与える目空き領域が複数
の層からなる目空き層で構成され、複数の層からなる目
空き層の最下層である目空き層下層のキャリア濃度に対
して、目空き層の他の層のキャリア濃度が１／３倍から
３倍の範囲にすることで、目空き領域内の電界の集中を
緩和し、印加電界によるブレイクダウンの発生を抑える
ことができる。このため、ヘテロ接合電界効果トランジ
スタの高耐圧化を実現することができる。また、目空き
層を７×１０+17cm-3以上５×１０+18cm-3以下のドーピ
ング層から構成することで、目空き領域での表面空乏層
の拡大を抑え目空き領域の高抵抗化を防ぎ、ヘテロ接合
電界効果トランジスタの直列抵抗の低減を実現してい
る。
スタの素子耐圧に大きな影響を与える目空き領域が複数
の層からなる目空き層で構成され、複数の層からなる目
空き層の最下層である目空き層下層のキャリア濃度に対
して、目空き層の他の層のキャリア濃度が１／３倍から
３倍の範囲にすることで、目空き領域内の電界の集中を
緩和し、印加電界によるブレイクダウンの発生を抑える
ことができる。このため、ヘテロ接合電界効果トランジ
スタの高耐圧化を実現することができる。また、目空き
層を７×１０+17cm-3以上５×１０+18cm-3以下のドーピ
ング層から構成することで、目空き領域での表面空乏層
の拡大を抑え目空き領域の高抵抗化を防ぎ、ヘテロ接合
電界効果トランジスタの直列抵抗の低減を実現してい
る。
【００２０】なお、目空き領域部分を多段リセス構造ま
たは目空き層下層をバンドギャップの大きいＡｌＧａＡ
ｓ層とすることで、本発明の多層ドーピング構造の耐圧
向上効果をより大きく引き出すことができる。また、チ
ャンネルにドープされたドープチャンネル構造を用いる
ことで、目空き層からチャンネル層へのキャリア遷移を
抑制することができ、より直列抵抗を低くすることがで
きる。
たは目空き層下層をバンドギャップの大きいＡｌＧａＡ
ｓ層とすることで、本発明の多層ドーピング構造の耐圧
向上効果をより大きく引き出すことができる。また、チ
ャンネルにドープされたドープチャンネル構造を用いる
ことで、目空き層からチャンネル層へのキャリア遷移を
抑制することができ、より直列抵抗を低くすることがで
きる。
【００２１】
【発明の実施の形態】［第1実施例、図1］以下、本発明
の第１実施例であるヘテロ接合電界効果トランジスタに
ついて、図１に基づいて説明する。
の第１実施例であるヘテロ接合電界効果トランジスタに
ついて、図１に基づいて説明する。
【００２２】図１に示す１段リセス構造のヘテロ接合電
界効果トランジスタは、半絶縁性基板４の上面に、バッ
ファ層５、チャンネル層６、第１障壁層７、第２障壁層
８、目空き層下層９、目空き層上層１０、コンタクト層
１１を形成し、さらにゲート電極１、ソース電極２、ド
レイン電極３を備えたものである。
界効果トランジスタは、半絶縁性基板４の上面に、バッ
ファ層５、チャンネル層６、第１障壁層７、第２障壁層
８、目空き層下層９、目空き層上層１０、コンタクト層
１１を形成し、さらにゲート電極１、ソース電極２、ド
レイン電極３を備えたものである。
【００２３】ソース電極２およびドレイン電極３はコン
タクト層１１の上面に形成され、コンタクト層１１を高
濃度にドープされたｎ型ＧａＡｓ層で構成することによ
り、ソース電極２およびドレイン電極３はコンタクト層
１１とオーミック接合している。
タクト層１１の上面に形成され、コンタクト層１１を高
濃度にドープされたｎ型ＧａＡｓ層で構成することによ
り、ソース電極２およびドレイン電極３はコンタクト層
１１とオーミック接合している。
【００２４】ゲート電極１は、コンタクト層１１および
目空き層上層１０を選択リセスエッチングした後の目空
き層下層９上に形成される。ゲート金属下層には、Ｐ
ｔ，ＷＳｉ等を用い、蒸着および熱拡散あるいはスパッ
タ等によりゲート電極１の下部が目空き層下層９に埋め
込まれるように形成されている。ゲート電極１とリセス
加工部分が保護膜１２で保護されている。これらの半導
体層は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキ
シャル成長法で形成されている。
目空き層上層１０を選択リセスエッチングした後の目空
き層下層９上に形成される。ゲート金属下層には、Ｐ
ｔ，ＷＳｉ等を用い、蒸着および熱拡散あるいはスパッ
タ等によりゲート電極１の下部が目空き層下層９に埋め
込まれるように形成されている。ゲート電極１とリセス
加工部分が保護膜１２で保護されている。これらの半導
体層は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキ
シャル成長法で形成されている。
【００２５】つぎに、ヘテロ接合電界効果トランジスタ
の各層の構成材料について説明する。半絶縁性基板４
は、ＧａＡｓ基板またはＩｎＰ基板を使用している。バ
ッファ層５の材料は、ＧａＡｓを用いているが，ＡｌＧ
ａＡｓ，ＩｎＡｌＡｓを用いてもよい。また、これらの
材料を組み合わせた層や超格子構造の一般的な層構造を
用いてもよい。チャンネル層６は、ｎ型ＩｎＧａＡｓを
用いているがｎ型ドープ層、ノンドープ層もしくはそれ
らの組み合わせまたはＧａＡｓ層でもよい。なお、チャ
ンネルドープ層の方が、目空き層からチャンネル層への
キャリア遷移が抑制されるため、より本構造において直
列抵抗低減および高耐圧化の効果を得やすい。第１障壁
層７の材料は、ＡｌＧａＡｓを用いているが、ＩｎＧａ
Ｐ，ＩｎＡｌＡｓなどの材料を用いてもよい。また、第
１障壁層７の伝導型は、ｎ型を用いているが、ノンドー
プもしくはそれらの組み合わせでもよい。第２障壁層８
の材料は、ノンドープＡｌＧａＡｓを用いている。目空
き層下層９は、膜厚１０ｎｍで、ｎ型ＡｌＧａＡｓを用
いてキャリア濃度が1.5×１０+18cm-3になるように形成
している。また、目空き層上層１０は、膜厚２５０ｎｍ
で、ｎ型ＧａＡｓを用いてキャリア濃度が７×１０+17c
m-3になるように形成している。その他、例えば目空き
層下層９のキャリア濃度が2.0×１０+18cm-3、目空き層
上層１０のキャリア濃度が3.0×１０+18cm-3の組み合わ
せなどでも良い。コンタクト層１１は、オーミック接合
を形成するために、高濃度にドープされたｎ型ＧａＡｓ
層で形成されている。
の各層の構成材料について説明する。半絶縁性基板４
は、ＧａＡｓ基板またはＩｎＰ基板を使用している。バ
ッファ層５の材料は、ＧａＡｓを用いているが，ＡｌＧ
ａＡｓ，ＩｎＡｌＡｓを用いてもよい。また、これらの
材料を組み合わせた層や超格子構造の一般的な層構造を
用いてもよい。チャンネル層６は、ｎ型ＩｎＧａＡｓを
用いているがｎ型ドープ層、ノンドープ層もしくはそれ
らの組み合わせまたはＧａＡｓ層でもよい。なお、チャ
ンネルドープ層の方が、目空き層からチャンネル層への
キャリア遷移が抑制されるため、より本構造において直
列抵抗低減および高耐圧化の効果を得やすい。第１障壁
層７の材料は、ＡｌＧａＡｓを用いているが、ＩｎＧａ
Ｐ，ＩｎＡｌＡｓなどの材料を用いてもよい。また、第
１障壁層７の伝導型は、ｎ型を用いているが、ノンドー
プもしくはそれらの組み合わせでもよい。第２障壁層８
の材料は、ノンドープＡｌＧａＡｓを用いている。目空
き層下層９は、膜厚１０ｎｍで、ｎ型ＡｌＧａＡｓを用
いてキャリア濃度が1.5×１０+18cm-3になるように形成
している。また、目空き層上層１０は、膜厚２５０ｎｍ
で、ｎ型ＧａＡｓを用いてキャリア濃度が７×１０+17c
m-3になるように形成している。その他、例えば目空き
層下層９のキャリア濃度が2.0×１０+18cm-3、目空き層
上層１０のキャリア濃度が3.0×１０+18cm-3の組み合わ
せなどでも良い。コンタクト層１１は、オーミック接合
を形成するために、高濃度にドープされたｎ型ＧａＡｓ
層で形成されている。
【００２６】ここで、横方向に、ゲート電極１端部から
リセス上端の間、かつ、縦方向に、リセス上端からゲー
ト電極１下端の間に相当する部分の目空き領域は、第１
目空き領域１４がｎ型ＡｌＧａＡｓで形成されたキャリ
ア濃度＝1.5×１０+18cm-3の目空き層下層９の一部とし
て構成され、第２目空き領域１５がｎ型ＧａＡｓで形成
されたキャリア濃度＝７×１０+17cm-3の目空き層上層
１０の一部として構成されている。また、目空き領域内
のコンタクト層１６部分は、目空き領域内の極めて小さ
い領域であるため、目空き領域内の電界集中に関してほ
とんど影響を与えない。これにより、目空き領域内にお
ける層間のキャリア濃度の差が小さいため、電界の集中
が緩和され、印加電界によるブレイクダウンの発生を抑
えることができる。
リセス上端の間、かつ、縦方向に、リセス上端からゲー
ト電極１下端の間に相当する部分の目空き領域は、第１
目空き領域１４がｎ型ＡｌＧａＡｓで形成されたキャリ
ア濃度＝1.5×１０+18cm-3の目空き層下層９の一部とし
て構成され、第２目空き領域１５がｎ型ＧａＡｓで形成
されたキャリア濃度＝７×１０+17cm-3の目空き層上層
１０の一部として構成されている。また、目空き領域内
のコンタクト層１６部分は、目空き領域内の極めて小さ
い領域であるため、目空き領域内の電界集中に関してほ
とんど影響を与えない。これにより、目空き領域内にお
ける層間のキャリア濃度の差が小さいため、電界の集中
が緩和され、印加電界によるブレイクダウンの発生を抑
えることができる。
【００２７】また、目空き層下層９を形成しているｎ型
ＡｌＧａＡｓのバンドギャップは、目空き層上層１０を
形成しているｎ型ＧａＡｓのバンドギャップより大きい
ため、目空き層下層９と目空き層上層１０との接合面で
のバンドギャップの差分がエネルギー段差として発生
し、空乏層が形成される。そのため、印加電界が分散さ
れ、ゲート・ドレイン（ソース）間の素子耐圧が向上す
る。
ＡｌＧａＡｓのバンドギャップは、目空き層上層１０を
形成しているｎ型ＧａＡｓのバンドギャップより大きい
ため、目空き層下層９と目空き層上層１０との接合面で
のバンドギャップの差分がエネルギー段差として発生
し、空乏層が形成される。そのため、印加電界が分散さ
れ、ゲート・ドレイン（ソース）間の素子耐圧が向上す
る。
【００２８】また、電界の集中するゲート電極１の角部
１３を、バンドギャップが大きく、衝突イオン化率の小
さいｎ型ＡｌＧａＡｓで形成した目空き層下層９で包み
込むことにより、ゲート電極１の角部１３への電界の集
中を防ぐことができ、素子耐圧をさらに向上させること
ができる。
１３を、バンドギャップが大きく、衝突イオン化率の小
さいｎ型ＡｌＧａＡｓで形成した目空き層下層９で包み
込むことにより、ゲート電極１の角部１３への電界の集
中を防ぐことができ、素子耐圧をさらに向上させること
ができる。
【００２９】なお、目空き層下層９は、ＡｌＧａＡｓ以
外のバンドギャップの大きい材料でもよく、例えば、Ｉ
ｎＧａＰ，ＩｎＧａＡｌＰ，ＩｎＧａＡｌＡｓなどを用
いてもよい。目空き層上層１０は、ＧａＡｓと同程度の
バンドギャップの材料を用いてもよい。
外のバンドギャップの大きい材料でもよく、例えば、Ｉ
ｎＧａＰ，ＩｎＧａＡｌＰ，ＩｎＧａＡｌＡｓなどを用
いてもよい。目空き層上層１０は、ＧａＡｓと同程度の
バンドギャップの材料を用いてもよい。
【００３０】つぎに、本実施例のヘテロ接合電界効果ト
ランジスタの目空き層下層９のキャリア濃度と目空き層
上層１０のキャリア濃度との関係について図２に基づい
て説明する。
ランジスタの目空き層下層９のキャリア濃度と目空き層
上層１０のキャリア濃度との関係について図２に基づい
て説明する。
【００３１】図２には、目空き層下層９のキャリア濃度
と目空き層上層１０のキャリア濃度との濃度比の変化に
対して、ヘテロ接合電界効果トランジスタがブレイクダ
ウンするブレイクダウンの耐圧が示されている。すなわ
ち、図２に示す黒点のデータは目空き層上層１０のキャ
リア濃度を７×１０+17cm-3に固定し、目空き層下層９
のキャリア濃度を変化させたときの濃度比（目空き層下
層／目空き層上層）とブレイクダウンの耐圧の関係を示
している。同様に、図２に示す白点のデータは目空き層
下層９のキャリア濃度を1.5×１０+18cm-3に固定し、目
空き層上層１０のキャリア濃度を変化させたときの濃度
比（目空き層上層／目空き層下層）とブレイクダウンの
耐圧の関係を示している。図２に示された関係から、黒
点の濃度比（目空き層下層／目空き層上層）と白点の濃
度比（目空き層上層／目空き層下層）とが１．０から
３．０の間は、ブレイクダウンの耐圧が高く保たれてい
るが、濃度比が３．０を超えると急激にブレイクダウン
の耐圧が低くなっている。また、濃度比を目空き層下層
を基準にするために、黒点の濃度比（目空き層下層／目
空き層上層）の逆数を取り、黒点の濃度比の逆数（目空
き層上層／目空き層下層）の範囲は１から１／３とな
る。このことから、ブレイクダウンの耐圧を高くするた
めには目空き層下層９のキャリア濃度に対して、目空き
層上層１０のキャリア濃度を１／３倍から３倍の範囲に
保つことが必要であることがわかる。
と目空き層上層１０のキャリア濃度との濃度比の変化に
対して、ヘテロ接合電界効果トランジスタがブレイクダ
ウンするブレイクダウンの耐圧が示されている。すなわ
ち、図２に示す黒点のデータは目空き層上層１０のキャ
リア濃度を７×１０+17cm-3に固定し、目空き層下層９
のキャリア濃度を変化させたときの濃度比（目空き層下
層／目空き層上層）とブレイクダウンの耐圧の関係を示
している。同様に、図２に示す白点のデータは目空き層
下層９のキャリア濃度を1.5×１０+18cm-3に固定し、目
空き層上層１０のキャリア濃度を変化させたときの濃度
比（目空き層上層／目空き層下層）とブレイクダウンの
耐圧の関係を示している。図２に示された関係から、黒
点の濃度比（目空き層下層／目空き層上層）と白点の濃
度比（目空き層上層／目空き層下層）とが１．０から
３．０の間は、ブレイクダウンの耐圧が高く保たれてい
るが、濃度比が３．０を超えると急激にブレイクダウン
の耐圧が低くなっている。また、濃度比を目空き層下層
を基準にするために、黒点の濃度比（目空き層下層／目
空き層上層）の逆数を取り、黒点の濃度比の逆数（目空
き層上層／目空き層下層）の範囲は１から１／３とな
る。このことから、ブレイクダウンの耐圧を高くするた
めには目空き層下層９のキャリア濃度に対して、目空き
層上層１０のキャリア濃度を１／３倍から３倍の範囲に
保つことが必要であることがわかる。
【００３２】また、目空き領域の表面空乏層を抑制し、
高い素子耐圧を保つためには、目空き領域のキャリア濃
度を７×１０+17cm-3以上５×１０+18cm-3以下にするこ
とが好ましい。このため目空き層下層９のキャリア濃度
と目空き層上層のキャリア濃度は、７×１０+17cm-3以
上５×１０+18cm-3以下に保ちつつ、目空き層下層９の
キャリア濃度に対して目空き層上層のキャリア濃度が１
／３倍から３倍の範囲になるようにすることが望まし
い。
高い素子耐圧を保つためには、目空き領域のキャリア濃
度を７×１０+17cm-3以上５×１０+18cm-3以下にするこ
とが好ましい。このため目空き層下層９のキャリア濃度
と目空き層上層のキャリア濃度は、７×１０+17cm-3以
上５×１０+18cm-3以下に保ちつつ、目空き層下層９の
キャリア濃度に対して目空き層上層のキャリア濃度が１
／３倍から３倍の範囲になるようにすることが望まし
い。
【００３３】［第２実施例、図３］以下、本発明の第２
実施例であるヘテロ接合電界効果トランジスタについ
て、図３に基づいて説明する。
実施例であるヘテロ接合電界効果トランジスタについ
て、図３に基づいて説明する。
【００３４】図３に示す２段リセス構造のヘテロ接合電
界効果トランジスタは、半絶縁性基板２４の上面に、バ
ッファ層２５、チャンネル層２６、第１障壁層２７、第
２障壁層２８、目空き層下層２９、目空き層上層３０、
コンタクト層３１を形成し、さらに、さらにゲート電極
２１、ソース電極２２、ドレイン電極２３を備えたもの
である。
界効果トランジスタは、半絶縁性基板２４の上面に、バ
ッファ層２５、チャンネル層２６、第１障壁層２７、第
２障壁層２８、目空き層下層２９、目空き層上層３０、
コンタクト層３１を形成し、さらに、さらにゲート電極
２１、ソース電極２２、ドレイン電極２３を備えたもの
である。
【００３５】ソース電極２２およびドレイン電極２３は
コンタクト層３１の上面に形成され、コンタクト層３１
を高濃度にドープされたｎ型ＧａＡｓ層で構成すること
により、ソース電極２２およびドレイン電極２３はコン
タクト層３１とオーミック接合している。
コンタクト層３１の上面に形成され、コンタクト層３１
を高濃度にドープされたｎ型ＧａＡｓ層で構成すること
により、ソース電極２２およびドレイン電極２３はコン
タクト層３１とオーミック接合している。
【００３６】ゲート電極２１は、コンタクト層３１を広
く選択リセスエッチングし、さらに、露出した目空き層
上層２９を狭くリセスエッチングした後に、ゲート電極
２１の下部が目空き層下層２８に埋め込まれるように形
成されている。埋め込み方法は実施例１と同様である。
これにより、ゲート・ドレイン（ソース）間に多段リセ
ス溝が形成されることになる。ゲート電極２１とリセス
加工部分は保護膜３２で保護されている。これらの層
は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキシャ
ル成長法で形成されている。ここで、第２実施例のヘテ
ロ接合電界効果トランジスタの各層の構成材料は、第１
実施例の各層を構成している材料と同じ材料を用いてい
る。
く選択リセスエッチングし、さらに、露出した目空き層
上層２９を狭くリセスエッチングした後に、ゲート電極
２１の下部が目空き層下層２８に埋め込まれるように形
成されている。埋め込み方法は実施例１と同様である。
これにより、ゲート・ドレイン（ソース）間に多段リセ
ス溝が形成されることになる。ゲート電極２１とリセス
加工部分は保護膜３２で保護されている。これらの層
は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキシャ
ル成長法で形成されている。ここで、第２実施例のヘテ
ロ接合電界効果トランジスタの各層の構成材料は、第１
実施例の各層を構成している材料と同じ材料を用いてい
る。
【００３７】この２段リセス構造のヘテロ接合電界効果
トランジスタは、ゲート電極２１とソース電極２２の間
およびゲート電極２１とドレイン電極２３の間に至る経
路が２段構造に形成されることで、印加される電界が段
ごとに多段ステップ化されるので、１段に加わる電界は
１段リセス構造より小さくなり、第１実施例の１段リセ
ス構造に比較して、素子耐圧が向上している。
トランジスタは、ゲート電極２１とソース電極２２の間
およびゲート電極２１とドレイン電極２３の間に至る経
路が２段構造に形成されることで、印加される電界が段
ごとに多段ステップ化されるので、１段に加わる電界は
１段リセス構造より小さくなり、第１実施例の１段リセ
ス構造に比較して、素子耐圧が向上している。
【００３８】また、図３に示す横方向に、ゲート電極２
１端からコンタクト層１１０の下端の間、かつ、縦方向
に、コンタクト層３１の下端からゲート電極２１下端の
間に相当する部分の目空き領域は、第１目空き領域３３
がｎ型ＡｌＧａＡｓで形成されたキャリア濃度＝２×１
０+18cm-3の目空き層下層２９の一部として構成され、
第２目空き領域３４がｎ型ＧａＡｓで形成されたキャリ
ア濃度＝２×１０+18cm-3の目空き層３０の一部として
構成されている。これにより、目空き領域内における層
間のキャリア濃度の濃度比を同等にしているため、第１
実施例に比較して、さらに、電界の集中を緩和し、印加
電界によるブレイクダウンの発生を抑えることができて
いる。
１端からコンタクト層１１０の下端の間、かつ、縦方向
に、コンタクト層３１の下端からゲート電極２１下端の
間に相当する部分の目空き領域は、第１目空き領域３３
がｎ型ＡｌＧａＡｓで形成されたキャリア濃度＝２×１
０+18cm-3の目空き層下層２９の一部として構成され、
第２目空き領域３４がｎ型ＧａＡｓで形成されたキャリ
ア濃度＝２×１０+18cm-3の目空き層３０の一部として
構成されている。これにより、目空き領域内における層
間のキャリア濃度の濃度比を同等にしているため、第１
実施例に比較して、さらに、電界の集中を緩和し、印加
電界によるブレイクダウンの発生を抑えることができて
いる。
【００３９】また、目空き層下層２９の膜厚が５ｎｍ以
上１０ｎｍ以下、かつ目空き層３０の膜厚が２０ｎｍ以
上３０ｎｍ以下にすることが好ましい。これにより目空
き領域の全体が空乏化しないようにすることが可能とな
る。
上１０ｎｍ以下、かつ目空き層３０の膜厚が２０ｎｍ以
上３０ｎｍ以下にすることが好ましい。これにより目空
き領域の全体が空乏化しないようにすることが可能とな
る。
【００４０】なお、第１実施例と第２実施例において、
コンタクト層と障壁層の間に形成する複数の層からなる
目空き層は２層の場合しか示さなかったが、３層以上の
複数の層からなる目空き層を形成しても良い。また、第
１実施例と第２実施例において、障壁層が１層構造でか
つノンドープ層で形成したドープチャンネルヘテロ接合
電界効果トランジスタで構成してもよい。
コンタクト層と障壁層の間に形成する複数の層からなる
目空き層は２層の場合しか示さなかったが、３層以上の
複数の層からなる目空き層を形成しても良い。また、第
１実施例と第２実施例において、障壁層が１層構造でか
つノンドープ層で形成したドープチャンネルヘテロ接合
電界効果トランジスタで構成してもよい。
【００４１】
【発明の効果】以上のように、本発明によれば、ヘテロ
接合電界効果トランジスタにおいて、目空き領域を複数
の目空き層で構成し、目空き層の最下層を形成する目空
き層下層のキャリア濃度に対して、目空き層の他の層の
キャリア濃度を１／３倍から３倍の範囲にすることによ
り、ヘテロ接合電界効果トランジスタの高耐圧化をはか
ることができる。また、目空き領域を構成する全ての目
空き層のキャリア濃度を７×１０+17cm-3以上５×１０
+18cm-3以下に保つことで、目空き領域における表面空
乏層の拡大を防ぐことができるため、ヘテロ接合電界効
果トランジスタの直列抵抗の増大を抑制することができ
る。
接合電界効果トランジスタにおいて、目空き領域を複数
の目空き層で構成し、目空き層の最下層を形成する目空
き層下層のキャリア濃度に対して、目空き層の他の層の
キャリア濃度を１／３倍から３倍の範囲にすることによ
り、ヘテロ接合電界効果トランジスタの高耐圧化をはか
ることができる。また、目空き領域を構成する全ての目
空き層のキャリア濃度を７×１０+17cm-3以上５×１０
+18cm-3以下に保つことで、目空き領域における表面空
乏層の拡大を防ぐことができるため、ヘテロ接合電界効
果トランジスタの直列抵抗の増大を抑制することができ
る。
【００４２】これにより、高い素子耐圧を有し、かつ、
動作時の直列抵抗が小さいヘテロ接合電界効果トランジ
スタを提供することが可能となり、マイクロ波からミリ
波領域で動作する発振器やパワーアンプにおいて、高利
得、高出力、高効率な特性と高い信頼性を実現すること
ができる。
動作時の直列抵抗が小さいヘテロ接合電界効果トランジ
スタを提供することが可能となり、マイクロ波からミリ
波領域で動作する発振器やパワーアンプにおいて、高利
得、高出力、高効率な特性と高い信頼性を実現すること
ができる。
【図１】本発明の第１実施例のヘテロ接合電界効果トラ
ンジスタ。
ンジスタ。
【図２】目空き層の層間の濃度比とブレイクダウンの耐
圧の関係。
圧の関係。
【図３】本発明の第２実施例のヘテロ接合電界効果トラ
ンジスタ。
ンジスタ。
【図４】従来の１段リセス構造のヘテロ接合電界効果ト
ランジスタ。。
ランジスタ。。
【図５】従来の２段リセス構造のヘテロ接合電界効果ト
ランジスタ。
ランジスタ。
１，２１，８１，１０１ ----- ゲート電
極 ２，２２，８２，１０２ ----- ソース電
極 ３，２３，８３，１０３ ----- ドレイン
電極 ４，２４，８４，１０４ ----- 半絶縁性
基板 ５，２５，８５，１０５ ----- バッファ
層 ６，２６，８６，１０６ ----- チャンネ
ル層 ７，８，２７，２８，８７，８８，１０７，１０８
----- 障壁層 １１，３１，５１，９０，１１０ ----- コンタク
ト層 ８９，１０９ ----- 目空き層 ９，２９，９２ ----- 目空き層
下層 １０，３０，９３ ----- 目空き層
上層 １４，３３，９２，１１２ ----- 第１目空
き領域 １５，３４，９３，１１３ ----- 第２目空
き領域 １２，３２，９１，１１１ ----- 保護膜
極 ２，２２，８２，１０２ ----- ソース電
極 ３，２３，８３，１０３ ----- ドレイン
電極 ４，２４，８４，１０４ ----- 半絶縁性
基板 ５，２５，８５，１０５ ----- バッファ
層 ６，２６，８６，１０６ ----- チャンネ
ル層 ７，８，２７，２８，８７，８８，１０７，１０８
----- 障壁層 １１，３１，５１，９０，１１０ ----- コンタク
ト層 ８９，１０９ ----- 目空き層 ９，２９，９２ ----- 目空き層
下層 １０，３０，９３ ----- 目空き層
上層 １４，３３，９２，１１２ ----- 第１目空
き領域 １５，３４，９３，１１３ ----- 第２目空
き領域 １２，３２，９１，１１１ ----- 保護膜
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F102 FA01 GB01 GC01 GD01 GJ05
GK04 GK05 GK06 GL04 GL05
GM04 GM06 GM08 GN05 GN08
GQ01 GR04 GS01 GT01 GT03
GT05 GV05 HC01 HC15
Claims (9)
- 【請求項１】ゲート電極と、障壁層と、コンタクト層と
を備えたゲートリセス構造を有するヘテロ接合電界効果
トランジスタにおいて、 前記障壁層とコンタクト層との間に複数の層からなる目
空き層を形成し、前記目空き層の最下層である目空き層
下層に前記ゲート電極の下部が埋め込まれており、 前記目空き層下層のキャリア濃度に対して、目空き層の
他の層のキャリア濃度が１／３倍から３倍の範囲である
ことを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項２】前記目空き層下層のキャリア濃度に対し
て、目空き層の他の層のキャリア濃度がほぼ同じである
ことを特徴とする請求項１に記載のヘテロ接合電界効果
トランジスタ。 - 【請求項３】前記複数の層からなる目空き層のそれぞれ
層のキャリア濃度が７×１０+17cm-3以上５×１０+18cm
-3以下であることを特徴とする請求項１または請求項２
に記載のヘテロ接合電界効果トランジスタ。 - 【請求項４】前記目空き層下層の直下の障壁層は、ノン
ドープ層で形成されていることを特徴とする請求項１な
いし請求項３に記載のヘテロ接合電界効果トランジス
タ。 - 【請求項５】前記複数の層からなる目空き層が２層で構
成され、前記目空き層下層の膜厚が５ｎｍ以上１０ｎｍ
以下、かつ他の目空き層の膜厚が２０ｎｍ以上３０ｎｍ
以下であることを特徴とする請求項１ないし請求項４に
記載のヘテロ接合電界効果トランジスタ。 - 【請求項６】前記目空き層下層は、ＧａＡｓのバンドギ
ャップより大きいバンドギャップを有することを特徴と
する請求項１ないし請求項５に記載のヘテロ接合電界効
果トランジスタ。 - 【請求項７】前記複数の層からなる目空き層は、ＡｌＧ
ａＡｓ層，ＧａＡｓ層の組み合わせからなることを特徴
とする請求項１ないし請求項６に記載のヘテロ接合電界
効果トランジスタ。 - 【請求項８】前記ヘテロ接合電界効果トランジスタは、
ドープチャンネルヘテロ接合型電界効果トランジスタで
あることを特徴とする請求項１ないし請求項７に記載の
ヘテロ接合電界効果トランジスタ。 - 【請求項９】前記ヘテロ接合電界効果トランジスタは、
多段リセス構造を有することを特徴とする請求項１ない
し請求項８に記載のヘテロ接合電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327870A JP2003133334A (ja) | 2001-10-25 | 2001-10-25 | ヘテロ接合電界効果トランジスタ |
| US10/277,656 US20030080348A1 (en) | 2001-10-25 | 2002-10-21 | Heterojunction field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327870A JP2003133334A (ja) | 2001-10-25 | 2001-10-25 | ヘテロ接合電界効果トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005085541A Division JP2005252276A (ja) | 2005-03-24 | 2005-03-24 | ヘテロ接合電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133334A true JP2003133334A (ja) | 2003-05-09 |
Family
ID=19144027
Family Applications (1)
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