JP2003132007A - Method for bus control, apparatus thereof and digital camera - Google Patents
Method for bus control, apparatus thereof and digital cameraInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はバス制御方法及び装
置並びにデジタルカメラに係り、特に複数のモジュール
が同じデータバスを共有するシステムにおいて、該デー
タバスを有効に使用するためのバス制御技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus control method and apparatus and a digital camera, and more particularly to a bus control technique for effectively using a data bus in a system in which a plurality of modules share the same data bus.
【０００２】[0002]
【従来の技術】特開平７−１４１２８７号公報は、ＤＭ
Ａ転送によって発生する資源の占有を回避するため、Ｃ
ＰＵがデータ転送に直接的に関与するアクセス方式を採
用しており、ＣＰＵの転送動作にスレーブ同期するスレ
ーブコントローラによってＩ／ＯからメモリへのＤＭＡ
転送を行うように構成されている。2. Description of the Related Art Japanese Unexamined Patent Publication No. 7-141287 discloses DM.
In order to avoid the occupation of resources caused by A transfer, C
An access method in which a PU is directly involved in data transfer is adopted, and DMA from I / O to memory is performed by a slave controller which is slave-synchronized with a CPU transfer operation.
It is configured to do the transfer.
【０００３】特開平１０−２７１５５号公報に開示され
たデータ転送制御装置は、並列動作する複数のデータ処
理ユニットが単一のデータバスに接続されており、デー
タ転送制御ユニットが各データ処理ユニットへのデータ
の入出力を基本動作クロックに同期して実行するように
構成される。In the data transfer control device disclosed in Japanese Unexamined Patent Publication No. 10-27155, a plurality of data processing units operating in parallel are connected to a single data bus, and the data transfer control unit is connected to each data processing unit. It is configured to execute the input / output of the data of (1) in synchronization with the basic operation clock.
【０００４】特開平１１−２７２６０６号公報に開示さ
れたバス制御装置は、プロセッサ、ＤＭＡコントローラ
（ＤＭＡＣ）等の複数のバスマスタを有し、プロセッサ
がメモリ又はＩ／Ｏとの間でデータ転送をするときは、
それぞれのシステムバス制御部がアクセス可能な最小限
の時間幅でシステムバスにアクセスするように構成され
るとともに、ＤＭＡＣがメモリとＩ／Ｏとの間でデータ
転送するときは、それぞれのシステムバス制御部がアク
セス可能な最小限の時間幅でシステムバスにアクセスす
るように構成されている。The bus control device disclosed in Japanese Patent Laid-Open No. 11-272606 has a plurality of bus masters such as a processor and a DMA controller (DMAC), and the processor transfers data to and from a memory or I / O. when,
Each system bus control unit is configured to access the system bus within the minimum accessible time width, and when the DMAC transfers data between the memory and the I / O, each system bus control unit is controlled. The unit is configured to access the system bus in the minimum time period accessible.
【０００５】[0005]
【発明が解決しようとする課題】上述した公報にも示さ
れている通り、複数のモジュールが共通のデータバスに
接続されているシステムにおいて、ＤＭＡ転送を行う場
合は、ＤＭＡＣが各モジュールからのＤＭＡ要求の調停
を行い、ＤＭＡ転送が可能なモジュールに対してバスの
使用許可（バス権）を与えてＤＭＡ転送を行っている。
この場合、早くＤＭＡ要求を出したモジュール又は優先
順位の高いモジュールがデータバスを連続で占有し、他
のモジュールのＤＭＡ転送が不可能となる場合があっ
た。As described in the above publication, in a system in which a plurality of modules are connected to a common data bus, when DMA transfer is performed, the DMAC has a DMA from each module. The request is arbitrated, the bus use permission (bus right) is given to the module capable of DMA transfer, and the DMA transfer is performed.
In this case, a module that has issued a DMA request early or a module having a high priority may continuously occupy the data bus, making it impossible to perform DMA transfer for other modules.
【０００６】本発明はこのような事情に鑑みてなされた
もので、複数のモジュールがデータバスを共有し、かつ
効率よくＤＭＡ転送を行うことを可能にし、特定のモジ
ュールがデータバスを占有することによって起こるシス
テムの不整合を回避し得るバス制御方法及び装置並びに
これを適用したデジタルカメラを提供することを目的と
する。The present invention has been made in view of the above circumstances, and enables a plurality of modules to share a data bus and efficiently perform DMA transfer, and a specific module occupies the data bus. It is an object of the present invention to provide a bus control method and apparatus capable of avoiding system inconsistency caused by the above, and a digital camera to which the same is applied.
【０００７】[0007]
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の発明は、ＤＭＡ要求を行う複数の
モジュールが同じデータバスを使用してＤＭＡ転送を行
うデータ転送システムのバス制御方法であって、該方法
は、各モジュールについてＤＭＡ要求を出せる要求許可
期間のタイムスパンを設定するとともに、各モジュール
に対して所定の周期で要求許可期間が与えられるように
要求許可期間の付与タイミングを設定し、前記設定され
たタイムスパン及び付与タイミングに従って各モジュー
ルの要求許可期間を管理し、前記管理の下で各モジュー
ルが要求許可期間内にＤＭＡ要求を出すようにしたこと
を特徴としている。In order to achieve the above object, the invention according to claim 1 is a bus of a data transfer system in which a plurality of modules that make a DMA request use the same data bus to make a DMA transfer. A control method, wherein the method sets a time span of a request permission period during which a DMA request can be issued for each module, and assigns the request permission period to each module in a predetermined cycle. The timing is set, and the request permission period of each module is managed in accordance with the set time span and grant timing, and each module issues a DMA request within the request permission period under the management. .
【０００８】本発明によれば、各モジュールについてＤ
ＭＡ要求を出してよい期間（要求許可期間）を予め設定
し、この要求許可期間以外の期間はそのモジュールから
ＤＭＡ要求を出すことができないようになっている。要
求許可期間の長さ（タイムスパン）及び要求許可期間を
与える周期（又はタイミング）については設計者が適宜
設定することができる。システムの構成や処理の内容等
を考慮して適切なタイムスパン及び要求許可期間の付与
周期が設定される。各モジュールに与える要求許可期間
が重複しなければＤＭＡ要求も競合しないため、各モジ
ュールは一定のサイクルでＤＭＡ転送を実行できる。２
つ以上のモジュールに対して同じタイミングで要求許可
期間を与える場合は、ＤＭＡ要求の競合が起こり得る
が、その場合は予め定められているＤＭＡの優先順位に
従って制御する。According to the invention, D for each module
A period during which an MA request may be issued (request permission period) is set in advance, and a DMA request cannot be issued from the module during a period other than this request permission period. The designer can appropriately set the length (time span) of the request permission period and the cycle (or timing) of giving the request permission period. An appropriate time span and request grant period granting cycle are set in consideration of the system configuration and processing contents. If the request grant periods given to the respective modules do not overlap, the DMA requests do not compete with each other, so that each module can execute the DMA transfer in a constant cycle. Two
When request permission periods are given to one or more modules at the same timing, DMA request contention may occur. In that case, control is performed according to a predetermined DMA priority order.
【０００９】このように、本発明はＤＭＡ要求を行う各
モジュールについてＤＭＡ要求を行うタイムスパンを設
定し、各モジュールが予め定められたタイミングでＤＭ
Ａ要求を出すようにしたので、それぞれのモジュールが
一定のタイミングで必ずＤＭＡ転送を行うことが可能に
なり、システム全体の性能を向上することが可能とな
る。As described above, according to the present invention, a time span for making a DMA request is set for each module that makes a DMA request, and each module DMs at a predetermined timing.
Since the A request is issued, each module can always perform the DMA transfer at a constant timing, and the performance of the entire system can be improved.
【００１０】上述の方法発明を具現化する装置を提供す
るため、請求項２に記載の発明に係るバス制御装置は、
ＤＭＡ要求を行う複数のモジュールと、前記複数のモジ
ュールが接続されている共通のデータバスと、各モジュ
ールから出されるＤＭＡ要求を調停し、ＤＭＡ転送可能
なモジュールに対して前記データバスの使用許可を与
え、当該モジュールによるＤＭＡ転送の実施を制御する
ＤＭＡコントローラと、各モジュールについてＤＭＡ要
求を出すことができる要求許可期間のタイムスパンを設
定するタイムスパン設定手段と、各モジュールに対して
所定の周期で要求許可期間が与えられるように要求許可
期間の付与タイミングを設定するタイミング設定手段
と、前記設定されたタイムスパン及び付与タイミングに
従って各モジュールの要求許可期間を管理し、各モジュ
ールに対して要求許可期間を示す信号を与える要求許可
期間管理手段と、を備えたことを特徴としている。In order to provide a device embodying the above method invention, a bus control device according to the invention as claimed in claim 2
A plurality of modules that make a DMA request, a common data bus to which the plurality of modules are connected, a DMA request issued from each module are arbitrated, and a permission to use the data bus is given to a module capable of DMA transfer. A DMA controller for controlling the execution of the DMA transfer by the module, a time span setting means for setting a time span of a request permission period in which a DMA request can be issued for each module, and a predetermined cycle for each module. Timing setting means for setting the grant timing of the request grant period so that the request grant period is given, and managing the request grant period of each module according to the set time span and grant timing, and request grant period for each module Request permission period management means for giving a signal indicating It is characterized in that was.
【００１１】請求項３に示したように、前記タイムスパ
ン設定手段と前記タイミング設定手段及び前記要求許可
期間管理手段の役割を兼ね備えた手段としてシーケンサ
を用いることができる。As described in claim 3, a sequencer can be used as a unit having the functions of the time span setting unit, the timing setting unit and the request permission period management unit.
【００１２】請求項４に記載の発明は、上述したバス制
御装置をデジタルカメラに適用したものであり、該デジ
タルカメラは、光学像を電気信号に変換する撮像手段
と、前記撮像手段から得られた画像信号をデジタル信号
に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から
出力された画像信号を基に所定の信号形式に変換する信
号処理手段と、前記ＤＭＡコントローラの制御に従って
画像信号を一時的に記憶するメモリと、前記信号処理手
段で得た画像信号を圧縮する圧縮処理手段と、前記圧縮
された画像信号を記録媒体に記録する記録手段と、カメ
ラ本体の動作を制御する制御手段としての演算処理装置
と、を備え、前記Ａ／Ｄ変換手段を介して取得される画
像信号の取り込み処理、前記信号処理手段における信号
処理、前記圧縮処理手段における圧縮処理、前記記録手
段による記録処理及び前記演算処理装置の処理に関し
て、それぞれ前記要求許可期間管理手段の管理の下でＤ
ＭＡ転送が実施されることを特徴としている。According to a fourth aspect of the present invention, the above-mentioned bus control device is applied to a digital camera, and the digital camera is obtained from an image pickup means for converting an optical image into an electric signal, and the image pickup means. A / D converting means for converting the image signal into a digital signal, a signal processing means for converting the image signal output from the A / D converting means into a predetermined signal format, and an image under the control of the DMA controller. A memory for temporarily storing signals, a compression processing unit for compressing the image signal obtained by the signal processing unit, a recording unit for recording the compressed image signal on a recording medium, and an operation of the camera body. An arithmetic processing unit as a control unit, and a process of capturing an image signal acquired through the A / D conversion unit, a signal process in the signal processing unit, and a compression process. Compression process in the stage, in relation to the processing of the recording processing and the processing unit by the recording means, D under the control of each of the requests permission period management unit
It is characterized in that MA transfer is performed.
【００１３】請求項５に係るデジタルカメラは、上述の
構成に加えて、前記記録媒体に格納されている圧縮画像
信号を伸長する伸長処理手段と、前記撮像手段を介して
取得した画像及び前記記録媒体に格納されている画像を
表示可能な画像表示手段と、前記画像表示手段に対して
表示用の信号を出力する表示制御手段と、を備え、前記
伸長処理手段における伸長処理並びに前記画像表示手段
への画像表示処理に関して、それぞれ前記要求許可期間
管理手段の管理の下でＤＭＡ転送が実施されることを特
徴としている。According to a fifth aspect of the present invention, in addition to the above configuration, the digital camera according to the fifth aspect further includes a decompression processing means for decompressing a compressed image signal stored in the recording medium, an image acquired through the image pickup means, and the recording. An image display means capable of displaying an image stored in a medium and a display control means for outputting a display signal to the image display means are provided, and the decompression processing in the decompression processing means and the image display means are provided. With respect to the image display processing for the above, the DMA transfer is performed under the control of the request permission period management means.
【００１４】請求項６に記載の態様は、請求項５に係る
デジタルカメラにおいて、前記撮像手段を介して記録用
の画像を取り込む撮影モードと、前記記録媒体に格納さ
れている画像を前記画像表示手段に表示させる再生モー
ドとが選択的に切り替え可能であり、選択されるモード
に応じて前記タイムスパン及び前記付与タイミングのう
ち少なくとも一方の設定内容が変更されることを特徴と
している。According to a sixth aspect of the present invention, in the digital camera according to the fifth aspect, a photographing mode in which an image for recording is captured via the image pickup means, and an image stored in the recording medium is displayed as the image. It is characterized in that the reproduction mode displayed on the means can be selectively switched, and the setting content of at least one of the time span and the giving timing is changed according to the selected mode.
【００１５】[0015]
【発明の実施の形態】以下添付図面に従って本発明に係
るバス制御方法及び装置並びにデジタルカメラの好まし
い実施の形態について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a bus control method and device and a digital camera according to the present invention will be described below with reference to the accompanying drawings.
【００１６】図１は本発明の実施形態に係るデータバス
接続例を示すブロック図である。このシステムは、複数
のモジュール１、モジュール２、…モジュールｎが共通
のデータバス１０に接続された構造を有し、データバス
１０には当該データバス１０を介したデータ送受信を制
御するバスインターフェースとしてのＤＭＡ（DirectMe
mory Access）コントローラ１２の他、ＣＰＵ（中央演
算処理装置）２０、メモリコントローラ２４及び外部デ
バイスコントローラ３０が接続されている。なお、モジ
ュール１〜ｎのみならず、ＣＰＵ２０及び外部デバイス
コントローラ３０もＤＭＡ要求を行う「モジュール」と
して扱うことができる。FIG. 1 is a block diagram showing an example of a data bus connection according to the embodiment of the present invention. This system has a structure in which a plurality of modules 1, modules 2, ..., Module n are connected to a common data bus 10, and the data bus 10 serves as a bus interface for controlling data transmission / reception via the data bus 10. DMA (DirectMe
In addition to the mory access) controller 12, a CPU (central processing unit) 20, a memory controller 24, and an external device controller 30 are connected. Note that not only the modules 1 to n but also the CPU 20 and the external device controller 30 can be treated as “modules” that make DMA requests.
【００１７】メモリコントローラ２４はメモリ３４に対
するデータの読み書き動作を制御する。外部デバイスコ
ントローラ３０は、例えば、メモリカード、液晶ディス
プレイなどの外部デバイス（図１中不図示）と接続さ
れ、外部デバイスへのデータ出力又は外部デバイスから
のデータの読み込み制御等を行う。The memory controller 24 controls a data read / write operation with respect to the memory 34. The external device controller 30 is connected to an external device (not shown in FIG. 1) such as a memory card or a liquid crystal display, and outputs data to the external device or controls reading of data from the external device.
【００１８】ＤＭＡ要求を行うモジュール（１，２，…
ｎ，２０，３０）は、優先順位が定められており、ＤＭ
Ａコントローラ１２は、複数のモジュールからのＤＭＡ
要求が競合した場合に、優先順位の最も高いモジュール
のＤＭＡ要求に対して許可を与える。ＤＭＡ要求に対す
る許可が与えられたモジュールは、データバス１０を独
占的に使用してメモリ３４にアクセスし、データの読み
書きを行う。Modules (1, 2, ...) Making DMA requests
n, 20, 30) has a predetermined priority, and DM
The A controller 12 uses DMA from multiple modules.
If the requests conflict, grant the DMA request of the module with the highest priority. The module given the permission for the DMA request exclusively uses the data bus 10 to access the memory 34 to read / write data.
【００１９】本システムでは、各モジュール（１，２，
…ｎ，２０，３０）がＤＭＡ要求を出すことができるタ
イムスパン（要求許可期間）を管理するための手段とし
てシーケンサ４０が設けられている。シーケンサ４０に
は、各モジュール（１，２，…ｎ，２０，３０）につい
てＤＭＡ要求を行うことができる期間が予め設定されて
いる。それぞれのモジュールに与えられる要求許可期間
は互いに重複しないタイミングで設定してもよいし、同
じタイミングで複数のモジュールに要求許可期間を設定
してもよい。In this system, each module (1, 2,
A sequencer 40 is provided as a means for managing the time span (request permission period) in which (n, 20, 30) can issue a DMA request. The sequencer 40 is preset with a period during which a DMA request can be issued for each module (1, 2, ... N, 20, 30). The request permission periods given to the respective modules may be set at timings that do not overlap each other, or the request permission periods may be set for a plurality of modules at the same timing.
【００２０】要求許可期間が重複する設定においてＤＭ
Ａ要求が競合した場合はＤＭＡの優先順位に従って制御
される。ＤＭＡ要求許可期間の長さや許可を与える順序
などの設定は適宜変更可能であり、各モジュールの処理
内容や処理速度・優先順位等を考慮して適切な値に設定
される。シーケンサ４０は、その設定内容に従って各モ
ジュール（１，２，…ｎ，２０，３０）に対してＤＭＡ
要求の出力を許可する信号を与える。DM in a setting where request permission periods overlap
When the A requests conflict, control is performed according to the DMA priority. The settings such as the length of the DMA request permission period and the order of granting can be changed as appropriate, and are set to appropriate values in consideration of the processing content of each module, the processing speed, the priority order, and the like. The sequencer 40 DMAs each module (1, 2, ... N, 20, 30) according to the setting contents.
Give a signal that allows the output of the request.
【００２１】各モジュール（１，２，…ｎ，２０，３
０）は、シーケンサ４０から通告される要求許可期間内
にＤＭＡ要求を出すことにより、必ずデータバス１０を
使用する機会が与えられる。したがって、優先順位が低
いモジュールに対しても要求許可期間を適切に配分する
ことによって、これら低順位モジュールも一定のタイミ
ングでＤＭＡ転送を行うことが可能となり、システム全
体の性能を向上させることができる。Each module (1, 2, ... N, 20, 3)
0) gives a chance to use the data bus 10 by issuing a DMA request within the request permission period notified from the sequencer 40. Therefore, by appropriately allocating the request permission period even to the module having a low priority, these low-order modules can also perform the DMA transfer at a constant timing, and the performance of the entire system can be improved. .
【００２２】次に、上記の如く構成されたシステムの動
作について説明する。説明を簡単にするために対象を簡
略化し、モジュール１、モジュール２及びＣＰＵ２０か
らＤＭＡ要求があった場合のデータバス１０の使用例を
説明する。なお、ＤＭＡの優先順位は、モジュール１＞
モジュール２＞ＣＰＵ２０の順番とする。Next, the operation of the system configured as described above will be described. For simplification of the description, the target is simplified and an example of using the data bus 10 when there is a DMA request from the module 1, the module 2, and the CPU 20 will be described. The priority of DMA is module 1>
The order is module 2> CPU 20.
【００２３】まず、比較のために、図２を用いて従来の
バス制御方式によるデータバスの使用例を説明する。従
来は「要求許可期間」という設定はなされておらず、単
に優先順位に従ってデータバスを使用するモジュールが
決定されていた。図２によれば、[1] のタイミングでモ
ジュール１とＣＰＵが同時にＤＭＡ要求を出す。[2]の
タイミングで優先順位の高いモジュール１のＤＭＡ要求
に対して許可が下りる。このときＣＰＵは待ち状態とな
る。[3] のタイミングでモジュール２がＤＭＡ要求を出
す。このとき、データバスはモジュール１によって使用
中であるため、モジュール２は待ち状態となる。モジュ
ール１がデータバスを使用している期間中に、モジュー
ル１が[4] のタイミングで再度ＤＭＡ要求を出してい
る。[5] のタイミングでモジュール１のＤＭＡ転送（最
初のＤＭＡ要求に係る転送処理）を終了するが、この時
点で、モジュール１、モジュール２及びＣＰＵがＤＭＡ
要求を出しているので、[6] のタイミングで優先順位の
高いモジュール１のＤＭＡ要求に対して再度許可が下
り、モジュール２とＣＰＵは待ち状態となる。First, for comparison, an example of using the data bus according to the conventional bus control method will be described with reference to FIG. Conventionally, the "request permission period" has not been set, but the module that uses the data bus has been determined simply according to the priority order. According to FIG. 2, the module 1 and the CPU simultaneously issue DMA requests at the timing [1]. At the timing of [2], the permission is given to the DMA request of the module 1 having a high priority. At this time, the CPU is in a waiting state. The module 2 issues a DMA request at the timing of [3]. At this time, since the data bus is being used by module 1, module 2 is in a waiting state. While the module 1 is using the data bus, the module 1 issues the DMA request again at the timing [4]. At the timing of [5], the DMA transfer of the module 1 (transfer processing relating to the first DMA request) is completed, but at this point, the module 1, the module 2 and the CPU execute the DMA transfer.
Since the request has been issued, the permission is again granted to the DMA request of the module 1 having a higher priority at the timing of [6], and the module 2 and the CPU are put in the waiting state.
【００２４】[7] のタイミングでモジュール１のＤＭＡ
転送が終了する。このとき、モジュール２とＣＰＵがＤ
ＭＡ要求を出しているが、[8] のタイミングで優先順位
の高いモジュール２のＤＭＡ要求に対して許可が下り、
ＣＰＵは待ち状態となる。モジュール２がデータバスを
使用している期間中に、モジュール２が[9] のタイミン
グで再度ＤＭＡ要求を出している。[10]のタイミングで
モジュール２のＤＭＡ転送（最初のＤＭＡ要求に係る転
送処理）を終了するが、この時点でモジュール２及びＣ
ＰＵがＤＭＡ要求を出しているので、[11]のタイミング
で優先順位の高いモジュール２のＤＭＡ要求に対して再
度許可が下り、ＣＰＵは待ち状態となる。DMA of module 1 at timing [7]
The transfer ends. At this time, the module 2 and the CPU
Although the MA request is issued, permission is given to the DMA request of the module 2 having a high priority at the timing of [8],
The CPU is in a waiting state. While the module 2 is using the data bus, the module 2 issues the DMA request again at the timing [9]. At the timing of [10], the DMA transfer of the module 2 (transfer processing relating to the first DMA request) ends, but at this point, the modules 2 and C
Since the PU issues the DMA request, the permission is again granted to the DMA request of the module 2 having a higher priority at the timing [11], and the CPU enters the waiting state.
【００２５】[12] のタイミングでモジュール２のＤＭ
Ａ転送が終了すると、この時点ではＣＰＵのみがＤＭＡ
要求を出している状態になるため、[13]のタイミングで
ＣＰＵのＤＭＡに対して許可が下りる。これにより、Ｃ
ＰＵがデータバスを使用する機会が与えられる。ＣＰＵ
がデータバスを使用して必要なデータ転送を実行し、[1
4]のタイミングでＣＰＵのＤＭＡ転送が終了する。DM of module 2 at the timing [12]
When the A transfer is completed, only the CPU at this point DMA
Since the request is being issued, permission is given to the DMA of the CPU at the timing [13]. This gives C
The PU is given the opportunity to use the data bus. CPU
Performs the required data transfer using the data bus, [1
At the timing of 4], the DMA transfer of the CPU is completed.
【００２６】上記のように、従来の方式では、各モジュ
ールからのＤＭＡ要求に対して、優先順位のみでＤＭＡ
の許否が判断されるため、優先順位の低いモジュール
（図２においてＣＰＵ）は、他の全ての上位モジュール
がデータバスを使用していない場合にのみ、データバス
の使用が許可されることになる。したがって、ＤＭＡ転
送を行うモジュールが増加するとシステム全体の性能を
向上するのは困難であった。As described above, according to the conventional method, the DMA request from each module is DMAed only by the priority order.
Therefore, the module with lower priority (CPU in FIG. 2) is allowed to use the data bus only when all other upper modules are not using the data bus. . Therefore, it has been difficult to improve the performance of the entire system as the number of modules that perform DMA transfer increases.
【００２７】このような課題を解決すべく、本実施形態
ではＤＭＡ要求を行うそれぞれのモジュールに対してＤ
ＭＡ要求許可期間の設定を行うシーケンサ４０を備えて
いる。In order to solve such a problem, in the present embodiment, D is set for each module that makes a DMA request.
A sequencer 40 for setting the MA request permission period is provided.
【００２８】図３は、本発明の実施形態に係るバス制御
方式によるデータバスの使用例である。同図によれば、
シーケンサ４０によって「モジュール１」→「ＣＰＵ」
→「モジュール２」→「モジュール１」→…という順番
で循環式に要求許可期間が設定されている。モジュール
１の要求許可期間内に[1] のタイミングでモジュール１
がＤＭＡ要求を出す。[2] のタイミングでモジュール１
のＤＭＡ要求に対して許可が下りる。モジュール１に許
可が下りると、モジュール１がデータバス１０を使用す
る。FIG. 3 shows a usage example of the data bus according to the bus control method according to the embodiment of the present invention. According to the figure,
"Module 1" → "CPU" by the sequencer 40
The request permission period is cyclically set in the order of "module 2" → "module 1" → ... Module 1 at the timing [1] within the request permission period of Module 1
Issues a DMA request. Module 1 at the timing of [2]
Permission is issued to the DMA request. When the module 1 is approved, the module 1 uses the data bus 10.
【００２９】モジュール１の要求許可期間が終了し、続
いてＣＰＵ２０の要求許可期間となる。ＣＰＵ２０の要
求許可期間内に[3] のタイミングでＣＰＵ２０がＤＭＡ
要求を出す。このとき、データバス１０はモジュール１
によって使用中であるため、ＣＰＵ２０は待ち状態とな
る。[4] のタイミングでモジュール１のＤＭＡ転送が終
了すると、[5] のタイミングでＣＰＵ２０のＤＭＡ要求
に対して許可が下りる。こうして、ＣＰＵ２０によって
データバス１０が使用される。The request permission period of the module 1 ends, and then the request permission period of the CPU 20 comes. The CPU 20 executes the DMA at the timing [3] within the request permission period of the CPU 20.
Make a request. At this time, the data bus 10 is the module 1
Since it is in use, the CPU 20 is in a waiting state. When the DMA transfer of the module 1 is completed at the timing [4], the permission is granted to the DMA request of the CPU 20 at the timing [5]. Thus, the data bus 10 is used by the CPU 20.
【００３０】ＣＰＵ２０の要求許可期間が終了するとモ
ジュール２の要求許可期間となる。モジュール２の要求
許可期間内に[6] のタイミングでモジュール２がＤＭＡ
要求を出す。このとき、ＣＰＵ２０によってデータバス
１０が使用中であるため、モジュール２は待ち状態とな
る。やがて[7] のタイミングでＣＰＵ２０のＤＭＡ転送
が終了する。そして、[8] のタイミングでモジュール２
のＤＭＡ要求に対して許可が下りる。これにより、モジ
ュール２がデータバス１０を使用する。When the request permission period of the CPU 20 ends, the request permission period of the module 2 starts. The module 2 DMAs at the timing of [6] within the request permission period of the module 2.
Make a request. At this time, since the data bus 10 is being used by the CPU 20, the module 2 is in a waiting state. Eventually, the DMA transfer of the CPU 20 ends at the timing [7]. Then, at the timing of [8], Module 2
Permission is issued to the DMA request. As a result, the module 2 uses the data bus 10.
【００３１】また、モジュール２の要求許可期間終了後
にモジュール１の要求許可期間となるが、当該モジュー
ル１の要求許可期間内における[8] のタイミングでモジ
ュール１がＤＭＡ要求を出す。しかし、このときデータ
バス１０はモジュール２によって使用中であるため、モ
ジュール１は待ち状態となる。Further, after the request permission period of the module 2 ends, the request permission period of the module 1 comes, but the module 1 issues a DMA request at the timing of [8] within the request permission period of the module 1. However, since the data bus 10 is being used by the module 2 at this time, the module 1 enters the waiting state.
【００３２】[9] のタイミングでモジュール２のＤＭＡ
転送が終了すると、[10]のタイミングでモジュール１の
ＤＭＡ要求に対して許可が下りる。これにより、モジュ
ール１がデータバス１０を使用する。DMA of module 2 at the timing of [9]
When the transfer is completed, permission is given to the DMA request of the module 1 at the timing [10]. As a result, the module 1 uses the data bus 10.
【００３３】モジュール１の要求許可期間終了後はＣＰ
Ｕ２０の要求許可期間となるが、この期間内にＣＰＵ２
０がＤＭＡ要求を出さなかった場合、[11]のタイミング
でモジュール２の要求許可期間に切り替わる。このモジ
ュール２の要求許可期間中[12]のタイミングでモジュー
ル１のＤＭＡ転送が終了すると同時に、モジュール２が
ＤＭＡ要求を出す。これにより、[13]のタイミングでモ
ジュール２のＤＭＡ要求に許可が下り、モジュール2 が
データバス１０を使用してデータ転送を実行する。その
後、[14]のタイミングでモジュール2 のＤＭＡ転送が終
了する。After the request permission period of module 1 ends, CP
The request permission period of U20 is reached, but within this period the CPU2
When 0 does not issue the DMA request, the request permission period of the module 2 is switched at the timing [11]. At the same time as the DMA transfer of the module 1 is completed at the timing [12] during the request permission period of the module 2, the module 2 issues a DMA request. As a result, the DMA request of the module 2 is permitted at the timing [13], and the module 2 uses the data bus 10 to execute the data transfer. After that, the DMA transfer of the module 2 ends at the timing [14].
【００３４】このように本実施形態によれば、各モジュ
ールについて要求許可期間を設定し、シーケンサ４０に
よって要求許可期間のサイクルを管理する構成にしたの
で、ＤＭＡ要求の集中を回避してバスを効率良く使用で
きる。As described above, according to this embodiment, the request permission period is set for each module, and the sequence of the request permission period is managed by the sequencer 40. Therefore, concentration of DMA requests is avoided and the bus efficiency is improved. Can be used well.
【００３５】次に、本発明をデジタルカメラに適用した
例を説明する。図４はデジタルカメラの構成を示すブロ
ック図である。カメラ５０は、撮影レンズ５２の後方に
撮像デバイスとしてのＣＣＤイメージセンサ（以下、Ｃ
ＣＤという。）５４を備えている。撮影レンズ５２を介
してＣＣＤ５４の受光面に結像された被写体像は、ＣＣ
Ｄ５４の各フォトセンサ（感光画素）によって入射光量
に応じた量の信号電荷に変換される。なお、ＣＣＤ５４
は、シャッターゲートパルスのタイミングによって各フ
ォトセンサの電荷蓄積時間（シャッタースピード）を制
御する、いわゆる電子シャッター機能を有している。Next, an example in which the present invention is applied to a digital camera will be described. FIG. 4 is a block diagram showing the configuration of a digital camera. The camera 50 includes a CCD image sensor (hereinafter, C
Called CD. ) 54. The subject image formed on the light receiving surface of the CCD 54 through the taking lens 52 is CC
Each photosensor (photosensitive pixel) D54 converts the signal charge into an amount corresponding to the amount of incident light. The CCD 54
Has a so-called electronic shutter function of controlling the charge storage time (shutter speed) of each photosensor in accordance with the timing of a shutter gate pulse.
【００３６】各フォトセンサに蓄積された信号電荷は、
図示せぬＣＣＤドライバから与えられるパルスに基づい
て信号電荷に応じた電圧信号（画像信号）として順次読
み出される。ＣＣＤ５４から出力された画像信号は、相
関二重サンプリング（ＣＤＳ）処理、色分離処理及び各
色信号のゲイン調整等の所定のアナログ信号処理が施さ
れた後、Ａ／Ｄ変換器５６によりデジタル信号に変換さ
れる。デジタル信号に変換された画像信号は、メモリコ
ントローラ５８を介してメモリ６０に格納される。The signal charge accumulated in each photosensor is
The voltage signals (image signals) corresponding to the signal charges are sequentially read out based on the pulses given by a CCD driver (not shown). The image signal output from the CCD 54 is subjected to predetermined analog signal processing such as correlated double sampling (CDS) processing, color separation processing, and gain adjustment of each color signal, and then converted into a digital signal by the A / D converter 56. To be converted. The image signal converted into the digital signal is stored in the memory 60 via the memory controller 58.
【００３７】メモリ６０に格納されたデータは、データ
バス６２を介して信号処理部６４に送られる。信号処理
部６４は、輝度・色差（ＹＣ）信号生成回路、ガンマ補
正回路、シャープネス補正回路、コントラスト補正回
路、ホワイトバランス補正回路等を含むデジタルシグナ
ルプロセッサ（ＤＳＰ）で構成された画像処理手段であ
り、ＣＰＵ６６からのコマンドに従って画像信号を処理
する。The data stored in the memory 60 is sent to the signal processing section 64 via the data bus 62. The signal processing unit 64 is an image processing unit including a digital signal processor (DSP) including a luminance / color difference (YC) signal generation circuit, a gamma correction circuit, a sharpness correction circuit, a contrast correction circuit, a white balance correction circuit, and the like. , The image signal is processed according to the command from the CPU 66.
【００３８】信号処理部６４に入力された画像データ
は、輝度信号（Ｙ信号）及び色差信号（Ｃr,Ｃb 信号）
に変換されるとともに、ガンマ補正等の所定の処理が施
された後、メモリ６０に格納される。撮影画像を表示出
力する場合、メモリ６０から画像データが読み出され、
表示用の所定方式の信号（例えば、ＮＴＳＣ方式のカラ
ー複合映像信号）に変換された後、ＬＣＤインターフェ
ース６８を介して液晶ディスプレイ（ＬＣＤ）７０に出
力される。こうして、当該画像データの画像内容が液晶
ディスプレイ７０に表示される。The image data input to the signal processing unit 64 is a luminance signal (Y signal) and color difference signals (Cr, Cb signals).
Is stored in the memory 60 after being subjected to predetermined processing such as gamma correction. When displaying and outputting the captured image, the image data is read from the memory 60,
After being converted into a signal of a predetermined system for display (for example, an NTSC system color composite video signal), it is output to a liquid crystal display (LCD) 70 via an LCD interface 68. In this way, the image content of the image data is displayed on the liquid crystal display 70.
【００３９】ＣＣＤ５４から出力される画像信号によっ
てメモリ６０内の画像データが定期的に書き換えられ、
その画像データから生成される映像信号が液晶ディスプ
レイ７０に供給されることにより、ＣＣＤ５４が撮像す
るリアルタイム画像（ムービー画像）が液晶ディスプレ
イ７０に表示される。The image data in the memory 60 is periodically rewritten by the image signal output from the CCD 54,
By supplying a video signal generated from the image data to the liquid crystal display 70, a real-time image (movie image) captured by the CCD 54 is displayed on the liquid crystal display 70.
【００４０】操作部７２は、シャッターボタン、電源ス
イッチ、モード切換スイッチ、十字ボタンその他の各種
操作スイッチを含むブロックである。カメラ５０の制御
部としてのＣＰＵ６６は操作部７２から受入する信号に
基づき、対応する回路の動作を制御するとともに、液晶
ディスプレイ７０における表示の制御、ストロボ発光制
御、オートフォーカス（ＡＦ）制御、自動露出（ＡＥ）
制御、データ通信制御、及び記録処理の制御など撮影動
作の制御を行う。すなわち、ＣＰＵ６６はシャッターボ
タンの「半押し」操作に応動して取り込んだ画像データ
から焦点評価演算やＡＥ演算などの各種演算を行い、そ
の演算結果に基づいてレンズ駆動部（不図示）を制御し
て撮影レンズ５２を合焦位置に移動させる一方、絞り駆
動部（不図示）を制御するとともに、ＣＣＤ５４の電荷
蓄積時間を制御する。The operation section 72 is a block including a shutter button, a power switch, a mode changeover switch, a cross button, and various other operation switches. The CPU 66 as the control unit of the camera 50 controls the operation of the corresponding circuit based on the signal received from the operation unit 72, and controls the display on the liquid crystal display 70, the flash emission control, the auto focus (AF) control, and the automatic exposure. (AE)
It controls the shooting operation such as control, data communication control, and recording process control. That is, the CPU 66 performs various calculations such as focus evaluation calculation and AE calculation from the image data captured in response to the “half-press” operation of the shutter button, and controls the lens drive unit (not shown) based on the calculation result. The photographing lens 52 is moved to the in-focus position by controlling the diaphragm driving unit (not shown) and the charge accumulation time of the CCD 54.
【００４１】シャッターボタンが「全押し」操作される
と、撮影開始指示（レリーズＯＮ）信号が発せられる。
ＣＰＵ６６は、レリーズＯＮ信号の受け付けに応動して
記録用の画像データの取り込みを開始するとともに、圧
縮伸長回路７４にコマンドを送る。これにより圧縮伸長
回路７４は、メモリ６０に保持されている画像データを
ＪＰＥＧその他の所定の形式に従って圧縮する。When the shutter button is fully pressed, a photographing start instruction (release ON) signal is issued.
The CPU 66 responds to the acceptance of the release ON signal to start taking in the image data for recording and sends a command to the compression / expansion circuit 74. As a result, the compression / expansion circuit 74 compresses the image data held in the memory 60 in accordance with a predetermined format such as JPEG.
【００４２】圧縮された画像データは、メモリカードイ
ンターフェース７６を介してメモリカード７８記録され
る。記録媒体としては、スマートメディア、ＰＣカー
ド、コンパクトフラッシュ（登録商標）、磁気ディス
ク、光ディスク、光磁気ディスク、メモリスティックな
ど種々の形態を適用できる。使用される媒体に応じた信
号処理手段とインターフェースが適用される。異種、同
種の記録メディアを問わず、複数の媒体を装着可能な構
成にしてもよい。また、画像を保存する手段は、リムー
バブルメディアに限らず、カメラ５０に内蔵された記録
媒体（内蔵メモリ）であってもよい。内蔵メモリに画像
を保存する態様の場合、データをパソコン等の外部機器
に転送するための通信用インターフェースが設けられ
る。The compressed image data is recorded in the memory card 78 via the memory card interface 76. As the recording medium, various forms such as smart media, PC card, compact flash (registered trademark), magnetic disk, optical disk, magneto-optical disk, and memory stick can be applied. The signal processing means and interface according to the medium used are applied. Regardless of recording media of different types or the same type, a plurality of media may be mountable. Further, the means for storing the image is not limited to the removable medium, but may be a recording medium (built-in memory) built in the camera 50. In the case of storing images in the built-in memory, a communication interface for transferring data to an external device such as a personal computer is provided.
【００４３】再生モード時には、メモリカード７８から
画像データが読み出され、読み出された画像データは、
圧縮伸長回路７４によって伸長処理された後、ＬＣＤイ
ンターフェース６８を介して液晶ディスプレイ７０に再
生出力される。In the reproduction mode, the image data is read from the memory card 78, and the read image data is
After being expanded by the compression / expansion circuit 74, it is reproduced and output to the liquid crystal display 70 via the LCD interface 68.
【００４４】シーケンサ８０は、ＤＭＡ要求モジュール
としての信号処理部６４、圧縮伸長回路７４、メモリカ
ードインターフェース７６及びＬＣＤインターフェース
６８の各回路ブロックの要求許可期間を管理する。The sequencer 80 manages the request permission period of each circuit block of the signal processing unit 64 as the DMA request module, the compression / expansion circuit 74, the memory card interface 76 and the LCD interface 68.
【００４５】次に、上記の如く構成されたカメラ５０に
おける動作モード毎のデータの流れを説明する。図５
は、ムービーモード（リアルタイム画像表示モード）に
おけるデータの流れを示している。ムービーモードで
は、ＣＣＤ５４から出力された画像信号はＡ／Ｄ変換器
５６によってデジタル信号に変換され、このＡ／Ｄ変換
出力がメモリコントローラ５８を介してメモリ６０に記
憶される（符号）。Next, the data flow for each operation mode in the camera 50 configured as described above will be described. Figure 5
Shows a data flow in the movie mode (real-time image display mode). In the movie mode, the image signal output from the CCD 54 is converted into a digital signal by the A / D converter 56, and this A / D converted output is stored in the memory 60 via the memory controller 58 (reference numeral).
【００４６】メモリ６０に記憶されたデータは、メモリ
コントローラ５８を介して読み出され、信号処理部６４
へ送られる（符号）。信号処理部６４は、読み込んだ
画像データを基にＹＣ変換処理、その他所定の信号処理
を施す。所定の信号処理を経たデータは、メモリコント
ローラ５８を介してメモリ６０に書き戻される（符号
）。こうして、メモリ６０に格納された画像データ
は、メモリコントローラ５８を介して読み出され、ＬＣ
Ｄインターフェース６８に送られる（符号）。そし
て、表示用の映像信号に変換された後、液晶ディスプレ
イ７０に供給される。The data stored in the memory 60 is read out via the memory controller 58, and the signal processor 64 is read.
Sent to (sign). The signal processing unit 64 performs YC conversion processing and other predetermined signal processing based on the read image data. The data that has undergone the predetermined signal processing is written back to the memory 60 via the memory controller 58 (reference numeral). Thus, the image data stored in the memory 60 is read out via the memory controller 58,
It is sent to the D interface 68 (code). Then, after being converted into a video signal for display, the video signal is supplied to the liquid crystal display 70.
【００４７】図５に示した動作においてＤＭＡ優先順位
は、Ａ／Ｄ変換器５６からのデータ取り込み＞信号処
理部６４へのデータ転送（ＹＣ処理のRead），信号処理
部６４からメモリ６０へのデータ転送（ＹＣ処理のWrit
e ）＞ＬＣＤインターフェース６８へのデータ転送
の順に設定されている。なお、とは優劣無しとす
る。In the operation shown in FIG. 5, the DMA priority is as follows: data acquisition from A / D converter 56> data transfer to signal processing unit 64 (Read of YC processing), signal processing unit 64 to memory 60. Data transfer (Writ of YC processing
It is set in the order of e)> data transfer to LCD interface 68. In addition, there is no superiority or inferiority.
【００４８】図６及び図７にはムービーモードにおける
要求許可期間のタイミング（周期）の例が示されてい
る。図６に示した〔例１〕は、各処理モジュールに対す
る要求許可期間を重複させずに順次処理を行う設定例で
ある。すなわち、まずＡ／Ｄ変換器５６に対して要求許
可期間が与えられ、Ａ／Ｄ変換出力をメモリ６０に書き
込む処理を行う。以下順次ＣＰＵ→ＹＣ処理（Read) →
ＣＰＵ→ＹＣ処理（Write)→ＣＰＵ→ＬＣＤ→ＣＰＵの
順に要求許可期間が切り替わり、再び先頭のＡ／Ｄに戻
る。図６に示した通り、重複しない要求許可期間が循環
式に切り替えられることにより、その順序に従って処理
が進行する。6 and 7 show examples of timings (cycles) of the request permission period in the movie mode. [Example 1] shown in FIG. 6 is a setting example in which the processing is sequentially performed without overlapping the request permission periods for the processing modules. That is, first, the request permission period is given to the A / D converter 56, and the process of writing the A / D conversion output in the memory 60 is performed. Sequentially CPU → YC processing (Read) →
The request permission period switches in the order of CPU → YC processing (Write) → CPU → LCD → CPU, and returns to the first A / D again. As shown in FIG. 6, by switching the request permission periods that do not overlap in a cyclic manner, the processing proceeds in that order.
【００４９】図７に示した〔例２〕は、同タイミングで
複数のモジュールに対して要求許可期間を与える例であ
る。同図によれば、ＹＣ処理のReadとＹＣ処理のWrite
については重複的に要求許可期間が与えられる。重複タ
イミング時はＤＭＡの優先順位に従って処理されるが、
ＹＣ処理のReadとＹＣ処理のWrite については必ず異な
るタイミングで実施されるためＤＭＡ要求は競合しな
い。[Example 2] shown in FIG. 7 is an example in which a request permission period is given to a plurality of modules at the same timing. According to the figure, Read of YC processing and Write of YC processing
For, the request permission period is given redundantly. At the overlap timing, it is processed according to the priority order of DMA,
Since the read of the YC process and the write of the YC process are always executed at different timings, DMA requests do not conflict.
【００５０】図８は記録用の静止画取り込みモードにお
けるデータの流れを示している。取り込みモードでは、
ＣＣＤ５４から出力された画像信号はＡ／Ｄ変換器５６
によってデジタル信号に変換され、このＡ／Ｄ変換出力
がメモリコントローラ５８を介してメモリ６０に記憶さ
れる（符号）。メモリ６０に記憶されたデータは、メ
モリコントローラ５８を介して読み出され、信号処理部
６４へ送られる（符号）。信号処理部６４は、読み込
んだ画像データを基にＹＣ変換処理その他所定の信号処
理を施す。所定の信号処理を経たデータは、メモリコン
トローラ５８を介してメモリ６０に書き戻される（符号
）。FIG. 8 shows the data flow in the still image capture mode for recording. In capture mode,
The image signal output from the CCD 54 is the A / D converter 56.
Is converted into a digital signal by this, and this A / D converted output is stored in the memory 60 via the memory controller 58 (reference numeral). The data stored in the memory 60 is read out via the memory controller 58 and sent to the signal processing unit 64 (code). The signal processing unit 64 performs YC conversion processing and other predetermined signal processing based on the read image data. The data that has undergone the predetermined signal processing is written back to the memory 60 via the memory controller 58 (reference numeral).
【００５１】こうして、メモリ６０に格納された画像デ
ータは、メモリコントローラ５８を介して読み出され、
圧縮伸長回路７４へ送られる（符号）。圧縮伸長回路
７４において圧縮された画像データは、メモリコントロ
ーラ５８を介して再びメモリ６０に書き込まれる（符号
）。その後、圧縮データは、メモリコントローラ５８
を介してメモリ６０から読み出され、メモリカードイン
ターフェース７６に送られる（符号）。そして、メモ
リカードインターフェース７６を介して圧縮画像データ
がメモリカード７８に書き込まれる。Thus, the image data stored in the memory 60 is read out via the memory controller 58,
It is sent to the compression / expansion circuit 74 (code). The image data compressed in the compression / expansion circuit 74 is written again in the memory 60 via the memory controller 58 (code). Then, the compressed data is stored in the memory controller 58.
It is read from the memory 60 via the and is sent to the memory card interface 76 (reference numeral). Then, the compressed image data is written in the memory card 78 via the memory card interface 76.
【００５２】図８に示した動作においてＤＭＡ優先順位
は、Ａ／Ｄ変換器５６からのデータ取り込み＞信号処
理部６４へのデータ転送（ＹＣ処理Read），信号処理
部６４からメモリ６０へのデータ転送（ＹＣ処理Write
）＞圧縮伸長回路７４へのデータ転送（圧縮Read）
，圧縮伸長回路７４からメモリ６０へのデータ転送
（圧縮Write ）＞メモリカードインターフェース７６
へのデータ転送の順に設定されている。なお、と
は優劣が無く、とも優劣は無いものとする。In the operation shown in FIG. 8, the DMA priority is: data acquisition from the A / D converter 56> data transfer to the signal processing unit 64 (YC processing Read), data transfer from the signal processing unit 64 to the memory 60. Transfer (YC processing Write
)> Data transfer to compression / expansion circuit 74 (compression Read)
, Data transfer from compression / expansion circuit 74 to memory 60 (compression Write)> memory card interface 76
Are set in the order of data transfer to. In addition, there is no superiority or inferiority, and neither is superiority or inferiority.
【００５３】図９及び図１０には取り込みモード（ＬＣ
Ｄ表示なしの場合）における要求許可期間のタイミング
（周期）の例が示されている。図９に示した〔例１〕
は、各処理モジュールに対する要求許可期間を重複させ
ずに順次処理を行う設定例である。図９に示した順序に
従って要求許可期間が循環式に切り替わり、画像取り込
みの処理が進行する。9 and 10, the capture mode (LC
An example of the timing (cycle) of the request permission period in the case where D is not displayed is shown. [Example 1] shown in FIG.
Is a setting example in which sequential processing is performed without overlapping request permission periods for each processing module. According to the order shown in FIG. 9, the request permission period is switched to the cyclic type, and the image capturing process proceeds.
【００５４】図１０に示した〔例２〕は、同タイミング
で複数のモジュールに対して要求許可期間を与える例で
ある。同図によれば、ＹＣ処理Readと圧縮Read及びメモ
リカードインターフェースへの転送処理の三工程につい
て同じタイミングで要求許可期間が与えられる。同様
に、ＹＣ処理Write 、圧縮Write 及びメモリカードへの
書き込み処理の三工程についても同じタイミングで要求
許可期間が設定されている。ＤＭＡ要求が競合した場合
はＤＭＡの優先順位に従って制御され、順位の高いモジ
ュールに対して許可が下る。[Example 2] shown in FIG. 10 is an example in which a request permission period is given to a plurality of modules at the same timing. According to the figure, the request permission period is given at the same timing for the three steps of YC processing Read, compression Read, and transfer processing to the memory card interface. Similarly, the request permission period is set at the same timing for the three processes of YC processing Write, compression Write, and writing processing to the memory card. When the DMA requests compete with each other, the DMA is controlled according to the priority of the DMA, and the module having the higher priority is granted.
【００５５】図１１は再生モードにおけるデータの流れ
を示している。再生モードでは、メモリカード７８に記
録されている画像データがメモリカードインターフェー
ス７６を介して読み出される。この読み出されたデータ
（圧縮データ）は、メモリコントローラ５８を介してメ
モリ６０に格納される（符号）。次いで、メモリコン
トローラ５８は、メモリ６０内の圧縮データを読み出
し、これを圧縮伸長回路７４に転送する（符号）。圧
縮伸長回路７４で伸長処理された画像データはメモリコ
ントローラ５８を介してメモリ６０に送られる（符号
）。FIG. 11 shows the data flow in the reproduction mode. In the reproduction mode, the image data recorded on the memory card 78 is read out via the memory card interface 76. The read data (compressed data) is stored in the memory 60 via the memory controller 58 (code). Next, the memory controller 58 reads the compressed data in the memory 60 and transfers it to the compression / expansion circuit 74 (code). The image data expanded by the compression / expansion circuit 74 is sent to the memory 60 via the memory controller 58 (code).
【００５６】そして、メモリ６０に記憶されたデータ
は、メモリコントローラ５８を介して読み出され、ＬＣ
Ｄインターフェース６８に送られる（符号）。そし
て、表示用の映像信号に変換された後、液晶ディスプレ
イ７０に供給される。Then, the data stored in the memory 60 is read out via the memory controller 58, and LC
It is sent to the D interface 68 (code). Then, after being converted into a video signal for display, the video signal is supplied to the liquid crystal display 70.
【００５７】図１１に示した動作においてＤＭＡ優先順
位は、カードインターフェース取り込み＞圧縮伸長回
路７４へのデータ転送（伸長Read），圧縮伸長回路７
４からメモリ６０へのデータ転送（伸長Write ）＞Ｌ
ＣＤインターフェース６８へのデータ転送の順に設定
されている。なお、とは優劣が無いものとする。In the operation shown in FIG. 11, the DMA priority is: card interface fetch> data transfer to compression / expansion circuit 74 (expansion Read), compression / expansion circuit 7
Data transfer from 4 to memory 60 (expanded Write)> L
It is set in the order of data transfer to the CD interface 68. In addition, there is no superiority or inferiority.
【００５８】図１２及び図１３には再生モード（ＬＣＤ
表示優先の場合）における要求許可期間のタイミング
（周期）の例が示されている。図１２に示した〔例１〕
は、各処理モジュールに対する要求許可期間を重複させ
ずに順次処理を行う設定例である。図１２に示した順序
に従って要求許可期間が循環式に切り替わり、画像再生
の処理が進行する。The reproduction mode (LCD
An example of the timing (cycle) of the request permission period in the case of display priority is shown. [Example 1] shown in FIG.
Is a setting example in which sequential processing is performed without overlapping request permission periods for each processing module. According to the order shown in FIG. 12, the request permission period is switched to the cyclic type, and the image reproduction process proceeds.
【００５９】図１３に示した〔例２〕は、同タイミング
で複数のモジュールに対して要求許可期間を与える例で
ある。同図によれば、メモリカードインターフェースか
らの取り込みと伸長Read及び伸長Write の各工程につい
て同じタイミングで要求許可期間が与えられる。ＤＭＡ
要求が競合した場合はＤＭＡの優先順位に基づいて制御
される。[Example 2] shown in FIG. 13 is an example in which a request permission period is given to a plurality of modules at the same timing. According to the figure, the request permission period is given at the same timing for each process of fetching from the memory card interface and expanding Read and expanding Write. DMA
When the requests conflict with each other, control is performed based on the priority of DMA.
【００６０】図５乃至図１３で説明したように、カメラ
５０の各動作モードに応じてＤＭＡ優先順位の設定並び
に各モジュールの要求許可期間の設定が変更される。As described with reference to FIGS. 5 to 13, the setting of the DMA priority order and the setting of the request permission period of each module are changed according to each operation mode of the camera 50.
【００６１】[0061]
【発明の効果】以上説明したように本発明によれば、複
数のモジュールでデータバスを共有するシステムにおい
て、各モジュールがＤＭＡ要求を出せるタイムスパン
（要求許可期間）の設定を可能とする手段を設け、各モ
ジュールが予め設定されたタイミングでＤＭＡ要求を出
すようにしたので、ＤＭＡ要求が時間的に分散され、バ
スレートを効率的に使用でき、システム全体の性能向上
を図ることができる。As described above, according to the present invention, in a system in which a plurality of modules share a data bus, a means for enabling each module to set a time span (request permission period) for issuing a DMA request is provided. Since the modules are provided and the DMA requests are issued at preset timings, the DMA requests are dispersed in time, the bus rate can be used efficiently, and the performance of the entire system can be improved.
【図１】本発明の実施形態に係るデータバス接続例を示
すブロック図FIG. 1 is a block diagram showing a data bus connection example according to an embodiment of the present invention.
【図２】従来のバス制御方式によるデータバスの使用例
を示すタイミングチャートFIG. 2 is a timing chart showing an example of using a data bus according to a conventional bus control method.
【図３】本発明の実施形態に係るバス制御方式によるデ
ータバスの使用例を示すタイミングチャートFIG. 3 is a timing chart showing a usage example of a data bus according to a bus control method according to an embodiment of the present invention.
【図４】本発明を適用したデジタルカメラの構成を示す
ブロック図FIG. 4 is a block diagram showing the configuration of a digital camera to which the present invention has been applied.
【図５】図４に示したカメラのムービーモードにおける
データの流れを示すブロック図5 is a block diagram showing a data flow in the movie mode of the camera shown in FIG.
【図６】ムービーモードにおける要求許可期間の周期
（例１）を示す図FIG. 6 is a diagram showing a cycle (example 1) of a request permission period in the movie mode.
【図７】ムービーモードにおける要求許可期間の周期
（例２）を示す図FIG. 7 is a diagram showing a cycle (example 2) of a request permission period in the movie mode.
【図８】図４に示したカメラの取り込みモードにおける
データの流れを示すブロック図8 is a block diagram showing a data flow in a capture mode of the camera shown in FIG.
【図９】取り込みモードにおける要求許可期間の周期
（例１）を示す図FIG. 9 is a diagram showing a cycle (example 1) of a request permission period in a capture mode.
【図１０】取り込みモードにおける要求許可期間の周期
（例２）を示す図FIG. 10 is a diagram showing a cycle (example 2) of a request permission period in a capture mode.
【図１１】図４に示したカメラの再生モードにおけるデ
ータの流れを示すブロック図11 is a block diagram showing a data flow in a reproduction mode of the camera shown in FIG.
【図１２】再生モードにおける要求許可期間の周期（例
１）を示す図FIG. 12 is a diagram showing a cycle (example 1) of a request permission period in the reproduction mode.
【図１３】再生モードにおける要求許可期間の周期（例
２）を示す図FIG. 13 is a diagram showing a cycle (example 2) of a request permission period in the reproduction mode.
１…モジュール、２…モジュール、１０…データバス、
１２…ＤＭＡコントローラ、２０…ＣＰＵ、２４…メモ
リコントローラ、３０…外部デバイスコントローラ、３
４…メモリ、４０…シーケンサ、５０…カメラ、５４…
ＣＣＤ、５６…Ａ／Ｄ変換器、５８…メモリコントロー
ラ、６０…メモリ、６２…データバス、６４…信号処理
部、６６…ＣＰＵ、７０…液晶ディスプレイ、７４…圧
縮伸長回路、７６…メモリカードインターフェース、７
８…メモリカード、８０…シーケンサ1 ... module, 2 ... module, 10 ... data bus,
12 ... DMA controller, 20 ... CPU, 24 ... Memory controller, 30 ... External device controller, 3
4 ... memory, 40 ... sequencer, 50 ... camera, 54 ...
CCD, 56 ... A / D converter, 58 ... Memory controller, 60 ... Memory, 62 ... Data bus, 64 ... Signal processing unit, 66 ... CPU, 70 ... Liquid crystal display, 74 ... Compression / expansion circuit, 76 ... Memory card interface , 7
8 ... Memory card, 80 ... Sequencer
Claims (6)
じデータバスを使用してＤＭＡ転送を行うデータ転送シ
ステムのバス制御方法であって、該方法は、 各モジュールについてＤＭＡ要求を出すことができる要
求許可期間のタイムスパンを設定するとともに、各モジ
ュールに対して所定の周期で要求許可期間が与えられる
ように要求許可期間の付与タイミングを設定し、 前記設定されたタイムスパン及び付与タイミングに従っ
て各モジュールの要求許可期間を管理し、 前記管理の下で各モジュールが要求許可期間内にＤＭＡ
要求を出すようにしたことを特徴とするバス制御方法。1. A bus control method for a data transfer system, wherein a plurality of modules that make a DMA request use the same data bus to make a DMA transfer. The method is a request capable of issuing a DMA request for each module. In addition to setting the time span of the permission period, the request permission period grant timing is set so that the request permission period is given to each module in a predetermined cycle, and each module is assigned according to the set time span and grant timing. It manages the request permission period, and under the management, each module performs DMA within the request permission period.
A bus control method characterized in that a request is issued.
スと、 各モジュールから出されるＤＭＡ要求を調停し、ＤＭＡ
転送可能なモジュールに対して前記データバスの使用許
可を与え、当該モジュールによるＤＭＡ転送の実施を制
御するＤＭＡコントローラと、 各モジュールについてＤＭＡ要求を出すことができる要
求許可期間のタイムスパンを設定するタイムスパン設定
手段と、 各モジュールに対して所定の周期で要求許可期間が与え
られるように要求許可期間の付与タイミングを設定する
タイミング設定手段と、 前記設定されたタイムスパン及び付与タイミングに従っ
て各モジュールの要求許可期間を管理し、各モジュール
に対して要求許可期間を示す信号を与える要求許可期間
管理手段と、 を備えたことを特徴とするバス制御装置。2. A plurality of modules that make a DMA request, a common data bus to which the plurality of modules are connected, a DMA request issued from each module, and a DMA
A DMA controller that grants permission to use the data bus to a transferable module and controls execution of the DMA transfer by the module, and a time slot that sets a time span of a request permission period for which a DMA request can be issued for each module. Pan setting means, timing setting means for setting a grant timing of a request permission period so that a request permission period is given to each module in a predetermined cycle, and a request of each module according to the set time span and grant timing. A bus control device comprising: a request permission period management means for managing a permission period and giving a signal indicating a request permission period to each module.
ング設定手段及び前記要求許可期間管理手段の役割を兼
ね備えた手段としてシーケンサが用いられることを特徴
とする請求項２に記載のバス制御装置。3. The bus control device according to claim 2, wherein a sequencer is used as a unit having the functions of the time span setting unit, the timing setting unit, and the request permission period management unit.
搭載したデジタルカメラであって、該デジタルカメラ
は、 光学像を電気信号に変換する撮像手段と、 前記撮像手段から得られた画像信号をデジタル信号に変
換するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段から出力された画像信号を基に所定
の信号形式に変換する信号処理手段と、 前記ＤＭＡコントローラの制御に従って画像信号を一時
的に記憶するメモリと、 前記信号処理手段で得た画像信号を圧縮する圧縮処理手
段と、 前記圧縮された画像信号を記録媒体に記録する記録手段
と、 カメラ本体の動作を制御する制御手段としての演算処理
装置と、 を備え、 前記Ａ／Ｄ変換手段を介して取得される画像信号の取り
込み処理、前記信号処理手段における信号処理、前記圧
縮処理手段における圧縮処理、前記記録手段による記録
処理及び前記演算処理装置の処理に関して、それぞれ前
記要求許可期間管理手段の管理の下でＤＭＡ転送が実施
されることを特徴とするデジタルカメラ。4. A digital camera equipped with the bus control device according to claim 2 or 3, wherein the digital camera comprises an image pickup means for converting an optical image into an electric signal, and an image obtained from the image pickup means. A / D conversion means for converting the signal into a digital signal, signal processing means for converting the image signal output from the A / D conversion means into a predetermined signal format, and the image signal under the control of the DMA controller. A memory for temporarily storing, a compression processing means for compressing the image signal obtained by the signal processing means, a recording means for recording the compressed image signal on a recording medium, and a control means for controlling the operation of the camera body. And an arithmetic processing unit as described above. The image processing apparatus according to claim 1, comprising: an image signal acquisition process performed through the A / D conversion unit, a signal processing in the signal processing unit, and a compression processing unit. With respect to the compression processing, the recording processing by the recording means, and the processing by the arithmetic processing device, the DMA transfer is performed under the control of the request permission period management means.
信号を伸長する伸長処理手段と、 前記撮像手段を介して取得した画像及び前記記録媒体に
格納されている画像を表示可能な画像表示手段と、 前記画像表示手段に対して表示用の信号を出力する表示
制御手段と、 を備え、 前記伸長処理手段における伸長処理並びに前記画像表示
手段への画像表示処理に関して、それぞれ前記要求許可
期間管理手段の管理の下でＤＭＡ転送が実施されること
を特徴とする請求項４に記載のデジタルカメラ。5. A decompression processing unit for decompressing a compressed image signal stored in the recording medium, and an image display unit capable of displaying the image acquired through the imaging unit and the image stored in the recording medium. And a display control means for outputting a display signal to the image display means, and the request permission period management means for the expansion processing in the expansion processing means and the image display processing for the image display means, respectively. The digital camera according to claim 4, wherein the DMA transfer is performed under the management of the digital camera.
て、該カメラは、前記撮像手段を介して記録用の画像を
取り込む撮影モードと、前記記録媒体に格納されている
画像を前記画像表示手段に表示させる再生モードと、を
有し、選択されるモードに応じて前記タイムスパン及び
前記付与タイミングのうち少なくとも一方の設定内容が
変更されることを特徴とするデジタルカメラ。6. The digital camera according to claim 5, wherein the camera uses a photographing mode for capturing an image for recording via the image pickup means, and an image stored in the recording medium on the image display means. And a reproduction mode to be displayed, wherein the setting content of at least one of the time span and the giving timing is changed according to the selected mode.
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