JP2003121508A - Burn-in testing circuit of semiconductor integration circuit, and method therefor - Google Patents
Burn-in testing circuit of semiconductor integration circuit, and method thereforInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】半導体集積回路におけるバー
インテスト回路であって、特に、機能マクロのバーイン
テスト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burn-in test circuit in a semiconductor integrated circuit, and more particularly to a burn-in test circuit for a function macro.
【0002】[0002]
【従来の技術】従来の機能マクロを備える半導体集積回
路のバーインテスト回路について、メモリ装置を例にと
って図を用いて説明する。2. Description of the Related Art A burn-in test circuit of a semiconductor integrated circuit having a conventional function macro will be described with reference to a memory device as an example with reference to the drawings.
【0003】図3は従来の半導体集積回路のバーインテ
スト回路の構成図である。図において、301はメモリ
装置,302はバーインテストの制御回路,303はテ
ストプログラムであり、バーインテスト時に、制御回路
302によりテストプログラム303のメモリ装置30
1への入力を制御し、テストプログラム303によりメ
モリ装置301のバーインテストを実施する構成であ
る。ここで、テストプログラム303はメモリ装置30
1に対応して作成される。FIG. 3 is a block diagram of a burn-in test circuit of a conventional semiconductor integrated circuit. In the figure, 301 is a memory device, 302 is a burn-in test control circuit, and 303 is a test program. The memory device 30 of the test program 303 is controlled by the control circuit 302 during the burn-in test.
1 is controlled, and the burn-in test of the memory device 301 is executed by the test program 303. Here, the test program 303 is the memory device 30.
It is created corresponding to 1.
【0004】しかしながら、従来の半導体集積回路のバ
ーインテスト回路およびその方法によると、検証できる
メモリ装置のトグル率はテストプログラム303によっ
て決定されるため、テストプログラム303によっては
トグル率を十分確保できないという問題点があった。ま
た、トグル率を向上させるためにはテストプログラム3
03の開発時間が大きくなり、バーインテストの開発時
間が大きくなるという問題点もあった。However, according to the burn-in test circuit of the conventional semiconductor integrated circuit and the method thereof, since the toggle rate of the memory device that can be verified is determined by the test program 303, the test program 303 cannot secure a sufficient toggle rate. There was a point. Also, to improve the toggle rate, test program 3
There is also a problem that the development time of 03 becomes long and the development time of burn-in test becomes long.
【0005】[0005]
【発明が解決しようとする課題】本発明の半導体集積回
路のバーインテスト回路およびその方法は、上記問題点
を解決するために、機能マクロのバーインテストにおけ
るトグル率を向上させると共に、バーインテストの開発
時間を抑制することを目的とする。SUMMARY OF THE INVENTION In order to solve the above problems, a burn-in test circuit for a semiconductor integrated circuit and a method thereof according to the present invention improve a toggle rate in a burn-in test of a function macro and develop a burn-in test. The purpose is to save time.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体集積回路のバーインテスト回路は、1
または2以上の機能マクロと、前記機能マクロに対応し
て試験を行うビルトインセルフテスト回路と、バーイン
試験時に前記機能マクロのバーイン試験を前記ビルトイ
ンセルフテスト回路により行うことを制御する制御回路
とを有し、バーインテスト時に前期機能マクロのバーイ
ンテストをビルトインセルフテスト回路により行うこと
を特徴とする。In order to achieve the above object, a burn-in test circuit for a semiconductor integrated circuit according to the present invention is
Alternatively, there are provided two or more function macros, a built-in self-test circuit that performs a test corresponding to the function macro, and a control circuit that controls performing a burn-in test of the function macro by the built-in self-test circuit during a burn-in test. However, it is characterized in that the burn-in test of the previous function macro is performed by the built-in self-test circuit during the burn-in test.
【0007】請求項2記載の半導体集積回路のバーイン
テスト回路は、請求項1記載の半導体集積回路のバーイ
ンテスト回路において、前記ビルトインセルフテスト回
路をスキャンパス設計することにより、スキャンパスを
動作させて前記ビルトインセルフテスト回路のバーイン
テストを実施することを特徴とする。A burn-in test circuit for a semiconductor integrated circuit according to a second aspect is the burn-in test circuit for a semiconductor integrated circuit according to the first aspect, wherein the scan path is operated by designing the built-in self-test circuit as a scan path. The burn-in test of the built-in self-test circuit is performed.
【0008】請求項3記載の半導体集積回路のバーイン
テスト方法は、機能マクロを有する半導体集積回路のバ
ーインテストを行うに際し、前記機能マクロ部分のバー
インテストを前記機能マクロに対応して試験を行うビル
トインセルフテスト回路により前記機能マクロを動作さ
せて実施することを特徴とする。According to a third aspect of the present invention, there is provided a burn-in test method for a semiconductor integrated circuit, wherein a burn-in test of a semiconductor integrated circuit having a function macro is carried out by performing a burn-in test of the function macro portion in correspondence with the function macro. It is characterized in that the function macro is operated by a self-test circuit.
【0009】請求項4記載の半導体集積回路のバーイン
テスト方法は、機能マクロを有する半導体集積回路のバ
ーインテストを行うに際し、前記機能マクロ部分のバー
インテストを前記機能マクロに対応して試験を行うビル
トインセルフテスト回路により前記機能マクロを動作さ
せて実施する工程と、前記ビルトインセルフテスト回路
をスキャン動作することによりバーインテストを行う工
程とを有する。According to a fourth aspect of the present invention, there is provided a burn-in test method for a semiconductor integrated circuit, wherein a burn-in test of a semiconductor integrated circuit having a function macro is carried out by performing a burn-in test of the function macro portion corresponding to the function macro. The method includes a step of operating the function macro by a self-test circuit to carry out the function macro, and a step of performing a burn-in test by scanning the built-in self-test circuit.
【0010】以上の構成により、半導体集積回路のバー
インテストにおけるトグル率を向上させると共に、バー
インテストの開発時間を抑制することができる。With the above structure, the toggle rate in the burn-in test of the semiconductor integrated circuit can be improved and the development time of the burn-in test can be suppressed.
【0011】[0011]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
(実施の形態1)図1は本発明の実施の形態1における
半導体集積回路のバーインテスト回路を示す構成図であ
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below in detail with reference to the drawings. (First Embodiment) FIG. 1 is a configuration diagram showing a burn-in test circuit of a semiconductor integrated circuit according to a first embodiment of the present invention.
【0012】図において、101はメモリ装置,102
はメモリBIST回路,103は制御回路であり、バー
インテスト時、制御回路103がメモリBIST回路1
02の動作を制御し、メモリ装置102の検証を行う構
成である。ここで、メモリBIST回路102はメモリ
装置101を自律的に所定の動作状態について検証を行
うため、高いトグル率を確保できると共に、テストパタ
ーンの開発をする必要がなくなる。In the figure, 101 is a memory device, and 102 is a memory device.
Is a memory BIST circuit, 103 is a control circuit, and during the burn-in test, the control circuit 103 is the memory BIST circuit 1
02 is controlled to verify the memory device 102. Here, since the memory BIST circuit 102 autonomously verifies the memory device 101 for a predetermined operation state, a high toggle rate can be secured and it is not necessary to develop a test pattern.
【0013】上記構成の半導体集積回路のバーインテス
ト回路の動作について以下に説明する。メモリ装置10
1のバーインテスト時には、通常の試験時と同様に、メ
モリBIST回路102を動作させてバーインテストを
実施する。The operation of the burn-in test circuit of the semiconductor integrated circuit having the above configuration will be described below. Memory device 10
In the burn-in test of 1, the memory BIST circuit 102 is operated to carry out the burn-in test as in the normal test.
【0014】ここで、バーインテスト時には、まず、制
御回路103よりメモリBIST回路102にメモリ装
置101のバーインテストを開始する信号を入力する。
次に、メモリBIST回路102では、自律的にメモリ
装置101の所定の動作を再現するような信号をメモリ
装置101に入力してメモリ装置101の試験を行う。
最後に、メモリ装置101の出力値をメモリBIST回
路102に入力してメモリ装置101の動作の良否判定
を行って結果を制御回路103に出力する。In the burn-in test, first, the control circuit 103 inputs a signal for starting the burn-in test of the memory device 101 to the memory BIST circuit 102.
Next, in the memory BIST circuit 102, a signal that autonomously reproduces a predetermined operation of the memory device 101 is input to the memory device 101 to test the memory device 101.
Finally, the output value of the memory device 101 is input to the memory BIST circuit 102 to determine whether the operation of the memory device 101 is good or bad, and the result is output to the control circuit 103.
【0015】このように、本発明の実施の形態1におけ
る半導体集積回路のバーインテスト回路およびその方法
によると、あらかじめメモリ装置の動作確認のために必
要な全ての試験を実施するように設計されたBIST回
路を用いてバーインテストを行うことにより、メモリ装
置のバーインテストにおけるトグル率を向上させると共
に、バーインテストの開発時間を抑制することができ
る。As described above, according to the burn-in test circuit for the semiconductor integrated circuit and the method thereof according to the first embodiment of the present invention, it is designed to carry out all the tests necessary for confirming the operation of the memory device in advance. By performing the burn-in test using the BIST circuit, the toggle rate in the burn-in test of the memory device can be improved and the development time of the burn-in test can be suppressed.
【0016】(実施の形態2)図2は本発明の実施の形
態2における半導体集積回路のバーインテスト回路を示
す構成図である。(Second Embodiment) FIG. 2 is a block diagram showing a burn-in test circuit of a semiconductor integrated circuit according to a second embodiment of the present invention.
【0017】図において、201はメモリ装置,202
はスキャン設計されたメモリBIST回路,203は制
御回路,204はスキャン信号であり、バーインテスト
時、制御回路203がメモリBIST回路202の動作
を制御し、メモリ装置202の検証を行う。この時、ス
キャン信号204によりメモリBIST回路202を動
作させる。In the figure, 201 is a memory device, and 202
Is a scan-designated memory BIST circuit, 203 is a control circuit, and 204 is a scan signal. During the burn-in test, the control circuit 203 controls the operation of the memory BIST circuit 202 and verifies the memory device 202. At this time, the memory BIST circuit 202 is operated by the scan signal 204.
【0018】上記構成の半導体集積回路のバーインテス
ト回路の動作について以下に説明する。メモリ装置20
1のバーインテスト時には、通常の試験時と同様に、メ
モリBIST回路202を動作させてバーインテストを
実施する。The operation of the burn-in test circuit of the semiconductor integrated circuit having the above structure will be described below. Memory device 20
At the time of the burn-in test of 1, the memory BIST circuit 202 is operated to perform the burn-in test, as in the normal test.
【0019】ここで、メモリ装置のバーインテスト時に
は、まず、制御回路203よりメモリBIST回路20
2にメモリ装置201の試験を開始する信号を入力す
る。次に、メモリBIST回路202では、自律的にメ
モリ装置201の所定の動作を再現するような信号をメ
モリ装置201に入力してメモリ装置201の試験を行
う。最後に、メモリ装置201の出力値をメモリBIS
T回路202に入力してメモリ装置201の動作の良否
判定を行って結果を制御回路203に出力する。また、
メモリ装置のバーインテストとは別に、スキャン信号2
04よりスキャン信号を入力し、スキャン設計されたメ
モリBIST回路202のバーインテストを実施する。Here, in the burn-in test of the memory device, first, the control circuit 203 causes the memory BIST circuit 20 to operate.
A signal for starting the test of the memory device 201 is input to 2. Next, in the memory BIST circuit 202, a signal that autonomously reproduces a predetermined operation of the memory device 201 is input to the memory device 201 to test the memory device 201. Finally, the output value of the memory device 201 is set to the memory BIS.
The result is input to the T circuit 202, the quality of the operation of the memory device 201 is determined, and the result is output to the control circuit 203. Also,
Scan signal 2 separately from burn-in test of memory device
A scan signal is input from 04, and a burn-in test of the scan-designed memory BIST circuit 202 is performed.
【0020】このように、本発明の実施の形態2におけ
る半導体集積回路のバーインテスト回路およびその方法
によると、メモリBIST回路をスキャン設計すること
により、メモリBIST回路のバーインテストを効率的
に行い、バーインテスト全体のトグル率を向上させるこ
ともできる。As described above, according to the burn-in test circuit for semiconductor integrated circuits and the method thereof according to the second embodiment of the present invention, the burn-in test of the memory BIST circuit is efficiently performed by scan designing the memory BIST circuit. It can also improve the toggle rate of the entire burn-in test.
【0021】以上の説明では機能マクロとしてメモリ装
置を例として説明してきたが、メモリ装置に限らず、あ
らゆる機能マクロについても同様に実施することができ
る。In the above description, the memory device has been described as an example of the function macro, but not limited to the memory device, any function macro can be similarly implemented.
【0022】[0022]
【発明の効果】以上のように、本発明における半導体集
積回路のバーインテスト回路およびその方法によると、
あらかじめ機能マクロの動作確認のために必要な全ての
試験を実施するように設計されたBIST回路を用いて
バーインテストを行うことにより、機能マクロのバーイ
ンテストにおけるトグル率を向上させると共に、バーイ
ンテストの開発時間を抑制することができる。さらに、
BIST回路をスキャン設計することにより、BIST
回路のバーインテストを効率的に行い、バーインテスト
全体のトグル率を向上させることもできる。As described above, according to the burn-in test circuit for a semiconductor integrated circuit and the method thereof according to the present invention,
By performing a burn-in test using a BIST circuit designed in advance to perform all the tests necessary for confirming the operation of the function macro, the toggle rate in the burn-in test of the function macro is improved and the burn-in test is performed. Development time can be suppressed. further,
By designing a scan for the BIST circuit,
The burn-in test of the circuit can be performed efficiently and the toggle rate of the entire burn-in test can be improved.
【図1】本発明の実施の形態1における半導体集積回路
のバーインテスト回路を示す構成図FIG. 1 is a configuration diagram showing a burn-in test circuit of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図2】本発明の実施の形態2における半導体集積回路
のバーインテスト回路を示す構成図FIG. 2 is a configuration diagram showing a burn-in test circuit of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図3】従来の半導体集積回路のバーインテスト回路の
構成図FIG. 3 is a configuration diagram of a burn-in test circuit of a conventional semiconductor integrated circuit.
101 メモリ装置 102 メモリBIST回路 103 制御回路 201 メモリ装置 202 メモリBIST回路 203 制御回路 204 スキャン信号 301 メモリ装置 302 制御回路 303 テストプログラム 101 memory device 102 memory BIST circuit 103 control circuit 201 memory device 202 memory BIST circuit 203 control circuit 204 scan signal 301 memory device 302 control circuit 303 test program
Claims (4)
テスト回路と、 バーイン試験時に前記機能マクロのバーイン試験を前記
ビルトインセルフテスト回路により行うことを制御する
制御回路とを有し、バーインテスト時に前期機能マクロ
のバーインテストをビルトインセルフテスト回路により
行うことを特徴とする半導体集積回路のバーインテスト
回路。1. A one or more function macro, a built-in self-test circuit that performs a test corresponding to the function macro, and a control that performs a burn-in test of the function macro by the built-in self-test circuit during a burn-in test. A burn-in test circuit for a semiconductor integrated circuit, which has a control circuit for performing a burn-in test, and performs a burn-in test of a function macro in the previous period by a built-in self-test circuit.
ンパス設計することにより、スキャンパスを動作させて
前記ビルトインセルフテスト回路のバーインテストを実
施することを特徴とする請求項1記載の半導体集積回路
のバーインテスト回路。2. The burn-in of a semiconductor integrated circuit according to claim 1, wherein the built-in self-test circuit is designed as a scan path to operate the scan path to carry out a burn-in test of the built-in self-test circuit. Test circuit.
インテストを行うに際し、 前記機能マクロ部分のバーインテストを前記機能マクロ
に対応して試験を行うビルトインセルフテスト回路によ
り前記機能マクロを動作させて実施することを特徴とす
る半導体集積回路のバーインテスト方法。3. When performing a burn-in test of a semiconductor integrated circuit having a function macro, the burn-in test of the function macro portion is performed by operating the function macro by a built-in self-test circuit that performs a test corresponding to the function macro. A burn-in test method for a semiconductor integrated circuit, comprising:
インテストを行うに際し、 前記機能マクロ部分のバーインテストを前記機能マクロ
に対応して試験を行うビルトインセルフテスト回路によ
り前記機能マクロを動作させて実施する工程と、 前記ビルトインセルフテスト回路をスキャン動作するこ
とによりバーインテストを行う工程とを有する半導体集
積回路のバーインテスト方法。4. When performing a burn-in test of a semiconductor integrated circuit having a function macro, the burn-in test of the function macro portion is performed by operating the function macro by a built-in self-test circuit that performs a test corresponding to the function macro. And a step of performing a burn-in test by scanning the built-in self-test circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001314625A JP2003121508A (en) | 2001-10-12 | 2001-10-12 | Burn-in testing circuit of semiconductor integration circuit, and method therefor |
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ID=19132907
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JP2001314625A Pending JP2003121508A (en) | 2001-10-12 | 2001-10-12 | Burn-in testing circuit of semiconductor integration circuit, and method therefor |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006337289A (en) * | 2005-06-06 | 2006-12-14 | Renesas Technology Corp | Semiconductor integrated circuit device and its testing method |
US7174489B2 (en) | 2003-07-10 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory test device |
JP2007205933A (en) * | 2006-02-02 | 2007-08-16 | Nec Electronics Corp | Semiconductor integrated circuit |
-
2001
- 2001-10-12 JP JP2001314625A patent/JP2003121508A/en active Pending
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