JP2003115710A - Electronic component manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子部品の製造方
法に関し、例えば複数の誘電体層を積層して構成された
電子部品の製造方法に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an electronic component, and is suitable for application to, for example, a method for manufacturing an electronic component configured by laminating a plurality of dielectric layers.
【０００２】[0002]
【従来の技術】近時、携帯電話等の無線通信システムの
多様化に伴い、積層型誘電体フィルタ等の電子部品に対
して、小型化、低損失化の要請が強くなってきている。
積層型誘電体フィルタを小型化すると共振器長が短くな
ることから、低周波数化と同様に、周波数を下げる必要
がある。そのため、共振電極の途中から幅を変更した
り、内層アース電極を使用することで、共振器のインピ
ーダンスを途中から変えるという構造を採用している。2. Description of the Related Art Recently, with the diversification of wireless communication systems such as mobile phones, there has been an increasing demand for miniaturization and low loss of electronic components such as laminated dielectric filters.
Since miniaturization of the laminated dielectric filter shortens the resonator length, it is necessary to lower the frequency as in the case of lowering the frequency. Therefore, a structure is adopted in which the impedance of the resonator is changed halfway by changing the width of the resonance electrode halfway or by using the inner layer ground electrode.
【０００３】この構造を有する積層型誘電体フィルタ１
００は、例えば図６に示すように、誘電体基板１０２内
に、一端がアース電極１０４に短絡された共振電極１０
６と、該共振電極１０６の開放端に対向するように誘電
体層を挟んで形成された内層アース電極１０８及び１１
０とが形成されて構成されている。Multilayer dielectric filter 1 having this structure
00 indicates the resonance electrode 10 whose one end is short-circuited to the ground electrode 104 in the dielectric substrate 102 as shown in FIG.
6 and inner layer ground electrodes 108 and 11 formed by sandwiching a dielectric layer so as to face the open end of the resonance electrode 106.
And 0 are formed.
【０００４】積層型誘電体フィルタ１００の小型化要求
に伴って誘電体基板１０２のサイズを小型にすると、
：無負荷Ｑ値の低下、：静電容量の不足が生じる、
という問題がある。When the size of the dielectric substrate 102 is reduced in response to the demand for miniaturization of the laminated dielectric filter 100,
: Decrease in unloaded Q value ,: Insufficient capacitance occurs,
There is a problem.
【０００５】これを改善するために、例えば２つの共振
器間の結合度を調整するための結合調整電極を積層方向
に並ぶ共振電極間に配置したり（例えば特開平１１−２
６６１０３号公報参照）、入力側共振器と容量を介して
入力端子と接続する入力用電極を積層方向に並ぶ２枚の
入力側共振電極間に配置すると共に、出力側共振器と容
量を介して出力端子と接続する出力用電極を積層方向に
並ぶ２枚の出力側共振電極間に配置するようにして（例
えば特開平１１−２８４４０６号参照）、静電容量の増
大化を図るようにしている。In order to improve this, for example, a coupling adjustment electrode for adjusting the degree of coupling between two resonators is arranged between the resonance electrodes arranged in the stacking direction (for example, Japanese Patent Laid-Open No. 11-2.
No. 66103), an input electrode connected to an input terminal via an input side resonator and a capacitance is arranged between two input side resonance electrodes arranged in the stacking direction, and an output side resonator and a capacitance are used. The output electrode connected to the output terminal is arranged between two output side resonance electrodes arranged in the stacking direction (see, for example, Japanese Patent Laid-Open No. 11-284406) to increase the capacitance. .
【０００６】また、低損失化を図るために、図７に示す
ように、複数枚の共振電極１０６ａ〜１０６ｃを積層方
向に配置して１つの共振器を構成させるようにした構造
が提案されている（例えば特開平１１−２７４８０７号
公報参照）。In order to reduce the loss, as shown in FIG. 7, a structure has been proposed in which a plurality of resonance electrodes 106a to 106c are arranged in the stacking direction to form one resonator. (See, for example, Japanese Patent Laid-Open No. 11-274807).
【０００７】このような積層型誘電体フィルタ１００を
製造する場合は、図８に示すように、一主面に電極パタ
ーン１１２が形成された１以上の誘電体層（Ｓ１、Ｓ４
〜Ｓ８及びＳ１０）と一主面に電極パターン１１２が形
成されていない１以上の誘電体層（Ｓ２、Ｓ３及びＳ
９）を積層してセラミック積層体を作製し、その後、該
セラミック積層体を焼成することによって、上述の積層
型誘電体フィルタ１００を作製するようにしている。In the case of manufacturing such a laminated dielectric filter 100, as shown in FIG. 8, one or more dielectric layers (S1, S4) having an electrode pattern 112 formed on one main surface.
~ S8 and S10) and one or more dielectric layers (S2, S3 and S) having no electrode pattern 112 formed on one main surface.
9) is laminated to produce a ceramic laminate, and then the ceramic laminate is fired to produce the above-mentioned laminated dielectric filter 100.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、無負荷
Ｑ値の改善や静電容量の増大を目的として、誘電体基板
１０２内に形成すべき電極を数多く積層すると、ワーク
としてのセラミック積層体において、複数の電極が重な
った箇所と、誘電体層しかない箇所での厚みの差によ
り、積層時に歪みが生じるおそれがある。However, when a large number of electrodes to be formed in the dielectric substrate 102 are laminated for the purpose of improving the no-load Q value and increasing the electrostatic capacitance, a ceramic laminated body as a work becomes Distortion may occur during stacking due to the difference in thickness between a portion where a plurality of electrodes overlap and a portion where only the dielectric layer is present.
【０００９】また、前記誘電体層の積層、焼成によって
構成された誘電体基板１０２においても、電極の周囲に
隙間ができるという問題がある。Further, in the dielectric substrate 102 formed by stacking and firing the dielectric layers, there is a problem that a gap is formed around the electrodes.
【００１０】例えば、積層時に歪みが生じた場合、その
後の焼成時において、電極と誘電体との熱膨張率の違い
により応力が生じ、誘電体内部にクラック（割れ）が起
こるおそれがある。For example, when strain occurs during lamination, stress may occur due to the difference in the coefficient of thermal expansion between the electrode and the dielectric during subsequent firing, and cracks may occur inside the dielectric.
【００１１】また、誘電体基板１０２において電極の周
囲に隙間が生じている場合、隙間によって誘電率が低下
するため、必要とする容量値を得ることができず、特性
変動の要因となる。Further, when a gap is formed around the electrodes on the dielectric substrate 102, the permittivity decreases due to the gap, so that a required capacitance value cannot be obtained, which causes a characteristic variation.
【００１２】本発明はこのような課題を考慮してなされ
たものであり、無負荷Ｑ値の改善や静電容量の増大を目
的として、誘電体基板内に形成すべき電極を数多く積層
しても、誘電体基板の内部にクラックや隙間等は生じ
ず、特性の安定化を図ることができ、積層型誘電体フィ
ルタ等の電子部品の歩留まりを向上させることができる
電子部品の製造方法を提供することを目的とする。The present invention has been made in consideration of the above problems, and a large number of electrodes to be formed are stacked in a dielectric substrate for the purpose of improving the no-load Q value and increasing the electrostatic capacitance. Also, the present invention provides a method for manufacturing an electronic component, which does not cause cracks or gaps inside the dielectric substrate, can stabilize the characteristics, and can improve the yield of electronic components such as a laminated dielectric filter. The purpose is to do.
【００１３】[0013]
【課題を解決するための手段】本発明は、１以上の誘電
体層のうち、少なくとも１つの誘電体層の一主面に電極
パターンが形成された前記１以上の誘電体層を積層して
セラミック積層体を作製する工程と、該セラミック積層
体を焼成する工程とを有する電子部品の製造方法におい
て、前記一主面に電極パターンが形成された１以上の誘
電体層のうち、少なくとも１つの誘電体層上に形成され
た前記電極パターンの少なくとも周縁部を覆うようにセ
ラミックスのペーストを形成する工程を含むことを特徴
とする。なお、前記セラミックのペーストを印刷により
形成することが好ましい。また、各誘電体層は１枚又は
２枚以上のセラミックシートが積層されて構成されてい
る。According to the present invention, among one or more dielectric layers, at least one dielectric layer is laminated with one or more dielectric layers having an electrode pattern formed on one main surface thereof. In a method for manufacturing an electronic component, which includes a step of producing a ceramic laminate and a step of firing the ceramic laminate, at least one of the one or more dielectric layers having an electrode pattern formed on the one main surface. The method is characterized by including a step of forming a ceramic paste so as to cover at least a peripheral portion of the electrode pattern formed on the dielectric layer. It is preferable that the ceramic paste is formed by printing. Each dielectric layer is formed by laminating one or more ceramic sheets.
【００１４】即ち、本発明は、一主面に電極パターンが
形成された１以上の誘電体層に対して、電極パターンの
周縁部を覆うようにセラミックスのペーストを形成する
ようにしている。そのため、一主面に電極パターンが形
成された１以上の誘電体層と一主面に電極パターンが形
成されていない１以上の誘電体層を積層してセラミック
積層体を作製した際に、前記ペーストが誘電体層の積層
時における歪みを緩和する。That is, according to the present invention, a ceramic paste is formed on one or more dielectric layers having an electrode pattern formed on one main surface so as to cover the peripheral edge of the electrode pattern. Therefore, when a ceramic laminate is produced by laminating one or more dielectric layers having an electrode pattern formed on one main surface and one or more dielectric layers having no electrode pattern formed on one main surface, The paste relieves strain when the dielectric layers are laminated.
【００１５】また、前記セラミック積層体を作製した際
に、電極の周囲に前記ペーストが充填された状態とな
り、その後、セラミック積層体を焼成して誘電体基板と
したときに、電極の周囲に隙間は生じなくなる。Further, when the ceramic laminate is manufactured, the paste is filled around the electrodes, and when the ceramic laminate is thereafter fired to form a dielectric substrate, a gap is formed around the electrodes. Will not occur.
【００１６】このように、本発明においては、無負荷Ｑ
値の改善や静電容量の増大を目的として、誘電体基板内
に形成すべき電極を数多く積層しても、誘電体基板の内
部にクラックや隙間等は生じず、特性の安定化を図るこ
とができ、積層型誘電体フィルタ等の電子部品の歩留ま
りを向上させることができる。As described above, in the present invention, the unloaded Q
Even if many electrodes to be formed in the dielectric substrate are stacked for the purpose of improving the value and increasing the capacitance, cracks and gaps do not occur inside the dielectric substrate and the characteristics are stabilized. Therefore, the yield of electronic components such as a laminated dielectric filter can be improved.
【００１７】そして、前記製造方法において、電極パタ
ーンが形成された全ての誘電体層についてセラミックの
ペーストを形成するようにしてもよい。この場合、積層
時における歪みを更に緩和することができると共に、全
ての電極の周囲に隙間を生じさせなくすることができ
る。In the above manufacturing method, ceramic paste may be formed on all the dielectric layers having the electrode patterns. In this case, the strain at the time of stacking can be further alleviated, and no gap can be formed around all the electrodes.
【００１８】また、前記セラミックのペーストの形成対
象とされた前記誘電体層の一主面に対し、前記電極パタ
ーンの一部を除く全面に前記セラミックのペーストを形
成するようにしてもよい。少なくとも電極パターンの周
縁部を覆うようにペーストを形成するわけだが、この製
造方法では、電極パターンのうち、その周縁部を除く部
分は露出していることとなる。そして、ペーストは、そ
の流動性により、電極パターン上には薄く形成され、誘
電体層上には厚く形成されることになる。即ち、ペース
トを形成することで、複数の電極が重なった箇所と、誘
電体層しかない箇所での厚みの差がほとんどなくなり、
積層時に発生していた歪みが大幅に抑制されることにな
る。また、電極の周囲に発生していた隙間を確実になく
すことができる。The ceramic paste may be formed on the entire main surface of the dielectric layer, on which the ceramic paste is to be formed, except for a part of the electrode pattern. Although the paste is formed so as to cover at least the peripheral portion of the electrode pattern, in this manufacturing method, the portion of the electrode pattern excluding the peripheral portion is exposed. Due to the fluidity of the paste, the paste is thinly formed on the electrode pattern and thickly formed on the dielectric layer. That is, by forming the paste, there is almost no difference in thickness between a portion where a plurality of electrodes overlap and a portion where only the dielectric layer is present,
The strain that has occurred during lamination is greatly suppressed. Further, it is possible to surely eliminate the gap generated around the electrodes.
【００１９】また、前記セラミックのペーストの形成対
象とされた前記誘電体層の一主面に対し、前記電極パタ
ーンを含む全面に前記セラミックのペーストを形成する
ようにしてもよい。Further, the ceramic paste may be formed on the entire surface including the electrode pattern with respect to one main surface of the dielectric layer on which the ceramic paste is to be formed.
【００２０】この場合、電極パターンと誘電体層間にセ
ラミックスのペーストが介在することになるため、隙間
や歪みの発生を抑制することができるだけでなく、電極
と誘電体層とをペーストを通じて強固に結合することが
できる。そのため、電極材料として誘電体層との密着力
が低いものを用いたとしても、電極と誘電体層との結合
を十分なものとすることができる。In this case, since the ceramic paste is interposed between the electrode pattern and the dielectric layer, it is possible to suppress the generation of gaps and distortions, and firmly bond the electrode and the dielectric layer through the paste. can do. Therefore, even if an electrode material having a low adhesion to the dielectric layer is used, the bonding between the electrode and the dielectric layer can be made sufficient.
【００２１】また、前記製造方法において、前記誘電体
層の一主面上に形成されたセラミックのペーストのう
ち、前記電極パターン上に形成されたペーストの厚み
を、それ以外の部分に形成されたペーストの厚みよりも
薄くしてもよい。また、前記セラミックのペーストを印
刷により形成するようにしてもよい。Further, in the manufacturing method, the thickness of the paste formed on the electrode pattern among the ceramic paste formed on the one main surface of the dielectric layer is formed on other portions. It may be thinner than the thickness of the paste. Further, the ceramic paste may be formed by printing.
【００２２】[0022]
【発明の実施の形態】以下、本発明に係る電子部品の製
造方法を例えば積層型誘電体フィルタに適用した実施の
形態例（以下、単に実施の形態に係る製造方法と記す）
を図１〜図５を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an example of an embodiment in which a method of manufacturing an electronic component according to the present invention is applied to, for example, a laminated dielectric filter (hereinafter, simply referred to as a manufacturing method according to an embodiment)
Will be described with reference to FIGS.
【００２３】まず、本実施の形態に係る製造方法にて製
造される積層型誘電体フィルタ１０について図１及び図
２を参照しながら説明する。First, a laminated dielectric filter 10 manufactured by the manufacturing method according to this embodiment will be described with reference to FIGS. 1 and 2.
【００２４】この積層型誘電体フィルタ１０は、図１に
示すように、複数の誘電体層（Ｓ１〜Ｓ１０：図２参
照）が積層、焼成一体化され、かつ、表面にアース電極
１２が形成された誘電体基板１４を有し、誘電体基板１
４内には、２組の共振器１６Ａ及び１６Ｂが形成されて
いる。なお、図２に示すように、下面側のアース電極１
２ｂは、誘電体基板１４の下面ではなく、第１０の誘電
体層Ｓ１０の一主面（上面）に形成されている。As shown in FIG. 1, this laminated type dielectric filter 10 has a plurality of dielectric layers (S1 to S10: see FIG. 2) laminated and fired and integrated, and a ground electrode 12 is formed on the surface. The dielectric substrate 1 having the dielectric substrate 14
Two sets of resonators 16A and 16B are formed in the circuit 4. As shown in FIG. 2, the ground electrode 1 on the lower surface side
2b is formed not on the lower surface of the dielectric substrate 14 but on one main surface (upper surface) of the tenth dielectric layer S10.
【００２５】また、図１に示すように、誘電体基板１４
の表面には、一方の側面に入力端子１８が形成され、他
方の側面に出力端子２０が形成されている。なお、入力
端子１８とアース電極１２間、並びに出力端子２０とア
ース電極１２間にはそれぞれ絶縁のための領域（誘電体
基板１４が露出した部分）２２及び２４が設けられてい
る。Further, as shown in FIG. 1, the dielectric substrate 14
The input terminal 18 is formed on one side surface and the output terminal 20 is formed on the other side surface of the. Areas 22 and 24 for insulation (the exposed portion of the dielectric substrate 14) are provided between the input terminal 18 and the ground electrode 12 and between the output terminal 20 and the ground electrode 12, respectively.
【００２６】各共振器１６Ａ及び１６Ｂは、例えば３枚
の共振電極（２６Ａ、２８Ａ、３０Ａ）及び（２６Ｂ、
２８Ｂ、３０Ｂ）がその積層方向に重ねられて構成さ
れ、積層方向の各共振電極（２６Ａ、２８Ａ）及び（２
８Ａ、３０Ａ）間、並びに（２６Ｂ、２８Ｂ）及び（２
８Ｂ、３０Ｂ）間にはそれぞれ誘電体層が介在されてい
る。Each of the resonators 16A and 16B has, for example, three resonance electrodes (26A, 28A, 30A) and (26B,
28B and 30B) are stacked in the stacking direction, and each resonance electrode (26A, 28A) and (2) in the stacking direction is formed.
8A, 30A), and (26B, 28B) and (2
A dielectric layer is interposed between each of 8B and 30B).
【００２７】共振電極（２６Ａ、２８Ａ、３０Ａ）及び
（２６Ｂ、２８Ｂ、３０Ｂ）を１／４波長の共振電極と
した場合は、例えば図２に示すように、誘電体基板１４
の側面のうち、共振電極（２６Ａ、２８Ａ、３０Ａ）及
び（２６Ｂ、２８Ｂ、３０Ｂ）が露出する面にアース電
極１２を形成して各共振電極（２６Ａ、２８Ａ、３０
Ａ）及び（２６Ｂ、２８Ｂ、３０Ｂ）の一方の端部をア
ース電極１２と短絡させた構造が採用される。When the resonant electrodes (26A, 28A, 30A) and (26B, 28B, 30B) are resonant electrodes of ¼ wavelength, for example, as shown in FIG.
Of the resonance electrodes (26A, 28A, 30A) and (26B, 28B, 30B), the ground electrode 12 is formed on the surface where the resonance electrodes (26A, 28A, 30A) are exposed.
A structure in which one end of (A) and (26B, 28B, 30B) is short-circuited to the ground electrode 12 is adopted.
【００２８】この場合、図２に示すように、各共振電極
（２６Ａ、２８Ａ、３０Ａ）並びに（２６Ｂ、２８Ｂ、
３０Ｂ）の開放端を内層アース電極３２Ａ及び３４Ａ並
びに３２Ｂ及び３４Ｂを介してアース電極１２と容量結
合させることで、各共振電極（２６Ａ、２８Ａ、３０
Ａ）及び（２６Ｂ、２８Ｂ、３０Ｂ）の電気長を短くす
ることができる。In this case, as shown in FIG. 2, the resonance electrodes (26A, 28A, 30A) and (26B, 28B,
30B) is capacitively coupled to the ground electrode 12 via the inner-layer ground electrodes 32A and 34A and 32B and 34B, so that the resonance electrodes (26A, 28A, 30A)
The electrical length of A) and (26B, 28B, 30B) can be shortened.
【００２９】具体的に、積層型誘電体フィルタ１０の構
成を図２に基づいて説明すると、まず、前記誘電体基板
１４は、第１〜第１０の誘電体層Ｓ１〜Ｓ１０を順次積
層して形成され、これら第１〜第１０の誘電体層Ｓ１〜
Ｓ１０はそれぞれ１枚あるいは複数枚のセラミックシー
トにて構成される。Specifically, the structure of the laminated dielectric filter 10 will be described with reference to FIG. 2. First, the dielectric substrate 14 is formed by sequentially laminating first to tenth dielectric layers S1 to S10. These first to tenth dielectric layers S1 to S10 are formed.
Each S10 is composed of one or a plurality of ceramic sheets.
【００３０】そして、第５〜第７の誘電体層Ｓ５〜Ｓ７
の各一主面に、それぞれ２組の共振電極（２６Ａ、２８
Ａ、３０Ａ）及び（２６Ｂ、２８Ｂ、３０Ｂ）が形成さ
れている。The fifth to seventh dielectric layers S5 to S7
2 sets of resonance electrodes (26A, 28A)
A, 30A) and (26B, 28B, 30B) are formed.
【００３１】第４の誘電体層Ｓ４の一主面には、入力側
の共振電極２６Ａと容量を介して入力端子１８に接続す
るための入力用電極３６と、出力側の共振電極２６Ｂと
容量を介して出力端子２０に接続するための出力用電極
３８が形成され、更に、平面的に、共振電極２６Ａ及び
２６Ｂの各開放端を含む位置にそれぞれ内層アース電極
３２Ａ及び３２Ｂが形成されている。On one main surface of the fourth dielectric layer S4, the input electrode 36 for connecting to the input terminal 18 via the input resonance electrode 26A and the capacitance, the output resonance electrode 26B and the capacitance. An output electrode 38 for connection to the output terminal 20 is formed through the, and inner layer ground electrodes 32A and 32B are further formed in positions including the open ends of the resonance electrodes 26A and 26B in a plan view. .
【００３２】第８の誘電体層Ｓ８の一主面には、平面的
に、共振電極３０Ａ及び３０Ｂの各開放端を含む位置に
それぞれ内層アース電極３４Ａ及び３４Ｂが形成され、
更に、共振器１６Ａ及び１６Ｂ間の結合度を調整するた
めの結合調整電極４０が形成されている。Inner layer ground electrodes 34A and 34B are respectively formed on one main surface of the eighth dielectric layer S8 at positions including the open ends of the resonance electrodes 30A and 30B in plan view.
Furthermore, a coupling adjustment electrode 40 for adjusting the degree of coupling between the resonators 16A and 16B is formed.
【００３３】ここで、積層型誘電体フィルタ１０の製造
方法、特に、第１の実施の形態に係る製造方法について
図３及び図４を参照しながら説明即する。Here, a method of manufacturing the laminated dielectric filter 10, in particular, a method of manufacturing the first embodiment will be described with reference to FIGS. 3 and 4.
【００３４】まず、図３のステップＳ１０１において、
セラミックシートを作製する。ここで、積層型誘電体フ
ィルタ１０においては、各種電極を誘電体基板１４内に
内装（内蔵）することから、これらの電極は、損失の少
ない比抵抗の低いものを用いることが好ましい。First, in step S101 of FIG.
Make a ceramic sheet. Here, in the laminated dielectric filter 10, since various electrodes are incorporated (built in) in the dielectric substrate 14, it is preferable to use those electrodes with low loss and low specific resistance.
【００３５】また、セラミックシートとして使用する誘
電体としては、信頼性が高く、誘電率の選択の幅が広い
もの、即ち、セラミック誘電体が好ましい。この場合、
積層型誘電体フィルタ１０の小型化を有効に図ることが
できる。As the dielectric used as the ceramic sheet, one having high reliability and a wide range of selection of dielectric constant, that is, a ceramic dielectric is preferable. in this case,
It is possible to effectively reduce the size of the laminated dielectric filter 10.
【００３６】また、製造方法としては、セラミック粉末
の成形体に電極材料のペーストを塗布して電極パターン
を形成した後、各々の成形体を積層し、更に焼成して緻
密化し、導体がその内部に積層された状態でセラミック
誘電体と一体化することが望ましい。As a manufacturing method, after a paste of an electrode material is applied to a ceramic powder compact to form an electrode pattern, the compacts are laminated and fired to densify the inside of the conductor. It is desirable to integrate it with the ceramic dielectric in a laminated state.
【００３７】Ａｇ系やＣｕ系の導体を使用する場合に
は、それらの導体の融点が低く、通常の誘電体材料と同
時焼成することは困難であることから、それらの融点
（１１００℃以下）よりも低い温度で焼成され得る誘電
体材料を用いる必要がある。When Ag-based or Cu-based conductors are used, the melting points of these conductors are low and it is difficult to co-fire with ordinary dielectric materials. Therefore, their melting points (1100 ° C. or less) are used. It is necessary to use a dielectric material that can be fired at lower temperatures.
【００３８】また、マイクロ波フィルタとしてのデバイ
スの性格上、形成される共振回路の共振周波数の温度特
性（温度係数）が±５０ｐｐｍ／℃以下になるような誘
電体材料が好ましい。Further, in view of the characteristics of the device as the microwave filter, a dielectric material is preferable so that the temperature characteristic (temperature coefficient) of the resonance frequency of the formed resonance circuit is ± 50 ppm / ° C. or less.
【００３９】このような誘電体材料としては、例えばコ
ージェライト系ガラス粉末とＴｉＯ 2粉末及びＮｄ2Ｔｉ
2Ｏ7粉末との混合物等のガラス系のものや、ＢａＯ−Ｔ
ｉＯ 2−Ｒｅ2Ｏ3−Ｂｉ2Ｏ3系組成（Ｒｅ：レアアース
成分）に若干のガラス形成成分やガラス粉末を添加した
もの、酸化バリウム−酸化チタン−酸化ネオジウム系誘
電体磁気組成物粉末に若干のガラス粉末を添加したもの
がある。As such a dielectric material, for example,
-Jerlite glass powder and TiO 2Powder and Nd2Ti
2O7Glass-based materials such as mixtures with powder, BaO-T
iO 2-Re2O3-Bi2O3System composition (Re: rare earth
Ingredients) with some glass-forming ingredients and glass powder added
Barium oxide-titanium oxide-neodymium oxide type
Electromagnetic composition powder with some glass powder added
There is.
【００４０】一例として、積層型誘電体フィルタ１０の
第１〜第１０の誘電体層Ｓ１〜Ｓ１０（例えば誘電率ε
ｒ＝８０）に対しては、ＭｇＯ（１８ｗｔ％）−Ａｌ2
Ｏ3（３７ｗｔ％）−ＳｉＯ2（３７ｗｔ％）−Ｂ2Ｏ
3（５ｗｔ％）−ＴｉＯ2（３ｗｔ％）からなる組成のガ
ラス粉末７３ｗｔ％と、市販のＴｉＯ2粉末１７ｗｔ％
と、Ｎｄ2Ｔｉ2Ｏ7粉末１０ｗｔ％とを十分に混合し、
混合粉末を得た。As an example, the first to tenth dielectric layers S1 to S10 of the laminated dielectric filter 10 (for example, the dielectric constant ε) are used.
For r = 80), MgO (18 wt%)-Al 2
O 3 (37wt%) - SiO 2 (37wt%) - B 2 O
73 wt% of glass powder having a composition of 3 (5 wt%)-TiO 2 (3 wt%) and 17 wt% of commercially available TiO 2 powder
And Nd 2 Ti 2 O 7 powder 10 wt% are thoroughly mixed,
A mixed powder was obtained.
【００４１】なお、Ｎｄ2Ｔｉ2Ｏ7粉末は、Ｎｄ2Ｏ3粉
末とＴｉＯ2粉末とを１２００℃で仮焼した後、粉砕し
て得たものを使用した。The Nd 2 Ti 2 O 7 powder used was obtained by calcination of Nd 2 O 3 powder and TiO 2 powder at 1200 ° C. and then pulverization.
【００４２】次いで、前記混合粉末に、アクリル系有機
バインダ、可塑剤、トルエン及びアルコール系の溶剤を
加え、アルミナ玉石で十分に混合してスラリーとした。
そして、このスラリーを用いて、ドクターブレード法に
より、０．２ｍｍ〜０．５ｍｍの厚みのセラミックシー
トを作製した。Next, an acrylic organic binder, a plasticizer, toluene and an alcohol solvent were added to the mixed powder, and the mixture was sufficiently mixed with alumina cobblestone to form a slurry.
Then, using this slurry, a ceramic sheet having a thickness of 0.2 mm to 0.5 mm was produced by the doctor blade method.
【００４３】その後、図３のステップＳ１０２におい
て、単一のセラミックシートあるいは複数枚のセラミッ
クシートにてそれぞれ第１〜第１０の誘電体層Ｓ１〜Ｓ
１０を作製する。Thereafter, in step S102 of FIG. 3, the first to tenth dielectric layers S1 to S are made of a single ceramic sheet or a plurality of ceramic sheets, respectively.
Make 10.
【００４４】次に、ステップＳ１０３において、必要な
誘電体層の一主面に電極パターンを形成する。銀ペース
トを電極形成用のペーストとして用い、必要な誘電体層
の一主面に前記銀ペーストによる電極パターンをそれぞ
れ印刷した。具体的には、図４に示すように、第１の誘
電体層Ｓ１の一主面に上面側のアース電極１２ａの電極
パターンＰｔ１が形成され、第４の誘電体層Ｓ４の一主
面に入力用電極３６、出力用電極３８並びに内層アース
電極３２Ａ及び３２Ｂの電極パターンＰｔ３及びＰｔ４
がそれぞれ形成される。なお、図４において、内層アー
ス電極３２Ａ及び３２Ｂ並びに結合調整電極４０の各電
極パターンの図示を省略する。Next, in step S103, an electrode pattern is formed on one main surface of the required dielectric layer. The silver paste was used as an electrode-forming paste, and the electrode patterns of the silver paste were printed on one main surface of the required dielectric layer. Specifically, as shown in FIG. 4, the electrode pattern Pt1 of the ground electrode 12a on the upper surface side is formed on one main surface of the first dielectric layer S1, and the one main surface of the fourth dielectric layer S4 is formed. Electrode patterns Pt3 and Pt4 of the input electrode 36, the output electrode 38, and the inner layer ground electrodes 32A and 32B
Are formed respectively. In FIG. 4, the electrode patterns of the inner layer ground electrodes 32A and 32B and the coupling adjustment electrode 40 are not shown.
【００４５】また、第５の誘電体層Ｓ５の一主面に共振
電極２６Ａ及び２６Ｂの電極パターンＰｔ５及びＰｔ６
が形成され、第６の誘電体層Ｓ６の一主面に同じく共振
電極２８Ａ及び２８Ｂの電極パターンＰｔ７及びＰｔ８
が形成され、第７の誘電体層Ｓ７の一主面に同じく共振
電極３０Ａ及び３０Ｂの電極パターンＰｔ９及びＰｔ１
０が形成される。Further, the electrode patterns Pt5 and Pt6 of the resonance electrodes 26A and 26B are formed on one main surface of the fifth dielectric layer S5.
Are formed, and the electrode patterns Pt7 and Pt8 of the resonance electrodes 28A and 28B are also formed on one main surface of the sixth dielectric layer S6.
Are formed, and the electrode patterns Pt9 and Pt1 of the resonance electrodes 30A and 30B are also formed on one main surface of the seventh dielectric layer S7.
0 is formed.
【００４６】更に、第８の誘電体層Ｓ８の一主面に内層
アース電極３４Ａ及び３４Ｂの電極パターンＰｔ１１及
びＰｔ１２が形成されると共に、結合調整電極４０の電
極パターン（図示せず）がそれぞれ形成され、第１０の
誘電体層Ｓ１０の一主面に下面側のアース電極１２ｂの
電極パターンＰｔ１３が形成される。Further, the electrode patterns Pt11 and Pt12 of the inner-layer ground electrodes 34A and 34B are formed on one main surface of the eighth dielectric layer S8, and the electrode patterns (not shown) of the coupling adjustment electrode 40 are formed, respectively. Then, the electrode pattern Pt13 of the ground electrode 12b on the lower surface side is formed on one main surface of the tenth dielectric layer S10.
【００４７】その後、図３のステップＳ１０４におい
て、アース電極１２を除く、各電極パターンＰｔ３〜Ｐ
ｔ１２の少なくとも周縁部を覆うようにセラミックスの
ペースト５０（以下、セラミックペーストと記す）を印
刷により形成する（図４参照）。この第１の実施の形態
では、電極パターンＰｔ３〜Ｐｔ１２が形成された誘電
体層Ｓ４〜Ｓ８の各一主面に対し、前記電極パターンＰ
ｔ３〜Ｐｔ１２の各一部を除く全面にセラミックペース
ト５０を形成する。Then, in step S104 of FIG. 3, the electrode patterns Pt3 to Pt except the ground electrode 12 are removed.
A ceramic paste 50 (hereinafter referred to as a ceramic paste) is formed by printing so as to cover at least the peripheral portion of t12 (see FIG. 4). In the first embodiment, the electrode pattern P is formed on each main surface of the dielectric layers S4 to S8 on which the electrode patterns Pt3 to Pt12 are formed.
The ceramic paste 50 is formed on the entire surface except each part of t3 to Pt12.
【００４８】これにより、電極パターンＰｔ３〜Ｐｔ１
２のうち、その周縁部を除く部分は、外部に露出してい
ることとなる。セラミックペースト５０は、セラミック
シートと同じ材料によるペーストを用いることが好まし
い。なお、上面側のアース電極１２ａの電極パターンＰ
ｔ１上にはセラミックペースト５０を形成せず、下面側
のアース電極１２ｂの電極パターンＰｔ１３が形成され
た第１０の誘電体層Ｓ１０上にはその全面にセラミック
ペースト５０を形成した。As a result, the electrode patterns Pt3 to Pt1 are formed.
The part of 2 excluding its peripheral portion is exposed to the outside. As the ceramic paste 50, it is preferable to use a paste made of the same material as the ceramic sheet. The electrode pattern P of the ground electrode 12a on the upper surface side
The ceramic paste 50 was not formed on t1, but the ceramic paste 50 was formed on the entire surface of the tenth dielectric layer S10 on which the electrode pattern Pt13 of the ground electrode 12b on the lower surface side was formed.
【００４９】その後、ステップＳ１０５において、第１
〜第１０の誘電体層Ｓ１〜Ｓ１０を積層してセラミック
積層体を作製する。Then, in step S105, the first
~ The tenth dielectric layers S1 to S10 are laminated to produce a ceramic laminated body.
【００５０】次いで、ステップＳ１０６において、前記
セラミック積層体を例えば９００℃で焼成して、誘電体
基板１４を作製した。Then, in step S106, the ceramic laminate is fired at, for example, 900 ° C. to produce the dielectric substrate 14.
【００５１】このように、第１の実施の形態に係る製造
方法においては、一主面に電極パターンＰｔ３〜Ｐｔ１
２が形成された第４〜第８の誘電体層Ｓ４〜Ｓ８に対し
て、電極パターンＰｔ３〜Ｐｔ１２の周縁部を覆うよう
にセラミックペースト５０を形成するようにしているた
め、セラミック積層体を作製した際に、セラミックペー
スト５０が誘電体層の積層時における歪みを緩和するこ
ととなる。As described above, in the manufacturing method according to the first embodiment, the electrode patterns Pt3 to Pt1 are formed on one main surface.
Since the ceramic paste 50 is formed so as to cover the peripheral portions of the electrode patterns Pt3 to Pt12 on the fourth to eighth dielectric layers S4 to S8 on which No. 2 is formed, a ceramic laminated body is produced. In doing so, the ceramic paste 50 relaxes the strain when the dielectric layers are laminated.
【００５２】また、セラミック積層体を作製した際に、
電極パターンＰｔ３〜Ｐｔ１２の周囲にセラミックペー
スト５０が充填された状態となり、その後、セラミック
積層体を焼成して誘電体基板１４としたときに、電極の
周囲に隙間は生じなくなる。Further, when the ceramic laminated body is manufactured,
When the ceramic paste 50 is filled around the electrode patterns Pt3 to Pt12, and thereafter, when the ceramic laminate is fired to form the dielectric substrate 14, no gap is formed around the electrodes.
【００５３】このように、この第１の実施の形態におい
ては、無負荷Ｑ値の改善や静電容量の増大を目的とし
て、誘電体基板１４内に形成すべき電極を数多く積層し
ても、誘電体基板１４の内部にクラックや隙間等は生じ
ず、特性の安定化を図ることができ、積層型誘電体フィ
ルタ１０等の電子部品の歩留まりを向上させることがで
きる。As described above, in the first embodiment, even if many electrodes to be formed are stacked in the dielectric substrate 14 for the purpose of improving the no-load Q value and increasing the capacitance, No cracks or gaps are generated inside the dielectric substrate 14, the characteristics can be stabilized, and the yield of electronic components such as the laminated dielectric filter 10 can be improved.
【００５４】特に、電極パターンＰｔ３〜Ｐｔ１２が形
成された全ての誘電体層（第４〜第８の誘電体層Ｓ４〜
Ｓ８）についてセラミックペースト５０を形成するよう
にしたので、積層時おける歪みを更に緩和することがで
きると共に、全ての電極の周囲に隙間を生じさせなくす
ることができる。In particular, all the dielectric layers (fourth to eighth dielectric layers S4 to Pt4) having the electrode patterns Pt3 to Pt12 formed thereon.
Since the ceramic paste 50 is formed in S8), it is possible to further alleviate the strain during lamination and to prevent the formation of gaps around all the electrodes.
【００５５】また、電極パターンＰｔ３〜Ｐｔ１２が形
成された第４〜第８の誘電体層Ｓ４〜Ｓ８の各一主面に
対し、それぞれ電極パターンＰｔ３〜Ｐｔ１２の一部を
除く全面にセラミックペースト５０を形成するようにし
たので、セラミックペースト５０は、その流動性によ
り、電極パターンＰｔ３〜Ｐｔ１２上には薄く形成さ
れ、誘電体層上には厚く形成されることになる。即ち、
セラミックペースト５０を形成することで、複数の電極
が重なった箇所と、誘電体層しかない箇所での厚みの差
がほとんどなくなり、積層時に発生していた歪みが大幅
に抑制されることになる。また、電極の周囲に発生して
いた隙間を確実になくすことができる。Further, with respect to each one main surface of the fourth to eighth dielectric layers S4 to S8 on which the electrode patterns Pt3 to Pt12 are formed, the ceramic paste 50 is formed on the entire surface except a part of the electrode patterns Pt3 to Pt12. Therefore, the ceramic paste 50 is formed thin on the electrode patterns Pt3 to Pt12 and thick on the dielectric layer due to its fluidity. That is,
By forming the ceramic paste 50, there is almost no difference in thickness between a portion where a plurality of electrodes are overlapped and a portion where there is only a dielectric layer, and the strain that has occurred during stacking is significantly suppressed. Further, it is possible to surely eliminate the gap generated around the electrodes.
【００５６】次に、第２の実施の形態に係る製造方法に
ついて図５を参照しながら説明する。Next, a manufacturing method according to the second embodiment will be described with reference to FIG.
【００５７】この第２の実施の形態に係る製造方法は、
上述した第１の実施の形態に係る製造方法とほぼ同様の
工程を踏むが、図５に示すように、上面側のアース電極
１２ａの電極パターンＰｔ１を除く、各電極パターンＰ
ｔ３〜Ｐｔ１３が形成された誘電体層Ｓ４〜Ｓ８及びＳ
１０の一主面に対し、各電極パターンＰｔ３〜Ｐｔ１３
を含む全面にセラミックペースト５０を形成している点
で異なる。The manufacturing method according to the second embodiment is
The steps similar to those of the manufacturing method according to the first embodiment described above are performed, but as shown in FIG. 5, each electrode pattern P except the electrode pattern Pt1 of the ground electrode 12a on the upper surface side is used.
Dielectric layers S4 to S8 and S formed with t3 to Pt13
The electrode patterns Pt3 to Pt13 on one main surface
The difference is that the ceramic paste 50 is formed on the entire surface including.
【００５８】この場合、電極パターンと誘電体層間にセ
ラミックペースト５０が介在することになるため、隙間
や歪みの発生を抑制することができるだけでなく、電極
と誘電体層とをセラミックペースト５０を通じて強固に
結合することができる。そのため、電極材料として誘電
体層との密着力が低いものを用いたとしても、電極と誘
電体層との結合を十分なものとすることができる。In this case, since the ceramic paste 50 is interposed between the electrode pattern and the dielectric layer, it is possible not only to suppress the generation of gaps and distortions but also to firmly fix the electrode and the dielectric layer through the ceramic paste 50. Can be combined with. Therefore, even if an electrode material having a low adhesion to the dielectric layer is used, the bonding between the electrode and the dielectric layer can be made sufficient.
【００５９】なお、この発明に係る電子部品の製造方法
は、上述の実施の形態に限らず、この発明の要旨を逸脱
することなく、種々の構成を採り得ることはもちろんで
ある。The method of manufacturing an electronic component according to the present invention is not limited to the above-described embodiment, and it goes without saying that various configurations can be adopted without departing from the gist of the present invention.
【００６０】[0060]
【発明の効果】以上説明したように、本発明に係る電子
部品の製造方法によれば、無負荷Ｑ値の改善や静電容量
の増大を目的として、誘電体基板内に形成すべき電極を
数多く積層しても、誘電体基板内部にクラックや隙間等
は生じず、特性の安定化を図ることができ、積層型誘電
体フィルタ等の電子部品の歩留まりを向上させることが
できる。As described above, according to the method of manufacturing an electronic component of the present invention, an electrode to be formed in the dielectric substrate is formed for the purpose of improving the no-load Q value and increasing the capacitance. Even if a large number of layers are laminated, cracks or gaps do not occur inside the dielectric substrate, the characteristics can be stabilized, and the yield of electronic components such as a laminated dielectric filter can be improved.
【図１】本実施の形態に係る製造方法にて製造される積
層型誘電体フィルタを示す斜視図である。FIG. 1 is a perspective view showing a laminated dielectric filter manufactured by a manufacturing method according to an embodiment.
【図２】積層型誘電体フィルタを示す分解斜視図であ
る。FIG. 2 is an exploded perspective view showing a laminated dielectric filter.
【図３】第１の実施の形態に係る製造方法を示す工程ブ
ロック図である。FIG. 3 is a process block diagram showing the manufacturing method according to the first embodiment.
【図４】第１の実施の形態に係る製造方法での積層状態
を示す図である。FIG. 4 is a diagram showing a stacked state in the manufacturing method according to the first embodiment.
【図５】第２の実施の形態に係る製造方法での積層状態
を示す図である。FIG. 5 is a diagram showing a stacked state in the manufacturing method according to the second embodiment.
【図６】提案例に係る積層型誘電体フィルタを示す縦断
面図である。FIG. 6 is a vertical cross-sectional view showing a multilayer dielectric filter according to a proposed example.
【図７】提案例に係る積層型誘電体フィルタの改善構造
を示す縦断面図である。FIG. 7 is a vertical cross-sectional view showing an improved structure of a multilayer dielectric filter according to a proposed example.
【図８】提案例に係る積層型誘電体フィルタの製造方法
において、その積層状態を示す説明図である。FIG. 8 is an explanatory diagram showing a laminated state in a method for manufacturing a laminated dielectric filter according to a proposed example.
１０…積層型誘電体フィルタ １２、１２ａ〜１２
ｃ…アース電極
１４…誘電体基板 １６Ａ、１６Ｂ…共
振器
２６Ａ、２６Ｂ、２８Ａ、２８Ｂ、３０Ａ、３０Ｂ…共
振電極
３２Ａ、３２Ｂ、３４Ａ、３４Ｂ…内層アース電極
３６…入力用電極 ３８…出力用電極
４０…結合調整電極 ５０…セラミックペ
ースト
Ｐｔ１、Ｐｔ３〜Ｐｔ１３…電極パターン
Ｓ１〜Ｓ１０…第１〜第１０の誘電体層10 ... Multilayer Dielectric Filter 12, 12a-12
c ... Ground electrode 14 ... Dielectric substrate 16A, 16B ... Resonator 26A, 26B, 28A, 28B, 30A, 30B ... Resonance electrode 32A, 32B, 34A, 34B ... Inner layer ground electrode 36 ... Input electrode 38 ... Output electrode 40 ... Coupling adjustment electrode 50 ... Ceramic paste Pt1, Pt3 to Pt13 ... Electrode patterns S1 to S10 ... First to tenth dielectric layers
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 靖彦 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 (72)発明者 平井 隆己 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 (72)発明者 阪 太伸 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 (72)発明者 水野 和幸 愛知県名古屋市瑞穂区須田町２番56号 日 本碍子株式会社内 Ｆターム(参考） 5J006 HB05 HB21 JA01 LA02 LA12 LA28 NA04 NB07 NC03 NF03 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Yasuhiko Mizutani 2-56, Sudacho, Mizuho-ku, Nagoya-shi, Aichi Inside Hon insulator Co., Ltd. (72) Inventor Takami Hirai 2-56, Sudacho, Mizuho-ku, Nagoya-shi, Aichi Inside Hon insulator Co., Ltd. (72) Inventor Tainobu Saka 2-56, Sudacho, Mizuho-ku, Nagoya-shi, Aichi Inside Hon insulator Co., Ltd. (72) Inventor Kazuyuki Mizuno 2-56, Sudacho, Mizuho-ku, Nagoya-shi, Aichi Inside Hon insulator Co., Ltd. F-term (reference) 5J006 HB05 HB21 JA01 LA02 LA12 LA28 NA04 NB07 NC03 NF03
Claims (6)
の誘電体層の一主面に電極パターンが形成された前記１
以上の誘電体層を積層してセラミック積層体を作製する
工程と、該セラミック積層体を焼成する工程とを有する
電子部品の製造方法において、 前記一主面に電極パターンが形成された１以上の誘電体
層のうち、少なくとも１つの誘電体層上に形成された前
記電極パターンの少なくとも周縁部を覆うようにセラミ
ックのペーストを形成する工程を含むことを特徴とする
電子部品の製造方法。1. An electrode pattern formed on at least one main surface of at least one of the one or more dielectric layers.
In the method of manufacturing an electronic component, which includes the steps of laminating the above dielectric layers to produce a ceramic laminate and firing the ceramic laminate, one or more electrode patterns are formed on the one main surface. A method of manufacturing an electronic component, comprising: forming a ceramic paste so as to cover at least a peripheral portion of the electrode pattern formed on at least one of the dielectric layers.
て、 電極パターンが形成された全ての誘電体層についてセラ
ミックのペーストを形成することを特徴とする電子部品
の製造方法。2. The method of manufacturing an electronic component according to claim 1, wherein a ceramic paste is formed on all of the dielectric layers on which the electrode patterns are formed.
において、 前記セラミックのペーストの形成対象とされた前記誘電
体層の一主面に対し、前記電極パターンの一部を除く全
面に前記セラミックのペーストを形成することを特徴と
する電子部品の製造方法。3. The method for manufacturing an electronic component according to claim 1, wherein the whole surface except a part of the electrode pattern is formed on one main surface of the dielectric layer on which the ceramic paste is to be formed. A method of manufacturing an electronic component, comprising forming the ceramic paste.
において、 前記セラミックのペーストの形成対象とされた前記誘電
体層の一主面に対し、前記電極パターンを含む全面に前
記セラミックのペーストを形成することを特徴とする電
子部品の製造方法。4. The method for manufacturing an electronic component according to claim 1, wherein the ceramic paste is formed on the entire main surface including the electrode pattern with respect to one main surface of the dielectric layer on which the ceramic paste is to be formed. A method for manufacturing an electronic component, which comprises forming a paste.
部品の製造方法において、 前記誘電体層の一主面上に形成されたセラミックのペー
ストのうち、前記電極パターン上に形成されたペースト
の厚みが、それ以外の部分に形成されたペーストの厚み
よりも薄いことを特徴とする電子部品の製造方法。5. The method of manufacturing an electronic component according to claim 1, wherein the ceramic paste formed on one main surface of the dielectric layer is formed on the electrode pattern. The method for manufacturing an electronic component is characterized in that the thickness of the formed paste is thinner than the thickness of the paste formed in other portions.
部品の製造方法において、 前記セラミックのペーストを印刷により形成することを
特徴とする電子部品の製造方法。6. The method of manufacturing an electronic component according to claim 1, wherein the ceramic paste is formed by printing.
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|---|---|---|---|
| JP2001310319A JP2003115710A (en) | 2001-10-05 | 2001-10-05 | Electronic component manufacturing method |
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|---|---|---|---|
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Publications (1)
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014225830A (en) * | 2013-05-17 | 2014-12-04 | 太陽誘電株式会社 | High frequency filter and high frequency module equipped with the same |
-
2001
- 2001-10-05 JP JP2001310319A patent/JP2003115710A/en active Pending
Cited By (2)
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| JP2014225830A (en) * | 2013-05-17 | 2014-12-04 | 太陽誘電株式会社 | High frequency filter and high frequency module equipped with the same |
| US9859861B2 (en) | 2013-05-17 | 2018-01-02 | Taiyo Yuden Co., Ltd. | High frequency filter and high frequency module equipped with same |
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