JP2003110413A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
関する。TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来から、入出力装置（Ｉ／Ｏ）の出力
側には出力バッファが設けられ、入力信号に対応した所
望の電圧の出力信号を出力する。この動作を、図５に示
す従来の出力バッファ回路５００を参照して説明する。
出力バッファ回路５００は、入力信号を受ける入力端子
５１０および出力信号を出力する出力端子５２０を有す
る。入力端子５１０は、互いに直列に接続されたPMOSト
ランジスタP１およびNMOSトランジスタN１の各ゲートに
接続されている。PMOSトランジスタP１のドレインは電
流源５５０に接続され、NMOSトランジスタN１のソース
はグランド５６０に接続されている。2. Description of the Related Art Conventionally, an output buffer is provided on the output side of an input / output device (I / O) and outputs an output signal of a desired voltage corresponding to an input signal. This operation will be described with reference to the conventional output buffer circuit 500 shown in FIG.
The output buffer circuit 500 has an input terminal 510 for receiving an input signal and an output terminal 520 for outputting an output signal. The input terminal 510 is connected to each gate of the PMOS transistor P1 and the NMOS transistor N1 which are connected in series. The drain of the PMOS transistor P1 is connected to the current source 550, and the source of the NMOS transistor N1 is connected to the ground 560.
【０００３】入力信号の電圧がLOW（以下、「LＩ」とす
る）のときには、PMOSトランジスタP１がONし、NMOSト
ランジスタN１がOFFする。それによって、電流源５５０
から所定の電圧（以下、「HＯ」とする）が出力端子５
２０から出力される。入力信号の電圧がHIGH（以下、
「HＩ」とする）のときには、NMOSトランジスタN１がON
し、PMOSトランジスタP１がOFFする。それによって、グ
ランド５６０の接地電圧（以下、「ＬＯ」とする）が出
力端子５２０から出力される。[0003] The voltage of the input signal is LOW (hereinafter referred to as "L I") at the time of, PMOS transistor P1 is ON, NMOS transistor N1 is turned OFF. Thereby, the current source 550
From the output terminal 5 to the specified voltage (hereinafter referred to as "H 2 O ")
It is output from 20. The voltage of the input signal is HIGH (hereinafter,
At the time of the "H I") is, NMOS transistor N1 is ON
Then, the PMOS transistor P1 turns off. As a result, the ground voltage of the ground 560 (hereinafter referred to as “L O ”) is output from the output terminal 520.
【０００４】このように、出力バッファ回路５００は、
入力端子５１０からの入力信号のレベルに基づいた電圧
の出力信号を出力端子５２０から出力する。As described above, the output buffer circuit 500 is
An output signal of a voltage based on the level of the input signal from the input terminal 510 is output from the output terminal 520.
【０００５】[0005]
【発明が解決しようとする課題】入力端子５１０からの
入力信号の電圧がLＩからHＩまたはHＩからLＩにスイッ
チングしたときに、出力端子５２０が出力する電圧はそ
れぞれHＯからＬＯまたはＬＯからHＯに変化する。When the voltage of the input signal from the input terminal 510 [0005] is switched from the H I or H I from L I to L I, respectively voltage output terminal 520 outputs the H O from L O Or change from L 2 O to H 2 O.
【０００６】しかし、出力端子５２０に接続された負荷
４０００の静電容量がより大きい場合には、出力端子５
２０から出力される出力電圧がHＯからＬＯまたはＬＯ
からH Ｏまで変化するためにより長い時間を必要とす
る。即ち、負荷の静電容量がより大きいときには、出力
端子５２０の出力電圧をHＯからＬＯまたはＬＯからHＯ
にするまでのスルーレートがより大きくなる。However, the load connected to the output terminal 520
If the capacitance of 4000 is larger, output terminal 5
The output voltage output from 20 is HOTo LOOr LO
To H ONeed longer to change up to
It That is, when the capacitance of the load is larger, the output
The output voltage of the terminal 520 is HOTo LOOr LOTo HO
The slew rate up to becomes larger.
【０００７】一方で、出力端子５２０に接続された負荷
の静電容量がより小さい場合には、出力端子５２０から
出力される出力電圧がHＯからＬＯまたはＬＯからHＯま
で変化するためにより短い時間で足りる。即ち、負荷の
静電容量がより小さいときには、出力端子５２０の出力
電圧をHＯからＬＯまたはＬＯからHＯにするまでのスル
ーレートがより小さくなる。[0007] On the other hand, if the capacitance of which is connected to the output terminal 520 loads smaller than, the output voltage output from the output terminal 520 changes from H O from L O or L O to H O Will be sufficient in a short time. That is, when the capacitance of the load is smaller, the slew rate until the output voltage of the output terminal 520 is changed from H O to L O or from L O to H O becomes smaller.
【０００８】従って、入力信号がスイッチングされたと
きに、負荷４０００の静電容量の大きさによって、出力
端子５２０の出力電圧を所望の電圧にするまでのスルー
レートが変化してしまうという問題があった。Therefore, when the input signal is switched, there is a problem that the slew rate until the output voltage of the output terminal 520 becomes a desired voltage changes depending on the capacitance of the load 4000. It was
【０００９】よって、本発明の目的は、出力端子に接続
された負荷の静電容量の大きさに依存することなく、所
定のスルーレートで出力端子の出力電圧を所望の電圧に
立ち上げ、または立ち下げることができる出力バッファ
回路を有する半導体集積回路を提供することである。Therefore, an object of the present invention is to raise the output voltage of the output terminal to a desired voltage at a predetermined slew rate without depending on the magnitude of the capacitance of the load connected to the output terminal, or An object of the present invention is to provide a semiconductor integrated circuit having an output buffer circuit that can be turned off.
【００１０】[0010]
【課題を解決するための手段】本発明に従った実施の形
態による半導体集積回路は、入力端子と、出力端子と、
入力端子に供給された入力信号のレベルに基づいて電圧
を出力端子へ出力する出力バッファ回路と、出力端子か
ら出力される出力電圧に応じて電流を出力バッファ回路
に供給する電流制御回路とを備える。A semiconductor integrated circuit according to an embodiment of the present invention has an input terminal, an output terminal, and
An output buffer circuit that outputs a voltage to the output terminal based on the level of the input signal supplied to the input terminal, and a current control circuit that supplies a current to the output buffer circuit according to the output voltage output from the output terminal .
【００１１】好ましくは、出力バッファ回路は、ゲート
が入力端子に接続され、ソースまたはドレインのいずれ
か一方が入力信号のレベルに基づいた電圧の源となる第
1の電流源の側に接続され、他方が出力端子の側に接続
されている第1のバッファ・トランジスタを有し、電流
制御回路は、ゲートが出力端子に接続され、出力電圧に
応じた電流の源となる第１の電流源の側にソースが接続
され、ドレインが第1の電流源と前記第1のバッファ・ト
ランジスタとの間に接続されている第1の電流制御トラ
ンジスタを有する第1の電流制御回路を有する。Preferably, in the output buffer circuit, the gate is connected to the input terminal, and one of the source and the drain serves as a source of a voltage based on the level of the input signal.
The current control circuit has a first buffer transistor connected to the side of the current source of 1 and the other to the side of the output terminal, and the current control circuit has a gate connected to the output terminal and a current depending on the output voltage. A first current control transistor having a source connected to a first current source serving as a source and a drain connected between the first current source and the first buffer transistor. It has a current control circuit.
【００１２】好ましくは、出力バッファ回路は、ゲート
が入力端子に接続され、入力信号のレベルに基づいた電
圧の源となり第1の電流源の電位と異なる電位を有する
第２の電流源の側にソースまたはドレインのいずれか一
方が接続され、他方が出力端子の側に接続されている第
２のバッファ・トランジスタをさらに有する。Preferably, the output buffer circuit has a gate connected to the input terminal and serves as a source of a voltage based on the level of the input signal and is provided on the side of the second current source having a potential different from the potential of the first current source. It further has a second buffer transistor, one of which is connected to the source or the drain and the other of which is connected to the side of the output terminal.
【００１３】好ましくは、電流制御回路は、ゲートが出
力端子に接続され、出力電圧に応じた電流の源となり第
1の電流源の電位と異なる電位を有する第２の電流源の
側にソースが接続され、ドレインが第２の電流源と第２
のバッファ・トランジスタとの間に接続されている第２
の電流制御トランジスタをさらに有する。Preferably, the current control circuit has a gate connected to the output terminal and serves as a source of current according to the output voltage.
The source is connected to the side of the second current source having a potential different from that of the first current source, and the drain is connected to the second current source and the second current source.
Second connected to the buffer transistor of
Further has a current control transistor.
【００１４】電流制御回路は、ゲートが出力端子に接続
され、ソースが出力電圧に応じた電流の源となる第３の
電流源の側に接続され、ドレインが第1の電流源と第1の
バッファ・トランジスタとの間に接続されている第３の
電流制御トランジスタをさらに有してもよい。In the current control circuit, the gate is connected to the output terminal, the source is connected to the side of the third current source that serves as a source of current according to the output voltage, and the drain is connected to the first current source and the first current source. It may further include a third current control transistor connected to the buffer transistor.
【００１５】第３の電流制御トランジスタの閾値電圧は
第２の電流制御トランジスタの閾値電圧とほぼ等しく、
電流制御回路は、ソースが第2の電流源の側、ドレイン
が第2の電流制御トランジスタの側にそれぞれ接続さ
れ、ゲートが自己のドレインに接続された少なくとも1
つの第1の閾値制御トランジスタと、ソースが第３の電
流源の側に接続され、ドレインが第３の電流制御トラン
ジスタの側に接続され、ゲートが自己のドレインに接続
された少なくとも1つの第２の閾値制御トランジスタと
をさらに有し、第１の閾値制御トランジスタと第２の閾
値制御トランジスタとの閾値電圧はほぼ等しく、第１の
閾値制御トランジスタまたは第２の閾値制御トランジス
タが複数ある場合には、複数の第１の閾値制御トランジ
スタまたは複数の第２の閾値制御トランジスタは互いに
直列に接続され、第２の閾値制御トランジスタの数は、
第2の閾値制御トランジスタの数よりも多くなるように
構成してもよい。The threshold voltage of the third current control transistor is substantially equal to the threshold voltage of the second current control transistor,
The current control circuit has at least one source connected to the second current source side, the drain connected to the second current control transistor side, and the gate connected to its own drain.
One first threshold control transistor and at least one second transistor whose source is connected to the side of the third current source, whose drain is connected to the side of the third current controlling transistor, and whose gate is connected to its drain. In the case where the first threshold control transistor and the second threshold control transistor have substantially the same threshold voltage, and the first threshold control transistor or the second threshold control transistors are plural. , The plurality of first threshold control transistors or the plurality of second threshold control transistors are connected in series with each other, and the number of the second threshold control transistors is
The number of second threshold control transistors may be greater than that of the second threshold control transistors.
【００１６】第３の電流制御トランジスタの閾値電圧の
絶対値は第２の電流制御トランジスタの閾値電圧の絶対
値よりも大きくなるように構成してもよい。第３の電流
制御トランジスタの閾値電圧は第２の電流制御トランジ
スタの閾値電圧とほぼ等しく、第２の電流源および第３
の電流源の電位がそれぞれ相違するようにしてもよい。The absolute value of the threshold voltage of the third current control transistor may be larger than the absolute value of the threshold voltage of the second current control transistor. The threshold voltage of the third current control transistor is substantially equal to the threshold voltage of the second current control transistor,
The electric potentials of the current sources may be different from each other.
【００１７】好ましくは、出力バッファ回路および電流
制御回路から構成された出力バッファ・ユニットを複数
備え、少なくとも１つの出力バッファ・ユニットはPMOS
トランジスタから構成され、他の出力バッファ・ユニッ
トはNMOSトランジスタから構成されている。Preferably, a plurality of output buffer units each including an output buffer circuit and a current control circuit are provided, and at least one output buffer unit is a PMOS.
Other output buffer units are composed of NMOS transistors.
【００１８】[0018]
【発明の実施の形態】以下、図面を参照し、本発明によ
る実施の形態を説明する。尚、本実施の形態は本発明を
限定するものではない。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. The present embodiment does not limit the present invention.
【００１９】図１は、本発明に従った第1の実施の形態
による半導体集積回路１００のブロック図である。本実
施の形態によれば、半導体集積回路１００は入力信号を
入力する入力端子１１０および出力信号を出力する出力
端子１２０を有する。入力端子１１０はPMOSバッファ・
トランジスタP1のゲートおよびNMOSバッファ・トランジ
スタN1のゲートに接続されている。PMOSバッファ・トラ
ンジスタP1のドレインは電流源回路１５０に接続され、
NMOSバッファ・トランジスタN1のソースは電流源回路１
７０に接続されている。PMOSバッファ・トランジスタP1
のソースとNMOSバッファ・トランジスタN1のドレインと
は、互いに接続され、かつ電流源回路１５０または電流
源回路１７０からの所定の電圧を出力信号として出力端
子１２０へ出力することができるように出力端子１２０
に接続されている。本実施の形態において、PMOSバッフ
ァ・トランジスタP1およびNMOSバッファ・トランジスタ
N1は出力バッファ回路１０００を構成している。FIG. 1 is a block diagram of a semiconductor integrated circuit 100 according to a first embodiment of the present invention. According to the present embodiment, semiconductor integrated circuit 100 has input terminal 110 for inputting an input signal and output terminal 120 for outputting an output signal. Input terminal 110 is a PMOS buffer
It is connected to the gate of the transistor P1 and the gate of the NMOS buffer transistor N1. The drain of the PMOS buffer transistor P1 is connected to the current source circuit 150,
The source of the NMOS buffer transistor N1 is the current source circuit 1
Connected to 70. PMOS buffer transistor P1
Source and the drain of the NMOS buffer transistor N1 are connected to each other, and a predetermined voltage from the current source circuit 150 or the current source circuit 170 can be output to the output terminal 120 as an output signal.
It is connected to the. In this embodiment, the PMOS buffer transistor P1 and the NMOS buffer transistor P1
N1 constitutes the output buffer circuit 1000.
【００２０】出力端子１２０からの出力信号の出力電圧
を受けるために制御回路１６０の一端が出力端子１２０
の近傍に接続されている。制御回路１６０の他端は、出
力電圧に基づいて出力バッファ回路１０００を介して出
力端子１２０へ電流を供給するために、電流源回路１５
０と出力バッファ回路１０００との間に接続されてい
る。本実施の形態において、電流源回路１５０および制
御回路１６０は電流制御回路２０００を構成している。One end of the control circuit 160 is connected to the output terminal 120 to receive the output voltage of the output signal from the output terminal 120.
Connected in the vicinity of. The other end of the control circuit 160 supplies the current to the output terminal 120 via the output buffer circuit 1000 based on the output voltage, so that the current source circuit 15
It is connected between 0 and the output buffer circuit 1000. In this embodiment, the current source circuit 150 and the control circuit 160 form a current control circuit 2000.
【００２１】さらに、出力端子１２０からの出力信号を
受ける制御回路の一端が出力端子１２０の近傍に接続さ
れている。制御回路１８０の他端は、出力電圧に基づい
て出力バッファ回路１０００を介して出力端子１２０へ
電流を供給するために、電流源回路１７０と出力バッフ
ァ回路１０００との間に接続されている。本実施の形態
において、電流源回路１７０および制御回路１８０は電
流制御回路３０００を構成している。Further, one end of a control circuit for receiving an output signal from the output terminal 120 is connected near the output terminal 120. The other end of the control circuit 180 is connected between the current source circuit 170 and the output buffer circuit 1000 in order to supply a current to the output terminal 120 via the output buffer circuit 1000 based on the output voltage. In the present embodiment, the current source circuit 170 and the control circuit 180 form a current control circuit 3000.
【００２２】負荷４０００が出力端子１２０に接続され
ている。負荷４０００は、半導体集積回路１００の構成
要素ではないので、図1において破線で表されている。The load 4000 is connected to the output terminal 120. Since the load 4000 is not a constituent element of the semiconductor integrated circuit 100, it is represented by a broken line in FIG.
【００２３】次に、本実施の形態による半導体集積回路
１００の動作について説明する。入力端子１１０からの
入力信号がPMOSバッファ・トランジスタP1のゲートおよ
びNMOSバッファ・トランジスタN1のゲートに与えられ
る。入力信号の電圧がLＩのときには、PMOSバッファ・
トランジスタP1がONし、NMOSバッファ・トランジスタN1
がOFFする。従って、電流源回路１５０および制御回路
１６０からの電流IPがPMOSバッファ・トランジスタP1を
流れることにより、出力端子１２０へHＯが出力され
る。それによって、電流源回路１５０からの電圧が出力
端子１２０からの出力電圧として負荷４０００へ出力さ
れる。Next, the operation of the semiconductor integrated circuit 100 according to this embodiment will be described. The input signal from the input terminal 110 is applied to the gate of the PMOS buffer transistor P1 and the gate of the NMOS buffer transistor N1. When the input signal voltage is L I , the PMOS buffer
Transistor P1 turns on, NMOS buffer transistor N1
Turns off. Therefore, the current I P from the current source circuit 150 and the control circuit 160 flows through the PMOS buffer transistor P1 to output H O to the output terminal 120. Thereby, the voltage from the current source circuit 150 is output to the load 4000 as the output voltage from the output terminal 120.
【００２４】入力信号の電圧がHＩのときには、NMOSバ
ッファ・トランジスタN1がONし、PMOSバッファ・トラン
ジスタP1がOFFする。従って、電流源回路１７０からの
電流INがNMOSバッファ・トランジスタN1を流れることに
より、出力端子１２０へLＯが出力される。それによっ
て、電流源回路１７０からの電圧が出力端子１２０から
の出力電圧として負荷４０００へ出力される。When the voltage of the input signal is H I , the NMOS buffer transistor N1 turns on and the PMOS buffer transistor P1 turns off. Accordingly, the current I N from the current source circuit 170 by flowing through the NMOS buffer transistor N1, L O is outputted to the output terminal 120. Thereby, the voltage from the current source circuit 170 is output to the load 4000 as the output voltage from the output terminal 120.
【００２５】しかし、入力信号がＨＩからLＩへスイッ
チングしたとき、若しくは入力信号がLＩからＨＩへス
イッチングしたときにおいては、実際に出力端子１２０
から出力されている出力電圧が電流源回路１５０または
電流源回路１７０からの電圧に到達するまでにはある程
度の時間を必要とする。即ち、出力端子１２０からの出
力電圧が電流源回路１５０または電流源回路１７０から
の電圧まで立ち上がり、または立ち下がるための遅延時
間が発生する。[0025] However, when the input signal is switched from H I to L I, or at the time when the input signal is switched from L I to H I actually output terminal 120
It takes a certain amount of time for the output voltage output from the voltage source to reach the voltage from the current source circuit 150 or the current source circuit 170. That is, there is a delay time for the output voltage from the output terminal 120 to rise or fall to the voltage from the current source circuit 150 or the current source circuit 170.
【００２６】例えば、入力信号がＨＩからLＩへスイッ
チングしたときには、NMOSバッファ・トランジスタN1が
OFFに切り替わるので、電流源回路１７０は出力端子１
２０と断たれる。従って、電流源回路１７０からの電圧
LＯは出力端子１２０へ出力されなくなる。一方で、PMO
Sバッファ・トランジスタP1がONに切り替わるので、電
流源回路１５０は出力端子１２０と接続される。従っ
て、電流源回路１５０からの電圧HＯが出力端子１２０
へ出力される。しかし、電圧HＯが出力端子１２０へ出
力されたのと同時に出力端子１２０の出力電圧がLＯか
らHＯへ立ち上がることは現実にはあり得ない。即ち、
スルーレートがゼロになることは現実にはあり得ない。
従って、出力端子１２０の出力電圧がLＯからHＯへ立ち
上がるためには、電圧HＯが出力端子１２０へ出力され
てからある程度の時間が必要になる。For example, when the input signal switches from H I to L I , the NMOS buffer transistor N1
Because it switches to OFF, the current source circuit 170 has the output terminal 1
Cut off with 20. Therefore, the voltage from the current source circuit 170
L O is not output to the output terminal 120. On the other hand, PMO
Since the S buffer transistor P1 is switched on, the current source circuit 150 is connected to the output terminal 120. Therefore, the voltage H O from the current source circuit 150 is output to the output terminal 120.
Is output to. However, it is impossible that the output voltage of the output terminal 120 rises from L O to H O at the same time as the voltage H O is output to the output terminal 120. That is,
It is impossible for the slew rate to reach zero.
Therefore, in order for the output voltage of the output terminal 120 to rise from L O to H O , it takes some time after the voltage H O is output to the output terminal 120.
【００２７】この遅延時間をスルーレートとし、出力端
子１２０からの出力電圧が電流源回路１５０からの電圧
まで立ち上がり、または立ち下がるときのスルーレート
をTRとすると、
TR＝ｋ＊Ｒ＊Ｃ （式１）
が成り立つ。ここで、ｋは時定数であり、Ｒは入力端子
１１０から出力端子１２０までの抵抗値、Ｃは負荷４０
００の容量である。Let TR be the slew rate when this delay time is the slew rate, and TR is the slew rate when the output voltage from the output terminal 120 rises or falls to the voltage from the current source circuit 150. 1) holds. Here, k is a time constant, R is a resistance value from the input terminal 110 to the output terminal 120, and C is a load 40.
00 capacity.
【００２８】式１より、スルーレートは、抵抗値Ｒと負
荷の静電容量に依存する。負荷の静電容量がより大きけ
れば負荷を所定の電位にするために必要な電荷が増加す
る。よって、より多くの電荷を供給するためにより長い
時間が必要になるからである。From Equation 1, the slew rate depends on the resistance value R and the capacitance of the load. The larger the capacitance of the load, the more charge is needed to bring the load to a given potential. Therefore, it takes a longer time to supply more charges.
【００２９】従って、負荷４０００の静電容量が変化す
ると、スルーレートTRも変化してしまう。Therefore, when the capacitance of the load 4000 changes, the slew rate TR also changes.
【００３０】そこで、本実施の形態においては、制御回
路１６０および制御回路１８０が出力電圧に基づいた電
流をPMOSバッファ・トランジスタP1を介して出力端子１
２０へ供給する。それによって、負荷４０００の静電容
量の変化に依存することなく所望のスルーレートTRで、
出力端子１２０からの出力電圧が電流源回路１５０から
の電圧まで立ち上がり、または立ち下がることができ
る。Therefore, in this embodiment, the control circuit 160 and the control circuit 180 output a current based on the output voltage to the output terminal 1 via the PMOS buffer transistor P1.
Supply to 20. As a result, at the desired slew rate TR without depending on the change in the capacitance of the load 4000,
The output voltage from the output terminal 120 can rise or fall to the voltage from the current source circuit 150.
【００３１】例えば、入力信号がＨＩからLＩへスイッ
チングしたときには、出力端子１２０への電圧が電流源
回路１７０の電圧LＯから電流源回路１５０の電圧HＯへ
切り替わる。このとき、負荷４０００の静電容量が比較
的大きい場合には、出力端子１２０の出力電圧を電圧H
Ｏへ上昇させるために、比較的多くのプラスの電荷が必
要になる。そこで、電流源回路１５０からの電流の他
に、制御回路１６０が出力端子１２０の出力電圧に基づ
いた電流をPMOSバッファ・トランジスタP1に供給する。
それによって、負荷４０００の静電容量が比較的大きい
場合であっても、所望のスルーレートTRで、出力端子１
２０からの出力電圧がHＯまで立ち上がることができ
る。また、制御回路１６０が無い場合よりも速やかに、
出力端子１２０の出力電圧が電流源回路１５０からの電
圧に到達することができる。For example, when the input signal switches from H I to L I , the voltage to the output terminal 120 switches from the voltage L O of the current source circuit 170 to the voltage H O of the current source circuit 150. At this time, when the capacitance of the load 4000 is relatively large, the output voltage of the output terminal 120 is set to the voltage H.
A relatively large amount of positive charge is required to raise to O. Therefore, in addition to the current from the current source circuit 150, the control circuit 160 supplies a current based on the output voltage of the output terminal 120 to the PMOS buffer transistor P1.
As a result, even when the capacitance of the load 4000 is relatively large, the output terminal 1 can be operated at the desired slew rate TR.
The output voltage from 20 can rise to H2O . In addition, more quickly than when there is no control circuit 160,
The output voltage of the output terminal 120 can reach the voltage from the current source circuit 150.
【００３２】入力信号がLＩからＨＩへスイッチングし
たときには、出力端子１２０への電圧は電流源回路１５
０の電圧HＯから電流源回路１７０の電圧LＯへ切り替わ
る。このとき、負荷４０００の静電容量が比較的大きい
ときには、出力端子１２０の出力電圧を電圧LＯへ低下
させるために、比較的多くのマイナスの電荷が必要にな
る。そこで、電流源回路１７０からの電流の他に、制御
回路１８０が出力端子１２０の出力電圧に基づいたマイ
ナスの電流をNMOSバッファ・トランジスタN1に供給す
る。それによって、負荷４０００の静電容量が比較的大
きい場合であっても、所望のスルーレートTRで、出力端
子１２０からの出力電圧がLＯまで立ち下がることがで
きる。また、制御回路１８０が無い場合よりも速やか
に、出力端子１２０の出力電圧が電流源回路１７０から
の電圧に到達することができる。When the input signal is switched from L I to H I , the voltage to the output terminal 120 is the current source circuit 15
0 switched from the voltage H O to the voltage L O of the current source circuit 170. At this time, when the capacitance of the load 4000 is relatively large, a relatively large amount of negative charge is required to reduce the output voltage of the output terminal 120 to the voltage L O. Therefore, in addition to the current from the current source circuit 170, the control circuit 180 supplies a negative current based on the output voltage of the output terminal 120 to the NMOS buffer transistor N1. Thereby, even if the capacitance of the load 4000 is relatively large, the output voltage from the output terminal 120 can fall to L O at the desired slew rate TR. Further, the output voltage of the output terminal 120 can reach the voltage from the current source circuit 170 more quickly than when the control circuit 180 is not provided.
【００３３】尚、一般的には電流とはプラスの極性の電
流を意味するが、本実施の形態において電流源回路１５
０または電流源回路１７０からの電流および制御回路１
６０または制御回路１８０からの電流は、マイナスの極
性の電流も含むものとする。In general, the current means a current of positive polarity, but in the present embodiment, the current source circuit 15
0 or current from current source circuit 170 and control circuit 1
The current from the control circuit 60 or the control circuit 180 also includes a current of negative polarity.
【００３４】図２から図４は、図１の本発明による実施
の形態をさらに詳述した第１から第３の実施の形態のブ
ロック図である。FIGS. 2 to 4 are block diagrams of the first to third embodiments further detailing the embodiment of the present invention shown in FIG.
【００３５】図２における第１の実施の形態において、
電流源回路１５０は、出力端子１２０への電圧を生ずる
電源１５２およびゲートが接地され常時ONになっている
PMOS電源トランジスタP2を有する。電流源１５２はPMOS
電流源トランジスタP2およびPMOSバッファ・トランジス
タP1を介して出力端子１２０へ電流を供給する。In the first embodiment shown in FIG. 2,
In the current source circuit 150, the power supply 152 that generates the voltage to the output terminal 120 and the gate are grounded, and are always on.
It has a PMOS power supply transistor P2. Current source 152 is PMOS
A current is supplied to the output terminal 120 via the current source transistor P2 and the PMOS buffer transistor P1.
【００３６】制御回路１６０は電流源１６１、電流源１
６２、PMOSバッファ・トランジスタP3、PMOSバッファ・
トランジスタP4、PMOS閾値制御トランジスタP5およびPM
OS閾値制御トランジスタP6を有する。The control circuit 160 includes a current source 161, a current source 1
62, PMOS buffer transistor P3, PMOS buffer
Transistor P4, PMOS threshold control transistor P5 and PM
It has an OS threshold control transistor P6.
【００３７】PMOSバッファ・トランジスタP3のゲートお
よびPMOSバッファ・トランジスタP4のゲートは出力端子
１２０の近傍に接続されている。PMOSバッファ・トラン
ジスタP3のソースおよびPMOSバッファ・トランジスタP4
のソースはそれぞれ電流源１６１および電流源１６２の
側にPMOS閾値制御トランジスタP5およびPMOS閾値制御ト
ランジスタP6を介して接続されている。PMOSバッファ・
トランジスタP3のドレインおよびPMOSバッファ・トラン
ジスタP4のドレインはPMOS電流源トランジスタP2とPMOS
バッファ・トランジスタP1との間に接続されている。The gate of the PMOS buffer transistor P3 and the gate of the PMOS buffer transistor P4 are connected near the output terminal 120. Source of PMOS buffer transistor P3 and PMOS buffer transistor P4
Are connected to the sides of the current source 161 and the current source 162, respectively, via the PMOS threshold control transistor P5 and the PMOS threshold control transistor P6. PMOS buffer
The drain of the transistor P3 and the drain of the PMOS buffer transistor P4 are the PMOS current source transistors P2 and PMOS.
It is connected to the buffer transistor P1.
【００３８】PMOS閾値制御トランジスタP5のゲートおよ
びPMOS閾値制御トランジスタP6のゲートはそれぞれ自己
のドレインと接続されている。本実施の形態において
は、PMOS閾値制御トランジスタP5が2個直列に接続さ
れ、PMOS閾値制御トランジスタP6が3個直列に接続され
ている。The gate of the PMOS threshold control transistor P5 and the gate of the PMOS threshold control transistor P6 are connected to their own drains. In the present embodiment, two PMOS threshold control transistors P5 are connected in series, and three PMOS threshold control transistors P6 are connected in series.
【００３９】それぞれのPMOS閾値制御トランジスタP5の
ソースは電流源１６１の側に、それぞれのドレインはPM
OSバッファ・トランジスタP3の側に接続されている。2
個のPMOS閾値制御トランジスタP5は互いに直列に接続さ
れている。従って、PMOS閾値制御トランジスタP5のソー
スおよびドレインは、図２において、ソースSおよびド
レインDで表されているように接続されている。The source of each PMOS threshold control transistor P5 is on the side of the current source 161, and each drain is PM.
Connected to OS buffer transistor P3 side. 2
The individual PMOS threshold control transistors P5 are connected in series with each other. Therefore, the source and drain of the PMOS threshold control transistor P5 are connected as shown by the source S and drain D in FIG.
【００４０】PMOS閾値制御トランジスタP6も電流源１６
２とPMOSバッファ・トランジスタP4との間に接続されて
いる。PMOS閾値制御トランジスタP6のそれぞれのソース
は電流源１６２の側に、それぞれのドレインはPMOSバッ
ファ・トランジスタP4の側に接続されている。３個のPM
OS閾値制御トランジスタP6は互いに直列に接続されてい
る。The PMOS threshold control transistor P6 is also a current source 16
2 and the PMOS buffer transistor P4. Each source of the PMOS threshold control transistor P6 is connected to the side of the current source 162, and each drain is connected to the side of the PMOS buffer transistor P4. 3 PM
The OS threshold control transistors P6 are connected in series with each other.
【００４１】本実施の形態においては、各々のトランジ
スタのソース電圧を一定とした場合、PMOSバッファ・ト
ランジスタP3およびPMOSバッファ・トランジスタP4のそ
れぞれの閾値電圧は等しく、PMOS閾値制御トランジスタ
P5とPMOS閾値制御トランジスタP6との閾値電圧が等し
い。また、電流源１５２、電流源１６１および電流源１
６２は同一の電流源でもよい。但し、電流源１５２、電
流源１６１および電流源１６２は互いに異なる電流源で
あってもよい。さらに、電流源１５２、電流源１６１お
よび電流源１６２は同一の電位を有する電流源でもよ
く、互いに異なる電位を有する電流源であってもよい。In the present embodiment, when the source voltage of each transistor is constant, the PMOS buffer transistor P3 and the PMOS buffer transistor P4 have the same threshold voltage, and the PMOS threshold control transistor
The threshold voltages of P5 and the PMOS threshold control transistor P6 are equal. Further, the current source 152, the current source 161, and the current source 1
62 may be the same current source. However, the current source 152, the current source 161, and the current source 162 may be different current sources. Further, the current source 152, the current source 161, and the current source 162 may be current sources having the same potential, or may be current sources having different potentials.
【００４２】PMOS閾値制御トランジスタP5およびPMOS閾
値制御トランジスタP6は、それぞれのソースが電流源１
６１または電流源１６２の側に接続され、それぞれのゲ
ートが自己のドレインに接続されている。従って、PMOS
閾値制御トランジスタのそれぞれのドレイン電圧は、そ
れぞれのソース電圧に対して各々のPMOS閾値制御トラン
ジスタの閾値電圧の分だけ低下する。The sources of the PMOS threshold control transistor P5 and the PMOS threshold control transistor P6 are current sources 1 respectively.
61 or the side of the current source 162, and each gate is connected to its own drain. Therefore, PMOS
The drain voltage of each of the threshold control transistors is reduced by the threshold voltage of each PMOS threshold control transistor with respect to its source voltage.
【００４３】PMOS閾値制御トランジスタP5の数よりもPM
OS閾値制御トランジスタP6の数の方が多い。従って、PM
OSバッファ・トランジスタP4のソース電圧はPMOSバッフ
ァ・トランジスタP3のソース電圧よりも1個のPMOS閾値
制御トランジスタP5の閾値電圧の分だけ低い。その結
果、ＰＭＯＳバッファ・トランジスタP4の閾値電圧は、
ＰＭＯＳバッファ・トランジスタP3の閾値電圧よりも低
くなる。PM rather than the number of PMOS threshold control transistors P5
There are more OS threshold control transistors P6. Therefore, PM
The source voltage of the OS buffer transistor P4 is lower than the source voltage of the PMOS buffer transistor P3 by the threshold voltage of one PMOS threshold control transistor P5. As a result, the threshold voltage of the PMOS buffer transistor P4 is
It becomes lower than the threshold voltage of the PMOS buffer transistor P3.
【００４４】即ち、本実施の形態においては、ＰＭＯＳ
バッファ・トランジスタP3およびP4の閾値電圧は、それ
ぞれPMOS閾値制御トランジスタP5およびP6の数によって
制御されている。That is, in the present embodiment, the PMOS
The threshold voltages of buffer transistors P3 and P4 are controlled by the number of PMOS threshold control transistors P5 and P6, respectively.
【００４５】電流制御回路３０００は、入力端子１１０
または出力端子１２０を境界にして、電流制御回路２０
００と対称な構成を有する。電流制御回路２０００はPM
OSトランジスタで形成されているが、電流制御回路３０
００はNMOSトランジスタで形成されている。The current control circuit 3000 has an input terminal 110.
Alternatively, with the output terminal 120 as a boundary, the current control circuit 20
It has a configuration symmetrical to 00. The current control circuit 2000 is PM
It is made up of OS transistors, but the current control circuit 30
00 is formed by an NMOS transistor.
【００４６】電流源回路１７０は、出力バッファ回路１
０００からの電流をグランド１７２へ流すために、ゲー
トが電流源１７１に接続されることによって常時ONにな
っているNMOS電流源トランジスタN2を有する。尚、電流
源回路１７０は、グランド１７２から出力バッファ回路
１０００へマイナスの電流を流すといってもよい。The current source circuit 170 is the output buffer circuit 1
In order to allow the current from 000 to flow to the ground 172, it has an NMOS current source transistor N2 whose gate is always connected to the current source 171 so that it is always ON. The current source circuit 170 may be said to flow a negative current from the ground 172 to the output buffer circuit 1000.
【００４７】制御回路１８０はグランド１８１、グラン
ド１８２、NMOSバッファ・トランジスタN3、NMOSバッフ
ァ・トランジスタN4、NMOS閾値制御トランジスタN5およ
びNMOS閾値制御トランジスタN6を有する。制御回路１８
０におけるグランド１８１、グランド１８２、NMOSバッ
ファ・トランジスタN3、NMOSバッファ・トランジスタN
4、NMOS閾値制御トランジスタN5およびNMOS閾値制御ト
ランジスタN6の接続の構成は、それぞれ制御回路１６０
における電流源１６１、電流源１６２、PMOS電流制御ト
ランジスタP3、PMOS電流制御トランジスタP4、PMOS閾値
制御トランジスタP5およびPMOS閾値制御トランジスタP6
の接続の構成と同様である。The control circuit 180 has a ground 181, a ground 182, an NMOS buffer transistor N3, an NMOS buffer transistor N4, an NMOS threshold control transistor N5 and an NMOS threshold control transistor N6. Control circuit 18
0, ground 181, ground 182, NMOS buffer transistor N3, NMOS buffer transistor N
4, the connection configuration of the NMOS threshold control transistor N5 and the NMOS threshold control transistor N6 is the control circuit 160
Current source 161, current source 162, PMOS current control transistor P3, PMOS current control transistor P4, PMOS threshold control transistor P5 and PMOS threshold control transistor P6
The configuration is the same as that of the connection.
【００４８】尚、各々のトランジスタのソース電圧を一
定とした場合、NMOS電流制御トランジスタN3とNMOS電流
制御トランジスタN4との閾値電圧は等しく、NMOS閾値制
御トランジスタN5とNMOS閾値制御トランジスタN6との閾
値電圧が等しいことが好ましい。When the source voltage of each transistor is constant, the NMOS current control transistor N3 and the NMOS current control transistor N4 have the same threshold voltage, and the NMOS threshold control transistor N5 and the NMOS threshold control transistor N6 have the same threshold voltage. Are preferably equal.
【００４９】次に、図2に示した第１の実施の形態の動
作について説明する。Next, the operation of the first embodiment shown in FIG. 2 will be described.
【００５０】入力端子１１０からの入力信号がＨＩから
LＩへスイッチングされたときには、グランド１７２と
出力端子１２０との間がNMOSバッファ・トランジスタN1
によって断たれ、電流源１５２と出力端子１２０との間
がPMOSバッファ・トランジスタP1によって接続される。
それによって、電流源回路１５０からの電流ＩPがPMOS
バッファ・トランジスタP1へ供給される。The input signal from the input terminal 110 is from H I
When it is switched to L I , the NMOS buffer transistor N1 is connected between the ground 172 and the output terminal 120.
Then, the current source 152 and the output terminal 120 are connected by the PMOS buffer transistor P1.
As a result, the current I P from the current source circuit 150 is transferred to the PMOS.
Supplied to buffer transistor P1.
【００５１】負荷４０００の静電容量が大きい場合に
は、出力端子１２０からの出力電圧が上昇するのに、所
定の電圧が電流源１５２から出力され始めてから相当の
時間を要する。従って、入力信号がＨＩからLＩへスイ
ッチングされた当初は、出力端子１２０の近傍に接続さ
れているPMOS電流制御トランジスタP3およびPMOS電流制
御トランジスタP4はONの状態である。それによって、電
流源１５２からの電流Ｉ １に加えて、電流源１６１およ
び電流源１６２からの電流Ｉ２および電流Ｉ３がPMOSバ
ッファ・トランジスタP1へ供給される。従って、電流制
御回路２０００からPMOSバッファ・トランジスタP1へ供
給される総電流ＩＰは、ＩＰ＝Ｉ１＋Ｉ２＋Ｉ３であ
る。総電流ＩＰ＝Ｉ１＋Ｉ２＋Ｉ３が負荷４０００に供
給されることによって、総電流ＩＰ＝Ｉ１またはＩＰ＝
Ｉ１＋Ｉ２のときよりも速やかに出力端子１２０の出力
電圧が上昇する。When the capacitance of the load 4000 is large
Although the output voltage from the output terminal 120 rises,
Since a constant voltage has been output from the current source 152,
It takes time. Therefore, the input signal is HITo LIHessian
Initially, it is connected near the output terminal 120.
PMOS current control transistor P3 and PMOS current control
The control transistor P4 is in the ON state. Thereby
Current I from source 152 1In addition to the current source 161 and
And the current I from the current source 162TwoAnd current IThreeIs a PMOS
Supplied to the buffer transistor P1. Therefore, the current control
Supply from control circuit 2000 to PMOS buffer transistor P1
Total current I suppliedPIs IP= I1＋ ITwo＋ IThreeAnd
It Total current IP= I1＋ ITwo＋ IThreeTo load 4000
By being supplied, the total current IP= I1Or IP=
I1＋ ITwoOutput terminal 120 output faster than
The voltage rises.
【００５２】出力端子１２０からの出力電圧が上昇する
と、まず、ＰＭＯＳ電流制御トランジスタP4がＯＦＦ状
態になり、続いて、ＰＭＯＳ電流制御トランジスタP3が
ＯＦＦ状態になる。PMOS閾値制御トランジスタP5および
P6によって、ＰＭＯＳ電流制御トランジスタP3の閾値電
圧よりもＰＭＯＳ電流制御トランジスタP4の閾値電圧の
方が低く制御されているからである。When the output voltage from the output terminal 120 rises, first, the PMOS current control transistor P4 is turned off, and then the PMOS current control transistor P3 is turned off. PMOS threshold control transistor P5 and
This is because the threshold voltage of the PMOS current control transistor P4 is controlled to be lower than that of the PMOS current control transistor P3 by P6.
【００５３】よって、出力端子１２０からの出力電圧が
低いときにはＩＰ＝Ｉ１＋Ｉ２＋Ｉ ３が供給され、出力
端子１２０からの出力電圧が上昇すると、ＩＰはＩ１＋
Ｉ２＋Ｉ３からＩ１＋Ｉ２になり、さらにＩ１へと減少
する。Therefore, the output voltage from the output terminal 120 is
I when lowP= I1＋ ITwo＋ I ThreeIs supplied and output
When the output voltage from the terminal 120 rises, IPIs I1+
ITwo＋ IThreeTo I1＋ ITwoAnd then I1Decrease
To do.
【００５４】従って、本実施の形態による半導体集積回
路は、負荷４０００の静電容量が相違しても、所望のス
ルーレートTRで出力端子１２０からの出力電圧を上昇さ
せることができる。PMOS閾値制御トランジスタP5、P6、
ＰＭＯＳ電流制御トランジスタP2、P3、P4のそれぞれの
閾値電圧、電流源１５２、１６１、１６２のそれぞれの
電位やＰＭＯＳ電流制御トランジスタの個数によって
は、本実施の形態による半導体集積回路は、出力端子１
２０からの出力電圧を時間に対して一定の傾きで電流源
１５２からの電圧に到達させることができる。それによ
って、出力電圧を一定のスルーレートで立ち上げ、また
は立ち下げることができる。Therefore, the semiconductor integrated circuit according to the present embodiment can increase the output voltage from output terminal 120 at a desired slew rate TR even if the capacitance of load 4000 is different. PMOS threshold control transistors P5, P6,
Depending on the threshold voltage of each of the PMOS current control transistors P2, P3, P4, the potential of each of the current sources 152, 161, 162 and the number of PMOS current control transistors, the semiconductor integrated circuit according to the present embodiment may have the output terminal 1
The output voltage from 20 can reach the voltage from the current source 152 with a constant slope with respect to time. Thereby, the output voltage can be raised or lowered at a constant slew rate.
【００５５】また、本実施の形態による半導体集積回路
は、出力端子１２０からの出力電圧を、その立ち上がり
の当初においては時間に対して大きな傾きで、電流源１
５２からの電圧の近傍に達したときにおいては時間に対
して小さな傾きで、電流源１５２からの電圧に到達させ
ることもできる。それによって、出力電圧を所望のスル
ーレートで立ち上げ、または立ち下げることができる。Further, in the semiconductor integrated circuit according to the present embodiment, the output voltage from the output terminal 120 has a large slope with respect to time at the beginning of its rise, and the current source 1
When the voltage near 52 is reached, the voltage from current source 152 can be reached with a small slope with respect to time. Thereby, the output voltage can be raised or lowered at a desired slew rate.
【００５６】本実施の形態では、ＰＭＯＳ電流制御トラ
ンジスタが２個設けられている。しかし、ＰＭＯＳ電流
制御トランジスタの数を１個または３個以上にしてもよ
い。例えば、制御回路１６０に、追加のＰＭＯＳ電流制
御トランジスタを他の電流制御トランジスタと並列に設
け、ＰＭＯＳ電流制御トランジスタの数を4個にするこ
とができる。その追加されたＰＭＯＳ電流制御トランジ
スタと電流源との間に4個のPMOS閾値制御トランジスタ
を、PMOS閾値制御トランジスタP6に倣って直列に接続す
る。それによって、電流制御回路２０００は、ＩP＝Ｉ
１＋Ｉ２＋Ｉ３を超える電流を供給することができ、か
つ出力端子１２０の出力電圧に基づいてPMOSバッファ・
トランジスタP1への電流をより仔細に制御することがで
きる。In this embodiment, two PMOS current control transistors are provided. However, the number of PMOS current control transistors may be one or three or more. For example, the control circuit 160 may be provided with an additional PMOS current control transistor in parallel with another current control transistor, and the number of PMOS current control transistors may be four. Between the added PMOS current control transistor and the current source, four PMOS threshold control transistors are connected in series following the PMOS threshold control transistor P6. As a result, the current control circuit 2000 causes I P = I
It is capable of supplying a current exceeding 1 + I 2 + I 3 and is based on the output voltage of the output terminal 120.
The current to the transistor P1 can be controlled more finely.
【００５７】一方で、入力端子１１０からの入力信号が
LＩからＨＩへスイッチングされたときには、電流源１
５２と出力端子１２０との間がPMOSバッファ・トランジ
スタP1によって断たれ、グランド１７２と出力端子１２
０との間がNMOSバッファ・トランジスタN1によって接続
される。それによって、電流ＩNがグランド１７２へ流
出する。−ＩNの電流が電流源回路１７０から制御回路
１８０へ供給されているといってもよい。On the other hand, the input signal from the input terminal 110 is
Current source 1 when switched from L I to H I
52 is disconnected from the output terminal 120 by the PMOS buffer transistor P1, and the ground 172 and the output terminal 12 are disconnected.
0 and 0 are connected by an NMOS buffer transistor N1. Thereby, the current I N flows out to the ground 172. Current -I N may be said to have been supplied to the control circuit 180 from the current source circuit 170.
【００５８】電流制御回路３０００は電流制御回路２０
００と対称的な構成を有するので、それらの動作も対称
的である。The current control circuit 3000 is the current control circuit 20.
Since they have a configuration symmetrical to 00, their operations are also symmetrical.
【００５９】入力信号がＨＩからLＩへスイッチングさ
れた直後、出力端子１２０の出力電圧が比較的高いとき
には、NMOS電流制御トランジスタN3およびNMOS電流制御
トランジスタN4はONの状態である。それによって、NMOS
バッファ・トランジスタN1から電流制御回路３０００へ
流出する総電流ＩNは、ＩN＝Ｉ４＋Ｉ５＋Ｉ６である。Immediately after the input signal is switched from H I to L I , when the output voltage of the output terminal 120 is relatively high, the NMOS current control transistor N3 and the NMOS current control transistor N4 are in the ON state. Thereby, NMOS
The total current I N flowing from the buffer transistor N1 to the current control circuit 3000 is I N = I 4 + I 5 + I 6 .
【００６０】出力端子１２０の出力電圧が次第に低下し
ていくと、まず、NＭＯＳ電流制御トランジスタN4がＯ
ＦＦ状態になり、続いて、NＭＯＳ電流制御トランジス
タN3がＯＦＦ状態になる。NMOS閾値制御トランジスタN5
およびN6によって、NＭＯＳ電流制御トランジスタN3の
閾値電圧よりもNＭＯＳ電流制御トランジスタN4の閾値
電圧の方が高く制御されているからである。When the output voltage of the output terminal 120 gradually decreases, first, the NMOS current control transistor N4 is turned on.
The FF state is set, and subsequently the NMOS current control transistor N3 is turned off. NMOS threshold control transistor N5
This is because the threshold voltage of the NMOS current control transistor N4 is controlled to be higher than the threshold voltage of the NMOS current control transistor N3 by and N6.
【００６１】よって、出力端子１２０からの出力電圧が
比較的高いときにはＩN＝Ｉ４＋Ｉ ５＋Ｉ６が流出し、
出力端子１２０からの出力電圧が比較的低下していく
と、Ｉ NはＩ４＋Ｉ５＋Ｉ６からＩ４＋Ｉ５になり、さ
らにＩ４へと減少する。Therefore, the output voltage from the output terminal 120 is
I when it is relatively highN= IFour＋ I 5＋ I6Leaked,
The output voltage from the output terminal 120 decreases relatively
And I NIs IFour＋ I5＋ I6To IFour＋ I5Becomes
Rani IFourDecrease to.
【００６２】従って、本実施の形態による半導体集積回
路は、負荷４０００の静電容量が相違しても、所定のス
ルーレートTRで出力端子１２０の出力電圧を低下させる
ことができる。Therefore, the semiconductor integrated circuit according to the present embodiment can reduce the output voltage of output terminal 120 at a predetermined slew rate TR even if the capacitance of load 4000 is different.
【００６３】本実施の形態では、NＭＯＳ電流制御トラ
ンジスタが２個設けられている。しかし、電流制御回路
２０００におけるＰＭＯＳ電流制御トランジスタの数と
同様に、NＭＯＳ電流制御トランジスタの数を１個また
は３個以上にしてもよい。In this embodiment, two NMOS current control transistors are provided. However, similar to the number of PMOS current control transistors in the current control circuit 2000, the number of NMOS current control transistors may be one or three or more.
【００６４】図３における第２の実施の形態は、負電圧
または電流源１５２、１６１、１６２の電位よりも低電
位の電流源１７３、１８９および１９０を有する。ま
た、第２の実施の形態は、PMOS電流制御トランジスタP3
と電流源１６１との間、PMOS電流制御トランジスタP4と
電流源１６２との間、NMOS電流制御トランジスタN3と電
流源１８９との間およびNMOS電流制御トランジスタN4と
電流源１９０との間に、それぞれ1個ずつのPMOS閾値制
御トランジスタ１６７、PMOS閾値制御トランジスタ１６
８、NMOS閾値制御トランジスタ１８７およびNMOS閾値制
御トランジスタ１８８を有する。The second embodiment in FIG. 3 has current sources 173, 189 and 190 having a potential lower than that of the negative voltage or current sources 152, 161, 162. In addition, the second embodiment is based on the PMOS current control transistor P3.
And the current source 161, between the PMOS current control transistor P4 and the current source 162, between the NMOS current control transistor N3 and the current source 189, and between the NMOS current control transistor N4 and the current source 190, respectively. Individual PMOS threshold control transistor 167 and PMOS threshold control transistor 16
8, NMOS threshold control transistor 187 and NMOS threshold control transistor 188.
【００６５】PMOS閾値制御トランジスタ１６７、１６
８、NMOS閾値制御トランジスタ１８７および１８８の各
々のソースは電流源１６１、１６２、１８９および１９
０へそれぞれ接続され、各々のドレインはPMOS電流制御
トランジスタP3、P4、NMOS電流制御トランジスタN3およ
びN4の各々のソースにそれぞれ接続され、各々のゲート
は自己のドレインに接続されている。PMOS threshold control transistors 167, 16
8. The sources of the NMOS threshold control transistors 187 and 188 are current sources 161, 162, 189 and 19, respectively.
0, each drain is connected to each source of the PMOS current control transistors P3, P4, NMOS current control transistors N3 and N4, and each gate is connected to its own drain.
【００６６】本実施の形態において、PMOS閾値制御トラ
ンジスタ１６７の閾値電圧はPMOS閾値制御トランジスタ
１６８の閾値電圧よりも低い。それによって、PMOS電流
制御トランジスタP3の閾値電圧はPMOS電流制御トランジ
スタP4の閾値電圧よりも高くなる。In the present embodiment, the threshold voltage of the PMOS threshold control transistor 167 is lower than the threshold voltage of the PMOS threshold control transistor 168. As a result, the threshold voltage of the PMOS current control transistor P3 becomes higher than the threshold voltage of the PMOS current control transistor P4.
【００６７】従って、出力端子１２０への電圧がLOから
ＨOへスイッチングしたときには、PMOSバッファ・トラ
ンジスタP1へ供給される総電流ＩPは、出力端子１２０
の出力電圧に基づいてＩ１＋Ｉ２＋Ｉ３、Ｉ１＋Ｉ２、
Ｉ１の順で変化する。Therefore, when the voltage to the output terminal 120 switches from L O to H O , the total current I P supplied to the PMOS buffer transistor P1 is
I 1 + I 2 + I 3 , I 1 + I 2 , based on the output voltage of
It changes in the order of I 1 .
【００６８】また、NMOS閾値制御トランジスタ１８７の
閾値電圧はNMOS閾値制御トランジスタ１８８の閾値電圧
よりも低い。それによって、NMOS電流制御トランジスタ
N3の閾値電圧はNMOS電流制御トランジスタN4の閾値電圧
よりも低くなる。The threshold voltage of the NMOS threshold control transistor 187 is lower than that of the NMOS threshold control transistor 188. Thereby, the NMOS current control transistor
The threshold voltage of N3 becomes lower than that of the NMOS current control transistor N4.
【００６９】従って、出力端子１２０への電圧がＨOか
らLOへスイッチングしたときには、NMOSバッファ・トラ
ンジスタN1へ供給される総電流ＩNは、出力端子１２０
の出力電圧に基づいてＩ４＋Ｉ５＋Ｉ６、Ｉ４＋Ｉ５、
Ｉ４の順で変化する。Therefore, when the voltage to the output terminal 120 switches from H O to L O , the total current I N supplied to the NMOS buffer transistor N1 is
Based on the output voltage of I 4 + I 5 + I 6 , I 4 + I 5 ,
It changes in the order of I 4 .
【００７０】従って、図３の第2の実施の形態は、図２
の第1の実施の形態と同様の効果を有する。さらに、PMO
S閾値制御トランジスタ１６７、１６８、NMOS閾値制御
トランジスタ１８７および１８８が1個ずつなので、第2
の実施の形態は、第1の実施の形態よりも小さい面積に
形成することができる。Therefore, the second embodiment of FIG. 3 is similar to that of FIG.
It has the same effect as the first embodiment. In addition, PMO
Since the S threshold control transistors 167 and 168 and the NMOS threshold control transistors 187 and 188 are each one,
The embodiment of can be formed in an area smaller than that of the first embodiment.
【００７１】尚、第２の実施の形態においても、追加の
PMOS電流制御トランジスタまたは追加のNMOS電流制御ト
ランジスタが他のPMOS電流制御トランジスタまたは他の
NMOS電流制御トランジスタと並列に接続されてもよい。In the second embodiment as well, an additional
If the PMOS current control transistor or the additional NMOS current control transistor
It may be connected in parallel with the NMOS current control transistor.
【００７２】図４における第３の実施の形態は、電流源
１６１の電位が電流源１６２の電位よりも高い。また、
負電圧または低電圧の電流源１８９の電位は電流源１９
０の電位よりも低い。さらに、本実施の形態は、PMOS閾
値制御トランジスタ、NMOS閾値制御トランジスタを有し
ない。In the third embodiment shown in FIG. 4, the potential of the current source 161 is higher than that of the current source 162. Also,
The potential of the negative voltage or low voltage current source 189 is the current source 19
It is lower than 0 potential. Further, the present embodiment does not have a PMOS threshold control transistor and an NMOS threshold control transistor.
【００７３】電流源１６１の電位が電流源１６２の電位
よりも高いことによって、PMOS電流制御トランジスタP3
の閾値電圧は、PMOS電流制御トランジスタP4の閾値電圧
よりも高くなる。また、電流源１８９の電位が電流源１
９０の電位よりも低いことによって、NMOS電流制御トラ
ンジスタN3の閾値電圧は、NMOS電流制御トランジスタN4
の閾値電圧よりも低くなる。Since the potential of the current source 161 is higher than that of the current source 162, the PMOS current control transistor P3
Has a threshold voltage higher than that of the PMOS current control transistor P4. Further, the potential of the current source 189 is the current source 1
Since it is lower than the potential of 90, the threshold voltage of the NMOS current control transistor N3 becomes smaller than that of the NMOS current control transistor N4.
Is lower than the threshold voltage of.
【００７４】従って、図４における第３の実施の形態
は、図２における第1の実施の形態や図３おける第２の
実施の形態と同様の効果を有する。さらに、PMOS閾値制
御トランジスタおよびNMOS閾値制御トランジスタが無い
ので、第３の実施の形態は、第1の実施の形態や第２の
実施の形態よりも小さい面積に形成することができる。Therefore, the third embodiment shown in FIG. 4 has the same effect as the first embodiment shown in FIG. 2 and the second embodiment shown in FIG. Further, since there is no PMOS threshold control transistor and NMOS threshold control transistor, the third embodiment can be formed in an area smaller than those of the first and second embodiments.
【００７５】尚、第３の実施の形態においても、追加の
PMOS電流制御トランジスタまたは追加のNMOS電流制御ト
ランジスタが他のPMOS電流制御トランジスタまたは他の
NMOS電流制御トランジスタと並列に接続されてもよい。In the third embodiment as well, an additional
If the PMOS current control transistor or the additional NMOS current control transistor
It may be connected in parallel with the NMOS current control transistor.
【００７６】本発明は、様々な入出力装置に適応でき
る。例えば、コンピュータとコンピュータ周辺機器とを
接続するためのインタフェース装置等に適用できる。The present invention can be applied to various input / output devices. For example, it can be applied to an interface device or the like for connecting a computer and a computer peripheral device.
【００７７】[0077]
【発明の効果】本発明に従った半導体集積回路によれ
ば、出力端子に接続された負荷の静電容量の大きさに依
存することなく、所望のスルーレートで出力端子の出力
電圧を所望の電圧に立ち上げ、または立ち下げることが
できる。According to the semiconductor integrated circuit of the present invention, the output voltage of the output terminal can be controlled at a desired slew rate without depending on the magnitude of the capacitance of the load connected to the output terminal. It can be raised or lowered to a voltage.
【図１】本発明に従った第1の実施の形態による半導体
集積回路のブロック図。FIG. 1 is a block diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】図１の本発明による半導体集積回路の実施の形
態をさらに詳述した第１の実施の形態のブロック図。FIG. 2 is a block diagram of a first embodiment further detailing an embodiment of the semiconductor integrated circuit according to the present invention in FIG.
【図３】図１の本発明による半導体集積回路の実施の形
態をさらに詳述した第２の実施の形態のブロック図。FIG. 3 is a block diagram of a second embodiment further detailing the embodiment of the semiconductor integrated circuit according to the present invention in FIG.
【図４】図１の本発明による半導体集積回路の実施の形
態をさらに詳述した第３の実施の形態のブロック図。FIG. 4 is a block diagram of a third embodiment further detailing the embodiment of the semiconductor integrated circuit according to the present invention in FIG.
【図５】従来の半導体集積回路のブロック図。FIG. 5 is a block diagram of a conventional semiconductor integrated circuit.
１００ 半導体集積回路
１１０ 入力端子
１２０ 出力端子
P1 PMOSバッファ・トランジスタ
N1 NMOSバッファ・トランジスタ
P3、P4、N3、N4 電流制御トランジスタ
１５０、１７０ 電流源回路
１５２、１６１、１６２、１７２、１７３、１８１、１
８２、１８９、１９０電流源またはグランド
１６０、１８０ 制御回路
P6、１６７、１６８ PMOS閾値制御トランジスタ
N6、１８７、１８８ NMOS閾値制御トランジスタ
１０００ 出力バッファ回路
２０００、３０００ 電流制御回路
４０００ 負荷100 semiconductor integrated circuit 110 input terminal 120 output terminal P1 PMOS buffer transistor N1 NMOS buffer transistor P3, P4, N3, N4 current control transistor 150, 170 current source circuit 152, 161, 162, 172, 173, 181, 1
82, 189, 190 Current source or ground 160, 180 Control circuit P6, 167, 168 PMOS threshold control transistor N6, 187, 188 NMOS threshold control transistor 1000 Output buffer circuit 2000, 3000 Current control circuit 4000 Load
───────────────────────────────────────────────────── フロントページの続き (72)発明者 羽 村 陽一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 DF01 DF07 EZ20 5J055 AX02 AX07 BX16 CX27 DX15 DX73 EX07 EY23 EZ03 EZ50 FX00 FX37 GX01 GX02 5J056 AA05 BB02 BB12 CC01 CC05 DD16 EE06 EE08 FF08 GG01 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Yoichiro Hamura 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Ceremony Company Toshiba Microelectronics Sen Inside F-term (reference) 5F038 DF01 DF07 EZ20 5J055 AX02 AX07 BX16 CX27 DX15 DX73 EX07 EY23 EZ03 EZ50 FX00 FX37 GX01 GX02 5J056 AA05 BB02 BB12 CC01 CC05 DD16 EE06 EE08 FF08 GG01
Claims (8)
電圧を前記出力端子へ出力する出力バッファ回路と、 前記出力端子から出力される出力電圧に応じて電流を前
記出力バッファ回路に供給する電流制御回路とを備えた
半導体集積回路。1. An input terminal, an output terminal, an output buffer circuit for outputting a voltage to the output terminal based on a level of an input signal supplied to the input terminal, and an output voltage output from the output terminal. And a current control circuit which supplies a current to the output buffer circuit in response.
力端子に接続され、ソースまたはドレインのいずれか一
方が前記入力信号のレベルに基づいた電圧の源となる第
1の電流源の側に接続され、他方が前記出力端子の側に
接続されている第1のバッファ・トランジスタを有し、 前記電流制御回路は、ゲートが前記出力端子に接続さ
れ、前記出力電圧に応じた電流の源となる第１の電流源
の側にソースが接続され、ドレインが前記第1の電流源
と前記第1のバッファ・トランジスタとの間に接続され
ている第1の電流制御トランジスタを有する第1の電流制
御回路を有することを特徴とする請求項１に記載の半導
体集積回路。2. A gate of the output buffer circuit is connected to the input terminal, and one of a source and a drain serves as a source of a voltage based on the level of the input signal.
1 has a first buffer transistor connected to the side of the current source, the other is connected to the side of the output terminal, the current control circuit, the gate is connected to the output terminal, the output voltage Current control in which a source is connected to the side of the first current source that serves as a current source according to the above, and a drain is connected between the first current source and the first buffer transistor. The semiconductor integrated circuit according to claim 1, further comprising a first current control circuit having a transistor.
力端子に接続され、前記入力信号のレベルに基づいた電
圧の源となり前記第1の電流源の電位と異なる電位を有
する第２の電流源の側にソースまたはドレインのいずれ
か一方が接続され、他方が前記出力端子の側に接続され
ている第２のバッファ・トランジスタをさらに有し、 前記電流制御回路は、ゲートが前記出力端子に接続さ
れ、前記出力電圧に応じた電流の源となり前記第1の電
流源の電位と異なる電位を有する第２の電流源の側にソ
ースが接続され、ドレインが前記第２の電流源と前記第
２のバッファ・トランジスタとの間に接続されている第
２の電流制御トランジスタをさらに有することを特徴と
する請求項２に記載の半導体集積回路。3. A second current source having a gate connected to the input terminal and serving as a voltage source based on the level of the input signal and having a potential different from the potential of the first current source. Further includes a second buffer transistor having one of a source and a drain connected to the output side and the other connected to the output terminal side, wherein the current control circuit has a gate connected to the output terminal. The source is connected to the side of the second current source that serves as a current source according to the output voltage and has a potential different from the potential of the first current source, and the drain is connected to the second current source and the second current source. 3. The semiconductor integrated circuit according to claim 2, further comprising a second current control transistor connected between the second current control transistor and the buffer transistor.
子に接続され、ソースが前記出力電圧に応じた電流の源
となる第３の電流源の側に接続され、ドレインが前記第
1の電流源と前記第1のバッファ・トランジスタとの間に
接続されている第３の電流制御トランジスタをさらに有
することを特徴とする請求項３に記載の半導体集積回
路。4. In the current control circuit, a gate is connected to the output terminal, a source is connected to a side of a third current source which is a source of a current according to the output voltage, and a drain is the first current source.
4. The semiconductor integrated circuit according to claim 3, further comprising a third current control transistor connected between the one current source and the first buffer transistor.
圧は前記第２の電流制御トランジスタの閾値電圧とほぼ
等しく、 前記電流制御回路は、ソースが前記第2の電流源の側、
ドレインが前記第2の電流制御トランジスタの側にそれ
ぞれ接続され、ゲートが自己のドレインに接続された少
なくとも1つの第1の閾値制御トランジスタと、ソースが
前記第３の電流源の側に接続され、ドレインが前記第３
の電流制御トランジスタの側に接続され、ゲートが自己
のドレインに接続された少なくとも1つの第２の閾値制
御トランジスタとをさらに有し、 前記第１の閾値制御トランジスタと前記第２の閾値制御
トランジスタとの閾値電圧はほぼ等しく、 前記第１の閾値制御トランジスタまたは前記第２の閾値
制御トランジスタが複数ある場合には、複数の前記第１
の閾値制御トランジスタまたは複数の前記第２の閾値制
御トランジスタは互いに直列に接続され、前記第２の閾
値制御トランジスタの数は、前記第2の閾値制御トラン
ジスタの数よりも多いことを特徴とする請求項４に記載
の半導体集積回路。5. The threshold voltage of the third current control transistor is substantially equal to the threshold voltage of the second current control transistor, the current control circuit has a source on the side of the second current source,
At least one first threshold control transistor having a drain connected to the side of the second current control transistor and having a gate connected to its drain, and a source connected to the side of the third current source; The drain is the third
Further comprising at least one second threshold control transistor connected to the side of the current control transistor of which gate is connected to its drain, the first threshold control transistor and the second threshold control transistor Have substantially equal threshold voltages, and when there are a plurality of the first threshold control transistors or the second threshold control transistors, a plurality of the first threshold control transistors
The plurality of second threshold control transistors are connected in series with each other, and the number of the second threshold control transistors is larger than the number of the second threshold control transistors. Item 5. The semiconductor integrated circuit according to item 4.
圧の絶対値は前記第２の電流制御トランジスタの閾値電
圧の絶対値よりも大きいことを特徴とする請求項４に記
載の半導体集積回路。6. The semiconductor integrated circuit according to claim 4, wherein the absolute value of the threshold voltage of the third current control transistor is larger than the absolute value of the threshold voltage of the second current control transistor.
圧は前記第２の電流制御トランジスタの閾値電圧とほぼ
等しく、 前記第２の電流源および前記第３の電流源の電位がそれ
ぞれ相違することを特徴とする請求項４に記載の半導体
集積回路。7. The threshold voltage of the third current control transistor is substantially equal to the threshold voltage of the second current control transistor, and the potentials of the second current source and the third current source are different from each other. The semiconductor integrated circuit according to claim 4, wherein
回路から構成された出力バッファ・ユニットを複数備
え、 少なくとも１つの前記出力バッファ・ユニットはPMOSト
ランジスタから構成され、 他の前記出力バッファ・ユニットはNMOSトランジスタか
ら構成されていることを特徴とする請求項２から請求項
６のいずれかに記載の半導体集積回路。8. A plurality of output buffer units each comprising the output buffer circuit and the current control circuit, wherein at least one of the output buffer units comprises a PMOS transistor, and the other output buffer unit comprises an NMOS. 7. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit comprises a transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296419A JP2003110413A (en) | 2001-09-27 | 2001-09-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296419A JP2003110413A (en) | 2001-09-27 | 2001-09-27 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003110413A true JP2003110413A (en) | 2003-04-11 |
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|---|---|---|---|
| JP2001296419A Withdrawn JP2003110413A (en) | 2001-09-27 | 2001-09-27 | Semiconductor integrated circuit |
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| JP (1) | JP2003110413A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017028649A (en) * | 2015-07-28 | 2017-02-02 | 株式会社東芝 | Semiconductor integrated circuit |
-
2001
- 2001-09-27 JP JP2001296419A patent/JP2003110413A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017028649A (en) * | 2015-07-28 | 2017-02-02 | 株式会社東芝 | Semiconductor integrated circuit |
| US10411638B2 (en) | 2015-07-28 | 2019-09-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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