JP2003110109A - Semiconductor device, method of manufacturing the same, and portable electronic apparatus - Google Patents
Semiconductor device, method of manufacturing the same, and portable electronic apparatusInfo
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- JP2003110109A JP2003110109A JP2001302095A JP2001302095A JP2003110109A JP 2003110109 A JP2003110109 A JP 2003110109A JP 2001302095 A JP2001302095 A JP 2001302095A JP 2001302095 A JP2001302095 A JP 2001302095A JP 2003110109 A JP2003110109 A JP 2003110109A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法並びに携帯電子機器に関する。より具体的に
は、本発明は、ダブルゲート構造を有する電界効果トラ
ンジスタを含む半導体装置及びその製造方法、並びに、
この半導体装置を用いた携帯電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method of manufacturing the same, and a portable electronic device. More specifically, the present invention relates to a semiconductor device including a field effect transistor having a double gate structure, a manufacturing method thereof, and
The present invention relates to a portable electronic device using this semiconductor device.
【０００２】[0002]
【従来の技術】ダブルゲート構造を有する電界効果トラ
ンジスタの従来例としては、特開平４−２４６８６３に
開示されたものが挙げられる。この従来例を図１２に示
す。図１２中、９２６はシリコン基板、９１２，９２
４，９３８はシリコン酸化膜、９２２はバックゲート電
極、９２０はバックゲート酸化膜、９３０はフロントゲ
ート電極、９２８はフロントゲート酸化膜、９３２はソ
ース領域、９３４はドレイン領域、９３６はチャネル領
域、９４０はバックゲート引出し電極、９４２はソース
電極、９４４はドレイン電極である。2. Description of the Related Art As a conventional example of a field effect transistor having a double gate structure, the one disclosed in JP-A-4-246863 can be cited. This conventional example is shown in FIG. In FIG. 12, 926 is a silicon substrate, and 912 and 92.
4, 938 is a silicon oxide film, 922 is a back gate electrode, 920 is a back gate oxide film, 930 is a front gate electrode, 928 is a front gate oxide film, 932 is a source region, 934 is a drain region, 936 is a channel region, 940. Is a back gate extraction electrode, 942 is a source electrode, and 944 is a drain electrode.
【０００３】この従来例によれば、チャネル領域９３６
は、フロントゲート電極９３０とバックゲート電極９２
２の２つのゲート電極で挟まれている。そのため、フロ
ントゲート電極９３０とバックゲート電極９２２に同じ
電位を与えれば、チャネル領域の表裏両面にチャネルが
形成され、電流駆動能力を増大することができる。さら
には、ドレイン領域からチャネル領域中への電気力線の
侵入が抑制されるので、短チャネル効果を緩和すること
ができる。According to this conventional example, the channel region 936 is formed.
Is the front gate electrode 930 and the back gate electrode 92.
It is sandwiched between two gate electrodes of 2. Therefore, if the same potential is applied to the front gate electrode 930 and the back gate electrode 922, channels are formed on both front and back surfaces of the channel region, and the current driving capability can be increased. Furthermore, since the intrusion of electric lines of force from the drain region into the channel region is suppressed, the short channel effect can be mitigated.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来技
術のダブルゲート型電界効果トランジスタを形成するた
めには、バックゲート電極を形成した後、ウェハ貼り合
わせ工程とＣＭＰ（化学機械研磨：Chemical Mechanica
l Polishing）工程とを用いて活性層を形成し、その上
にフロントゲート電極を形成するという複雑な工程を経
なければならなかった。また、ＣＭＰ工程により薄く研
磨された活性層をチャネル領域とするため、チャネル領
域の厚さの均一性が悪く、素子間の特性ばらつきが大き
いという問題があった。However, in order to form a double gate type field effect transistor of the prior art, after forming a back gate electrode, a wafer bonding step and CMP (Chemical Mechanical Polishing) are performed.
and an active layer is formed by using the polishing process and a front gate electrode is formed on the active layer. Further, since the active layer thinly polished by the CMP process is used as the channel region, there is a problem that the thickness uniformity of the channel region is poor and the characteristic variation among devices is large.
【０００５】本発明は、上記問題を解決するべくなされ
たものであり、その目的は、簡単な工程により、均一な
厚さのチャネル領域を形成し、特性の安定したダブルゲ
ート型電界効果トランジスタを提供することである。The present invention has been made to solve the above problems, and an object thereof is to provide a double-gate type field effect transistor having stable characteristics by forming a channel region having a uniform thickness by a simple process. Is to provide.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置は、半導体基板と、素子分
離領域と、上記半導体基板内に形成された第１導電型の
深いウェル領域と、上記第1導電型の深いウェル領域内
に形成された第２導電型の浅いウェル領域と、上記第２
導電型の浅いウェル領域上に第１の絶縁膜を介して形成
された半導体膜と、上記半導体膜上に第２の絶縁膜を介
して形成されたゲート電極とを備え、上記第２導電型の
浅いウェル領域と上記ゲート電極とは電気的に接続さ
れ、上記素子分離領域は、上記第１導電型の深いウェル
領域と上記第２導電型の浅いウェル領域との接合の深さ
よりも深い深さを有し、上記半導体膜のうち上記ゲート
電極で覆われた部分にはチャネル領域が形成され、上記
半導体膜のうち上記ゲート電極で覆われない部分には、
ソース領域及びドレイン領域が形成されたことを特徴と
している。In order to achieve the above object, a semiconductor device according to a first invention is a semiconductor device, an element isolation region, and a deep well region of a first conductivity type formed in the semiconductor substrate. A shallow well region of a second conductivity type formed in the deep well region of the first conductivity type;
A semiconductor film formed on a shallow well region of conductivity type via a first insulating film; and a gate electrode formed on the semiconductor film via a second insulating film. Is electrically connected to the gate electrode, and the element isolation region has a depth deeper than a junction depth between the deep well region of the first conductivity type and the shallow well region of the second conductivity type. And a channel region is formed in a portion of the semiconductor film covered with the gate electrode, and a portion of the semiconductor film not covered with the gate electrode is
It is characterized in that a source region and a drain region are formed.
【０００７】本明細書において、第１導電型とは、Ｐ型
又はＮ型を意味する。また、第２導電型とは、第１導電
型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。In the present specification, the first conductivity type means P type or N type. The second conductivity type means N type when the first conductivity type is P type and P type when the first conductivity type is N type.
【０００８】上記構成によれば、上記半導体膜の一部
は、夫々絶縁膜を介して上記ゲート電極と上記第２導電
型の浅いウェル領域とに挟まれてチャネル領域となり、
更に、上記ゲート電極と上記第２導電型の浅いウェル領
域とが電気的に接続されている。そのため、上記第２の
絶縁膜及び上記ゲート電極が、夫々フロントゲート絶縁
膜及びフロントゲート電極の役割を果たし、上記第１の
絶縁膜及び上記第２導電型の浅いウェル領域が、夫々バ
ックゲート絶縁膜及びバックゲート電極の役割を果たし
て、ダブルゲート型電界効果トランジスタを構成する。According to the above structure, a part of the semiconductor film is sandwiched between the gate electrode and the second well shallow region of the second conductivity type to form a channel region through the insulating film,
Further, the gate electrode and the second conductivity type shallow well region are electrically connected. Therefore, the second insulating film and the gate electrode function as a front gate insulating film and a front gate electrode, respectively, and the first insulating film and the second conductivity type shallow well region are back gate insulating, respectively. The double gate field effect transistor is constituted by playing the roles of the film and the back gate electrode.
【０００９】また、上記第２導電型の浅いウェル領域
は、上記素子分離領域と上記第１導電型の深いウェル領
域とにより素子毎に分離することができるので、素子間
の干渉を防ぐことができる。Further, since the second conductivity type shallow well region can be separated for each device by the device isolation region and the first conductivity type deep well region, interference between devices can be prevented. it can.
【００１０】また、上記半導体基板内に形成された上記
第２導電型の浅いウェル領域をバックゲート電極として
いるので、ウェハ貼り合わせ工程を必要としない。ま
た、ＣＭＰ工程によりチャネル領域を形成する必要がな
いので、均一な厚さのチャネル領域を形成することがで
きる。Further, since the shallow well region of the second conductivity type formed in the semiconductor substrate is used as the back gate electrode, the wafer bonding step is not necessary. Further, since it is not necessary to form the channel region by the CMP process, the channel region having a uniform thickness can be formed.
【００１１】したがって、簡単な工程により、駆動電流
が大きく、短チャネル効果が抑制され、かつ、特性のば
らつきの小さなダブルゲート型電界効果トランジスタが
提供される。Therefore, by a simple process, a double gate type field effect transistor having a large drive current, a short channel effect suppressed, and a small variation in characteristics can be provided.
【００１２】１実施の形態では、上記第１の絶縁膜と上
記第２の絶縁膜に挟まれた上記半導体膜の厚さが１４０
ｎｍ以下である。In one embodiment, the thickness of the semiconductor film sandwiched between the first insulating film and the second insulating film is 140.
nm or less.
【００１３】上記実施の形態によれば、上記ダブルゲー
ト型電界効果トランジスタのオン時に上記チャネル領域
が完全に空乏化するので、上記ゲート電極及び上記第２
導電型の浅いウェル領域に印加した電圧の影響が上記チ
ャネル領域の中央部にまで及ぶようになり、上記チャネ
ル領域中央部のポテンシャルが低下する。したがって、
上記チャネル領域中央部のキャリア密度が増加して更に
駆動電流が増加する。According to the above embodiment, the channel region is completely depleted when the double gate field effect transistor is turned on. Therefore, the gate electrode and the second
The influence of the voltage applied to the conductivity type shallow well region extends to the central portion of the channel region, and the potential of the central portion of the channel region decreases. Therefore,
The carrier density in the central portion of the channel region increases, and the drive current further increases.
【００１４】１実施の形態では、上記第１の絶縁膜と上
記第２の絶縁膜に挟まれた上記半導体膜の厚さが１００
ｎｍ以下である。In one embodiment, the semiconductor film sandwiched between the first insulating film and the second insulating film has a thickness of 100.
nm or less.
【００１５】上記実施の形態によれば、上記ダブルゲー
ト型電界効果トランジスタのオフ時にも上記チャネル領
域が完全に空乏化する。そのため、閾値以下のサブスレ
ッショルド領域においても基板バイアス効果が働き、サ
ブスレッショルド特性が改善する。したがって、上記ダ
ブルゲート型電界効果トランジスタのオフ電流を増加さ
せることなく閾値を下げることが可能になるので、電源
電圧を下げて消費電力を削減することができる。According to the above embodiment, the channel region is completely depleted even when the double gate field effect transistor is turned off. Therefore, the substrate bias effect works even in the subthreshold region below the threshold, and the subthreshold characteristic is improved. Therefore, the threshold value can be lowered without increasing the off-current of the double-gate field effect transistor, so that the power supply voltage can be lowered and the power consumption can be reduced.
【００１６】更にまた、上記ダブルゲート型電界効果ト
ランジスタのオフ時においても、上記チャネル領域の中
央部にまで上記ゲート電極及び上記第２導電型の浅いウ
ェル領域に由来する空乏層が伸びており、上記ドレイン
領域に由来する空乏層の伸びを遮断するので、極めて効
果的に短チャネル効果が抑制される。上記ダブルゲート
型電界効果トランジスタのオン時には、更に上記チャネ
ル領域の中央部のポテンシャルが低下する（基板バイア
ス効果が大きくなる）ので、非常に大きな駆動電流を得
ることができる。したがって、短チャネル効果が極めて
効果的に抑制され、非常に大きな駆動電流が得られるダ
ブルゲート型電界効果トランジスタを実現することがで
きる。Further, even when the double gate type field effect transistor is off, the depletion layer derived from the gate electrode and the second conductivity type shallow well region extends to the central portion of the channel region, Since the extension of the depletion layer originating from the drain region is blocked, the short channel effect is extremely effectively suppressed. When the double gate field effect transistor is turned on, the potential of the central portion of the channel region further decreases (the substrate bias effect increases), so that a very large drive current can be obtained. Therefore, it is possible to realize a double gate field effect transistor in which the short channel effect is extremely effectively suppressed and a very large drive current is obtained.
【００１７】１実施の形態では、上記第２導電型の浅い
ウェル領域内であって、上記第１の絶縁膜を介して上記
第２導電型のソース領域及びドレイン領域と接する部分
の不純物濃度は、上記第１の絶縁膜を介して上記チャネ
ル領域と接する部分の不純物濃度よりも薄い。In one embodiment, the impurity concentration of a portion in the shallow well region of the second conductivity type which is in contact with the source region and the drain region of the second conductivity type through the first insulating film is , The impurity concentration of the portion contacting the channel region through the first insulating film is lower.
【００１８】上記実施の形態によれば、上記第２導電型
の浅いウェル領域内であって、上記第１の絶縁膜を介し
て上記ソース領域及びドレイン領域に接する領域のみ不
純物濃度を薄くしている。そのため、上記第２導電型の
浅いウェル領域と上記ソース領域及びドレイン領域との
容量を小さくすることができる一方、上記チャネル領域
と接する部分では空乏化を抑えることができる。したが
って、高速動作かつ低消費電力な半導体装置が提供され
る。According to the above-described embodiment, the impurity concentration is reduced only in a region in the second conductivity type shallow well region which is in contact with the source region and the drain region through the first insulating film. There is. Therefore, the capacitance between the shallow well region of the second conductivity type and the source and drain regions can be reduced, while depletion can be suppressed in the portion in contact with the channel region. Therefore, a semiconductor device which operates at high speed and consumes less power is provided.
【００１９】１実施の形態では、上記半導体膜には、ア
ニールにより非晶質半導体の結晶化を助長する金属元素
が含まれている。In one embodiment, the semiconductor film contains a metal element that promotes crystallization of an amorphous semiconductor by annealing.
【００２０】上記実施の形態によれば、上記半導体膜に
は、アニールにより非晶質半導体の結晶化を助長する金
属元素が含まれているので、アニールにより上記半導体
膜を結晶化する際に、粒界の向きや結晶粒の大きさを制
御することができる。そのため、容易にオフリークを抑
制し、もしくは駆動電流の劣化を防ぐことができる。ま
た、結晶粒の大きさを素子の大きさに比べて十分大きく
すれば、実質的に単結晶膜からなるチャネル領域が実現
できるので、低オフリーク及び高駆動電流という優れた
特性が容易に両立する。According to the above embodiment, since the semiconductor film contains a metal element that promotes crystallization of the amorphous semiconductor by annealing, when the semiconductor film is crystallized by annealing, The direction of grain boundaries and the size of crystal grains can be controlled. Therefore, it is possible to easily suppress off-leakage or prevent deterioration of the drive current. In addition, if the size of the crystal grains is made sufficiently larger than the size of the device, a channel region substantially consisting of a single crystal film can be realized, so that excellent characteristics such as low off-leakage and high driving current can be easily achieved at the same time. .
【００２１】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つである。In one embodiment, the metal element that promotes crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium and platinum.
【００２２】上記実施の形態は、上記非晶質半導体の結
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。In the above-mentioned embodiment, the metal element that promotes the crystallization of the amorphous semiconductor is specifically specified, and the crystallization of the amorphous semiconductor and the control of the grain boundary direction can be efficiently performed. You can
【００２３】また、第２の発明の半導体装置の製造方法
は、第１の発明の半導体装置を製造する方法において、
上記第２導電型の浅いウェル領域上に第１の絶縁膜を形
成する工程の後に、上記半導体基板全面に実質的な非晶
質半導体膜を堆積する工程と、上記非晶質半導体膜の結
晶化を助長する金属元素を上記非晶質半導体膜の一部に
選択的に導入する工程と、アニールにより少なくとも上
記金属元素が選択的に導入された領域の周辺部において
上記非晶質半導体膜を結晶化し、多結晶半導体膜もしく
は実質的な単結晶半導体膜とする工程とを含むことを特
徴としている。A method of manufacturing a semiconductor device according to a second invention is the method of manufacturing a semiconductor device according to the first invention,
A step of depositing a substantially amorphous semiconductor film on the entire surface of the semiconductor substrate after the step of forming the first insulating film on the shallow well region of the second conductivity type, and a crystal of the amorphous semiconductor film. A step of selectively introducing a metal element that promotes the conversion into a part of the amorphous semiconductor film, and annealing the amorphous semiconductor film at least in the peripheral portion of the region where the metal element is selectively introduced. And a step of crystallizing to form a polycrystalline semiconductor film or a substantially single crystal semiconductor film.
【００２４】上記手順によれば、チャネル領域となるべ
き半導体膜は、非晶質半導体膜を堆積する工程により形
成しているので、容易に均一な膜厚とするこができる。
したがって、特性のばらつきの小さなダブルゲート型電
界効果トランジスタが提供される。According to the above procedure, the semiconductor film to be the channel region is formed by the step of depositing the amorphous semiconductor film, so that the film thickness can be easily made uniform.
Therefore, a double gate type field effect transistor having a small variation in characteristics is provided.
【００２５】更にまた、上記非晶質半導体膜の結晶化を
助長する金属元素を上記非晶質半導体膜の一部に選択的
に導入した後、アニールにより上記非晶質半導体膜を結
晶化しているので、粒界の向きや結晶粒の大きさを制御
することができる。そのため、容易にオフリークを抑制
し、もしくは駆動電流の劣化を防ぐことができる。ま
た、結晶粒の大きさを素子の大きさに比べて十分大きく
すれば、実質的に単結晶膜からなるチャネル領域が実現
できるので、低オフリーク及び高駆動電流という優れた
特性が容易に両立する。Furthermore, after selectively introducing a metal element that promotes crystallization of the amorphous semiconductor film into a part of the amorphous semiconductor film, the amorphous semiconductor film is crystallized by annealing. Therefore, it is possible to control the direction of grain boundaries and the size of crystal grains. Therefore, it is possible to easily suppress off-leakage or prevent deterioration of the drive current. In addition, if the size of the crystal grains is made sufficiently larger than the size of the device, a channel region substantially consisting of a single crystal film can be realized, so that excellent characteristics such as low off-leakage and high driving current can be easily achieved at the same time. .
【００２６】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つである。In one embodiment, the metal element that promotes crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium, and platinum.
【００２７】上記実施の形態は、上記非晶質半導体の結
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。In the above-mentioned embodiment, the metal element that promotes the crystallization of the amorphous semiconductor is specifically specified, and the crystallization of the amorphous semiconductor and the control of the grain boundary direction are efficiently performed. You can
【００２８】１実施の形態では、第１の発明の半導体装
置において、上記ソース領域及びドレイン領域の一部
が、上記第２の絶縁膜がなす面より上に存在するライズ
ド構造を有する。In one embodiment, in the semiconductor device of the first invention, a part of the source region and the drain region has a raised structure above a surface formed by the second insulating film.
【００２９】上記実施の形態によれば、上記ソース領域
及びドレイン領域がライズド構造を有し、また、シリサ
イド化が容易であるから、上記ソース領域及びドレイン
領域の寄生抵抗を小さくすることができる。したがっ
て、ダブルゲート型電界効果トランジスタの駆動電流を
大きくして、高速に動作させることが可能となる。According to the above embodiment, the source region and the drain region have a raised structure, and the silicide formation is easy, so that the parasitic resistance of the source region and the drain region can be reduced. Therefore, it is possible to increase the drive current of the double gate type field effect transistor and operate it at high speed.
【００３０】また、第３の発明の携帯電子機器は、上記
半導体装置を具備したことを特徴としている。The portable electronic equipment of the third invention is characterized by including the above semiconductor device.
【００３１】上記第３の発明によれば、携帯電子機器の
ＬＳＩ部を高速化することができるので、高機能な携帯
電子機器が提供される。According to the third aspect of the invention, the LSI section of the portable electronic device can be speeded up, so that a highly functional portable electronic device is provided.
【００３２】[0032]
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the embodiments shown in the drawings.
【００３３】本発明に使用することができる半導体基板
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。なお、各実施の形態では、Ｎチャネル型の素
子を中心に説明するが、不純物の導電型を反対にするこ
とによりＰチャネル型の素子を形成することができる。
無論、両導電型の素子が同一基板上に形成されてもよ
い。The semiconductor substrate that can be used in the present invention is not particularly limited, but a silicon substrate is preferable. Further, the semiconductor substrate may have a P-type or N-type conductivity. In each of the embodiments, an N-channel type element is mainly described, but a P-channel type element can be formed by reversing the conductivity types of impurities.
Of course, both conductivity type elements may be formed on the same substrate.
【００３４】（実施の形態１）本実施の形態１の半導体
装置は、シリコン基板中に形成されたウェル領域にバッ
クゲート電極としての機能を与え、簡単な工程によりダ
ブルゲート型の電界効果トランジスタを実現したもので
ある。本実施の形態１の半導体装置を、図１〜図５を用
いて説明する。図１は本実施の形態１の半導体装置の平
面図であり、図２は図１の切断面線Ａ−Ａ’からみた断
面図であり、図３は図１の切断面線Ｂ−Ｂ’からみた断
面図である。なお、図１においては、層間絶縁膜及び上
部配線を、図２及び図３においては、上部配線を省略し
ている。図４及び図５は、本実施の形態１の半導体装置
を作成する手順を説明するものである。(Embodiment 1) In the semiconductor device of Embodiment 1, a well region formed in a silicon substrate is provided with a function as a back gate electrode, and a double gate type field effect transistor is formed by a simple process. It was realized. The semiconductor device according to the first embodiment will be described with reference to FIGS. 1 is a plan view of the semiconductor device according to the first embodiment, FIG. 2 is a sectional view taken along the section line AA ′ of FIG. 1, and FIG. 3 is a section line BB ′ of FIG. It is sectional drawing seen. The interlayer insulating film and the upper wiring are omitted in FIG. 1, and the upper wiring is omitted in FIGS. 4 and 5 illustrate a procedure for manufacturing the semiconductor device according to the first embodiment.
【００３５】まず、図１〜図３により本実施の形態１の
半導体装置の構成を説明する。First, the structure of the semiconductor device according to the first embodiment will be described with reference to FIGS.
【００３６】シリコン基板１１１内には、Ｐ型の深いウ
ェル領域１２１が形成されている。Ｐ型の深いウェル領
域１２１上には、Ｎ型の浅いウェル領域１２３が形成さ
れている。Ｎ型の浅いウェル領域１２３は、素子分離領
域１３１により素子毎に電気的に分離されている。A P-type deep well region 121 is formed in the silicon substrate 111. An N-type shallow well region 123 is formed on the P-type deep well region 121. The N-type shallow well region 123 is electrically isolated for each element by the element isolation region 131.
【００３７】Ｎ型の浅いウェル領域１２３上には、第１
の絶縁膜の一例としてのシリコン酸化膜１４２が形成さ
れている。このシリコン酸化膜１４２上には、半導体膜
の一例であるシリコン膜、及び、第２の絶縁膜の一例と
してのゲート酸化膜１４１を介してゲート電極１４３が
形成されている。上記シリコン膜は、実質的な単結晶シ
リコン膜または粒界密度の非常に少ない多結晶シリコン
膜であり、そのうちゲート電極１４３に覆われた部分は
チャネル領域１６１となり、その他の部分はソース領域
１５１又はドレイン領域１５２となっている。チャネル
領域１６１はＰ型の導電型を持つか、あるいはイントリ
ンシック（真性）となっている。ソース領域１５１及び
ドレイン領域１５２はｎ＋拡散層により構成されてい
る。On the N-type shallow well region 123, the first
A silicon oxide film 142 is formed as an example of the insulating film. A gate electrode 143 is formed on the silicon oxide film 142 via a silicon film which is an example of a semiconductor film and a gate oxide film 141 which is an example of a second insulating film. The silicon film is a substantially single crystal silicon film or a polycrystalline silicon film having a very low grain boundary density, of which the part covered with the gate electrode 143 becomes the channel region 161, and the other part is the source region 151 or It is the drain region 152. The channel region 161 has a P-type conductivity type or is intrinsic (intrinsic). The source region 151 and the drain region 152 are composed of n + diffusion layers.
【００３８】図１及び図３から分かるように、ゲート電
極１４３にはゲート−ウェル接続領域１４４において孔
が開けられ、Ｎ型の浅いウェル領域１２３が露出してい
る。このゲート−ウェル接続領域１４４とゲート電極１
４３上に重なるように層間絶縁膜１７１に開口するゲー
ト電極コンタクト孔１７４（図示しないが、このコンタ
クト孔１７４にはメタルが埋めこまれる）が設けられて
おり、ゲート電極１４３とＮ型の浅いウェル領域１２３
とが電気的に接続されている。そのため、ゲート電極１
４３に与えられた電位はＮ型の浅いウェル領域１２３に
も伝わり、Ｎ型の浅いウェル領域１２３及びシリコン酸
化膜１４２が夫々バックゲート及びバックゲート酸化膜
の役割を果たしてダブルゲート型電界効果トランジスタ
を構成するのである。As can be seen from FIGS. 1 and 3, holes are opened in the gate electrode 143 in the gate-well connection region 144, and the N-type shallow well region 123 is exposed. The gate-well connection region 144 and the gate electrode 1
A gate electrode contact hole 174 (not shown, metal is buried in the contact hole 174) is formed in the interlayer insulating film 171 so as to overlap with the gate electrode 143 and the N-type shallow well. Area 123
And are electrically connected. Therefore, the gate electrode 1
The potential applied to 43 is also transmitted to the N-type shallow well region 123, and the N-type shallow well region 123 and the silicon oxide film 142 serve as a back gate and a back gate oxide film, respectively, thereby forming a double gate field effect transistor. Make up.
【００３９】上記ソース領域１５１及びドレイン領域１
５２上には夫々コンタクト孔１７２，１７３が設けられ
ている。また、Ｐ型の深いウェル領域１２１上にはＰ型
の浅いウェル領域１２４が形成され、Ｐ型の浅いウェル
領域１２４上にはＰ型の深いウェル領域１２１の電位を
固定するためのウェルコンタクト孔１７５（図示しない
が、このコンタクト孔１７５にはメタルが埋めこまれ
る）が設けらている。なお、図示しないが、Ｎ型の深い
ウェル領域上に、Ｐ型の浅いウェル領域１２４を形成す
れば、このＰ型の浅いウェル領域１２４上にはＰチャネ
ル型の素子を形成することができる。The source region 151 and the drain region 1
Contact holes 172 and 173 are provided on the surface 52, respectively. Further, a P-type shallow well region 124 is formed on the P-type deep well region 121, and a well contact hole for fixing the potential of the P-type deep well region 121 is formed on the P-type shallow well region 124. 175 (not shown, but metal is embedded in the contact hole 175) is provided. Although not shown, if the P-type shallow well region 124 is formed on the N-type deep well region, a P-channel type element can be formed on the P-type shallow well region 124.
【００４０】以上の説明から明らかなように、チャネル
領域１６１の上下には、夫々ゲート酸化膜１４１及びシ
リコン酸化膜１４２を介して、フロントゲートの役割を
果たすゲート電極１４３及びバックゲートの役割を果た
すＮ型の浅いウェル領域１２３が形成されている。ま
た、上記ゲート電極１４３及びＮ型の浅いウェル領域１
２３は、電気的に接続されている。したがって、ゲート
電極１４３にトランジスタをオン状態にすべき電圧を加
えると、チャネル領域１６１の上下両面にチャネルが形
成されるので、シングルゲート構造の電界効果トランジ
スタに比べて大きな駆動電流を得ることができる。As is clear from the above description, above and below the channel region 161, the gate oxide film 141 and the silicon oxide film 142 are interposed, respectively, and the gate electrode 143 and the back gate which serve as the front gate are served. An N-type shallow well region 123 is formed. In addition, the gate electrode 143 and the N-type shallow well region 1
23 is electrically connected. Therefore, when a voltage for turning on the transistor is applied to the gate electrode 143, channels are formed on both upper and lower surfaces of the channel region 161, so that a larger driving current can be obtained as compared with the field effect transistor having the single gate structure. .
【００４１】更には、ダブルゲート構造であることによ
り、ドレイン領域１５２からチャネル領域１６１への電
気力線の侵入が抑制される。したがって、短チャネル効
果が抑制され、素子の微細化が可能となる。Further, due to the double gate structure, penetration of lines of electric force from the drain region 152 into the channel region 161 is suppressed. Therefore, the short channel effect is suppressed and the device can be miniaturized.
【００４２】ところで、上記チャネル領域１６１の厚さ
は、電界効果トランジスタのオン時にチャネル領域１６
１が完全に空乏化する程度に十分に薄くすることが好ま
しい。この場合、ゲート電極１４３及びＮ型の浅いウェ
ル領域１２３に印加した電圧の影響がチャネル領域１６
１の中央部にまで及ぶようになり、チャネル領域１６１
の中央部のポテンシャルが両方からの相互作用によって
低下する。したがって、チャネル領域１６１の中央部の
キャリア密度が増加し、更に駆動電流が増加する。反転
層が形成されたとき、片側の空乏層の厚さは、例えば、
チャネル領域１６１の不純物濃度が２×１０１７ｃｍ
−３で約７０ｎｍである。したがって空乏層が上下両側
から伸びることを考慮すると、チャネル領域１６１の厚
さは１４０ｎｍ以下であることが好ましい。By the way, the thickness of the channel region 161 is such that the field effect transistor is turned on when the channel region 16 is turned on.
It is preferable to make it thin enough so that 1 is completely depleted. In this case, the influence of the voltage applied to the gate electrode 143 and the N-type shallow well region 123 is affected by the channel region 16.
1 to reach the central portion of the channel region 161.
The potential in the central part of is reduced by the interaction from both. Therefore, the carrier density in the central portion of the channel region 161 increases, and the drive current further increases. When the inversion layer is formed, the thickness of the depletion layer on one side is, for example,
The impurity concentration of the channel region 161 is 2 × 10 17 cm
-3 is about 70 nm. Therefore, considering that the depletion layer extends from both the upper and lower sides, the thickness of the channel region 161 is preferably 140 nm or less.
【００４３】また、上記チャネル領域１６１の厚さは、
電界効果トランジスタのオフ時においてもチャネル領域
１６１が完全に空乏化する程度に十分に薄くするのが更
に好ましい。この場合、ゲート電極１４３及びＮ型の浅
いウェル領域１２３に印加した電圧の影響は、電界効果
トランジスタのオフ時においても、チャネル領域１６１
の中央部にまで及ぶこととなる。そのため、閾値以下の
サブスレッショルド領域においても基板バイアス効果が
働き、サブスレッショルド特性が改善する。具体的に
は、室温でのサブスレッショルド係数（Ｓ値）は、理論
限界である６０ｍＶ／ｄｅｃａｄｅに近い値を得ること
ができる。このように優れたＳ値を持つ電界効果トラン
ジスタにおいては、オフ電流を増加させることなく閾値
を下げることが可能になるので、電源電圧を下げて消費
電力を削減することもできる。また、電界効果トランジ
スタのオフ時においても、チャネル領域１６１の中央部
にまでゲート電極１４３及びＮ型の浅いウェル領域１２
３に由来する空乏層が伸びており、ドレイン領域１５２
に由来する空乏層の伸びを遮断するので、極めて効果的
に短チャネル効果が抑制される。電界効果トランジスタ
のオン時には、更にチャネル領域１６１の中央部のポテ
ンシャルが低下する（基板バイアス効果が大きくなる）
ので、非常に大きな駆動電流を得ることができる。した
がって、短チャネル効果が極めて効果的に抑制され、非
常に大きな駆動電流が得られる電界効果トランジスタを
実現することができる。もしくは、電源電圧を下げて電
界効果トランジスタを低消費電力化することができる。
電界効果トランジスタがオフ状態にあるとき、片側の空
乏層の厚さは、例えば、チャネル領域１６１の不純物濃
度が２×１０１７ｃｍ−３で約５０ｎｍである。したが
って空乏層が上下両側から伸びることを考慮すると、チ
ャネル領域１６１の厚さは１００ｎｍ以下であることが
より好ましい。The thickness of the channel region 161 is
It is more preferable to make the channel region 161 sufficiently thin so that the channel region 161 is completely depleted even when the field effect transistor is off. In this case, the influence of the voltage applied to the gate electrode 143 and the N-type shallow well region 123 affects the channel region 161 even when the field effect transistor is off.
Will extend to the central part of. Therefore, the substrate bias effect works even in the subthreshold region below the threshold, and the subthreshold characteristic is improved. Specifically, the subthreshold coefficient (S value) at room temperature can obtain a value close to the theoretical limit of 60 mV / decade. In the field effect transistor having such an excellent S value, the threshold value can be lowered without increasing the off current, so that the power supply voltage can be lowered to reduce the power consumption. Further, even when the field effect transistor is off, the gate electrode 143 and the N-type shallow well region 12 are extended to the center of the channel region 161.
3, the depletion layer derived from 3 extends and the drain region 152
Since the extension of the depletion layer derived from the is blocked, the short channel effect is extremely effectively suppressed. When the field effect transistor is turned on, the potential of the central portion of the channel region 161 further decreases (the substrate bias effect increases).
Therefore, a very large drive current can be obtained. Therefore, it is possible to realize a field effect transistor in which the short channel effect is extremely effectively suppressed and a very large drive current is obtained. Alternatively, the power supply voltage can be lowered to reduce the power consumption of the field effect transistor.
When the field effect transistor is in the off state, the thickness of the depletion layer on one side is, for example, about 50 nm when the impurity concentration of the channel region 161 is 2 × 10 17 cm −3 . Therefore, considering that the depletion layer extends from both upper and lower sides, the thickness of the channel region 161 is more preferably 100 nm or less.
【００４４】次に、本実施の形態１の半導体装置を形成
する手順を、図４及び図５を用いて説明する。図４及び
図５は、作成途中の素子を上から見たときの平面図であ
る。Next, a procedure for forming the semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 4 and FIG. 5 are plan views of the element in the process of being viewed from above.
【００４５】まず、図２，３に示すように、半導体基板
１１１中に公知の方法で深いウェル領域１２１、浅いウ
ェル領域１２３，１２４、及び素子分離領域１３１を形
成する。First, as shown in FIGS. 2 and 3, a deep well region 121, shallow well regions 123 and 124, and an element isolation region 131 are formed in a semiconductor substrate 111 by a known method.
【００４６】なお、上記浅いウェル領域１２３，１２４
と深いウェル領域１２１との接合の深さは、この浅いウ
ェル領域１２３，１２４の注入条件、深いウェル領域１
２１の注入条件及びこれより後に行われる熱工程により
決定される。素子分離領域１３１の深さは隣接する素子
の浅いウェル領域１２３，１２４が電気的に分離される
ように設定される。すなわち、上記深いウェル領域１２
１と浅いウェル領域１２３，１２４の接合より、素子分
離領域１３１の下端が深くなるようにする。The shallow well regions 123 and 124
The depth of the junction between the deep well region 121 and the deep well region 121 depends on the implantation conditions of the shallow well regions 123 and 124.
It is determined by the injection conditions of 21 and the thermal process performed thereafter. The depth of the element isolation region 131 is set so that the shallow well regions 123 and 124 of the adjacent elements are electrically isolated. That is, the deep well region 12
The lower end of the element isolation region 131 is made deeper than the junction between 1 and the shallow well regions 123 and 124.
【００４７】次に、図４（ａ）に示すように、バックゲ
ート絶縁膜の役割を持つシリコン酸化膜１４２を形成す
る。上記シリコン酸化膜１４２としては、絶縁性を有す
る限りその材質は特に限定されない。ここで、シリコン
基板１１１を用いた場合は、シリコン酸化膜、シリコン
窒化膜またはそれらの積層体を使用することができる。
また、酸化アルミニウム膜、酸化チタニウム膜、酸化タ
ンタル膜などの高誘電膜またはそれらの積層膜を使用す
ることができる。次に、図４（ｂ）に示すように、ＣＶ
Ｄ（化学的気相成長：Chemical Vapor Deposition）法
により非晶質シリコン薄膜１８１を所望の厚さ（例えば
１０ｎｍ〜２００ｎｍ）堆積する。上記非晶質シリコン
薄膜１８１は、半導体である限りその材質は特に限定さ
れず、ゲルマニウム、シリコンゲルマニウム、ガリウム
砒素等でもよい。次に、図４（ｃ）に示すように、ＣＶ
Ｄ法によりシリコン酸化膜又はシリコン窒化膜を堆積
し、パターニングしてマスク１８２を形成する。このと
き、非晶質シリコン薄膜１８１には、スリット状に露出
した領域１８３を形成しておく。Next, as shown in FIG. 4A, a silicon oxide film 142 having a role of a back gate insulating film is formed. The material of the silicon oxide film 142 is not particularly limited as long as it has an insulating property. Here, when the silicon substrate 111 is used, a silicon oxide film, a silicon nitride film, or a laminated body thereof can be used.
Further, a high dielectric film such as an aluminum oxide film, a titanium oxide film, a tantalum oxide film, or a laminated film thereof can be used. Next, as shown in FIG.
An amorphous silicon thin film 181 is deposited to a desired thickness (for example, 10 nm to 200 nm) by D (Chemical Vapor Deposition) method. The material of the amorphous silicon thin film 181 is not particularly limited as long as it is a semiconductor, and may be germanium, silicon germanium, gallium arsenide, or the like. Next, as shown in FIG.
A silicon oxide film or a silicon nitride film is deposited by the D method and patterned to form a mask 182. At this time, a slit-shaped exposed region 183 is formed in the amorphous silicon thin film 181.
【００４８】マスク１８２を設けた後、例えば酢酸ニッ
ケル又は硝酸ニッケル等の水溶液を基板全面に塗布し、
その後スピンナーにて均一膜厚として乾燥させる。な
お、ニッケル化合物のかわりに、コバルト、パラジウ
ム、白金の化合物を用いてもよい。非晶質シリコン薄膜
１８１がスリット状に露出した領域１８３では、析出し
たニッケルイオンが接触しており、非晶質シリコン薄膜
１８１にニッケルが微量添加される。次に、水素還元雰
囲気下又は不活性ガス雰囲気下で５８０℃１６時間のア
ニールを行ない、非晶質シリコン薄膜を結晶化させる。
このとき、図５（ｄ）の矢印１８４の方向に結晶化が進
み、粒界が矢印と平行な方向に走る非常に細長い結晶粒
が形成され、多結晶シリコン膜１８５が形成された。も
しくは、素子サイズに比べて粒界間の間隔が大きい、実
質的な単結晶シリコン膜が形成された。After the mask 182 is provided, for example, an aqueous solution of nickel acetate or nickel nitrate is applied to the entire surface of the substrate,
After that, it is dried to a uniform film thickness with a spinner. Instead of the nickel compound, a compound of cobalt, palladium or platinum may be used. In the region 183 where the amorphous silicon thin film 181 is exposed in a slit shape, the deposited nickel ions are in contact with each other, and a small amount of nickel is added to the amorphous silicon thin film 181. Next, the amorphous silicon thin film is crystallized by annealing at 580 ° C. for 16 hours in a hydrogen reducing atmosphere or an inert gas atmosphere.
At this time, crystallization proceeded in the direction of arrow 184 in FIG. 5D, very elongated crystal grains having grain boundaries running in the direction parallel to the arrow were formed, and a polycrystalline silicon film 185 was formed. Alternatively, a substantially single crystal silicon film having a larger grain boundary spacing than the device size was formed.
【００４９】次に、図５（ｅ）に示すように、マスク１
８２を除去した後、多結晶シリコン膜１８５をパターニ
ングした。Next, as shown in FIG. 5E, the mask 1
After removing 82, the polycrystalline silicon film 185 was patterned.
【００５０】なお、上記多結晶シリコン膜１８５の粒界
の間隔が素子のサイズと同程度かそれ以下の場合は、ス
リット状に露出した領域１８３の方向と後に形成される
電界効果トランジスタのソース・ドレイン領域を結ぶ方
向とが平行か垂直かによって素子の特性が異なる。スリ
ット状に露出した領域１８３とソース・ドレイン領域を
結ぶ方向とが垂直の場合は、粒界は電荷の移動方向と平
行な方向に走るので、電荷の散乱による駆動電流の劣化
は小さいが、オフリークが増加する。一方、スリット状
に露出した領域１８３とソース・ドレイン領域を結ぶ方
向とが平行となる場合は、粒界は電荷の移動方向と垂直
な方向に走るので、電荷の散乱による駆動電流の劣化は
大きいが、オフリークの増加は抑えられる。また、素子
サイズに比べて粒界間の間隔が大きい実質的な単結晶シ
リコン膜を形成すれば、駆動電流が大きくオフリークが
少ない素子が得られる。When the interval between the grain boundaries of the polycrystalline silicon film 185 is equal to or smaller than the size of the element, the direction of the slit-shaped exposed region 183 and the source / source of the field effect transistor formed later. The device characteristics differ depending on whether the direction connecting the drain regions is parallel or vertical. When the direction connecting the slit-shaped exposed region 183 and the source / drain region is vertical, the grain boundary runs in a direction parallel to the moving direction of charges, so that the deterioration of the driving current due to the scattering of charges is small, but the off-leakage is small. Will increase. On the other hand, when the slit-shaped exposed region 183 and the direction connecting the source / drain regions are parallel to each other, the grain boundary runs in a direction perpendicular to the moving direction of the charges, so that the driving current is largely deteriorated due to the scattering of the charges. However, the increase in off leak is suppressed. Further, by forming a substantially single crystal silicon film in which the spacing between grain boundaries is larger than the device size, a device with a large drive current and a small off leak can be obtained.
【００５１】次に、図示しないが、多結晶シリコン膜１
８５の表面にシリコン酸化膜を形成してゲート絶縁膜１
４１を形成する。その後、公知の方法でゲート電極１４
３、ソース・ドレイン領域１５１，１５２（図１乃至３
参照）、上部配線等を形成して半導体装置が完成する。Next, although not shown, the polycrystalline silicon film 1
Gate insulating film 1 by forming a silicon oxide film on the surface of 85
41 is formed. Then, the gate electrode 14 is formed by a known method.
3, source / drain regions 151 and 152 (see FIGS.
), Upper wiring, etc. are formed to complete the semiconductor device.
【００５２】上記手順は、本実施の形態１の半導体装置
を製造するための具体的方法を与えるものである。上記
手順によれば、非晶質シリコン膜１８２の一部に、ニッ
ケルを微量添加した後結晶化を行なうので、粒界の方向
と密度を制御することができる。また、粒界の密度を小
さくすれば、実質的に単結晶の膜にすることもできる。
したがって、電界効果トランジスタの特性を向上させる
ことができる。The above procedure provides a specific method for manufacturing the semiconductor device of the first embodiment. According to the above procedure, since a small amount of nickel is added to part of the amorphous silicon film 182 and then crystallization is performed, the direction and density of the grain boundary can be controlled. Further, if the density of the grain boundaries is reduced, it is possible to form a substantially single crystal film.
Therefore, the characteristics of the field effect transistor can be improved.
【００５３】また、上記手順によれば、ＣＶＤ法により
堆積した非晶質シリコン膜を結晶化してチャネル領域１
６１としているので、膜厚の制御を非常に精密に行なう
ことができる。したがって、電界効果トランジスタの特
性ばらつきを抑えることができる。According to the above procedure, the amorphous silicon film deposited by the CVD method is crystallized to form the channel region 1.
Since it is set to 61, the film thickness can be controlled very precisely. Therefore, variations in characteristics of the field effect transistor can be suppressed.
【００５４】以上の説明から明らかなように、本実施の
形態１の半導体装置は、従来技術の半導体装置のように
ウェハの貼り合わせ工程を必要とせず、また、膜厚ばら
つきの制御が難しいＣＭＰ工程によりチャネル領域とな
るシリコン膜を形成していない。したがって、簡単な工
程により、駆動電流が大きく、短チャネル効果が抑制さ
れ、かつ特性のばらつきの小さなダブルゲート型電界効
果トランジスタが提供される。As is apparent from the above description, the semiconductor device according to the first embodiment does not require a wafer bonding step unlike the semiconductor device according to the prior art, and the CMP is difficult to control the film thickness variation. The silicon film to be the channel region is not formed by the process. Therefore, a double gate type field effect transistor having a large driving current, a short channel effect suppressed, and a small variation in characteristics is provided by a simple process.
【００５５】（実施の形態２）本実施の形態２の半導体
装置は、実施の形態１の半導体装置において、ソース領
域及びドレイン領域をライズド構造としたものである。
本実施の形態２の半導体装置を、図６〜図９を用いて説
明する。図６は本実施の形態２の半導体装置の断面図で
ある。なお、図６においては上部配線を省略している。
図７及び図８は、本実施の形態２の半導体装置を作成す
る手順を説明するものである。図９は、本実施の形態２
の半導体装置を作成する他の手順を説明するものであ
る。なお、図６〜９において、実施の形態１の図１〜３
に示された構成要素と同一構成要素には、図１〜３の構
成要素と同一参照番号を付して詳しい説明は省略する。(Second Embodiment) The semiconductor device of the second embodiment is the same as the semiconductor device of the first embodiment, except that the source region and the drain region have a raised structure.
The semiconductor device according to the second embodiment will be described with reference to FIGS. FIG. 6 is a sectional view of the semiconductor device according to the second embodiment. The upper wiring is omitted in FIG.
7 and 8 illustrate a procedure for manufacturing the semiconductor device according to the second embodiment. FIG. 9 shows the second embodiment.
Other procedures for producing the semiconductor device will be described. In addition, in FIGS. 6 to 9, FIGS.
The same components as those shown in FIG. 3 are assigned the same reference numerals as the components of FIGS.
【００５６】実施の形態１の半導体装置では、ソース領
域１５１及びドレイン領域１５２が薄いシリコン膜であ
るために、寄生抵抗が大きく、シリサイド化も難しいと
いう問題がある。本実施の形態２の半導体装置では、図
６に示すように、ソース・ドレイン領域３０３，３０４
をライズド構造としているので、シリサイド化が容易に
なり、ソース・ドレイン領域３０３，３０４の寄生抵抗
を下げることができる。In the semiconductor device of the first embodiment, since the source region 151 and the drain region 152 are thin silicon films, there is a problem that parasitic resistance is large and silicidation is difficult. In the semiconductor device of the second embodiment, as shown in FIG. 6, source / drain regions 303 and 304
Has a raised structure, silicidation is facilitated, and the parasitic resistance of the source / drain regions 303 and 304 can be reduced.
【００５７】本実施の形態２の半導体装置では、上記ソ
ース領域３０３は、ライズド構造部分１５５と結晶化さ
れたシリコン膜に不純物が拡散した領域１５３とで構成
される。同様に、ドレイン領域３０４は、ライズド構造
部分１５６と結晶化されたシリコン膜に不純物が拡散し
た領域１５４とで構成される。このような構成とするこ
とにより、ソース領域３０３及びドレイン領域３０４の
厚さが十分に厚くなるので、寄生抵抗を大幅に下げるこ
とができる。また、ソース・ドレイン領域３０３，３０
４とチャネル領域１６１との接合は十分に厚いシリコン
膜により保護されているので、ソース領域３０３、ドレ
イン領域３０４及びゲート領域１４３の表面に、シリサ
イド化された領域１４８を容易に形成することができ
る。したがって、ソース領域３０３及びドレイン領域３
０４の寄生抵抗を更に下げることが可能である。In the semiconductor device of the second embodiment, the source region 303 is composed of the raised structure portion 155 and the region 153 in which impurities are diffused in the crystallized silicon film. Similarly, the drain region 304 includes a raised structure portion 156 and a region 154 in which impurities are diffused in the crystallized silicon film. With such a structure, the source region 303 and the drain region 304 are sufficiently thick, so that parasitic resistance can be significantly reduced. In addition, the source / drain regions 303 and 30
Since the junction between the channel 4 and the channel region 161 is protected by a sufficiently thick silicon film, the silicided region 148 can be easily formed on the surfaces of the source region 303, the drain region 304 and the gate region 143. . Therefore, the source region 303 and the drain region 3
It is possible to further reduce the parasitic resistance of 04.
【００５８】次に、本実施の形態２の半導体装置を形成
する手順を、図７及び図８を用いて説明する。図７及び
図８では、ウェル構造は省略している。本実施の形態２
の半導体装置を形成する手順は、実施の形態１の半導体
装置を形成する手順とはゲート電極の形成以後において
異なる。すなわち、図５（ｅ）の段階までは、実施の形
態１と同様の手順でよい。Next, the procedure for forming the semiconductor device of the second embodiment will be described with reference to FIGS. 7 and 8. The well structure is omitted in FIGS. 7 and 8. Second Embodiment
The procedure of forming the semiconductor device of 1 is different from the procedure of forming the semiconductor device of the first embodiment after the formation of the gate electrode. That is, the procedure similar to that of the first embodiment may be performed up to the stage of FIG.
【００５９】次に、図７（ａ）で示すように、ＣＶＤ法
によりゲート電極となる多結晶シリコン膜１８７とシリ
コン酸化膜１８８とをこの順に形成する。多結晶シリコ
ン膜１８７は、導電性を有する限り他の導電性膜で置き
換えても良い。ここで、半導体基板としてシリコン基板
１１１を使用した場合は、多結晶シリコンの他に、単結
晶シリコン、アルミニウム、銅等が挙げられる。導電性
膜は、０．１〜０．４μｍの厚さを有することが好まし
い。導電性膜は、ＣＶＤ法、蒸着法等の方法で形成する
ことができる。シリコン酸化膜１８８は、０．０５〜
０．２５μｍの厚さを有するのが好ましい。シリコン酸
化膜１８８は、ＣＶＤ法、スパッタ法、熱酸化法等の方
法で形成することができる。Next, as shown in FIG. 7A, a polycrystalline silicon film 187 to be a gate electrode and a silicon oxide film 188 are formed in this order by a CVD method. The polycrystalline silicon film 187 may be replaced with another conductive film as long as it has conductivity. Here, when the silicon substrate 111 is used as the semiconductor substrate, single crystal silicon, aluminum, copper, or the like can be used in addition to polycrystalline silicon. The conductive film preferably has a thickness of 0.1 to 0.4 μm. The conductive film can be formed by a method such as a CVD method or a vapor deposition method. The silicon oxide film 188 has a thickness of 0.05 to
It preferably has a thickness of 0.25 μm. The silicon oxide film 188 can be formed by a method such as a CVD method, a sputtering method, or a thermal oxidation method.
【００６０】次に、図７（ｂ）に示すように、ゲート電
極１４３を形成する。まず、図７（ａ）に示す多結晶シ
リコン膜１８７及びシリコン酸化膜１８８をパターン加
工する。このパターン加工を行うには、図示しないパタ
ーン加工されたフォトレジストをマスクとし、シリコン
酸化膜１８８及び多結晶シリコン膜１８７をエッチング
すればよい。また、フォトレジストをマスクとしてシリ
コン酸化膜１８８のみエッチングし、フォトレジストを
除去した後にシリコン酸化膜１８８をマスクとして多結
晶シリコン膜１８７をエッチングしてもよい。これによ
りゲート電極１４３が形成される。次に、ＣＶＤ法によ
りシリコン窒化膜を全面に堆積した後、エッチングバッ
クを行なうことによりゲート側壁絶縁膜１４５を形成す
る。Next, as shown in FIG. 7B, a gate electrode 143 is formed. First, the polycrystalline silicon film 187 and the silicon oxide film 188 shown in FIG. 7A are patterned. In order to perform this pattern processing, the silicon oxide film 188 and the polycrystalline silicon film 187 may be etched using a patterned photoresist (not shown) as a mask. Alternatively, only the silicon oxide film 188 may be etched using the photoresist as a mask, and the polycrystalline silicon film 187 may be etched using the silicon oxide film 188 as a mask after removing the photoresist. As a result, the gate electrode 143 is formed. Next, after depositing a silicon nitride film on the entire surface by the CVD method, etching back is performed to form a gate sidewall insulating film 145.
【００６１】次に、図８（ｃ）に示すように、多結晶シ
リコンのサイドウォール１８９を形成する。多結晶シリ
コンのサイドウォール１８９を形成するためには、多結
晶シリコンを全面に堆積した後にエッチングバックを行
えばよい。このとき、多結晶シリコン以外にも非晶質シ
リコンなどの半導体や導電性物質を用いることができ
る。Next, as shown in FIG. 8C, a sidewall 189 of polycrystalline silicon is formed. In order to form the sidewalls 189 of polycrystalline silicon, etching back may be performed after depositing polycrystalline silicon on the entire surface. At this time, in addition to polycrystalline silicon, a semiconductor such as amorphous silicon or a conductive material can be used.
【００６２】次に、シリコン酸化膜１８８をエッチング
により除去する。その後、フォトレジストをマスクとし
て、ゲート電極１４３及び多結晶シリコンのサイドウォ
ール１８９の一部を異方性エッチングで除去する。この
異方性エッチングによりゲート側壁絶縁膜１４５で囲ま
れたゲート電極１４３の一部を除去してゲート−ウェル
接続領域を形成することができる。また、多結晶シリコ
ンのサイドウォール１８９は複数の領域に分離され、不
純物注入及び不純物拡散後は、夫々がソース領域または
ドレイン領域を構成する。Next, the silicon oxide film 188 is removed by etching. Then, using the photoresist as a mask, the gate electrode 143 and part of the polycrystalline silicon sidewall 189 are removed by anisotropic etching. By this anisotropic etching, a part of the gate electrode 143 surrounded by the gate sidewall insulating film 145 can be removed to form a gate-well connection region. In addition, the polycrystalline silicon sidewall 189 is divided into a plurality of regions, and after impurity implantation and impurity diffusion, each constitutes a source region or a drain region.
【００６３】次に、図８（ｄ）に示すように、ゲート電
極１４３及び多結晶シリコンのサイドウォール１８９に
不純物イオン注入を行い、不純物活性化のためのアニー
ルを行う。これによりソース領域３０３及びドレイン領
域３０４が形成される。このソース領域３０３及びドレ
イン領域３０４のイオン注入は、例えば、不純物イオン
として７５Ａｓ＋を使用した場合、注入エネルギーとし
て１０〜１４０ＫｅＶ、注入量として１×１０１５〜２
×１０１６ｃｍ−２の条件、不純物イオンとして３１Ｐ
＋を使用した場合、注入エネルギーとして５〜８０Ｋｅ
Ｖ、注入量として１×１０１５〜２×１０１６ｃｍ−２
の条件、又は不純物イオンとして１１Ｂ ＋イオンを使用
した場合、注入エネルギーとして５〜３０ＫｅＶ、注入
量として１×１０１５〜２×１０１６ｃｍ−２の条件で
行うことができる。Next, as shown in FIG.
On the pole 143 and the polysilicon sidewall 189
Impurity ion implantation is performed to anneal for impurity activation.
Do Thereby, the source region 303 and the drain region
Area 304 is formed. This source area 303 and drain
The ion implantation of the in region 304 is performed by, for example, impurity ions.
As75As+If you use
10 to 140 KeV, 1 × 10 as injection amount15~ 2
× 1016cm-2Conditions, as impurity ions31P
+5 to 80 Ke as the implantation energy
V, as injection amount 1 × 1015~ 2 x 1016cm-2
Conditions, or as impurity ions11B +Use ion
In case of injection, injection energy is 5 to 30 KeV
1 x 10 as quantity15~ 2 x 1016cm-2Under the conditions
It can be carried out.
【００６４】その後、公知の方法でシリサイド化工程を
行ない、上部配線等を形成して半導体装置が完成する。After that, a silicidation process is performed by a known method to form upper wiring and the like to complete the semiconductor device.
【００６５】ソース・ドレイン領域をライズド構造とす
るための他の方法を、図９を用いて説明する。この方法
は、ソース・ドレイン領域のライズド構造部を選択エピ
タキシャル成長法により形成するものである。図７
（ｂ）の状態から、ＣＶＤ法によりシリコンを堆積す
る。このとき、図９に示すように、多結晶シリコン膜１
８５上だけに下地のシリコン結晶方位を反映したシリコ
ン膜１９９がエピタキシャル成長し、他の領域上ではシ
リコンが堆積しない条件で行なう。この後、ゲート電極
１４３及びシリコン膜１９９に不純物イオン注入を行
い、不純物活性化のためのアニールを行えば、ライズド
構造のソース・ドレイン領域４０３，４０４を形成する
ことができる。以上に述べた、ソース・ドレイン領域を
ライズド構造とするための他の方法によれば、シリコン
膜１９９は、将来ソース領域となる部分とドレイン領域
となるべき部分とがあらかじめ分離された状態で形成さ
れるので、後にこれらを分離する必要がない。Another method for forming the source / drain regions in the raised structure will be described with reference to FIG. In this method, the raised structure portion of the source / drain region is formed by the selective epitaxial growth method. Figure 7
From the state of (b), silicon is deposited by the CVD method. At this time, as shown in FIG.
The silicon film 199 reflecting the underlying silicon crystal orientation is epitaxially grown only on 85, and silicon is not deposited on other regions. After that, impurity ions are implanted into the gate electrode 143 and the silicon film 199, and annealing for activating the impurities is performed, whereby the source / drain regions 403 and 404 of the rise structure can be formed. According to the other method for making the source / drain regions have the raised structure described above, the silicon film 199 is formed in such a manner that a portion to be a source region in the future and a portion to be a drain region are separated in advance. Therefore, it is not necessary to separate them later.
【００６６】本実施の形態２の半導体装置によれば、ソ
ース領域３０３，４０３及びドレイン領域３０４，４０
４がライズド構造となっており、また、シリサイド化が
容易であるから、ソース領域３０３，４０３及びドレイ
ン領域３０４，４０４の寄生抵抗を小さくすることがで
きる。したがって、素子の駆動電流が大きくなり、高速
に動作する半導体装置が提供される。According to the semiconductor device of the second embodiment, the source regions 303 and 403 and the drain regions 304 and 40 are included.
4 has a raised structure and is easily silicidized, the parasitic resistance of the source regions 303 and 403 and the drain regions 304 and 404 can be reduced. Therefore, the drive current of the element is increased, and a semiconductor device that operates at high speed is provided.
【００６７】（実施の形態３）本実施の形態３の半導体
装置は、浅いウェル領域とソース・ドレイン領域との静
電容量を小さくするための構造とその形成方法に関す
る。本実施の形態３の半導体装置を、図１０を用いて説
明する。なお、図１０において、実施の形態２の図６に
示された構成要素と同一構成要素には、図６の構成要素
と同一参照番号を付して詳しい説明は省略する。(Third Embodiment) A semiconductor device according to a third embodiment of the present invention relates to a structure for reducing the electrostatic capacitance between the shallow well region and the source / drain regions and a method for forming the structure. The semiconductor device according to the third embodiment will be described with reference to FIG. In FIG. 10, the same components as those shown in FIG. 6 of the second embodiment are designated by the same reference numerals as those of FIG. 6, and detailed description thereof will be omitted.
【００６８】ダブルゲートトランジスタの特性を向上さ
せる観点からは、浅いウェル領域の不純物濃度はできる
限り濃いほうがよい。浅いウェル領域の不純物濃度が薄
い場合、浅いウェル領域にトランジスタをオン状態にす
るための電圧をかけたときに浅いウェル領域が空乏化す
るという問題がある。浅いウェル領域が空乏化するとチ
ャネル領域のポテンシャルを十分に下げることができな
いので、駆動電流を十分に大きくすることができない。From the viewpoint of improving the characteristics of the double gate transistor, the impurity concentration in the shallow well region should be as high as possible. When the impurity concentration of the shallow well region is low, there is a problem that the shallow well region is depleted when a voltage for turning on the transistor is applied to the shallow well region. When the shallow well region is depleted, the potential of the channel region cannot be lowered sufficiently, so that the drive current cannot be increased sufficiently.
【００６９】一方、浅いウェル領域とソース・ドレイン
領域との静電容量は、浅いウェル領域の不純物濃度が濃
いほど大きくなる。浅いウェル領域とソース・ドレイン
領域との静電容量の増加は、寄生容量を増加させ、消費
電流の増加と動作速度の低下を招く。On the other hand, the capacitance between the shallow well region and the source / drain regions increases as the impurity concentration in the shallow well region increases. The increase in the electrostatic capacitance between the shallow well region and the source / drain region increases the parasitic capacitance, resulting in an increase in current consumption and a decrease in operating speed.
【００７０】したがって、浅いウェル領域は、図１０
（ｂ）に示すような構造であるのが好ましい。Ｎ型の浅
いウェル領域１２３中であって、シリコン酸化膜１４２
を介してソース領域３０３（１５３，１５５）及びドレ
イン領域３０４（１５４，１５６）と接する部分には、
Ｎ型の不純物濃度の薄い領域１２８が形成されている。
Ｎ型の不純物濃度の薄い領域１２８では、比較的広く空
乏層が伸びている。したがって、ソース・ドレイン領域
３０３，３０４と浅いウェル領域１２３との間の容量を
減らすことができる。かくして、ダブルゲート型トラン
ジスタの性能を損なうことなく寄生容量を低減すること
ができるのである。Therefore, the shallow well region is shown in FIG.
It is preferable that the structure is as shown in (b). A silicon oxide film 142 is formed in the N-type shallow well region 123.
The portions which are in contact with the source region 303 (153, 155) and the drain region 304 (154, 156) via
A region 128 having a low N-type impurity concentration is formed.
In the region 128 having a low N-type impurity concentration, the depletion layer extends relatively widely. Therefore, the capacitance between the source / drain regions 303 and 304 and the shallow well region 123 can be reduced. Thus, the parasitic capacitance can be reduced without impairing the performance of the double gate type transistor.
【００７１】次に、本実施の形態３の半導体装置を形成
する手順を説明する。図７（ｂ）までは、実施の形態２
の半導体装置を形成する手順と同じでよい。次に、図１
０（ａ）に示すように、ゲート電極１４３上のシリコン
酸化膜１８８及びゲート側壁絶縁膜１４５をマスクとし
て、Ｎ型の浅いウェル領域１２３の最上層部にＰ型の不
純物を注入する。これにより、将来ソース・ドレインと
なるべき領域下のみにＮ型の不純物濃度の薄い領域１２
８が自己整合的に形成される。その後、多結晶シリコン
のサイドウォールの形成以下、実施の形態２の半導体装
置を形成する手順と同じ手順により、図１０（ｂ）で示
すように半導体装置が完成する。なお、図１０（ｂ）で
は、シリサイド化された領域、層間絶縁膜、上部配線等
は省略している。なお、実施の形態１の半導体装置にお
いても、ゲート電極形成後に同様な工程を加えることに
より、ソース・ドレインとなるべき領域下のみに自己整
合的に不純物濃度の薄い領域を形成することができる。Next, a procedure for forming the semiconductor device of the third embodiment will be described. Up to FIG. 7B, the second embodiment
The procedure for forming the semiconductor device may be the same. Next, FIG.
As shown in FIG. 0A, P-type impurities are implanted into the uppermost layer of the N-type shallow well region 123 using the silicon oxide film 188 on the gate electrode 143 and the gate sidewall insulating film 145 as a mask. As a result, the region 12 having a low N-type impurity concentration is formed only under the region to be the source / drain in the future.
8 are formed in a self-aligned manner. After that, the formation of the sidewalls of polycrystalline silicon and thereafter, the semiconductor device is completed as shown in FIG. 10B by the same procedure as the procedure for forming the semiconductor device of the second embodiment. In FIG. 10B, the silicided region, the interlayer insulating film, the upper wiring, etc. are omitted. Also in the semiconductor device of the first embodiment, a region having a low impurity concentration can be formed in a self-aligning manner only under the region to be the source / drain by performing the same process after forming the gate electrode.
【００７２】本実施の形態３の半導体装置によれば、浅
いウェル領域１２３のうち、ソース・ドレイン領域３０
３，３０４下のみに不純物濃度の薄い領域１２８が形成
されるので、ダブルゲート型トランジスタの性能を損な
うことなく寄生容量を低減することができる。したがっ
て、高速動作かつ低消費電力な半導体装置が提供され
る。According to the semiconductor device of the third embodiment, the source / drain regions 30 of the shallow well region 123 are included.
Since the region 128 having a low impurity concentration is formed only under 3,304, the parasitic capacitance can be reduced without impairing the performance of the double-gate transistor. Therefore, a semiconductor device which operates at high speed and consumes less power is provided.
【００７３】（実施の形態４）実施の形態１〜３の半導
体装置を、電池駆動の携帯電子機器、特に携帯情報端末
に用いることができる。携帯電子機器としては、携帯情
報端末、携帯電話、ゲーム機器などが挙げられる。(Embodiment 4) The semiconductor devices of Embodiments 1 to 3 can be used for battery-powered portable electronic equipment, especially for portable information terminals. Examples of mobile electronic devices include personal digital assistants, mobile phones, and game devices.
【００７４】図１１は、携帯電話の例を示している。制
御回路２１１には、本発明の実施の形態１乃至３のいず
れかの半導体装置が組み込まれている。なお、上記制御
回路２１１は、本発明の半導体装置からなる論理回路
と、メモリとを混載したＬＳＩ（大規模集積回路）から
成っていてもよい。２１２は電池、２１３はＲＦ（無線
周波数）回路部、２１４は表示部、２１５はアンテナ
部、２１６は信号線、２１７は電源線である。FIG. 11 shows an example of a mobile phone. The semiconductor device according to any one of the first to third embodiments of the present invention is incorporated in the control circuit 211. The control circuit 211 may be composed of an LSI (large scale integrated circuit) in which a logic circuit including the semiconductor device of the present invention and a memory are mounted together. 212 is a battery, 213 is an RF (radio frequency) circuit unit, 214 is a display unit, 215 is an antenna unit, 216 is a signal line, and 217 is a power line.
【００７５】本発明の半導体装置を携帯電子機器に用い
ることにより、ＬＳＩ部の動作速度を高速化することが
できるので、携帯電子機器の機能を高度にすることが可
能になる。By using the semiconductor device of the present invention in a portable electronic device, the operating speed of the LSI section can be increased, so that the function of the portable electronic device can be enhanced.
【００７６】[0076]
【発明の効果】以上より明らかなように、第１の発明の
半導体装置によれば、半導体膜の一部は、第１、第２の
絶縁膜を介して上記ゲート電極と上記第２導電型の浅い
ウェル領域とに挟まれてチャネル領域となり、更に、ゲ
ート電極と第２導電型の浅いウェル領域とが電気的に接
続されている。そのため、上記第２の絶縁膜及び上記ゲ
ート電極が、夫々フロントゲート絶縁膜及びフロントゲ
ート電極の役割を果たし、上記第１の絶縁膜及び上記第
２導電型の浅いウェル領域が、夫々バックゲート絶縁膜
及びバックゲート電極の役割を果たして、ダブルゲート
型電界効果トランジスタを構成する。また、上記第２導
電型の浅いウェル領域は、素子分離領域と第１導電型の
深いウェル領域とにより素子毎に分離することができる
ので、素子間の干渉を防ぐことができる。As is apparent from the above, according to the semiconductor device of the first invention, a part of the semiconductor film is provided with the gate electrode and the second conductivity type via the first and second insulating films. To be a channel region, and the gate electrode is electrically connected to the second-conductivity-type shallow well region. Therefore, the second insulating film and the gate electrode function as a front gate insulating film and a front gate electrode, respectively, and the first insulating film and the second conductivity type shallow well region are back gate insulating, respectively. The double gate field effect transistor is constituted by playing the roles of the film and the back gate electrode. Further, since the shallow well region of the second conductivity type can be separated for each device by the element isolation region and the deep well region of the first conductivity type, it is possible to prevent interference between the devices.
【００７７】また、半導体基板内に形成された上記第２
導電型の浅いウェル領域をバックゲート電極としている
ので、ウェハ貼り合わせ工程を必要としない。また、Ｃ
ＭＰ工程によりチャネル領域を形成する必要がないの
で、均一な厚さのチャネル領域を形成することができ
る。Further, the above-mentioned second film formed in the semiconductor substrate.
Since the conductive type shallow well region is used as the back gate electrode, the wafer bonding step is not required. Also, C
Since it is not necessary to form the channel region by the MP process, the channel region having a uniform thickness can be formed.
【００７８】したがって、簡単な工程により、駆動電流
が大きく、短チャネル効果が抑制され、かつ特性のばら
つきの小さなダブルゲート型電界効果トランジスタが提
供される。Therefore, by a simple process, a double gate type field effect transistor having a large driving current, a short channel effect suppressed, and a small variation in characteristics can be provided.
【００７９】１実施の形態では、上記第１の絶縁膜と上
記第２の絶縁膜に挟まれた上記半導体膜の厚さが１４０
ｎｍ以下であるので、ダブルゲート型電界効果トランジ
スタのオン時にチャネル領域が完全に空乏化して、上記
ゲート電極及び上記第２導電型の浅いウェル領域に印加
した電圧の影響が上記チャネル領域の中央部にまで及ぶ
ようになって、上記チャネル領域中央部のポテンシャル
が低下する。したがって、上記チャネル領域中央部のキ
ャリア密度が増加して更に駆動電流が増加する。In one embodiment, the thickness of the semiconductor film sandwiched between the first insulating film and the second insulating film is 140.
nm or less, the channel region is completely depleted when the double gate field effect transistor is turned on, and the influence of the voltage applied to the gate electrode and the second conductivity type shallow well region is affected by the central portion of the channel region. Thus, the potential of the central portion of the channel region is lowered. Therefore, the carrier density in the central portion of the channel region is increased and the drive current is further increased.
【００８０】１実施の形態では、上記第１の絶縁膜と上
記第２の絶縁膜に挟まれた上記半導体膜の厚さが１００
ｎｍ以下であるので、上記ダブルゲート型電界効果トラ
ンジスタのオフ時にも上記チャネル領域が完全に空乏化
して、閾値以下のサブスレッショルド領域においても基
板バイアス効果が働き、サブスレッショルド特性が改善
する。したがって、上記ダブルゲート型電界効果トラン
ジスタのオフ電流を増加させることなく閾値を下げるこ
とが可能になるので、電源電圧を下げて消費電力を削減
することができる。In one embodiment, the thickness of the semiconductor film sandwiched between the first insulating film and the second insulating film is 100.
Since the thickness is less than or equal to nm, the channel region is completely depleted even when the double gate field effect transistor is off, and the substrate bias effect works even in the subthreshold region below the threshold to improve the subthreshold characteristic. Therefore, the threshold value can be lowered without increasing the off-current of the double-gate field effect transistor, so that the power supply voltage can be lowered and the power consumption can be reduced.
【００８１】更にまた、上記ダブルゲート型電界効果ト
ランジスタのオフ時においても、上記チャネル領域の中
央部にまで上記ゲート電極及び上記第２導電型の浅いウ
ェル領域に由来する空乏層が伸びており、上記ドレイン
領域に由来する空乏層の伸びを遮断するので、極めて効
果的に短チャネル効果が抑制される。上記ダブルゲート
型電界効果トランジスタのオン時には、更に上記チャネ
ル領域の中央部のポテンシャルが低下する（基板バイア
ス効果が大きくなる）ので、非常に大きな駆動電流を得
ることができる。したがって、短チャネル効果が極めて
効果的に抑制され、非常に大きな駆動電流が得られるダ
ブルゲート型電界効果トランジスタを実現することがで
きる。Further, even when the double gate type field effect transistor is off, the depletion layer derived from the gate electrode and the second conductivity type shallow well region extends to the central portion of the channel region, Since the extension of the depletion layer originating from the drain region is blocked, the short channel effect is extremely effectively suppressed. When the double gate field effect transistor is turned on, the potential of the central portion of the channel region further decreases (the substrate bias effect increases), so that a very large drive current can be obtained. Therefore, it is possible to realize a double gate field effect transistor in which the short channel effect is extremely effectively suppressed and a very large drive current is obtained.
【００８２】１実施の形態では、上記第２導電型の浅い
ウェル領域内であって、上記第１の絶縁膜を介して上記
第２導電型のソース領域及びドレイン領域と接する部分
の不純物濃度は、上記第１の絶縁膜を介して上記チャネ
ル領域と接する部分の不純物濃度よりも薄いので、上記
第２導電型の浅いウェル領域と上記ソース領域及びドレ
イン領域との容量を小さくすることができる一方、上記
チャネル領域と接する部分では空乏化を抑えることがで
きる。したがって、高速動作かつ低消費電力な半導体装
置を提供することができる。In one embodiment, the impurity concentration of the portion in the shallow well region of the second conductivity type, which is in contact with the source region and the drain region of the second conductivity type through the first insulating film, is Since the impurity concentration of the portion in contact with the channel region via the first insulating film is lower, the capacitance between the shallow well region of the second conductivity type and the source region and drain region can be reduced. The depletion can be suppressed in the portion in contact with the channel region. Therefore, a semiconductor device which operates at high speed and consumes less power can be provided.
【００８３】１実施の形態では、上記半導体膜に、アニ
ールにより非晶質半導体の結晶化を助長する金属元素が
含まれているので、アニールにより上記半導体膜を結晶
化する際に、粒界の向きや結晶粒の大きさを制御するこ
とができる。そのため、容易にオフリークを抑制し、も
しくは駆動電流の劣化を防ぐことができる。また、結晶
粒の大きさを素子の大きさに比べて十分大きくすれば、
実質的に単結晶膜からなるチャネル領域が実現できるの
で、低オフリーク及び高駆動電流という優れた特性が容
易に両立する。In one embodiment, since the semiconductor film contains a metal element that promotes crystallization of the amorphous semiconductor by annealing, when the semiconductor film is crystallized by annealing, grain boundaries of The orientation and the size of crystal grains can be controlled. Therefore, it is possible to easily suppress off-leakage or prevent deterioration of the drive current. Also, if the size of the crystal grain is made sufficiently larger than the size of the element,
Since the channel region substantially made of a single crystal film can be realized, the excellent characteristics of low off-leakage and high driving current can be easily achieved at the same time.
【００８４】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つであるので、非晶質半
導体の結晶化及び粒界方向の制御を効率良く行なうこと
ができる。In one embodiment, the metal element that promotes the crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium, and platinum. The direction can be controlled efficiently.
【００８５】また、第２の発明の半導体装置の製造方法
は、チャネル領域となるべき半導体膜を、非晶質半導体
膜を堆積する工程により形成しているので、容易に均一
な膜厚とするこができる。したがって、特性のばらつき
の小さなダブルゲート型電界効果トランジスタが提供す
ることができる。Further, in the method for manufacturing a semiconductor device of the second invention, since the semiconductor film to be the channel region is formed by the step of depositing the amorphous semiconductor film, the film thickness can be easily made uniform. I can do it. Therefore, it is possible to provide a double-gate type field effect transistor with a small variation in characteristics.
【００８６】更にまた、上記非晶質半導体膜の結晶化を
助長する金属元素を上記非晶質半導体膜の一部に選択的
に導入した後、アニールにより上記非晶質半導体膜を結
晶化しているので、粒界の向きや結晶粒の大きさを制御
することができる。そのため、容易にオフリークを抑制
し、もしくは駆動電流の劣化を防ぐことができる。ま
た、結晶粒の大きさを素子の大きさに比べて十分大きく
すれば、実質的に単結晶膜からなるチャネル領域が実現
できるので、低オフリーク及び高駆動電流という優れた
特性を容易に両立させることができる。。Furthermore, after selectively introducing a metal element that promotes crystallization of the amorphous semiconductor film into a part of the amorphous semiconductor film, the amorphous semiconductor film is crystallized by annealing. Therefore, it is possible to control the direction of grain boundaries and the size of crystal grains. Therefore, it is possible to easily suppress off-leakage or prevent deterioration of the drive current. In addition, if the size of the crystal grains is made sufficiently larger than the size of the device, a channel region substantially composed of a single crystal film can be realized, so that excellent characteristics such as low off-leakage and high drive current can be easily achieved at the same time. be able to. .
【００８７】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素がニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つであるので、非晶質半
導体の結晶化及び粒界方向の制御を効率良く行なうこと
ができる。In one embodiment, since the metal element that promotes the crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium, and platinum, the crystallization of the amorphous semiconductor and the grain boundary are performed. The direction can be controlled efficiently.
【００８８】１実施の形態では、上記ソース領域及びド
レイン領域の一部が、上記第２の絶縁膜がなす面より上
に存在するライズド構造を有するので、上記ソース領域
及びドレイン領域の寄生抵抗を小さくすることができ
る。したがって、ダブルゲート型電界効果トランジスタ
の駆動電流を大きくして、高速に動作させることが可能
となる。In one embodiment, since the source region and the drain region have a raised structure in which a part of the source region and the drain region are present above the surface formed by the second insulating film, parasitic resistance of the source region and the drain region is reduced. Can be made smaller. Therefore, it is possible to increase the drive current of the double gate type field effect transistor and operate it at high speed.
【００８９】また、第３の発明の携帯電子機器は、上記
半導体装置を具備しているので、携帯電子機器のＬＳＩ
部を高速化することができ、高機能化を達成することが
できる。Further, since the portable electronic equipment of the third invention is equipped with the above semiconductor device, the LSI of the portable electronic equipment is
It is possible to increase the speed of the parts and achieve high functionality.
【図１】 図１は本発明の実施の形態１の半導体装置の
平面図である。FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention.
【図２】 図２は図１の切断面線Ａ−Ａ’からみた断面
図である。FIG. 2 is a cross-sectional view taken along the section line AA ′ of FIG.
【図３】 図３は図１の切断面線Ｂ−Ｂ’からみた断面
図である。FIG. 3 is a sectional view taken along the section line BB ′ of FIG. 1.
【図４】 図４（ａ）、（ｂ）、（ｃ）は本発明の実施
の形態１の半導体装置を製造する手順を説明する図であ
る。FIG. 4A, FIG. 4B, and FIG. 4C are diagrams illustrating a procedure for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図５】 図５（ｄ）、（ｅ）は本発明の実施の形態１
の半導体装置を製造する手順を説明する図である。5 (d) and 5 (e) are the first embodiment of the present invention.
FIG. 6 is a diagram illustrating a procedure for manufacturing the semiconductor device of FIG.
【図６】 図６は本発明の実施の形態２の半導体装置の
断面図である。FIG. 6 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図７】 図７（ａ）、（ｂ）は本発明の実施の形態２
の半導体装置を製造する手順を説明する図である。7A and 7B are a second embodiment of the present invention.
FIG. 6 is a diagram illustrating a procedure for manufacturing the semiconductor device of FIG.
【図８】 図８（ｃ）、（ｄ）は本発明の実施の形態２
の半導体装置を製造する手順を説明する図である。8 (c) and 8 (d) are the second embodiment of the present invention.
FIG. 6 is a diagram illustrating a procedure for manufacturing the semiconductor device of FIG.
【図９】 図９は本発明の実施の形態２の半導体装置を
製造する他の手順を説明する図である。FIG. 9 is a diagram illustrating another procedure of manufacturing the semiconductor device according to the second embodiment of the present invention.
【図１０】 図１０（ａ）、（ｂ）は本発明の実施の形
態３の半導体装置の断面図である。10A and 10B are cross-sectional views of a semiconductor device according to a third embodiment of the present invention.
【図１１】 図１１は本発明の実施の形態３の携帯電子
機器の構成図である。FIG. 11 is a configuration diagram of a mobile electronic device according to a third embodiment of the present invention.
【図１２】 図１２は従来技術であるダブルゲート型ト
ランジスタの断面図である。FIG. 12 is a cross-sectional view of a conventional double-gate transistor.
１１１ シリコン基板 １２１ 深いウエル領域 １２３，１２４ 浅いウエル領域 １２８ 不純物濃度の薄い部分 １３１ 素子分離領域 １４１ ゲート酸化膜 １４２ シリコン酸化膜 １４３ ゲート電極 １５１，３０３，４０３ ソース領域 １５２，３０４，４０４ ドレイン領域 １５５，１５６ ライズド構造部分 ２１１ 制御回路 111 Silicon substrate 121 Deep well area 123,124 Shallow well region 128 Part where the impurity concentration is low 131 element isolation region 141 gate oxide film 142 Silicon oxide film 143 gate electrode 151,303,403 Source area 152, 304, 404 drain region 155,156 Rised structure part 211 Control circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 4M104 AA09 BB01 BB02 BB04 CC05 DD34 DD43 EE09 EE10 FF31 GG09 5F052 AA11 DA02 DA05 DB01 FA06 JA01 5F110 AA01 AA16 CC02 DD05 DD13 EE02 EE03 EE09 EE10 EE22 EE24 EE30 EE32 EE43 EE45 FF01 FF02 FF03 FF09 GG01 GG02 GG03 GG04 GG13 GG24 GG34 GG35 GG44 HJ01 HJ13 HJ23 HK05 HK09 HK14 HK16 HK21 HK40 HM02 NN62 PP01 PP10 PP13 PP21 PP23 PP24 PP34 QQ11 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Seizo Kakimoto 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside the company F term (reference) 4M104 AA09 BB01 BB02 BB04 CC05 DD34 DD43 EE09 EE10 FF31 GG09 5F052 AA11 DA02 DA05 DB01 FA06 JA01 5F110 AA01 AA16 CC02 DD05 DD13 EE02 EE03 EE09 EE10 EE22 EE24 EE30 EE32 EE43 EE45 FF01 FF02 FF03 FF09 GG01 GG02 GG03 GG04 GG13 GG24 GG34 GG35 GG44 HJ01 HJ13 HJ23 HK05 HK09 HK14 HK16 HK21 HK40 HM02 NN62 PP01 PP10 PP13 PP21 PP23 PP24 PP34 QQ11
Claims (10)
領域と、 上記第１導電型の深いウェル領域内に形成された第２導
電型の浅いウェル領域と、 上記第２導電型の浅いウェル領域上に第１の絶縁膜を介
して形成された半導体膜と、 上記半導体膜上に第２の絶縁膜を介して形成されたゲー
ト電極とを備え、 上記第２導電型の浅いウェル領域と上記ゲート電極とは
電気的に接続され、 上記素子分離領域は、上記第１導電型の深いウェル領域
と上記第２導電型の浅いウェル領域との接合の深さより
も深い深さを有し、 上記半導体膜のうち上記ゲート電極で覆われた部分には
チャネル領域が形成され、 上記半導体膜のうち上記ゲート電極で覆われない部分に
は、第２導電型のソース領域及びドレイン領域が形成さ
れたことを特徴とする半導体装置。1. A semiconductor substrate, an element isolation region, a first-conductivity-type deep well region formed in the semiconductor substrate, and a second-conductivity-type deep well region formed in the first-conductivity-type deep well region. Shallow well region, a semiconductor film formed on the second conductivity type shallow well region via a first insulating film, and a gate electrode formed on the semiconductor film via a second insulating film. The second conductive type shallow well region is electrically connected to the gate electrode, and the element isolation region is the first conductive type deep well region and the second conductive type shallow well region. A channel region is formed in a portion of the semiconductor film covered with the gate electrode, and a channel region is formed in a portion of the semiconductor film not covered with the gate electrode. , Second conductivity type source region and drain A semiconductor device having an in region formed.
導体膜の厚さが１４０ｎｍ以下であることを特徴とする
半導体装置。2. The semiconductor device according to claim 1, wherein the thickness of the semiconductor film sandwiched between the first insulating film and the second insulating film is 140 nm or less. .
導体膜の厚さが１００ｎｍ以下であることを特徴とする
半導体装置。3. The semiconductor device according to claim 1, wherein the thickness of the semiconductor film sandwiched between the first insulating film and the second insulating film is 100 nm or less. .
半導体装置において、 上記第２導電型の浅いウェル領域内であって、上記第１
の絶縁膜を介して上記第２導電型のソース領域及びドレ
イン領域と接する部分の不純物濃度は、上記第１の絶縁
膜を介して上記チャネル領域と接する部分の不純物濃度
よりも薄いことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the semiconductor device is in the shallow well region of the second conductivity type,
The impurity concentration of a portion which is in contact with the source region and the drain region of the second conductivity type through the insulating film is lower than the impurity concentration of a portion which is in contact with the channel region through the first insulating film. Semiconductor device.
半導体装置において、 上記半導体膜には、アニールにより非晶質半導体の結晶
化を助長する金属元素が含まれていることを特徴とする
半導体装置。5. The semiconductor device according to claim 1, wherein the semiconductor film contains a metal element that promotes crystallization of an amorphous semiconductor by annealing. Semiconductor device.
ル、コバルト、パラジウム、白金の中の少なくとも１つ
であることを特徴とする半導体装置。6. The semiconductor device according to claim 5, wherein the metal element that promotes crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium, and platinum. apparatus.
方法において、 上記第２導電型の浅いウェル領域上に第１の絶縁膜を形
成する工程の後に、 上記半導体基板全面に実質的な非晶質半導体膜を堆積す
る工程と、 上記非晶質半導体膜の結晶化を助長する金属元素を上記
非晶質半導体膜の一部に選択的に導入する工程と、 アニールにより少なくとも上記金属元素が選択的に導入
された領域の周辺部において上記非晶質半導体膜を結晶
化し、多結晶半導体膜もしくは実質的な単結晶半導体膜
とする工程とを含むことを特徴とする半導体装置の製造
方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein after the step of forming the first insulating film on the shallow well region of the second conductivity type, substantially all over the semiconductor substrate is formed. Depositing an amorphous semiconductor film, selectively introducing a metal element that promotes crystallization of the amorphous semiconductor film into a part of the amorphous semiconductor film, and annealing at least the metal element And a step of crystallizing the amorphous semiconductor film into a polycrystalline semiconductor film or a substantially single crystal semiconductor film in a peripheral portion of a region into which is selectively introduced. .
において、 上記非晶質半導体の結晶化を助長する金属元素はニッケ
ル、コバルト、パラジウム、白金の中の少なくとも１つ
であることを特徴とする半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the metal element that promotes crystallization of the amorphous semiconductor is at least one of nickel, cobalt, palladium, and platinum. And a method for manufacturing a semiconductor device.
半導体装置において、 上記ソース領域及びドレイン領域の一部が、上記第２の
絶縁膜がなす面より上に存在するライズド構造を有する
ことを特徴とする半導体装置。9. The semiconductor device according to claim 1, further comprising a raised structure in which a part of the source region and the drain region is present above a surface formed by the second insulating film. A semiconductor device having.
記載の半導体装置を具備したことを特徴とする携帯電子
機器。10. A portable electronic device comprising the semiconductor device according to claim 1. Description:
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|---|---|---|---|
| JP2001302095A JP2003110109A (en) | 2001-09-28 | 2001-09-28 | Semiconductor device, method of manufacturing the same, and portable electronic apparatus |
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- 2001-09-28 JP JP2001302095A patent/JP2003110109A/en active Pending
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