JP2003101019A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、大電力の制御などに用いられ
るトレンチゲート型のＭＯＳ（Metal-Oxide-Semiconduc
tor）トランジスタなどに適用して好適な半導体装置及
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a trench gate type MOS (Metal-Oxide-Semiconducer) used for controlling high power.
The present invention relates to a semiconductor device suitable for application to a transistor or the like and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】電力制御用の半導体装置として、パワー
ＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ
（Insulated Gate Bipolar Transistor）などのＭＯＳ
型トランジスタが用いられている。一方で、近年の省エ
ネルギー化などの要求から、高効率な半導体装置が必要
とされている。そして、これら電力制御用の半導体装置
に対しては、素子の導通損失の低減すなわち「オン抵
抗」の低減による高効率化が求められており、このため
に、セルの微細化によるオン抵抗の低減が図られてき
た。また、素子構造に「トレンチゲート構造」を採用す
ることで、チャネル幅を稼ぎ、大幅な微細化が実現でき
るようになった。現在は、トレンチゲート構造による更
なる微細化がなされ、素子のオン抵抗は大幅に改善され
るに至っている。2. Description of the Related Art As a semiconductor device for power control, a power MOSFET (Field Effect Transistor) or an IGBT is used.
MOS such as (Insulated Gate Bipolar Transistor)
Type transistors are used. On the other hand, due to recent demands for energy saving and the like, highly efficient semiconductor devices are required. For these power control semiconductor devices, it is required to reduce the conduction loss of the element, that is, to improve the efficiency by reducing the “on resistance”. Therefore, the on resistance is reduced by the miniaturization of the cell. Has been planned. In addition, by adopting a "trench gate structure" for the device structure, it has become possible to increase the channel width and achieve a significant miniaturization. At present, the trench gate structure has been further miniaturized, and the on-resistance of the device has been greatly improved.
【０００３】素子の微細化によるオン抵抗の低減が進め
られるのは、以下に説明する背景による。The reason why the reduction of the on-resistance is promoted by the miniaturization of the device is due to the background described below.
【０００４】すなわち、一般にトランジスタのオン抵抗
の成分としては、高濃度基板の抵抗、エピタキシャル層
の抵抗、チャネル抵抗、ソース抵抗、コンタクト抵抗等
を挙げることができる。特に１００Ｖ以下の低耐圧系Ｍ
ＯＳＦＥＴでは、オン抵抗の成分のうち、チャネル部の
抵抗が大きな割合を占めている。チャネル部の抵抗が占
める割合は、例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは
約２０％、３０Ｖ系では約６０％にもなる。したがっ
て、セル部を微細化してチャネル密度を増やすことはオ
ン抵抗低減に非常に効果的である。That is, generally, the components of the on-resistance of the transistor include the resistance of the high-concentration substrate, the resistance of the epitaxial layer, the channel resistance, the source resistance, the contact resistance and the like. Especially low voltage system M of 100V or less
In the OSFET, the resistance of the channel portion accounts for a large proportion of the ON resistance component. The ratio occupied by the resistance of the channel portion is, for example, about 20% in a withstand voltage 100V system MOSFET and about 60% in a 30V system MOSFET. Therefore, miniaturizing the cell portion to increase the channel density is very effective in reducing the on-resistance.
【０００５】図１３は、トレンチ構造を採用し微細化を
図ったＭＯＳＦＥＴの要部断面構造を表す模式図であ
る。なお、本願明細書においては、本発明のＭＯＳＦＥ
Ｔと比較して、同図に表したＭＯＳＦＥＴを「従来型」
と呼ぶことにする。FIG. 13 is a schematic view showing a cross-sectional structure of a main part of a MOSFET which adopts a trench structure and is miniaturized. In the present specification, the MOSFE of the present invention is used.
Compared with T, the MOSFET shown in FIG.
I will call it.
【０００６】図１３に表した従来型ＭＯＳＦＥＴの構成
をその製造工程に沿って説明すると以下の如くである。
なお、以下の説明では、ｎチャネル型トランジスタを製
造する場合を例示する。The structure of the conventional MOSFET shown in FIG. 13 will be described below along with its manufacturing process.
In the following description, a case of manufacturing an n-channel type transistor will be exemplified.
【０００７】図１４及び図１５は、従来型ＭＯＳＦＥＴ
の要部製造工程を表す工程断面図である。14 and 15 show a conventional MOSFET.
FIG. 6 is a process cross-sectional view showing a main part manufacturing process of FIG.
【０００８】まず、図１４（ａ）に表したように、高濃
度ｎ＋型半導体基板１の上に、低濃度ｎ−型半導体層２
をエピタキシャル成長により形成する。次に、半導体層
２の表面よりボロン（Ｂ）等のｐ型不純物をイオン注入
１０１により導入した後、熱拡散させてベース領域３を
形成する。First, as shown in FIG. 14A, a low concentration n − type semiconductor layer 2 is formed on a high concentration n + type semiconductor substrate 1.
Are formed by epitaxial growth. Next, a p-type impurity such as boron (B) is introduced from the surface of the semiconductor layer 2 by ion implantation 101 and then thermally diffused to form the base region 3.
【０００９】次に、図１４（ｂ）に表したように、砒素
（Ａｓ）等のｎ型不純物をイオン注入した後、熱拡散さ
せてソース領域４を形成する。Next, as shown in FIG. 14B, after ion-implanting an n-type impurity such as arsenic (As), thermal diffusion is performed to form the source region 4.
【００１０】次に、図１４（ｃ）に表したように、ソー
ス領域４の上面にＣＶＤ（ChemicalVapor Deposition）
法により酸化膜１１を堆積させ、パターニングとＲＩＥ
（Reactive Ion Etching）により酸化膜１１の一部をシ
リコン表面が露出するまで除去し、さらに、パターニン
グされた酸化膜１１をマスクとして、ソース領域４、ベ
ース領域３を突き抜け、エピタキシャル層２内の所望の
深さまでＲＩＥでエッチング除去してトレンチＴを形成
する。その後、マスク材酸化膜１１をすべて除去する。Next, as shown in FIG. 14C, CVD (Chemical Vapor Deposition) is performed on the upper surface of the source region 4.
The oxide film 11 by the method, patterning and RIE
A part of the oxide film 11 is removed by (Reactive Ion Etching) until the silicon surface is exposed, and the patterned oxide film 11 is used as a mask to penetrate the source region 4 and the base region 3 to form a desired portion in the epitaxial layer 2. The trench T is formed by etching and removing to the depth of RIE. After that, the mask material oxide film 11 is entirely removed.
【００１１】次に、図１５（ａ）に表したように、ゲー
ト絶縁膜７を熱酸化により形成する。この後、多結晶シ
リコン６をＬＰＣＶＤ（Low Pressure ＣＶＤ）法でウ
ェーハ全面に堆積させる。その後、多結晶シリコン６を
その上面がトレンチＴの開口部より深い所望の位置まで
エッチバックする。Next, as shown in FIG. 15A, the gate insulating film 7 is formed by thermal oxidation. Then, polycrystalline silicon 6 is deposited on the entire surface of the wafer by LPCVD (Low Pressure CVD) method. After that, the polycrystalline silicon 6 is etched back to a desired position whose upper surface is deeper than the opening of the trench T.
【００１２】次に、ＣＶＤ法により層間絶縁膜８を形成
する。その後、レジスト１２をパターニングし、層間絶
縁膜８の露出した領域からＣＤＥ（Chemical Dry Etchi
ng）により絶縁膜８の一部を等方性エッチングする。こ
のエッチングにより層間絶縁膜８の形状の角が取れ、後
のソースメタル９の被覆性（カバレッジ）を良くするこ
とができる。Next, the interlayer insulating film 8 is formed by the CVD method. Then, the resist 12 is patterned, and CDE (Chemical Dry Etchi) is performed from the exposed region of the interlayer insulating film 8.
ng), a part of the insulating film 8 is isotropically etched. By this etching, the corners of the shape of the interlayer insulating film 8 can be removed, and the coverage (coverage) of the source metal 9 later can be improved.
【００１３】次に、図１５（ｂ）に表したように、レジ
スト１２のパターニング開口部から層間絶縁膜８をＲＩ
Ｅでシリコン表面４が露出するまでエッチング除去し、
続いてソース領域４を貫通する程度にシリコンをＲＩＥ
でエッチングする。このソースコンタクト部の形状は
「トレンチコンタクト」などと呼ばれ、セル密度の増加
により狭くなったソースコンタクト面積を稼ぐために用
いることができる構造である。Next, as shown in FIG. 15B, the interlayer insulating film 8 is removed from the patterning opening of the resist 12 by RI.
Etch away until the silicon surface 4 is exposed with E,
Then, RIE is performed on the silicon to penetrate the source region 4.
Etching with. The shape of the source contact portion is called a "trench contact" or the like, and it is a structure that can be used to make the source contact area narrowed due to an increase in cell density.
【００１４】その後、コンタクトトレンチ底部にボロン
（Ｂ）等のｐ型不純物をイオン注入し、拡散させる。こ
れによりできた追加ｐ＋領域５は、ソースメタルとのコ
ンタクト抵抗を減らすと同時に、素子のアバランシェ耐
量を向上させる役割を有する。その後、ソースメタル９
をスパッタにより形成する。Thereafter, p-type impurities such as boron (B) are ion-implanted and diffused into the bottom of the contact trench. The additional p + region 5 thus formed serves to reduce the contact resistance with the source metal and at the same time improve the avalanche resistance of the device. Then source metal 9
Are formed by sputtering.
【００１５】その後、チップ表面にパッシベーション膜
（図示せず）を形成し、パターニングする。さらに、チ
ップ裏面にドレインメタル電極１０を形成する。このよ
うにして、図１３に表した従来型ＭＯＳＦＥＴが完成す
る。After that, a passivation film (not shown) is formed on the surface of the chip and patterned. Further, the drain metal electrode 10 is formed on the back surface of the chip. In this way, the conventional MOSFET shown in FIG. 13 is completed.
【００１６】さて、このようにして得られたＭＯＳＦＥ
Ｔをターンオフ動作させるときは、ゲート・ソース間を
短絡させてゲート・ソース電圧ＶＧＳを０Ｖとする。こ
のとき、ＶＧＳがしきい電圧以下になると、チャネルが
消滅する。電流経路が遮断されたため、ドレイン電流Ｉ
Ｄは０Ａになるが、この電流変化により、インダクタン
スを持つ負荷が逆起電力を発生し、これがドレインに印
加される。この印加された起電力が、ｎ−型エピタキシ
ャル層２とｐ型ベース領域３とにより構成されるダイオ
ードを逆バイアス状態とし、ブレイクダウンを引き起こ
す。Now, the MOSFE thus obtained
When T is turned off, the gate and source are short-circuited to set the gate-source voltage V GS to 0V. At this time, when V GS becomes equal to or lower than the threshold voltage, the channel disappears. Since the current path is cut off, the drain current I
D becomes 0 A, but due to this current change, a load having an inductance generates a counter electromotive force, which is applied to the drain. The applied electromotive force causes the diode constituted by the n − type epitaxial layer 2 and the p type base region 3 to be in a reverse bias state, causing breakdown.
【００１７】一方、ＭＯＳＦＥＴには、ｎ型ソース領域
４、ｐ型ベース領域３と追加ｐ＋型領域域５、ｎ型エピ
タキシャル層２によって、寄生的にｎｐｎ型のバイポー
ラトランジスタが構成されている。このバイポーラトラ
ンジスタのベースとなる前記２つのｐ型領域には、寄生
抵抗ＲＢが生じている。上述したターンオフ時にブレイ
クダウンした電流は、ｎ型半導体基板１とｎ型エピタキ
シャル層２とｐ型ベース領域３に流れ込み、バイポーラ
トランジスタがオン動作する。ベース抵抗が大きいと、
ベース・エミッタ間の順バイアスが大きくなる。このバ
イポーラ動作の起きているセルでは熱発生による電子正
孔対が生成され、これがさらに熱を発生させるといった
循環作用により、そのセルでは電流が集中し破壊が起こ
る。これが、いわゆる「アバランシェ破壊」である。On the other hand, in the MOSFET, an npn type bipolar transistor is parasitically formed by the n type source region 4, the p type base region 3, the additional p + type region region 5 and the n type epitaxial layer 2. A parasitic resistance R B is generated in the two p-type regions which are the bases of the bipolar transistor. The current broken down at the time of turn-off described above flows into the n-type semiconductor substrate 1, the n-type epitaxial layer 2 and the p-type base region 3, and the bipolar transistor is turned on. If the base resistance is large,
The forward bias between the base and the emitter becomes large. In the cell in which the bipolar operation occurs, electron-hole pairs are generated by heat generation, and this further generates heat, so that the current concentrates in the cell and destruction occurs. This is the so-called "avalanche destruction".
【００１８】近年、スイッチング電源やＤＣ−ＤＣコン
バータ用途など、ＭＯＳＦＥＴには高速動作、高周波動
作の要求が高まりつつある。この要求に対して、高速・
高周波動作時に生ずるパルス幅の狭いサージ電圧に対
し、素子が破壊しないこと、すなわちアバランシェ破壊
の高耐量化が望まれる。In recent years, demands for high-speed operation and high-frequency operation have been increasing for MOSFETs such as switching power supplies and DC-DC converter applications. High speed for this request
It is desired that the element does not break down with respect to a surge voltage with a narrow pulse width generated during high frequency operation, that is, high avalanche breakdown resistance.
【００１９】[0019]
【発明が解決しようとする課題】しかしながら、図１３
に例示したような従来型のトランジスタの場合、アバラ
ンシェ破壊に対する耐久性を改善しようとすると、しき
い値電圧が上昇してしまう、という問題があった。However, as shown in FIG.
In the case of the conventional transistor as illustrated in FIG. 1, there is a problem that the threshold voltage rises when trying to improve the durability against avalanche breakdown.
【００２０】すなわち、ＭＯＳＦＥＴのアバランシェ耐
量を上げるためには、ターンオフ時のバイポーラトラン
ジスタのオン動作を緩和する必要がある。このためには
バイポーラトランジスタのベース抵抗を下げることが最
も効果的である。つまり、ＭＯＳＦＥＴのベース領域３
の濃度を高くすることができれば、ベース抵抗を下げら
れる。このためには、ベース領域形成のための不純物注
入工程で注入量を増す必要がある。That is, in order to increase the avalanche resistance of the MOSFET, it is necessary to mitigate the ON operation of the bipolar transistor at the time of turn-off. For this purpose, it is most effective to reduce the base resistance of the bipolar transistor. That is, the base region 3 of the MOSFET
If the concentration of can be increased, the base resistance can be lowered. For this purpose, it is necessary to increase the implantation amount in the impurity implantation process for forming the base region.
【００２１】しかしながら、従来型のＭＯＳＦＥＴの場
合、素子領域の全面にｐ型不純物を注入してベース領域
３を形成するため、その不純物濃度プロファイルは図６
に関して後述するように水平方向にほぼ一定の平坦なプ
ロファイルになっている。このため、ベース注入量を増
すと、ソース領域４とベース領域３の接合部での不純物
濃度が高くなり、素子をオンさせるためのしきい電圧値
が大きくなる。However, in the case of the conventional MOSFET, since the p-type impurity is implanted into the entire surface of the element region to form the base region 3, its impurity concentration profile is shown in FIG.
As will be described later, the flat profile is substantially constant in the horizontal direction. Therefore, when the base implantation amount is increased, the impurity concentration at the junction between the source region 4 and the base region 3 is increased, and the threshold voltage value for turning on the device is increased.
【００２２】一方、しきい電圧値は、ゲート絶縁膜７を
薄くすればある程度小さくできるが、ゲート絶縁膜の信
頼性を低下させる点で問題である。したがって、ベース
濃度を高くした分、所望のしきい電圧に戻す際に、ゲー
ト絶縁膜７の膜厚を薄くして制御することは得策ではな
い。On the other hand, the threshold voltage value can be reduced to some extent by thinning the gate insulating film 7, but this is a problem in that the reliability of the gate insulating film is lowered. Therefore, it is not a good idea to reduce the thickness of the gate insulating film 7 and control it when returning to the desired threshold voltage by the amount by which the base concentration is increased.
【００２３】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、しきい値を上昇させる
ことなくベース抵抗を下げてアバランシェ耐久性を改善
できる半導体装置及びその製造方法を提供することにあ
る。The present invention has been made based on the recognition of the above problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same which can lower the base resistance without increasing the threshold value to improve the avalanche durability. To provide.
【００２４】[0024]
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の半導体装置は、第１導電型の半導体
層と、前記半導体層の表面付近に形成された第２導電型
の半導体領域と、前記第２導電型の半導体領域の上に選
択的に設けられた第１導電型の半導体領域と、前記第１
導電型の半導体領域から前記第２の半導体領域を貫通し
て前記第１導電型の半導体層に至るトレンチと、前記ト
レンチの内壁に設けられた絶縁層と、前記トレンチにお
ける前記絶縁層の内側空間を充填する導電体と、を備
え、前記第２導電型の半導体領域は、前記トレンチから
離れるに従って前記第１導電型の半導体層に向けて連続
的に突出するように形成されたことを特徴とする。In order to achieve the above object, a first semiconductor device of the present invention comprises a semiconductor layer of a first conductivity type and a semiconductor layer of a second conductivity type formed near the surface of the semiconductor layer. A semiconductor region; a first-conductivity-type semiconductor region selectively provided on the second-conductivity-type semiconductor region;
A trench that extends from the conductive type semiconductor region to the first conductive type semiconductor layer through the second semiconductor region, an insulating layer provided on an inner wall of the trench, and an inner space of the insulating layer in the trench. And a conductor that fills the second conductive type semiconductor region, and the second conductive type semiconductor region is formed so as to continuously project toward the first conductive type semiconductor layer with increasing distance from the trench. To do.
【００２５】上記構成によれば、しきい値を維持しつつ
第２導電型の半導体領域の抵抗を下げて第２導電型の半
導体領域を介したアバランシェ耐圧を大幅に改善するこ
とができる。With the above structure, the resistance of the second-conductivity-type semiconductor region can be lowered while maintaining the threshold value, and the avalanche breakdown voltage via the second-conductivity-type semiconductor region can be greatly improved.
【００２６】また、本発明の第２の半導体装置は、第１
導電型の半導体層と、前記半導体層の表面付近に形成さ
れた第２導電型の半導体領域と、前記第２導電型の半導
体領域の上に選択的に設けられた第１導電型の半導体領
域と、前記第１導電型の半導体領域から前記第２の半導
体領域を貫通して前記第１導電型の半導体層に至るトレ
ンチと、前記トレンチの内壁に設けられた絶縁層と、前
記トレンチにおける前記絶縁層の内側空間を充填する導
電体と、を備え、前記第１導電型の半導体層と前記第２
導電型の半導体領域との境界面は、平面部分を実質的に
有しないことを特徴とする。The second semiconductor device of the present invention is the first semiconductor device.
A conductive type semiconductor layer, a second conductive type semiconductor region formed near the surface of the semiconductor layer, and a first conductive type semiconductor region selectively provided on the second conductive type semiconductor region. A trench extending from the first conductive type semiconductor region to the first conductive type semiconductor layer through the second semiconductor region, an insulating layer provided on an inner wall of the trench, and the trench in the trench. A conductor that fills the inner space of the insulating layer, and the first conductive type semiconductor layer and the second conductive type semiconductor layer.
The boundary surface with the conductive type semiconductor region is characterized by having substantially no planar portion.
【００２７】上記構成によれば、しきい値を維持しつつ
第２導電型の半導体領域の抵抗を下げて第２導電型の半
導体領域を介したアバランシェ耐圧を大幅に改善するこ
とができる。According to the above structure, the resistance of the second conductivity type semiconductor region can be lowered while maintaining the threshold value, and the avalanche breakdown voltage via the second conductivity type semiconductor region can be greatly improved.
【００２８】また、本発明の第３の半導体装置は、第１
導電型の半導体層と、前記半導体層の表面付近に形成さ
れた第２導電型の半導体領域と、前記第２導電型の半導
体領域の上に選択的に設けられた第１導電型の半導体領
域と、前記第１導電型の半導体領域から前記第２の半導
体領域を貫通して前記第１導電型の半導体層に至るトレ
ンチと、前記トレンチの内壁に設けられた絶縁層と、前
記トレンチにおける前記絶縁層の内側空間を充填する導
電体と、を備え、前記第２導電型の半導体領域は、前記
トレンチが設けられる位置から離れて設けられた導入部
を介して第１導電型の半導体層に第２導電型の不純物を
導入することにより形成されてなることを特徴とする。A third semiconductor device of the present invention is the first semiconductor device.
A conductive type semiconductor layer, a second conductive type semiconductor region formed near the surface of the semiconductor layer, and a first conductive type semiconductor region selectively provided on the second conductive type semiconductor region. A trench extending from the first conductive type semiconductor region to the first conductive type semiconductor layer through the second semiconductor region, an insulating layer provided on an inner wall of the trench, and the trench in the trench. A conductor that fills an inner space of the insulating layer, the second conductivity type semiconductor region is formed on the first conductivity type semiconductor layer through an introduction portion provided away from a position where the trench is provided. It is characterized by being formed by introducing an impurity of the second conductivity type.
【００２９】上記構成によっても、しきい値を維持しつ
つ第２導電型の半導体領域の抵抗を下げて第２導電型の
半導体領域を介したアバランシェ耐圧を大幅に改善する
ことができる。With the above structure, the resistance of the second conductivity type semiconductor region can be lowered while maintaining the threshold value, and the avalanche breakdown voltage via the second conductivity type semiconductor region can be greatly improved.
【００３０】ここで、前記第２導電型の半導体領域にお
ける不純物濃度は、前記トレンチの側壁面に対して垂直
方向にみたときに、隣接するトレンチの側壁に至る経路
の中間点まで連続的に増加するものとすると、第２導電
型の不純物濃度を効果的に上げることができる。Here, the impurity concentration in the semiconductor region of the second conductivity type continuously increases up to the midpoint of the route to the sidewall of the adjacent trench when viewed in the direction perpendicular to the sidewall surface of the trench. By doing so, the concentration of the second conductivity type impurity can be effectively increased.
【００３１】また、前記第２導電型の半導体領域におけ
る不純物濃度を前記トレンチの側壁面に対して垂直方向
にみたときに、隣接するトレンチの側壁に至る経路の中
間点における濃度は、トレンチの側壁付近における濃度
の２倍以上であるものとすれば、第２導電型の不純物濃
度を効果的に上げることができる。また、前記第１導電
型の半導体領域の側壁に設けられた第１導電型の高濃度
領域と、前記高濃度領域に接続された電極と、をさらに
備えたものとすれば、第１導電型の半導体領域に対する
コンタクト抵抗を効果的に下げることができる。When the impurity concentration in the second conductivity type semiconductor region is viewed in the direction perpendicular to the sidewall surface of the trench, the concentration at the midpoint of the route to the sidewall of the adjacent trench is the sidewall of the trench. If the concentration is twice or more the concentration in the vicinity, the impurity concentration of the second conductivity type can be effectively increased. Further, if a high-concentration region of the first conductivity type provided on the sidewall of the semiconductor region of the first conductivity type and an electrode connected to the high-concentration region are further provided, the first conductivity type The contact resistance with respect to the semiconductor region can be effectively reduced.
【００３２】また、前記第２導電型の半導体領域は、ベ
ース領域であり、前記第１導電型の半導体領域は、ソー
ス領域であり、前記絶縁層は、ゲート絶縁層であり、前
記導電体は、ゲート電極であり、前記ゲート電極に印加
する電圧の大きさに応じて、前記第１導電型の半導体層
と前記ソース領域との間に流れる電流を制御するものと
すれば、しきい値電圧が低く、アバランシェ耐圧も高い
トレンチゲート型のＭＯＳＦＥＴが得られる。The second conductivity type semiconductor region is a base region, the first conductivity type semiconductor region is a source region, the insulating layer is a gate insulating layer, and the conductor is A threshold voltage, which is a gate electrode and controls a current flowing between the first conductivity type semiconductor layer and the source region according to the magnitude of the voltage applied to the gate electrode. And a trench gate type MOSFET having a low avalanche breakdown voltage can be obtained.
【００３３】一方、本発明の半導体装置の製造方法は、
第１導電型の半導体層と、前記半導体層の表面付近に形
成された第２導電型の半導体領域と、前記第２導電型の
半導体領域の上に選択的に設けられた第１導電型の半導
体領域と、前記第１導電型の半導体領域から前記第２の
半導体領域を貫通して前記第１導電型の半導体層に至る
トレンチと、前記トレンチの内壁に設けられた絶縁層
と、前記トレンチにおける前記絶縁層の内側空間を充填
する導電体と、を有する半導体装置の製造方法であっ
て、前記トレンチから離れた導入部を介して前記第１導
電型の半導体層内に第２導電型の不純物を導入すること
により前記第２導電型の半導体領域を形成することを特
徴とする。On the other hand, the semiconductor device manufacturing method of the present invention is
A semiconductor layer of a first conductivity type; a semiconductor region of a second conductivity type formed near the surface of the semiconductor layer; and a semiconductor layer of a first conductivity type selectively provided on the semiconductor region of the second conductivity type. A semiconductor region, a trench penetrating the second conductive region from the first conductive type semiconductor region to reach the first conductive type semiconductor layer, an insulating layer provided on an inner wall of the trench, and the trench And a conductor that fills the inner space of the insulating layer in the method of manufacturing a semiconductor device having a second conductivity type in the semiconductor layer of the first conductivity type through an introduction portion separated from the trench. The semiconductor region of the second conductivity type is formed by introducing an impurity.
【００３４】上記構成によれば、しきい値を低く維持し
つつ、アバランシェ耐圧を大幅に改善することが可能と
なる。According to the above structure, it is possible to greatly improve the avalanche breakdown voltage while keeping the threshold value low.
【００３５】または、本発明の半導体装置の製造方法
は、第１導電型の半導体層の表面に複数の開口を有する
第１のマスクを形成する工程と、前記複数の開口を介し
て前記第１導電型の半導体層に第２導電型の不純物を導
入する工程と、前記複数の開口のうちの少なくともいず
れかを塞ぐ第２のマスクを形成する工程と、前記前記複
数の開口のうちの前記第２のマスクにより塞がれていな
い開口から前記第１導電型の半導体層をエッチングして
トレンチを形成する工程と、前記トレンチの内壁にゲー
ト絶縁層を形成する工程と、前記第２導電型の不純物を
拡散させて前記第１導電型の半導体層の表面付近に第２
導電型のベース領域を形成する工程と、前記トレンチの
前記ゲート絶縁層の内側を導電性材料で埋め込むことに
よりゲート電極を形成する工程と、前記ベース領域の表
面に第１導電型の不純物を導入することによりソース領
域を形成する工程と、を備えたことを特徴とする。Alternatively, in the method of manufacturing a semiconductor device of the present invention, the step of forming a first mask having a plurality of openings on the surface of the semiconductor layer of the first conductivity type, and the first mask through the plurality of openings. Introducing a second conductivity type impurity into the conductivity type semiconductor layer; forming a second mask that closes at least one of the plurality of openings; and forming a second mask of the plurality of openings. Etching the first conductive type semiconductor layer from an opening that is not blocked by the second mask to form a trench, forming a gate insulating layer on an inner wall of the trench, and forming a trench on the inner wall of the trench. Impurities are diffused to form a second layer near the surface of the first conductivity type semiconductor layer.
Forming a conductive type base region; forming a gate electrode by filling the inside of the gate insulating layer of the trench with a conductive material; and introducing a first conductive type impurity into the surface of the base region. And a step of forming a source region by doing.
【００３６】上記構成によれば、しきい値を低く維持し
つつ、アバランシェ耐圧を大幅に改善したトレンチゲー
ト型のＭＯＳＦＥＴが得られる。According to the above structure, it is possible to obtain the trench gate type MOSFET in which the avalanche breakdown voltage is greatly improved while keeping the threshold value low.
【００３７】またここで、前記ソース領域の表面の一部
分に第１導電型の不純物を導入して高濃度領域を形成す
る工程と、前記高濃度領域の一部を除去して前記ベース
領域を露出させる工程と、前記露出された前記ベース領
域の表面に第２導電型の不純物を導入する工程と、前記
露出されたベース領域とその周囲を取り囲む前記ソース
領域及び前記高濃度領域の側面にソース電極を接続する
工程と、をさらに備えたものとすれば、ソースのコンタ
クト抵抗を効果的に下げることができる。Here, a step of introducing a first conductivity type impurity into a part of the surface of the source region to form a high concentration region, and a part of the high concentration region are removed to expose the base region. And a step of introducing impurities of the second conductivity type into the surface of the exposed base region, and a source electrode on the side surface of the exposed base region and the source region and the high concentration region surrounding the exposed base region. And the step of connecting to the contact resistance, the contact resistance of the source can be effectively reduced.
【００３８】[0038]
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings.
【００３９】図１は、本発明の実施の形態にかかる半導
体装置の要部断面構造を表す模式図である。すなわち、
同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴ
に本発明を適用して得られる半導体装置を表す。FIG. 1 is a schematic diagram showing a cross-sectional structure of a main part of a semiconductor device according to an embodiment of the present invention. That is,
The figure shows a trench gate type n-channel MOSFET.
1 shows a semiconductor device obtained by applying the present invention to.
【００４０】本実施形態のＭＯＳＦＥＴは、従来型ＭＯ
ＳＦＥＴと比べると、ｐ型ベース領域３がトレンチゲー
トから離れるに従って下方に突出し、その内部のｐ型不
純物の濃度分布も同様に湾曲している点にひとつの特徴
を有する。The MOSFET of this embodiment is a conventional MO
Compared with the SFET, the p-type base region 3 protrudes downward as it moves away from the trench gate, and the p-type impurity concentration distribution in the p-type base region 3 is also curved.
【００４１】また、ｎ型ソース領域４内により高濃度の
ｎ型ソース領域４ａを持つことを第２の特徴とする。The second feature is that the n-type source region 4 has a higher concentration of the n-type source region 4a.
【００４２】図１のＭＯＳＦＥＴの全体構造について説
明すると、以下の如くである。すなわち、ｎ＋型半導体
基板１の上には、ｎ−型半導体層２、ｐ型ベース領域
３、ｎ型ソース領域４がこの順に形成されている。そし
て、これら積層構造に対して垂直方向に形成されたトレ
ンチの内壁面にゲート絶縁膜７が設けられ、さらにトレ
ンチを埋め込むようにゲート電極６が設けられている。
また、ソース領域４は、トレンチ間で選択的に除去さ
れ、その角部にｎ＋ソース領域４ａが設けられるととも
に、この部分のベース領域３の表面側には追加ｐ＋領域
５が選択的に形成されている。The overall structure of the MOSFET of FIG. 1 will be described below. That is, the n− type semiconductor layer 2, the p type base region 3, and the n type source region 4 are formed in this order on the n + type semiconductor substrate 1. Then, the gate insulating film 7 is provided on the inner wall surface of the trench formed in the direction perpendicular to these laminated structures, and the gate electrode 6 is further provided so as to fill the trench.
Further, the source region 4 is selectively removed between the trenches, an n + source region 4a is provided at the corner thereof, and an additional p + region 5 is selectively formed on the surface side of the base region 3 in this portion. ing.
【００４３】ゲート電極６とその両側のソース領域４の
上には、これらを覆うように層間絶縁膜８が設けられ、
一方、ソース領域４の露出部にはこれに接触するように
ソース電極９が設けられている。また、基板１の裏面側
には、ドレイン電極１０が設けられている。An interlayer insulating film 8 is provided on the gate electrode 6 and the source regions 4 on both sides thereof so as to cover them.
On the other hand, a source electrode 9 is provided on the exposed portion of the source region 4 so as to be in contact therewith. A drain electrode 10 is provided on the back surface side of the substrate 1.
【００４４】以上説明した構成において、ｐ型ベース領
域３は、トレンチから離れるに従ってｎ−型半導体層２
に向けて連続的に突出するように形成されている。すな
わち、ｎ−型半導体層２とｐ型ベース領域３との境界面
は、平面部分を実質的に有していない。そして、ｐ型ベ
ース領域３の内部に形成された不純物濃度プロファイル
も同様の特徴を有する。In the structure described above, the p-type base region 3 is separated from the trench by the n-type semiconductor layer 2.
It is formed so as to continuously project toward. That is, the boundary surface between the n − type semiconductor layer 2 and the p type base region 3 does not substantially have a plane portion. The impurity concentration profile formed inside the p-type base region 3 has the same characteristics.
【００４５】本発明によれば、ｐ型ベース領域３をこの
ような独特の形態に形成することにより、しきい値を維
持しつつ、素子のアバランシェ耐量を大幅に改善するこ
とが可能となる。According to the present invention, by forming the p-type base region 3 in such a unique form, it is possible to greatly improve the avalanche resistance of the device while maintaining the threshold value.
【００４６】以下、図１の半導体装置について、その製
造方法を参照しつつさらに詳細に説明する。Hereinafter, the semiconductor device of FIG. 1 will be described in more detail with reference to the manufacturing method thereof.
【００４７】図２乃至図４は、本発明の半導体装置の要
部製造工程を表す工程断面図である。2 to 4 are process cross-sectional views showing the main part manufacturing process of the semiconductor device of the present invention.
【００４８】まず、図２（ａ）に表した如く、従来型の
ＭＯＳＦＥＴと同様に、高濃度ｎ型半導体基板１の上に
低濃度ｎ型エピタキシャル層２を形成する。しかる後
に、エピタキシャル層２の表面に熱酸化膜１３を形成
し、これを第１のパターニングにより、選択的に除去す
る。このパターニングにより、後にトレンチＴを形成す
る部分とベース領域の不純物を注入する部分を開口す
る。そして、この開口部からボロン（Ｂ）等のｐ型不純
物を第１の注入工程１０１によって注入する。この注入
工程により、ｎ型エピタキシャル層２の表面付近には、
ｐ型不純物が導入された打ち込み領域３ａが形成され
る。First, as shown in FIG. 2A, the low concentration n-type epitaxial layer 2 is formed on the high concentration n-type semiconductor substrate 1 as in the conventional MOSFET. Thereafter, a thermal oxide film 13 is formed on the surface of the epitaxial layer 2 and is selectively removed by the first patterning. By this patterning, the portion where the trench T is to be formed later and the portion where the impurity is implanted in the base region are opened. Then, p-type impurities such as boron (B) are implanted through this opening in the first implantation step 101. By this injection step, near the surface of the n-type epitaxial layer 2,
Implanted region 3a having p-type impurities introduced therein is formed.
【００４９】次に、図２（ｂ）に表したような構造を形
成する。具体的には、まずＣＶＤ（Chemical Vapor Dep
osition）法などにより、酸化シリコンなどからなる膜
３０をウェーハ全面に堆積する。次に、レジスト１２を
塗布して第２のパターニング工程により、レジスト１２
に選択的に開口を形成する。この状態で、レジスト１２
は、図２（ｂ）に表したようなマスクを形成する。この
後、このレジスト１２をマスクとしてＲＩＥにより膜３
０をシリコン表面が露出するまでエッチング除去する。
この時に、図２（ｂ）に表したように、熱酸化膜１３の
一部もエッチングされる。このようにして、図２（ｂ）
に表した構造が形成される。Next, a structure as shown in FIG. 2B is formed. Specifically, first, CVD (Chemical Vapor Dep
osition) method or the like to deposit a film 30 made of silicon oxide or the like on the entire surface of the wafer. Next, the resist 12 is applied and the resist 12 is subjected to the second patterning process.
An opening is selectively formed in. In this state, the resist 12
Forms a mask as shown in FIG. After that, the film 3 is formed by RIE using the resist 12 as a mask.
0 is etched away until the silicon surface is exposed.
At this time, as shown in FIG. 2B, part of the thermal oxide film 13 is also etched. In this way, FIG.
The structure shown in FIG.
【００５０】しかる後に、レジスト１２と膜３０を剥離
し、図２（ｃ）に表したように、ＲＩＥにより、前記第
１のパターニングにより露出したシリコン表面を除去し
てトレンチＴを形成する。この時に、このトレンチ部分
の打ち込み領域３ａは除去される。After that, the resist 12 and the film 30 are peeled off, and as shown in FIG. 2C, the silicon surface exposed by the first patterning is removed by RIE to form a trench T. At this time, the implanted region 3a in this trench portion is removed.
【００５１】その後、トレンチ内壁面に、ゲート絶縁膜
７を形成する。そして、第１の注入工程で注入した打ち
込み領域３ａのｐ型不純物を熱処理により拡散・活性化
させ、ベース領域３を形成する。After that, the gate insulating film 7 is formed on the inner wall surface of the trench. Then, the p-type impurities of the implanted region 3a implanted in the first implantation step are diffused and activated by heat treatment to form the base region 3.
【００５２】この後、多結晶シリコン６をＬＰＣＶＤ
（Low Pressure ＣＶＤ）法でウェーハ全面に堆積させ
る。その後、多結晶シリコン６をその上面がトレンチＴ
の開口部より深い所望の位置までエッチバックする。そ
して、図３（ａ）に表したように、ウェーハ表面のゲー
ト絶縁膜７を除去し、酸化膜１３も完全に除去する。そ
の後、ソース領域４を形成するための第２の不純物注入
工程１０２ａで砒素（Ａｓ）等のｎ型不純物を注入し、
拡散させて第１のソース領域４を形成する。After that, the polycrystalline silicon 6 is LPCVD-processed.
(Low Pressure CVD) method is used to deposit on the entire surface of the wafer. After that, the polycrystalline silicon 6 is provided with a trench T at its upper surface.
Etch back to a desired position deeper than the opening. Then, as shown in FIG. 3A, the gate insulating film 7 on the wafer surface is removed, and the oxide film 13 is also completely removed. Then, an n-type impurity such as arsenic (As) is implanted in the second impurity implantation step 102a for forming the source region 4.
The first source region 4 is formed by diffusion.
【００５３】次に、図３（ｂ）に表したように、ＣＶＤ
法により層間絶縁膜８を形成し、図示しないレジストを
用いたパターニング、ＣＤＥの各処理の後、このレジス
トパターニング開口部より、ＲＩＥにより層間絶縁膜８
の一部を除去し、シリコン表面を露出させる。レジスト
を剥離したのち、第３の不純物注入工程、拡散工程によ
って、図３（ｃ）に表したように高濃度の第２のソース
領域４ａを形成する。Next, as shown in FIG. 3B, CVD
The interlayer insulating film 8 is formed by a method, and after patterning using a resist (not shown) and each CDE process, the interlayer insulating film 8 is formed by RIE from the resist patterning opening.
To remove the silicon to expose the silicon surface. After removing the resist, a high concentration second source region 4a is formed as shown in FIG. 3C by a third impurity implantation process and a diffusion process.
【００５４】次に図４に表したように、露出したシリコ
ン表面からＲＩＥによりシリコンの一部を除去し、形成
されたコンタクトトレンチの底部にボロン（Ｂ）等のｎ
型不純物を、第４の不純物注入工程により注入、拡散
し、ｐ型の高濃度領域５を形成する。Next, as shown in FIG. 4, a part of silicon is removed from the exposed silicon surface by RIE, and n (boron (B) etc.) is formed at the bottom of the formed contact trench.
The type impurities are injected and diffused in the fourth impurity injection step to form the p-type high concentration region 5.
【００５５】最後に、ソース電極９とドレイン電極１０
を形成し、図示しないパッシベーション膜の形成、パタ
ーニングを経て、図１に表したＭＯＳＦＥＴが完成す
る。Finally, the source electrode 9 and the drain electrode 10
Is formed, and a passivation film (not shown) is formed and patterned to complete the MOSFET shown in FIG.
【００５６】以上説明した本発明の製造方法によれば、
図１に表したように、ｐ型ベース領域３がトレンチゲー
ト６から離れるに従って下方に突出して形成される。つ
まり、図２（ａ）〜（ｃ）に表したように、ｐ型不純物
は、トレンチＴから離れて選択的に形成された打ち込み
領域３ａから左右下方に拡がるように拡散してｐ型領域
３を形成する。その結果として、図１に表したように下
方に突出した湾曲状のｐ型領域３が形成される。According to the manufacturing method of the present invention described above,
As shown in FIG. 1, the p-type base region 3 is formed so as to protrude downward as the distance from the trench gate 6 increases. That is, as shown in FIGS. 2A to 2C, the p-type impurity is diffused so that the p-type impurity spreads laterally downward from the implantation region 3 a that is selectively formed apart from the trench T. To form. As a result, a curved p-type region 3 protruding downward as shown in FIG. 1 is formed.
【００５７】図５は、ｐ型領域３及びその周辺における
ｐ型不純物の濃度分布プロファイルを表す模式図であ
る。FIG. 5 is a schematic diagram showing a concentration distribution profile of p-type impurities in the p-type region 3 and its periphery.
【００５８】また、図６は、図１３に表した従来型のＭ
ＯＳＦＥＴのｐ型領域３及びその周辺におけるｐ型不純
物の濃度分布プロファイルを表す模式図である。FIG. 6 shows the conventional M type shown in FIG.
It is a schematic diagram showing the concentration distribution profile of the p-type impurity in the p-type region 3 of OSFET and its periphery.
【００５９】ここで、図５及び図６は、一対のトレンチ
Ｔの間の半導体領域を表し、例えば、図３（ａ）に表し
たように、ソース領域４の一部を除去する前の状態にお
ける半導体層の表面からトレンチＴよりも深い範囲まで
のｐ型不純物の濃度分布を表すプロファイル図である。5 and 6 show a semiconductor region between a pair of trenches T. For example, as shown in FIG. 3A, a state before a part of the source region 4 is removed. FIG. 6 is a profile diagram showing a concentration distribution of p-type impurities from the surface of the semiconductor layer to a range deeper than the trench T in FIG.
【００６０】図６に表した従来型のＦＥＴの場合、素子
領域の全面に亘ってｐ型不純物を打ち込み、拡散してい
るので、その濃度分布はトレンチ近傍でわずかに変化し
ているものの、水平方向にみてほぼ平坦である。なお、
図６のプロファイルは、ボロン（Ｂ）を２×１０１３ｃ
ｍ−２のドーズ量で注入し、その後、窒素ガス雰囲気に
おいて１１００℃で１５０分間の拡散・活性化アニール
を施して得られたものである。In the case of the conventional FET shown in FIG. 6, since the p-type impurity is implanted and diffused over the entire surface of the element region, its concentration distribution changes slightly in the vicinity of the trench, but it is horizontal. It is almost flat in the direction. In addition,
The profile of FIG. 6 shows that boron (B) is 2 × 10 13 c
It is obtained by implanting at a dose of m −2 and then performing diffusion / activation annealing at 1100 ° C. for 150 minutes in a nitrogen gas atmosphere.
【００６１】これに対して、本発明においては、トレン
チＴから離れた打ち込み領域３ａを形成し、ここからｐ
型不純物を左右下方に拡散させてｐ型領域３を形成して
いる。従って、図５に表したように、ｐ型不純物の濃度
分布プロファイルも、打ち込み領域３ａから左右下方に
拡がるように形成され、等濃度線は下方に向けて大きく
湾曲した曲線となる。図５のプロファイルは、ボロン
（Ｂ）を３．３×１０１ ４ｃｍ−２のドーズ量で注入
し、その後、窒素ガス雰囲気において１１００℃で１５
０分間の拡散・活性化アニールを施して得られたもので
ある。On the other hand, in the present invention, the implantation region 3a is formed away from the trench T, and p is formed from this region.
The p-type region 3 is formed by diffusing the type impurities downward in the left and right directions. Therefore, as shown in FIG. 5, the concentration distribution profile of the p-type impurity is also formed so as to spread from the implantation region 3a to the lower left and right, and the isoconcentration line is a curve that is largely curved downward. Profile of Figure 5, and implanted at a dose of boron (B) a 3.3 × 10 1 4 cm -2, then at 1100 ° C. in a nitrogen gas atmosphere 15
It was obtained by performing 0 minute diffusion / activation annealing.
【００６２】図７及び図８は、本発明及び従来例のＦＥ
Ｔの要部断面図である。7 and 8 show the FE of the present invention and the conventional example.
It is a principal part sectional view of T.
【００６３】一方、図９及び図１０は、それぞれ図７及
び図８におけるａ−ａ’線に沿った砒素（Ａｓ）及びボ
ロン（Ｂ）の濃度プロファイルを表すグラフ図である。On the other hand, FIGS. 9 and 10 are graphs showing the concentration profiles of arsenic (As) and boron (B) along the line aa 'in FIGS. 7 and 8, respectively.
【００６４】ここで、砒素（Ａｓ）はソース領域４を形
成する不純物であり、ボロン（Ｂ）はベース領域３を形
成する不純物である。ここで、ＦＥＴのしきい値を決定
するのは、図７及び図８において符号Ａで表した部分、
すなわちソース領域４とベース領域３との接合部の不純
物濃度である。図９（本発明）及び図１０（従来型）の
グラフから分かるように、Ａ点の不純物濃度は、いずれ
の場合にも約２×１０ １７ｃｍ−３で、しきい値電圧は
同一とすることができる。Here, arsenic (As) forms the source region 4.
Boron (B) is an impurity that forms the base region 3.
It is an impurity. Here, the threshold of the FET is determined
What is done is the portion indicated by reference numeral A in FIGS.
That is, the impurity at the junction between the source region 4 and the base region 3
It is the substance concentration. 9 (present invention) and FIG. 10 (conventional type)
As can be seen from the graph, the impurity concentration at point A is
Also about 2 × 10 17cm-3And the threshold voltage is
Can be the same.
【００６５】一方、図１１及び図１２は、それぞれ図７
及び図８におけるｂ−ｂ’線に沿ったボロン（Ｂ）の濃
度プロファイルを表すグラフ図である。但し、これらの
グラフにおいては、ｐ型高濃度領域５に対応する不純物
は省略した。On the other hand, FIGS. 11 and 12 are respectively shown in FIG.
9 is a graph showing a concentration profile of boron (B) along the line bb ′ in FIG. However, in these graphs, impurities corresponding to the p-type high concentration region 5 are omitted.
【００６６】図１２（従来型）を見ると、トレンチゲー
トに近接したＡ点における濃度は図１０に対応して、２
×１０１７ｃｍ−３弱であるが、濃度プロファイルはほ
ぼ平坦であり、トレンチゲートから離れたセル中央部
（ｙ＝１．５μｍの近傍）においても不純物濃度は、約
２×１０１７ｃｍ−３であり殆ど変化していない。Referring to FIG. 12 (conventional type), the concentration at point A close to the trench gate corresponds to FIG.
Although it is a little less than × 10 17 cm −3 , the concentration profile is almost flat, and the impurity concentration is about 2 × 10 17 cm −3 even in the cell central portion (near y = 1.5 μm) away from the trench gate. And it has hardly changed.
【００６７】このようにほぼ平坦な濃度プロファイルを
有する場合には、ベース抵抗低減の為にベース領域３の
濃度を高くすると、しきい電圧を決めるＡ点での濃度も
高くなりすぎ、しきい電圧値が大きくなってしまうた
め、ベース不純物量を高くできない。In the case of having a substantially flat concentration profile as described above, if the concentration of the base region 3 is increased to reduce the base resistance, the concentration at the point A that determines the threshold voltage becomes too high, and the threshold voltage becomes too high. Since the value becomes large, the amount of base impurities cannot be increased.
【００６８】なおここで、ｐ型不純物濃度がトレンチゲ
ートの近傍でわずかに低下するのは、トレンチ内壁に設
けられたゲート絶縁膜７にｐ型不純物が取り込まれるか
らである。このような取り込み現象は、特開２０００−
２２８５２０号公報に開示されている。特開２０００−
２２８５２０号公報においては、このような取り込み現
象を利用して素子の破壊耐量を低下させずにしきい値電
圧を下げる提案が開示されている。Here, the p-type impurity concentration slightly decreases near the trench gate because the p-type impurity is taken into the gate insulating film 7 provided on the inner wall of the trench. Such an uptake phenomenon is disclosed in Japanese Patent Laid-Open No. 2000-
It is disclosed in Japanese Patent No. 228520. JP 2000-
In Japanese Patent No. 228520, there is disclosed a proposal of lowering the threshold voltage without lowering the breakdown resistance of the element by utilizing such an uptake phenomenon.
【００６９】また、このようなゲート絶縁膜７の取り込
みによる場合、図１２に表した濃度プロファイルの端
（Ａ点）と、中央部（ｙ＝１．５μｍ）との、不純物濃
度の比率は、たかだか１：１．４程度である。When the gate insulating film 7 is incorporated as described above, the ratio of the impurity concentration between the end (point A) of the concentration profile shown in FIG. 12 and the central portion (y = 1.5 μm) is as follows. It is about 1: 1.4 at most.
【００７０】これに対して、本発明においては、ｐ型不
純物の導入方法を革新し、図１１に表したように大幅に
異なる濃度プロファイルを実現した。すなわち、図１１
を見ると、しきい値電圧を決定するＡ点でのボロン
（Ｂ）濃度は、図１２と同様であるが、トレンチゲート
から離れるに従って濃度は急激に上昇し、セル中央部
（ｙ＝１．５μｍの近傍）においてボロン（Ｂ）のピー
ク濃度は約１．２×１０１８ｃｍ−３にも達している。
つまり、トレンチゲート近傍と比較して一桁近く高い濃
度が得られている。On the other hand, in the present invention, the method of introducing the p-type impurity is renovated to realize a significantly different concentration profile as shown in FIG. That is, FIG.
12, the boron (B) concentration at the point A that determines the threshold voltage is similar to that in FIG. 12, but the concentration sharply increases as the distance from the trench gate increases, and the central portion of the cell (y = 1. In the vicinity of 5 μm), the peak concentration of boron (B) reaches about 1.2 × 10 18 cm −3 .
That is, a concentration higher than that of the vicinity of the trench gate by almost one digit is obtained.
【００７１】本発明によれば、図１１に表した濃度プロ
ファイルの端（Ａ点）と、中央部（ｙ＝１．５μｍ）と
の、不純物濃度の比率を１：２以上とすることができ、
このように高い比率で中央付近に選択的に不純物を導入
することにより、従来型では得られない効果、すなわ
ち、アバランシェ耐量の改善効果が得られる。According to the present invention, the impurity concentration ratio between the end (point A) of the concentration profile shown in FIG. 11 and the central portion (y = 1.5 μm) can be set to 1: 2 or more. ,
By selectively introducing the impurities in the vicinity of the center in such a high ratio, an effect that cannot be obtained by the conventional type, that is, an effect of improving the avalanche resistance can be obtained.
【００７２】これは、ボロンのドーズ量を比較しても一
目瞭然であり、図６、図１０及び図１２に表した従来型
の場合、ボロンのドーズ量は２×１０１３ｃｍ−２であ
ったのに対して、図５、図９及び図１１に表した本発明
の場合には、ボロンのドーズ量は３．３×１０１４ｃｍ
−２である。つまり、しきい値を決定するＡ点での濃度
を同一に維持しつつ、本発明においては、従来の１６倍
強の量のボロンを導入できた。This is obvious even if the doses of boron are compared, and in the case of the conventional type shown in FIGS. 6, 10 and 12, the dose of boron was 2 × 10 13 cm −2 . On the other hand, in the case of the present invention shown in FIGS. 5, 9 and 11, the dose amount of boron is 3.3 × 10 14 cm 2.
-2 . That is, while maintaining the same concentration at the point A that determines the threshold value, in the present invention, it was possible to introduce boron in an amount slightly more than 16 times that of the conventional one.
【００７３】このように、本発明によれば、しきい値を
決定するトレンチゲート近傍でのベース領域の濃度を低
く維持しつつ、トレンチゲートから離れた部分において
はベース濃度を大幅に高くすることが可能となる。その
結果として、しきい値を低く維持しつつ、ベース抵抗を
大幅に下げることができ、素子のアバランシェ耐量を顕
著に改善することができる。As described above, according to the present invention, the concentration of the base region in the vicinity of the trench gate that determines the threshold value is kept low, while the concentration of the base is greatly increased in the portion distant from the trench gate. Is possible. As a result, the base resistance can be significantly reduced while the threshold value is kept low, and the avalanche withstand capability of the device can be significantly improved.
【００７４】このとき、ｐ型不純物の濃度プロファイル
とその具体的な増加量は、図２（ａ）に表した工程にお
ける熱酸化膜マスク１３の開口幅とｐ型不純部の注入量
とにより適宜制御できる。At this time, the concentration profile of the p-type impurity and its specific increase amount are appropriately set according to the opening width of the thermal oxide film mask 13 and the implantation amount of the p-type impurity portion in the step shown in FIG. You can control.
【００７５】またさらに、図２及び図３に例示した工程
においては、トレンチ形成とベース注入のパターニング
を同時に行う。従来のベース注入工程においてパターニ
ングを実施して、本発明のような深さ方向だけでなく水
平方向にも不純物分布を持つベース領域を形成すること
も考えられるが、後に行うトレンチ形成時のパターニン
グの合わせずれが起きると、ｐ型不純物の濃度分布が左
右非対称となる。つまり、トレンチを挟む左右でベース
領域の濃度に差異が生ずる。Furthermore, in the steps illustrated in FIGS. 2 and 3, trench formation and patterning of base implantation are performed simultaneously. It is conceivable to form a base region having an impurity distribution not only in the depth direction as in the present invention but also in the horizontal direction by performing patterning in the conventional base implantation step. When misalignment occurs, the concentration distribution of p-type impurities becomes asymmetrical. That is, there is a difference in the concentration of the base region between the right and left sides of the trench.
【００７６】これに対して、本発明では、同時にパター
ニングを行うため、トレンチとベース領域の位置関係は
正確に規定され、トレンチを挟む左右のセルでベース濃
度は等しくなる。すなわち、図２及び図３に例示した工
程によれば、トレンチゲートとｐ型領域との配置関係を
セルフアライン的に固定できるので、ベース領域３の不
純物濃度分布はトレンチゲート間で左右対称になる。On the other hand, in the present invention, since the patterning is performed simultaneously, the positional relationship between the trench and the base region is accurately defined, and the base concentration becomes equal in the left and right cells sandwiching the trench. That is, according to the steps illustrated in FIGS. 2 and 3, the arrangement relationship between the trench gate and the p-type region can be fixed in a self-aligned manner, so that the impurity concentration distribution in the base region 3 becomes symmetrical between the trench gates. .
【００７７】このことは、しきい電圧値を決める接合部
ＡやＢ（図７）での濃度がチップ内の全てのセルで等し
くなるということであり、しきい値が均一となることを
意味する。しきい電圧値の「バラツキ」が大きくなる
と、素子のターンオン、オフ時にセル同士でチャネルの
開閉に時間差が生じ、特にターンオフ時では、チャネル
遮断が遅れたセルに電流が集中し、この箇所でアバラン
シェ破壊が起きやすくなる。これに対して、図２及び図
３の工程によれば、しきい電圧値の「バラツキ」は生じ
ないため、それに起因したアバランシェ破壊も解消でき
る。This means that the densities at the junctions A and B (FIG. 7) that determine the threshold voltage value are equal in all cells in the chip, which means that the threshold value becomes uniform. To do. If the "variation" of the threshold voltage value becomes large, there will be a time difference in the opening and closing of the channel between cells when the element is turned on and off, and especially at turn off, the current concentrates on the cell whose channel cutoff is delayed, and at this point the avalanche Destruction is more likely to occur. On the other hand, according to the steps of FIGS. 2 and 3, since the “variation” of the threshold voltage value does not occur, the avalanche breakdown caused by it can be eliminated.
【００７８】但し、マスク合わせを含むパターニング技
術が十分な位置制御性を有する場合には、図２及び図３
に例示した工程以外にも、打ち込み領域３ａとトレンチ
ゲートの形成をそれぞれ別々のマスクにより実施しても
よいことはいうまでもない。However, when the patterning technique including the mask alignment has sufficient position controllability, FIG. 2 and FIG.
It goes without saying that the implantation region 3a and the trench gate may be formed by using different masks other than the process illustrated in FIG.
【００７９】さて、本発明のもうひとつの特徴点は、ソ
ース領域の形成を２回の注入工程に分けて行うことであ
る。上述した本発明（図１）、及び従来型（図１３）の
ＦＥＴは、いずれも、ソースメタル電極９とのコンタク
トは、「コンタクトトレンチ構造」を採用しているが、
従来型ではソースメタル電極９とコンタクトしている部
分のほとんどは濃度が高くないソース領域４の側面部分
でコンタクトしており、コンタクト抵抗が高くなる。こ
れは、従来の製造方法においては、ソース不純物を素子
領域の全面に注入しており、コンタクト部周囲だけのソ
ース領域４の濃度を高くしてはいないからである。Now, another feature of the present invention is that the formation of the source region is performed in two implantation steps. The FET of the present invention (FIG. 1) and the conventional FET (FIG. 13) described above each employ a “contact trench structure” for contact with the source metal electrode 9.
In the conventional type, most of the portion in contact with the source metal electrode 9 is in contact with the side surface portion of the source region 4 where the concentration is not high, so that the contact resistance becomes high. This is because in the conventional manufacturing method, the source impurity is implanted into the entire surface of the element region, and the concentration of the source region 4 only around the contact portion is not increased.
【００８０】また、濃度の高いソース領域４の上面で、
ソースメタル電極９とのコンタクトを形成する構造も考
えられるが、ソース領域４の幅を余計に必要とするた
め、素子の微細化が難しくなる。On the upper surface of the source region 4 having a high concentration,
A structure in which a contact with the source metal electrode 9 is formed is also conceivable, but the width of the source region 4 is additionally required, which makes it difficult to miniaturize the device.
【００８１】これに対して、本発明によれば、ソース領
域４だけでなく、その側面に高濃度のソース領域４ａを
形成するので、素子の微細化を妨げることなく、従来型
よりも素子のオン抵抗を下げることができる。On the other hand, according to the present invention, not only the source region 4 but also the high-concentration source region 4a is formed on the side surface thereof. ON resistance can be reduced.
【００８２】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples.
【００８３】例えば、上述した特徴点以外のＦＥＴの各
要素の形状、寸法、材質、導電型、不純物については、
当業者が適宜設計変更したものも本発明の範囲に包含さ
れる。For example, regarding the shape, size, material, conductivity type and impurities of each element of the FET other than the above-mentioned characteristic points,
Those appropriately designed by those skilled in the art are also included in the scope of the present invention.
【００８４】またさらに、本発明は、パワーＭＯＳＦＥ
Ｔは限定されず、トレンチゲート型のスイッチング素子
などに広く適用可能で同様の作用効果が得られる点で本
発明の範囲に包含される。Furthermore, the present invention provides a power MOSFE.
T is not limited, and is broadly applicable to trench gate type switching elements and the like, and is included in the scope of the present invention in that similar operational effects can be obtained.
【００８５】[0085]
【発明の効果】以上詳述したように、本発明によれば、
ベース領域にしきい電圧値を変えずに、ベース領域の濃
度を高くすることができ、アバランシェ耐量を向上でき
る。また、ソース領域とソース電極の接続部分の抵抗を
低減でき素子のオン抵抗を低減できる。As described in detail above, according to the present invention,
The concentration of the base region can be increased without changing the threshold voltage value in the base region, and the avalanche withstand capability can be improved. Further, the resistance of the connection portion between the source region and the source electrode can be reduced, and the on-resistance of the element can be reduced.
【図１】本発明の実施の形態にかかる半導体装置の要部
断面構造を表す模式図である。FIG. 1 is a schematic diagram showing a cross-sectional structure of a main part of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の半導体装置の要部製造工程を表す工程
断面図である。FIG. 2 is a process cross-sectional view showing a main part manufacturing process of a semiconductor device of the present invention.
【図３】本発明の半導体装置の要部製造工程を表す工程
断面図である。FIG. 3 is a process cross-sectional view illustrating a main part manufacturing process of a semiconductor device of the present invention.
【図４】本発明の半導体装置の要部製造工程を表す工程
断面図である。FIG. 4 is a process cross-sectional view illustrating a main part manufacturing process of a semiconductor device of the present invention.
【図５】ｐ型領域３及びその周辺におけるｐ型不純物の
濃度分布プロファイルを表す模式図である。FIG. 5 is a schematic diagram showing a concentration distribution profile of p-type impurities in the p-type region 3 and its periphery.
【図６】図１３に表した従来型のＭＯＳＦＥＴのｐ型領
域３及びその周辺におけるｐ型不純物の濃度分布プロフ
ァイルを表す模式図である。6 is a schematic diagram showing a concentration distribution profile of p-type impurities in and around the p-type region 3 of the conventional MOSFET shown in FIG.
【図７】本発明のＦＥＴの要部断面図である。FIG. 7 is a cross-sectional view of essential parts of an FET of the present invention.
【図８】従来例のＦＥＴの要部断面図である。FIG. 8 is a cross-sectional view of a main part of a conventional FET.
【図９】図７におけるａ−ａ’線に沿った砒素（Ａｓ）
及びボロン（Ｂ）の濃度プロファイルを表すグラフ図で
ある。FIG. 9 is arsenic (As) along line aa ′ in FIG.
6 is a graph showing a concentration profile of boron and boron (B). FIG.
【図１０】図８におけるａ−ａ’線に沿った砒素（Ａ
ｓ）及びボロン（Ｂ）の濃度プロファイルを表すグラフ
図である。FIG. 10 is an arsenic (A) along line aa ′ line in FIG.
It is a graph showing the concentration profile of s) and boron (B).
【図１１】図７におけるｂ−ｂ’線に沿ったボロン
（Ｂ）の濃度プロファイルを表すグラフ図である。11 is a graph showing a concentration profile of boron (B) along the line bb ′ in FIG. 7. FIG.
【図１２】図８におけるｂ−ｂ’線に沿ったボロン
（Ｂ）の濃度プロファイルを表すグラフ図である。12 is a graph showing a concentration profile of boron (B) taken along the line bb ′ in FIG.
【図１３】トレンチ構造を採用し微細化を図ったＭＯＳ
ＦＥＴの要部断面構造を表す模式図である。FIG. 13 is a miniaturized MOS adopting a trench structure.
It is a schematic diagram showing the principal part cross-section structure of FET.
【図１４】従来型ＭＯＳＦＥＴの要部製造工程を表す工
程断面図である。FIG. 14 is a process cross-sectional view illustrating a main part manufacturing process of a conventional MOSFET.
【図１５】従来型ＭＯＳＦＥＴの要部製造工程を表す工
程断面図である。FIG. 15 is a process cross-sectional view illustrating a main part manufacturing process of a conventional MOSFET.
１ 高濃度半導体基板
２ エピタキシャル層
３ ベース領域
４、４ａ ソース領域
５ 追加Ｐ＋領域（ＮチャネルＭＯＳＦＥＴの場合。Ｐ
チャネル型ではＮ＋領域となる。）
６ トレンチゲート内のポリシリコン電極
７ ゲート絶縁膜
８ 層間絶縁膜
９ ソースメタル電極
１０ ドレインメタル電極
１１ 絶縁膜
１２ レジスト
１３ 絶縁膜
Ｇ ゲート
Ｄ ドレイン
Ｓ ソース
１０１ ベース不純物注入工程
１０２、１０２ａ、１０２ｂ ソース領域不純物注入工
程1 high-concentration semiconductor substrate 2 epitaxial layer 3 base regions 4, 4a source region 5 additional P + region (in the case of N-channel MOSFET, P.
In the channel type, it becomes an N + region. ) 6 polysilicon electrode in trench gate 7 gate insulating film 8 interlayer insulating film 9 source metal electrode 10 drain metal electrode 11 insulating film 12 resist 13 insulating film G gate D drain S source 101 base impurity implantation step 102, 102a, 102b source Region impurity implantation process
───────────────────────────────────────────────────── フロントページの続き (72)発明者 相田 聡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 上月 繁雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Satoshi Aida 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Ceremony Company Toshiba Microelectronics Sen Inside (72) Inventor Shigeo Kouzuki 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Ceremony Company Toshiba Microelectronics Sen Inside
Claims (10)
体領域と、 前記第２導電型の半導体領域の上に選択的に設けられた
第１導電型の半導体領域と、 前記第１導電型の半導体領域から前記第２の半導体領域
を貫通して前記第１導電型の半導体層に至るトレンチ
と、 前記トレンチの内壁に設けられた絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、 を備え、 前記第２導電型の半導体領域は、前記トレンチから離れ
るに従って前記第１導電型の半導体層に向けて連続的に
突出するように形成されたことを特徴とする半導体装
置。1. A semiconductor layer of a first conductivity type, a semiconductor region of a second conductivity type formed near a surface of the semiconductor layer, and a semiconductor layer selectively provided on the semiconductor region of the second conductivity type. A semiconductor region of a first conductivity type, a trench extending from the semiconductor region of the first conductivity type to the semiconductor layer of the first conductivity type, and an insulation provided on an inner wall of the trench And a conductor filling the inner space of the insulating layer in the trench, the semiconductor region of the second conductivity type is continuous toward the semiconductor layer of the first conductivity type with increasing distance from the trench. A semiconductor device, wherein the semiconductor device is formed so as to protrude into the.
体領域と、 前記第２導電型の半導体領域の上に選択的に設けられた
第１導電型の半導体領域と、 前記第１導電型の半導体領域から前記第２の半導体領域
を貫通して前記第１導電型の半導体層に至るトレンチ
と、 前記トレンチの内壁に設けられた絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、 を備え、 前記第１導電型の半導体層と前記第２導電型の半導体領
域との境界面は、平面部分を実質的に有しないことを特
徴とする半導体装置。2. A first-conductivity-type semiconductor layer, a second-conductivity-type semiconductor region formed near the surface of the semiconductor layer, and selectively provided on the second-conductivity-type semiconductor region. A semiconductor region of a first conductivity type, a trench extending from the semiconductor region of the first conductivity type to the semiconductor layer of the first conductivity type, and an insulation provided on an inner wall of the trench A layer and a conductor filling the inner space of the insulating layer in the trench, the boundary surface between the first-conductivity-type semiconductor layer and the second-conductivity-type semiconductor region is substantially a planar portion. A semiconductor device characterized by not having in.
体領域と、 前記第２導電型の半導体領域の上に選択的に設けられた
第１導電型の半導体領域と、 前記第１導電型の半導体領域から前記第２の半導体領域
を貫通して前記第１導電型の半導体層に至るトレンチ
と、 前記トレンチの内壁に設けられた絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、 を備え、 前記第２導電型の半導体領域は、前記トレンチが設けら
れる位置から離れて設けられた導入部を介して第１導電
型の半導体層に第２導電型の不純物を導入することによ
り形成されてなることを特徴とする半導体装置。3. A semiconductor layer of a first conductivity type, a semiconductor region of a second conductivity type formed in the vicinity of the surface of the semiconductor layer, and a semiconductor layer selectively provided on the semiconductor region of the second conductivity type. A semiconductor region of a first conductivity type, a trench extending from the semiconductor region of the first conductivity type to the semiconductor layer of the first conductivity type, and an insulation provided on an inner wall of the trench A layer and a conductor that fills an inner space of the insulating layer in the trench, the semiconductor region of the second conductivity type is provided with an introduction part provided away from a position where the trench is provided. A semiconductor device formed by introducing an impurity of a second conductivity type into a semiconductor layer of a first conductivity type.
物濃度は、前記トレンチの側壁面に対して垂直方向にみ
たときに、隣接するトレンチの側壁に至る経路の中間点
まで連続的に増加することを特徴とする請求項１〜３の
いずれか１つに記載の半導体装置。4. The impurity concentration in the semiconductor region of the second conductivity type continuously increases up to an intermediate point of a route to a sidewall of an adjacent trench when viewed in a direction perpendicular to a sidewall surface of the trench. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
物濃度を前記トレンチの側壁面に対して垂直方向にみた
ときに、隣接するトレンチの側壁に至る経路の中間点に
おける濃度は、トレンチの側壁付近における濃度の２倍
以上であることを特徴とする請求項１〜３のいずれか１
つに記載の半導体装置。5. When the impurity concentration in the second-conductivity-type semiconductor region is viewed in a direction perpendicular to the sidewall surface of the trench, the concentration at the midpoint of the route to the sidewall of the adjacent trench is the sidewall of the trench. The concentration is twice or more the concentration in the vicinity, and any one of claims 1 to 3 is characterized.
The semiconductor device according to item 1.
られた第１導電型の高濃度領域と、前記高濃度領域に接
続された電極と、 をさらに備えたことを特徴とする請求項１〜５のいずれ
か１つに記載の半導体装置。6. A high-concentration region of the first conductivity type provided on a sidewall of the semiconductor region of the first conductivity type, and an electrode connected to the high-concentration region. Item 6. The semiconductor device according to any one of Items 1 to 5.
域であり、 前記第１導電型の半導体領域は、ソース領域であり、 前記絶縁層は、ゲート絶縁層であり、 前記導電体は、ゲート電極であり、 前記ゲート電極に印加する電圧の大きさに応じて、前記
第１導電型の半導体層と前記ソース領域との間に流れる
電流を制御することを特徴とする請求項１〜６のいずれ
か１つに記載の半導体装置。7. The semiconductor region of the second conductivity type is a base region, the semiconductor region of the first conductivity type is a source region, the insulating layer is a gate insulating layer, and the conductor is A gate electrode, wherein a current flowing between the first conductive type semiconductor layer and the source region is controlled according to the magnitude of the voltage applied to the gate electrode. 7. The semiconductor device according to any one of 6.
表面付近に形成された第２導電型の半導体領域と、前記
第２導電型の半導体領域の上に選択的に設けられた第１
導電型の半導体領域と、前記第１導電型の半導体領域か
ら前記第２の半導体領域を貫通して前記第１導電型の半
導体層に至るトレンチと、前記トレンチの内壁に設けら
れた絶縁層と、前記トレンチにおける前記絶縁層の内側
空間を充填する導電体と、を有する半導体装置の製造方
法であって、 前記トレンチから離れた導入部を介して前記第１導電型
の半導体層内に第２導電型の不純物を導入することによ
り前記第２導電型の半導体領域を形成することを特徴と
する半導体装置の製造方法。8. A semiconductor layer of a first conductivity type, a semiconductor region of a second conductivity type formed near the surface of the semiconductor layer, and a semiconductor region selectively provided on the second conductivity type semiconductor region. First
A conductive type semiconductor region, a trench penetrating from the first conductive type semiconductor region to the second conductive region and reaching the first conductive type semiconductor layer, and an insulating layer provided on an inner wall of the trench. And a conductor filling the inner space of the insulating layer in the trench, the second method being provided in the semiconductor layer of the first conductivity type via an introduction part separated from the trench. A method of manufacturing a semiconductor device, wherein the second conductivity type semiconductor region is formed by introducing a conductivity type impurity.
を有する第１のマスクを形成する工程と、 前記複数の開口を介して前記第１導電型の半導体層に第
２導電型の不純物を導入する工程と、 前記複数の開口のうちの少なくともいずれかを塞ぐ第２
のマスクを形成する工程と、 前記前記複数の開口のうちの前記第２のマスクにより塞
がれていない開口から前記第１導電型の半導体層をエッ
チングしてトレンチを形成する工程と、 前記トレンチの内壁にゲート絶縁層を形成する工程と、 前記第２導電型の不純物を拡散させて前記第１導電型の
半導体層の表面付近に第２導電型のベース領域を形成す
る工程と、 前記トレンチの前記ゲート絶縁層の内側を導電性材料で
埋め込むことによりゲート電極を形成する工程と、 前記ベース領域の表面に第１導電型の不純物を導入する
ことによりソース領域を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。9. A step of forming a first mask having a plurality of openings on a surface of a semiconductor layer of a first conductivity type, and a second conductivity type of a semiconductor layer of the first conductivity type through the plurality of openings. The step of introducing the impurities, and a second step of closing at least one of the plurality of openings
Forming a mask, forming a trench by etching the first conductivity type semiconductor layer from an opening of the plurality of openings which is not covered by the second mask, Forming a gate insulating layer on the inner wall of the first conductive layer, diffusing the second conductive type impurity to form a second conductive type base region near the surface of the first conductive type semiconductor layer, and the trench Forming a gate electrode by filling the inside of the gate insulating layer with a conductive material, and forming a source region by introducing an impurity of the first conductivity type into the surface of the base region. A method for manufacturing a semiconductor device, comprising:
電型の不純物を導入して高濃度領域を形成する工程と、 前記高濃度領域の一部を除去して前記ベース領域を露出
させる工程と、 前記露出された前記ベース領域の表面に第２導電型の不
純物を導入する工程と、 前記露出されたベース領域とその周囲を取り囲む前記ソ
ース領域及び前記高濃度領域の側面にソース電極を接続
する工程と、 をさらに備えたことを特徴とする請求項９記載の半導体
装置の製造方法。10. A step of introducing a first conductivity type impurity into a part of the surface of the source region to form a high concentration region, and a step of removing a part of the high concentration region to expose the base region. A step of introducing an impurity of the second conductivity type into the exposed surface of the base region; and connecting a source electrode to the exposed base region and side surfaces of the source region and the high concentration region surrounding the exposed base region. The method for manufacturing a semiconductor device according to claim 9, further comprising:
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