JP2003100517A - Laminated chip inductor and its manufacturing method - Google Patents
Laminated chip inductor and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電気絶縁層と導体
パターンとを交互に積層して形成するとともに各導体パ
ターンを順次接続してその内部に螺旋状のコイルを形成
してなる、携帯機器等に搭載される表面実装型の積層チ
ップインダクタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a portable device in which an electrically insulating layer and conductor patterns are alternately laminated and each conductor pattern is sequentially connected to form a spiral coil therein. The present invention relates to a surface mount type multilayer chip inductor that is mounted on a computer or the like.
【０００２】[0002]
【従来の技術】図５は、一般的に知られている積層チッ
プインダクタの一例を示したものである。この積層チッ
プインダクタ２は、誘電体セラミックまたは磁性体セラ
ミックからなる電気絶縁層（図示外）と導体パターン５
とを交互に積層して形成された積層体４からなる。積層
体４の内部には、導体パターン５が積層方向に沿って順
次接続されて螺旋状のコイル６が形成されている。積層
体４の両端部にはコイル６の端部６ａ，６ｂにそれぞれ
接続された外部電極端子８が設けられている。2. Description of the Related Art FIG. 5 shows an example of a generally known multilayer chip inductor. The multilayer chip inductor 2 includes an electrically insulating layer (not shown) made of a dielectric ceramic or a magnetic ceramic and a conductor pattern 5.
And a laminated body 4 formed by alternately laminating and. Inside the laminated body 4, the conductor pattern 5 is sequentially connected along the laminating direction to form a spiral coil 6. External electrode terminals 8 connected to the ends 6 a and 6 b of the coil 6 are provided at both ends of the laminated body 4.
【０００３】この積層チップインダクタにあっては次の
ような問題点があった。すなわち、外部電極端子８と積
層体４内部のコイル６との間に大きな浮遊容量が発生
し、共振周波数を高める妨げになり、高性能なチップが
思うように得られないといった問題があったのである。
また、外部電極端子８の形成には、積層体４の両端部を
それぞれ導体ペースト中に浸漬（ディップ）して膜層に
形成するという非常に膜形成の制御が難しい手法を採用
しているため、精度よく寸法通りに形成するのがきわめ
て困難であった。The multilayer chip inductor has the following problems. That is, there is a problem that a large stray capacitance is generated between the external electrode terminal 8 and the coil 6 inside the laminated body 4, which hinders the resonance frequency from being increased and a high-performance chip cannot be obtained as desired. is there.
Further, since the external electrode terminals 8 are formed by a method in which it is extremely difficult to control the film formation, that is, both ends of the laminated body 4 are immersed (dipped) in a conductor paste to form a film layer. However, it was extremely difficult to form it to the exact size.
【０００４】そこで、このような問題点を解消するため
に、図６（ａ）に示すように、積層体４の周側面のうち
電子回路基板に密着される実装面４ａにのみ外部電極端
子８を設け、他の周側面や積層体４の端面には外部電極
端子８を設けないようにした積層インダクタ３が提案さ
れている（特開平１１−２６５８２３号参照）。このよ
うに外部電極端子８を実装面４ａにのみ設けることで、
外部電極端子８の形成面積を削減してコイル６との間に
発生する浮遊容量を可及的に低減している。Therefore, in order to solve such a problem, as shown in FIG. 6 (a), the external electrode terminals 8 are provided only on the mounting surface 4a of the peripheral side surface of the laminate 4 which is in close contact with the electronic circuit board. There is proposed a laminated inductor 3 in which the external electrode terminals 8 are not provided on other peripheral side surfaces or the end surface of the laminated body 4 (see Japanese Patent Laid-Open No. 11-265823). In this way, by providing the external electrode terminals 8 only on the mounting surface 4a,
The stray capacitance generated between the external electrode terminal 8 and the coil 6 is reduced as much as possible.
【０００５】さらに外部電極端子８とコイル６の各端部
６ａ，６ｂとを電気的に接続するために、積層体４の内
部に図６（ｂ）に示すような引き出し導体部１０を設け
る構造も提案されている。この内部引き出し導体部１０
は、導体ペーストと交互に積層される電気絶縁層に対し
てそれぞれスルーホールを設け、このスルーホールに導
体ペーストを充填して、これを積層方向に沿って順次接
続することにより形成したものである。このように積層
体４内部に引き出し導体部１０を形成すれば、外部電極
端子８が実装面４ａのみに設けられた場合であっても、
コイル６の各端部６ａ，６ｂと外部電極端子８とをスム
ーズに接続することができる。Further, in order to electrically connect the external electrode terminal 8 and the respective ends 6a and 6b of the coil 6, a lead conductor portion 10 as shown in FIG. 6B is provided inside the laminated body 4. Is also proposed. This internal lead conductor portion 10
Is formed by forming through holes in each of the electric insulating layers alternately laminated with the conductor paste, filling the through holes with the conductor paste, and sequentially connecting the conductor paste in the laminating direction. . By thus forming the lead conductor portion 10 inside the laminated body 4, even when the external electrode terminals 8 are provided only on the mounting surface 4a,
The ends 6a and 6b of the coil 6 and the external electrode terminals 8 can be connected smoothly.
【０００６】[0006]
【発明が解決しようとする課題】ところで、この積層イ
ンダクタ３では、そのサイズが小さくなれば小さくなる
ほど、そのサイズに合わせて小さなスルーホールを形成
しなければならず、このため、高度な技術が必要となる
とともに歩留まりの低下を招くなどの問題があった。こ
れらの問題を回避するためにサイズの小さなものであっ
てもスルーホールのサイズを大きくすることが考えられ
るが、スペース上の理由からそのような大きなスルーホ
ールの形成はきわめて困難であった。例えば１００５タ
イプ（縦０．５ｍｍ×横１．０ｍｍ×高さ０．５ｍｍ）
の積層インダクタでは、スルーホールの大きさを幅０．
１ｍｍとすると、周りの絶縁等の必要性から周囲０．０
５ｍｍ以上の距離を確保しなければならず、結果的に
０．２ｍｍもの大きなスペースが必要となり、スルーホ
ールの形成は難しい。By the way, in the laminated inductor 3, the smaller the size, the smaller the through hole must be formed in accordance with the size. Therefore, a high level technique is required. However, there is a problem in that the yield decreases. In order to avoid these problems, it is conceivable to increase the size of the through hole even if the size is small, but it is extremely difficult to form such a large through hole due to space reasons. For example, 1005 type (length 0.5 mm x width 1.0 mm x height 0.5 mm)
In the laminated inductor of No. 3, the size of the through hole is 0.
If it is set to 1 mm, it will be 0.0
It is necessary to secure a distance of 5 mm or more, resulting in a large space of 0.2 mm, which makes it difficult to form a through hole.
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、その目的は、サイズが小さくてもその
内部に簡単に引き出し導体部を形成することが可能な積
層チップインダクタ及びその製造方法を提供することに
ある。The present invention has been made in view of the above circumstances, and an object thereof is a multilayer chip inductor capable of easily forming a lead conductor portion therein even if the size is small, and a multilayer chip inductor thereof. It is to provide a manufacturing method.
【０００８】[0008]
【課題を解決するための手段】このような目的を達成す
るために本発明に係る積層チップインダクタにあって
は、電気絶縁層と導体パターンとを交互に積層して形成
される積層体の内部に前記導体パターンからなる複数の
コイルパターンの各端部を積層方向に沿って順次接続し
て形成された螺旋状のコイルと、前記積層体の外表面部
に設けられた一対の外部電極端子と、前記外部電極端子
と前記コイルの各端部とをそれぞれ結んで前記積層体の
内部に設けられた一対の内部引き出し導体部とを備えた
積層チップインダクタにおいて、前記積層体内部に前記
導体パターンからなる複数の帯状パターンを前記電気絶
縁層を介して積層し、これら各帯状パターンの端部を相
互に接続することで前記内部引き出し導体部を形成した
ことを特徴とする（請求項１）。In order to achieve such an object, in a laminated chip inductor according to the present invention, the inside of a laminated body formed by alternately laminating electrical insulating layers and conductor patterns A spiral coil formed by sequentially connecting respective ends of a plurality of coil patterns formed of the conductor pattern along the stacking direction, and a pair of external electrode terminals provided on the outer surface of the stack. A multilayer chip inductor including a pair of internal lead-out conductor portions provided inside the laminated body by connecting the external electrode terminals and respective end portions of the coil, respectively, wherein the conductor pattern is formed inside the laminated body. The plurality of strip-shaped patterns are laminated via the electric insulating layer, and the internal lead-out conductor portion is formed by connecting the ends of these strip-shaped patterns to each other ( Motomeko 1).
【０００９】この積層チップインダクタでは、積層体の
内部に導体パターンからなる複数の帯状パターンを電気
絶縁層を介して積層し、これら各帯状パターンの端部を
相互に接続することで内部引き出し導体部を形成したこ
とで、従来のように電気絶縁層にスルーホールを形成し
なくても内部引き出し導体部を設けることができる。帯
状パターンは、従来のスルーホールに比べて寸法制御が
容易に、非常に高精度に形成することができる。このた
め、小さなサイズでも簡単に形成することができる。こ
のことから、高性能な積層チップインダクタを容易に得
ることができる。In this laminated chip inductor, a plurality of strip-shaped patterns made of conductor patterns are laminated inside the laminated body via an electrically insulating layer, and the ends of these strip-shaped patterns are connected to each other to form an internal lead-out conductor portion. By forming, the internal lead-out conductor portion can be provided without forming a through hole in the electric insulating layer as in the conventional case. The strip-shaped pattern can be formed with extremely high precision, with easier dimension control than the conventional through-hole. Therefore, even a small size can be easily formed. From this, a high-performance multilayer chip inductor can be easily obtained.
【００１０】また、この積層チップインダクタにあって
は、前記帯状パターンの端部どうしが交互に接続されて
前記内部引き出し導体部が上下方向にジグザク状に設け
られていることを特徴とする（請求項２）。このように
帯状パターンが交互に接続してジグザク状に形成するこ
とで、内部引き出し導体部を積層体内部にコンパクトに
形成することができる。Further, in this multilayer chip inductor, the end portions of the strip-shaped pattern are alternately connected to each other and the internal lead-out conductor portion is provided in a zigzag shape in the vertical direction (claim). Item 2). By forming the zigzag pattern by alternately connecting the strip-shaped patterns in this manner, the internal lead-out conductor portion can be compactly formed inside the laminate.
【００１１】また、この積層チップインダクタにあって
は、前記内部引き出し導体部が前記積層体の隅角部に沿
って設けられていることを特徴とする（請求項３）。こ
のように内部引き出し導体部が積層体の隅角部に沿って
設けることで、積層体の内部にあまり邪魔にならないよ
うに形成することができる。Further, in this multilayer chip inductor, the internal lead-out conductor portion is provided along a corner portion of the multilayer body (claim 3). By thus providing the internal lead-out conductor portion along the corner portion of the laminated body, it can be formed inside the laminated body so as not to get in the way too much.
【００１２】また、この積層チップインダクタにあって
は、前記外部電極端子が前記積層体の実装面にのみ設け
られ、当該実装面以外の他の周側面及び前記積層体の端
面には設けられていないことを特徴とする（請求項
４）。このように外部電極端子が積層体の実装面にのみ
設けられ、他の周側面および端面に設けられていないこ
とで、外部電極端子と積層体内部のコイルとの間に発生
する浮遊容量を可及的に低減することができ、これによ
り共振周波数を高めることで、性能の向上が図れる。In this laminated chip inductor, the external electrode terminals are provided only on the mounting surface of the laminated body, and are provided on the peripheral side surfaces other than the mounting surface and the end surfaces of the laminated body. It is characterized in that it does not exist (Claim 4). As described above, since the external electrode terminals are provided only on the mounting surface of the laminate and not on the other peripheral side surfaces and end surfaces, stray capacitance generated between the external electrode terminals and the coil inside the laminate can be achieved. The performance can be improved by increasing the resonance frequency.
【００１３】また、本発明に係る積層チップインダクタ
の製造方法にあっては、前記積層チップインダクタを製
造する方法であって、前記外部電極端子を形成するため
の一対の外部電極端子パターンを形成し、それら各外部
電極端子パターンの上にその一部を覆って第１電気絶縁
層を施し、当該第１電気絶縁層と前記各外部電極端子パ
ターンの上に両者に跨ってそれぞれ前記導体パターンか
らなる帯状パターンを施し、前記外部電極端子パターン
の露出部を覆って第２電気絶縁層を施して積層基板を形
成する第１製造プロセスと、前記積層基板の上面に対
し、当該上面に露出した前記帯状パターンの露出端部に
その一端部を接続して帯状パターンを施す工程と、前記
帯状パターンの未接続側端部を除く部分を覆って第３電
気絶縁層を施す工程とにより、前記引き出し導体部を内
部に備えた前記積層体の下層部を形成する第２製造プロ
セスと、前記下層部の上面に対し、当該上面に露出した
前記各帯状パターンの露出端部の一方に前記コイルパタ
ーンを螺旋状に接続して施すとともに、他方の前記露出
端部に新たな帯状パターンを継足し接続して施す工程
と、前記コイルパターンの終端部及び前記帯状パターン
の未接続側端部を除く部分を覆って新たな電気絶縁層を
施す工程とを繰り返して、前記引き出し導体部及び前記
コイルを内部に備えた前記積層体の中層部を形成する第
３製造プロセスと、前記中層部の上面に対し、当該上面
に露出した前記コイルパターンの終端部と前記帯状パタ
ーンの端部とを接続する導体パターンを施した後、その
上面全体を覆って１層または複数層の電気絶縁層を形成
して前記積層体の上層部を形成する第４製造プロセスと
からなることを特徴とする（請求項５）。このような製
造方法によれば、本発明に係る積層チップインダクタを
簡単にかつ効率よく製造することができ、このため、大
幅なコストアップを招かずに済む。Also, in the method of manufacturing a multilayer chip inductor according to the present invention, the method of manufacturing the multilayer chip inductor comprises forming a pair of external electrode terminal patterns for forming the external electrode terminals. A part of the external electrode terminal pattern is covered with a first electric insulating layer, and the conductor pattern is formed on the first electric insulating layer and the external electrode terminal pattern so as to extend over both of them. A first manufacturing process in which a strip-shaped pattern is formed, an exposed portion of the external electrode terminal pattern is covered, and a second electric insulating layer is formed to form a laminated substrate; and the strip-shaped exposed on the upper surface of the laminated substrate. A step of connecting one end to the exposed end of the pattern to form a strip-shaped pattern; and a step of covering a portion of the strip-shaped pattern excluding the non-connecting side end with a third electrically insulating layer. According to the second manufacturing process for forming the lower layer portion of the laminated body including the lead conductor portion therein, and one of the exposed end portions of the strip-shaped patterns exposed on the upper surface with respect to the upper surface of the lower layer portion. A step of connecting and applying the coil pattern in a spiral shape, and a step of adding and connecting a new strip-shaped pattern to the other exposed end portion, and an end portion of the coil pattern and an unconnected side end portion of the strip-shaped pattern A third manufacturing process for forming a middle layer portion of the laminated body having the lead conductor portion and the coil therein by repeating a step of covering a portion other than the above with a new electric insulating layer, and a step of forming the middle layer portion. A conductor pattern for connecting the end of the coil pattern and the end of the strip-shaped pattern exposed on the upper surface is applied to the upper surface, and then the entire upper surface is covered with one or a plurality of layers of electrodes. Characterized in that comprising a fourth manufacturing process of forming the upper layer portion of the laminate to form an insulating layer (claim 5). According to such a manufacturing method, the multilayer chip inductor according to the present invention can be manufactured easily and efficiently, and therefore a large increase in cost can be avoided.
【００１４】[0014]
【発明の実施の形態】以下に本発明に係る積層チップイ
ンダクタ及びその製造方法の実施の形態について説明す
る。図１及び図２は、本発明に係る積層チップインダク
タの一実施形態を示したものである。図１はその積層チ
ップインダクタの内部の導体構造を示した内部透視斜視
図であり、図２はその積層チップインダクタの断面図で
ある。なお、ここで従来と同一の構成要素には同一の符
号を付して示した。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a laminated chip inductor and a method of manufacturing the same according to the present invention will be described below. 1 and 2 show an embodiment of a laminated chip inductor according to the present invention. FIG. 1 is an internal perspective view showing a conductor structure inside the multilayer chip inductor, and FIG. 2 is a sectional view of the multilayer chip inductor. Here, the same components as those of the related art are denoted by the same reference numerals.
【００１５】この積層チップインダクタ２０は、図１に
示すように、従来と同様、電気絶縁層と導体パターン２
６，２４とを交互に積層して形成された積層体４からな
り、この積層体４の内部に導体パターンとして設けられ
たコイルパターン２６が積層方向に沿って順次接続され
て螺旋状のコイル６が形成されている。また、積層体４
の下面には、導体材料により形成された一対の外部電極
端子８が設けられている。電気絶縁層は、誘電体セラミ
ックまたは磁性体セラミックなどの電気絶縁材料により
形成されている。導体パターンは、例えば銀等の導体材
料により形成されている。As shown in FIG. 1, this multilayer chip inductor 20 has an electrically insulating layer and a conductor pattern 2 as in the conventional case.
6 and 24 are alternately laminated to form a laminated body 4, and a coil pattern 26 provided as a conductor pattern inside the laminated body 4 is sequentially connected in the laminating direction to form a spiral coil 6 Are formed. In addition, the laminated body 4
A pair of external electrode terminals 8 made of a conductive material are provided on the lower surface of the. The electric insulation layer is formed of an electric insulation material such as a dielectric ceramic or a magnetic ceramic. The conductor pattern is formed of a conductor material such as silver.
【００１６】外部電極端子８は、本実施形態では積層体
４の４つの側面のうち電子回路基板に対し密着される実
装面４ａ（下面）にのみ設けられ、当該実装面４ａ以外
の他の積層体４の周側面及び端面には設けられないよう
になっている。これは、従来技術でも説明したように、
外部電極端子８とコイル６との間に発生する浮遊容量を
可及的に低減して共振周波数を高めるようにするためで
あり、高性能化を図ることを目的としている。In this embodiment, the external electrode terminals 8 are provided only on the mounting surface 4a (lower surface) of the four side surfaces of the laminated body 4 which is in close contact with the electronic circuit board, and the other laminated surfaces other than the mounting surface 4a are laminated. It is not provided on the peripheral side surface and the end surface of the body 4. This is, as explained in the prior art,
This is because the stray capacitance generated between the external electrode terminal 8 and the coil 6 is reduced as much as possible to increase the resonance frequency, and it is intended to achieve high performance.
【００１７】これら外部電極端子８とコイル６の各端部
６ａ，６ｂとの間には、これらを相互に結んで電気的に
接続するための引き出し導体部２２が設けられている。
この引き出し導体部２２は積層体４の内部に設けられた
もので、ここでは次のように設けられている。すなわ
ち、内部引き出し導体部２２は、外部電極端子８とコイ
ル６の各端部６ａ，６ｂとの間に設けられた多数の帯状
パターン２４から構成されている。この帯状パターン２
４は、前記導体パターンとしてコイルパターン２６とと
もに電気絶縁層と交互に積層されて設けられたものであ
り、このコイルパターン２６と同様に、例えば銀ペース
ト等の導体ペーストにより所定の厚さの膜層として同サ
イズに形成されている。帯状パターン２４は、外部電極
端子８とコイル６の各端部６ａ，６ｂとの間に積層体４
の積層方向に沿って多数連設され、端部どうしが交互に
接続されて上下にジグザク状となった内部引き出し導体
部２２を形成している。帯状パターン２４の幅寸法や長
さ寸法または形成個数などについては、当該積層チップ
インダクタ２０のＬ値の微調整を行うために適宜設定さ
れる。A lead conductor portion 22 is provided between the external electrode terminal 8 and each end portion 6a, 6b of the coil 6 for connecting them to each other for electrical connection.
The lead conductor portion 22 is provided inside the laminated body 4, and is provided as follows here. That is, the internal lead-out conductor portion 22 is composed of a large number of strip-shaped patterns 24 provided between the external electrode terminal 8 and each end portion 6 a, 6 b of the coil 6. This strip pattern 2
Reference numeral 4 denotes a conductor pattern, which is provided alternately with a coil pattern 26 and an electrical insulating layer, and like the coil pattern 26, a film layer having a predetermined thickness is formed by a conductor paste such as silver paste. Are formed to the same size. The strip-shaped pattern 24 is provided between the external electrode terminal 8 and each end portion 6a, 6b of the coil 6 and the laminated body 4 is formed.
A large number of internal lead-out conductor portions 22 are formed continuously in the stacking direction, and the end portions are alternately connected to each other to form a zigzag shape in the vertical direction. The width dimension, the length dimension, the number of formations, and the like of the strip-shaped pattern 24 are appropriately set in order to finely adjust the L value of the multilayer chip inductor 20.
【００１８】このように内部引き出し導体部２２が多数
の帯状パターン２４をジグザク状に連結して構成される
ことで、従来のようにスルーホール等を形成しなくて
も、簡単に内部引き出し導体部２２を形成することがで
きる。Since the internal lead-out conductor portion 22 is formed by connecting a number of strip-shaped patterns 24 in a zigzag pattern as described above, the internal lead-out conductor portion can be easily formed without forming a through hole as in the conventional case. 22 can be formed.
【００１９】次に本発明の積層チップインダクタを製造
する方法の実施の形態について説明する。図３（ａ）〜
（ｎ）は、本発明に係る積層チップインダクタの製造方
法の一例を示したものである。ここでは、印刷積層法
（スクリーン印刷）により製造を行う。電気絶縁層の形
成材料として、アルミナにホウケイ酸ガラスを混合した
誘電体材料にガラスを添加するとともに、ビヒクルとし
てエチルセルロースと分散剤、可塑剤を混合して作成し
たセラミックスペーストなどが使用される。また、導体
パターンの形成材料には、例えば銀ペースト等の導体ペ
ーストにビヒクルを混合したものなどが好ましく使用さ
れる。Next, an embodiment of a method for manufacturing the multilayer chip inductor of the present invention will be described. Fig.3 (a)-
(N) shows an example of a method for manufacturing the multilayer chip inductor according to the present invention. Here, manufacturing is performed by the printing lamination method (screen printing). As a material for forming the electric insulating layer, a ceramic paste prepared by adding glass to a dielectric material obtained by mixing borosilicate glass with alumina and mixing ethyl cellulose, a dispersant, and a plasticizer as a vehicle is used. Further, as a material for forming the conductor pattern, for example, a material in which a vehicle is mixed with a conductor paste such as a silver paste is preferably used.
【００２０】この製造方法では、まず、図３（ａ）に示
すように、１つの積層チップインダクタを形成するため
の領域内に、その両端部に位置するように外部電極端子
８を形成するための外部電極端子パターン３２を一対形
成する。各外部電極端子パターン３２は、前述した導体
ペーストにより所定の厚さの膜層として相互に間隔をあ
けて印刷形成される。本実施形態では、各外部電極端子
パターン３２は矩形状に成形されている。In this manufacturing method, first, as shown in FIG. 3A, the external electrode terminals 8 are formed so as to be located at both ends thereof in the region for forming one multilayer chip inductor. A pair of external electrode terminal patterns 32 are formed. The external electrode terminal patterns 32 are formed by printing with the above-described conductor paste as film layers having a predetermined thickness with a space therebetween. In this embodiment, each external electrode terminal pattern 32 is formed in a rectangular shape.
【００２１】次に、図３（ｂ）に示すように、このよう
に形成された外部電極端子パターン３２の上にその一部
を覆いつつ両者間にわたって本発明に係る電気絶縁層と
して第１セラミックパターン３４を施す。この第１セラ
ミックパターン３４は、前述したセラミックペーストに
より外部電極端子パターン３２と同じく所定の厚さの膜
層として形成されたもので、ここでは横長な長方形状に
形成されている。Next, as shown in FIG. 3 (b), the external electrode terminal pattern 32 thus formed is partially covered with the first ceramic as an electrically insulating layer according to the present invention. The pattern 34 is applied. The first ceramic pattern 34 is formed of the above-mentioned ceramic paste as a film layer having a predetermined thickness like the external electrode terminal pattern 32, and is formed in a horizontally long rectangular shape here.
【００２２】次に、図３（ｃ）に示すように各外部電極
端子パターン３２及び第１セラミックパターン３４の上
に両者に跨ってそれぞれ帯状パターン２４を施す。この
帯状パターン２４は、前述した外部電極端子パターン３
２と同じく導体ペーストにより所定の厚さの膜層として
形成されたもので、外部電極端子パターン３２の上に設
けられることで、その一端部が外部電極端子パターン３
２に接続されている。一方、各帯状パターン２４の他端
部は第１セラミックパターン３４上に載せられて設けら
れている。Next, as shown in FIG. 3C, the strip-shaped patterns 24 are formed on the external electrode terminal patterns 32 and the first ceramic patterns 34 so as to extend over both of them. This strip-shaped pattern 24 corresponds to the external electrode terminal pattern 3 described above.
Similarly to 2, the conductive paste is formed as a film layer having a predetermined thickness, and by being provided on the external electrode terminal pattern 32, one end of the external electrode terminal pattern 3 is formed.
Connected to 2. On the other hand, the other end of each strip-shaped pattern 24 is provided on the first ceramic pattern 34.
【００２３】次に、図３（ｄ）に示すように、外部電極
端子パターン３２上の第１セラミックパターン３４が施
されていない領域に第２セラミックパターン３５を施
す。この第２セラミックパターン３５は、第１セラミッ
クパターン３４と同様、前述したセラミックペーストに
より所定の厚さの膜層として形成されたもので、２つの
外部電極端子パターン３２に跨って第１セラミックパタ
ーン３４よりも幅広く横長な長方形状に形成されてい
る。これら第１セラミックパターン３４と第２セラミッ
クパターン３５の形成により積層基板３０を形成する。Next, as shown in FIG. 3D, a second ceramic pattern 35 is applied to the area on the external electrode terminal pattern 32 where the first ceramic pattern 34 is not applied. Similar to the first ceramic pattern 34, the second ceramic pattern 35 is formed as a film layer having a predetermined thickness by the above-mentioned ceramic paste, and the first ceramic pattern 34 extends over the two external electrode terminal patterns 32. It is wider and wider than the rectangle. The laminated substrate 30 is formed by forming the first ceramic pattern 34 and the second ceramic pattern 35.
【００２４】次に、図３（ｅ）に示すように、積層基板
３０の上面に、当該上面に露出した２つの帯状パターン
２４のうちの一方の端部２４ａに、前記コイルパターン
としてＬ型パターン３８を接続して施す。このＬ型パタ
ーン３８は、前述した外部電極端子パターン３２や帯状
パターン２４と同様、導体ペーストにより所定の厚さの
膜層として形成されたもので、その始端部３８ｂが帯状
パターン２４の端部２４ａに重ねられて接続されてい
る。ここで、Ｌ型パターン３８の終端部３８ａは、第２
セラミックパターン３５の上面に掛かるように設けられ
る。Next, as shown in FIG. 3E, on the upper surface of the laminated substrate 30, one end 24a of the two strip-shaped patterns 24 exposed on the upper surface is provided with an L-shaped pattern as the coil pattern. 38 is connected and applied. The L-shaped pattern 38 is formed as a film layer having a predetermined thickness with a conductor paste, like the external electrode terminal pattern 32 and the strip-shaped pattern 24 described above, and the starting end 38b thereof is the end 24a of the strip-shaped pattern 24. Are connected to each other. Here, the end portion 38a of the L-shaped pattern 38 is
It is provided so as to hang on the upper surface of the ceramic pattern 35.
【００２５】また、他方の帯状パターン２４の露出端部
２４ａには、新たな帯状パターン２４ｂが重ねられて施
される。この帯状パターン２４ｂは、下側の帯状パター
ン２４と同形にその直上に配置形成されたもので、その
一端部が下側の帯状パターン２４の露出端部２４ａに接
続される。また、帯状パターン２４ｂの一端部も第２セ
ラミックパターン３５の上面に掛けられて形成される。On the exposed end portion 24a of the other strip-shaped pattern 24, a new strip-shaped pattern 24b is overlapped and applied. The strip-shaped pattern 24b has the same shape as the strip-shaped pattern 24 on the lower side and is formed immediately above the strip-shaped pattern 24. One end of the strip-shaped pattern 24b is connected to the exposed end 24a of the strip-shaped pattern 24 on the lower side. Further, one end of the strip-shaped pattern 24b is also formed by being hung on the upper surface of the second ceramic pattern 35.
【００２６】次に、図３（ｆ）に示すように、Ｌ型パタ
ーン３８及び帯状パターン２４ｂの上に前記第１セラミ
ックパターン３４の上方にこれと同形のセラミックパタ
ーン３４を施す。ここで、Ｌ型パターン３８の終端部３
８ａ及び帯状パターン２４ｂの上端部の上には、セラミ
ックパターン３４を施さずに露出させる。Next, as shown in FIG. 3F, a ceramic pattern 34 of the same shape is formed above the first ceramic pattern 34 on the L-shaped pattern 38 and the band-shaped pattern 24b. Here, the end portion 3 of the L-shaped pattern 38
8a and the upper end of the strip pattern 24b are exposed without applying the ceramic pattern 34.
【００２７】次に、図３（ｇ）に示すように、上面に露
出したＬ型パターン３８の終端部３８ａにはコイルパタ
ーンとしてコ字型パターン４０を接続して施し、また帯
状パターン２４ｂの上端部には同形の帯状パターン２４
ｃを接続して施す。コ字型パターン４０及び帯状パター
ン２４ｃは共に導体ペーストにより所定の厚さの膜層と
して形成する。コ字型パターン４０はＬ型パターン３８
に螺旋状に接続されて設けられる。ここで、コ字型パタ
ーン４０の終端部４０ａ及び帯状パターン２４ｃの下端
部は、第１セラミックパターン３４の上面に掛かるよう
に設けられる。Next, as shown in FIG. 3 (g), a U-shaped pattern 40 is connected as a coil pattern to the end portion 38a of the L-shaped pattern 38 exposed on the upper surface, and the upper end of the strip-shaped pattern 24b is formed. The same strip-shaped pattern 24 on the part
Connect and apply c. Both the U-shaped pattern 40 and the band-shaped pattern 24c are formed as a film layer having a predetermined thickness with a conductor paste. The U-shaped pattern 40 is an L-shaped pattern 38
Are connected in a spiral shape. Here, the end portion 40 a of the U-shaped pattern 40 and the lower end portion of the strip-shaped pattern 24 c are provided so as to hang on the upper surface of the first ceramic pattern 34.
【００２８】次に図３（ｈ）に示すようにコ字型パター
ン４０の終端部４０ａ及び帯状パターン２４ｃの下端部
を除くその他の部分を覆って、前記第２セラミックパタ
ーン３５の上方にこれと同形のセラミックパターン３５
を施す。Next, as shown in FIG. 3 (h), the U-shaped pattern 40 is covered with the end portion 40a and the other portions except the lower end portion of the strip-shaped pattern 24c, and is covered above the second ceramic pattern 35. Ceramic pattern 35 of the same shape
Give.
【００２９】次に図３（ｉ）に示すように、図３（ｅ）
と同様に、コ字型パターン４０の終端部４０ａにＬ型パ
ターン３８を螺旋状に接続して施すとともに帯状パター
ン２４ｃの露出端部に新たな帯状パターン２４ｄを接続
して施す。Next, as shown in FIG. 3 (i), FIG.
Similarly, the L-shaped pattern 38 is spirally connected to the terminal end 40a of the U-shaped pattern 40, and a new strip-shaped pattern 24d is connected to the exposed end of the strip-shaped pattern 24c.
【００３０】次に図３（ｊ）〜（ｌ）においては、図３
（ｆ）〜（ｈ）と同様な工程を実施する。そして、これ
ら図３（ｉ）〜（ｌ）の工程をコイルの巻回数に応じて
適宜繰り返して積層体４内部にコイル６を形成してゆく
とともに、帯状パターン２４を端部どうしを交互に接続
して積層体４内部において上下にジグザク状に連結した
内部引き出し導体部２２を形成してゆく。Next, in FIGS. 3 (j) to 3 (l), FIG.
The same steps as (f) to (h) are performed. Then, the steps of FIGS. 3 (i) to (l) are appropriately repeated according to the number of windings of the coil to form the coil 6 inside the laminate 4, and the strip-shaped pattern 24 is alternately connected to its end portions. Then, inside the stacked body 4, the internal lead-out conductor portions 22 which are vertically connected in a zigzag shape are formed.
【００３１】そして、最後に、図３（ｍ）に示すよう
に、その上面に露出したコイルパターン（ここではコ字
型パターン）４０の終端部４０ａと、帯状パターン２４
の露出端部２４ｅとを電気的に接続する導体パターン４
１を施した後、さらに図３（ｎ）に示すように、その上
面全体を覆ってセラミックパターン３７を１または複数
回にわたって施して積層体４の上層部を形成する。Finally, as shown in FIG. 3 (m), the end portion 40a of the coil pattern (here, U-shaped pattern) 40 exposed on the upper surface and the strip-shaped pattern 24 are formed.
Pattern 4 for electrically connecting the exposed end portion 24e of the
3 is applied, the ceramic pattern 37 is applied over the entire upper surface one or more times to form the upper layer portion of the laminated body 4, as shown in FIG.
【００３２】その後、このようにして製作された積層体
４を裁断してチップ化し、そして各チップごとに焼成し
て積層チップインダクタを得る。Thereafter, the laminated body 4 thus manufactured is cut into chips, and each chip is fired to obtain a laminated chip inductor.
【００３３】なお、この実施形態では、外部電極端子パ
ターンに接続された帯状パターン２４が、図３（ｅ）に
示すように、直接コイルパターン（Ｌ型パターン）３８
に接続されているが、コイル６の巻数が少ない場合や、
外部電極端子８とコイル６との間に距離を確保する場合
には、図３（ｄ）の工程の後に、帯状パターン２４の露
出端部２４ａに新たな帯状パターンを接続して設ける図
３（ｃ）と同様の工程と、これら各帯状パターン２４の
下端部２４ａを除くその他の上方部分を覆って図３
（ｄ）と同様のセラミックパターン３４，３５を施す工
程を繰り返し行って、外部電極端子パターン３２に接続
された帯状パターン２４を順次ジグザグ状に継ぎ足して
内部引き出し導体部２２を形成するようにしても良い。In this embodiment, the strip-shaped pattern 24 connected to the external electrode terminal pattern has a direct coil pattern (L-shaped pattern) 38 as shown in FIG. 3 (e).
, But when the number of turns of the coil 6 is small,
In order to secure a distance between the external electrode terminal 8 and the coil 6, a new strip-shaped pattern is provided by connecting a new strip-shaped pattern to the exposed end portion 24a of the strip-shaped pattern 24 after the step of FIG. 3A and 3B by covering the same process as in c) and the other upper portions of the strip-shaped patterns 24 except the lower end portion 24a.
The steps of applying the ceramic patterns 34 and 35 similar to (d) may be repeated to sequentially add the strip-shaped patterns 24 connected to the external electrode terminal patterns 32 in a zigzag shape to form the internal lead-out conductor portion 22. good.
【００３４】図４（ａ）〜（ｐ）は、本発明に係る積層
チップインダクタの製造方法として、コイルの巻回方向
が逆向きの積層チップインダクタを製造する場合の手順
を示したものである。FIGS. 4 (a) to 4 (p) show a procedure for manufacturing a laminated chip inductor in which the winding directions of the coils are opposite to each other, as a method for manufacturing the laminated chip inductor according to the present invention. .
【００３５】図４（ａ）〜（ｄ）では、前述した実施の
形態の場合と同じく、外部電極端子８を形成するための
外部電極端子パターン３２を設け（図４（ａ））、その
後、この外部電極端子パターン３２の上にその一部を覆
って第１のセラミックパターン３４を施し（図４
（ｂ））、次にこれら外部電極端子パターン３２及び第
１セラミックパターン３４に跨って帯状パターン２４を
施し（図４（ｃ））、そして、第１のセラミックパター
ン３４が施されていない領域を覆って第２のセラミック
パターン３５を施して（図４（ｄ））、積層基板３０を
形成する。In FIGS. 4A to 4D, the external electrode terminal pattern 32 for forming the external electrode terminals 8 is provided (FIG. 4A), and then, as in the case of the above-described embodiment. A first ceramic pattern 34 is formed on the external electrode terminal pattern 32 so as to partially cover the external electrode terminal pattern 32 (see FIG.
(B)) Next, the strip-shaped pattern 24 is applied across the external electrode terminal pattern 32 and the first ceramic pattern 34 (FIG. 4C), and the region where the first ceramic pattern 34 is not applied is removed. A second ceramic pattern 35 is provided so as to cover (FIG. 4 (d)) to form the laminated substrate 30.
【００３６】そしてこの実施形態では、積層基板３０の
上面の各帯状パターン２４の露出端部２４ａにそれぞれ
別途、帯状パターン２４ｂを接続して施して（図４
（ｅ））、さらにその上に各帯状パターン２４の接続端
部２４ａを覆って第１のセラミックパターン３４の上に
これと同形のセラミックパターン３４を施している（図
４（ｆ））。これにより、帯状パターンを複数連結して
内部引き出し導体部２２を形成し、積層体４の下層部を
形成する。In this embodiment, the strip-shaped patterns 24b are separately connected to the exposed end portions 24a of the strip-shaped patterns 24 on the upper surface of the laminated substrate 30 (FIG. 4).
(E)), and further, the connecting end portion 24a of each strip-shaped pattern 24 is covered thereover, and a ceramic pattern 34 of the same shape is formed on the first ceramic pattern 34 (FIG. 4 (f)). As a result, a plurality of strip-shaped patterns are connected to form the internal lead-out conductor portion 22, and the lower layer portion of the laminated body 4 is formed.
【００３７】そして、前記実施形態の場合と同様、図３
の場合とはコイル６の巻回方向が逆になるようなコイル
パターンとして、図４（ｇ）に示すようなコ字型パター
ン４２を接続して設ける。なお、コ字型パターン４２
は、その始端部４２ｂが２つの帯状パターン２４ｂのう
ちの一方（右側）の露出端部に接続される。当該コ字型
パターン４２が接続されなかった他方（左側）の帯状パ
ターンの露出端部２４ｂには、図３（ｇ）の場合と同
様、新たな帯状パターン２４ｃが接続されて設けられ
る。Then, as in the case of the above embodiment, FIG.
As a coil pattern in which the winding direction of the coil 6 is opposite to that in the above case, a U-shaped pattern 42 as shown in FIG. The U-shaped pattern 42
Is connected to the exposed end of one (right side) of the two strip-shaped patterns 24b. As in the case of FIG. 3G, a new strip-shaped pattern 24c is connected to the exposed end portion 24b of the other (left side) strip-shaped pattern to which the U-shaped pattern 42 is not connected.
【００３８】その後、図３（ｈ）と同様に、第２セラミ
ックパターン３５の上にこれと同形のセラミックパター
ン３５を施して、コ字型パターン４２の終端部４２ａ及
び帯状パターンの下端部２４ｃを除く他の部分を覆って
から（図４（ｈ））、図３（ｉ）〜（ｌ）と同様に、こ
のコ字型パターン４２の終端部４２ａにコイルパターン
としてＬ型パターン４４を螺旋状に接続しつつ第１セラ
ミックパターン３４または第２セラミックパターン３５
の上に同形のセラミックパターン３４，３５を施して、
コイル６及び内部引き出し導体部２２を有する積層体４
の中層部を形成する（図４（ｉ）〜（ｎ））。Thereafter, similarly to FIG. 3H, a ceramic pattern 35 having the same shape as that of the second ceramic pattern 35 is formed on the second ceramic pattern 35 to form the end portion 42a of the U-shaped pattern 42 and the lower end portion 24c of the strip-shaped pattern. After covering other portions except for (FIG. 4 (h)), similarly to FIGS. 3 (i) to (l), the L-shaped pattern 44 is spirally formed as a coil pattern on the terminal end portion 42a of the U-shaped pattern 42. The first ceramic pattern 34 or the second ceramic pattern 35 while being connected to
Apply ceramic patterns 34 and 35 of the same shape on the
Laminate 4 having coil 6 and internal lead conductor 22
Forming an intermediate layer portion (FIGS. 4 (i) to 4 (n)).
【００３９】最後に、コイルパターンとして、図４
（ｏ）に示されるような他方の帯状パターンの露出端部
２４ｆにその終端部４２ａを接続してコ字型パターン４
２を施してから、その後、図４（ｐ）に示すようにその
上面全体を覆ってセラミックパターン３７を１または複
数回にわたり施し、積層体４の上層部を形成する。Finally, as a coil pattern, as shown in FIG.
The end portion 42a is connected to the exposed end portion 24f of the other strip-shaped pattern as shown in (o) and the U-shaped pattern 4 is formed.
2 is applied, and then, as shown in FIG. 4P, the ceramic pattern 37 is applied over the entire upper surface thereof one or more times to form the upper layer portion of the laminated body 4.
【００４０】その後、前述した実施形態と同様に、製作
された積層体４を裁断してチップ化し、それから各チッ
プごとに焼成して積層チップインダクタ２０を得る。Thereafter, similarly to the above-mentioned embodiment, the manufactured laminated body 4 is cut into chips, and then each chip is fired to obtain the laminated chip inductor 20.
【００４１】なお、この実施形態でも、コイル６の巻数
が少ない場合や、外部電極端子８とコイル６との間に距
離がある場合には、帯状パターン２４を継ぎ足す工程
と、第１のセラミックパターン３４または第２のセラミ
ックパターン３５の上方にセラミックパターンを施す工
程とを繰り返してジグザグ状の内部引き出し導体部２２
を形成するようにしても良い。Also in this embodiment, when the number of turns of the coil 6 is small or when there is a distance between the external electrode terminal 8 and the coil 6, the step of adding the strip-shaped pattern 24 and the first ceramic The step of forming the ceramic pattern above the pattern 34 or the second ceramic pattern 35 is repeated to repeat the zigzag-shaped internal lead conductor portion 22.
May be formed.
【００４２】以上この積層チップインダクタ及びその製
造方法にあっては、積層体４の内部に導体パターンから
なる複数の帯状パターン２４を電気絶縁層（セラミック
パターン）を介して、これら各帯状パターン２４の端部
を相互に接続することで内部引き出し導体部２２を形成
したことで、従来のように電気絶縁層にスルーホールを
形成しなくても非常に高精度にかつ簡単に内部引き出し
導体部２２を設けることができる。これによって、チッ
プのサイズが小さくても内部引き出し導体部２２の形成
が容易で、非常に高性能な積層チップインダクタが得ら
れる。In the multilayer chip inductor and the method for manufacturing the same as described above, a plurality of strip-shaped patterns 24, which are conductor patterns, are provided inside the laminated body 4 through the electrically insulating layer (ceramic pattern). By forming the internal lead-out conductor portion 22 by connecting the ends to each other, the internal lead-out conductor portion 22 can be formed very accurately and easily without forming a through hole in the electrical insulating layer as in the conventional case. Can be provided. As a result, even if the chip size is small, the internal lead-out conductor portion 22 can be easily formed, and a very high-performance multilayer chip inductor can be obtained.
【００４３】また、この積層チップインダクタ２０で
は、内部引き出し導体部２２を積層体４の隅角部に沿っ
て設けたことで、積層体４の内部にあまり邪魔にならな
いように形成することができる。Further, in this multilayer chip inductor 20, the internal lead-out conductor portions 22 are provided along the corners of the multilayer body 4, so that the multilayer lead inductor 20 can be formed inside the multilayer body 4 without being too obstructive. .
【００４４】また、この積層チップインダクタ２０で
は、外部電極端子８が積層体４の実装面４ａにのみ設け
られ、当該実装面４ａ以外の他の周側面及び端面には設
けられていないため、外部電極端子８と積層体４内部の
コイル６との間に発生する浮遊容量を可及的に低減する
ことができ、これにより共振周波数を高めることがで
き、高性能化が図れる。Further, in the multilayer chip inductor 20, the external electrode terminals 8 are provided only on the mounting surface 4a of the multilayer body 4 and are not provided on the peripheral side surface and the end surface other than the mounting surface 4a. The stray capacitance generated between the electrode terminal 8 and the coil 6 inside the laminated body 4 can be reduced as much as possible, whereby the resonance frequency can be increased and high performance can be achieved.
【００４５】[0045]
【発明の効果】本発明の請求項１に係る積層チップイン
ダクタによれば、積層体の内部に導体パターンからなる
複数の帯状パターンを電気絶縁層を介して、これら各帯
状パターンの端部を相互に接続することで内部引き出し
導体部を形成したことで、従来のように電気絶縁層にス
ルーホールを形成しなくても非常に高精度にかつ簡単に
内部引き出し導体部を設けることができる。これによっ
て、サイズが小さくても内部引き出し導体部の形成が容
易で、高性能な積層チップインダクタが簡単に得られ
る。According to the laminated chip inductor of the first aspect of the present invention, a plurality of strip-shaped patterns made of conductor patterns are provided inside the laminated body, and the end portions of these strip-shaped patterns are mutually connected via the electrically insulating layer. By forming the internal lead-out conductor portion by connecting to, it is possible to provide the internal lead-out conductor portion with extremely high precision and easily without forming a through hole in the electrical insulating layer as in the conventional case. As a result, even if the size is small, the internal lead-out conductor portion can be easily formed, and a high-performance multilayer chip inductor can be easily obtained.
【００４６】また、請求項２に記載の積層チップインダ
クタにあっては、帯状パターンの端部どうしが交互に接
続されて内部引き出し導体部がジグザク状に設けられて
いることで、内部引き出し導体部を積層体内部にコンパ
クトに形成することができる。In the multilayer chip inductor according to the second aspect of the invention, the inner lead-out conductor portion is provided in a zigzag shape by alternately connecting the end portions of the strip-shaped pattern and providing the inner lead-out conductor portion. Can be compactly formed inside the laminate.
【００４７】また、請求項３に記載の積層チップインダ
クタにあっては、内部引き出し導体部が積層体の隅角部
に沿って設けられていることで、積層体の内部にあまり
邪魔にならないように形成することができる。Further, in the multilayer chip inductor according to the third aspect of the invention, since the internal lead-out conductor portion is provided along the corner portion of the laminated body, it does not disturb the inside of the laminated body so much. Can be formed.
【００４８】また、請求項４に記載の積層チップインダ
クタにあっては、外部電極端子が積層体の実装面にのみ
設けられ、当該実装面以外の他の周側面及び積層体の端
面には設けられていないことで、外部電極端子と積層体
内部のコイルとの間に発生する浮遊容量を可及的に低減
することができ、これにより共振周波数が高められ、高
性能化が図れる。Further, in the multilayer chip inductor according to the fourth aspect, the external electrode terminals are provided only on the mounting surface of the laminated body, and are provided on the peripheral side surface other than the mounting surface and the end surface of the laminated body. By not doing so, the stray capacitance generated between the external electrode terminal and the coil inside the laminated body can be reduced as much as possible, whereby the resonance frequency can be increased and high performance can be achieved.
【００４９】また、請求項５に記載の積層チップインダ
クタの製造方法にあっては、本発明に係る積層チップイ
ンダクタを簡単にかつ効率よく製造することができ、こ
のため、大幅なコストアップを招かずに済む。Further, in the method of manufacturing a laminated chip inductor according to the fifth aspect of the present invention, the laminated chip inductor according to the present invention can be manufactured easily and efficiently, resulting in a significant cost increase. You don't have to.
【図１】本発明に係る積層チップインダクタの一実施形
態の内部導体構造を示した内部透視斜視図である。FIG. 1 is an internal perspective view showing an internal conductor structure of an embodiment of a multilayer chip inductor according to the present invention.
【図２】図１に示す積層チップインダクタの内部導体構
造を示した断面図である。2 is a sectional view showing an internal conductor structure of the multilayer chip inductor shown in FIG.
【図３】本発明に係る積層チップインダクタの製造方法
の手順を説明する説明図である。FIG. 3 is an explanatory diagram illustrating a procedure of a method for manufacturing a multilayer chip inductor according to the present invention.
【図４】本発明に係る他の積層チップインダクタの製造
方法の手順を説明する説明図である。FIG. 4 is an explanatory view illustrating a procedure of a method of manufacturing another multilayer chip inductor according to the present invention.
【図５】代表的な積層チップインダクタの一例を示した
斜視図である。FIG. 5 is a perspective view showing an example of a typical multilayer chip inductor.
【図６】従来の積層チップインダクタの外観及び内部導
体構造を示した斜視図である。FIG. 6 is a perspective view showing the appearance and internal conductor structure of a conventional multilayer chip inductor.
４ 積層体 ４ａ 実装面 ５ 導体パターン ６ コイル ８ 外部電極端子 ２０ 積層チップインダクタ ２２ 内部引き出し導体部 ２４ 帯状パターン ３２ 外部電極端子パターン ３４，３５ セラミックパターン ３８，４０，４２，４４ コイルパターン 4 laminate 4a Mounting surface 5 conductor pattern 6 coils 8 external electrode terminals 20 Multilayer chip inductor 22 Internal lead conductor 24 striped pattern 32 external electrode terminal pattern 34,35 Ceramic pattern 38,40,42,44 coil pattern
Claims (5)
層して形成される積層体の内部に前記導体パターンから
なる複数のコイルパターンの各端部を積層方向に沿って
順次接続して形成された螺旋状のコイルと、前記積層体
の外表面部に設けられた一対の外部電極端子と、前記外
部電極端子と前記コイルの各端部とをそれぞれ結んで前
記積層体の内部に設けられた一対の内部引き出し導体部
とを備えた積層チップインダクタにおいて、 前記積層体内部に前記導体パターンからなる複数の帯状
パターンを前記電気絶縁層を介して積層し、これら各帯
状パターンの端部を相互に接続することで前記内部引き
出し導体部を形成したことを特徴とする積層チップイン
ダクタ。1. A laminated body formed by alternately laminating an electric insulating layer and a conductor pattern is formed by sequentially connecting respective ends of a plurality of coil patterns made of the conductor pattern along a laminating direction. The spiral coil, the pair of external electrode terminals provided on the outer surface of the laminated body, and the external electrode terminal and each end of the coil are connected to each other and provided inside the laminated body. In a multilayer chip inductor including a pair of internal lead-out conductor portions, a plurality of strip-shaped patterns made of the conductor patterns are laminated inside the laminated body via the electrical insulating layer, and ends of these strip-shaped patterns are mutually connected. A multilayer chip inductor, wherein the internal lead-out conductor portion is formed by connecting the internal lead conductor portion to the internal lead conductor portion.
れて前記内部引き出し導体部が上下方向にジグザク状に
形成されていることを特徴とする請求項１に記載の積層
チップインダクタ。2. The multilayer chip inductor according to claim 1, wherein the end portions of the strip-shaped pattern are alternately connected to each other and the internal lead-out conductor portion is formed in a zigzag shape in the vertical direction.
隅角部に沿って設けられていることを特徴とする請求項
１または２に記載の積層チップインダクタ。3. The multilayer chip inductor according to claim 1, wherein the internal lead-out conductor portion is provided along a corner portion of the laminated body.
にのみ設けられ、当該実装面以外の他の周側面及び前記
積層体の端面には設けられていないことを特徴とする請
求項１〜３のいずれか１項に記載の積層チップインダク
タ。4. The external electrode terminal is provided only on a mounting surface of the laminated body, and is not provided on a peripheral side surface other than the mounting surface and an end surface of the laminated body. 4. The laminated chip inductor according to any one of 3 to 3.
層チップインダクタを製造する方法であって、 前記外部電極端子を形成するための一対の外部電極端子
パターンを形成し、それら各外部電極端子パターンの上
にその一部を覆って第１電気絶縁層を施し、当該第１電
気絶縁層と前記各外部電極端子パターンの上に両者に跨
ってそれぞれ前記導体パターンからなる帯状パターンを
施し、前記外部電極端子パターンの露出部を覆って第２
電気絶縁層を施して積層基板を形成する第１製造プロセ
スと、 前記積層基板の上面に対し、当該上面に露出した前記帯
状パターンの露出端部にその一端部を接続して帯状パタ
ーンを施す工程と、前記帯状パターンの未接続側端部を
除く部分を覆って第３電気絶縁層を施す工程とにより、
前記引き出し導体部を内部に備えた前記積層体の下層部
を形成する第２製造プロセスと、 前記下層部の上面に対し、当該上面に露出した前記各帯
状パターンの露出端部の一方に前記コイルパターンを螺
旋状に接続して施すとともに、他方の前記露出端部に新
たな帯状パターンを継足し接続して施す工程と、前記コ
イルパターンの終端部及び前記帯状パターンの未接続側
端部を除く部分を覆って新たな電気絶縁層を施す工程と
を繰り返して、前記引き出し導体部及び前記コイルを内
部に備えた前記積層体の中層部を形成する第３製造プロ
セスと、 前記中層部の上面に対し、当該上面に露出した前記コイ
ルパターンの終端部と前記帯状パターンの端部とを接続
する導体パターンを施した後、その上面全体を覆って１
層または複数層の電気絶縁層を形成して前記積層体の上
層部を形成する第４製造プロセスとからなることを特徴
とする積層チップインダクタの製造方法。5. A method of manufacturing the multilayer chip inductor according to claim 1, wherein a pair of external electrode terminal patterns for forming the external electrode terminals are formed, and each of them is formed. A first electric insulating layer is provided on the external electrode terminal pattern so as to cover a part thereof, and a strip-shaped pattern made of the conductor pattern is formed on the first electric insulating layer and the external electrode terminal patterns so as to extend over both of them. The second external electrode terminal pattern by covering the exposed portion of the external electrode terminal pattern.
A first manufacturing process of forming an electrically insulating layer to form a laminated substrate; and a step of forming a strip-shaped pattern by connecting one end to an exposed end of the strip-shaped pattern exposed on the upper surface of the laminated substrate. And a step of covering the portion of the strip-shaped pattern excluding the unconnected side end portion with the third electrical insulating layer,
A second manufacturing process for forming a lower layer portion of the laminated body including the lead-out conductor portion therein; and the coil on one of the exposed end portions of the strip-shaped patterns exposed on the upper surface of the lower layer portion. Excluding the step of connecting and applying the pattern in a spiral shape and adding and connecting a new strip-shaped pattern to the other exposed end portion, and the end portion of the coil pattern and the unconnected side end portion of the strip-shaped pattern. A third manufacturing process for forming a middle layer portion of the laminated body including the lead conductor portion and the coil therein by repeating a step of covering a portion and applying a new electric insulating layer, and a step of forming a middle layer portion on the upper surface of the middle layer portion. On the other hand, after forming a conductor pattern for connecting the end of the coil pattern and the end of the strip-shaped pattern exposed on the upper surface, the entire upper surface is covered with 1
And a plurality of electrically insulating layers to form an upper layer portion of the laminated body.
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2001
- 2001-09-27 JP JP2001296137A patent/JP2003100517A/en active Pending
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