JP2003100073A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003100073A JP2003100073A JP2001291681A JP2001291681A JP2003100073A JP 2003100073 A JP2003100073 A JP 2003100073A JP 2001291681 A JP2001291681 A JP 2001291681A JP 2001291681 A JP2001291681 A JP 2001291681A JP 2003100073 A JP2003100073 A JP 2003100073A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- data
- memory device
- semiconductor memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ８つのメモリブロックを備えた半導体記憶装
置を提供する。 【解決手段】 半導体記憶装置は、半導体基板上の３行
３列に分割された９つの領域のうち、中央の領域１９を
除き、周囲の領域１１〜１８に配置された８つのメモリ
ブロック２０ａ〜２０ｈと、第１行目のメモリブロック
群と、第２行目のメモリブロック群との間に複数のデー
タ線が直線的に延在して構成される第１データバス２２
ａと、前記第２行目のメモリブロック群と、第３行目の
メモリブロック群との間に複数のデータ線が直線的に延
在して構成される第２データバス２２ｂとを備え、前記
８つのメモリブロックは、前記第１データバスに隣接し
て配置され、前記第１データバスと接続される４つのメ
モリブロック２０ａ〜０ｃ、２０ｅと、前記第２データ
バスに隣接して配置され、前記第２データバスと接続さ
れる４つのメモリブロック２０ｃ、２０ｆ〜２０ｈとか
らなる。
置を提供する。 【解決手段】 半導体記憶装置は、半導体基板上の３行
３列に分割された９つの領域のうち、中央の領域１９を
除き、周囲の領域１１〜１８に配置された８つのメモリ
ブロック２０ａ〜２０ｈと、第１行目のメモリブロック
群と、第２行目のメモリブロック群との間に複数のデー
タ線が直線的に延在して構成される第１データバス２２
ａと、前記第２行目のメモリブロック群と、第３行目の
メモリブロック群との間に複数のデータ線が直線的に延
在して構成される第２データバス２２ｂとを備え、前記
８つのメモリブロックは、前記第１データバスに隣接し
て配置され、前記第１データバスと接続される４つのメ
モリブロック２０ａ〜０ｃ、２０ｅと、前記第２データ
バスに隣接して配置され、前記第２データバスと接続さ
れる４つのメモリブロック２０ｃ、２０ｆ〜２０ｈとか
らなる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリブロ
ックを備えた半導体記憶装置、特に複数のメモリブロッ
クからなる複数のバンクを備えたＤＲＡＭに関する。
ックを備えた半導体記憶装置、特に複数のメモリブロッ
クからなる複数のバンクを備えたＤＲＡＭに関する。
【０００２】
【従来の技術】半導体記憶装置は、大容量化が進んでい
る。特に、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）では、６４Ｍｂｉｔから２５６Ｍｂｉｔ、さらに
大容量へと容量が増加している。この大容量化の過程で
は、同一のチップサイズのパッケージに４倍の容量のＤ
ＲＡＭが収納できるように微細加工技術が開発されてい
る。しかし、次世代のＤＲＡＭが開発されるまでは一定
の時間を要するので、その過程で、中間の容量である１
２８Ｍｂｉｔや５１２Ｍｂｉｔ等のＤＲＡＭを、６４Ｍ
ｂｉｔや２５６Ｍｂｉｔ等のＤＲＡＭと同様のアセンブ
リチップにレイアウトする先行技術が特開平１１−２６
５５７３号公報及び特開平１１−２０３８６２号公報に
示されている。
る。特に、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）では、６４Ｍｂｉｔから２５６Ｍｂｉｔ、さらに
大容量へと容量が増加している。この大容量化の過程で
は、同一のチップサイズのパッケージに４倍の容量のＤ
ＲＡＭが収納できるように微細加工技術が開発されてい
る。しかし、次世代のＤＲＡＭが開発されるまでは一定
の時間を要するので、その過程で、中間の容量である１
２８Ｍｂｉｔや５１２Ｍｂｉｔ等のＤＲＡＭを、６４Ｍ
ｂｉｔや２５６Ｍｂｉｔ等のＤＲＡＭと同様のアセンブ
リチップにレイアウトする先行技術が特開平１１−２６
５５７３号公報及び特開平１１−２０３８６２号公報に
示されている。
【０００３】この特開平１１−２６５５７３号公報に記
載の半導体記憶装置では、半導体基板を３行３列に分割
した９つの領域のうち、中央の領域を除いて周囲の８つ
の領域に８つのメモリブロックを配置している。また、
特開平１１−２０３８６２号公報に記載の半導体記憶装
置では、バンクを構成する一対のメモリブロックは、そ
れぞれ中央の領域について点対称なサブ領域に配置され
るか、あるいは互いに隣接したサブ領域に配置されてい
る。
載の半導体記憶装置では、半導体基板を３行３列に分割
した９つの領域のうち、中央の領域を除いて周囲の８つ
の領域に８つのメモリブロックを配置している。また、
特開平１１−２０３８６２号公報に記載の半導体記憶装
置では、バンクを構成する一対のメモリブロックは、そ
れぞれ中央の領域について点対称なサブ領域に配置され
るか、あるいは互いに隣接したサブ領域に配置されてい
る。
【０００４】
【発明が解決しようとする課題】上記の８つのメモリブ
ロックを有する半導体記憶装置を実現するにあたっては
様々な課題がある。そこで、上記の半導体記憶装置をさ
らに具体化するために種々検討を行った結果、本発明に
至ったものである。
ロックを有する半導体記憶装置を実現するにあたっては
様々な課題がある。そこで、上記の半導体記憶装置をさ
らに具体化するために種々検討を行った結果、本発明に
至ったものである。
【０００５】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、半導体基板上の３行３列に分割された９つの領
域のうち、中央の領域を除き、周囲の領域に配置された
８つのメモリブロックと、第１行目のメモリブロック群
と、第２行目のメモリブロック群との間に複数のデータ
線が直線的に延在して構成される第１データバスと、前
記第２行目のメモリブロック群と、第３行目のメモリブ
ロック群との間に複数のデータ線が直線的に延在して構
成される第２データバスとを備え前記８つのメモリブロ
ックは、前記第１データバスに隣接して配置され、前記
第１データバスと接続される４つのメモリブロックと、
前記第２データバスに隣接して配置され、前記第２デー
タバスと接続される４つのメモリブロックとからなるこ
とを特徴とする。
装置は、半導体基板上の３行３列に分割された９つの領
域のうち、中央の領域を除き、周囲の領域に配置された
８つのメモリブロックと、第１行目のメモリブロック群
と、第２行目のメモリブロック群との間に複数のデータ
線が直線的に延在して構成される第１データバスと、前
記第２行目のメモリブロック群と、第３行目のメモリブ
ロック群との間に複数のデータ線が直線的に延在して構
成される第２データバスとを備え前記８つのメモリブロ
ックは、前記第１データバスに隣接して配置され、前記
第１データバスと接続される４つのメモリブロックと、
前記第２データバスに隣接して配置され、前記第２デー
タバスと接続される４つのメモリブロックとからなるこ
とを特徴とする。
【０００６】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１データバスは下位
データバッファに対応するメモリブロック用であって、
前記第２データバスは上位データバッファに対応してい
るメモリブロック用であると共に、前記８つのメモリブ
ロックは、下位データバッファに対応する４つのメモリ
ブロックと、上位データバッファに対応する４つのメモ
リブロックとからなり、前記第１データバスと接続され
る下位データバッファに対応する前記４つのメモリブロ
ックは、前記第１データバスに隣接して配置され、前記
第２データバスと接続される上位データバッファに対応
する前記４つのメモリブロックは、前記第２データバス
に隣接して配置されていることを特徴とする。
記半導体記憶装置であって、前記第１データバスは下位
データバッファに対応するメモリブロック用であって、
前記第２データバスは上位データバッファに対応してい
るメモリブロック用であると共に、前記８つのメモリブ
ロックは、下位データバッファに対応する４つのメモリ
ブロックと、上位データバッファに対応する４つのメモ
リブロックとからなり、前記第１データバスと接続され
る下位データバッファに対応する前記４つのメモリブロ
ックは、前記第１データバスに隣接して配置され、前記
第２データバスと接続される上位データバッファに対応
する前記４つのメモリブロックは、前記第２データバス
に隣接して配置されていることを特徴とする。
【０００７】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１データバスはコラ
ムアドレスの偶数に対応するメモリブロック用であっ
て、前記第２データバスはコラムアドレスの奇数に対応
しているメモリブロック用であると共に、前記８つのメ
モリブロックは、コラムアドレスの偶数に対応する４つ
のメモリブロックと、コラムアドレスの奇数に対応する
４つのメモリブロックとからなり、前記第１データバス
と接続されるコラムアドレスの偶数に対応する前記４つ
のメモリブロックは、前記第１データバスに隣接して配
置され、前記第２データバスと接続されるコラムアドレ
スの奇数に対応する前記４つのメモリブロックは、前記
第２データバスに隣接して配置されていることを特徴と
する。
記半導体記憶装置であって、前記第１データバスはコラ
ムアドレスの偶数に対応するメモリブロック用であっ
て、前記第２データバスはコラムアドレスの奇数に対応
しているメモリブロック用であると共に、前記８つのメ
モリブロックは、コラムアドレスの偶数に対応する４つ
のメモリブロックと、コラムアドレスの奇数に対応する
４つのメモリブロックとからなり、前記第１データバス
と接続されるコラムアドレスの偶数に対応する前記４つ
のメモリブロックは、前記第１データバスに隣接して配
置され、前記第２データバスと接続されるコラムアドレ
スの奇数に対応する前記４つのメモリブロックは、前記
第２データバスに隣接して配置されていることを特徴と
する。
【０００８】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記中央の領域に、前記
第１行目のメモリブロック群に近接して配置され、前記
第１データバスと接続する第１データバッファと、前記
中央の領域に、前記第３行目のメモリブロック群に近接
して配置され、前記第２データバスと接続する第２デー
タバッファとをさらに備えることを特徴とする。
前記半導体記憶装置であって、前記中央の領域に、前記
第１行目のメモリブロック群に近接して配置され、前記
第１データバスと接続する第１データバッファと、前記
中央の領域に、前記第３行目のメモリブロック群に近接
して配置され、前記第２データバスと接続する第２デー
タバッファとをさらに備えることを特徴とする。
【０００９】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記第２データバス
の長手方向と垂直方向に延在し、前記第２データバスと
前記第１データバッファとを接続する第１垂直バッファ
と、前記第１データバスの長手方向と垂直方向に延在
し、前記第１データバスと前記第２データバッファとを
接続する第２垂直バッファとをさらに備えることを特徴
とする。
は、前記半導体記憶装置であって、前記第２データバス
の長手方向と垂直方向に延在し、前記第２データバスと
前記第１データバッファとを接続する第１垂直バッファ
と、前記第１データバスの長手方向と垂直方向に延在
し、前記第１データバスと前記第２データバッファとを
接続する第２垂直バッファとをさらに備えることを特徴
とする。
【００１０】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１及び第２データバ
スは、それぞれデータバスイコライザ回路を備えること
を特徴とする。
記半導体記憶装置であって、前記第１及び第２データバ
スは、それぞれデータバスイコライザ回路を備えること
を特徴とする。
【００１１】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記第１及び第２データ
バスは、前記中央の領域に隣接する箇所において、前記
それぞれのデータバスを構成するデータ線の幅と間隔の
少なくとも一方が部分的に拡張されていることを特徴と
する。
前記半導体記憶装置であって、前記第１及び第２データ
バスは、前記中央の領域に隣接する箇所において、前記
それぞれのデータバスを構成するデータ線の幅と間隔の
少なくとも一方が部分的に拡張されていることを特徴と
する。
【００１２】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記８つのメモリブ
ロックは、一対のメモリブロックからなる４つのバンク
で構成され、前記バンクを構成する一対のメモリブロッ
クのうち、一方のメモリブロックは前記第１データバス
に接続され、他方のメモリブロックは第２データバスに
接続されるとともに、前記８つのメモリブロックは、そ
れぞれのバンクを構成する一対のメモリブロックを線分
で結んでできる４つの線分が互いに交差しない位置に配
置されていることを特徴とする。
は、前記半導体記憶装置であって、前記８つのメモリブ
ロックは、一対のメモリブロックからなる４つのバンク
で構成され、前記バンクを構成する一対のメモリブロッ
クのうち、一方のメモリブロックは前記第１データバス
に接続され、他方のメモリブロックは第２データバスに
接続されるとともに、前記８つのメモリブロックは、そ
れぞれのバンクを構成する一対のメモリブロックを線分
で結んでできる４つの線分が互いに交差しない位置に配
置されていることを特徴とする。
【００１３】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記メモリブロックのロウ
デコーダを制御するロウ制御回路は、対応する前記メモ
リブロックに近接する前記中央の領域の箇所に配置され
たことを特徴とする。
記半導体記憶装置であって、前記メモリブロックのロウ
デコーダを制御するロウ制御回路は、対応する前記メモ
リブロックに近接する前記中央の領域の箇所に配置され
たことを特徴とする。
【００１４】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、同じバンクを構成する前
記一対のメモリブロックについて、前記メモリブロック
のロウデコーダを制御するロウ制御回路を共有している
ことを特徴とする。
前記半導体記憶装置であって、同じバンクを構成する前
記一対のメモリブロックについて、前記メモリブロック
のロウデコーダを制御するロウ制御回路を共有している
ことを特徴とする。
【００１５】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記メモリブロック
のコラムデコーダを制御するコラム制御回路は、対応す
る前記メモリブロックに近接する前記中央の領域の箇所
に配置されたことを特徴とする。
は、前記半導体記憶装置であって、前記メモリブロック
のコラムデコーダを制御するコラム制御回路は、対応す
る前記メモリブロックに近接する前記中央の領域の箇所
に配置されたことを特徴とする。
【００１６】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、同じバンクを構成する前記
一対のメモリブロックについて、前記メモリブロックの
コラムデコーダを制御するコラム制御回路を共有してい
ることを特徴とする。
記半導体記憶装置であって、同じバンクを構成する前記
一対のメモリブロックについて、前記メモリブロックの
コラムデコーダを制御するコラム制御回路を共有してい
ることを特徴とする。
【００１７】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記コラム制御回路は、
前記メモリブロックの前記コラムデコーダとの間にリピ
ータ回路を備えたことを特徴とする。
前記半導体記憶装置であって、前記コラム制御回路は、
前記メモリブロックの前記コラムデコーダとの間にリピ
ータ回路を備えたことを特徴とする。
【００１８】
【発明の実施の形態】本発明の実施の形態に係る半導体
記憶装置について、添付図面を用いて以下に説明する。
なお、同一符号を付した箇所は同一の部分又は部品を示
している。
記憶装置について、添付図面を用いて以下に説明する。
なお、同一符号を付した箇所は同一の部分又は部品を示
している。
【００１９】実施の形態１．本発明の実施の形態１に係
る半導体記憶装置について、図１及び図２を用いて説明
する。まず、この半導体記憶装置のメモリセルアレイの
配置について、図１の概略図を用いて説明する。この半
導体記憶装置は、図１の概略図に示すように、半導体基
板上に３行３列に分割された９つの領域１１〜１９のう
ち、中央の領域１９を除き、周辺の領域１１〜１８に配
置された８つのメモリブロック（ＭＢ１〜ＭＢ８）２０
ａ〜２０ｈを備えている。それぞれのメモリブロック２
０は、メモリセルアレイを含んでいる。また、外部との
データ入出力におけるデータバッファとして、ＤＱの低
位側（０−７）のＤＱバッファ（第１データバッファ）
２１ａ及びＤＱの上位側（８−１５）のＤＱバッファ
（第２データバッファ）２１ｂとが中央の領域１９に配
置されている。さらに、複数のデータ線（Ｌｏｗｅｒ）
からなる第１データバス２２ａが第１行目のメモリブロ
ック群（ＭＢ１〜ＭＢ３）２０ａ〜２０ｃと第２行目の
メモリブロック群（ＭＢ４、ＭＢ５）２０ｄ、２０ｅと
の間に直線的に延在し、低位側のＤＱバッファ２１ａに
接続されている。また、複数のデータ線（Ｕｐｐｅｒ）
からなる第２データバス２２ｂが第２行目のメモリブロ
ック群（ＭＢ４、ＭＢ５）２０ｄ、２０ｅと第３行目の
メモリブロック群（ＭＢ６〜ＭＢ８）２０ｆ〜２０ｈと
の間に直線的に延在し、上位側のＤＱバッファ２１ｂに
接続されている。８つのメモリブロック（ＭＢ１〜ＭＢ
８）２０ａ〜２０ｈのうち、低位側のＤＱバッファ２１
ａとデータの入出力を行う４つのメモリブロック（ＭＢ
１〜ＭＢ３、ＭＢ５）２０ａ〜２０ｃ、２０ｅは第１デ
ータバス２２ａの両側に隣接して配置されている。一
方、上位側のＤＱバッファ２１ｂとデータの入出力を行
う４つのメモリブロック（ＭＢ４、ＭＢ６〜ＭＢ８）２
０ｄ、２０ｆ〜２０ｈは第２データバス２２ｂの両側に
隣接して配置されている。これによって、メモリブロッ
クからデータバスへの接続を短くすることができ、レイ
アウト面積を抑えることができる。さらに、下位側のＤ
Ｑバッファ２１ａを下位用の第１データバス２２ａに隣
接して配置し、上位側のＤＱバッファ２１ｂを上位用の
第２データバス２２ｂに隣接して配置しているので、デ
ータ転送速度が向上し、半導体記憶装置を高性能化でき
る。
る半導体記憶装置について、図１及び図２を用いて説明
する。まず、この半導体記憶装置のメモリセルアレイの
配置について、図１の概略図を用いて説明する。この半
導体記憶装置は、図１の概略図に示すように、半導体基
板上に３行３列に分割された９つの領域１１〜１９のう
ち、中央の領域１９を除き、周辺の領域１１〜１８に配
置された８つのメモリブロック（ＭＢ１〜ＭＢ８）２０
ａ〜２０ｈを備えている。それぞれのメモリブロック２
０は、メモリセルアレイを含んでいる。また、外部との
データ入出力におけるデータバッファとして、ＤＱの低
位側（０−７）のＤＱバッファ（第１データバッファ）
２１ａ及びＤＱの上位側（８−１５）のＤＱバッファ
（第２データバッファ）２１ｂとが中央の領域１９に配
置されている。さらに、複数のデータ線（Ｌｏｗｅｒ）
からなる第１データバス２２ａが第１行目のメモリブロ
ック群（ＭＢ１〜ＭＢ３）２０ａ〜２０ｃと第２行目の
メモリブロック群（ＭＢ４、ＭＢ５）２０ｄ、２０ｅと
の間に直線的に延在し、低位側のＤＱバッファ２１ａに
接続されている。また、複数のデータ線（Ｕｐｐｅｒ）
からなる第２データバス２２ｂが第２行目のメモリブロ
ック群（ＭＢ４、ＭＢ５）２０ｄ、２０ｅと第３行目の
メモリブロック群（ＭＢ６〜ＭＢ８）２０ｆ〜２０ｈと
の間に直線的に延在し、上位側のＤＱバッファ２１ｂに
接続されている。８つのメモリブロック（ＭＢ１〜ＭＢ
８）２０ａ〜２０ｈのうち、低位側のＤＱバッファ２１
ａとデータの入出力を行う４つのメモリブロック（ＭＢ
１〜ＭＢ３、ＭＢ５）２０ａ〜２０ｃ、２０ｅは第１デ
ータバス２２ａの両側に隣接して配置されている。一
方、上位側のＤＱバッファ２１ｂとデータの入出力を行
う４つのメモリブロック（ＭＢ４、ＭＢ６〜ＭＢ８）２
０ｄ、２０ｆ〜２０ｈは第２データバス２２ｂの両側に
隣接して配置されている。これによって、メモリブロッ
クからデータバスへの接続を短くすることができ、レイ
アウト面積を抑えることができる。さらに、下位側のＤ
Ｑバッファ２１ａを下位用の第１データバス２２ａに隣
接して配置し、上位側のＤＱバッファ２１ｂを上位用の
第２データバス２２ｂに隣接して配置しているので、デ
ータ転送速度が向上し、半導体記憶装置を高性能化でき
る。
【００２０】次に、この半導体記憶装置におけるデータ
の入出力に関する構成要素について、図２のブロック図
を用いて説明する。この半導体記憶装置は、図２のブロ
ック図に示すように、バンク２３ａ、バンク２３ｂ、バ
ンク２３ｃ、バンク２３ｄの４つのバンク２３を備えて
いる。それぞれのバンク２３ａ、２３ｂ、２３ｃ、２３
ｄへは、アドレスバッファ２６、クロックバッファ２
７、制御信号バッファ２８から制御回路２４及びモード
レジスタ２５を介して、制御信号が入力される。一方、
それぞれのバンク２３ａ、２３ｂ、２３ｃ、２３ｄとの
データの入出力は、ＤＱバッファ２１を介して行われ
る。なお、この半導体記憶装置の動作は、シングルデー
タレート（Single Data Rate：ＳＤＲ）による。
の入出力に関する構成要素について、図２のブロック図
を用いて説明する。この半導体記憶装置は、図２のブロ
ック図に示すように、バンク２３ａ、バンク２３ｂ、バ
ンク２３ｃ、バンク２３ｄの４つのバンク２３を備えて
いる。それぞれのバンク２３ａ、２３ｂ、２３ｃ、２３
ｄへは、アドレスバッファ２６、クロックバッファ２
７、制御信号バッファ２８から制御回路２４及びモード
レジスタ２５を介して、制御信号が入力される。一方、
それぞれのバンク２３ａ、２３ｂ、２３ｃ、２３ｄとの
データの入出力は、ＤＱバッファ２１を介して行われ
る。なお、この半導体記憶装置の動作は、シングルデー
タレート（Single Data Rate：ＳＤＲ）による。
【００２１】実施の形態２．本発明の実施の形態２に係
る半導体記憶装置について、図３及び図４を用いて説明
する。まず、この半導体記憶装置のメモリセルアレイの
構成について、図３の概略図を用いて説明する。この半
導体記憶装置は、実施の形態１に係る半導体記憶装置と
比較すると、図３に示すように、第１データバス２２ａ
をコラムアドレスの偶数に対応するメモリブロック用と
し、第２データバス２２ｂをコラムアドレスの奇数に対
応するメモリブロック用としている点で相違する。さら
に、第１データバス２２ａ及び第２データバス２２ｂに
垂直であって、低位側のＤＱバッファ２１ａと第２デー
タバス２２ｂとを接続する第１垂直バス３０ａと、上位
側のＤＱバッファ２１ｂと第１データバス２２ａとを接
続する第２垂直バス３０ｂとを中央の領域１９に設けて
いる点で相違する。これによって、この半導体記憶装置
（ＳＤＲＡＭ）をＤＤＲ（Double Data Rate）で動作さ
せることができる。さらに、中央の領域１９に２つの垂
直バス３０ａ、３０ｂを設けることで辺方向のチップ長
さを抑えることができる。また、この半導体記憶装置で
は、第１データバス２２ａの両側には、コラムアドレス
の偶数（ｅｖｅｎ）に対応する４つのメモリブロック
（ＭＢ１〜ＭＢ３、ＭＢ５）２０ａ〜２０ｃ、２０ｅを
隣接して配置し、第２データバス２２ｂの両側には、コ
ラムアドレスの奇数（ｏｄｄ）に対応する４つのメモリ
ブロック（ＭＢ４、ＭＢ６〜ＭＢ８）２０ｄ、２０ｆ〜
２０ｈを隣接して配置している。このように配置するこ
とによって、チップの辺の長さを抑制し、レイアウト面
積を抑えた半導体記憶装置を作成することができる。
る半導体記憶装置について、図３及び図４を用いて説明
する。まず、この半導体記憶装置のメモリセルアレイの
構成について、図３の概略図を用いて説明する。この半
導体記憶装置は、実施の形態１に係る半導体記憶装置と
比較すると、図３に示すように、第１データバス２２ａ
をコラムアドレスの偶数に対応するメモリブロック用と
し、第２データバス２２ｂをコラムアドレスの奇数に対
応するメモリブロック用としている点で相違する。さら
に、第１データバス２２ａ及び第２データバス２２ｂに
垂直であって、低位側のＤＱバッファ２１ａと第２デー
タバス２２ｂとを接続する第１垂直バス３０ａと、上位
側のＤＱバッファ２１ｂと第１データバス２２ａとを接
続する第２垂直バス３０ｂとを中央の領域１９に設けて
いる点で相違する。これによって、この半導体記憶装置
（ＳＤＲＡＭ）をＤＤＲ（Double Data Rate）で動作さ
せることができる。さらに、中央の領域１９に２つの垂
直バス３０ａ、３０ｂを設けることで辺方向のチップ長
さを抑えることができる。また、この半導体記憶装置で
は、第１データバス２２ａの両側には、コラムアドレス
の偶数（ｅｖｅｎ）に対応する４つのメモリブロック
（ＭＢ１〜ＭＢ３、ＭＢ５）２０ａ〜２０ｃ、２０ｅを
隣接して配置し、第２データバス２２ｂの両側には、コ
ラムアドレスの奇数（ｏｄｄ）に対応する４つのメモリ
ブロック（ＭＢ４、ＭＢ６〜ＭＢ８）２０ｄ、２０ｆ〜
２０ｈを隣接して配置している。このように配置するこ
とによって、チップの辺の長さを抑制し、レイアウト面
積を抑えた半導体記憶装置を作成することができる。
【００２２】次に、この半導体記憶装置におけるデータ
の入出力に関する構成要素について、図４を用いて説明
する。この半導体記憶装置は、実施の形態１に係る半導
体記憶装置と比較すると、データの入出力側に外部クロ
ックと所定の位相差を持つ内部クロックを発生するＤＬ
Ｌ（delayed-locked loop）３１と、ＱＳバッファ３２
とを備えている点で相違する。
の入出力に関する構成要素について、図４を用いて説明
する。この半導体記憶装置は、実施の形態１に係る半導
体記憶装置と比較すると、データの入出力側に外部クロ
ックと所定の位相差を持つ内部クロックを発生するＤＬ
Ｌ（delayed-locked loop）３１と、ＱＳバッファ３２
とを備えている点で相違する。
【００２３】実施の形態３．本発明の実施の形態３に係
る半導体記憶装置について、図５及び図６を用いて説明
する。この半導体記憶装置は、図５の概略図に示すよう
に、第１データバス２２ａ及び第２データバス２２ｂの
それぞれに複数のデータバスイコライズ回路３３を設け
ていることを特徴としている。このデータバスイコライ
ズ回路３３の回路構成としては、例えば、図６の回路図
に示すように、データバス２２に対して相補バス３４を
設けておいてもよい。このデータバスイコライズ回路３
３によって、効率的にそれぞれのデータバス２２ａ、２
２ｂをイコライズすることができることから、データ転
送速度を改善でき、その結果、高性能の半導体記憶装置
を設計することができる。なお、データバスイコライズ
回路３３の回路構成としては、相補バスを設ける場合に
限られず、その他の回路構成を用いてもよい。
る半導体記憶装置について、図５及び図６を用いて説明
する。この半導体記憶装置は、図５の概略図に示すよう
に、第１データバス２２ａ及び第２データバス２２ｂの
それぞれに複数のデータバスイコライズ回路３３を設け
ていることを特徴としている。このデータバスイコライ
ズ回路３３の回路構成としては、例えば、図６の回路図
に示すように、データバス２２に対して相補バス３４を
設けておいてもよい。このデータバスイコライズ回路３
３によって、効率的にそれぞれのデータバス２２ａ、２
２ｂをイコライズすることができることから、データ転
送速度を改善でき、その結果、高性能の半導体記憶装置
を設計することができる。なお、データバスイコライズ
回路３３の回路構成としては、相補バスを設ける場合に
限られず、その他の回路構成を用いてもよい。
【００２４】実施の形態４．本発明の実施の形態４に係
る半導体記憶装置について、図７を用いて説明する。こ
の半導体記憶装置は、上記実施の形態に係る半導体記憶
装置と比較すると、図７の概略図に示すように、第１デ
ータバス２２ａ及び第２データバス２２ｂを構成するそ
れぞれのデータ線の幅及び間隔を中央領域で部分的に拡
張３５ａ、３５ｂしている点で相違する。これによっ
て、データバスの転送速度のマージンを増加させること
ができ、半導体記憶装置を高性能化することができる。
る半導体記憶装置について、図７を用いて説明する。こ
の半導体記憶装置は、上記実施の形態に係る半導体記憶
装置と比較すると、図７の概略図に示すように、第１デ
ータバス２２ａ及び第２データバス２２ｂを構成するそ
れぞれのデータ線の幅及び間隔を中央領域で部分的に拡
張３５ａ、３５ｂしている点で相違する。これによっ
て、データバスの転送速度のマージンを増加させること
ができ、半導体記憶装置を高性能化することができる。
【００２５】上記のデータ線の幅及び間隔を拡張するこ
とによる作用について説明する。一般に半導体記憶装置
では、レイアウト上の制約からデータ線の線幅と間隔は
それぞれ狭める必要がある。このようにデータ線の線幅
を減少させると、抵抗値の増加を招く。一方、配線間の
間隔を狭めると、隣接するデータ線間での寄生容量を増
加させる。データバスにおいて、データ線の抵抗値Ｒの
増加と、データ線間の寄生容量Ｃの増加とによって、Ｒ
Ｃの関数である時定数が増加することによってデータ転
送速度が低下する。この半導体記憶装置では、上記の通
り、第１データバス２２ａ及び第２データバス２２ｂ
を、中央の領域１９に隣接する箇所で、データ線の線幅
及び間隔を部分的に拡張しているので、抵抗値を低下さ
せるとともに、寄生容量を減少させている。これによっ
てそれぞれのデータバス２２ａ、２２ｂでの転送速度を
向上させることができる。
とによる作用について説明する。一般に半導体記憶装置
では、レイアウト上の制約からデータ線の線幅と間隔は
それぞれ狭める必要がある。このようにデータ線の線幅
を減少させると、抵抗値の増加を招く。一方、配線間の
間隔を狭めると、隣接するデータ線間での寄生容量を増
加させる。データバスにおいて、データ線の抵抗値Ｒの
増加と、データ線間の寄生容量Ｃの増加とによって、Ｒ
Ｃの関数である時定数が増加することによってデータ転
送速度が低下する。この半導体記憶装置では、上記の通
り、第１データバス２２ａ及び第２データバス２２ｂ
を、中央の領域１９に隣接する箇所で、データ線の線幅
及び間隔を部分的に拡張しているので、抵抗値を低下さ
せるとともに、寄生容量を減少させている。これによっ
てそれぞれのデータバス２２ａ、２２ｂでの転送速度を
向上させることができる。
【００２６】実施の形態５．本発明の実施の形態５に係
る半導体記憶装置について、図８を用いて説明する。こ
の半導体記憶装置は、図８に示すように、一対のメモリ
ブロックからなるバンクとして、バンクＡ（ＭＢ５、Ｍ
Ｂ８）、バンクＢ（ＭＢ３、ＭＢ７）、バンクＣ（ＭＢ
２、ＭＢ６）、バンクＤ（ＭＢ１、ＭＢ４）の４つのバ
ンクを備えている。８つのメモリブロック（ＭＢ１〜Ｍ
Ｂ８）２０ａ〜２０ｈは、それぞれのバンクを構成する
一対のメモリブロックを線分で結んでできる４つの線分
が交差しない位置に配置されている。具体的には、図８
に示すように、バンクＡとバンクＤを構成するそれぞれ
のメモリブロックは、それぞれ隣接して配置され、バン
クＢとバンクＣを構成するそれぞれのメモリブロック
は、第１行目と第３行目にそれぞれ一列ずらせて配置さ
れている。これによって、ロウ制御回路やコラム制御回
路と各メモリブロックとの接続を、異なるバンクについ
て交差させることなく、ロウ制御回路やコラム制御回路
をバンクごとに共有化することができる。また、このよ
うに配置することによって、それぞれのバンクを構成す
るメモリブロックのロウデコーダ４０を制御するロウ制
御回路３６、３７、３８、３９を、中央の領域１９でそ
れぞれのメモリブロックに近接して配置でき、４つのバ
ンクで制御のタイミングをほぼ等しくすることができ
る。また、バンクＡとバンクＤにおいてはロウ制御回路
３６、３９を２つのメモリブロックで共有化できるの
で、レイアウト面積を抑えることができる。
る半導体記憶装置について、図８を用いて説明する。こ
の半導体記憶装置は、図８に示すように、一対のメモリ
ブロックからなるバンクとして、バンクＡ（ＭＢ５、Ｍ
Ｂ８）、バンクＢ（ＭＢ３、ＭＢ７）、バンクＣ（ＭＢ
２、ＭＢ６）、バンクＤ（ＭＢ１、ＭＢ４）の４つのバ
ンクを備えている。８つのメモリブロック（ＭＢ１〜Ｍ
Ｂ８）２０ａ〜２０ｈは、それぞれのバンクを構成する
一対のメモリブロックを線分で結んでできる４つの線分
が交差しない位置に配置されている。具体的には、図８
に示すように、バンクＡとバンクＤを構成するそれぞれ
のメモリブロックは、それぞれ隣接して配置され、バン
クＢとバンクＣを構成するそれぞれのメモリブロック
は、第１行目と第３行目にそれぞれ一列ずらせて配置さ
れている。これによって、ロウ制御回路やコラム制御回
路と各メモリブロックとの接続を、異なるバンクについ
て交差させることなく、ロウ制御回路やコラム制御回路
をバンクごとに共有化することができる。また、このよ
うに配置することによって、それぞれのバンクを構成す
るメモリブロックのロウデコーダ４０を制御するロウ制
御回路３６、３７、３８、３９を、中央の領域１９でそ
れぞれのメモリブロックに近接して配置でき、４つのバ
ンクで制御のタイミングをほぼ等しくすることができ
る。また、バンクＡとバンクＤにおいてはロウ制御回路
３６、３９を２つのメモリブロックで共有化できるの
で、レイアウト面積を抑えることができる。
【００２７】実施の形態６．本発明の実施の形態６に係
る半導体記憶装置について、図９を用いて説明する。こ
の半導体記憶装置では、図９の概略図に示すように、そ
れぞれのバンクを構成するメモリブロックのコラムデコ
ーダ４５を制御するコラム制御回路４１、４２、４３、
４４を、中央の領域１９でそれぞれのメモリブロックに
近接して配置している。これによって、制御信号の遅延
を最小に抑えることができる。また、バンクＡとバンク
Ｄにおいてはコラム制御回路４１、４４を２つのメモリ
ブロックで共有化できるので、レイアウト面積を抑える
ことができる。なお、コラム制御回路４１、４２、４
３、４４とコラムデコーダ４５との間にリピータ４６を
配置している。これによって、信号のなまりによる遅延
を減少させ、タイミングマージンを増加させることがで
きる。
る半導体記憶装置について、図９を用いて説明する。こ
の半導体記憶装置では、図９の概略図に示すように、そ
れぞれのバンクを構成するメモリブロックのコラムデコ
ーダ４５を制御するコラム制御回路４１、４２、４３、
４４を、中央の領域１９でそれぞれのメモリブロックに
近接して配置している。これによって、制御信号の遅延
を最小に抑えることができる。また、バンクＡとバンク
Ｄにおいてはコラム制御回路４１、４４を２つのメモリ
ブロックで共有化できるので、レイアウト面積を抑える
ことができる。なお、コラム制御回路４１、４２、４
３、４４とコラムデコーダ４５との間にリピータ４６を
配置している。これによって、信号のなまりによる遅延
を減少させ、タイミングマージンを増加させることがで
きる。
【００２８】
【発明の効果】本発明に係る半導体記憶装置によれば、
第１行目のメモリブロック群と第２行目のメモリブロッ
ク群との間に直線的に延在し、複数のデータ線からなる
第１データバスと、第２行目のメモリブロック群と第３
行目のメモリブロック群との間に直線的に延在し、複数
のデータ線からなる第１データバスを備えている。ま
た、８つのメモリブロックのうち、第１データバスとデ
ータの入出力を行う４つのメモリブロックは第１データ
バスの両側に隣接して配置されている。一方、第２デー
タバスとデータの入出力を行う４つのメモリブロックは
第２データバスの両側に隣接して配置されている。これ
によって、メモリブロックからデータバスへの接続を短
くすることができ、レイアウト面積を抑えることができ
る。
第１行目のメモリブロック群と第２行目のメモリブロッ
ク群との間に直線的に延在し、複数のデータ線からなる
第１データバスと、第２行目のメモリブロック群と第３
行目のメモリブロック群との間に直線的に延在し、複数
のデータ線からなる第１データバスを備えている。ま
た、８つのメモリブロックのうち、第１データバスとデ
ータの入出力を行う４つのメモリブロックは第１データ
バスの両側に隣接して配置されている。一方、第２デー
タバスとデータの入出力を行う４つのメモリブロックは
第２データバスの両側に隣接して配置されている。これ
によって、メモリブロックからデータバスへの接続を短
くすることができ、レイアウト面積を抑えることができ
る。
【００２９】また、本発明に係る半導体記憶装置によれ
ば、第１データバスの両側には、下位データバッファ
（Ｌｏｗｅｒ）に対応する４つのメモリブロックを隣接
して配置し、第２データバスの両側には、上位データバ
ッファ（Ｕｐｐｅｒ）に対応する４つのメモリブロック
を隣接して配置している。このように配置することによ
って、チップの辺の長さを抑制し、レイアウト面積を抑
えた半導体記憶装置を作成することができる。
ば、第１データバスの両側には、下位データバッファ
（Ｌｏｗｅｒ）に対応する４つのメモリブロックを隣接
して配置し、第２データバスの両側には、上位データバ
ッファ（Ｕｐｐｅｒ）に対応する４つのメモリブロック
を隣接して配置している。このように配置することによ
って、チップの辺の長さを抑制し、レイアウト面積を抑
えた半導体記憶装置を作成することができる。
【００３０】さらに、本発明に係る半導体記憶装置によ
れば、第１データバスの両側には、コラムアドレスの偶
数（ｅｖｅｎ）に対応する４つのメモリブロックを隣接
して配置し、第２データバスの両側には、コラムアドレ
スの奇数（ｏｄｄ）に対応する４つのメモリブロックを
隣接して配置している。このように配置することによっ
て、チップの辺の長さを抑制し、レイアウト面積を抑え
た半導体記憶装置を作成することができる。
れば、第１データバスの両側には、コラムアドレスの偶
数（ｅｖｅｎ）に対応する４つのメモリブロックを隣接
して配置し、第２データバスの両側には、コラムアドレ
スの奇数（ｏｄｄ）に対応する４つのメモリブロックを
隣接して配置している。このように配置することによっ
て、チップの辺の長さを抑制し、レイアウト面積を抑え
た半導体記憶装置を作成することができる。
【００３１】またさらに、本発明に係る半導体記憶装置
によれば、外部とのデータ入出力におけるデータバッフ
ァとして、第１データバスに接続されている第１データ
バッファと、第２データバスに接続されている第２デー
タバッファとが中央の領域に配置されている。第１デー
タバッファをデータの入出力を行う第１データバスに隣
接して配置し、第２バッファをデータの入出力を行う第
２データバスに隣接して配置しているので、データ転送
速度が向上し、半導体記憶装置を高性能化できる。
によれば、外部とのデータ入出力におけるデータバッフ
ァとして、第１データバスに接続されている第１データ
バッファと、第２データバスに接続されている第２デー
タバッファとが中央の領域に配置されている。第１デー
タバッファをデータの入出力を行う第１データバスに隣
接して配置し、第２バッファをデータの入出力を行う第
２データバスに隣接して配置しているので、データ転送
速度が向上し、半導体記憶装置を高性能化できる。
【００３２】また、本発明に係る半導体記憶装置によれ
ば、前記第１データバッファと前記第２データバスとを
接続する第１垂直バッファと、前記第２データバッファ
と前記第１データバスとを接続する第２垂直バッファと
２つの垂直バスを中央の領域に設けている。これによっ
て、辺方向のチップ長さを抑えるとともに、ＳＤＲＡＭ
をＤＤＲで動作させることができる。
ば、前記第１データバッファと前記第２データバスとを
接続する第１垂直バッファと、前記第２データバッファ
と前記第１データバスとを接続する第２垂直バッファと
２つの垂直バスを中央の領域に設けている。これによっ
て、辺方向のチップ長さを抑えるとともに、ＳＤＲＡＭ
をＤＤＲで動作させることができる。
【００３３】さらに、本発明に係る半導体記憶装置によ
れば、データバスイコライズ回路によって、それぞれの
データバスを効率的にイコライズすることができること
から、データ転送速度を改善でき、その結果、高性能の
半導体記憶装置を設計することができる。
れば、データバスイコライズ回路によって、それぞれの
データバスを効率的にイコライズすることができること
から、データ転送速度を改善でき、その結果、高性能の
半導体記憶装置を設計することができる。
【００３４】またさらに、本発明に係る半導体記憶装置
によれば、第１データバス及び第２データバスを構成す
るそれぞれのデータ線の幅及び間隔を中央領域で部分的
に拡張している。これによって、データバスの転送速度
のマージンを増加させることができ、半導体記憶装置を
高性能化することができる。
によれば、第１データバス及び第２データバスを構成す
るそれぞれのデータ線の幅及び間隔を中央領域で部分的
に拡張している。これによって、データバスの転送速度
のマージンを増加させることができ、半導体記憶装置を
高性能化することができる。
【００３５】また、本発明に係る半導体記憶装置によれ
ば、８つのメモリブロックは、それぞれのバンクを構成
する一対のメモリブロックを線分で結んでできる４つの
線分が交差しない位置に配置されている。これによっ
て、ロウ制御回路やコラム制御回路と各メモリブロック
との接続を、異なるバンクについて交差させることな
く、ロウ制御回路やコラム制御回路をバンクごとに共有
化することができる。
ば、８つのメモリブロックは、それぞれのバンクを構成
する一対のメモリブロックを線分で結んでできる４つの
線分が交差しない位置に配置されている。これによっ
て、ロウ制御回路やコラム制御回路と各メモリブロック
との接続を、異なるバンクについて交差させることな
く、ロウ制御回路やコラム制御回路をバンクごとに共有
化することができる。
【００３６】さらに、本発明に係る半導体記憶装置によ
れば、それぞれのバンクを構成するメモリブロックのロ
ウデコーダを制御するロウ制御回路を、中央の領域でそ
れぞれのメモリブロックに近接して配置でき、４つのバ
ンクで制御のタイミングをほぼ等しくすることができ
る。
れば、それぞれのバンクを構成するメモリブロックのロ
ウデコーダを制御するロウ制御回路を、中央の領域でそ
れぞれのメモリブロックに近接して配置でき、４つのバ
ンクで制御のタイミングをほぼ等しくすることができ
る。
【００３７】またさらに、本発明に係る半導体記憶装置
によれば、同じバンクを構成する一対のメモリブロック
について、ロウデコーダを制御するロウ制御回路を共有
している。これによってレイアウト面積を抑制すること
ができる。
によれば、同じバンクを構成する一対のメモリブロック
について、ロウデコーダを制御するロウ制御回路を共有
している。これによってレイアウト面積を抑制すること
ができる。
【００３８】また、本発明に係る半導体記憶装置によれ
ば、それぞれのバンクを構成するメモリブロックのコラ
ムデコーダを制御するコラム制御回路を、中央の領域で
それぞれのメモリブロックに近接して配置している。こ
れによって、制御信号の遅延を最小に抑えることができ
る。
ば、それぞれのバンクを構成するメモリブロックのコラ
ムデコーダを制御するコラム制御回路を、中央の領域で
それぞれのメモリブロックに近接して配置している。こ
れによって、制御信号の遅延を最小に抑えることができ
る。
【００３９】さらに、本発明に係る半導体記憶装置によ
れば、同じバンクを構成する一対のメモリブロックにつ
いて、コラムデコーダを制御するコラム制御回路を共有
している。これによってレイアウト面積を抑制すること
ができる。
れば、同じバンクを構成する一対のメモリブロックにつ
いて、コラムデコーダを制御するコラム制御回路を共有
している。これによってレイアウト面積を抑制すること
ができる。
【００４０】またさらに、本発明に係る半導体記憶装置
によれば、コラム制御回路とコラムデコーダとの間にリ
ピータ回路を配置している。これによって、信号のなま
りによる遅延を減少させ、タイミングマージンを増加さ
せることができる。
によれば、コラム制御回路とコラムデコーダとの間にリ
ピータ回路を配置している。これによって、信号のなま
りによる遅延を減少させ、タイミングマージンを増加さ
せることができる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
【図２】 本発明の実施の形態１に係る半導体記憶装置
のデータ入出力に関するブロック図である。
のデータ入出力に関するブロック図である。
【図３】 本発明の実施の形態２に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
【図４】 本発明の実施の形態２に係る半導体記憶装置
のデータ入出力に関するブロック図である。
のデータ入出力に関するブロック図である。
【図５】 本発明の実施の形態３に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
【図６】 本発明の実施の形態３に係る半導体記憶装置
におけるデータバスイコライズ回路の回路図である。
におけるデータバスイコライズ回路の回路図である。
【図７】 本発明の実施の形態４に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
【図８】 本発明の実施の形態５に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
【図９】 本発明の実施の形態４に係る半導体記憶装置
におけるメモリセルアレイの配置を示す概略図である。
におけるメモリセルアレイの配置を示す概略図である。
１０ ＳＤＲＡＭ、１１、１２、１３、１４、１５、１
６、１７、１８ 周辺領域、１９ 中央領域、２０ａ、
２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２
０ｈ メモリブロック（ＭＢ１〜８）、２１ａ ＤＱバ
ッファ（０〜７）（第１データバッファ）、２１ｂ Ｄ
Ｑバッファ（８〜１５）（第２データバッファ）、２２
ａ 第１データバス、２２ｂ 第２データバス、２３ａ
バンクＡ、２３ｂ バンクＢ、２３ｃ バンクＣ、２
３ｄ バンクＤ、２４ 制御回路、２５ モードレジス
タ、２６ アドレスバッファ、２７ クロックバッフ
ァ、２８ 制御信号バッファ、３０ａ 第１垂直バッフ
ァ、３０ｂ 第２垂直バッファ、３１ ＤＬＬ、３２
ＱＳバッファ、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３
ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊ データ
バスイコライズ回路、３４ 相補バス、３５ａ、３５ｂ
データ線拡張部分、３６ ロウ制御回路（バンク
Ａ）、３７ａ ロウ制御回路（バンクＢ（ＭＢ３））、
３７ｂ ロウ制御回路（バンクＢ（ＭＢ７））、３８ａ
ロウ制御回路（バンクＣ（ＭＢ２））、３８ｂ ロウ
制御回路（バンクＣ（ＭＢ６））、３９ ロウ制御回路
（バンクＤ）、４０ａ、４０ｂ、４０ｃ、４０ｄ、４０
ｅ、４０ｆ、４０ｇ、４０ｈ ロウデコーダ、４１ コ
ラム制御回路（バンクＡ）、４２ａ コラム制御回路
（バンクＢ（ＭＢ３））、４２ｂ コラム制御回路（バ
ンクＢ（ＭＢ７））、４３ａ コラム制御回路（バンク
Ｃ（ＭＢ２））、４３ｂ コラム制御回路（バンクＣ
（ＭＢ６））、４４ コラム制御回路（バンクＤ）、４
５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅ、４５ｆ、４５
ｇ、４５ｈ コラムデコーダ、４６ リピータ回路、
６、１７、１８ 周辺領域、１９ 中央領域、２０ａ、
２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２
０ｈ メモリブロック（ＭＢ１〜８）、２１ａ ＤＱバ
ッファ（０〜７）（第１データバッファ）、２１ｂ Ｄ
Ｑバッファ（８〜１５）（第２データバッファ）、２２
ａ 第１データバス、２２ｂ 第２データバス、２３ａ
バンクＡ、２３ｂ バンクＢ、２３ｃ バンクＣ、２
３ｄ バンクＤ、２４ 制御回路、２５ モードレジス
タ、２６ アドレスバッファ、２７ クロックバッフ
ァ、２８ 制御信号バッファ、３０ａ 第１垂直バッフ
ァ、３０ｂ 第２垂直バッファ、３１ ＤＬＬ、３２
ＱＳバッファ、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３
ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊ データ
バスイコライズ回路、３４ 相補バス、３５ａ、３５ｂ
データ線拡張部分、３６ ロウ制御回路（バンク
Ａ）、３７ａ ロウ制御回路（バンクＢ（ＭＢ３））、
３７ｂ ロウ制御回路（バンクＢ（ＭＢ７））、３８ａ
ロウ制御回路（バンクＣ（ＭＢ２））、３８ｂ ロウ
制御回路（バンクＣ（ＭＢ６））、３９ ロウ制御回路
（バンクＤ）、４０ａ、４０ｂ、４０ｃ、４０ｄ、４０
ｅ、４０ｆ、４０ｇ、４０ｈ ロウデコーダ、４１ コ
ラム制御回路（バンクＡ）、４２ａ コラム制御回路
（バンクＢ（ＭＢ３））、４２ｂ コラム制御回路（バ
ンクＢ（ＭＢ７））、４３ａ コラム制御回路（バンク
Ｃ（ＭＢ２））、４３ｂ コラム制御回路（バンクＣ
（ＭＢ６））、４４ コラム制御回路（バンクＤ）、４
５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅ、４５ｆ、４５
ｇ、４５ｈ コラムデコーダ、４６ リピータ回路、
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/34 ３５４Ｂ
３５４Ｄ
(72)発明者 月川 靖彦
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5M024 AA42 AA49 AA62 BB02 BB08
BB17 BB33 BB34 CC92 CC93
CC94 CC96 DD14 DD17 DD63
DD83 JJ03 JJ38 LL06 LL15
PP01 PP03
Claims (13)
- 【請求項１】 半導体基板上の３行３列に分割された９
つの領域のうち、中央の領域を除き、周囲の領域に配置
された８つのメモリブロックと、 第１行目のメモリブロック群と、第２行目のメモリブロ
ック群との間に複数のデータ線が直線的に延在して構成
される第１データバスと、 前記第２行目のメモリブロック群と、第３行目のメモリ
ブロック群との間に複数のデータ線が直線的に延在して
構成される第２データバスとを備え 前記８つのメモリブロックは、前記第１データバスに隣
接して配置され、前記第１データバスと接続される４つ
のメモリブロックと、前記第２データバスに隣接して配
置され、前記第２データバスと接続される４つのメモリ
ブロックとからなることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１データバスは下位データバッフ
ァに対応するメモリブロック用であって、前記第２デー
タバスは上位データバッファに対応しているメモリブロ
ック用であると共に、 前記８つのメモリブロックは、下位データバッファに対
応する４つのメモリブロックと、上位データバッファに
対応する４つのメモリブロックとからなり、前記第１デ
ータバスと接続される下位データバッファに対応する前
記４つのメモリブロックは、前記第１データバスに隣接
して配置され、前記第２データバスと接続される上位デ
ータバッファに対応する前記４つのメモリブロックは、
前記第２データバスに隣接して配置されていることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１データバスはコラムアドレスの
偶数に対応するメモリブロック用であって、前記第２デ
ータバスはコラムアドレスの奇数に対応しているメモリ
ブロック用であると共に、 前記８つのメモリブロックは、コラムアドレスの偶数に
対応する４つのメモリブロックと、コラムアドレスの奇
数に対応する４つのメモリブロックとからなり、前記第
１データバスと接続されるコラムアドレスの偶数に対応
する前記４つのメモリブロックは、前記第１データバス
に隣接して配置され、前記第２データバスと接続される
コラムアドレスの奇数に対応する前記４つのメモリブロ
ックは、前記第２データバスに隣接して配置されている
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記中央の領域に、前記第１行目のメモ
リブロック群に近接して配置され、前記第１データバス
と接続する第１データバッファと、 前記中央の領域に、前記第３行目のメモリブロック群に
近接して配置され、前記第２データバスと接続する第２
データバッファとをさらに備えることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】 前記第２データバスの長手方向と垂直方
向に延在し、前記第２データバスと前記第１データバッ
ファとを接続する第１垂直バッファと、 前記第１データバスの長手方向と垂直方向に延在し、前
記第１データバスと前記第２データバッファとを接続す
る第２垂直バッファとをさらに備えることを特徴とする
請求項３に記載の半導体記憶装置。 - 【請求項６】 前記第１及び第２データバスは、それぞ
れデータバスイコライザ回路を備えることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項７】 前記第１及び第２データバスは、前記中
央の領域に隣接する箇所において、前記それぞれのデー
タバスを構成するデータ線の幅と間隔の少なくとも一方
が部分的に拡張されていることを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項８】 前記８つのメモリブロックは、一対のメ
モリブロックからなる４つのバンクで構成され、前記バ
ンクを構成する一対のメモリブロックのうち、一方のメ
モリブロックは前記第１データバスに接続され、他方の
メモリブロックは第２データバスに接続されるととも
に、 前記８つのメモリブロックは、それぞれのバンクを構成
する一対のメモリブロックを線分で結んでできる４つの
線分が互いに交差しない位置に配置されていることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項９】 前記メモリブロックのロウデコーダを制
御するロウ制御回路は、対応する前記メモリブロックに
近接する前記中央の領域の箇所に配置されたことを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項１０】 同じバンクを構成する前記一対のメモ
リブロックについて、前記メモリブロックのロウデコー
ダを制御するロウ制御回路を共有していることを特徴と
する請求項８に記載の半導体記憶装置。 - 【請求項１１】 前記メモリブロックのコラムデコーダ
を制御するコラム制御回路は、対応する前記メモリブロ
ックに近接する前記中央の領域の箇所に配置されたこと
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項１２】 同じバンクを構成する前記一対のメモ
リブロックについて、前記メモリブロックのコラムデコ
ーダを制御するコラム制御回路を共有していることを特
徴とする請求項８に記載の半導体記憶装置。 - 【請求項１３】 前記コラム制御回路は、前記メモリブ
ロックの前記コラムデコーダとの間にリピータ回路を備
えたことを特徴とする請求項１に記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291681A JP2003100073A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置 |
| US10/223,319 US6787859B2 (en) | 2001-09-25 | 2002-08-20 | Semiconductor memory device with shortened connection length among memory block, data buffer and data bus |
| TW091119031A TW556342B (en) | 2001-09-25 | 2002-08-22 | Semiconductor memory device |
| DE10238760A DE10238760A1 (de) | 2001-09-25 | 2002-08-23 | Halbleiterspeichervorrichtung |
| KR1020020050281A KR20030026215A (ko) | 2001-09-25 | 2002-08-24 | 반도체 기억 장치 |
| CN02148217A CN1411073A (zh) | 2001-09-25 | 2002-08-25 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291681A JP2003100073A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100073A true JP2003100073A (ja) | 2003-04-04 |
Family
ID=19113782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001291681A Pending JP2003100073A (ja) | 2001-09-25 | 2001-09-25 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6787859B2 (ja) |
| JP (1) | JP2003100073A (ja) |
| KR (1) | KR20030026215A (ja) |
| CN (1) | CN1411073A (ja) |
| DE (1) | DE10238760A1 (ja) |
| TW (1) | TW556342B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703834B1 (ko) | 2004-09-22 | 2007-04-06 | 주식회사 하이닉스반도체 | 고속 동작을 위한 메모리 칩 아키텍쳐 |
| US7310258B2 (en) | 2005-03-31 | 2007-12-18 | Hynix Semiconductor Inc. | Memory chip architecture with high speed operation |
| US7652904B2 (en) | 2006-12-19 | 2010-01-26 | Elpida Memory, Inc. | Semiconductor memory device having plural memory cell arrays |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004086682A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 機能ブロック設計方法および機能ブロック設計装置 |
| US7359252B2 (en) * | 2006-01-09 | 2008-04-15 | Infineon Technologies Ag | Memory data bus structure and method of transferring information with plural memory banks |
| JP5736224B2 (ja) * | 2011-04-12 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP6543129B2 (ja) * | 2015-07-29 | 2019-07-10 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| KR102646847B1 (ko) * | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3434397B2 (ja) * | 1995-09-06 | 2003-08-04 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH1050958A (ja) * | 1996-08-05 | 1998-02-20 | Toshiba Corp | 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン |
| JPH11265573A (ja) | 1998-01-13 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11203862A (ja) | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6072743A (en) | 1998-01-13 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | High speed operable semiconductor memory device with memory blocks arranged about the center |
| JPH11204749A (ja) * | 1998-01-19 | 1999-07-30 | Mitsubishi Electric Corp | 半導体装置 |
| US6553552B1 (en) * | 2000-01-27 | 2003-04-22 | National Semiconductor Corporation | Method of designing an integrated circuit memory architecture |
| JP4989821B2 (ja) * | 2001-02-06 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2001
- 2001-09-25 JP JP2001291681A patent/JP2003100073A/ja active Pending
-
2002
- 2002-08-20 US US10/223,319 patent/US6787859B2/en not_active Expired - Lifetime
- 2002-08-22 TW TW091119031A patent/TW556342B/zh not_active IP Right Cessation
- 2002-08-23 DE DE10238760A patent/DE10238760A1/de not_active Withdrawn
- 2002-08-24 KR KR1020020050281A patent/KR20030026215A/ko not_active Application Discontinuation
- 2002-08-25 CN CN02148217A patent/CN1411073A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703834B1 (ko) | 2004-09-22 | 2007-04-06 | 주식회사 하이닉스반도체 | 고속 동작을 위한 메모리 칩 아키텍쳐 |
| US7310258B2 (en) | 2005-03-31 | 2007-12-18 | Hynix Semiconductor Inc. | Memory chip architecture with high speed operation |
| US7495991B2 (en) | 2005-03-31 | 2009-02-24 | Hynix Semiconductor Inc. | Memory chip architecture with high speed operation |
| US7652904B2 (en) | 2006-12-19 | 2010-01-26 | Elpida Memory, Inc. | Semiconductor memory device having plural memory cell arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| TW556342B (en) | 2003-10-01 |
| US6787859B2 (en) | 2004-09-07 |
| DE10238760A1 (de) | 2003-10-30 |
| KR20030026215A (ko) | 2003-03-31 |
| US20030057500A1 (en) | 2003-03-27 |
| CN1411073A (zh) | 2003-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3135795B2 (ja) | ダイナミック型メモリ | |
| JP2786609B2 (ja) | 高帯域幅を可能とした半導体メモリ装置 | |
| US9978438B2 (en) | Device having multiple switching buffers for data paths controlled based on IO configuration modes | |
| JP3679421B2 (ja) | 分散されたアドレス解読およびタイミング制御機能を有するメモリ | |
| KR20060045988A (ko) | 글로벌 데이터 버스를 구비한 반도체 메모리 소자 | |
| JP2003100073A (ja) | 半導体記憶装置 | |
| US9152594B2 (en) | Semiconductor memory device for high speed reading and writing | |
| JP3773400B2 (ja) | マルチバンクメモリ装置及び入出力ライン配置方法 | |
| KR100873623B1 (ko) | 반도체 메모리 장치 | |
| US8355270B2 (en) | Semiconductor device having open bit line architecture | |
| US5680364A (en) | Integrated circuit memory device having equally spaced apart cell arrays | |
| CN110197686B (zh) | 半导体存储器件 | |
| US6496441B2 (en) | Semiconductor memory device with improved data propagation characteristics of a data bus | |
| US6909661B2 (en) | Semiconductor memory device with data input/output organization in multiples of nine bits | |
| JPH08255479A (ja) | 半導体記憶装置 | |
| US8023303B2 (en) | Semiconductor memory device and memory access method | |
| JP5458235B2 (ja) | 半導体記憶装置、およびｌｉｏ分割方法 | |
| US9589605B1 (en) | Semiconductor memory device with input/output line | |
| JP3405663B2 (ja) | 半導体記憶装置 | |
| JP3522112B2 (ja) | 半導体記憶装置 | |
| KR20010002116A (ko) | 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로 | |
| JP3292141B2 (ja) | 半導体記憶装置 | |
| JPH11306755A (ja) | 半導体記憶装置 | |
| JP2004046996A (ja) | 半導体メモリ装置 | |
| WO2023235216A1 (en) | 3d memory device with local column decoding |