JP2003092298A - Semiconductor device and its manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置の配線構造とその形
成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a wiring structure of the semiconductor device and a method of forming the same.
【０００２】[0002]
【従来の技術】絶縁ゲート電界効果トランジスタ（ＭＯ
Ｓトランジスタという）等の半導体素子の構造の微細化
及び高密度化は依然として精力的に推し進められてい
る。このような微細化は、半導体装置の高集積化、高速
化等による高性能化あるいは多機能化にとって最も効果
的な手法であり、今後の半導体装置の製造にとって必須
となっている。2. Description of the Related Art Insulated gate field effect transistors (MO
The miniaturization and densification of the structure of semiconductor elements such as S transistors) are still vigorously promoted. Such miniaturization is the most effective method for achieving high performance or multi-functionality due to high integration, high speed, etc. of semiconductor devices, and will be essential for future semiconductor device manufacturing.
【０００３】そして、現在では０．１３μｍの設計基準
で２５６Ｍ（メガ）ビット・ＤＲＡＭ製品が開発され製
造されるようになってきている。また、このようなメモ
リデバイスの他に、微細構造のロジックデバイスあるい
はロジック混載メモリーデバイス、アナログ混載ロジッ
クデバイス等の種々の微細構造を有する混載デバイスが
開発検討されている。At present, 256M (mega) bit DRAM products have been developed and manufactured under the design standard of 0.13 μm. In addition to such a memory device, mixed devices having various fine structures such as a fine structure logic device, a logic mixed memory device, and an analog mixed logic device are being developed and studied.
【０００４】上記半導体装置の高性能化あるいは多機能
化において、微細で多層構造の配線形成が必須になる。
現在、このような配線層を有する半導体装置の層間絶縁
膜として、誘電率が比較的小さく品質の安定したシリコ
ン酸化膜系の絶縁膜が主流となっている。In order to improve the performance or to increase the functionality of the above semiconductor device, it is essential to form fine and multi-layered wiring.
Currently, as an interlayer insulating film of a semiconductor device having such a wiring layer, a silicon oxide film-based insulating film having a relatively small dielectric constant and stable quality is predominant.
【０００５】しかし、配線層間に形成される層間絶縁膜
あるいは保護絶縁膜は配線に熱応力を与える。この応力
のために、配線パターンのずれ及び配線層の剥がれが生
じることがある。そこで、このような応力に起因する配
線形成の問題を解決する手法がこれまで種々に検討され
てきた。そして、配線構造を工夫する技術について、例
えば特開平３−０１９２３１号公報に記載されている。
以下、この技術について図９を参照して説明する。However, the interlayer insulating film or protective insulating film formed between the wiring layers gives thermal stress to the wiring. Due to this stress, the wiring pattern may be displaced and the wiring layer may be peeled off. Therefore, various methods have been studied so far for solving the problem of wiring formation due to such stress. A technique for devising the wiring structure is described in, for example, Japanese Patent Laid-Open No. 3-019231.
Hereinafter, this technique will be described with reference to FIG.
【０００６】図９は、配線構造を示し、図９（ａ）はそ
の平面図であり、図９（ｂ）は図９（ａ）に記したＸ１
−Ｘ２で切断したところの断面図である。図９（ｂ）に
示すように、シリコン基板１０１上にシリコン酸化膜で
第１層間絶縁膜１０２が形成され、第１層間絶縁膜１０
２上にダミーのパターンとなる第１電極配線層１０３が
形成されている。ここで、第１電極配線層１０３は多結
晶シリコンで形成される。そして、第１電極配線層１０
３および第１層間絶縁膜１０２を被覆するように第２層
間絶縁膜１０４が形成され、上記第１電極配線層１０３
により形成された凹凸を有する上記第２層間絶縁膜１０
４上に、図９（ａ）および図９（ｂ）に示すように、第
２電極配線層１０５が形成される。ここで、第２電極配
線層１０５はアルミ合金で形成される。FIG. 9 shows a wiring structure, FIG. 9 (a) is a plan view thereof, and FIG. 9 (b) is X1 shown in FIG. 9 (a).
FIG. 7 is a cross-sectional view taken along line X2. As shown in FIG. 9B, the first interlayer insulating film 102 is formed of a silicon oxide film on the silicon substrate 101, and the first interlayer insulating film 10 is formed.
A first electrode wiring layer 103 to be a dummy pattern is formed on the second electrode 2. Here, the first electrode wiring layer 103 is formed of polycrystalline silicon. Then, the first electrode wiring layer 10
3 and the first interlayer insulating film 102 are formed so as to cover the second interlayer insulating film 104, and the first electrode wiring layer 103 is formed.
The second interlayer insulating film 10 having irregularities formed by
As shown in FIGS. 9A and 9B, the second electrode wiring layer 105 is formed on the surface 4. Here, the second electrode wiring layer 105 is formed of an aluminum alloy.
【０００７】ここで、第２電極配線層１０５の表面にも
上記第１電極配線層１０３により凹凸が形成される。そ
して、この第２電極配線層１０５および第２層間絶縁膜
１０４を被覆するように保護絶縁膜１０６が形成され
る。なお、この保護絶縁膜１０６はシリコン窒化膜、シ
リコンオキシナイトライド膜等で構成される。Here, irregularities are formed on the surface of the second electrode wiring layer 105 by the first electrode wiring layer 103. Then, a protective insulating film 106 is formed so as to cover the second electrode wiring layer 105 and the second interlayer insulating film 104. The protective insulating film 106 is composed of a silicon nitride film, a silicon oxynitride film, or the like.
【０００８】このように、第２電極配線層１０５下にダ
ミーの第１電極配線層１０３を設けることで、保護絶縁
膜１０６あるいは第２層間絶縁膜１０４からの応力に起
因する第２電極配線層１０５のパターンずれあるいは剥
がれは防止される。As described above, by providing the dummy first electrode wiring layer 103 under the second electrode wiring layer 105, the second electrode wiring layer caused by the stress from the protective insulating film 106 or the second interlayer insulating film 104 is formed. Pattern shift or peeling of 105 is prevented.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来の技術で
は、ダミーのパターンを配線層の下層に設けて配線層に
凹凸を形成する必要がある。しかし、半導体素子が微細
化し設計寸法が０．２μｍ程度になると、上述したダミ
ーのパターンの寸法は０．１μｍ以下になり、その加工
が難しく上記の凹凸形成ができなくなる。In the above-mentioned conventional technique, it is necessary to provide a dummy pattern in the lower layer of the wiring layer to form irregularities in the wiring layer. However, when the semiconductor element is miniaturized and the design dimension is about 0.2 μm, the dimension of the dummy pattern described above becomes 0.1 μm or less, which is difficult to process and it becomes impossible to form the unevenness.
【００１０】また、微細な多層配線構造では、配線層上
に形成する層間絶縁膜の表面の平坦化が必須になる。現
在では、層間絶縁膜の平坦化は化学機械研磨（ＣＭＰ）
法で行われるようになってきた。ここで、従来の技術の
ように配線層の表面に凹凸が形成されると、ＣＭＰによ
る層間絶縁膜の平坦化が難しくなり、微細な多層配線の
形成が困難になる。Further, in a fine multi-layer wiring structure, it is essential to flatten the surface of the interlayer insulating film formed on the wiring layer. Currently, planarization of interlayer insulating film is performed by chemical mechanical polishing (CMP).
It has come to be done by the law. Here, if unevenness is formed on the surface of the wiring layer as in the conventional technique, it is difficult to flatten the interlayer insulating film by CMP, and it is difficult to form fine multilayer wiring.
【００１１】更に、上述したように半導体装置の高性能
化あるいは多機能化が進むと、配線層間の寄生容量を低
減するために、比誘電率の小さな層間絶縁膜の使用が必
須になり、シリコン酸化膜系以外の絶縁膜が必要にな
る。そして、上記配線の多層構造化と共に、アルミ系の
金属以外に種々の配線材料も使用されるようになる。Further, as the performance and the multifunction of the semiconductor device are advanced as described above, in order to reduce the parasitic capacitance between the wiring layers, the use of an interlayer insulating film having a small relative dielectric constant is indispensable. An insulating film other than an oxide film type is required. With the multi-layered structure of the wiring, various wiring materials other than aluminum-based metal are used.
【００１２】しかし、一般に、シリコン酸化膜系以外の
絶縁膜とアルミ系以外の配線材料との接着性は、シリコ
ン酸化膜とアルミ合金との接着性よりも悪くなる。そこ
で、層間絶縁膜と配線層との接着性を向上させる配線構
造の検討が更に必要になってきている。However, in general, the adhesion between the insulating film other than the silicon oxide film and the wiring material other than the aluminum is worse than the adhesion between the silicon oxide film and the aluminum alloy. Therefore, it is further necessary to study a wiring structure that improves the adhesiveness between the interlayer insulating film and the wiring layer.
【００１３】本発明の主目的は、配線層のパターンずれ
あるいは配線層の剥がれを防止できる配線構造とその簡
便な製造方法を提供することにある。また、本発明の他
の目的は、絶縁膜材料あるいは配線材料に関係無くこれ
らの材料間の接着性を向上させる配線構造を提供し、微
細な多層配線が簡便に形成できるようにすることであ
る。A main object of the present invention is to provide a wiring structure capable of preventing the pattern displacement of the wiring layer or the peeling of the wiring layer, and a simple manufacturing method thereof. Another object of the present invention is to provide a wiring structure that improves the adhesion between these materials regardless of the insulating film material or wiring material, and to facilitate the formation of fine multi-layer wiring. .
【００１４】[0014]
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に層間絶縁膜を介して配線層
が形成される配線構造において、層間絶縁膜表面に絶縁
膜の凸部が形成され前記凸部を被覆する配線層が形成さ
れている。ここで、前記絶縁膜の凸部の高さは前記配線
層の膜厚の１／４〜１／２の範囲に設定されている。更
には、前記絶縁膜の凸部のパターン幅は前記配線層のパ
ターン幅の１／２〜４／５の範囲に設定されている。For this reason, in the semiconductor device of the present invention, in the wiring structure in which the wiring layer is formed on the semiconductor substrate with the interlayer insulating film interposed therebetween, the convex portion of the insulating film is formed on the surface of the interlayer insulating film. A wiring layer that is formed and covers the convex portion is formed. Here, the height of the convex portion of the insulating film is set in the range of 1/4 to 1/2 of the film thickness of the wiring layer. Further, the pattern width of the convex portion of the insulating film is set in the range of 1/2 to 4/5 of the pattern width of the wiring layer.
【００１５】あるいは、本発明の半導体装置では、半導
体基板上に層間絶縁膜を介して配線層が形成される配線
構造において、層間絶縁膜表面に絶縁膜の凹部が形成さ
れ前記凹部を被覆する配線層が形成されている。ここ
で、前記絶縁膜の凹部の深さは前記配線層の膜厚の１／
４〜１／２の範囲に設定されている。更には、前記絶縁
膜の凹部のパターン幅は前記配線層のパターン幅の１／
２〜４／５の範囲に設定されている。Alternatively, in the semiconductor device of the present invention, in a wiring structure in which a wiring layer is formed on a semiconductor substrate via an interlayer insulating film, a recess of an insulating film is formed on the surface of the interlayer insulating film, and a wiring covering the recess is formed. Layers have been formed. Here, the depth of the recess of the insulating film is 1 / the thickness of the wiring layer.
It is set in the range of 4 to 1/2. Furthermore, the pattern width of the concave portion of the insulating film is 1 / the pattern width of the wiring layer.
It is set in the range of 2 to 4/5.
【００１６】そして、本発明の半導体装置の製造方法
は、半導体基板上に層間絶縁膜を介して配線層を配設す
る半導体装置の製造方法であって、第１のフォトリソグ
ラフィ工程において配線層用マスクを用いた露光と現像
により、前記層間絶縁膜上に配線層のパターン寸法より
小さな寸法のパターンを有するレジストマスクを形成す
る工程と、前記レジストマスクをエッチングマスクにし
て前記層間絶縁膜の表面部をエッチングし絶縁膜の凸部
あるいは凹部を形成する工程と、前記レジストマスクを
除去し全面に配線材料膜を成膜した後、第２のフォトリ
ソグラフィ工程において前記配線用マスクを用いた露光
と現像により、前記配線層のパターンを有するレジスト
マスクを形成する工程と、前記配線層のパターンを有す
るレジストマスクをエッチングマスクにして前記配線材
料膜をエッチングし前記絶縁膜の凸部あるいは凹部を被
覆する配線層を形成する工程とを含む。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a wiring layer is provided on a semiconductor substrate with an interlayer insulating film interposed therebetween. Forming a resist mask having a pattern smaller than the pattern size of the wiring layer on the interlayer insulating film by exposure and development using a mask; and using the resist mask as an etching mask, a surface portion of the interlayer insulating film. To form a convex portion or a concave portion of the insulating film, and after removing the resist mask and forming a wiring material film on the entire surface, exposure and development using the wiring mask in a second photolithography step. The step of forming a resist mask having the pattern of the wiring layer, and a resist mask having the pattern of the wiring layer. In the Tchingumasuku and forming a wiring layer covering the convex portion or the concave portion of the insulating film by etching the wiring material film.
【００１７】上述した配線層下に設けられた絶縁膜の凸
部あるいは絶縁膜の凹部は、上記配線層を固定するよう
になる。このために、従来のように平坦な層間絶縁膜上
に配線層が形成される場合に比べて、配線層のパターン
ずれあるいはその剥離は激減するようになる。The convex portion of the insulating film or the concave portion of the insulating film provided under the wiring layer fixes the wiring layer. Therefore, as compared with the conventional case where the wiring layer is formed on the flat interlayer insulating film, the pattern shift of the wiring layer or the peeling thereof is significantly reduced.
【００１８】また、本発明によると、層間絶縁膜材料あ
るいは配線材料に関係無くこれらの材料間の接着性を向
上させる配線構造となり、微細な多層配線が簡便に形成
できるようになる。Further, according to the present invention, the wiring structure improves the adhesion between these materials regardless of the interlayer insulating film material or the wiring material, and it becomes possible to easily form fine multilayer wiring.
【００１９】[0019]
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図３に基づいて説明する。ここで、図
１（ａ）は配線構造の平面図であり、図１（ｂ）は図１
（ａ）に記すＡ１−Ａ２で切断したところの断面図であ
る。また、図２および図３は、本発明の配線構造の製造
工程順の断面図である。BEST MODE FOR CARRYING OUT THE INVENTION Next, a first embodiment of the present invention will be described with reference to FIGS. Here, FIG. 1A is a plan view of the wiring structure, and FIG.
It is sectional drawing which cut | disconnected by A1-A2 described in (a). 2 and 3 are cross-sectional views in the order of manufacturing steps of the wiring structure of the present invention.
【００２０】図１に示すように、シリコン基板１上にシ
リコン酸化膜系の絶縁膜で層間絶縁膜２が形成されてい
る。そして、層間絶縁膜２表面の所定の領域に絶縁膜凸
部３が形成される。配線層４は、上記の絶縁膜凸部３を
被覆するようにして層間絶縁膜２上に形成される。ここ
で、絶縁膜凸部３のパターン幅は配線層４のパターン幅
より小さくなり、絶縁膜凸部３は配線層４と同じ方向に
配設される。As shown in FIG. 1, an interlayer insulating film 2 is formed on a silicon substrate 1 by a silicon oxide film type insulating film. Then, the insulating film convex portion 3 is formed in a predetermined region on the surface of the interlayer insulating film 2. The wiring layer 4 is formed on the interlayer insulating film 2 so as to cover the insulating film convex portion 3 described above. Here, the pattern width of the insulating film convex portion 3 is smaller than the pattern width of the wiring layer 4, and the insulating film convex portion 3 is arranged in the same direction as the wiring layer 4.
【００２１】ここで、絶縁膜凸部３の高さが配線層の膜
厚の１／４〜１／２の範囲になるように設定される。ま
た、ここで、絶縁膜凸部３のパターン幅が配線層４のパ
ターン幅の１／２〜４／５になるように設定するとよ
い。上記のような絶縁膜凸部３と配線層４の構造である
と、平坦な層間絶縁膜上に配線層が形成される場合に比
べて、配線層４のパターンずれあるいはその剥離は激減
する。Here, the height of the insulating film convex portion 3 is set to be in the range of 1/4 to 1/2 of the film thickness of the wiring layer. Further, here, it is preferable to set the pattern width of the insulating film convex portion 3 to be 1/2 to 4/5 of the pattern width of the wiring layer 4. With the structure of the insulating film convex portion 3 and the wiring layer 4 as described above, the pattern shift of the wiring layer 4 or the peeling thereof is drastically reduced as compared with the case where the wiring layer is formed on the flat interlayer insulating film.
【００２２】次に、本発明の配線構造の製造方法につい
て説明する。図２（ａ）に示すように、シリコン基板１
上に化学気相成長（ＣＶＤ）法で膜厚が１μｍ程度のシ
リコン酸化膜を成膜し、ＣＭＰ法でその表面を平坦化す
る。そして、ポジ形のレジスト膜５を塗布法で形成す
る。Next, a method of manufacturing the wiring structure of the present invention will be described. As shown in FIG. 2A, the silicon substrate 1
A silicon oxide film having a film thickness of about 1 μm is formed on the upper surface by a chemical vapor deposition (CVD) method, and the surface thereof is flattened by a CMP method. Then, a positive resist film 5 is formed by a coating method.
【００２３】次に、図２（ｂ）に示しているように、通
常のフォトリソグラフィ技術でオーバー露光をする。す
なわち、ステッパー装置により、遮光部６を有する配線
用マスク７に照射光８を照射し、例えばパター寸法が
０．２μｍの遮光部６をレジスト膜５にパターン転写す
る。ここで、図２（ｂ）は１：１の等倍露光の場合を示
しているが、縮小投影露光でもよい。Next, as shown in FIG. 2B, overexposure is carried out by a normal photolithography technique. That is, the stepper device irradiates the wiring mask 7 having the light shielding portion 6 with the irradiation light 8 to transfer the pattern of the light shielding portion 6 having a pattern size of 0.2 μm to the resist film 5. Here, FIG. 2B shows the case of 1: 1 equal-magnification exposure, but reduction projection exposure may also be used.
【００２４】この露光工程において、オーバー露光をす
ると、レジスト膜５の露光部５ａの領域が増大し、レジ
スト膜５の未露光部５ｂのパターン幅が遮光部６の幅寸
法より小さくなる。例えば、オーバー露光後の未露光部
５ｂの幅は０．１μｍ程度になる。このような露光をし
た後には、通常のレジストの現像を行う。このようにし
て、図２（ｃ）に示すように、層間絶縁膜２上に凸部用
レジストマスク９を形成する。この凸部用レジストマス
ク９のパターン幅は、上記未露光部５ｂのパターン幅と
ほぼ同一である。In this exposure step, if overexposure is performed, the area of the exposed portion 5a of the resist film 5 increases, and the pattern width of the unexposed portion 5b of the resist film 5 becomes smaller than the width dimension of the light shielding portion 6. For example, the width of the unexposed portion 5b after overexposure is about 0.1 μm. After such exposure, normal resist development is performed. In this way, as shown in FIG. 2C, the convex resist mask 9 is formed on the interlayer insulating film 2. The pattern width of the convex portion resist mask 9 is almost the same as the pattern width of the unexposed portion 5b.
【００２５】次に、凸部用レジストマスク９をエッチン
グマスクにして、公知の反応性イオンエッチング（ＲＩ
Ｅ）で層間絶縁膜２を選択的にドライエッチングする。
このようにして、図３（ａ）に示しているように、シリ
コン基板１上の層間絶縁膜２表面に絶縁膜凸部３を形成
する。ここで、絶縁膜凸部３の高さは５０ｎｍ程度にな
るようにする。Then, using the resist mask 9 for the convex portion as an etching mask, known reactive ion etching (RI) is performed.
In E), the interlayer insulating film 2 is selectively dry-etched.
In this way, as shown in FIG. 3A, the insulating film convex portion 3 is formed on the surface of the interlayer insulating film 2 on the silicon substrate 1. Here, the height of the insulating film convex portion 3 is set to about 50 nm.
【００２６】次に、図３（ｂ）に示すように、絶縁膜凸
部３を有する層間絶縁膜２上に金属膜１０をスパッター
法あるいはＣＶＤ法で成膜する。この金属膜１０は、例
えばタングステン（Ｗ）でありその膜厚は０．１μｍで
ある。そして、図２（ｂ）で説明したのと同じようにし
てポジ形のレジスト膜に配線パターンを転写する。この
場合、図２（ｂ）のようなオーバー露光はしない。すな
わち、ステッパー装置により、遮光部６を有する配線用
マスク７に照射光１１を通常の方法で照射し、例えばパ
ター寸法が０．２μｍの遮光部６をレジスト膜にパター
ン転写する。このようにして、図３（ｂ）に示すように
パターン幅が０．２μｍの配線用レジストマスク１２が
形成される。Next, as shown in FIG. 3B, a metal film 10 is formed on the interlayer insulating film 2 having the insulating film convex portion 3 by the sputtering method or the CVD method. The metal film 10 is, for example, tungsten (W) and has a film thickness of 0.1 μm. Then, the wiring pattern is transferred to the positive type resist film in the same manner as described with reference to FIG. In this case, overexposure as shown in FIG. 2B is not performed. That is, the stepper device irradiates the wiring mask 7 having the light-shielding portion 6 with the irradiation light 11 by a normal method to transfer the pattern of the light-shielding portion 6 having a pattern size of 0.2 μm to the resist film. Thus, as shown in FIG. 3B, the wiring resist mask 12 having a pattern width of 0.2 μm is formed.
【００２７】以後は、配線用レジストマスク１２をエッ
チングマスクにしたＲＩＥで金属膜１０をドライエッチ
ングする。このようにして、図１で説明した本発明の配
線構造が形成される。After that, the metal film 10 is dry-etched by RIE using the wiring resist mask 12 as an etching mask. In this way, the wiring structure of the present invention described with reference to FIG. 1 is formed.
【００２８】図４は、上記の製造方法において、絶縁膜
凸部の形成を少し変えた例を示す。すなわち、図２
（ｃ）で示した凸部用レジストマスク９をエッチングマ
スクにして、公知のウェットエッチングでシリコン基板
１上の層間絶縁膜２を選択的にエッチングする。図４
（ａ）に示すように、この場合にはサイドエッチングが
進みテーパー形状の絶縁膜凸部３ａが層間絶縁膜２上に
形成される。FIG. 4 shows an example in which the formation of the insulating film convex portion is slightly changed in the above manufacturing method. That is, FIG.
Using the convex resist mask 9 shown in (c) as an etching mask, the interlayer insulating film 2 on the silicon substrate 1 is selectively etched by known wet etching. Figure 4
As shown in (a), in this case, side etching progresses and a tapered insulating film convex portion 3 a is formed on the interlayer insulating film 2.
【００２９】次に、以下は図３（ｂ）で説明したのと同
じである。図４（ｂ）に示すように、絶縁膜凸部３ａを
有する層間絶縁膜２上に金属膜１０を成膜する。そし
て、図２（ｂ）で説明したのと同じようにしてポジ形の
レジスト膜に配線パターンを転写する。すなわち、ステ
ッパー装置により、遮光部６を有する配線用マスク７に
照射光１１を通常の方法で照射し、例えばパター寸法が
０．２μｍの遮光部６をレジスト膜にパターン転写す
る。このようにして、図４（ｂ）に示すようにパターン
幅が０．２μｍの配線用レジストマスク１２が形成され
る。以後は、配線用レジストマスク１２をエッチングマ
スクにしたＲＩＥで金属膜１０をドライエッチングす
る。このようにして、図４（ｃ）に示すように、シリコ
ン基板１上の層間絶縁膜２上に断面がテーパー形状の絶
縁膜凸部３ａが形成され、この絶縁膜凸部３ａを被覆す
るようにして配線層４が形成される。Next, the following is the same as described with reference to FIG. As shown in FIG. 4B, the metal film 10 is formed on the interlayer insulating film 2 having the insulating film protrusion 3a. Then, the wiring pattern is transferred to the positive type resist film in the same manner as described with reference to FIG. That is, the stepper device irradiates the wiring mask 7 having the light-shielding portion 6 with the irradiation light 11 by a normal method to transfer the pattern of the light-shielding portion 6 having a pattern size of 0.2 μm to the resist film. Thus, as shown in FIG. 4B, the wiring resist mask 12 having a pattern width of 0.2 μm is formed. After that, the metal film 10 is dry-etched by RIE using the wiring resist mask 12 as an etching mask. In this way, as shown in FIG. 4C, the insulating film convex portion 3a having a tapered cross section is formed on the interlayer insulating film 2 on the silicon substrate 1, and the insulating film convex portion 3a is covered. Then, the wiring layer 4 is formed.
【００３０】この場合には、図２および図３で説明した
製造方法の場合よりも、配線層４のパターンずれおよび
配線層の剥がれは更に低減するようになる。In this case, the pattern shift of the wiring layer 4 and the peeling of the wiring layer are further reduced as compared with the case of the manufacturing method described with reference to FIGS.
【００３１】次に、本発明の第２の実施の形態について
図５乃至図７に基づいて説明する。ここで、図５（ａ）
は本発明の別の配線構造の平面図であり、図５（ｂ）は
図５（ａ）に記すＢ１−Ｂ２で切断したところの断面図
である。また、図６および図７は、本発明の配線構造の
製造工程順の断面図である。この場合は、第１の実施の
形態と異なり絶縁膜凸部の代わりに絶縁膜凹部形成され
る。Next, a second embodiment of the present invention will be described with reference to FIGS. Here, FIG.
Is a plan view of another wiring structure of the present invention, and FIG. 5B is a sectional view taken along line B1-B2 shown in FIG. 5A. 6 and 7 are sectional views in the order of manufacturing steps of the wiring structure of the present invention. In this case, unlike the first embodiment, the insulating film concave portion is formed instead of the insulating film convex portion.
【００３２】図５に示すように、シリコン基板２１上に
シリコン酸化膜系の絶縁膜で層間絶縁膜２２が形成され
ている。そして、層間絶縁膜２２表面の所定の領域に絶
縁膜凹部２３が形成される。配線層２４は、上記の絶縁
膜凹部２３を被覆するようにして層間絶縁膜２２上に形
成される。ここで、絶縁膜凹部２３のパターン幅は配線
層２４のパターン幅より小さくなり、絶縁膜凹部２３は
配線層２４と同じ方向に配設される。As shown in FIG. 5, an interlayer insulating film 22 is formed on a silicon substrate 21 with a silicon oxide film type insulating film. Then, the insulating film recess 23 is formed in a predetermined region on the surface of the interlayer insulating film 22. The wiring layer 24 is formed on the interlayer insulating film 22 so as to cover the insulating film recess 23. Here, the pattern width of the insulating film recess 23 is smaller than the pattern width of the wiring layer 24, and the insulating film recess 23 is arranged in the same direction as the wiring layer 24.
【００３３】この場合でも、絶縁膜凹部２３の深さが配
線層の膜厚の１／４〜１／２の範囲になるように設定す
るとよい。また、ここで、絶縁膜凹部２３のパターン幅
が配線層２４のパターン幅の１／２〜４／５になるよう
に設定するとよい。上記のような絶縁膜凹部２３と配線
層２４の構造であると、第１の実施の形態と同様に平坦
な層間絶縁膜上に配線層が形成される場合に比べて、配
線層２４のパターンずれあるいはその剥離は激減する。Even in this case, it is preferable to set the depth of the insulating film concave portion 23 within a range of 1/4 to 1/2 of the film thickness of the wiring layer. Further, here, it is preferable to set the pattern width of the insulating film concave portion 23 to be 1/2 to 4/5 of the pattern width of the wiring layer 24. With the structure of the insulating film concave portion 23 and the wiring layer 24 as described above, the pattern of the wiring layer 24 is different from the case where the wiring layer is formed on the flat interlayer insulating film as in the first embodiment. The shift or peeling is drastically reduced.
【００３４】次に、第２の実施の形態の配線構造の製造
方法について説明する。図６（ａ）に示すように、シリ
コン基板２１上にメチルシルセスキオキサン(Methyl Si
lsesquioxane）膜（以下、ＭＳＱ膜という）でもって膜
厚が１μｍの層間絶縁膜２２を形成する。ここで、ＭＳ
Ｑ膜の比誘電率はシリコン酸化膜の比誘電率よりも２０
％程度小さくなる。そして、ネガ形のレジスト膜２５を
塗布法で形成する。Next, a method of manufacturing the wiring structure of the second embodiment will be described. As shown in FIG. 6 (a), methylsilsesquioxane (Methyl Si) is formed on the silicon substrate 21.
The inter-layer insulating film 22 having a film thickness of 1 μm is formed by a lsesquioxane) film (hereinafter referred to as MSQ film). Where MS
The relative permittivity of the Q film is 20 more than that of the silicon oxide film.
It will be reduced by about%. Then, a negative resist film 25 is formed by a coating method.
【００３５】次に、図６（ｂ）に示しているように、第
１の実施の形態で説明したようにフォトリソグラフィ技
術でオーバー露光をする。すなわち、ステッパー装置に
より、遮光部２６を有する配線用マスク２７に照射光２
８を照射し、例えばパターン寸法が０．２μｍの遮光部
２６をレジスト膜２５にパターン転写する。この露光工
程において、オーバー露光をすると、レジスト膜２５の
露光部２５ａの領域が増大し、レジスト膜２５の未露光
部２５ｂのパターン幅が遮光部２６の幅寸法より小さく
なる。例えば、オーバー露光後の未露光部２５ｂの幅は
０．１μｍ程度になる。このような露光をした後には、
通常のレジストの現像を行う。このようにして、図６
（ｃ）に示すように、層間絶縁膜２２上に凹部用レジス
トマスク２９を形成する。この凹部用レジストマスク２
９のパターン幅は、上記未露光部２５ｂのパターン幅と
ほぼ同一である。Next, as shown in FIG. 6B, overexposure is performed by the photolithography technique as described in the first embodiment. That is, the stepper device irradiates the wiring mask 27 having the light shielding portion 26 with the irradiation light 2
8 is irradiated, and the light-shielding portion 26 having a pattern size of 0.2 μm is transferred onto the resist film 25. In this exposure step, if overexposure is performed, the area of the exposed portion 25a of the resist film 25 increases, and the pattern width of the unexposed portion 25b of the resist film 25 becomes smaller than the width dimension of the light shielding portion 26. For example, the width of the unexposed portion 25b after overexposure is about 0.1 μm. After such an exposure,
Normal resist development is performed. In this way, FIG.
As shown in (c), a resist mask 29 for recess is formed on the interlayer insulating film 22. This recessed resist mask 2
The pattern width of 9 is almost the same as the pattern width of the unexposed portion 25b.
【００３６】次に、凹部用レジストマスク２９をエッチ
ングマスクにして、ＲＩＥで層間絶縁膜２２を選択的に
ドライエッチングする。このようにして、図７（ａ）に
示しているように、シリコン基板２１上の層間絶縁膜２
２表面に絶縁膜凹部２３を形成する。ここで、絶縁膜凹
部２３の深さは５００ｎｍ程度になるようにする。Next, the interlayer insulating film 22 is selectively dry-etched by RIE using the recessed resist mask 29 as an etching mask. Thus, as shown in FIG. 7A, the interlayer insulating film 2 on the silicon substrate 21 is
2 Insulating film recess 23 is formed on the surface. Here, the depth of the insulating film recess 23 is set to about 500 nm.
【００３７】次に、図７（ｂ）に示すように、絶縁膜凹
部２３を有する層間絶縁膜２２上に金属膜３０をスパッ
ター法で成膜する。この金属膜３０は、アルミ銅合金で
ありその膜厚は１μｍである。Next, as shown in FIG. 7B, a metal film 30 is formed on the interlayer insulating film 22 having the insulating film recess 23 by a sputtering method. This metal film 30 is an aluminum-copper alloy and its film thickness is 1 μm.
【００３８】次に、図３（ｂ）で説明したのと同じよう
にしてポジ形のレジスト膜に配線パターンを転写する。
すなわち、ステッパー装置により、遮光部２６を有する
配線用マスク２７に照射光３１を通常の方法で照射し、
例えばパター寸法が０．２μｍの遮光部２６をレジスト
膜にパターン転写する。このようにして、図７（ｂ）に
示すようにパターン幅が０．２μｍの配線用レジストマ
スク３２が形成される。以後は、配線用レジストマスク
３２をエッチングマスクにしたＲＩＥで金属膜３０をド
ライエッチングする。このようにして、図５で説明した
本発明の第２の配線構造が形成される。Next, the wiring pattern is transferred to the positive type resist film in the same manner as described with reference to FIG.
That is, the stepper device irradiates the wiring mask 27 having the light shielding portion 26 with the irradiation light 31 by a normal method,
For example, the light-shielding portion 26 having a pattern size of 0.2 μm is pattern-transferred to the resist film. Thus, as shown in FIG. 7B, the wiring resist mask 32 having a pattern width of 0.2 μm is formed. After that, the metal film 30 is dry-etched by RIE using the wiring resist mask 32 as an etching mask. In this way, the second wiring structure of the present invention described with reference to FIG. 5 is formed.
【００３９】図８は、第２の実施の形態での製造方法に
おいて、絶縁膜凹部２３の形成方法を少し変える例を示
す。すなわち、図８（ａ）に示すように、図２（ｃ）で
示したのと同様にしてシリコン基板２１上の層間絶縁膜
２２表面に凹部用レジストマスク３３を形成する。FIG. 8 shows an example in which the method of forming the insulating film recess 23 is slightly changed in the manufacturing method according to the second embodiment. That is, as shown in FIG. 8A, a recessed resist mask 33 is formed on the surface of the interlayer insulating film 22 on the silicon substrate 21 in the same manner as shown in FIG.
【００４０】次に、図８（ｂ）に示すように、層間絶縁
膜２２上および凹部用レジストマスク３３を被覆するよ
うに絶縁膜３４を成膜しＣＭＰ法で研磨して凹部用レジ
ストマスク３３表面を露出させる。このようにして、凹
部用レジストマスク３３を除去すると、図８（ｃ）に示
すように、積層する層間絶縁膜２２と絶縁膜３４に絶縁
膜凹部２３が形成されるようになる。以後の配線層２４
の形成は図７で説明したのと同じとなる。Next, as shown in FIG. 8B, an insulating film 34 is formed so as to cover the interlayer insulating film 22 and the recessed resist mask 33, and the recessed resist mask 33 is polished by the CMP method. Expose the surface. By removing the recessed resist mask 33 in this manner, as shown in FIG. 8C, the insulating film recessed portion 23 is formed in the laminated interlayer insulating film 22 and the insulating film 34. Subsequent wiring layer 24
Is the same as that described with reference to FIG.
【００４１】上記の実施の形態では、絶縁膜凸部あるい
は絶縁膜凹部は、その上部に配設される配線層のパター
ン幅のみを縮小して形成されている。本発明はこのよう
な構造に限定されない。上記絶縁膜凸部あるいは絶縁膜
凹部が配線層の方向で区分されるように形成されていて
もよいことに言及しておく。この場合には、上記実施の
形態の場合と異なり、フォトリソグラフィ工程でのパタ
ーン転写において、絶縁膜凸部あるいは絶縁膜凹部形成
と配線層形成では別のフォトマスクあるいはレチクルを
用いることになる。In the above-described embodiment, the insulating film convex portion or the insulating film concave portion is formed by reducing only the pattern width of the wiring layer arranged above it. The present invention is not limited to such a structure. It should be noted that the insulating film convex portion or the insulating film concave portion may be formed so as to be divided in the direction of the wiring layer. In this case, unlike the case of the above-described embodiment, different photomasks or reticles are used for forming the insulating film convex portions or insulating film concave portions and for forming the wiring layer in the pattern transfer in the photolithography process.
【００４２】本発明では、絶縁膜凸部あるいは絶縁膜凹
部を形成する層間絶縁膜として有機系の絶縁膜を用いて
もよい。このような有機系絶縁膜としては、有機ポリシ
ラザン、ＢＣＢ（ベンゾシクロブテン）、ポリイミド、
プラズマＣＦポリマー、プラズマＣＨポリマー、ＳｉＬ
Ｋ（登録商標）、テフロンＡＦ（登録商標）、パリレン
Ｎ（登録商標）、パリレンＡＦ４（登録商標）、ポリナ
フタレンＮがある。また、その他の層間絶縁膜として、
シルセスキオキサン類の絶縁膜、あるいは、Ｓｉ−Ｈ結
合、Ｓｉ−ＣＨ3 結合、Ｓｉ−Ｆ結合のうち少なくとも
１つの結合を含むシリカ膜で形成してもよい。ここで、
シルセスキオキサン類の絶縁膜は、Ｓｉ−Ｏベースの誘
電体膜であり、そのような絶縁膜としては、ＭＳＱ膜の
他にシルセスキオキサン類であるハイドロゲンシルセス
キオキサン（Hydrogen Silsesquioxane）、メチレーテ
ッドハイドロゲンシルセスキオキサン（Methylated Hyd
rogen Silsesquioxane）あるいはフルオリネーテッドシ
ルセスキオキサン（Furuorinated Silsesquioxane）の
ような低誘電率膜がある。In the present invention, an organic insulating film may be used as the interlayer insulating film for forming the insulating film convex portion or the insulating film concave portion. As such an organic insulating film, organic polysilazane, BCB (benzocyclobutene), polyimide,
Plasma CF polymer, plasma CH polymer, SiL
There are K (registered trademark), Teflon AF (registered trademark), Parylene N (registered trademark), Parylene AF4 (registered trademark), and polynaphthalene N. In addition, as another interlayer insulating film,
It may be formed of an insulating film of silsesquioxane or a silica film containing at least one bond of Si—H bond, Si—CH 3 bond and Si—F bond. here,
The insulating film of silsesquioxane is a Si-O-based dielectric film. As such an insulating film, hydrogen silsesquioxane which is a silsesquioxane other than MSQ film is used. , Methylated hydrogen silsesquioxane (Methylated Hyd
There is a low dielectric constant film such as rogen Silsesquioxane or Fluorinated Silsesquioxane.
【００４３】そして、本発明では、配線層を構成する配
線材料として窒化タングステン（ＷＮ）、モリブデン
（Ｍｏ）、窒化モリブデン（ＭｏＮ）、窒化チタン（Ｔ
ｉＮ）、タングステンシリサイド（ＷＳｉ）、金（Ａ
ｕ）、銅（Ｃｕ）を用いても同様の効果が生じる。In the present invention, as the wiring material forming the wiring layer, tungsten nitride (WN), molybdenum (Mo), molybdenum nitride (MoN), titanium nitride (T).
iN), tungsten silicide (WSi), gold (A
The same effect can be obtained by using u) and copper (Cu).
【００４４】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。The present invention is not limited to the above-mentioned embodiments, and the embodiments can be appropriately modified within the scope of the technical idea of the present invention.
【００４５】[0045]
【発明の効果】以上に説明したように、本発明では、半
導体基板上に層間絶縁膜を介して配線層が形成される配
線構造において、層間絶縁膜に絶縁膜の凸部あるいは凹
部が形成されこの凸部あるいは凹部を被覆するようにし
て配線層が形成される。As described above, according to the present invention, in the wiring structure in which the wiring layer is formed on the semiconductor substrate through the interlayer insulating film, the insulating film is formed with the convex portion or the concave portion of the insulating film. A wiring layer is formed so as to cover the convex portions or the concave portions.
【００４６】このために、従来のように平坦な層間絶縁
膜上に配線層が形成される場合に比べて、配線層のパタ
ーンずれあるいはその剥離は激減する。また、本発明に
よると、層間絶縁膜材料あるいは配線材料に関係無くこ
れらの材料間の接着性を向上させる配線構造となり、微
細な多層配線が簡便に形成できるようになる。そして、
半導体装置の高性能化あるいは多機能化が大幅に促進さ
れる。Therefore, as compared with the conventional case where the wiring layer is formed on the flat interlayer insulating film, the pattern shift of the wiring layer or the peeling thereof is drastically reduced. Further, according to the present invention, the wiring structure improves the adhesion between these materials regardless of the interlayer insulating film material or the wiring material, and fine multilayer wiring can be easily formed. And
Higher performance or multi-functionality of semiconductor devices is greatly promoted.
【図１】本発明の第１の実施の形態を説明するための配
線構造の平面図と断面図である。FIG. 1 is a plan view and a sectional view of a wiring structure for explaining a first embodiment of the present invention.
【図２】本発明の第１の実施の形態の配線構造の製造工
程順の断面図である。FIG. 2 is a sectional view of the wiring structure according to the first embodiment of the present invention in the order of manufacturing steps.
【図３】本発明の第１の実施の形態の配線構造の製造工
程順の断面図である。FIG. 3 is a sectional view of the wiring structure according to the first embodiment of the present invention in the order of manufacturing steps.
【図４】本発明の第１の実施の形態の配線構造の製造工
程順の断面図である。FIG. 4 is a cross-sectional view in the manufacturing process order of the wiring structure according to the first embodiment of the present invention.
【図５】本発明の第２の実施の形態を説明するための配
線構造の平面図と断面図である。FIG. 5 is a plan view and a cross-sectional view of a wiring structure for explaining a second embodiment of the present invention.
【図６】本発明の第２の実施の形態の配線構造の製造工
程順の断面図である。FIG. 6 is a sectional view of the wiring structure according to the second embodiment of the present invention in the order of manufacturing steps.
【図７】本発明の第２の実施の形態の配線構造の製造工
程順の断面図である。FIG. 7 is a sectional view of the wiring structure according to the second embodiment of the present invention in the order of manufacturing steps.
【図８】本発明の第２の実施の形態の配線構造の製造工
程順の断面図である。FIG. 8 is a sectional view of the wiring structure according to the second embodiment of the present invention in the order of manufacturing steps.
【図９】従来の技術を説明するための配線構造の平面図
と断面図である。FIG. 9 is a plan view and a cross-sectional view of a wiring structure for explaining a conventional technique.
１，２１，１０１ シリコン基板 ２，２２ 層間絶縁膜 ３，３ａ 絶縁膜凸部 ４，２４ 配線層 ５，２５ レジスト膜 ５ａ，２５ａ 露光部 ５ｂ，２５ｂ 未露光部 ６，２６ 遮光部 ７，２７ 配線用マスク ８，１１，２８，３１ 照射光 ９ 凸部用レジストマスク １０，３０ 金属膜 １２，３２ 配線用レジストマスク ２３ 絶縁膜凹部 ２９，３３ 凹部用レジストマスク ３４ 絶縁膜 1,21,101 Silicon substrate 2,22 Interlayer insulation film 3,3a Insulation film protrusion 4,24 wiring layers 5,25 resist film 5a, 25a exposure unit 5b, 25b Unexposed part 6,26 Light shield 7,27 wiring mask 8, 11, 28, 31 Irradiation light 9 Convex resist mask 10,30 Metal film 12,32 Wiring resist mask 23 Insulating film recess 29,33 Recessed resist mask 34 Insulating film
フロントページの続き Ｆターム(参考） 5F033 HH09 HH11 HH13 HH19 HH20 HH28 HH32 HH33 HH34 MM17 PP06 PP15 QQ01 QQ09 QQ13 QQ19 QQ33 QQ48 RR01 RR04 RR21 RR22 RR24 RR25 XX19Continued front page F term (reference) 5F033 HH09 HH11 HH13 HH19 HH20 HH28 HH32 HH33 HH34 MM17 PP06 PP15 QQ01 QQ09 QQ13 QQ19 QQ33 QQ48 RR01 RR04 RR21 RR22 RR24 RR25 XX19
Claims (7)
層が形成される配線構造において、層間絶縁膜表面に絶
縁膜の凸部が形成され前記凸部を被覆する配線層が形成
されていることを特徴とする半導体装置。1. In a wiring structure in which a wiring layer is formed on a semiconductor substrate via an interlayer insulating film, a convex portion of an insulating film is formed on a surface of the interlayer insulating film, and a wiring layer covering the convex portion is formed. A semiconductor device characterized in that
膜厚の１／４〜１／２の範囲に設定されていることを特
徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the height of the convex portion of the insulating film is set in the range of 1/4 to 1/2 of the film thickness of the wiring layer.
線層のパターン幅の１／２〜４／５の範囲に設定されて
いることを特徴とする請求項１または請求項２記載の半
導体装置。3. The pattern width of the convex portion of the insulating film is set within a range of 1/2 to 4/5 of the pattern width of the wiring layer. Semiconductor device.
層が形成される配線構造において、層間絶縁膜表面に絶
縁膜の凹部が形成され前記凹部を被覆する配線層が形成
されていることを特徴とする半導体装置。4. In a wiring structure in which a wiring layer is formed on a semiconductor substrate via an interlayer insulating film, a concave portion of the insulating film is formed on the surface of the interlayer insulating film, and a wiring layer covering the concave portion is formed. A semiconductor device characterized by:
膜厚の１／４〜１／２の範囲に設定されていることを特
徴とする請求項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein the depth of the recess of the insulating film is set in the range of ¼ to ½ of the film thickness of the wiring layer.
線層のパターン幅の１／２〜４／５の範囲に設定されて
いることを特徴とする請求項４または請求項５記載の半
導体装置。6. The semiconductor according to claim 4, wherein the pattern width of the concave portion of the insulating film is set in the range of 1/2 to 4/5 of the pattern width of the wiring layer. apparatus.
層を配設する半導体装置の製造方法であって、第１のフ
ォトリソグラフィ工程において配線層用マスクを用いた
露光と現像により、前記層間絶縁膜上に配線層のパター
ン寸法より小さな寸法のパターンを有するレジストマス
クを形成する工程と、前記レジストマスクをエッチング
マスクにして前記層間絶縁膜の表面部をエッチングし絶
縁膜の凸部あるいは凹部を形成する工程と、前記レジス
トマスクを除去し全面に配線材料膜を成膜した後、第２
のフォトリソグラフィ工程において前記配線用マスクを
用いた露光と現像により、前記配線層のパターンを有す
るレジストマスクを形成する工程と、前記配線層のパタ
ーンを有するレジストマスクをエッチングマスクにして
前記配線材料膜をエッチングし前記絶縁膜の凸部あるい
は凹部を被覆する配線層を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。7. A method of manufacturing a semiconductor device, wherein a wiring layer is provided on a semiconductor substrate with an interlayer insulating film interposed therebetween, the method comprising exposing and developing using a wiring layer mask in the first photolithography step, Forming a resist mask having a pattern smaller than the pattern size of the wiring layer on the interlayer insulating film; and etching the surface portion of the interlayer insulating film using the resist mask as an etching mask to form a convex portion or a concave portion of the insulating film. And the step of forming a wiring material film on the entire surface after removing the resist mask
In the photolithography step of forming a resist mask having the pattern of the wiring layer by exposure and development using the wiring mask, and using the resist mask having the pattern of the wiring layer as an etching mask, the wiring material film And forming a wiring layer that covers the convex portion or the concave portion of the insulating film, the method of manufacturing a semiconductor device.
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