JP2003091567A - Layout design method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To solve possibility of failure to meet the timing since a path is not laid out near because improvement becomes difficult when timing is optimized after layout in a timing driven method for laying out cells under consideration of timing for improving timing error after layout, and a method of optimizing timing after layout, which act separately. SOLUTION: After initial rough layout, a restriction control processing process is provided, and cell delay is weighted to compute timing slack. Layout is then improved based on it. In this method, cell layout becomes possible under consideration of easiness of timing improvement, thereby timing improvement performance is improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計を行う方法に関するものであり、タイミ
ングを考慮した配置方法に関する発明である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for designing a layout of a semiconductor integrated circuit, and more particularly to a layout method in consideration of timing.

【０００２】[0002]

【従来の技術】レイアウト後のタイミングエラーを改善
するための方法として、タイミングを考慮しながらセル
配置を行うタイミングドリブン配置方法と、レイアウト
後に発生したタイミング違反を改善するために回路の最
適化および回路最適化で発生した回路修正部分をレイア
ウトへ反映させるレイアウト後のタイミング最適化方法
がある。2. Description of the Related Art As a method for improving a timing error after layout, a timing driven arrangement method for arranging cells while considering timing, and a circuit optimization and a circuit for improving a timing violation generated after the layout. There is a post-layout timing optimization method in which a circuit correction portion generated by optimization is reflected in the layout.

【０００３】タイミングドリブン配置方法は、セル配置
時にタイミングの厳しいパス中のセルを近傍配置する方
法である。また、レイアウト後のタイミング最適化方法
は、レイアウトから得られる配線遅延、配線負荷、配置
位置の情報を基にタイミング違反の発生しているパスの
最適化（セルのサイジング、バッファ挿入）を行う方法
である。パスとは、代表的には、回路内のフリップフロ
ップ間の配線径路である。The timing driven placement method is a method of placing cells in a path having a strict timing at the time of cell placement in the vicinity. The post-layout timing optimization method is a method of optimizing a path in which a timing violation has occurred (cell sizing, buffer insertion) based on information on wiring delay, wiring load, and placement position obtained from the layout. Is. A path is typically a wiring path between flip-flops in a circuit.

【０００４】[0004]

【発明が解決しようとする課題】従来のタイミングドリ
ブン配置方法では、初期概略配置を行った後で詳細配置
を行う。初期概略配置後の配置改善については、入力し
たネットリストと概略配置結果を基にタイミング検証を
行い、さらにそのタイミング検証の結果を基にして配置
改善を行う。この場合、レイアウト後のタイミング最適
化の改善容易性を考慮した配置を行うことはできない。In the conventional timing driven placement method, the detailed placement is performed after the initial rough placement. Regarding the placement improvement after the initial rough placement, the timing verification is performed based on the input netlist and the rough placement result, and further the placement improvement is performed based on the result of the timing verification. In this case, it is not possible to perform the layout considering the ease of improving the timing optimization after the layout.

【０００５】従来の方法では、タイミングドリブン配置
方法とレイアウト後のタイミング最適化方法とのそれぞ
れの方法が互いに独立事象で動作するため、レイアウト
後のタイミング最適化でタイミング改善が困難になるパ
スが近傍配置されず、適正なタイミングを満たすことが
できなくなる場合が発生する可能性がある。In the conventional method, the timing driven placement method and the post-layout timing optimizing method operate independently of each other, so that there is a proximity to a path where timing improvement after post-layout is difficult. There is a possibility that it may not be arranged and the proper timing may not be satisfied.

【０００６】さらには、次のように言うことができる。
従来技術の場合には、初期概略配置を行い、タイミング
検証してタイミング違反があれば条件を変更して初期概
略配置を再試行し、再度、タイミング違反があればさら
に条件を変更して初期概略配置を再試行するといったよ
うに、成功するまで試行を繰り返し行うようにしてい
た。このような再試行を単純に繰り返すだけであり、そ
れで善しとするものである。その原因は、前述したとお
り、初期概略配置処理とタイミング最適化での配置改善
とが互いに無関係な独立事象となっているためである。Further, it can be said as follows.
In the case of the conventional technique, initial rough placement is performed, timing verification is performed, and if there is a timing violation, the condition is changed and the initial rough placement is retried. It tried to repeat the deployment until it succeeded, such as retrying the placement. This kind of retry is simply repeated, which is good. The reason is that, as described above, the initial rough placement process and the placement improvement in the timing optimization are independent events that are unrelated to each other.

【０００７】あとのレイアウト後のタイミング最適化で
改善が困難になるパスのことについては、従来技術はこ
の段階ではなんら配慮していない。すなわち、先のこと
を見越しての前もっての対策が採られていないといえ
る。そのため、レイアウト後のタイミング最適化で適正
なタイミングを満たせなくなって、再試行の頻度が高く
なりすぎる嫌いがある。つまり、レイアウト設計の効率
が低いものとなっている。At this stage, the prior art does not consider the path which is difficult to be improved by the timing optimization after the layout. In other words, it can be said that no anticipatory measures have been taken in anticipation of the future. Therefore, there is a dislike that the timing optimization after the layout cannot satisfy the proper timing and the frequency of retries becomes too high. That is, the efficiency of layout design is low.

【０００８】本発明は上記した課題の解決を図るべく創
作したものであって、タイミング検証から詳細配置にか
けての途中において、あとのレイアウト後のタイミング
最適化での困難性のことについてあらかじめ見越してお
き、所要の対応を予見的に採るように工夫することによ
り、効率の良いレイアウト設計を実現することを目的と
している。The present invention was created in order to solve the above-mentioned problems, and in the middle of the timing verification to the detailed placement, anticipates the difficulty in the timing optimization after the subsequent layout in advance. , It is intended to realize an efficient layout design by devising so as to predictably take necessary measures.

【０００９】[0009]

【課題を解決するための手段】レイアウト設計方法につ
いての本発明は、前提として、少なくとも、初期概略配
置処理工程と、タイミング検証処理工程と、詳細配置処
理工程とを含むものとする。初期概略配置処理工程は、
レイアウト設計の初期に大枠の配置位置を決定する工程
である。タイミング検証処理工程は、前記初期概略配置
処理工程の後に行うもので、タイミング違反が発生して
いるか否かを検証する工程である。詳細配置処理工程
は、原則的には、前記タイミング検証処理工程において
タイミング違反が発生していない場合に行うもので、セ
ルの詳細な配置を行う工程である。The present invention of a layout design method is premised on at least an initial rough layout processing step, a timing verification processing step, and a detailed layout processing step. The initial rough placement process is
This is a process of deciding the layout position of the outline in the initial stage of layout design. The timing verification processing step is performed after the initial rough placement processing step, and is a step of verifying whether or not a timing violation has occurred. The detailed placement processing step is basically performed when no timing violation occurs in the timing verification processing step, and is a step of performing detailed placement of cells.

【００１０】このような前提において、本発明における
レイアウト設計方法はさらに、制約制御処理工程と、配
置改善処理工程とを含むものとして構成されている。制
約制御処理工程は、前記タイミング検証処理工程でタイ
ミング違反が発生している場合に実行するもので、パス
のタイミングスラック（遅延量の余裕）を再度計算する
工程であり、配置改善処理工程は、前記制約制御処理工
程の後に実行するもので、再度計算したタイミングスラ
ックを基にパスの配置の改善を行う工程である。すなわ
ち、レイアウト後のタイミング最適化で改善が困難にな
ると推定されるパス中のセルについては、改善がより容
易なパスに比べて、より近傍に配置する近傍配置を実行
するものである。配置改善処理工程に引き続いて詳細配
置処理工程へ進む。Under such a premise, the layout designing method of the present invention is further configured to include a constraint control processing step and a layout improvement processing step. The constraint control processing step is executed when a timing violation occurs in the timing verification processing step, and is a step of recalculating the timing slack (delay amount margin) of the path. This step is executed after the constraint control processing step, and is a step of improving the placement of paths based on the recalculated timing slack. That is, for a cell in a path that is estimated to be difficult to improve by post-layout timing optimization, neighboring placement is performed in which it is placed closer to the cell than a path that is easier to improve. Subsequent to the layout improvement processing step, the detailed layout processing step proceeds.

【００１１】本発明においては、レイアウト後のタイミ
ング最適化で改善が困難になると想定されるパスを所要
の判断基準パラメータに基づいてあらかじめ割り出して
おく。つまり、先のことを見越しての前もっての対策を
採る。初期概略配置の再試行に戻ることなく、初期概略
配置とは異なる配置に変更する配置改善を行い、レイア
ウト後のタイミング最適化で改善が困難になると推定さ
れるパスについては、これを優先的に近傍配置となし、
タイミング検証ではタイミング違反しているがタイミン
グ最適化で改善が比較的容易であるとするパスについて
は、パスを構成しているセルのランクアップ（駆動能力
を上げる）等の手法により事後処理的に対応する。その
結果として、従来技術に比べて、レイアウト設計の効率
を飛躍的に向上させることができる。In the present invention, a path which is supposed to be difficult to improve by timing optimization after layout is determined in advance based on a required criterion parameter. In other words, take proactive measures in anticipation of the future. Instead of returning to the initial rough placement retry, change the layout to a different layout from the initial rough placement, and prioritize this for paths that are estimated to be difficult to improve with post-layout timing optimization. With or without nearby placement,
For paths that violate the timing in timing verification but are relatively easy to improve by timing optimization, post-processing can be performed by methods such as rank up (increasing drive capacity) of cells that make up the path. Correspond. As a result, the efficiency of layout design can be dramatically improved as compared with the conventional technique.

【００１２】上記の判断基準パラメータとして何を採用
するかについては、以下に説明するように、種々の形態
があり得る。There are various forms of what is adopted as the above-mentioned criterion parameter, as will be described below.

【００１３】[0013]

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.

【００１４】本願第１の発明のレイアウト設計方法は、
初期に大枠の配置位置を決定する初期概略配置処理工程
と、前記初期概略配置処理工程の後にタイミング違反が
発生しているかを検証するタイミング検証処理工程と、
前記タイミング検証処理工程でタイミング違反が発生し
ていない場合に詳細な配置を行う詳細配置処理工程とを
含むレイアウト設計方法において、前記タイミング検証
処理工程でタイミング違反が発生している場合にパスの
タイミングスラックを再度計算する制約制御処理工程
と、前記制約制御処理工程の後に再度計算したタイミン
グスラックを基に配置の改善を行う配置改善処理工程と
を含むことを特徴としている。The layout designing method of the first invention of the present application is
An initial rough placement processing step for initially determining the placement position of the outline, and a timing verification processing step for verifying whether a timing violation has occurred after the initial rough placement processing step,
In a layout design method including a detailed placement processing step for performing detailed placement when no timing violation occurs in the timing verification processing step, the timing of the path when the timing violation occurs in the timing verification processing step. It is characterized by including a constraint control processing step of recalculating the slack and an arrangement improvement processing step of improving the arrangement based on the timing slack recalculated after the constraint control processing step.

【００１５】この第１の発明による作用については、上
記の〔課題を解決するための手段〕の項で説明したのと
実質的に同様のものとなる。すなわち、レイアウト後の
タイミング最適化で改善が困難になると想定されるパス
を所要の判断基準パラメータに基づいてあらかじめ割り
出しておき、レイアウト後のタイミング最適化で改善が
困難になるパスについては、これを優先的に近傍配置と
なし、タイミング検証ではタイミング違反しているがタ
イミング最適化で改善が比較的容易であるパスについて
は、セルのランクアップ等の手法により事後処理的に対
応することとし、結果として、従来技術に比べて、レイ
アウト設計の効率を飛躍的に向上させることができる。The operation of the first invention is substantially the same as that described in the section [Means for solving the problems] above. In other words, the paths that are expected to be difficult to improve by post-layout timing optimization are determined in advance based on the required judgment criteria parameters, and those that are difficult to improve by post-layout timing optimization are Paths that are preferentially placed in the vicinity and that violate timing in timing verification but are relatively easy to improve by timing optimization will be handled post-processing by methods such as cell rank up. As a result, it is possible to dramatically improve the efficiency of layout design as compared with the related art.

【００１６】判断基準パラメータとして何を採用するか
について、以下の発明群が対応する。The following invention groups correspond to what is adopted as a criterion parameter.

【００１７】本願第２の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストとセル遅延情報に基づいてセル遅延の計算を行
うとともに、前記セル遅延テーブルを更新して新たなセ
ル遅延テーブルを作成するセル遅延計算処理工程である
というものである。この場合の特徴は、タイミング最適
化における改善困難パスの割り出し判断基準にセル遅延
情報が含まれているということである。The layout designing method of the second invention of the present application is
In the first invention, the constraint control processing step calculates a cell delay based on a cell delay table in which a cell delay value is described, an input netlist and cell delay information, and updates the cell delay table. This is a cell delay calculation processing step of creating a new cell delay table. The feature in this case is that the cell delay information is included in the index determination criterion of the difficult improvement path in the timing optimization.

【００１８】この第２の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブル、ネッ
トリストおよびセル遅延情報に基づくセル遅延計算処理
工程でのタイミングスラック（遅延量の余裕）の評価に
なっている。これによれば、タイミング違反があった場
合でも、初期概略配置処理の再試行に戻ることなく、初
期概略配置とは異なる配置に変更する配置改善を行い、
レイアウト後のタイミング最適化で改善が困難になるパ
スについては、これを優先的に近傍配置となし、タイミ
ング検証ではタイミング違反しているがタイミング最適
化で改善が比較的容易であるとするパスについては、パ
スを構成しているセルのランクアップ等の手法により事
後処理的に対応する。その結果として、レイアウト設計
の効率を飛躍的に向上させることができる。The operation of the second invention is as follows. A criterion for determining a difficult improvement path in timing optimization after layout is evaluation of timing slack (delay amount margin) in a cell delay calculation processing step based on a cell delay table, a netlist, and cell delay information. According to this, even if there is a timing violation, the layout is improved by changing to a layout different from the initial rough layout without returning to the retry of the initial rough layout processing.
For paths that are difficult to improve by timing optimization after layout, we preferentially place them in the neighborhood, and consider timing violations in timing verification but relatively easy improvements in timing optimization. Is post-processed by a method such as rank-up of cells forming a path. As a result, the efficiency of layout design can be dramatically improved.

【００１９】本願第３の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストとセルラインアップ情報に基づいてセル遅延の
計算を行うとともに、前記セル遅延テーブルを更新して
新たなセル遅延テーブルを作成するセル遅延計算処理工
程であるというものである。この場合の特徴は、タイミ
ング最適化における改善困難パスの割り出し判断基準に
セルラインアップ情報が含まれているということであ
る。The layout designing method of the third invention of the present application is
In the first invention, the constraint control processing step calculates a cell delay based on a cell delay table in which cell delay values are described, an input netlist and cell lineup information, and the cell delay table is stored. This is a cell delay calculation processing step of updating and creating a new cell delay table. The feature in this case is that the cell lineup information is included in the determination criterion of the difficult improvement path in the timing optimization.

【００２０】この第３の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブル、ネッ
トリストおよびセルラインアップ情報に基づくセル遅延
計算処理工程でのタイミングスラックの評価になってい
る。セル遅延計算処理工程では、セルラインアップの数
が多いセルほど小さなセル遅延に計算し、セルラインア
ップの数が少ないセルほど大きなセル遅延に計算し直
す。これは、セルのラインアップの数が多いセルほどレ
イアウト後のタイミング最適化で改善が容易になり、セ
ルのラインアップの数が少ないセルほどレイアウト後の
タイミング最適化で改善が困難になるとが推測されるた
めである。The operation of the third invention is as follows. The criterion for determining difficult-to-improve paths in the timing optimization after layout is the evaluation of timing slack in the cell delay calculation process based on the cell delay table, netlist and cell lineup information. In the cell delay calculation processing step, a cell with a larger number of cell lineups is calculated with a smaller cell delay, and a cell with a smaller number of cell lineups is calculated with a larger cell delay. It is assumed that the more the number of cell line-ups, the easier it will be to improve with timing optimization after layout, and the smaller the number of cell line-ups, the more difficult it will be to improve with timing optimization after layout. Because it is done.

【００２１】セルのラインアップの数が少ないセルほど
レイアウト後のタイミング最適化で改善が困難になると
の推測に基づいて、セルラインアップ情報に基づくセル
遅延計算処理工程では、セルラインアップの数が少ない
セルほど大きなセル遅延に計算し直すことにより、タイ
ミング最適化、配置改善を合理的なものとなしてある。
その結果として、レイアウト設計の効率をさらに向上さ
せることができる。Based on the assumption that the smaller the number of cell line-ups, the more difficult it is to improve the timing optimization after layout, in the cell delay calculation processing step based on the cell line-up information, the number of cell line-ups is increased. By recalculating the cell delay to a larger value for fewer cells, timing optimization and placement improvement are rationalized.
As a result, the efficiency of layout design can be further improved.

【００２２】本願第４の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストとセルラインアップ情報に基づいてセルのラン
クアップ度合いを判定するセルランクアップ度合い判定
処理工程と、前記判定結果に基づいてセル遅延の計算を
行って新たなセル遅延テーブルを作成するセル遅延計算
処理工程とからなるものである。この場合の特徴は、タ
イミング最適化における改善困難パスの割り出し判断基
準にセルラインアップ情報が含まれていること、および
ランクアップ度合いを判定するということである。The layout designing method of the fourth invention of the present application is
In the first aspect of the invention, the constraint control processing step determines a cell rank-up degree based on a cell delay table in which cell delay values are described, an input netlist, and cell line-up information. It comprises a processing step and a cell delay calculation processing step of creating a new cell delay table by calculating a cell delay based on the judgment result. The characteristics in this case are that the cell line-up information is included in the determination criterion for the difficult-to-improve path in the timing optimization, and the rank-up degree is determined.

【００２３】この第４の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブル、ネッ
トリストおよびセルラインアップ情報に基づくセルラン
クアップ度合い判定処理工程でのランクアップ度合いの
評価、ならびに、ランクアップ情報に基づくセル遅延計
算処理工程でのタイミングスラックの評価になってい
る。セルランクアップ度合い判定処理工程では、セルラ
ンクアップの度合いが低いセルに対して大きな遅延に計
算し、ランクアップの度合いが高いセルに対しては小さ
なセル遅延に計算する。これは、ランクアップ可能なセ
ルが多いほどレイアウト後のタイミング最適化で改善が
容易になり、ランクアップ可能なセルが少ないほどレイ
アウト後のタイミング最適化で改善が困難になることが
推測されるためである。The operation of the fourth invention is as follows. The criteria for determining difficult paths to improve in post-layout timing optimization are the cell delay table, netlist and cell lineup information. It is based on the evaluation of timing slack in the cell delay calculation process. In the cell rank up degree determination processing step, a large delay is calculated for a cell with a low cell rank up, and a small cell delay is calculated for a cell with a high rank up. This is because it is estimated that the more cells that can be ranked up, the easier it will be to improve with timing optimization after layout, and the smaller the number of cells that can be ranked up, the more difficult it will be to improve with timing optimization after layout. Is.

【００２４】ランクアップ可能なセルが少ないほどレイ
アウト後のタイミング最適化で改善が困難になるとの推
測に基づいて、セルラインアップ情報に基づくセルラン
クアップ度合い判定処理工程では、ランクアップ可能な
セルが少ないほど大きなセル遅延に計算し直すことによ
り、タイミング最適化、配置改善を合理的なものとなし
てある。その結果として、レイアウト設計の効率をさら
に向上させることができる。Based on the assumption that the smaller the number of cells that can be ranked up is, the more difficult it will be to improve the timing optimization after layout. The smaller the number is, the larger the cell delay is calculated, and the timing optimization and the placement improvement are rationalized. As a result, the efficiency of layout design can be further improved.

【００２５】本願第５の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストに基づいてネットのファンアウト数を計算する
ファンアウト計算処理工程と、前記ファンアウト数に基
づいてセル遅延の計算を行って新たなセル遅延テーブル
を作成するセル遅延計算処理工程とからなるものであ
る。この場合の特徴は、タイミング最適化における改善
困難パスの割り出し判断基準にファンアウト情報が含ま
れているということである。The layout designing method of the fifth invention of the present application is
In the first invention, the constraint control processing step includes a fan-out calculation processing step of calculating a fan-out number of nets based on a cell delay table in which cell delay values are described and an input net list; And a cell delay calculation processing step of creating a new cell delay table by calculating the cell delay based on the number. The characteristic of this case is that the fanout information is included in the criteria for determining the difficult-to-improve path in the timing optimization.

【００２６】この第５の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブルおよび
ネットリストに基づくファンアウト計算処理工程でのフ
ァンアウトの評価、ならびに、ファンアウト情報に基づ
くセル遅延計算処理工程でのタイミングスラックの評価
になっている。ファンアウト計算処理工程では、ネット
のファンアウトが大きいセルほど大きなセル遅延に計算
し、ファンアウトの小さいセルほど小さなセル遅延に計
算する。これは、ファンアウトの大きいネットほど配線
長が増加し、レイアウト後のタイミング最適化で改善が
困難になり、ファンアウトの小さいネットほど配線長が
短く、レイアウト後のタイミング最適化で改善が容易と
なることが推測されるためである。The operation of the fifth invention is as follows. The criteria for determining difficult-to-improve paths in the timing optimization after layout are the fanout evaluation in the fanout calculation processing step based on the cell delay table and the netlist, and the cell delay calculation processing step based on the fanout information. It is an evaluation of timing slack. In the fan-out calculation processing step, a cell with a larger net fan-out is calculated with a larger cell delay, and a cell with a smaller fan-out is calculated with a smaller cell delay. This is because a net with a larger fanout has a larger wiring length, which makes it difficult to improve it by timing optimization after layout. A net with a smaller fanout has a shorter wiring length, which is easier to improve by timing optimization after layout. This is because it is supposed that

【００２７】ファンアウトの大きいネットほどレイアウ
ト後のタイミング最適化で改善が困難になるとの推測に
基づいて、ファンアウト計算処理工程では、ファンアウ
トの大きいネットほど大きなセル遅延に計算し直すこと
により、タイミング最適化、配置改善を合理的なものと
なしてある。その結果として、レイアウト設計の効率を
さらに向上させることができる。Based on the assumption that a net with a larger fanout will be more difficult to improve by timing optimization after layout, in the fanout calculation processing step, a net with a larger fanout is recalculated to have a larger cell delay. Timing optimization and layout improvement are rational. As a result, the efficiency of layout design can be further improved.

【００２８】本願第６の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストに基づいてネットのファンアウト数を計算する
ファンアウト計算処理工程と、前記ファンアウト数から
バッファを挿入するか否かの判断を行うバッファ挿入判
断処理工程と、バッファ挿入を推定された場合にバッフ
ァ挿入分の遅延に基づいてセル遅延の計算を行って新た
なセル遅延テーブルを作成するセル遅延計算処理工程と
からなるものである。この場合の特徴は、タイミング最
適化における改善困難パスの割り出し判断基準にファン
アウト情報が含まれていること、およびバッファ挿入判
断処理を行うということである。The layout designing method of the sixth invention of the present application is
In the first invention, the constraint control processing step includes a fan-out calculation processing step of calculating a fan-out number of nets based on a cell delay table in which cell delay values are described and an input net list; Buffer insertion judgment processing step to judge whether or not to insert a buffer from the number, and when the buffer insertion is estimated, the cell delay is calculated based on the delay of the buffer insertion and a new cell delay table is created. Cell delay calculation processing step. The features in this case are that fan-out information is included in the index determination criteria of difficult-to-improve paths in timing optimization, and that buffer insertion determination processing is performed.

【００２９】この第６の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブルおよび
ネットリストに基づくファンアウト計算処理工程でのフ
ァンアウトの評価、ファンアウト情報に基づくバッファ
挿入判断処理工程でのバッファを挿入すべきか否かの判
断、ならびに、ファンアウト情報に基づくセル遅延計算
処理工程でのタイミングスラックの評価になっている。
バッファを挿入する場合には、挿入しない場合に比べ
て、レイアウト後のタイミング最適化で改善が困難にな
ると推測することができる。この推測に基づいて、バッ
ファ挿入を行うと予想される場合には大きなセル遅延に
計算し直すことにより、合理的なタイミング最適化、配
置改善を実現することができる。その結果として、レイ
アウト設計の効率を飛躍的に向上させることができる。The operation of the sixth invention is as follows. The criteria for determining difficult-to-improve paths in timing optimization after layout are the fanout evaluation in the fanout calculation processing step based on the cell delay table and the netlist, and the buffer in the buffer insertion determination processing step based on the fanout information. The judgment is whether or not to insert, and the timing slack is evaluated in the cell delay calculation processing step based on the fan-out information.
It can be inferred that when a buffer is inserted, improvement is more difficult due to timing optimization after layout, as compared with the case where a buffer is not inserted. Based on this estimation, when it is expected that buffer insertion will be performed, recalculation with a large cell delay can realize rational timing optimization and layout improvement. As a result, the efficiency of layout design can be dramatically improved.

【００３０】本願第７の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストに基づいてネットのファンアウト数を計算する
ファンアウト計算処理工程と、前記ファンアウト数から
バッファを挿入するか否かの判断を行うバッファ挿入判
断処理工程と、バッファ挿入を推定された場合にバッフ
ァの挿入段数を推定するバッファ挿入段数推定処理工程
と、前記推定されたバッファ挿入分の遅延に基づいてセ
ル遅延の計算を行って新たなセル遅延テーブルを作成す
るセル遅延計算処理工程とからなるものである。この場
合の特徴は、タイミング最適化における改善困難パスの
割り出し判断基準にファンアウト情報が含まれているこ
と、バッファ挿入段数推定処理を行うこと、および推定
されたバッファ挿入分の遅延に基づいてセル遅延の計算
を行うということである。The layout designing method of the seventh invention of the present application is
In the first invention, the constraint control processing step includes a fan-out calculation processing step of calculating a fan-out number of nets based on a cell delay table in which cell delay values are described and an input net list; Buffer insertion determination processing step of determining whether to insert a buffer from the number, a buffer insertion step number estimation processing step of estimating a buffer insertion step number when the buffer insertion is estimated, and the estimated buffer insertion step Cell delay calculation processing step of calculating a cell delay on the basis of the delay and creating a new cell delay table. The characteristics in this case are that the fan-out information is included in the determination criterion for the difficult-to-improve path in the timing optimization, the buffer insertion stage number estimation process is performed, and the cell delay is calculated based on the estimated buffer insertion delay. It means to calculate the delay.

【００３１】この第７の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブルおよび
ネットリストに基づくファンアウト計算処理工程でのフ
ァンアウトの評価、ファンアウト情報に基づくバッファ
挿入判断処理工程でのバッファを挿入すべきか否かの判
断、ファンアウトに基づくバッファ挿入段数推定処理工
程でのバッファ挿入段数の推定、ならびに、推定された
バッファ挿入分の遅延に基づくセル遅延計算処理工程で
のタイミングスラックの評価になっている。挿入するバ
ッファの段数が多いと予想されるセルほどレイアウト後
のタイミング最適化で改善が困難になると推測すること
ができる。この推測に基づいて、バッファ挿入段数の大
きいセルほど大きなセル遅延に計算し直すことにより、
合理的なタイミング最適化、配置改善を実現することが
できる。その結果として、レイアウト設計の効率を飛躍
的に向上させることができる。The operation of the seventh invention is as follows. The criteria for determining difficult-to-improve paths in timing optimization after layout are the fanout evaluation in the fanout calculation processing step based on the cell delay table and the netlist, and the buffer in the buffer insertion determination processing step based on the fanout information. For determining whether to insert or not, estimating the number of buffer insertion stages in the process of estimating the number of buffer insertion stages based on fan-out, and evaluating the timing slack in the process of calculating cell delay based on the estimated buffer insertion delay. Has become. It can be inferred that it is more difficult to improve the timing optimization after layout for a cell in which the number of stages of the buffer to be inserted is expected to be large. Based on this estimation, by recalculating the cell delay as the cell with a larger number of buffer insertion stages,
Reasonable timing optimization and layout improvement can be realized. As a result, the efficiency of layout design can be dramatically improved.

【００３２】本願第８の発明のレイアウト設計方法は、
上記第１の発明において、前記制約制御処理工程は、セ
ル遅延値が記述されたセル遅延テーブルと入力したネッ
トリストに基づいてネットのファンアウト数を計算する
ファンアウト計算処理工程と、前記ファンアウト数から
バッファを挿入するか否かの判断を行うバッファ挿入判
断処理工程と、バッファ挿入を推定された場合にバッフ
ァの挿入段数を推定するバッファ挿入段数推定処理工程
と、前記挿入されたバッファの出力ファンアウト数から
挿入されるバッファの遅延と出力ファンアウト数に基づ
いてセル遅延の計算を行って新たなセル遅延テーブルを
作成するセル遅延計算処理工程とからなるものである。
この場合の特徴は、タイミング最適化における改善困難
パスの割り出し判断基準にファンアウト情報が含まれて
いるということ、バッファ挿入段数推定処理ならびに挿
入バッファファンアウト計算処理工程を行うということ
である。The layout designing method of the eighth invention of the present application is
In the first invention, the constraint control processing step includes a fan-out calculation processing step of calculating a fan-out number of nets based on a cell delay table in which cell delay values are described and an input net list; A buffer insertion determination processing step for determining whether to insert a buffer from the number, a buffer insertion step number estimation processing step for estimating a buffer insertion step number when the buffer insertion is estimated, and an output of the inserted buffer The cell delay calculation processing step of calculating a cell delay based on the delay of the buffer inserted from the fan-out number and the output fan-out number to create a new cell delay table.
The features of this case are that the fanout information is included in the index determination criterion of the difficult-to-improve path in the timing optimization, and the buffer insertion stage number estimation processing and the insertion buffer fanout calculation processing step are performed.

【００３３】この第８の発明による作用は次のとおりで
ある。レイアウト後のタイミング最適化における改善困
難パスの割り出し判断基準が、セル遅延テーブルおよび
ネットリストに基づくファンアウト計算処理工程でのフ
ァンアウトの評価、ファンアウト情報に基づくバッファ
挿入判断処理工程でのバッファを挿入すべきか否かの判
断、ファンアウトに基づくバッファ挿入段数推定処理工
程でのバッファ挿入段数の推定、および挿入バッファの
出力ファンアウト数に基づいてセル遅延の計算を行って
新たなセル遅延テーブルを作成するセル遅延計算処理工
程でのタイミングスラックの評価になっている。The operation of the eighth invention is as follows. The criteria for determining difficult-to-improve paths in timing optimization after layout are the fanout evaluation in the fanout calculation processing step based on the cell delay table and the netlist, and the buffer in the buffer insertion determination processing step based on the fanout information. A new cell delay table is created by determining whether or not to insert, estimating the number of buffer insertion stages in the process of estimating the number of buffer insertion stages based on fanout, and calculating the cell delay based on the number of output fanouts of the insertion buffer. It is used to evaluate timing slack in the cell delay calculation process to be created.

【００３４】ファンアウト数からバッファ挿入の必要性
の判断、次いでバッファ挿入段数の推定、さらにファン
アウト数の割り出しに基づく新たなセル遅延テーブルの
作成という一連の処理を行うので、レイアウト設計の効
率を飛躍的に向上させることができる。The efficiency of layout design is improved because a series of processes is performed to judge the necessity of buffer insertion from the number of fan-outs, estimate the number of buffer insertion stages, and create a new cell delay table based on the calculation of the number of fan-outs. It can be dramatically improved.

【００３５】（具体的な実施の形態）以下、本発明にか
かわるレイアウト設計方法の具体的な実施の形態を図面
に基づいて説明する。(Specific Embodiment) A specific embodiment of the layout designing method according to the present invention will be described below with reference to the drawings.

【００３６】（実施の形態１）図１は本発明の実施の形
態１のレイアウト設計方法における処理工程の流れを示
すフローチャートである。(Embodiment 1) FIG. 1 is a flow chart showing the flow of processing steps in a layout design method according to Embodiment 1 of the present invention.

【００３７】この実施の形態のレイアウト設計方法は、
次の（１）〜（５）の各工程から成り立っている。すな
わち、（１）初期に大枠の概略の配置を決定した上で、
次のタイミング検証処理工程１０１へ移行する初期概略
配置処理工程１００と、（２）タイミング違反が発生し
ているか否かを判断した上で、タイミング違反がある場
合は、制約制御処理工程１０２へ移行し、タイミング違
反がない場合は、詳細配置処理工程１０６へ移行するタ
イミング検証処理工程１０１と、（３）セル遅延を再度
計算し、パスのタイミングスラック（遅延量）を計算し
た上で、配置改善処理工程１０３へ移行する制約制御処
理工程１０２と、（４）タイミング違反が発生している
パスの配置改善を行った上で、詳細配置処理工程１０６
へ移行する配置改善処理工程１０３と、（５）最後の段
階として詳細な配置を行う詳細配置処理工程１０６と、
から構成されている。The layout design method of this embodiment is
It comprises the following steps (1) to (5). That is, (1) after deciding the rough layout in the initial stage,
If there is a timing violation after determining the initial rough placement processing step 100 that moves to the next timing verification processing step 101 and (2) timing violation, move to the constraint control processing step 102. If there is no timing violation, the timing verification processing step 101 moves to the detailed placement processing step 106, and (3) the cell delay is calculated again, and the timing slack (delay amount) of the path is calculated, and then the placement is improved. After performing the constraint control processing step 102 that shifts to the processing step 103 and (4) improving the placement of the path in which the timing violation has occurred, the detailed placement processing step 106
An arrangement improvement processing step 103 for shifting to (5) a detailed arrangement processing step 106 for performing detailed arrangement as a final step,
It consists of

【００３８】次に、図１３、図１４、図１５を用いて、
第１の実施例を説明する。Next, referring to FIG. 13, FIG. 14 and FIG.
A first embodiment will be described.

【００３９】図１３に示すパス１３０２とパス１３０３
の配置方法を図１のフローチャートに沿って説明する。Paths 1302 and 1303 shown in FIG.
The arrangement method will be described with reference to the flowchart of FIG.

【００４０】図１３のパス１３０２は、パス中のセルの
段数は、１３０１と１３０４との２段で少ないが、ファ
ンアウトの数が“６”のネットを駆動するセル１３０１
の駆動能力が小さいものとなっており、このためにパス
１３０２の遅延値が大きな値になっているとする。The path 1302 of FIG. 13 has a small number of cells in the path, namely two cells 1301 and 1304, but the cell 1301 for driving a net having a fanout number "6".
It is assumed that the driving capacity of the path is small, and therefore the delay value of the path 1302 is large.

【００４１】一方、パス１３０３は、パス中のセル段数
は、１３０５，１３０６，１３０７，１３０８，１３０
９の５段と多いが、それぞれのセルのファンアウトの数
は“１”であり、パス中のセルは駆動能力が最大のセル
が割り付けられたパスとする。On the other hand, the number of cell stages in the path 1303 is 1305, 1306, 1307, 1308, 130.
The number of fan-outs of each cell is “1”, which is as many as 5 stages of 9, and the cell having the maximum driving capability is assigned to the cell in the path.

【００４２】ここで、見込みの評価として、パス１３０
２は、レイアウト後のタイミング最適化で改善が困難に
なるパスではあるが、ランクアップする（駆動能力を上
げる）ことが容易であり、ランクアップにてタイミング
違反を解消することができるパスであると想定してい
る。Here, the path 130 is used as a prospective evaluation.
Path 2 is a path that is difficult to improve by timing optimization after layout, but is a path that can be easily ranked up (driving capacity can be improved) and timing violation can be resolved by ranking up. I assume that.

【００４３】まず、初期概略配置処理工程１００にて、
初期概略配置を行う。このとき、パス１３０２のタイミ
ング違反がパス１３０３のタイミング違反に比べて大き
いため、図１４に示すようにタイミング違反の大きい方
のパス１３０２を優先して近傍配置し、パス１３０３を
迂回配置するものとする。First, in the initial rough placement processing step 100,
Perform initial rough placement. At this time, since the timing violation of the path 1302 is larger than the timing violation of the path 1303, the path 1302 having the larger timing violation is preferentially arranged in the vicinity and the path 1303 is detoured as shown in FIG. To do.

【００４４】次に、タイミング検証処理工程１０１にお
いて、タイミング違反があるか否かを検証する。タイミ
ング違反がないときは、詳細配置処理工程１０６に移行
し、タイミング違反があるときは、制約制御処理工程１
０２に移行する。ここでは、タイミング違反が生じてい
るものとする。このときは、制約制御処理工程１０２へ
移行する。Next, in the timing verification processing step 101, it is verified whether or not there is a timing violation. When there is no timing violation, the process proceeds to the detailed placement processing step 106, and when there is a timing violation, the constraint control processing step 1
Move to 02. Here, it is assumed that a timing violation has occurred. At this time, the process proceeds to the constraint control processing step 102.

【００４５】従来技術の場合には、制約制御処理工程１
０２および配置改善処理工程１０３はなく、タイミング
違反があるときには、初期概略配置処理工程１００に戻
って、初期条件の設定を変更した上で、初期概略配置処
理工程１００を再試行するものである。このような再試
行を単純に繰り返すだけであり、それで善しとするもの
である。あとのレイアウト後のタイミング最適化で改善
が困難になるパスのことについては、従来技術はこの段
階ではなんら配慮していない。そのため、再試行の頻度
が高くなりすぎる嫌いがある。In the case of the prior art, the constraint control processing step 1
02 and the placement improvement processing step 103, when there is a timing violation, the process returns to the initial rough placement processing step 100, the setting of the initial condition is changed, and the initial rough placement processing step 100 is retried. This kind of retry is simply repeated, which is good. At this stage, the prior art does not consider any path that is difficult to be improved by timing optimization after the layout. Therefore, there is a dislike that the frequency of retries becomes too high.

【００４６】本発明では、タイミング違反があるとき
は、初期概略配置処理工程１００に戻るのではなく、次
の工程として、制約制御処理工程１０２に移行する。制
約制御処理工程１０２にて、タイミング最適化における
改善困難パスに対する所要の割り出し判断基準に基づい
てセル遅延（タイミングスラック）の再計算を行った上
で、次の配置改善処理工程１０３へ移行する。割り出し
判断基準の具体的な態様については、後述の実施の形態
２〜８で展開される。In the present invention, when there is a timing violation, instead of returning to the initial rough placement processing step 100, the processing moves to the constraint control processing step 102 as the next step. In the constraint control processing step 102, the cell delay (timing slack) is recalculated based on the required indexing judgment criterion for the difficult-to-improve path in the timing optimization, and then the procedure goes to the next placement improving processing step 103. Specific aspects of the index determination criteria will be developed in Embodiments 2 to 8 described later.

【００４７】ここでは、制約制御処理工程１０２でのセ
ル遅延の再計算で、パス１３０３中のセルの遅延が大き
く計算され、パス１３０２のタイミン違反よりパス１３
０３のタイミングの違反の方が大きくなっているとす
る。Here, the cell delay in the path 1303 is greatly calculated by recalculating the cell delay in the constraint control processing step 102.
It is assumed that the violation of timing 03 is larger.

【００４８】配置改善処理工程１０３においては、図１
５に示すとおり、タイミング違反がより大きい方のパス
１３０３中のセルを近傍配置する。配置改善結果を図１
５に示す。In the layout improvement processing step 103, FIG.
As shown in FIG. 5, cells in the path 1303 having the larger timing violation are arranged in the vicinity. Figure 1 shows the layout improvement result.
5 shows.

【００４９】この後、詳細配置処理工程１０６を実施
し、レイアウト後のタイミング改善を行う。そこでは、
パス１３０２中のセルをランクアップ（駆動能力を上げ
る）することにより、パス１３０２のタイミング改善を
容易に行うことができる。それは、パス１３０２におけ
るそれぞれのセルは、駆動能力の低いセルとなっている
ためにランクアップが容易であるからである。Thereafter, the detailed layout processing step 106 is carried out to improve the timing after layout. Where,
By improving the rank of the cells in the path 1302 (increasing the driving capability), the timing of the path 1302 can be easily improved. This is because each cell in the path 1302 is a cell having a low driving capability, so that it is easy to rank up.

【００５０】一方、ファンアウトの数が“１”でも駆動
能力が大きく遅延量が大きな値をもち、レイアウト後の
セルタイミング改善が困難になっているパス１３０３に
ついては、あらかじめの対応として優先的に近傍配置す
ることにより、タイミング収束に対してあらかじめの対
応を行っている。On the other hand, with respect to the path 1303 in which the driving capability is large and the delay amount is large even if the number of fan-outs is “1”, and it is difficult to improve the cell timing after layout, priority is given as a countermeasure beforehand. By arranging them in the vicinity, the timing convergence is dealt with in advance.

【００５１】タイミング検証してタイミング違反があれ
ば条件を変更して初期概略配置を再試行する従来技術に
対して、本発明においては、レイアウト後のタイミング
最適化で改善が困難になると想定されるパスを所要の判
断基準に基づいてあらかじめ割り出しておき、初期概略
配置の再試行に戻ることなく、初期概略配置とは異なる
配置に変更する配置改善を行い、レイアウト後のタイミ
ング最適化で改善が困難になるパスについては、これを
優先的に近傍配置となし、タイミング検証ではタイミン
グ違反しているがタイミング最適化で改善が比較的容易
であるとするパスについては、パスを構成しているセル
のランクアップ等の手法により事後処理的に対応する。
その結果として、レイアウト設計の効率を飛躍的に向上
させることができる。In the present invention, it is assumed that it will be difficult to improve the timing optimization after the layout as compared with the conventional technique in which the timing verification is performed and the condition is changed and the initial rough placement is retried if there is a timing violation. The path is determined in advance based on the required judgment criteria, the layout is changed to a layout different from the initial rough layout without returning to the retry of the initial rough layout, and it is difficult to improve the timing optimization after layout. For the path that becomes, the priority is placed in the neighborhood placement, and the timing violation in the timing verification is relatively easy to improve by the timing optimization. Post-processing is handled by methods such as rank-up.
As a result, the efficiency of layout design can be dramatically improved.

【００５２】（実施の形態２）図２は本発明の実施の形
態２のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Second Embodiment) FIG. 2 is a flow chart of a constraint control processing step in a layout design method according to a second embodiment of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【００５３】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ１）の処理を
行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is configured to perform the following processing (A1).

【００５４】（Ａ１）初期概略配置処理工程１００で計
算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１と、入力したセル遅延
情報２０２とに基づいて、セル遅延計算を行い、セル遅
延テーブル２００を更新するセル遅延計算処理工程２０
３である。(A1) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100
, A cell delay calculation processing step 20 for performing cell delay calculation based on the input netlist 201 and the input cell delay information 202 and updating the cell delay table 200.
It is 3.

【００５５】なお、このセル遅延計算処理工程２０３の
終了後は図１における配置改善処理工程１０３へ移行す
る。After completion of the cell delay calculation processing step 203, the process proceeds to the placement improvement processing step 103 in FIG.

【００５６】セル遅延情報２０２には、セル遅延として
一律な値を設定することが可能であり、あるいは、セル
毎に遅延値を設定することも可能である。A uniform cell delay value can be set in the cell delay information 202, or a delay value can be set for each cell.

【００５７】セル遅延計算処理工程２０３では、セル遅
延情報２０２に記載されたセル遅延に基づいて遅延計算
を再度行う。In the cell delay calculation processing step 203, the delay calculation is performed again based on the cell delay described in the cell delay information 202.

【００５８】次に、図１４、図１６を用いて、第２の実
施例を説明する。Next, a second embodiment will be described with reference to FIGS.

【００５９】図１４の回路に対して、図１の初期概略配
置処理工程１００で計算したセル遅延値を保持するセル
遅延テーブル１４０１と、入力したネットリスト１４０
２と、入力したセル遅延情報１４０３とに基づいてセル
遅延計算処理工程２０３を実行する。その結果、更新す
ることとなったセル遅延テーブルが１４０４であるとす
る。例えば、セル１３０１について見ると、ネットリス
ト１４０２は“ＢＵＦＸ１”で、対応するセル遅延情報
１４０３は“２ｎｓｅｃ”であり、セル遅延値は、元の
セル遅延テーブル１４０１の“１０ｎｓｅｃ”から更新
されたセル遅延テーブル１４０４の“２ｎｓｅｃ”に更
新されている。For the circuit of FIG. 14, a cell delay table 1401 holding the cell delay value calculated in the initial rough placement processing step 100 of FIG. 1, and the input netlist 140.
2 and the input cell delay information 1403, the cell delay calculation processing step 203 is executed. As a result, the cell delay table to be updated is 1404. For example, regarding the cell 1301, the netlist 1402 is “BUFX1”, the corresponding cell delay information 1403 is “2 nsec”, and the cell delay value is the cell updated from “10 nsec” in the original cell delay table 1401. The delay table 1404 is updated to “2 nsec”.

【００６０】配置改善処理工程１０３を行う際に用いら
れる更新したセル遅延テーブル１４０４を基に計算した
パス１３０２とパス１３０３のタイミングスラックを検
討してみる。制約時間を８ｎｓｅｃとする。Consider the timing slack of the paths 1302 and 1303 calculated based on the updated cell delay table 1404 used when performing the placement improvement processing step 103. The constraint time is 8 nsec.

【００６１】更新したセル遅延テーブル１４０４におい
て、セル１３０１，１３０４からなるパス１３０２で
は、セル遅延の合計が２×２＝４であるので、タイミン
グスラック（遅延量の余裕）は、８−４＝＋４ｎｓｅｃ
となる。In the updated cell delay table 1404, in the path 1302 formed by the cells 1301 and 1304, the total cell delay is 2 × 2 = 4, so the timing slack (delay amount margin) is 8−4 = + 4 nsec.
Becomes

【００６２】セル１３０５〜１３０９からなるパス１３
０３では、セル遅延の合計が２×５＝１０であるので、
タイミングスラックは、８−１０＝−２ｎｓｅｃとな
る。Path 13 consisting of cells 1305-1309
In 03, since the total cell delay is 2 × 5 = 10,
The timing slack is 8-10 = -2 nsec.

【００６３】その結果、配置改善処理工程１０３の実行
時には、パス１３０３の方がよりクリティカルな（タイ
ミング違反上より厳しい）パスとして認識され、このパ
ス１３０３を優先して近傍配置を行う。As a result, when the placement improvement processing step 103 is executed, the path 1303 is recognized as a more critical path (more severe in terms of timing violation), and this path 1303 is prioritized for neighboring placement.

【００６４】初期概略配置処理工程１００の結果である
図１４に示す概略配置に対して図２のフローチャートの
処理を実行した結果を図１５に示す。パス中に含まれる
セル数が多いパスほど近傍配置されている。ここでは、
パス１３０３が優先的に近傍配置されている。FIG. 15 shows the result of executing the process of the flowchart of FIG. 2 on the rough layout shown in FIG. 14 which is the result of the initial rough layout processing step 100. The paths having the larger number of cells included in the paths are arranged closer to each other. here,
The path 1303 is preferentially arranged in the vicinity.

【００６５】レイアウト後のタイミング最適化で改善が
困難になると想定されるパスをあらかじめ割り出してお
く所要の判断基準が、セル遅延テーブル２００、ネット
リスト２０１およびセル遅延情報２０２に基づくセル遅
延計算処理工程２０３でのタイミングスラックの評価に
なっている。A required criterion for preliminarily determining a path that is expected to be difficult to improve by timing optimization after layout is a cell delay calculation processing step based on the cell delay table 200, the netlist 201 and the cell delay information 202. The timing slack is evaluated at 203.

【００６６】以上のように、本実施の形態２によれば、
タイミング違反があった場合でも、初期概略配置処理工
程１００の再試行に戻ることなく、図２のセル遅延テー
ブル２００、ネットリスト２０１およびセル遅延情報２
０２を用いてのセル遅延計算処理工程２０３を含む制約
制御処理工程１０２と、配置改善処理工程１０３とによ
り、初期概略配置とは異なる配置に変更する配置改善を
行い、レイアウト後のタイミング最適化で改善が困難に
なるパスについては、これを優先的に近傍配置となし、
タイミング検証ではタイミング違反しているがタイミン
グ最適化で改善が比較的容易であるとするパスについて
は、パスを構成しているセルのランクアップ等の手法に
より事後処理的に対応する。その結果として、レイアウ
ト設計の効率を飛躍的に向上させることができる。As described above, according to the second embodiment,
Even if there is a timing violation, the cell delay table 200, the netlist 201, and the cell delay information 2 in FIG.
The constraint control processing step 102 including the cell delay calculation processing step 203 using 02 and the layout improvement processing step 103 perform layout improvement for changing to a layout different from the initial rough layout, and perform timing optimization after layout. For paths that are difficult to improve, this is prioritized as neighborhood placement,
For paths that violate the timing in the timing verification but are relatively easy to improve by the timing optimization, post-processing is performed by a method such as rank-up of cells forming the path. As a result, the efficiency of layout design can be dramatically improved.

【００６７】（実施の形態３）図３は本発明の実施の形
態３のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Third Embodiment) FIG. 3 is a flow chart of a constraint control processing step in a layout design method according to a third embodiment of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【００６８】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ２）の処理を
行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is configured to perform the following processing (A2).

【００６９】（Ａ２）初期概略配置処理工程１００で計
算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１と、入力したセルライ
ンアップ情報３０２とに基づいて、セル遅延計算を行
い、セル遅延テーブル２００を更新するセル遅延計算処
理工程３０３である。(A2) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
And a cell delay calculation processing step 303 of performing cell delay calculation based on the input netlist 201 and the input cell lineup information 302 and updating the cell delay table 200.

【００７０】なお、このセル遅延計算処理工程３０３の
終了後は図１における配置改善処理工程１０３へ移行す
る。After completion of the cell delay calculation processing step 303, the process proceeds to the placement improvement processing step 103 in FIG.

【００７１】セル遅延計算処理工程３０３では、セルラ
インアップ情報３０２に基づいて遅延計算を再度行う。In the cell delay calculation processing step 303, the delay calculation is performed again based on the cell lineup information 302.

【００７２】次に、図１７、図１８を用いて、第３の実
施例を説明する。Next, a third embodiment will be described with reference to FIGS.

【００７３】図１７のパス１７０１とパス１７０２に対
して、図１の初期概略配置処理工程１００で計算したセ
ル遅延値を保持するセル遅延テーブル１８０１と、入力
したネットリスト１８０２と、駆動能力、セルサイズ等
が異なるが同一論理をなすセルの情報が記載されたセル
ラインアップ情報１８０３とに基づいてセル遅延計算処
理工程３０３を実行する。その結果、更新することとな
ったセル遅延テーブルが１８０４であるとする。For the paths 1701 and 1702 of FIG. 17, a cell delay table 1801 holding the cell delay value calculated in the initial rough placement processing step 100 of FIG. 1, the input netlist 1802, the drive capability, and the cell The cell delay calculation processing step 303 is executed based on the cell line-up information 1803 in which information on cells having different sizes and the same logic is described. As a result, the cell delay table to be updated is 1804.

【００７４】セル遅延計算処理工程３０３では、セルラ
インアップの数が多いセルほど小さなセル遅延に計算
し、セルラインアップの数が少ないセルほど大きなセル
遅延に計算し直す。これは、セルのラインアップの数が
多いセルほどレイアウト後のタイミング最適化で改善が
容易になり、セルのラインアップの数が少ないセルほど
レイアウト後のタイミング最適化で改善が困難になるこ
とが推測されるためである。In the cell delay calculation processing step 303, a cell having a larger number of cell line-ups has a smaller cell delay, and a cell having a smaller number of cell line-ups has a larger cell delay. This is because cells with a larger number of cell line-ups are easier to improve by post-layout timing optimization, and cells with a smaller number of cell line-ups are more difficult to improve with post-layout timing optimization. This is because it is supposed.

【００７５】セルラインアップ情報１８０３から、ライ
ンアップの多いＢＵＦＸ１〜ＢＵＦＸ１０に対するセル
遅延を小さく計算し、セルラインアップの少ないＩＮＶ
Ｘ１，ＩＮＶＸ３，ＩＮＶＸ５に対するセル遅延を大き
く計算する。例えば、セル１７０３について見ると、ネ
ットリスト１８０２は“ＢＵＦＸ１”であり、対応する
セルラインアップ情報１８０３で“ＢＵＦＸ１”は上位
にあるため、セル遅延値は、元のセル遅延テーブル１８
０１の“１０ｎｓｅｃ”から更新されたセル遅延テーブ
ル１８０４の“１ｎｓｅｃ”に更新されている。また、
セル１７１０について見ると、ネットリスト１８０２は
“ＩＮＶＸ５”であり、対応するセルラインアップ情報
１８０３で“ＩＮＶＸ１”は下位にあるため、セル遅延
値は、元のセル遅延テーブル１８０１の“１ｎｓｅｃ”
から更新されたセル遅延テーブル１８０４の“３ｎｓｅ
ｃ”に更新されている。From the cell lineup information 1803, the cell delays for BUFX1 to BUFX10 with many lineups are calculated to be small, and INV with few cell lineups is calculated.
A large cell delay is calculated for X1, INVX3, and INVX5. For example, regarding the cell 1703, the netlist 1802 is “BUFX1” and “BUFX1” is higher in the corresponding cell lineup information 1803. Therefore, the cell delay value is the original cell delay table 18
The cell delay table 1804 has been updated from "10 nsec" of 01 to "1 nsec". Also,
Looking at the cell 1710, since the netlist 1802 is “INVX5” and “INVX1” is lower in the corresponding cell lineup information 1803, the cell delay value is “1 nsec” in the original cell delay table 1801.
“3nse” in the cell delay table 1804 updated from
has been updated to "c".

【００７６】更新したセル遅延テーブル１８０４を見る
と、セル１７０３〜１７０６からなるパス１７０１で
は、セル遅延の合計が１×２＋３×２＝８であるのに対
して、セル１７０７〜１７１０からなるパス１７０２で
は、セル遅延の合計が３×４＝１２であり、その結果、
配置改善処理工程１０３の実行時には、パス１７０２の
方がよりクリティカルなパスとして認識される。したが
って、ラインアップの少ないセルを多く含むパス１７０
２を優先的に近傍配置する。Looking at the updated cell delay table 1804, in the path 1701 consisting of the cells 1703 to 1706, the total cell delay is 1 × 2 + 3 × 2 = 8, whereas in the path 1702 consisting of the cells 1707 to 1710. Then, the total cell delay is 3 × 4 = 12, and as a result,
When the placement improvement processing step 103 is executed, the path 1702 is recognized as a more critical path. Therefore, the path 170 including many cells with few lineups
2 is preferentially arranged in the vicinity.

【００７７】以上のように、本実施の形態３によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００、ネットリスト２０１
およびセルラインアップ情報３０２に基づくセル遅延計
算処理工程３０３でのタイミングスラックの評価になっ
ている。As described above, according to the third embodiment,
The cell delay table 200 and the netlist 201 are required criteria for preliminarily identifying a path that is expected to be difficult to improve by timing optimization after layout.
Also, the timing slack is evaluated in the cell delay calculation processing step 303 based on the cell lineup information 302.

【００７８】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図３のセル遅延テーブル２００、ネットリスト２
０１およびセルラインアップ情報３０２を用いてのセル
遅延計算処理工程３０３を含む制約制御処理工程１０２
と、配置改善処理工程１０３とにより、初期概略配置と
は異なる配置に変更する配置改善を行い、レイアウト後
のタイミング最適化で改善が困難になるパスについて
は、これを優先的に近傍配置となし、タイミング検証で
はタイミング違反しているがタイミング最適化で改善が
比較的容易であるとするパスについては、パスを構成し
ているセルのランクアップ等の手法により事後処理的に
対応する。その結果として、レイアウト設計の効率を飛
躍的に向上させることができる。Therefore, even if there is a timing violation, the cell delay table 200 and netlist 2 of FIG.
01 and constraint control processing step 102 including cell delay calculation processing step 303 using cell lineup information 302
Then, the placement improvement processing step 103 performs placement improvement by changing the placement to a placement different from the initial rough placement, and for paths that are difficult to improve due to timing optimization after layout, preferentially place this as a neighboring placement. As for the paths that violate the timing in the timing verification but are relatively easy to improve by the timing optimization, post-processing is performed by a method such as rank-up of cells forming the paths. As a result, the efficiency of layout design can be dramatically improved.

【００７９】特に、セルのラインアップの数が少ないセ
ルほどレイアウト後のタイミング最適化で改善が困難に
なるとの推測に基づいて、セルラインアップ情報３０２
に基づくセル遅延計算処理工程３０３では、セルライン
アップの数が少ないセルほど大きなセル遅延に計算し直
すことにより、合理的なタイミング最適化、配置改善を
実現することができる。In particular, the cell lineup information 302 is based on the assumption that the smaller the number of cell lineups, the more difficult it is to improve the timing optimization after layout.
In the cell delay calculation processing step 303 based on (3), a cell with a smaller number of cell line-ups is recalculated to have a larger cell delay, whereby rational timing optimization and placement improvement can be realized.

【００８０】（実施の形態４）図４は本発明の実施の形
態４のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Embodiment 4) FIG. 4 is a flow chart of a constraint control processing step in a layout design method according to Embodiment 4 of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【００８１】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ３），（Ａ
４）の処理を行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is performed in the following (A3), (A
It is configured to perform the processing of 4).

【００８２】（Ａ３）初期概略配置処理工程１００で計
算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１と、入力したセルライ
ンアップ情報３０２とに基づいて、現在使用されている
セルからのランクアップ度合いを判断するセルランクア
ップ度合い判定処理工程４０３と、（Ａ４）セル遅延計
算を行い、更新されたセル遅延テーブル２００を出力す
るセル遅延計算処理工程４０４と、である。(A3) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
A cell rank-up degree determination processing step 403 for determining the rank-up degree from the currently used cell based on the input netlist 201 and the input cell line-up information 302, and (A4) cell delay A cell delay calculation processing step 404 for performing calculation and outputting the updated cell delay table 200.

【００８３】なお、セル遅延計算処理工程４０４の終了
後は図１における配置改善処理工程１０３へ移行する。After the cell delay calculation processing step 404 is completed, the process proceeds to the placement improvement processing step 103 in FIG.

【００８４】セルランクアップ度合い判定処理工程４０
３では、セルラインアップ情報３０２に基づいてランク
アップ度合いの判定を行う。Cell rank upgrade degree determination processing step 40
In 3, the rank increase degree is determined based on the cell lineup information 302.

【００８５】次に、図１７、図１９を用いて、第４の実
施例を説明する。Next, a fourth embodiment will be described with reference to FIGS. 17 and 19.

【００８６】図１７のパス１７０１とパス１７０２に対
して、図１の初期概略配置処理工程１００で計算したセ
ル遅延値を保持するセル遅延テーブル１９０１と、入力
したネットリスト１９０２と、入力したセルラインアッ
プ情報１９０３とに基づいて、セルランクアップ度合い
判定処理工程４０３を実行する。その結果、出力された
セル遅延テーブルが１９０４であるとする。For the paths 1701 and 1702 of FIG. 17, a cell delay table 1901 holding the cell delay value calculated in the initial rough placement processing step 100 of FIG. 1, an input netlist 1902, and an input cell line. Based on the upgrade information 1903, the cell rank upgrade degree determination processing step 403 is executed. As a result, it is assumed that the output cell delay table is 1904.

【００８７】セルランクアップ度合い判定処理工程４０
３では、現在割り当てられているセルからあとどれだけ
セルのランクアップが可能かを計算し、セルランクアッ
プ情報１９０５を生成して出力する。Cell rank upgrade degree judgment processing step 40
In 3, the cell rank-up information 1905 is generated and output by calculating how much more cells can be rank-up from the currently assigned cell.

【００８８】セル遅延計算処理工程４０４では、セルラ
ンクアップの度合いが低いセルに対して大きな遅延に計
算し、ランクアップの度合いが高いセルに対しては小さ
なセル遅延に計算する。これは、ランクアップ可能なセ
ルが多いほどレイアウト後のタイミング最適化で改善が
容易になり、ランクアップ可能なセルが少ないほどレイ
アウト後のタイミング最適化で改善が困難になることが
推測されるためである。In the cell delay calculation processing step 404, a cell having a low degree of cell rank increase is calculated with a large delay, and a cell having a high degree of rank increase is calculated with a small cell delay. This is because it is estimated that the more cells that can be ranked up, the easier it will be to improve with timing optimization after layout, and the smaller the number of cells that can be ranked up, the more difficult it will be to improve with timing optimization after layout. Is.

【００８９】例えば、セル１７０３について見ると、ラ
ンクアップ情報１９０５は“９”であり、比較的大きい
のでセル遅延値を小さめに見込むこととし、セル１７０
７ついて見ると、ランクアップ情報１９０５は“０であ
り、小さいのでセル遅延値を大きめに見込むこととす
る。この情報が次工程のセル遅延計算処理工程４０４に
反映される。For example, looking at the cell 1703, the rank-up information 1905 is "9", which is relatively large. Therefore, the cell delay value is expected to be small, and the cell 170
7, the rank-up information 1905 is “0”, which is small, so the cell delay value is expected to be large. This information is reflected in the cell delay calculation processing step 404 of the next step.

【００９０】更新したセル遅延テーブル１９０４を見る
と、セル遅延の合計がより大きい方のよりクリティカル
なランクアップ度合いの低いセルを多く含むパス１７０
２を優先的に近傍配置する。Looking at the updated cell delay table 1904, the path 170 including a large number of cells with a higher degree of total cell delay and a lower degree of critical rank up.
2 is preferentially arranged in the vicinity.

【００９１】以上のように、本実施の形態４によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００、ネットリスト２０１
およびセルラインアップ情報３０２に基づくセルランク
アップ度合い判定処理工程４０３でのランクアップ度合
いの評価、ならびに、ランクアップ情報１９０５に基づ
くセル遅延計算処理工程４０４でのタイミングスラック
の評価になっている。As described above, according to the fourth embodiment,
The cell delay table 200 and the netlist 201 are required criteria for preliminarily identifying a path that is expected to be difficult to improve by timing optimization after layout.
Also, the rank up degree is evaluated in the cell rank up degree determination processing step 403 based on the cell lineup information 302, and the timing slack is evaluated in the cell delay calculation processing step 404 based on the rank up information 1905.

【００９２】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図４のセル遅延テーブル２００、ネットリスト２
０１およびセルラインアップ情報３０２を用いてのセル
ランクアップ度合い判定処理工程４０３、ならびに、ラ
ンクアップ情報に基づくセル遅延計算処理工程４０４を
含む制約制御処理工程１０２と、配置改善処理工程１０
３とにより、初期概略配置とは異なる配置に変更する配
置改善を行い、レイアウト後のタイミング最適化で改善
が困難になるパスについては、これを優先的に近傍配置
となし、タイミング検証ではタイミング違反しているが
タイミング最適化で改善が比較的容易であるとするパス
については、パスを構成しているセルのランクアップ等
の手法により事後処理的に対応する。その結果として、
レイアウト設計の効率を飛躍的に向上させることができ
る。Therefore, even if there is a timing violation, the cell delay table 200 and netlist 2 of FIG.
01 and the cell lineup information 302, a cell rankup degree determination processing step 403, a constraint control processing step 102 including a cell delay calculation processing step 404 based on the rankup information, and an arrangement improvement processing step 10.
According to 3), the placement is improved by changing it to a placement different from the initial rough placement, and for paths that are difficult to improve by timing optimization after layout, this is preferentially placed as a neighboring placement, and timing violation in timing verification. However, for paths that are relatively easy to improve by timing optimization, post-processing is performed by methods such as rank-up of cells that make up the path. As a result,
The efficiency of layout design can be dramatically improved.

【００９３】特に、ランクアップ可能なセルが少ないほ
どレイアウト後のタイミング最適化で改善が困難になる
との推測に基づいて、セルラインアップ情報３０２に基
づくセルランクアップ度合い判定処理工程４０３では、
ランクアップ度合いの小さいセルほど大きなセル遅延に
計算し直すことにより、合理的なタイミング最適化、配
置改善を実現することができる。In particular, based on the assumption that the smaller the number of cells that can be ranked up is, the more difficult it is to improve the timing optimization after layout, in the cell rankup degree determination processing step 403 based on the cell lineup information 302,
It is possible to realize rational timing optimization and layout improvement by recalculating the cell delay with a cell having a smaller rank up degree.

【００９４】（実施の形態５）図５は本発明の実施の形
態５のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Fifth Embodiment) FIG. 5 is a flowchart of a constraint control processing step in a layout designing method according to a fifth embodiment of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【００９５】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ５），（Ａ
６）の処理を行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is performed by the following (A5), (A
It is configured to perform the processing of 6).

【００９６】（Ａ５）初期概略配置処理工程１００で計
算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１とに基づいて、ネット
のファンアウトを計算するファンアウト計算処理工程５
０２と、（Ａ６）ネットのファンアウトに応じてセル遅
延に対して再度計算を行い、更新されたセル遅延テーブ
ル２００を出力するセル遅延計算処理工程５０３と、で
ある。(A5) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
And a fan-out calculation processing step 5 for calculating the fan-out of the net based on the input net list 201.
02, and (A6) a cell delay calculation processing step 503 for calculating the cell delay again according to the fanout of the net and outputting the updated cell delay table 200.

【００９７】なお、セル遅延計算処理工程５０３の終了
後は図１における配置改善処理工程１０３へ移行する。After the cell delay calculation processing step 503 is completed, the process proceeds to the placement improvement processing step 103 in FIG.

【００９８】次に、図９、図２０、図２１を用いて、第
５の実施例を説明する。Next, a fifth embodiment will be described with reference to FIGS. 9, 20 and 21.

【００９９】図２０のパス２００１とパス２００２に対
して、図１の初期概略配置処理工程１００で計算したセ
ル遅延値を保持するセル遅延テーブル２１０１と、入力
したネットリスト２１０２とに基づいて、ファンアウト
計算処理工程５０２を実行する。その結果、出力された
ファンアウト情報が２１０３であるとする。For the paths 2001 and 2002 of FIG. 20, the fan is determined based on the cell delay table 2101 holding the cell delay values calculated in the initial rough placement processing step 100 of FIG. 1 and the input netlist 2102. The out calculation processing step 502 is executed. As a result, it is assumed that the output fanout information is 2103.

【０１００】次いで、出力されたファンアウト情報２１
０３に基づいて、セル遅延計算処理工程５０３を実行す
る。その結果、出力されたセル遅延テーブルが２１０４
であるとする。Next, the output fan-out information 21
Based on 03, the cell delay calculation processing step 503 is executed. As a result, the output cell delay table is 2104
Suppose

【０１０１】セル遅延計算処理工程５０３では、ファン
アウト情報２１０３からファンアウトの大きさに従って
セル遅延を計算する。In the cell delay calculation processing step 503, the cell delay is calculated from the fanout information 2103 according to the size of the fanout.

【０１０２】ファンアウトに対するセル遅延の計算方法
を図９に示す。このようなグラフを用いることで、ネッ
トのファンアウトが大きいセルほど大きなセル遅延が計
算され、ファンアウトの小さいセルほど小さなセル遅延
が計算される。これは、ファンアウトの大きいネットほ
ど、配線長が増加し、レイアウト後のタイミング最適化
で改善が困難になり、ファンアウトの小さいネットほ
ど、配線長が短く、レイアウト後のタイミング最適化で
改善が容易となることが推測されるためである。FIG. 9 shows a method of calculating the cell delay with respect to the fanout. By using such a graph, a cell having a larger net fanout has a larger cell delay calculated, and a cell having a smaller fanout has a smaller cell delay calculated. This is because a net with a larger fanout has a larger wiring length and is difficult to improve by timing optimization after layout. A net with a smaller fanout has a shorter wiring length, which is improved by timing optimization after layout. This is because it is supposed to be easy.

【０１０３】更新したセル遅延テーブル２１０４を見る
と、パス２００１では、セル遅延の合計が６＋１＝７で
あり、パス２００２では、セル遅延の合計が１＋１＝２
である。その結果、配置改善処理工程１０３の実行時に
は、パス２００１の方がよりクリティカルなパスとして
認識される。したがって、ファンアウトの多いセルを多
く含むパス２００１を優先的に近傍配置し、パス２００
２は迂回配置とする。Looking at the updated cell delay table 2104, the total cell delay on the path 2001 is 6 + 1 = 7, and the total cell delay on the path 2002 is 1 + 1 = 2.
Is. As a result, when the placement improvement processing step 103 is executed, the path 2001 is recognized as a more critical path. Therefore, the path 2001 including many cells with many fan-outs is preferentially arranged in the vicinity, and the path 200
2 is a detour arrangement.

【０１０４】以上のように、本実施の形態５によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００およびネットリスト２
０１に基づくファンアウト計算処理工程５０２でのファ
ンアウトの評価、ならびに、ファンアウト情報に基づく
セル遅延計算処理工程５０３でのタイミングスラックの
評価になっている。As described above, according to the fifth embodiment,
The cell delay table 200 and the netlist 2 are required criteria for preliminarily determining a path that is likely to be difficult to improve by timing optimization after layout.
The fan-out calculation processing step 502 based on 01 and the fan-out information based cell delay calculation processing step 503 based on fan-out information are evaluated.

【０１０５】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図５のセル遅延テーブル２００およびネットリス
ト２０１を用いてのファンアウト計算処理工程５０２、
ならびにファンアウト情報を用いてのセル遅延計算処理
工程５０３を含む制約制御処理工程１０２と、配置改善
処理工程１０３とにより、初期概略配置とは異なる配置
に変更する配置改善を行い、レイアウト後のタイミング
最適化で改善が困難になるパスについては、これを優先
的に近傍配置となし、タイミング検証ではタイミング違
反しているがタイミング最適化で改善が比較的容易であ
るとするパスについては、パスを構成しているセルのラ
ンクアップ等の手法により事後処理的に対応する。その
結果として、レイアウト設計の効率を飛躍的に向上させ
ることができる。Therefore, even if there is a timing violation, the fan-out calculation processing step 502 using the cell delay table 200 and the netlist 201 of FIG.
In addition, the constraint control processing step 102 including the cell delay calculation processing step 503 using the fanout information and the layout improvement processing step 103 perform layout improvement for changing the layout to a layout different from the initial rough layout, and post-layout timing. Paths that are difficult to improve by optimization are preferentially placed in the neighborhood, and paths that violate timing in timing verification but are relatively easy to improve by timing optimization are The post-processing is handled by a method such as rank-up of the constituent cells. As a result, the efficiency of layout design can be dramatically improved.

【０１０６】特に、ファンアウトの大きいネットほどレ
イアウト後のタイミング最適化で改善が困難になるとの
推測に基づいて、ファンアウト計算処理工程５０２で
は、ファンアウトの大きいネットほど大きなセル遅延に
計算し直すことにより、タイミング最適化、配置改善を
合理的なものとなしてある。その結果として、レイアウ
ト設計の効率をさらに向上させることができる。In particular, in the fanout calculation processing step 502, the larger the fanout is, the larger the cell delay is recalculated based on the assumption that the higher the fanout is, the more difficult it is to improve the timing optimization after layout. As a result, timing optimization and layout improvement are rational. As a result, the efficiency of layout design can be further improved.

【０１０７】（実施の形態６）図６は本発明の実施の形
態６のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Sixth Embodiment) FIG. 6 is a flowchart of a constraint control processing step in a layout designing method according to a sixth embodiment of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【０１０８】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ７）〜（Ａ
９）の処理を行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is performed in the following (A7) to (A7).
It is configured to perform the processing of 9).

【０１０９】（Ａ７）初期概略配置処理工程１００で計
算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１とに基づいて、ネット
のファンアウトを計算するファンアウト計算処理工程５
０２と、（Ａ８）ネットのファンアウト毎にバッファを
挿入するか否かの判断を行うバッファ挿入判断処理工程
６０３と、（Ａ９）前記バッファ挿入判断処理工程６０
３でバッファを挿入すると判断した場合に、セル遅延を
再度計算し、セル遅延テーブル２００を更新するセル遅
延計算処理工程６０４工程と、である。(A7) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
And a fan-out calculation processing step 5 for calculating the fan-out of the net based on the input net list 201.
02, (A8) buffer insertion determination processing step 603 for determining whether to insert a buffer for each fanout of the net, and (A9) buffer insertion determination processing step 60.
When it is determined that the buffer is inserted in step 3, the cell delay is calculated again, and the cell delay table 200 is updated.

【０１１０】なお、セル遅延計算処理工程６０４の終了
後は図１における配置改善処理工程１０３へ移行する。After the cell delay calculation processing step 604 is completed, the process proceeds to the placement improvement processing step 103 in FIG.

【０１１１】次に、図１０、図２２、図２３を用いて、
第６の実施例を説明する。Next, referring to FIGS. 10, 22, and 23,
A sixth embodiment will be described.

【０１１２】図２３のパス２３０１とパス２３０２に対
して、図１の初期概略配置処理工程１００で計算したセ
ル遅延値を保持するセル遅延テーブル２２０１と、入力
したネットリスト２２０２とに基づいて、ファンアウト
計算処理工程５０２を実行する。その結果、出力された
ファンアウト情報が２２０３であるとする。For the paths 2301 and 2302 of FIG. 23, the fan is determined based on the cell delay table 2201 holding the cell delay value calculated in the initial rough placement processing step 100 of FIG. 1 and the input netlist 2202. The out calculation processing step 502 is executed. As a result, it is assumed that the output fanout information is 2203.

【０１１３】次いで、出力されたファンアウト情報２２
０３に基づいて、バッファ挿入判断処理工程６０３を実
行する。すなわち、ファンアウト情報２２０３から各ネ
ット毎にバッファ挿入が必要か否かを判断する。ここで
は、パス２３０１におけるネット２３０８について、バ
ッファ挿入が必要であると判断されたとする。バッファ
挿入が必要か否かの判断は、任意のファンアウト数を閾
値に設定することができる。あるいは、セルの駆動能力
が記載されているライブラリ情報を基に設定することも
できる。Next, the output fan-out information 22
Based on 03, the buffer insertion judgment processing step 603 is executed. That is, it is determined from the fan-out information 2203 whether or not buffer insertion is required for each net. Here, it is assumed that the net 2308 on the path 2301 is determined to require buffer insertion. To determine whether buffer insertion is necessary, an arbitrary fanout number can be set as a threshold. Alternatively, it can be set based on the library information in which the driving ability of the cell is described.

【０１１４】セル遅延計算処理工程６０４では、バッフ
ァを挿入するとしたパスについて、遅延計算を行う。遅
延値の計算に当たっては、挿入するバッファの遅延を任
意に計算することができる。In the cell delay calculation processing step 604, delay calculation is performed for the path for which the buffer is inserted. In calculating the delay value, the delay of the buffer to be inserted can be calculated arbitrarily.

【０１１５】図１０に、ファンアウト数とセル遅延のグ
ラフを示す。ある特定のファンアウトαを基準として、
基準を超えたネットに対しては、バッファを挿入すると
判断し、セル遅延が大きく計算される。これは、バッフ
ァを挿入すると、それだけセル遅延が追加されるため、
レイアウト後のタイミング最適化で改善が困難になるこ
とが推測されるためである。FIG. 10 shows a graph of the fanout number and the cell delay. Based on a certain fanout α,
A buffer is determined to be inserted for a net exceeding the standard, and a large cell delay is calculated. This is because inserting a buffer adds more cell delay, so
This is because it is presumed that improvement will be difficult due to timing optimization after layout.

【０１１６】ネット２３０８を含むパス２３０１におけ
るファンアウト情報２２０３で、２３０３はファンアウ
トが“１００”と大きなものとなっている。セル遅延値
は、元のセル遅延テーブル２２０１の“１ｎｓｅｃ”か
ら更新されたセル遅延テーブル２２０４の“６ｎｓｅ
ｃ”に更新されている。更新したセル遅延テーブル２２
０４を見ると、パス２３０１では、セル遅延の合計が６
＋１＝７であり、パス２３０２では、セル遅延の合計が
１×３＝３である。その結果、配置改善処理工程１０３
の実行時には、パス２３０１の方がよりクリティカルな
パスとして認識される。したがって、ファンアウトの多
いセルを多く含むパス２３０１を優先的に近傍配置し、
パス２３０２は迂回配置とする。In the fanout information 2203 in the path 2301 including the net 2308, the fanout of 2303 is as large as "100". The cell delay value is “6nse” in the updated cell delay table 2204 from “1nsec” in the original cell delay table 2201.
The cell delay table 22 is updated to "c".
Looking at 04, the total cell delay is 6 in the path 2301.
+ 1 = 7, and in the path 2302, the total cell delay is 1 × 3 = 3. As a result, the layout improvement processing step 103
When executing, the path 2301 is recognized as a more critical path. Therefore, the path 2301 including many cells with many fanouts is preferentially arranged in the vicinity,
The path 2302 has a detour arrangement.

【０１１７】以上のように、本実施の形態６によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００およびネットリスト２
０１に基づくファンアウト計算処理工程５０２でのファ
ンアウトの評価、ファンアウト情報に基づくバッファ挿
入判断処理工程６０３でのバッファを挿入すべきか否か
の判断、ならびに、バッファ挿入の有無に基づくセル遅
延計算処理工程６０４でのタイミングスラックの評価に
なっている。As described above, according to the sixth embodiment,
The cell delay table 200 and the netlist 2 are required criteria for preliminarily determining a path that is likely to be difficult to improve by timing optimization after layout.
The fanout calculation processing step 502 based on 01, the fanout evaluation, the buffer insertion determination processing step 603 based on the fanout information, whether or not a buffer should be inserted, and the cell delay calculation based on the presence or absence of buffer insertion The timing slack is evaluated in the processing step 604.

【０１１８】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図６のセル遅延テーブル２００およびネットリス
ト２０１を用いてのファンアウト計算処理工程５０２、
ファンアウト情報に基づくバッファ挿入判断処理工程６
０３、ならびにファンアウト情報を用いてのセル遅延計
算処理工程６０４を含む制約制御処理工程１０２と、配
置改善処理工程１０３とにより、初期概略配置とは異な
る配置に変更する配置改善を行い、レイアウト後のタイ
ミング最適化で改善が困難になるパスについては、これ
を優先的に近傍配置となし、タイミング検証ではタイミ
ング違反しているがタイミング最適化で改善が比較的容
易であるとするパスについては、パスを構成しているセ
ルのランクアップ等の手法により事後処理的に対応す
る。その結果として、レイアウト設計の効率を飛躍的に
向上させることができる。Therefore, even if there is a timing violation, the fan-out calculation processing step 502 using the cell delay table 200 and the netlist 201 in FIG. 6 is performed without returning to the retry of the initial rough placement processing step 100.
Buffer insertion determination processing step 6 based on fan-out information
03, the constraint control processing step 102 including the cell delay calculation processing step 604 using the fanout information, and the layout improvement processing step 103 perform layout improvement for changing the layout to a layout different from the initial rough layout, and after layout. For paths that are difficult to improve with timing optimization, the priority is placed in the neighborhood placement, and for paths that violate timing in timing verification but are relatively easy to improve with timing optimization, Post-processing is performed by a method such as rank-up of cells that make up the path. As a result, the efficiency of layout design can be dramatically improved.

【０１１９】特に、バッファを挿入しない場合に比べ
て、レイアウト後のタイミング最適化で改善が困難にな
るとの推測に基づいてバッファ挿入を行うと予想される
場合には、大きなセル遅延に計算し直すことにより、合
理的なタイミング最適化、配置改善を実現することがで
きる。In particular, when it is expected that buffer insertion will be performed based on the assumption that improvement will be difficult due to timing optimization after layout, as compared with the case where no buffer is inserted, recalculation is performed with a large cell delay. As a result, rational timing optimization and layout improvement can be realized.

【０１２０】（実施の形態７）図７は本発明の実施の形
態７のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Embodiment 7) FIG. 7 is a flowchart of constraint control processing steps in a layout design method according to Embodiment 7 of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【０１２１】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ１０）〜（Ａ
１３）の処理を行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is performed in the following (A10) to (A10).
It is configured to perform the processing of 13).

【０１２２】（Ａ１０）初期概略配置処理工程１００で
計算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１とに基づいて、ネット
のファンアウトを計算するファンアウト計算処理工程５
０２と、（Ａ１１）ネットのファンアウト毎にバッファ
を挿入するか否かの判断を行うバッファ挿入判断処理工
程６０３と、（Ａ１２）前記バッファ挿入判断処理工程
６０３でバッファを挿入すると判断した場合に、バッフ
ァを何段挿入するかを推定するバッファ挿入段数推定処
理工程７０１と、（Ａ１３）前記バッファ挿入段数推定
処理工程７０１で推定したバッファ挿入段数に基づいて
セル遅延を再度計算し、セル遅延テーブル２００を更新
するセル遅延計算処理工程７０２と、である。(A10) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
And a fan-out calculation processing step 5 for calculating the fan-out of the net based on the input net list 201.
02, (A11) a buffer insertion determination processing step 603 for determining whether or not to insert a buffer for each fanout of the net, and (A12) a buffer insertion determination processing step 603, in the case of determining that a buffer is to be inserted. , A buffer insertion stage number estimation processing step 701 for estimating how many buffers to insert, and (A13) a cell delay is recalculated based on the buffer insertion stage number estimated in the buffer insertion stage number estimation processing step 701, and a cell delay table is calculated. And cell delay calculation processing step 702 for updating 200.

【０１２３】なお、セル遅延計算処理工程７０２の終了
後は図１における配置改善処理工程１０３へ移行する。After the cell delay calculation processing step 702 is completed, the process proceeds to the placement improvement processing step 103 in FIG.

【０１２４】次に、図１１、図２４、図２５を用いて、
第７の実施例を説明する。図２４のパス２４０１、パス
２４０２、パス２４０３に対して、図１の初期概略配置
処理工程１００で計算したセル遅延値を保持するセル遅
延テーブル２５０１と、入力したネットリスト２５０２
とに基づいてファンアウト計算処理工程５０２を実行す
る。その結果、出力されたファンアウト情報が２５０３
であるとする。Next, referring to FIGS. 11, 24 and 25,
A seventh embodiment will be described. A cell delay table 2501 that holds the cell delay values calculated in the initial rough placement processing step 100 of FIG. 1 for the paths 2401, 2402, and 2403 of FIG. 24, and the input netlist 2502.
The fan-out calculation processing step 502 is executed based on As a result, the output fan-out information is 2503.
Suppose

【０１２５】次いで、出力されたファンアウト情報２５
０３に基づいて、バッファ挿入判断処理工程６０３を実
行する。すなわち、ファンアウト情報２５０３から各ネ
ット毎にバッファ挿入が必要か否かを判断する。ここで
は、ネット２４０６、ネット２４０９、ネット２４１２
について、それぞれバッファ挿入が必要であると判断さ
れたとする。Next, the output fan-out information 25
Based on 03, the buffer insertion judgment processing step 603 is executed. That is, it is determined from the fan-out information 2503 whether or not buffer insertion is required for each net. Here, the net 2406, the net 2409, and the net 2412
For each of the above, it is determined that buffer insertion is required.

【０１２６】バッファ挿入段数推定処理工程７０１で
は、ファンアウト数に基づいて挿入するバッファの段数
を推定し、バッファ段数推定情報２５０５を出力する。In the buffer insertion stage number estimation processing step 701, the stage number of the buffer to be inserted is estimated based on the fanout number, and the buffer stage number estimation information 2505 is output.

【０１２７】挿入するバッファ段数の推定は、ファンア
ウト毎に閾値を設定し、その閾値を超える毎にバッファ
挿入段数を増加させることも可能であり、バッファを挿
入しようとするネットを駆動しているセルの駆動能力か
らも挿入されるバッファの段数を調整することができ
る。To estimate the number of buffer stages to be inserted, it is possible to set a threshold value for each fan-out and increase the number of buffer insertion stages each time the threshold value is exceeded, thus driving a net into which a buffer is to be inserted. The number of stages of buffers to be inserted can be adjusted also from the driving capability of cells.

【０１２８】ここで、バッファ挿入段数推定処理工程７
０１において、それぞれファンアウトが１００を超える
ネット２４０６およびネット２４１２については、その
ファンアウト数から３段のバッファを挿入し、ネット２
４１２については、1段のバッファを挿入すると推定し
たとする。ただし、ネット２４０９に存在しているセル
２４０７は高駆動能力を有するバッファであるため、段
数を1段削減しても十分に駆動できると推定され、挿入
バッファを２段と推定したとする。Here, the buffer insertion stage number estimation processing step 7
In 01, a net 2406 and a net 2412 each having a fanout of more than 100 are inserted with a three-stage buffer from the fanout number, and
For 412, it is assumed that one-stage buffer is estimated to be inserted. However, since the cell 2407 existing in the net 2409 is a buffer having a high driving capability, it is estimated that the cell 2407 can be sufficiently driven even if the number of stages is reduced by one, and the number of insertion buffers is estimated to be two.

【０１２９】セル遅延計算処理工程７０２では、バッフ
ァ挿入段数を考慮した遅延計算を行う。遅延値は、任意
に計算することができる。図１１に、挿入バッファ段数
とセル遅延のグラフを示す。挿入バッファ段数の増加に
従って、セル遅延値が大きく計算される。In the cell delay calculation processing step 702, delay calculation is performed in consideration of the number of buffer insertion stages. The delay value can be calculated arbitrarily. FIG. 11 shows a graph of the number of insertion buffer stages and cell delay. As the number of insertion buffer stages increases, the cell delay value increases.

【０１３０】これは、バッファが挿入されると、その挿
入段数が多いほどセル遅延が追加される。したがって、
レイアウト後のタイミング最適化で改善が困難になるこ
とが推測されるため、セル遅延を付加する。When a buffer is inserted, the cell delay is added as the number of inserted stages increases. Therefore,
A cell delay is added because it may be difficult to improve the timing optimization after layout.

【０１３１】セル遅延計算処理工程７０２を行って出力
されたセル遅延テーブルが２５０４であるとする。セル
２４０４は、セル遅延テーブル２５０１でセル遅延値が
“１ｎｓｅｃ”であるが、バッファ段数推定情報２５０
５を見るとバッファ挿入段数が“３段”であることか
ら、更新されたセル遅延テーブル２５０４ではセル遅延
値が“４ｎｓｅｃ”と大きく設定されている。It is assumed that the cell delay table output by the cell delay calculation processing step 702 is 2504. Although the cell delay value of the cell 2404 is “1 nsec” in the cell delay table 2501, the buffer stage number estimation information 250
As seen from FIG. 5, since the number of buffer insertion stages is “3”, the cell delay value in the updated cell delay table 2504 is set to a large value of “4 nsec”.

【０１３２】更新したセル遅延テーブル２５０４を見る
と、パス２４０１では、セル遅延の合計が４＋１＝５で
あり、パス２４０２では、セル遅延の合計が３＋１＝４
であり、パス２４０３では、セル遅延の合計が２＋１＝
３である。その結果、配置改善処理工程１０３の実行時
には、パス２４０１が最もクリティカルなパスとして認
識される。したがって、ファンアウトの多いセルを多く
含むパス２４０１を優先的に近傍配置し、次にパス２４
０２を近傍配置し、改善度合いの高いパス２４０３を迂
回配置とする。Looking at the updated cell delay table 2504, the total cell delay on the path 2401 is 4 + 1 = 5, and the total cell delay on the path 2402 is 3 + 1 = 4.
And on path 2403, the total cell delay is 2 + 1 =
It is 3. As a result, the path 2401 is recognized as the most critical path when the placement improvement processing step 103 is executed. Therefore, the path 2401 including many cells with many fan-outs is preferentially arranged in the vicinity, and then the path 241
02 is arranged in the vicinity, and the path 2403 having a high degree of improvement is arranged as a detour.

【０１３３】以上のように、本実施の形態７によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００およびネットリスト２
０１に基づくファンアウト計算処理工程５０２でのファ
ンアウトの評価、ファンアウト情報に基づくバッファ挿
入判断処理工程６０３でのバッファを挿入すべきか否か
の判断、ファンアウトに基づくバッファ挿入段数推定処
理工程７０１でのバッファ挿入段数の推定、ならびに、
バッファ挿入段数に基づくセル遅延計算処理工程７０２
でのタイミングスラックの評価になっている。As described above, according to the seventh embodiment,
The cell delay table 200 and the netlist 2 are required criteria for preliminarily determining a path that is likely to be difficult to improve by timing optimization after layout.
01 based fanout calculation processing step 502, fanout evaluation based on fanout information, buffer insertion determination processing step 603 based on fanout information, and buffer insertion stage number estimation processing step 701 based on fanout. Estimation of the number of buffer insertion stages in
Cell delay calculation processing step 702 based on the number of buffer insertion stages
It is an evaluation of timing slack in.

【０１３４】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図７のセル遅延テーブル２００およびネットリス
ト２０１を用いてのファンアウト計算処理工程５０２、
ファンアウト情報に基づくバッファ挿入判断処理工程６
０３、ファンアウト情報に基づいてバッファ挿入段数の
推定を行うバッファ挿入段数推定処理工程７０１、なら
びにバッファ挿入段数を用いてのセル遅延計算処理工程
７０２を含む制約制御処理工程１０２と、配置改善処理
工程１０３とにより、初期概略配置とは異なる配置に変
更する配置改善を行い、レイアウト後のタイミング最適
化で改善が困難になるパスについては、これを優先的に
近傍配置となし、タイミング検証ではタイミング違反し
ているがタイミング最適化で改善が比較的容易であると
するパスについては、パスを構成しているセルのランク
アップ等の手法により事後処理的に対応する。その結果
として、レイアウト設計の効率を飛躍的に向上させるこ
とができる。Therefore, even if there is a timing violation, the fan-out calculation processing step 502 using the cell delay table 200 and the netlist 201 of FIG.
Buffer insertion determination processing step 6 based on fan-out information
03, a constraint control processing step 102 including a buffer insertion step number estimation processing step 701 for estimating the buffer insertion step number based on the fanout information, and a cell delay calculation processing step 702 using the buffer insertion step number, and an arrangement improvement processing step. By 103, layout improvement is performed by changing the layout to a layout different from the initial rough layout, and for paths that are difficult to improve by timing optimization after layout, this is prioritized as neighboring layout, and timing violation in timing verification. However, for paths that are relatively easy to improve by timing optimization, post-processing is performed by methods such as rank-up of cells that make up the path. As a result, the efficiency of layout design can be dramatically improved.

【０１３５】特に、挿入するバッファの段数が多いと推
定されるセルほどレイアウト後のタイミング最適化で改
善が困難になるとの推測に基づいて、バッファ挿入段数
の大きいセルほど大きなセル遅延に計算し直すことによ
り、合理的なタイミング最適化、配置改善を実現するこ
とができる。In particular, based on the assumption that it is difficult to improve the timing optimization after layout for a cell estimated to have a larger number of buffer stages to be inserted, the cell delay is recalculated for a cell having a larger number of buffer stages. As a result, rational timing optimization and layout improvement can be realized.

【０１３６】（実施の形態８）図８は本発明の実施の形
態８のレイアウト設計方法における制約制御処理工程の
フローチャートである。すなわち、この実施の形態は、
図１における制約制御処理工程１０２について、より具
体的レベルで記述するものである。(Embodiment 8) FIG. 8 is a flowchart of a constraint control processing step in a layout design method according to an embodiment 8 of the present invention. That is, this embodiment is
The constraint control processing step 102 in FIG. 1 will be described at a more specific level.

【０１３７】この実施の形態のレイアウト設計方法にお
ける制約制御処理工程１０２は、次の（Ａ１４）〜（Ａ
１８）の処理を行うものとして構成されている。The constraint control processing step 102 in the layout designing method of this embodiment is performed in the following (A14) to (A14).
It is configured to perform the process of 18).

【０１３８】（Ａ１４）初期概略配置処理工程１００で
計算したセル遅延値を保持するセル遅延テーブル２００
と、入力したネットリスト２０１とに基づいて、ネット
のファンアウトを計算するファンアウト計算処理工程５
０２と、（Ａ１５）ネットのファンアウト毎にバッファ
を挿入するか否かの判断を行うバッファ挿入判断処理工
程６０３と、（Ａ１６）前記バッファ挿入判断処理工程
６０３でバッファを挿入すると判断した場合に、バッフ
ァを何段挿入するかを推定するバッファ挿入段数推定処
理工程７０１と、（Ａ１７）バッファを挿入した後での
出力ファンアウト数の計算を行う挿入バッファファンア
ウト計算処理工程８０１と、（Ａ１８）前記バッファ挿
入段数推定処理工程７０１で推定したバッファ挿入段数
および前記挿入バッファファンアウト計算処理工程８０
１で得た挿入バッファについてのファンアウトとに基づ
いてセル遅延を再度計算し、セル遅延テーブル２００を
更新するセル遅延計算処理工程８０２と、である。(A14) Cell delay table 200 holding the cell delay value calculated in the initial rough placement processing step 100.
And a fan-out calculation processing step 5 for calculating the fan-out of the net based on the input net list 201.
02, (A15) a buffer insertion determination processing step 603 for determining whether or not to insert a buffer for each fanout of the net, and (A16) a buffer insertion determination processing step 603 when a buffer is inserted. , A buffer insertion stage number estimation processing step 701 for estimating how many buffers to insert, and (A17) an insertion buffer fanout calculation processing step 801 for calculating the output fanout number after inserting the buffer, and (A18) ) The buffer insertion stage number estimated in the buffer insertion stage number estimation processing step 701 and the insertion buffer fanout calculation processing step 80
Cell delay calculation processing step 802 which recalculates the cell delay based on the fanout of the insertion buffer obtained in 1 and updates the cell delay table 200.

【０１３９】なお、セル遅延計算処理工程８０２の終了
後は図１における配置改善処理工程１０３へ移行する。After the cell delay calculation processing step 802 is completed, the process proceeds to the placement improvement processing step 103 in FIG.

【０１４０】次に、図１２、図２６、図２７を用いて、
第８の実施例を説明する。Next, with reference to FIGS. 12, 26 and 27,
An eighth embodiment will be described.

【０１４１】図２６のパス２６０１、パス２６０２、パ
ス２６０３に対して、図１の初期概略配置処理工程１０
０で計算したセル遅延値を保持するセル遅延テーブル２
７０１と、入力したネットリスト２７０２とに基づいて
ファンアウト計算処理工程５０２を実行する。その結
果、出力されたファンアウト情報が２７０３であるとす
る。For the path 2601, path 2602, and path 2603 of FIG. 26, the initial rough layout processing step 10 of FIG.
Cell delay table 2 that holds the cell delay value calculated by 0
The fan-out calculation processing step 502 is executed based on 701 and the input netlist 2702. As a result, it is assumed that the output fanout information is 2703.

【０１４２】次いで、出力されたファンアウト情報２７
０３に基づいて、バッファ挿入判断処理工程６０３を実
行する。すなわち、ファンアウト情報２７０３から各ネ
ット毎にバッファ挿入が必要か否かを判断する。ここで
は、ネット２６０１、ネット２６０２、ネット２６０３
について、それぞれバッファ挿入が必要であると判断さ
れたとする。Next, the output fan-out information 27
Based on 03, the buffer insertion judgment processing step 603 is executed. That is, it is determined from the fan-out information 2703 whether or not buffer insertion is required for each net. Here, net 2601, net 2602, and net 2603
For each of the above, it is determined that buffer insertion is required.

【０１４３】バッファ挿入段数推定処理工程７０１で
は、ファンアウト数に基づいて挿入するバッファの段数
を推定し、バッファ段数推定情報２７０５を出力する。
ここで、ネット２６０６、ネット２６０９はそのファン
アウト数から２段のバッファが挿入されるとし、ネット
２６１２は1段のバッファが挿入されると推定されたと
する。In the buffer insertion stage number estimation processing step 701, the stage number of the buffer to be inserted is estimated based on the fanout number, and the buffer stage number estimation information 2705 is output.
Here, it is assumed that two stages of buffers are inserted in the nets 2606 and 2609 based on the fan-out numbers, and it is estimated that one stage of buffer is inserted in the net 2612.

【０１４４】セル遅延計算処理工程８０２では、バッフ
ァ挿入段数とそのバッファを駆動するネットのファンア
ウト、挿入するバッファのファンアウトを考慮した遅延
計算を行う。遅延値は、任意に計算することができる。In the cell delay calculation processing step 802, delay calculation is performed in consideration of the number of buffer insertion stages, the fanout of the net driving the buffer, and the fanout of the buffer to be inserted. The delay value can be calculated arbitrarily.

【０１４５】遅延計算は、図９と図１１を組み合わして
行い、図１２に示すグラフで表すことができる。図１１
のグラフは、挿入バッファ段数に対するセル遅延である
が、挿入バッファ段数は、ファンアウトから推定されて
いるので、図１２のグラフとすることができる。The delay calculation can be performed by combining FIG. 9 and FIG. 11 and expressed by the graph shown in FIG. Figure 11
The graph of (1) is the cell delay with respect to the number of insertion buffer stages, but since the number of insertion buffer stages is estimated from the fanout, it can be the graph of FIG.

【０１４６】これは、バッファが挿入されると、それだ
けセル遅延が追加されるため、レイアウト後のタイミン
グ最適化で改善が困難になることが推測されるため、セ
ル遅延を付加し、さらにファンアウトの大きなセルにつ
いても、レイアウト後のタイミング最適化で改善が困難
になることが推測されるため、セル遅延が付加される。This is because when the buffer is inserted, the cell delay is added accordingly, and it is presumed that it is difficult to improve it by the timing optimization after layout. Therefore, the cell delay is added and the fanout is further performed. It is estimated that it will be difficult to improve the timing optimization after layout even for a large cell, so a cell delay is added.

【０１４７】セル遅延計算処理工程７０２を行って出力
されたセル遅延テーブルが２７０４であるとする。セル
２６０４は、セル遅延テーブル２７０１でセル遅延値が
“１ｎｓｅｃ”であるが、バッファ段数推定情報２７０
５を見るとバッファ挿入段数が“２段”であることか
ら、更新されたセル遅延テーブル２７０４ではセル遅延
値が“５ｎｓｅｃ”と大きく設定されている。It is assumed that the cell delay table output by the cell delay calculation processing step 702 is 2704. Although the cell delay value of the cell 2604 is “1 nsec” in the cell delay table 2701, the buffer stage number estimation information 270.
As seen from FIG. 5, since the number of buffer insertion stages is “2”, the updated cell delay table 2704 sets the cell delay value to a large value of “5 nsec”.

【０１４８】更新したセル遅延テーブル２７０４を見る
と、パス２６０１では、セル遅延の合計が５＋１＝６で
あり、パス２６０２では、セル遅延の合計が２＋１＝３
であり、パス２６０３では、セル遅延の合計が１＋１＝
２である。その結果、配置改善処理工程１０３の実行時
には、パス２６０１が最もクリティカルなパスとして認
識される。したがって、ファンアウトの多いセルを多く
含むパス２６０１を優先的に近傍配置し、次にパス２６
０２を近傍配置し、改善度合いの高いパス２６０３を迂
回配置とする。Looking at the updated cell delay table 2704, the total cell delay on path 2601 is 5 + 1 = 6, and the total cell delay on path 2602 is 2 + 1 = 3.
Therefore, in the path 2603, the total cell delay is 1 + 1 =
It is 2. As a result, the path 2601 is recognized as the most critical path when the placement improvement processing step 103 is executed. Therefore, the path 2601 including many cells with many fan-outs is preferentially arranged in the vicinity, and then the path 2601 is
02 is arranged in the vicinity, and the path 2603 having a high degree of improvement is arranged as a detour.

【０１４９】以上のように、本実施の形態８によれば、
レイアウト後のタイミング最適化で改善が困難になると
想定されるパスをあらかじめ割り出しておく所要の判断
基準が、セル遅延テーブル２００およびネットリスト２
０１に基づくファンアウト計算処理工程５０２でのファ
ンアウトの評価、ファンアウト情報に基づくバッファ挿
入判断処理工程６０３でのバッファを挿入すべきか否か
の判断、ファンアウトに基づくバッファ挿入段数推定処
理工程７０１でのバッファ挿入段数の推定、バッファを
挿入した後での出力ファンアウト数の計算を行う挿入バ
ッファファンアウト計算処理工程８０１、ならびに、出
力ファンアウト数に基づくセル遅延計算処理工程８０２
でのタイミングスラックの評価になっている。As described above, according to the eighth embodiment,
The cell delay table 200 and the netlist 2 are required criteria for preliminarily determining a path that is likely to be difficult to improve by timing optimization after layout.
01 based fanout calculation processing step 502, fanout evaluation based on fanout information, buffer insertion determination processing step 603 based on fanout information, and buffer insertion stage number estimation processing step 701 based on fanout. , The insertion buffer fanout calculation processing step 801 for estimating the number of buffer insertion stages and the calculation of the output fanout number after inserting the buffer and the cell delay calculation processing step 802 based on the output fanout number
It is an evaluation of timing slack in.

【０１５０】したがって、タイミング違反があった場合
でも、初期概略配置処理工程１００の再試行に戻ること
なく、図８のセル遅延テーブル２００およびネットリス
ト２０１を用いてのファンアウト計算処理工程５０２、
ファンアウト情報に基づくバッファ挿入判断処理工程６
０３、ファンアウト情報に基づいてバッファ挿入段数の
推定を行うバッファ挿入段数推定処理工程７０１、バッ
ファを挿入した後での出力ファンアウト数の計算を行う
挿入バッファファンアウト計算処理工程８０１、ならび
にファンアウト情報を用いてのセル遅延計算処理工程８
０２を含む制約制御処理工程１０２と、配置改善処理工
程１０３とにより、初期概略配置とは異なる配置に変更
する配置改善を行い、レイアウト後のタイミング最適化
で改善が困難になるパスについては、これを優先的に近
傍配置となし、タイミング検証ではタイミング違反して
いるがタイミング最適化で改善が比較的容易であるとす
るパスについては、パスを構成しているセルのランクア
ップ等の手法により事後処理的に対応する。その結果と
して、レイアウト設計の効率を飛躍的に向上させること
ができる。Therefore, even if there is a timing violation, the fan-out calculation processing step 502 using the cell delay table 200 and the netlist 201 of FIG.
Buffer insertion determination processing step 6 based on fan-out information
03, buffer insertion stage number estimation processing step 701 for estimating the buffer insertion stage number based on the fanout information, insertion buffer fanout calculation processing step 801 for calculating the output fanout number after inserting the buffer, and fanout Cell delay calculation processing step 8 using information
By the constraint control processing step 102 including 02 and the layout improvement processing step 103, the layout improvement for changing the layout to the layout different from the initial rough layout is performed. For those paths that are preferentially placed in the vicinity, and that timing violation violates timing, but is relatively easy to improve by timing optimization, a method such as rank-up of the cells that make up the path Corresponding processingally. As a result, the efficiency of layout design can be dramatically improved.

【０１５１】[0151]

【発明の効果】本発明によれば、レイアウト後のタイミ
ング最適化で改善が困難になると想定されるパスを所要
の判断基準パラメータに基づいてあらかじめ割り出して
おき、タイミング違反がある場合でも初期概略配置の再
試行に戻ることなく、初期概略配置とは異なる配置に変
更する配置改善を行い、レイアウト後のタイミング最適
化で改善が困難になると推定されるパスについては、こ
れを優先的に近傍配置となし、タイミング検証ではタイ
ミング違反しているがタイミング最適化で改善が比較的
容易であるとするパスについては、パスを構成している
セルのランクアップ（駆動能力を上げる）等の手法によ
り事後処理的に対応する。その結果として、従来技術に
比べて、レイアウト設計の効率を飛躍的に向上させるこ
とができる。According to the present invention, a path that is supposed to be difficult to improve by timing optimization after layout is preliminarily determined based on a required criterion parameter, and initial rough placement is performed even if there is a timing violation. For the paths that are estimated to be difficult to improve by post-layout timing optimization, this is prioritized as the neighboring placement without performing the retry of None, Paths that violate timing in timing verification but are relatively easy to improve by timing optimization are post-processed by methods such as rank-up (increasing drive capacity) of cells that make up the path. Correspond to each other. As a result, the efficiency of layout design can be dramatically improved as compared with the conventional technique.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 1 is a flowchart showing a flow of processing steps in a layout design method according to a first embodiment of the present invention.

【図２】本発明の実施の形態２のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 2 is a flowchart showing the flow of processing steps in the layout design method according to the second embodiment of the present invention.

【図３】本発明の実施の形態３のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 3 is a flowchart showing the flow of processing steps in the layout design method according to the third embodiment of the present invention.

【図４】本発明の実施の形態４のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 4 is a flowchart showing the flow of processing steps in the layout design method according to the fourth embodiment of the present invention.

【図５】本発明の実施の形態５のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 5 is a flowchart showing the flow of processing steps in a layout designing method according to the fifth embodiment of the present invention.

【図６】本発明の実施の形態６のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 6 is a flowchart showing the flow of processing steps in the layout design method according to the sixth embodiment of the present invention.

【図７】本発明の実施の形態７のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 7 is a flowchart showing the flow of processing steps in the layout design method according to the seventh embodiment of the present invention.

【図８】本発明の実施の形態８のレイアウト設計方法に
おける処理工程の流れを示すフローチャートFIG. 8 is a flowchart showing the flow of processing steps in a layout design method according to the eighth embodiment of the present invention.

【図９】実施の形態５でのセル遅延の説明図FIG. 9 is an explanatory diagram of cell delay according to the fifth embodiment.

【図１０】実施の形態６でのセル遅延の説明図FIG. 10 is an explanatory diagram of cell delay according to the sixth embodiment.

【図１１】実施の形態７でのセル遅延の説明図FIG. 11 is an explanatory diagram of cell delay according to the seventh embodiment.

【図１２】実施の形態８でのセル遅延の説明図FIG. 12 is an explanatory diagram of cell delay according to the eighth embodiment.

【図１３】実施の形態１におけるパス状態の説明図FIG. 13 is an explanatory diagram of a pass state according to the first embodiment.

【図１４】実施の形態１における初期概略配置後のパス
状態の説明図FIG. 14 is an explanatory diagram of a pass state after initial schematic placement according to the first embodiment.

【図１５】実施の形態１における配置改善後のパス状態
の説明図FIG. 15 is an explanatory diagram of a path state after placement improvement in the first embodiment.

【図１６】実施の形態２における動作例の状況説明図FIG. 16 is a status explanatory diagram of an operation example according to the second embodiment.

【図１７】実施の形態３におけるパス状態の説明図FIG. 17 is an explanatory diagram of a pass state according to the third embodiment.

【図１８】実施の形態３における動作例の状況説明図FIG. 18 is a status explanatory diagram of an operation example according to the third embodiment.

【図１９】実施の形態４における動作例の状況説明図FIG. 19 is a status explanatory diagram of an operation example in the fourth embodiment.

【図２０】実施の形態５におけるパス状態の説明図FIG. 20 is an explanatory diagram of a pass state according to the fifth embodiment.

【図２１】実施の形態５における動作例の状況説明図FIG. 21 is a status explanatory diagram of an operation example according to the fifth embodiment.

【図２２】実施の形態６における動作例の状況説明図FIG. 22 is a status explanatory diagram of an operation example according to the sixth embodiment.

【図２３】実施の形態６におけるパス状態の説明図FIG. 23 is an explanatory diagram of a pass state according to the sixth embodiment.

【図２４】実施の形態７におけるパス状態の説明図FIG. 24 is an explanatory diagram of a pass state according to the seventh embodiment.

【図２５】実施の形態７における動作例の状況説明図FIG. 25 is a status explanatory diagram of an operation example according to the seventh embodiment.

【図２６】実施の形態８におけるパス状態の説明図FIG. 26 is an explanatory diagram of a pass state according to the eighth embodiment.

【図２７】実施の形態８における動作例の状況説明図FIG. 27 is a status explanatory diagram of an operation example according to the eighth embodiment.

【符号の説明】[Explanation of symbols]

１００ 初期概略配置処理工程 １０１ タイミング検証処理工程 １０２ 制約制御処理工程 １０３ 配置改善処理工程 １０６ 詳細配置処理工程 ２００ セル遅延テーブル ２０１ ネットリスト ２０２ セル遅延情報 ２０３ セル遅延計算処理工程 ３０２ セルラインアップ情報 ３０３ セル遅延計算処理工程 ４０３ セルランクアップ度合い判定処理工程 ４０４ セル遅延計算処理工程 ５０２ ファンアウト計算処理工程 ５０３ セル遅延計算処理工程 ６０３ バッファ挿入判断処理工程 ６０４ セル遅延計算処理工程 ７０１ バッファ挿入段数推定処理工程 ７０２ セル遅延計算処理工程 ８０１ 挿入バッファファンアウト計算処理工程 ８０２ セル遅延計算処理工程 100 Initial rough placement process 101 Timing Verification Processing Step 102 Constraint control processing step 103 placement improvement processing step 106 detailed placement processing step 200 cell delay table 201 Netlist 202 Cell delay information 203 Cell delay calculation processing step 302 Cell lineup information 303 Cell delay calculation process 403 Cell rank upgrade degree determination process 404 Cell delay calculation processing step 502 Fanout calculation process 503 Cell delay calculation processing step 603 Buffer insertion determination processing step 604 Cell delay calculation processing step 701 Buffer insertion stage number estimation processing step 702 Cell delay calculation processing step 801 Insertion buffer fanout calculation processing step 802 Cell delay calculation processing step

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 JA03 5F064 BB07 BB19 BB26 DD02 DD03 DD24 EE02 EE03 EE08 EE47 HH06 HH10 HH12    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 5B046 AA08 BA05 JA03                 5F064 BB07 BB19 BB26 DD02 DD03                       DD24 EE02 EE03 EE08 EE47                       HH06 HH10 HH12

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 初期に大枠の配置位置を決定する初期概
略配置処理工程と、前記初期概略配置処理工程の後にタ
イミング違反が発生しているかを検証するタイミング検
証処理工程と、前記タイミング検証処理工程でタイミン
グ違反が発生していない場合に詳細な配置を行う詳細配
置処理工程とを含むレイアウト設計方法において、 前記タイミング検証処理工程でタイミング違反が発生し
ている場合にパスのタイミングスラックを再度計算する
制約制御処理工程と、前記制約制御処理工程の後に再度
計算したタイミングスラックを基に配置の改善を行う配
置改善処理工程とを含むことを特徴とするレイアウト設
計方法。1. An initial rough layout processing step of initially determining a layout position of a frame, a timing verification processing step of verifying whether a timing violation occurs after the initial rough layout processing step, and the timing verification processing step. In a layout design method including a detailed placement processing step for performing detailed placement when no timing violation has occurred, the timing slack of the path is recalculated when the timing violation occurs in the timing verification processing step. A layout design method comprising: a constraint control processing step; and a layout improvement processing step of improving layout based on the timing slack recalculated after the constraint control processing step. 【請求項２】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストと
セル遅延情報に基づいてセル遅延の計算を行うととも
に、前記セル遅延テーブルを更新して新たなセル遅延テ
ーブルを作成するセル遅延計算処理工程であることを特
徴とする請求項１に記載のレイアウト設計方法。2. The constraint control processing step calculates a cell delay based on a cell delay table in which cell delay values are described, an input netlist and cell delay information, and updates the cell delay table. 2. The layout design method according to claim 1, which is a cell delay calculation processing step of creating a new cell delay table. 【請求項３】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストと
セルラインアップ情報に基づいてセル遅延の計算を行う
とともに、前記セル遅延テーブルを更新して新たなセル
遅延テーブルを作成するセル遅延計算処理工程であるこ
とを特徴とする請求項１に記載のレイアウト設計方法。3. The constraint control processing step calculates a cell delay based on a cell delay table in which cell delay values are described, an input netlist and cell lineup information, and updates the cell delay table. The layout design method according to claim 1, wherein the layout design method is a cell delay calculation processing step of creating a new cell delay table. 【請求項４】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストと
セルラインアップ情報に基づいてセルのランクアップ度
合いを判定するセルランクアップ度合い判定処理工程
と、前記判定結果に基づいてセル遅延の計算を行って新
たなセル遅延テーブルを作成するセル遅延計算処理工程
とからなることを特徴とする請求項１に記載のレイアウ
ト設計方法。4. The cell rank-up degree determination processing step of determining a cell rank-up degree based on a cell delay table in which cell delay values are described, an input netlist, and cell line-up information in the constraint control processing step. 2. The layout design method according to claim 1, further comprising: a cell delay calculation processing step of calculating a cell delay based on the determination result and creating a new cell delay table. 【請求項５】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストに
基づいてネットのファンアウト数を計算するファンアウ
ト計算処理工程と、前記ファンアウト数に基づいてセル
遅延の計算を行って新たなセル遅延テーブルを作成する
セル遅延計算処理工程とからなることを特徴とする請求
項１に記載のレイアウト設計方法。5. The fanout calculation processing step of calculating a fanout number of a net based on a cell delay table in which cell delay values are described and an input netlist, and the constraint control processing step, 2. The layout design method according to claim 1, further comprising a cell delay calculation processing step for calculating a cell delay based on the cell delay table based on the calculated cell delay table. 【請求項６】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストに
基づいてネットのファンアウト数を計算するファンアウ
ト計算処理工程と、前記ファンアウト数からバッファを
挿入するか否かの判断を行うバッファ挿入判断処理工程
と、バッファ挿入を推定された場合にバッファ挿入分の
遅延に基づいてセル遅延の計算を行って新たなセル遅延
テーブルを作成するセル遅延計算処理工程とからなるこ
とを特徴とする請求項１に記載のレイアウト設計方法。6. The fanout calculation processing step of calculating a fanout number of a net based on a cell delay table in which cell delay values are described and an input netlist, and the constraint control processing step, based on the fanout number. A buffer insertion determination processing step of determining whether or not to insert a buffer, and a cell that calculates a cell delay based on the delay of the buffer insertion when the buffer insertion is estimated and creates a new cell delay table The layout design method according to claim 1, further comprising a delay calculation processing step. 【請求項７】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストに
基づいてネットのファンアウト数を計算するファンアウ
ト計算処理工程と、前記ファンアウト数からバッファを
挿入するか否かの判断を行うバッファ挿入判断処理工程
と、バッファ挿入を推定された場合にバッファの挿入段
数を推定するバッファ挿入段数推定処理工程と、前記推
定されたバッファ挿入分の遅延に基づいてセル遅延の計
算を行って新たなセル遅延テーブルを作成するセル遅延
計算処理工程とからなることを特徴とする請求項１に記
載のレイアウト設計方法。7. The constraint control processing step includes a fan-out calculation processing step of calculating a fan-out number of nets based on a cell delay table in which cell delay values are described and an input net list, and the fan-out calculation step. A buffer insertion determination processing step of determining whether or not to insert a buffer, a buffer insertion step number estimation processing step of estimating a buffer insertion step number when the buffer insertion is estimated, and a delay of the estimated buffer insertion step. 2. The layout design method according to claim 1, further comprising a cell delay calculation processing step of calculating a cell delay based on the above and creating a new cell delay table. 【請求項８】 前記制約制御処理工程は、セル遅延値が
記述されたセル遅延テーブルと入力したネットリストに
基づいてネットのファンアウト数を計算するファンアウ
ト計算処理工程と、前記ファンアウト数からバッファを
挿入するか否かの判断を行うバッファ挿入判断処理工程
と、バッファ挿入を推定された場合にバッファの挿入段
数を推定するバッファ挿入段数推定処理工程と、前記挿
入されたバッファの出力ファンアウト数から挿入される
バッファの遅延と出力ファンアウト数に基づいてセル遅
延の計算を行って新たなセル遅延テーブルを作成するセ
ル遅延計算処理工程とからなることを特徴とする請求項
１に記載のレイアウト設計方法。8. The fanout calculation processing step of calculating a fanout number of a net based on a cell delay table in which cell delay values are described and an input netlist, and the constraint control processing step, based on the fanout number. A buffer insertion determination processing step of determining whether or not to insert a buffer, a buffer insertion step number estimation processing step of estimating a buffer insertion step number when the buffer insertion is estimated, and an output fanout of the inserted buffer 2. The cell delay calculation processing step of calculating a cell delay based on the delay of the buffer inserted from the number and the output fanout number to create a new cell delay table. Layout design method.