JP2003086713A - Sram装置 - Google Patents
Sram装置Info
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Abstract
らセル面積を縮小する。 【解決手段】 6トランジスタ構成のメモリセルを有す
るCMOS型のSRAM装置において、一方の組のドラ
イブトランジスタMN1およびアセストランジスタMN
3のチャネル幅(ゲート幅)が略同一であり、かつ該チ
ャネル幅は他方の組のドライブトランジスタMN0およ
びアクセストランジスタMN2のチャネル幅よりも大き
くする。また、2組のCMOSインバータからなる基本
回路間でインバータののオフリーク電流の大きさを非対
称にすることにより、一方の組で大きいセル電流を確保
しつつ、当該SRAMにおける待機時のリーク電流を削
減することができる。
Description
度実装が可能なSRAM(static random accessmemor
y)装置に関するものである。
のSRAM装置が知られている。これは、インバータを
構成するPMOS負荷トランジスタ及びNMOSドライ
ブトランジスタと、当該インバータの出力をビット線に
接続するNMOSアクセストランジスタとを有する基本
回路を1組として、当該基本回路をインバータの入出力
がクロスカップルするように接続することで互いに結合
された2組の基本回路を備えたものである。
たSRAM装置、すなわち第1の従来技術は、1つのメ
モリセル領域の上半部にNウェル領域を、下半部にPウ
ェル領域をそれぞれ有する従来の縦型セル構造に比べて
アクセスを高速化でき、かつセル面積を縮小できるよう
に、メモリセル領域の中央に位置するNウェル領域中に
各組のPMOS負荷トランジスタを、左側のPウェル領
域中に第1組のNMOSドライブトランジスタ及びNM
OSアクセストランジスタを、右側のPウェル領域中に
第2組のNMOSドライブトランジスタ及びNMOSア
クセストランジスタをそれぞれ配置した横型セル構造の
技術を採用したものである。ここでは、ビット線の走行
方向を縦方向、ワード線の走行方向を横方向とそれぞれ
定義している。特開平10−178110号公報にも同
様の技術が開示されている。
に記載されたSRAM装置、すなわち第2の従来技術
は、シングルエンド型読み出し及び差動型書き込みの動
作を前提とし、6トランジスタ構成のSRAMメモリセ
ルにおいて、一方の組のNMOSドライブトランジスタ
のゲート幅を他方の組のNMOSドライブトランジスタ
のゲート幅より小さくすることにより、セル面積の縮小
を図ったものである。
SRAMメモリセルにおいてビット線からソース線へ流
れ込むセル電流は、NMOSドライブトランジスタ及び
NMOSアクセストランジスタのチャネル幅で決定され
る。セル電流が小さいことは、ビット線の増幅遅延が大
きいことを意味する。ところが、上記第1の従来技術は
2組の基本回路間で構成トランジスタのサイズが対称で
あることを前提としており、ビット線の増幅遅延を削減
するようにセル電流を大きくして更に高速動作を実現す
るためには、6トランジスタのサイズを全て大きくする
必要があり、セル面積の大きな増加に繋がる問題があっ
た。また、上記第2の従来技術では各組のNMOSアク
セストランジスタが互いに全く同じゲート幅を有してい
たので、大きいゲート幅を持つNMOSドライブトラン
ジスタの電流駆動能力を十分に活かしきれないという問
題があった。
M装置を提供することにある。
AM装置は、一方の組のドライブトランジスタ及びアク
セストランジスタのチャネル幅(ゲート幅)が互いに略
同一であり、かつ該チャネル幅は他方の組のドライブト
ランジスタ及びアクセストランジスタのチャネル幅より
大きいことを特徴とするものである。これにより、大き
いセル電流を確保できるので、ビット線の増幅遅延を削
減することができる。更に、例えば、2組の基本回路間
で負荷トランジスタとドライブトランジスタとのチャネ
ル幅比を15%以上異ならせれば、読み出し動作時のセ
ル電流に起因した電位の浮き上がりによる記憶データの
破壊を防止することができる。
は、2組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするものである。こ
れにより、一方の組で大きいセル電流を確保しつつ、当
該SRAM装置の待機時のリーク電流を削減することが
できる。
は、2組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするものである。これ
により、一方の組で大きいセル電流を確保しつつ、当該
SRAM装置の待機時のゲートリーク電流を削減するこ
とができる。
は、2組の基本回路のうち一方の組に接続されたビット
線は書き込み専用に用いられ、他方のビット線は読み出
しと書き込み兼用であり、書き込み専用のビット線に接
続された方の組の構成トランジスタのうち少なくとも1
つのトランジスタの電流駆動能力は他方の組の対応する
トランジスタより低く設定され、各組のアクセストラン
ジスタは、読み出し動作の時には一方のトランジスタの
みが活性化し、書き込み動作の時には両方のトランジス
タが活性化するように構成されたことを特徴とするもの
である。これにより、シングルエンド型読み出し及び差
動型書き込みの動作を実現できる。
は、2組の基本回路間で構成トランジスタの電流駆動能
力が非対称であり、読み出し動作時に、2組の基本回路
のうち電流駆動能力の低い方の組のソース線の電位レベ
ルを、他方の組のソース線より高い電位レベルに設定す
るための手段を更に備えたことを特徴とするものであ
る。これにより、一方の組で大きいセル電流を確保しつ
つ、読み出し動作時のセル電流に起因した電位の浮き上
がりによる記憶データの破壊を防止することができる。
は、2組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは略同一のチャネル幅を有し、
かつ同一の連続した、かつ折れ曲がりのない矩形の活性
化領域に形成されることとした。これにより、活性化領
域のストレスが緩和される結果、欠陥の発生が未然に防
止される。
置の構成例を示している。図1において、MP0及びM
P1はPMOS負荷トランジスタ、MN0及びMN1は
NMOSドライブトランジスタ、MN2及びMN3はN
MOSアクセストランジスタである。MP0、MN0及
びMN2は第1組の基本回路を構成する。MP0とMN
0とは1つのインバータ(左インバータLINV)を構
成し、このインバータの出力をMN2が書き込み専用の
ビット線(書き込みビット線)WBLに接続する。MN
2のゲートは書き込み専用のワード線(書き込みワード
線)WLWTに、MN0のソースは第1のソース線Vss
1にそれぞれ接続されている。MP1、MN1及びMN
3は第2組の基本回路を構成する。MP1とMN1とは
1つのインバータ(右インバータRINV)を構成し、
このインバータの出力(中間ノードVm)をMN3が読
み出しと書き込み兼用のビット線(読み出しビット線)
RBLに接続する。MN3のゲートは読み出しと書き込
み兼用のワード線(読み出しワード線)WLRに、MN
1のソースは第2のソース線Vss2にそれぞれ接続され
ている。第1組の基本回路と第2組の基本回路とは両イ
ンバータの入出力がクロスカップルするように互いに結
合され、MP0及びMP1の各々のソースは正電源線V
ccに共通接続されている。図中のIcellは、RBLから
MN3及びMN1を通してVss2へ流れ込むセル電流で
ある。
及び閾値電圧の一例を示している。図2に示すとおり、
MN1及びMN3のゲート幅(チャネル幅)は、他の4
トランジスタのゲート幅(チャネル幅)の2倍となって
いる。つまり、MN1及びMN3のゲート幅が互いに等
しく、かつ該ゲート幅はMN0及びMN2のゲート幅よ
り大きい。また、MN1及びMN3は低い閾値電圧
(0.4V)を、他の4トランジスタは高い閾値電圧
(0.5V)をそれぞれ持つ。書き込み動作時には、周
辺回路の書き込みドライバ回路が“L”を書き込みたい
ノード側に接続されたビット線を強制的に接地レベルに
引き込むので、メモリセルのトランジスタ自体は大きな
サイズを必要としない。したがって、WBLに接続され
た第1組トランジスタは、第2組トランジスタの半分の
サイズでも十分書き込みが可能である。
荷トランジスタとドライブトランジスタとの電流駆動能
力の比で決まる。図2によれば、MP0とMN0とのゲ
ート幅比は1.0(=0.2μm/0.2μm)であ
り、MP1とMN1とのゲート幅比は0.5(=0.2
μm/0.4μm)であって、これらゲート幅比が50
%の差を持っている。その結果、左インバータLINV
の反転閾値レベルは0.3Vccであり、右インバータR
INVのそれは0.15Vccであって、これら反転閾値
レベルが50%の差を持っている。
ル電流Icellを大きくするために、これら両トランジス
タ(MN1及びMN3)のゲート幅を互いに等しく、か
つ大きく設定した点に特徴がある。しかし、これら両ト
ランジスタのサイズを大きくすると、読み出し動作時
に、MN3がオンになったときのVmノードの電位が
“L”レベルから“H”レベル側に向かって大きく変化
するので、Vmノードの電位を入力とする左インバータ
LINVが誤って反転することがないように、当該左イ
ンバータLINVの反転閾値レベルを高めにずらしてお
く必要がある。そのため、上記のとおり2組の基本回路
間で負荷トランジスタとドライブトランジスタとのチャ
ネル幅比に50%の差を付けることで、左インバータL
INVの誤反転を防止している。
構成トランジスタの閾値電圧を非対称に設定することで
次の効果が期待できる。すなわち、6トランジスタのう
ち、より高い電流駆動能力を必要とする第2組だけを低
い閾値電圧とし、第1組の閾値電圧を高い値に設定する
ことで、全て低い閾値電圧のトランジスタを用いた場合
に比較して、セルリーク電流を半分に削減することが可
能になる。
タとドライブトランジスタとのチャネル幅比が15%以
上異なればよい。また、2組の基本回路間でインバータ
の反転閾値レベルが30%以上異なればよい。
圧の他の例を示している。図3に示すとおり、MP0、
MN0及びMN2の閾値電圧をそれぞれ0.5Vに設定
し、MP1、MN1及びMN3の閾値電圧をそれぞれ
0.2Vに設定する。つまり、高速が要求される右イン
バータRINVは閾値電圧を下げて(リーク電流が大き
くなることを犠牲にして)大きなドライブ電流を実現す
るトランジスタで構成し、低速が許される左インバータ
LINVは閾値電圧を上げてリーク電流の小さいトラン
ジスタで構成するのである。これにより、全て低い閾値
電圧のトランジスタを用いた場合に比較して、待機時の
リーク電流を半分に削減することが可能になる。
ート酸化膜の厚みを非対称に設定することも可能であ
る。図3で説明したリーク電流はトランジスタのソース
・ドレイン間のオフリーク電流であるが、微細化したト
ランジスタではゲートリーク電流が顕著になってくる。
そこで、図4に示すとおり、MP0、MN0及びMN2
のゲート酸化膜の厚みをそれぞれ2.6nmに設定し、
MP1、MN1及びMN3のゲート酸化膜の厚みをそれ
ぞれ1.6nmに設定する。つまり、高速が要求される
右インバータRINVはゲート酸化膜の厚みを薄くして
(ゲートリーク電流が大きくなることを犠牲にして)大
きなドライブ電流を実現するトランジスタで構成し、低
速が許される左インバータLINVはゲート酸化膜の厚
みを厚くしてゲートリーク電流の小さいトランジスタで
構成するのである。これにより、全て薄いゲート酸化膜
のトランジスタを用いた場合に比較して、待機時のゲー
トリーク電流を半分に削減することが可能になる。
の一例を示している。図5において、WP0,WP1及
びWN0〜WN3は各トランジスタのゲート幅を、SH
0及びSH1はトランジスタのクロスカップルを実現す
るためのシェアドコンタクトをそれぞれ表している。図
示のレイアウトは上記横型セル構造の技術を採用したも
のであって、第1組と第2組を左右に独立に配置し、第
1組、第2組で高さを一定にして幅を変えるようにして
いる。同図において、WPはMP0及びMP1が占める
領域の幅を、WNLはMN0及びMN2が占める領域の
幅を、WNRはMN1及びMN3が占める領域の幅をそ
れぞれ表している。これらの幅は、互いに独立に決定可
能である。また、WPのうち、WPLはMP0が占める
領域の幅を、WPRはMP1が占める領域の幅をそれぞ
れ表している。これらの幅も、互いに独立に決定可能で
ある。なお、縦型セル構造を採用してトランジスタのチ
ャネル長を組間で変えるようにしてもよい。
ウト例を示している。図5によれば、例えばMN1のソ
ース領域に出っ張りがあるため、右側Pウェル中の活性
化領域がL字形に折れ曲がっている。これに対し図6に
よれば、MN1及びMN3が互いに等しいチャネル幅を
有し、かつ同一の連続したかつ直線状の長辺を持つ(折
れ曲がりのない)矩形の活性化領域に形成されるので、
活性化領域のストレスが緩和される結果、欠陥の発生が
未然に防止される。左側Pウェル及び中央Nウェルの各
々の活性化領域についても同様である。
出し・書き込み動作の一例を説明する。前述のとおり、
読み出しの時にはWLRのみが活性化され、書き込みの
時にはWLWTとWLRとの両方が同時に活性化される
ようになっている。
2V程度上昇させることで、たとえVmが0.4V上昇
したとしても、このVmノードにゲートが接続された第
1組のドライブトランジスタMN0がオンしないように
なっている。
みたい時には、半分サイズのMN2を介して書き込むこ
とになるが、基本的にはドライバ回路の電流駆動能力が
MP0の電流駆動能力よりも十分高ければ、書き込みが
可能である。本実施形態では、その上で更に高速書き込
みを実現するために、Vss2の電位を0.2V程度浮か
せる構成にしている。この構成によりサイズが小さくて
も高速に書き込みが可能になる。逆に、Vmノード側に
“L”を書き込む時は、大サイズのMN3を介して書き
込むので、Vss2の制御なしに高速書き込みが可能であ
る。もちろん、Vss1を0.2V浮かせればより高速に
書き込むことができる。
電流Icellが得られることを示している。基本的には、
直列接続されたMN1とMN3とのサイズによって、ビ
ット線の電荷を引き抜く能力が決定される。従来は、V
mノードの電位を0.1V程度と低く抑えるために、M
N1のチャネル幅に比較してMN3のチャネル幅を小さ
く設定せざるを得なかった。レイアウト的には、MN1
のゲート幅より細らせてMN3をレイアウトすることと
なり、Pウェル領域中にゲートの幅広部分と幅狭部分と
が生じ、幅狭部分に無駄なスペースができてしまう。し
かし、本実施形態によれば、Vmを0.4Vまで許すこ
とができるので、従来できていた無駄なスペースを利用
してMN3のゲート幅を大きくすることができる(図5
参照)。このようにしてWN1=WN3を実現すると、
160μAものセル電流を実現できる。これは、従来の
セル電流が50μAであったことに比較して3倍以上と
なっている。MN3とMN1のサイズを限りなく近づけ
るか、むしろMN3を大きくしてでもセル電流を大きく
する必要がある時に非常に有効である。
ば、定量的にいうと、セル面積を従来の80%に削減で
き、セルリーク電流を従来の半分に削減でき、かつ従来
の3倍以上のセル電流が得られる。
1及びMN3のゲート幅と同一のサイズまで大きくする
ことができる。これにより、第1組と第2組の間で3ト
ランジスタのサイズ比が同一となる。図9は、この場合
の各組のインバータの入出力電圧の関係を表している。
図9によれば、十分に大きいバタフライの開き面積(図
中に破線で示した矩形の面積)を確保できることが判
る。直流的には、第1組と第2組の間でトランジスタの
サイズ比が4倍違ったとしても同様である。
によれば、新規の改良されたSRAM装置を提供するこ
とができる。
図である。
の一例を示す図である。
示す図である。
を示す図である。
平面図である。
す平面図である。
の一例を説明するための図である。
ることを示す図である。
ータ間で3トランジスタのサイズ比を同一にした場合の
各組のインバータの入出力電圧の関係を示す図である。
ト幅 WNL,WNR,WP,WPL,WPR トランジスタ
占有幅
Claims (15)
- 【請求項1】 インバータを構成する負荷トランジスタ
及びドライブトランジスタと、前記インバータの出力を
ビット線に接続するアクセストランジスタとを有する基
本回路を1組として、前記基本回路を前記インバータの
入出力がクロスカップルするように接続することで互い
に結合された2組の基本回路を備え、 一方の組のドライブトランジスタ及びアクセストランジ
スタのチャネル幅が互いに略同一であり、かつ該チャネ
ル幅は他方の組のドライブトランジスタ及びアクセスト
ランジスタのチャネル幅より大きいことを特徴とするS
RAM装置。 - 【請求項2】 請求項1記載のSRAM装置において、 前記2組の基本回路間で負荷トランジスタとドライブト
ランジスタとのチャネル幅比が15%以上異なることを
特徴とするSRAM装置。 - 【請求項3】 請求項1記載のSRAM装置において、 前記2組の基本回路間でインバータの反転閾値レベルが
30%以上異なることを特徴とするSRAM装置。 - 【請求項4】 請求項1記載のSRAM装置において、 前記2組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするSRAM装置。 - 【請求項5】 請求項1記載のSRAM装置において、 前記2組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするSRAM装置。 - 【請求項6】 請求項1記載のSRAM装置において、 前記2組の基本回路間で構成トランジスタのレイアウト
面積が非対称であることを特徴とするSRAM装置。 - 【請求項7】 請求項1記載のSRAM装置において、 前記2組の基本回路間でレイアウト領域の横のサイズか
縦のサイズかの少なくとも一方を互いに独立に決定でき
るようにしたことを特徴とするSRAM装置。 - 【請求項8】 請求項1記載のSRAM装置において、 前記2組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは同一の連続した活性化領域に
形成されたことを特徴とするSRAM装置。 - 【請求項9】 請求項1記載のSRAM装置において、 前記2組の基本回路のうち、チャネル幅の小さい方の組
に接続されたビット線は書き込み専用に用いられ、他方
のビット線は読み出しと書き込み兼用であることを特徴
とするSRAM装置。 - 【請求項10】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を1組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された2組の基本回路を備え、 前記2組の基本回路間でインバータのオフリーク電流の
大きさが非対称であることを特徴とするSRAM装置。 - 【請求項11】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を1組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された2組の基本回路を備え、 前記2組の基本回路間で構成トランジスタのゲート酸化
膜厚が非対称であることを特徴とするSRAM装置。 - 【請求項12】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を1組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された2組の基本回路を備え、 前記2組の基本回路のうち、一方の組に接続されたビッ
ト線は書き込み専用に用いられ、他方のビット線は読み
出しと書き込み兼用であり、 前記書き込み専用のビット線に接続された方の組の構成
トランジスタのうち、少なくとも1つのトランジスタの
電流駆動能力は、他方の組の対応するトランジスタより
低く設定され、 各組のアクセストランジスタは、読み出し動作の時には
一方のトランジスタのみが活性化し、書き込み動作の時
には両方のトランジスタが活性化するように構成された
ことを特徴とするSRAM装置。 - 【請求項13】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記ドライブトランジ
スタに接続されたソース線と、前記インバータの出力を
ビット線に接続するアクセストランジスタとを有する基
本回路を1組として、前記基本回路を前記インバータの
入出力がクロスカップルするように接続することで互い
に結合された2組の基本回路を備え、 前記2組の基本回路間で構成トランジスタの電流駆動能
力が非対称であり、 読み出し動作時に、前記2組の基本回路のうち電流駆動
能力の低い方の組のソース線の電位レベルを、他方の組
のソース線より高い電位レベルに設定するための手段を
更に備えたことを特徴とするSRAM装置。 - 【請求項14】 請求項13記載のSRAM装置におい
て、 前記2組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタのチャネル幅が互いに略同一で
あることを特徴とするSRAM装置。 - 【請求項15】 インバータを構成する負荷トランジス
タ及びドライブトランジスタと、前記インバータの出力
をビット線に接続するアクセストランジスタとを有する
基本回路を1組として、前記基本回路を前記インバータ
の入出力がクロスカップルするように接続することで互
いに結合された2組の基本回路を備え、 前記2組の基本回路の各々で、ドライブトランジスタ及
びアクセストランジスタは略同一のチャネル幅を有し、
かつ同一の連続した、かつ折れ曲がりのない矩形の活性
化領域に形成されたことを特徴とするSRAM装置。
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JP2002182291A JP2003086713A (ja) | 2001-06-28 | 2002-06-24 | Sram装置 |
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