JP2003078511A - Signal transmission system - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は信号伝送システムに
関し、特に、ＬＳＩ（Large Scale IntegrationCircui
t)間、或いは、装置間において高速に信号の送信および
受信を行う信号伝送システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission system, and more particularly to an LSI (Large Scale Integration Circuit).
The present invention relates to a signal transmission system that performs high-speed signal transmission and reception between t) or between devices.
【０００２】近年、ＬＳＩの高速動作に伴って、ＬＳＩ
間や複数のＬＳＩで構成した装置間の信号伝送として、
複数の信号線を用いて大容量の信号伝送を行う信号伝送
システムが使用されている。しかしながら、このような
複数の信号線を用いた信号伝送システムは、その伝送速
度が高速化するにつれて各信号線間で生じる信号の遅延
量の相違（スキュー：Skew）が問題になり、正確な信号
伝送が困難になる。そこで、複数の信号線を用いて高速
に且つ正確に大容量の信号伝送行うことのできる信号伝
送システムの提供が要望されている。In recent years, with the high speed operation of LSIs,
For signal transmission between devices composed of multiple LSIs or multiple LSIs,
A signal transmission system that uses a plurality of signal lines to perform large-capacity signal transmission is used. However, in such a signal transmission system using a plurality of signal lines, the difference in the amount of signal delay (skew) that occurs between the signal lines becomes a problem as the transmission speed increases, and an accurate signal is generated. Transmission becomes difficult. Therefore, it is desired to provide a signal transmission system capable of high-speed and accurate large-capacity signal transmission using a plurality of signal lines.
【０００３】[0003]
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）やＳＤＲＡＭ（Synchronous DRAM）等の半導
体記憶装置およびＭＰＵ（Micro Processing Unit）、
或いは、コンピュータやその他の情報処理機器を構成す
る部品は、大きくその性能を向上し、それに伴って各Ｌ
ＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩで構成
した回路基板や装置間においても、高速な信号の送受信
（伝送）を行うことが必要となって来ている。2. Description of the Related Art In recent years, DRAM (Dynamic Random Acces
memory (SDRAM), SDRAM (Synchronous DRAM), etc., and MPU (Micro Processing Unit),
Alternatively, the components of a computer and other information processing equipment have their performance greatly improved, and each L
It has become necessary to perform high-speed signal transmission / reception (transmission) between SIs (LSI chips) or between circuit boards or devices composed of a plurality of LSIs.
【０００４】図１は従来の信号伝送システムの一例を概
略的に示すブロック図である。図１において、参照符号
１０１はクロックＣＬＫ用の送信側駆動回路（送信側バ
ッファ）、１０２はクロック用の配線（クロック信号
線）、１０３はクロック用の受信側駆動回路（受信側バ
ッファ）、１１０〜１１ｎはデータＤ０〜Ｄｎ用の送信
側データ取り込み回路（送信側ラッチ）、１２０〜１２
ｎはデータＤ０〜Ｄｎ用の送信側駆動回路（送信側バッ
ファ）、１３０〜１３ｎはデータ用の配線（データ信号
線）、１４０〜１４ｎはデータ用の受信側駆動回路（受
信側バッファ）、そして、１５０〜１５ｎは受信側デー
タ取り込み回路（受信側ラッチ）を示している。FIG. 1 is a block diagram schematically showing an example of a conventional signal transmission system. In FIG. 1, reference numeral 101 is a transmitting side driving circuit (transmitting side buffer) for the clock CLK, 102 is wiring for the clock (clock signal line), 103 is a receiving side driving circuit for the clock (receiving side buffer), 110 11n are transmission side data fetch circuits (transmission side latches) for the data D0 to Dn, 120 to 12
n is a transmission side drive circuit (transmission side buffer) for the data D0 to Dn, 130 to 13n are data lines (data signal lines), 140 to 14n are reception side drive circuits (reception side buffers) for data, and , 150 to 15n are reception side data fetch circuits (reception side latches).
【０００５】図１に示されるように、従来、データ量が
多い場合の信号伝送システムは、例えば、複数の信号線
１０２，１３０〜１３ｎを使用して信号の伝送を行って
いる。すなわち、データ（信号）Ｄ１〜Ｄｎは、それぞ
れ送信側ラッチ１１０〜１１ｎ、送信側バッファ１２０
〜１２ｎおよびデータ信号線１３０〜１３ｎを介して受
信側バッファ１４０〜１４ｎに伝えられ、そして、受信
側ラッチ１５０〜１５ｎに供給される。クロックＣＬＫ
は、例えば、各送信側ラッチ１１０〜１１ｎのクロック
端子（取り込みタイミング制御端子）に供給されると共
に、送信側バッファ１０１およびクロック信号線１０２
を介して受信側バッファ１０３に伝えられ、各受信側ラ
ッチ１５０〜１５ｎのクロック端子に供給される。As shown in FIG. 1, conventionally, a signal transmission system having a large amount of data transmits a signal using a plurality of signal lines 102 and 130 to 13n, for example. That is, the data (signals) D1 to Dn are transmitted to the transmission side latches 110 to 11n and the transmission side buffer 120, respectively.
.About.12n and data signal lines 130 to 13n, are transmitted to the reception side buffers 140 to 14n, and then supplied to the reception side latches 150 to 15n. Clock CLK
Is supplied to, for example, the clock terminals (capture timing control terminals) of the respective transmission side latches 110 to 11n, and the transmission side buffer 101 and the clock signal line 102.
Is transmitted to the receiving side buffer 103 and is supplied to the clock terminals of the receiving side latches 150 to 15n.
【０００６】このように、従来の複数の信号線を用いた
信号伝送システムは、送信側ラッチ１１０〜１１ｎおよ
び受信側ラッチ１５０〜１５ｎに対してそれぞれ同一の
クロックＣＬＫを供給して取り込みタイミングを制御し
ている。As described above, in the conventional signal transmission system using a plurality of signal lines, the same clock CLK is supplied to the transmission side latches 110 to 11n and the reception side latches 150 to 15n to control the fetch timing. is doing.
【０００７】[0007]
【発明が解決しようとする課題】図２は図１の信号伝送
システムにおける動作の一例を説明するためのタイミン
グ図である。FIG. 2 is a timing chart for explaining an example of the operation in the signal transmission system of FIG.
【０００８】図２に示されるように、例えば、送信側に
おいて、データＤ０〜Ｄｎが同じタイミングで出力され
たとしても、受信側においては、各信号線１３０〜１３
ｎを介して伝送されるデータの遅延量が微妙に異なる。
すなわち、前述した図１に示す従来の信号伝送システム
においては、クロックＣＬＫおよび複数のデータＤ０〜
Ｄｎがそれぞれクロック信号線および複数の信号線１３
０〜１３ｎ、並びに、バッファ１０１，１２０〜１２
ｎ；１０３，１４０〜１４ｎ等を用いるため、各信号線
を介して伝送される信号における遅延量が異なり、各信
号線（データ信号線１３０〜１３ｎ）ごとに、その信号
線を介して伝送される信号（データ）の最適な取り込み
タイミングが異なることになる。具体的に、図２に示さ
れるように、例えば、データＤ０およびＤ１は受信側ラ
ッチ１５０および１５１によりデータの取り込みを行う
ことができるが、各信号線ごとに異なる遅延量の相違
（スキュー：Skew）により、例えば、データＤｎを取り
込むデータ取り込みタイミングがそのデータの遷移期間
（バウンダリ）に来てしまうと、受信側ラッチ１５ｎに
よりデータＤｎを正確に取り込むことが困難になる。As shown in FIG. 2, for example, even if the data D0 to Dn are output at the same timing on the transmitting side, the signal lines 130 to 13 on the receiving side.
The amount of delay of the data transmitted via n is slightly different.
That is, in the above-described conventional signal transmission system shown in FIG. 1, the clock CLK and the plurality of data D0 to D0.
Dn is a clock signal line and a plurality of signal lines 13 respectively
0 to 13n and the buffers 101 and 120 to 12
n; 103, 140 to 14n, etc. are used, the amount of delay in the signal transmitted via each signal line is different, and each signal line (data signal line 130 to 13n) is transmitted via that signal line. The optimum timing for capturing the signal (data) to be read will differ. Specifically, as shown in FIG. 2, for example, the data D0 and D1 can be taken in by the receiving side latches 150 and 151, but the difference in delay amount (skew: Skew: Skew: Skew: ), For example, when the data fetch timing for fetching the data Dn comes within the transition period (boundary) of the data, it becomes difficult to accurately fetch the data Dn by the receiving side latch 15n.
【０００９】このスキューは、例えば、クロックＣＬＫ
の周波数が高くなり、高速動作（高速伝送）が進むに連
れて大きな問題になり、各信号線１３０〜１３ｎに設け
られた送信側ラッチ１１０〜１１ｎおよび受信側ラッチ
１５０〜１５ｎに対してそれぞれ共通のストローブ信号
（クロックＣＬＫ）を供給して信号（データ）を取り込
んでいたのでは各信号線ごとのスキューに対処すること
ができない。The skew is, for example, the clock CLK.
Becomes higher and the problem becomes larger as the high speed operation (high speed transmission) progresses, and it is common to the transmission side latches 110 to 11n and the reception side latches 150 to 15n provided in the respective signal lines 130 to 13n. If the strobe signal (clock CLK) is supplied to take in the signal (data), the skew for each signal line cannot be dealt with.
【００１０】すなわち、各信号線の受信側ラッチ１５０
〜１５ｎにおいて、最適な信号の取り込みタイミングの
差が極端に大きくなると、共通のタイミング（クロック
ＣＬＫ）では全ての信号を正しく取り込む（受信する）
ことができなくなり、その結果、信号を正確に伝送でき
る伝送距離や伝送速度が制限を受けることになる。或い
は、信号の伝送距離を長くし、伝送速度を高く（ビット
レートを大きく）するためには、スキューを特別に小さ
く調整した高価なケーブルを使用しなければならず、費
用が嵩むだけでなく、その伝送距離および伝送速度の改
善も大きなものが期待できず、根本的な解決策とはいえ
ない。That is, the receiving side latch 150 of each signal line
15n, if the difference between the optimum signal acquisition timings becomes extremely large, all signals are correctly acquired (received) at the common timing (clock CLK).
As a result, the transmission distance and transmission speed at which signals can be accurately transmitted are limited. Or, in order to increase the signal transmission distance and increase the transmission speed (increasing the bit rate), it is necessary to use an expensive cable with a specially adjusted skew, which not only increases the cost but also increases the cost. The improvement of the transmission distance and the transmission speed cannot be expected to be great, and it cannot be said to be a fundamental solution.
【００１１】本発明は、上述した従来の信号伝送システ
ムが有する課題に鑑み、信号線ごとのスキューの影響を
受けること無く、高速で誤りのない信号伝送が可能な信
号伝送システムの提供を目的とする。In view of the problems of the above-described conventional signal transmission system, it is an object of the present invention to provide a signal transmission system capable of high-speed and error-free signal transmission without being affected by the skew of each signal line. To do.
【００１２】[0012]
【課題を解決するための手段】本発明によれば、複数の
信号線と、前記各信号線に設けられた複数の送信回路
と、該各送信回路からの信号を、対応する信号線を介し
て受け取る複数の受信回路と、前記送信回路側に設けら
れ、前記各受信回路における信号の取り込みタイミング
を、前記各信号線間で生じる信号のスキューに応じて最
適なものに調整するタイミング調整手段と、を備えたこ
とを特徴とする信号伝送システムが提供される。According to the present invention, a plurality of signal lines, a plurality of transmission circuits provided in each of the signal lines, and a signal from each of the transmission circuits are transmitted through corresponding signal lines. A plurality of receiving circuits for receiving the signals, and a timing adjusting unit provided on the transmitting circuit side for adjusting the signal acquisition timing in each of the receiving circuits to an optimum one according to the skew of the signal generated between the signal lines. There is provided a signal transmission system comprising:
【００１３】本発明の信号伝送システムによれば、送信
回路側に設けられたタイミング調整手段が、各受信回路
における信号の取り込みタイミングを各信号線間で生じ
る信号のスキューに応じて最適なものに調整する。According to the signal transmission system of the present invention, the timing adjusting means provided on the transmitting circuit side optimizes the timing of signal reception in each receiving circuit according to the skew of the signal generated between the signal lines. adjust.
【００１４】これにより、信号線ごとのスキューの影響
を受けること無く、高速で誤りのない信号伝送が可能に
なる。As a result, high-speed error-free signal transmission can be performed without being affected by the skew of each signal line.
【００１５】まず、本発明に係る信号伝送システムの原
理を図３および図４を参照して説明する。First, the principle of the signal transmission system according to the present invention will be described with reference to FIGS. 3 and 4.
【００１６】図３は本発明に係る信号伝送システムの原
理構成を概略的に示すブロック図である。図３におい
て、参照符号１０１はクロックＣＬＫ用の送信側駆動回
路（送信側バッファ）、１０２はクロック用の配線（ク
ロック信号線）、１０３はクロック用の受信側駆動回路
（受信側バッファ）、１１０〜１１ｎはデータＤ０〜Ｄ
ｎ用の送信側データ取り込み回路（送信側ラッチ）、１
２０〜１２ｎはデータＤ０〜Ｄｎ用の送信側駆動回路
（送信側バッファ）、１３０〜１３ｎはデータ用の配線
（データ信号線）、１４０〜１４ｎはデータ用の受信側
駆動回路（受信側バッファ）、１５０〜１５ｎは受信側
データ取り込み回路（受信側ラッチ）、そして、２００
〜２０ｎはタイミング調整回路を示している。FIG. 3 is a block diagram schematically showing the principle configuration of the signal transmission system according to the present invention. In FIG. 3, reference numeral 101 is a transmitting side driving circuit (transmitting side buffer) for the clock CLK, 102 is wiring for the clock (clock signal line), 103 is a receiving side driving circuit for the clock (receiving side buffer), 110 ~ 11n is data D0 ~ D
Transmitting side data capture circuit for n (transmitting side latch), 1
20 to 12n are transmission side drive circuits (transmission side buffers) for the data D0 to Dn, 130 to 13n are data lines (data signal lines), and 140 to 14n are data reception side drive circuits (reception side buffers). , 150 to 15n are reception side data fetch circuits (reception side latches), and 200
20n shows a timing adjustment circuit.
【００１７】図３と図１との比較から明らかなように、
本発明の信号伝送システムは、図１に示す従来の信号伝
送システムに対して、各送信回路（１１０〜１１ｎ，１
２０〜１２ｎ）側にそれぞれ各受信回路における信号の
取り込みタイミングを各信号線間で生じる信号のスキュ
ーに応じて最適なものに調整するタイミング調整回路２
００〜２０ｎを設けるようになっている。As is clear from the comparison between FIG. 3 and FIG.
The signal transmission system of the present invention is different from the conventional signal transmission system shown in FIG. 1 in each of the transmission circuits (110 to 11n, 1).
20 to 12n) side, the timing adjusting circuit 2 for adjusting the signal acquisition timing in each receiving circuit to the optimum one according to the skew of the signal generated between the signal lines.
00 to 20n are provided.
【００１８】すなわち、各タイミング調整回路２００〜
２０ｎには、それぞれタイミングを調整するためのコー
ド（タイミング調整コード）ＣＯＤＥ０〜ＣＯＤＥｎが
入力され、これらのコードに従って各受信回路（各受信
側ラッチ１５０〜１５ｎ）における信号の取り込みタイ
ミングが最適なものとなるようなクロックＣＬＫ０〜Ｃ
ＬＫｎを、各送信側ラッチ１１０〜１１ｎのクロック端
子（取り込みタイミング制御端子）に供給するようにな
っている。That is, each timing adjustment circuit 200-
Codes (timing adjustment codes) CODE0 to CODEn for adjusting the timings are input to 20n, and it is determined that the timings of capturing signals in the receiving circuits (reception side latches 150 to 15n) are optimum according to these codes. Clocks CLK0-C
LKn is supplied to the clock terminal (capture timing control terminal) of each of the transmission side latches 110 to 11n.
【００１９】ここで、例えば、システムの電源投入時或
いは予め定められたタイミング（例えば、所定の時間間
隔のタイミング、或いは、所定の処理を行うタイミン
グ）でスキュー検出用信号を各送信回路から出力し、そ
のスキュー検出用信号をそれぞれ対応する受信回路で受
け取って各信号線間で生じる信号のスキューを検出し、
そして、このスキュー検出用信号により検出された各信
号線間で生じる信号のスキューをタイミング調整コード
ＣＯＤＥ０〜ＣＯＤＥｎとして各タイミング調整回路２
００〜２０ｎにフィードバックする。Here, for example, a skew detection signal is output from each transmission circuit when the power of the system is turned on or at a predetermined timing (for example, timing at a predetermined time interval or timing at which a predetermined process is performed). , The skew detection signals are received by the corresponding receiving circuits, and the skew of the signal generated between the signal lines is detected,
Then, the skew of the signal generated between the signal lines detected by the skew detection signal is used as timing adjustment codes CODE0 to CODEn, and each timing adjustment circuit 2
Feedback to 00-20n.
【００２０】図４は図３の信号伝送システムにおける動
作の一例を説明するためのタイミング図である。FIG. 4 is a timing chart for explaining an example of the operation in the signal transmission system of FIG.
【００２１】図４に示されるように、送信側に設けたタ
イミング調整回路２００〜２０ｎにより、各送信側ラッ
チ１１０〜１１ｎのクロック端子に供給されるクロック
ＣＬＫ０〜ＣＬＫｎは、各信号線１３０〜１３ｎ間で生
じる信号のスキューに応じてタイミングが調整されてい
る。例えば、送信側ラッチ１１０，１１１，１１ｎの各
クロック端子に供給されるクロックＣＬＫ０，ＣＬＫ
１，ＣＬＫｎに関して、図４に示されるように、クロッ
クＣＬＫ０の立ち上がりタイミングは、信号線１３０等
によるスキューが一番小さいために遅い（位相が遅れ
た）タイミングとされており、また、クロックＣＬＫｎ
の立ち上がりタイミングは、信号線１３ｎ等によるスキ
ューが一番大きいために最も早い（位相が進んだ）タイ
ミングとされており、そして、クロックＣＬＫ１の立ち
上がりタイミングは、信号線１３１等によるスキューが
信号線１３０および３０ｎ等によるスキューのほぼ中間
であるために中間のタイミングとされている。As shown in FIG. 4, the clocks CLK0 to CLKn supplied to the clock terminals of the transmission side latches 110 to 11n by the timing adjustment circuits 200 to 20n provided on the transmission side are the signal lines 130 to 13n. The timing is adjusted according to the skew of the signal generated between them. For example, the clocks CLK0, CLK supplied to the clock terminals of the transmission side latches 110, 111, 11n
1 and CLKn, as shown in FIG. 4, the rising timing of the clock CLK0 is delayed (phase is delayed) due to the smallest skew due to the signal line 130 and the like, and the clock CLKn.
Since the skew due to the signal line 13n or the like is the largest, the rising timing of is the earliest (the phase is advanced), and the rising timing of the clock CLK1 is skew due to the signal line 131 or the like. Since it is almost in the middle of the skew due to 30n and 30n, the timing is intermediate.
【００２２】このように、送信側において、各送信側ラ
ッチ１１０〜１１ｎのクロック端子に供給するクロック
ＣＬＫ０〜ＣＬＫｎのタイミングを調整することによ
り、受信側における各受信側ラッチ１５０〜１５ｎに対
して同じクロックを供給した場合でも各信号線１３０〜
１３ｎ間で生じる信号のスキューが補償されて、全ての
受信側ラッチ１５０〜１５ｎにおいて、適切なタイミン
グでデータの取り込み（受信）を行うことができる。す
なわち、本発明の信号伝送システムは、各タイミング調
整回路が、各信号線のスキューを送信時に考慮し、受信
回路でのデータ間のスキューを無くして同一のタイミン
グでデータをラッチできるように、送信回路のタイミン
グを調整することにより、信号線ごとのスキューの影響
を受けること無く、高速で誤りのない信号伝送を可能に
することができる。In this way, on the transmitting side, by adjusting the timing of the clocks CLK0 to CLKn supplied to the clock terminals of the transmitting side latches 110 to 11n, the same can be applied to the receiving side latches 150 to 15n on the receiving side. Each signal line 130-
The signal skew generated between 13n is compensated, and all the reception side latches 150 to 15n can take in (receive) data at appropriate timing. That is, in the signal transmission system of the present invention, each timing adjustment circuit considers the skew of each signal line at the time of transmission, eliminates the skew between the data in the reception circuit, and latches the data at the same timing. By adjusting the circuit timing, high-speed error-free signal transmission can be achieved without being affected by the skew of each signal line.
【００２３】[0023]
【発明の実施の形態】以下、本発明に係る信号伝送シス
テムの実施例を添付図面を参照して詳述する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a signal transmission system according to the present invention will be described below in detail with reference to the accompanying drawings.
【００２４】図５は本発明に係る信号伝送システムの一
例を示すブロック図である。図５おいて、参照符号１０
１はクロック用の送信側バッファ、１０２はクロック信
号線、１０３はクロック用の受信側バッファ、２１０〜
２１ｎはデータ送信回路、１３０〜１３ｎはデータ信号
線、２２０〜２２ｎはデータ受信回路、そして、２３０
〜２３ｎは位相ずれ検出回路を示している。ここで、各
データ送信回路２１０〜２１ｎは、例えば、それぞれ図
３におけるタイミング調整回路２００〜２０ｎ、送信側
ラッチ１１０〜１１ｎおよび送信側バッファ１２０〜１
２ｎを備え、また、各データ受信回路２２０〜２２ｎ
は、例えば、それぞれ図３における受信側ラッチ１４０
〜１４ｎおよび受信側バッファ１５０〜１５ｎを備えて
いる。FIG. 5 is a block diagram showing an example of a signal transmission system according to the present invention. In FIG. 5, reference numeral 10
1 is a clock transmission side buffer, 102 is a clock signal line, 103 is a clock reception side buffer, 210-
21n is a data transmission circuit, 130 to 13n are data signal lines, 220 to 22n are data reception circuits, and 230.
23n shows a phase shift detection circuit. Here, the respective data transmission circuits 210 to 21n are, for example, the timing adjustment circuits 200 to 20n, the transmission side latches 110 to 11n and the transmission side buffers 120 to 1 in FIG. 3, respectively.
2n, and each of the data receiving circuits 220 to 22n
Are, for example, the receiving side latches 140 in FIG.
.About.14n and receiving side buffers 150 to 15n.
【００２５】図５に示されるように、本信号伝送システ
ムにおいて、各データ受信回路２２０〜２２ｎの出力
は、それぞれ位相ずれ検出回路２３０〜２３ｎに供給さ
れ、各データ信号線１３０〜１３ｎにおける位相のずれ
が検出される。そして、各位相ずれ検出回路２３０〜２
３ｎは、それぞれ検出されたデータ信号線１３０〜１３
ｎの位相のずれを補正するコードＣＯＤＥ（タイミング
調整コードＣＯＤＥ０〜ＣＯＤＥｎ）をデータ送信回路
２１０〜２１ｎにフィードバックし、このコードＣＯＤ
Ｅ（スキューの情報）に基づいてデータ送信回路２１０
〜２１ｎ（タイミング調整回路２００〜２０ｎ）によっ
て、最適なデータ受信タイミングになるようにデータ送
信回路２１０〜２１ｎから出力されるデータのタイミン
グが調整される。As shown in FIG. 5, in the present signal transmission system, the outputs of the data receiving circuits 220 to 22n are supplied to the phase shift detecting circuits 230 to 23n, respectively, and the phases of the data signal lines 130 to 13n are detected. The shift is detected. Then, each phase shift detection circuit 230-2
3n indicates the detected data signal lines 130 to 13 respectively.
The code CODE (timing adjustment codes CODE0 to CODEn) for correcting the phase shift of n is fed back to the data transmission circuits 210 to 21n, and this code CODE
The data transmission circuit 210 based on E (skew information)
21n (timing adjusting circuits 200 to 20n) adjust the timing of the data output from the data transmitting circuits 210 to 21n so that the optimum data receiving timing is obtained.
【００２６】ここで、位相ずれ検出回路は、各データ信
号（データ信号線１３０〜１３ｎ）ごとに設けずに、例
えば、システムに１つだけ装備し、各データ信号のタイ
ミング調整を順番に行うようにして回路規模を小さく構
成してもよい。さらに、送信側（データ送信回路２１０
〜２１ｎのタイミング調整回路２００〜２０ｎ）へのタ
イミング調整コードＣＯＤＥのフィードバックに関して
も、タイミング調整コードそのものを送信するのではな
く、コードのインクリメント信号またはディクリメント
信号のみを送信し、データ送信回路側でそれをもとにタ
イミング調整コードを生成するように構成すれば、フィ
ードバック信号の本数を減らすことが可能になる。Here, the phase shift detection circuit is not provided for each data signal (data signal lines 130 to 13n), but for example, only one is provided in the system so that the timing adjustment of each data signal is performed in order. The circuit scale may be reduced. Further, the transmission side (data transmission circuit 210
With respect to the feedback of the timing adjustment code CODE to the timing adjustment circuits 200 to 20n), the timing adjustment code itself is not transmitted, but only the code increment signal or the decrement signal is transmitted. If the timing adjustment code is generated based on this, the number of feedback signals can be reduced.
【００２７】図６および図７は図５の信号伝送システム
における位相ずれ検出回路の動作を説明するための図で
ある。6 and 7 are diagrams for explaining the operation of the phase shift detection circuit in the signal transmission system of FIG.
【００２８】具体的に、位相ずれ検出回路２３０は、デ
ータ受信回路２２０の出力を受け取って、位相のずれを
補正するコードＣＯＤＥ（タイミング調整コードＣＯＤ
Ｅ０）をデータ送信回路２１０（タイミング調整回路２
００）にフィードバックするが、この位相ずれ検出回路
２３０の動作としては、例えば、タイミング調整が必要
な範囲を網羅すべくデータ送信回路２２０に送信タイミ
ングをずらしたフィードバック信号を通して指示し、そ
こから得られたデータ（スキューの情報）を基にしてデ
ータ受信回路２２０の受信タイミングが最適となるよう
なコードを選択する。Specifically, the phase shift detection circuit 230 receives the output of the data reception circuit 220 and corrects the phase shift by a code CODE (timing adjustment code COD).
E0) is the data transmission circuit 210 (timing adjustment circuit 2
00), and the operation of the phase shift detection circuit 230 is, for example, instructed to the data transmission circuit 220 through a feedback signal whose transmission timing is shifted so as to cover a range where timing adjustment is necessary, and the operation is obtained from there. Based on the data (skew information), a code that optimizes the reception timing of the data receiving circuit 220 is selected.
【００２９】図６に示されるように、例えば、位相調整
コードＣＯＤＥとして＋７〜−８までの１６ビットの信
号を使用する場合、データ受信回路２２０のデータサン
プリング位置ＳＰにおける各コード＋７〜−８の受信デ
ータは、図７のようになる。すなわち、位相調整コード
ＣＯＤＥの＋７〜＋１（および−７，−８）が受信デー
タ『１』となり、位相調整コードＣＯＤＥの０〜−６が
受信データ『０』となる場合、データの変化点が位相調
整コードＣＯＤＥの＋１と０の間、および、位相調整コ
ードＣＯＤＥの−６と−７の間にあることがわかり、こ
の結果からデータを受信するのに最適なタイミング（位
置）が位相調整コードＣＯＤＥの−３であることがわか
る。As shown in FIG. 6, for example, when a 16-bit signal of +7 to -8 is used as the phase adjustment code CODE, each code of +7 to -8 at the data sampling position SP of the data receiving circuit 220 is used. The received data is as shown in FIG. That is, when +7 to +1 (and -7, -8) of the phase adjustment code CODE becomes the reception data "1" and 0 to -6 of the phase adjustment code CODE becomes the reception data "0", the change point of the data is It can be seen that it is between +1 and 0 of the phase adjustment code CODE and between -6 and -7 of the phase adjustment code CODE. From this result, the optimum timing (position) for receiving data is the phase adjustment code. It can be seen that it is -3 of CODE.
【００３０】そして、−３という位相調整コードＣＯＤ
Ｅ（スキューの情報）を位相ずれ検出回路２３０からデ
ータ送信回路２１０（タイミング調整回路２００）にフ
ィードバックし、再度フィードバック信号を用いて送信
側へ通知することにより、タイミング調整を行うことが
可能になる。Then, the phase adjustment code COD of -3
Timing E can be adjusted by feeding back E (skew information) from the phase shift detection circuit 230 to the data transmission circuit 210 (timing adjustment circuit 200) and notifying the transmission side again using the feedback signal. .
【００３１】図８は本発明の信号伝送システムにおける
送信回路の第１実施例を概略的に示すブロック図であ
り、送信回路へ入力された１６ビットのパラレルデータ
ＤＡＴＡをシリアルデータ（ＤＤ）へ変換して高速伝送
を行う例を示している。なお、本発明に係る信号伝送シ
ステムでは、このような送信回路が複数個（例えば、ｎ
＋１個）設けられ、それぞれ信号線を介して信号の伝送
を並列に行うようになっている。FIG. 8 is a block diagram schematically showing a first embodiment of the transmission circuit in the signal transmission system of the present invention, in which 16-bit parallel data DATA input to the transmission circuit is converted into serial data (DD). An example is shown in which high speed transmission is performed. In the signal transmission system according to the present invention, a plurality of such transmission circuits (for example, n
+1) are provided and the signals are transmitted in parallel via the respective signal lines.
【００３２】図８において、参照符号２はタイミング調
整回路、１０は送信データ処理部（送信側ラッチ）、２
０は送信側バッファ、そして、３０は信号線（データ信
号線）を示している。ここで、図３と本第１実施例とを
比較すると、各タイミング調整回路２００〜２０ｎはタ
イミング調整回路２に対応し、各送信側ラッチ１１０〜
１１ｎは送信データ処理部１０に対応し、各送信側バッ
ファ１２０〜１２ｎは送信側バッファ２０に対応し、そ
して、各信号線１３０〜１３ｎは信号線３０に対応す
る。また、図５と本第１実施例とを比較すると、各デー
タ送信回路２１０〜２１ｎは、タイミング調整回路２、
送信データ処理部１０および送信側バッファ２０を含ん
で構成される。In FIG. 8, reference numeral 2 is a timing adjusting circuit, 10 is a transmission data processing section (transmission side latch), and 2
Reference numeral 0 denotes a transmitting side buffer, and 30 denotes a signal line (data signal line). Here, comparing FIG. 3 with the first embodiment, each timing adjustment circuit 200 to 20n corresponds to the timing adjustment circuit 2 and each transmission side latch 110 to 110n.
11n corresponds to the transmission data processing unit 10, each transmission side buffer 120 to 12n corresponds to the transmission side buffer 20, and each signal line 130 to 13n corresponds to the signal line 30. Further, comparing FIG. 5 with the first embodiment, the data transmission circuits 210 to 21n show that the timing adjustment circuit 2,
The transmission data processing unit 10 and the transmission side buffer 20 are included.
【００３３】ここで、送信データ処理部１０は、例え
ば、データ速度が１５６ｂｐｓ（１５６．２５bit/se
c.）の１６ビットパラレルのデータＤＡＴＡ［１５：
０］からデータ速度が２．５Ｇｂｐｓのシリアルデータ
（ＤＤ）を生成し、送信側バッファ２０を介して信号線
３０に出力する。また、送信回路（送信データ処理部１
０およびタイミング調整回路２）を駆動するクロックＣ
ＬＫ０〜ＣＬＫ３（ＣＬＫ０’〜ＣＬＫ３’）は、シリ
アルデータの伝送速度（２．５ＧＨｚ）の１／４の周波
数（６２５ＭＨｚ）でそれぞれ位相が９０°ずつ異なる
四相クロックとされている。なお、パラレルデータＤＡ
ＴＡのビット数や送信回路の駆動用クロックの周波数お
よび位相差等は、信号伝送システムの構成や動作速度等
によって決定され得るもので、上記の構成に限定される
ものではない。Here, the transmission data processing unit 10 has, for example, a data rate of 156 bps (156.25 bit / se).
c.) 16-bit parallel data DATA [15:
0] to generate serial data (DD) having a data rate of 2.5 Gbps and output the signal to the signal line 30 via the transmission side buffer 20. In addition, the transmission circuit (transmission data processing unit 1
0 and a clock C for driving the timing adjustment circuit 2)
LK0 to CLK3 (CLK0 'to CLK3') are four-phase clocks each having a phase difference of 90 ° at a frequency (625 MHz) that is ¼ of the transmission rate (2.5 GHz) of serial data. In addition, parallel data DA
The number of bits of TA, the frequency and phase difference of the driving clock of the transmission circuit, and the like can be determined by the configuration and operating speed of the signal transmission system, and are not limited to the above configurations.
【００３４】図８に示されるように、タイミング調整回
路２は、クロック生成器２１およびタイミング制御部２
２を備え、また、送信データ処理部１０は、Ｄ型フリッ
プフロップ１１，１３およびマルチプレクサ１２，１４
を備えている。As shown in FIG. 8, the timing adjustment circuit 2 includes a clock generator 21 and a timing control unit 2.
2, the transmission data processing unit 10 includes the D-type flip-flops 11 and 13 and multiplexers 12 and 14
Is equipped with.
【００３５】四相クロックＣＬＫ０〜３は、タイミング
制御部２２において、各信号線３０を介して受信回路
（受信側ラッチ）に伝えられるデータのスキューを補償
するように、制御コード（タイミング制御コード）ＣＯ
ＤＥに応じて位相が調整される。送信データ処理部１０
に入力された１６ビットパラレルのデータＤＡＴＡ（１
５６ｂｐｓ）は、クロックＣＬＫ−ＤＩＶ４’（周波
数：１５６（１５６．２５）ＭＨｚ）により取り込みタ
イミングが制御されるフリップフロップ１１にラッチさ
れるが、このクロックＣＬＫ−ＤＩＶ４’は、制御コー
ドＣＯＤＥに応じて受信側ラッチに最適なタイミングと
なるように位相調整後の四相クロックＣＬＫ０’〜 Ｃ
ＬＫ３’から四分周して生成される。The four-phase clocks CLK0 to CLK3 are control codes (timing control codes) in the timing control section 22 so as to compensate for skew of data transmitted to the receiving circuit (reception side latch) via each signal line 30. CO
The phase is adjusted according to DE. Transmission data processing unit 10
16-bit parallel data DATA (1
56 bps) is latched by the flip-flop 11 whose fetching timing is controlled by the clock CLK-DIV4 '(frequency: 156 (156.25) MHz). This clock CLK-DIV4' depends on the control code CODE. Four-phase clocks CLK0 'to C after phase adjustment so that the timing is optimal for the receiving side latch
It is generated by dividing from LK3 ′ by four.
【００３６】クロックＣＬＫ−ＤＩＶ４’によりラッチ
されたデータは、クロックＣＬＫ０’〜ＣＬＫ３’が供
給されたマルチプレクサ１２により４ビットパラレルの
データ（６２５ｂｐｓ）に変換されて、フリップフロッ
プ１３に供給される。ここで、フリップフロップ１３
は、制御コードＣＯＤＥに応じて受信側ラッチに最適な
タイミングとなるように位相調整された四相クロックＣ
ＬＫ０’〜 ＣＬＫ３’によりデータ取り込みタイミン
グが制御される。さらに、フリップフロップ１３の出力
は、クロックＣＬＫ０’〜ＣＬＫ３’が供給されたマル
チプレクサ１４に供給され、シリアルデータ（２．５Ｇ
ｂｐｓ）に変換され、そのシリアルデータ（ＤＤ）が送
信側バッファ（出力ドライバ）２０を介して信号線３０
に出力される。The data latched by the clock CLK-DIV4 'is converted into 4-bit parallel data (625 bps) by the multiplexer 12 to which the clocks CLK0'-CLK3' are supplied, and is supplied to the flip-flop 13. Where the flip-flop 13
Is a four-phase clock C whose phase is adjusted according to the control code CODE so that the timing is optimal for the receiving side latch.
The data acquisition timing is controlled by LK0 'to CLK3'. Further, the output of the flip-flop 13 is supplied to the multiplexer 14 to which the clocks CLK0 ′ to CLK3 ′ are supplied, and the serial data (2.5G
bps), and the serial data (DD) is converted to a signal line 30 via a transmission side buffer (output driver) 20.
Is output to.
【００３７】上述した構成を各送信回路（図５における
各データ送信回路２１０〜２１ｎ）に与えることによ
り、それぞれの信号線３０（１３０〜１３ｎ）における
スキューを補償することで、受信回路側（２２０〜２２
ｎ：受信側ラッチ１５０〜１５ｎ）においてデータを最
適なタイミングでラッチすることができ、信号線のスキ
ューを気にすることなく高速で誤りのないデータ伝送が
可能になる。なお、上述した説明における各クロックお
よび信号のデータ速度および周波数の値は単なる例であ
り、様々な構成とすることができるのはいうまでもな
い。By applying the above-described configuration to each transmission circuit (each data transmission circuit 210 to 21n in FIG. 5), the skew in each signal line 30 (130 to 13n) is compensated, and the reception circuit side (220). ~ 22
n: data can be latched in the receiving side latches 150 to 15n) at an optimum timing, and high-speed error-free data transmission can be performed without worrying about skew of the signal line. It is needless to say that the values of the data rate and frequency of each clock and signal in the above description are merely examples, and various configurations are possible.
【００３８】図９は本発明の信号伝送システムにおける
送信回路の第２実施例を概略的に示すブロック図であ
り、上述した図８に示す送信回路において、タイミング
制御部２２を位相インターポレータ３２で構成したもの
である。FIG. 9 is a block diagram schematically showing a second embodiment of the transmission circuit in the signal transmission system of the present invention. In the transmission circuit shown in FIG. 8 described above, the timing control unit 22 and the phase interpolator 32 are arranged. It is composed of.
【００３９】位相インターポレータ３２は、２組の差動
クロック（位相が互いに９０°異なる四相クロック）Ｃ
ＬＫ０〜３から制御コードＣＯＤＥによる重みづけによ
って、その中間の２組の差動クロックを生成する。な
お、位相インターポレータ３２の詳細は、図１１を参照
して後述する。The phase interpolator 32 has two sets of differential clocks (four-phase clocks whose phases differ from each other by 90 °) C.
Two sets of intermediate differential clocks are generated from LK0 to 3 by weighting with the control code CODE. The details of the phase interpolator 32 will be described later with reference to FIG. 11.
【００４０】図１０は図６の送信回路におけるクロック
生成器２１の一例を示すブロック図である。図１０に示
されるように、クロック生成器２１は、デコーダ３１
１，セレクタ３１２およびディバイダ３１３を備えて構
成される。なお、図１０では、フリップフロップ１１の
前段に、グローバルクロックＧＣＬＫ（共通クロック）
によりデータＤＡＴＡの取り込みタイミングが制御され
るＤ型フリップフロップ（クロック載せ換え用フリップ
フロップ）１００が設けられている。FIG. 10 is a block diagram showing an example of the clock generator 21 in the transmission circuit of FIG. As shown in FIG. 10, the clock generator 21 includes a decoder 31
1, a selector 312 and a divider 313. Note that in FIG. 10, the global clock GCLK (common clock) is provided in the preceding stage of the flip-flop 11.
There is provided a D-type flip-flop (clock replacement flip-flop) 100 whose data DATA fetch timing is controlled.
【００４１】図１０に示されるように、ＤＡＴＡ［１
５：０］は、グローバルクロックＧＣＬＫにより制御さ
れるクロック載せ換え用フリップフロップ１００を介し
て、所定のクロックＣＬＫ−ＤＩＶ４’によりデータの
取り込みタイミングが制御されるフリップフロップ１１
に供給される。ここで、クロックＣＬＫ−ＤＩＶ４’
は、制御コードＣＯＤＥをデコーダ３１１でデコード
し、その制御コードＣＯＤＥに対応したタイミングのク
ロックをセレクタ３１２で選択したものであり、このセ
レクタ３１２には、ディバイダ３１３により分周された
クロックＣＬＫ−ＤＩＶ４−０’〜 ＣＬＫ−ＤＩＶ４
−３’が供給されている。具体的に、例えば、位相イン
ターポレータ（タイミング制御部）３２の出力であるク
ロックＣＬＫ０’〜ＣＬＫ３’は６２５ＭＨｚのクロッ
クであり、また、ディバイダ３１３により分周されたク
ロックＣＬＫ−ＤＩＶ４−０’〜 ＣＬＫ−ＤＩＶ４−
３’は１５６ＭＨｚのクロックである。As shown in FIG. 10, DATA [1
5: 0] is a flip-flop 11 whose data fetch timing is controlled by a predetermined clock CLK-DIV4 'via a clock transfer flip-flop 100 controlled by the global clock GCLK.
Is supplied to. Here, the clock CLK-DIV4 '
Indicates that the control code CODE is decoded by the decoder 311 and the clock of the timing corresponding to the control code CODE is selected by the selector 312. The selector 312 has a clock CLK-DIV4-divided by the divider 313. 0 '~ CLK-DIV4
-3 'is supplied. Specifically, for example, the clocks CLK0 ′ to CLK3 ′, which are the outputs of the phase interpolator (timing control unit) 32, are 625 MHz clocks, and the clock CLK-DIV4-0 ′ to CLK-DIV4-0 ′ to which the frequency is divided by the divider 313. CLK-DIV4-
3'is a 156 MHz clock.
【００４２】すなわち、グローバルクロックＧＣＬＫに
対して適切なタイミングにあるクロックＣＬＫ０〜ＣＬ
Ｋ３から位相補正（位相調整）されたＣＬＫ０’〜ＣＬ
Ｋ３’でシリアル変換する際、クロックＣＬＫ０’〜Ｃ
ＬＫ３’はタイミング調整コードＣＯＤＥにより位相補
正されているので、そのままではデータＤＡＴＡ［１
５：０］をクロックＣＬＫ０’〜ＣＬＫ３’でラッチす
ることができない。そこで、ディバイダ３１３によりク
ロックＣＬＫ０’〜ＣＬＫ３’を四分周した４つのクロ
ックＣＬＫ−ＤＩＶ４−０’〜 ＣＬＫ−ＤＩＶ４−
３’から制御コードＣＯＤＥ参照し，クロックＣＬＫ
０’〜ＣＬＫ３’に対して最適な位相関係にあるクロッ
ク（ＣＬＫ−ＤＩＶ４’）をセレクタ３１２で選択す
る。このセレクタ３１２で選択されたクロックＣＬＫ−
ＤＩＶ４’にグローバルクロックＧＣＬＫからのデータ
を載せ換えた後、クロックＣＬＫ０’〜ＣＬＫ３’を使
用したフリップフロップ１３およびマルチプレクサ１
２，１４によりシリアル変換を実施する。That is, the clocks CLK0 to CL at appropriate timings with respect to the global clock GCLK.
CLK0 '~ CL with phase correction (phase adjustment) from K3
Clock CLK0 'to C when serial conversion is performed with K3'
Since LK3 'is phase-corrected by the timing adjustment code CODE, the data DATA [1
5: 0] cannot be latched by the clocks CLK0 ′ to CLK3 ′. Therefore, four clocks CLK-DIV4-0 'to CLK-DIV4- obtained by dividing the clocks CLK0' to CLK3 'into four by the divider 313.
Control code CODE is referred from 3'and clock CLK
A selector 312 selects a clock (CLK-DIV4 ') having an optimum phase relationship with 0' to CLK3 '. The clock CLK− selected by the selector 312
After transferring the data from the global clock GCLK to DIV4 ', the flip-flop 13 and the multiplexer 1 using the clocks CLK0' to CLK3 '
Serial conversion is carried out by 2 and 14.
【００４３】図１１は図６の送信回路における位相イン
ターポレータ３２の一例を示すブロック図である。FIG. 11 is a block diagram showing an example of the phase interpolator 32 in the transmission circuit of FIG.
【００４４】図１１に示されるように、位相インターポ
レータ３２は、２組の差動増幅段３１２，３１３のバイ
アス電流（Tail Current）を変化させることで、入力さ
れる四相のクロックＣＬＫ０〜ＣＬＫ３に重みを付けて
足し合わせ、さらに、２組の差動増幅段３１２，３１３
からの信号Ｓ１，Ｓ２をコンパレータ３１４に通すこと
により、これら２つの信号Ｓ１，Ｓ２の中間の位相出力
（クロックＣＬＫ０’（ＣＬＫ１’，ＣＬＫ２’，ＣＬ
Ｋ３’））を得るようになっている。ここで、各差動増
幅段３１２，３１３における入力クロックＣＬＫ０〜Ｃ
ＬＫ３の重み付けは、例えば、直列に接続された２つの
ｎＭＯＳトランジスタよりなる複数組の制御トランジス
タにより行われ、各一方のトランジスタ（３１５）のゲ
ートには制御コードＣＯＤＥ（Ｃ０１，Ｃ０２，…，Ｃ
０ｎ；Ｃ１１，Ｃ１２，…，Ｃ１ｎ）が供給され、各他
方のトランジスタ（３１６）のゲートは共通接続されて
制御電圧（Ｖcn）が印加されるようになっている。この
ような位相インターポレータ３１１を使う利点は、１段
分の遅延ユニットよりも細かい分解能で出力信号（クロ
ックＣＬＫ０’〜ＣＬＫ３’）のタイミングをディジタ
ル的に調整できることであり、高精度のタイミング調整
が可能である。As shown in FIG. 11, the phase interpolator 32 changes the bias currents (Tail Currents) of the two sets of differential amplification stages 312 and 313 to input four-phase clocks CLK0 to CLK0. CLK3 is weighted and added, and two sets of differential amplification stages 312 and 313 are further added.
By passing the signals S1 and S2 from S1 to the comparator 314, an intermediate phase output of the two signals S1 and S2 (clock CLK0 ′ (CLK1 ′, CLK2 ′, CL
K3 ')). Here, the input clocks CLK0 to C in each of the differential amplification stages 312 and 313 are input.
The weighting of LK3 is performed, for example, by a plurality of sets of control transistors composed of two nMOS transistors connected in series, and the control code CODE (C01, C02, ..., C) is applied to the gate of each one of the transistors (315).
0n; C11, C12, ..., C1n) are supplied, the gates of the other transistors (316) are commonly connected, and the control voltage (Vcn) is applied. The advantage of using such a phase interpolator 311 is that the timing of the output signals (clocks CLK0 ′ to CLK3 ′) can be digitally adjusted with finer resolution than the delay unit for one stage, and highly accurate timing adjustment. Is possible.
【００４５】図１２は本発明の信号伝送システムにおけ
る送信回路の第３実施例を概略的に示すブロック図であ
る。FIG. 12 is a block diagram schematically showing a third embodiment of the transmission circuit in the signal transmission system of the present invention.
【００４６】図１２と図８との比較から明らかなよう
に、本第３実施例においては、送信データ処理部１０が
フリップフロップ１１の前段に設けた遅延調整回路１５
を備えている。すなわち、前述した図８に示す第１実施
例では、クロックＣＬＫ−ＤＩＶ４’によりデータをラ
ッチする際に、データとクロックのタイミングマージン
が少なくなることが懸念される。そこで、本第３実施例
では、制御コードＣＯＤＥが供給される遅延調整回路１
５により、データに対してもクロックの位相調整量に合
わせて可変の遅延調整を行って動作マージンを確保する
ようになっている。As is clear from the comparison between FIG. 12 and FIG. 8, in the third embodiment, the transmission data processing unit 10 is provided with the delay adjusting circuit 15 provided in the preceding stage of the flip-flop 11.
Is equipped with. That is, in the above-described first embodiment shown in FIG. 8, when the data is latched by the clock CLK-DIV4 ′, there is a concern that the timing margin between the data and the clock is reduced. Therefore, in the third embodiment, the delay adjustment circuit 1 to which the control code CODE is supplied
5, the data is also subjected to variable delay adjustment in accordance with the amount of phase adjustment of the clock to secure the operation margin.
【００４７】図１３は図１２の送信回路における遅延調
整回路の一例を示す回路図である。図１３において、参
照符号５１はタップ付き遅延回路、そして、５２は終端
抵抗を示している。FIG. 13 is a circuit diagram showing an example of the delay adjustment circuit in the transmission circuit of FIG. In FIG. 13, reference numeral 51 is a tapped delay circuit, and 52 is a terminating resistor.
【００４８】図１３に示されるように、フリップフロッ
プ１１はクロックＣＬＫ−ＤＩＶ４’をそのまま入力ラ
ッチのストローブ信号（データ取り込み信号）として使
用し、代わりに遅延調整回路１５がデータＤＡＴＡに対
してタップ付き遅延回路５１を挿入してタイミングの調
整を行うようになっている。ここで、タップ付き遅延回
路５１は、例えば、薄膜回路またはプリント基板上の配
線で形成されたタップ付き伝送線路であり、該伝送線路
に対して容量ＣＣ，スイッチＳＷおよび抵抗ＲＲの組を
複数設け、任意のスイッチＳＷをオン状態とすることに
より、データＤＡＴＡの遅延量を可変制御するようにな
っている。なお、タップ付き遅延回路５１としては、例
えば、５ｃｍ程度の伝送距離で１ｎsec.程度の最大遅延
量を持つものが適用可能である。また、タップ付き遅延
回路５１としては、アナログ信号（データＤＡＴＡ）の
遅延が可能な可変遅延回路であれば他の構成のものを使
用することができるのはいうまでもない。As shown in FIG. 13, the flip-flop 11 uses the clock CLK-DIV4 'as it is as a strobe signal (data capture signal) of the input latch, and instead, the delay adjustment circuit 15 taps the data DATA. The delay circuit 51 is inserted to adjust the timing. Here, the tapped delay circuit 51 is, for example, a tapped transmission line formed of a thin film circuit or a wiring on a printed circuit board, and a plurality of sets of a capacitor CC, a switch SW and a resistor RR are provided for the transmission line. The amount of delay of the data DATA is variably controlled by turning on any switch SW. As the tapped delay circuit 51, for example, one having a maximum delay amount of about 1 nsec. At a transmission distance of about 5 cm can be applied. Further, it goes without saying that the tapped delay circuit 51 may have another configuration as long as it is a variable delay circuit capable of delaying an analog signal (data DATA).
【００４９】図１４は本発明の信号伝送システムにおけ
る送信回路の第４実施例を概略的に示すブロック図であ
り、複数の送信回路を示すものである。図１４におい
て、参照符号１６０〜１６ｎはＤ型フリップフロップ、
１７０〜１７ｎは送信回路、１８１はクロック載せ換え
回路、１８２はＰＬＬ（Phase Locked Loop）回路、１
８３はクロック生成回路、そして、１８４はデマルチプ
レクサ（ＤＥＭＵＸ）を示している。FIG. 14 is a block diagram schematically showing a fourth embodiment of the transmission circuit in the signal transmission system of the present invention, showing a plurality of transmission circuits. In FIG. 14, reference numerals 160 to 16n are D-type flip-flops,
170 to 17n are transmission circuits, 181 is a clock transfer circuit, 182 is a PLL (Phase Locked Loop) circuit, 1
Reference numeral 83 denotes a clock generation circuit, and 184 denotes a demultiplexer (DEMUX).
【００５０】ここで、各フリップフロップ１６０〜１６
ｎは、例えば、図１０におけるクロック載せ換え用フリ
ップフロップ１００に対応し、また、各送信回路１７０
〜１７ｎは、例えば、図８における送信データ処理部１
０に対応する。なお、例えば、図８を参照して説明した
ように、各送信回路１７０〜１７ｎは、データ速度が１
５６ｂｐｓの１６ビットのパラレルデータをデータ速度
が２．５Ｇｂｐｓのシリアルデータに変換する１６：１
のデマルチプレクサの機能を有している。Here, each of the flip-flops 160 to 16
n corresponds to, for example, the clock rearrangement flip-flop 100 in FIG.
˜17n is, for example, the transmission data processing unit 1 in FIG.
Corresponds to 0. Note that, for example, as described with reference to FIG. 8, each of the transmission circuits 170 to 17n has a data rate of 1
16: 1 to convert 56-bit 16-bit parallel data to serial data with a data rate of 2.5 Gbps
It has the function of a demultiplexer.
【００５１】図１４に示されるように、本第４実施例の
送信回路において、各送信データ処理部１７０〜１７ｎ
（フリップフロップ１６０〜１６ｎ）に供給される１６
ビットのパラレルデータＤＡＴＡ０［１５：０］〜ＤＡ
ＴＡｎ［１５：０］は、全て１つのデータ入力用クロッ
クＰＣＬＫ（共通クロック）に同期して入力される。と
ころで、パラレルデータに同期したデータ入力用クロッ
クＰＣＬＫは、通常、ロジック回路内を通って伝送され
るため、クロック伝播用のロジック回路の特性やノイズ
の影響等により、位相のばらつき（ジッタ）が大きくな
る。そこで、本第４実施例の送信回路においては、高速
伝送される信号伝送用クロックＣＬＫ（例えば、周波数
が２．５ＧＨｚ）を、データ入力用クロックＰＣＬＫと
は別にジッタを抑えた基準クロックＲＥＦＣＬＫから生
成する。As shown in FIG. 14, in the transmission circuit of the fourth embodiment, each transmission data processing section 170 to 17n.
16 supplied to (flip-flops 160 to 16n)
Bit parallel data DATA0 [15: 0] to DA
All TAn [15: 0] are input in synchronization with one data input clock PCLK (common clock). By the way, since the data input clock PCLK synchronized with the parallel data is normally transmitted through the logic circuit, the phase variation (jitter) is large due to the characteristics of the clock propagation logic circuit and the influence of noise. Become. Therefore, in the transmission circuit of the fourth embodiment, the signal transmission clock CLK (for example, the frequency is 2.5 GHz) that is transmitted at high speed is generated from the reference clock REFCLK that suppresses jitter separately from the data input clock PCLK. To do.
【００５２】すなわち、信号の伝送に使用する信号伝送
用クロックＣＬＫは、ＰＬＬ回路１８２により基準クロ
ックＲＥＦＣＬＫの周波数を倍周して生成する。このと
き、データ入力用クロックＰＣＬＫおよび基準クロック
ＲＥＦＣＬＫの周波数は依存関係があるものの、これら
データ入力用クロックＰＣＬＫおよび基準クロックＲＥ
ＦＣＬＫの位相はずれたものになっている。従って、ク
ロック載せ換え回路１８１により、データ入力用クロッ
クＰＣＬＫから、ＰＬＬ回路１８２で生成した信号線伝
送回路駆動用クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌ
ｋ３（信号伝送用クロックＣＬＫ）への載せ換えを行
う。なお、本第４実施例において、ＰＬＬ回路１８２
は、例えば、互いに位相が９０°異なり周波数が６２５
ＭＨｚの四相クロック（ｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃ
ｌｋ３）を出力し、その四相クロックｐｌｌ−ｃｌｋ０
〜ｐｌｌ−ｃｌｋ３からデマルチプレクサ１８４によ
り、例えば、周波数が１．２５ＧＨｚの信号伝送用クロ
ックＣＬＫを生成する。That is, the signal transmission clock CLK used for signal transmission is generated by the PLL circuit 182 by multiplying the frequency of the reference clock REFCLK. At this time, although the frequencies of the data input clock PCLK and the reference clock REFCLK have a dependency relationship, these data input clock PCLK and the reference clock RE
It is out of phase with FCLK. Therefore, the clock transfer circuit 181 uses the data input clock PCLK to generate the signal line transmission circuit driving clocks pll-clk0 to pll-cl generated by the PLL circuit 182.
The transfer to the k3 (signal transmission clock CLK) is performed. In the fourth embodiment, the PLL circuit 182
Is, for example, 90 degrees out of phase with each other and has a frequency of 625
MHz four-phase clock (pll-clk0-pll-c
lk3) and outputs its four-phase clock pll-clk0
From the pll-clk3 to the demultiplexer 184, the signal transmission clock CLK having a frequency of 1.25 GHz is generated, for example.
【００５３】図１５は図１４の送信回路におけるクロッ
ク載せ換え回路の動作を説明するための図である。FIG. 15 is a diagram for explaining the operation of the clock rearrangement circuit in the transmission circuit of FIG.
【００５４】図１５に示されるように、クロック載せ換
え回路１８１では、ＰＬＬ回路１８２から出力される互
いに９０°の位相差を有する周波数が６２５ＭＨｚの四
相クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３を使用
し、周波数が１５６ＭＨｚのクロックｃｌｋａ、クロッ
クｃｌｋａよりも位相が９０°進んだクロックｃｌｋａ
−９０、および、クロックｃｌｋａよりも位相が１３５
°進んだクロックｃｌｋａ−１３５が生成される。そし
て、データ入力用クロックＰＣＬＫの立ち上がりエッジ
が、クロックｃｌｋａ−９０およびクロックｃｌｋａ−
１３５が共に低レベル『Ｌ』の位置にある場合、データ
入力用クロックＰＣＬＫに同期して入力されるＤＡＴＡ
ｎ［１５：０］（各１６ビットパラレルの入力データＤ
ＡＴＡ０［１５：０］〜ＤＡＴＡｎ［１５：０］）を、
クロック載せ換え用フリップフロップ１６ｎ（１６０〜
１６ｎ）によって、クロックｃｌｋａの立ち上がりエッ
ジで取り込む。すなわち、クロックｃｌｋａが最適なク
ロック（setup/holdとも十分にマージンのあるクロッ
ク）として選択され、送信回路の共通クロックとして各
チャネル（各クロック載せ換え用フリップフロップ１６
０〜１６ｎ）に分配される。As shown in FIG. 15, the clock transfer circuit 181 uses four-phase clocks pll-clk0 to pll-clk3 output from the PLL circuit 182 and having a phase difference of 90 ° and a frequency of 625 MHz. , A clock clka having a frequency of 156 MHz, and a clock clka having a phase advanced by 90 ° from the clock clka.
-90, and the phase is 135 than the clock clka.
The advanced clock clka-135 is generated. Then, the rising edges of the data input clock PCLK are clock clka-90 and clock clka-.
When both 135 are in the low level “L” position, DATA input in synchronization with the data input clock PCLK
n [15: 0] (each 16-bit parallel input data D
ATA0 [15: 0] to DATAn [15: 0]),
Clock transfer flip-flop 16n (160-
16n) captures at the rising edge of the clock clka. That is, the clock clka is selected as an optimum clock (clock with sufficient margin for both setup / hold) and each channel (each clock transfer flip-flop 16 is used as a common clock for the transmission circuit).
0 to 16n).
【００５５】ここで、データ入力用クロックＰＣＬＫが
上述の条件を満たす位置になかった場合、クロックｃｌ
ｋａよりも９０°だけ位相の遅れたｃｌｋｂに対して、
クロックｃｌｋｂよりも位相が９０°進んだクロックｃ
ｌｋｂ−９０およびクロックｃｌｋｂよりも位相が１３
５°進んだクロックｃｌｋｂ−１３５を生成し、データ
入力用クロックＰＣＬＫの立ち上がりエッジが、クロッ
クｃｌｋｂ−９０およびクロックｃｌｋｂ−１３５が共
に低レベル『Ｌ』の位置にある場合、データ入力用クロ
ックＰＣＬＫに同期して入力されるＤＡＴＡｎ［１５：
０］を、クロック載せ換え用フリップフロップ１６ｎに
よって、クロックｃｌｋｂの立ち上がりエッジで取り込
む。If the data input clock PCLK is not in the position satisfying the above condition, the clock cl
For clkb with a phase delay of 90 ° from ka,
Clock c whose phase is advanced by 90 ° from clock clkb
Phase is 13 more than lkb-90 and clock clkb
When the clock clkb-135 advanced by 5 ° is generated and the rising edge of the data input clock PCLK is at the low level “L” position for both the clock clkb-90 and the clock clkb-135, the rising edge of the data input clock PCLK becomes the data input clock PCLK. DATAn [15:
0] is taken in by the clock transfer flip-flop 16n at the rising edge of the clock clkb.
【００５６】さらに、データ入力用クロックＰＣＬＫが
クロックｃｌｋｂに対しても最適な位置になかった場
合、同様に、クロックｃｌｋｃおよびｃｌｋｄに対して
比較処理を行い、最終的には、クロックｃｌｋａ〜ｃｌ
ｋｄのいずれかのクロックが選択されることになる。す
なわち、データ入力用クロックＰＣＬＫとＰＬＬ回路１
８２の出力（クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌ
ｋ３）から作成したデータ入力用クロックＰＣＬＫと同
一周波数の位相のずれた四相クロック（ｃｌｋａ，ｃｌ
ｋｂ，ｃｌｋｃ，ｃｌｋｄ）を比較し、データ入力用ク
ロックＰＣＬＫに同期したパラレルデータ（ＤＡＴＡｎ
［１５：０］）をラッチするのに最適な位相関係にある
クロック(ｃｌｋａ）が選択され、これが複数のクロッ
ク載せ換え用フリップフロップ１６０〜１６ｎに供給さ
れて複数の信号線１３０〜１３ｎを介して１つのクロッ
クに同期してデータ伝送を行うことが可能になる。Further, when the data input clock PCLK is not at the optimum position for the clock clkb, similarly, the comparison processing is performed for the clocks clkc and clkd, and finally, the clocks clka to clka.
Any clock of kd will be selected. That is, the data input clock PCLK and the PLL circuit 1
82 output (clocks pll-clk0-pll-cl
four-phase clocks (clka, cl) having the same frequency as the data input clock PCLK created from
kb, clkc, clkd) are compared, and parallel data (DATAn) synchronized with the data input clock PCLK is compared.
The clock (clka) having the optimum phase relationship for latching [15: 0]) is selected, and this clock is supplied to the plurality of clock transfer flip-flops 160 to 16n and transmitted via the plurality of signal lines 130 to 13n. Data can be transmitted in synchronization with one clock.
【００５７】図１６は図１４の送信回路におけるクロッ
ク載せ換え回路に適用され得るＰＣＬＫ位置検出回路の
一例を示す回路図である。図１５を参照して説明したク
ロック載せ換え回路１８１の動作は、図１６に示すよう
なＰＣＬＫ位置検出回路１９０を適用することにより実
現され得る。FIG. 16 is a circuit diagram showing an example of a PCLK position detection circuit applicable to the clock rearrangement circuit in the transmission circuit of FIG. The operation of the clock rearrangement circuit 181 described with reference to FIG. 15 can be realized by applying the PCLK position detection circuit 190 as shown in FIG.
【００５８】図１６に示されるように、ＰＣＬＫ位置検
出回路１９０は、２つのＤ型フリップフロップ１９１，
１９２およびオアゲート１９３を備えて構成される。フ
リップフロップ１９１のデータ端子Ｄには、クロックｃ
ｌｋａよりも位相が９０°進んだクロックｃｌｋａ−９
０が供給され、また、フリップフロップ１９２のデータ
端子Ｄには、クロックｃｌｋａよりも位相が１３５°進
んだクロックｃｌｋａ−１３５が供給され、そして、各
フリップフロップ１９１および１９２のデータ取り込み
端子には、データ入力用クロックＰＣＬＫが入力されて
いる。これにより、フリップフロップ１９１および１９
２は、データ入力用クロックＰＣＬＫの立ち上がりエッ
ジによりクロックｃｌｋａ−９０およびｃｌｋａ−１３
５を取り込む。さらに、フリップフロップ１９１および
１９２の出力は、オアゲート１９３に供給され、このオ
アゲート１９３の出力が低レベル『Ｌ』のとき、すなわ
ち、データ入力用クロックＰＣＬＫの立ち上がりエッジ
が、クロックｃｌｋａ−９０およびｃｌｋａ−１３５が
共に低レベル『Ｌ』の位置にある場合に、低レベル
『Ｌ』の選択信号ＳＥＬａを出力して、クロックｃｌｋ
ａを選択するようになっている。As shown in FIG. 16, the PCLK position detection circuit 190 includes two D-type flip-flops 191,
It comprises 192 and an OR gate 193. The clock c is applied to the data terminal D of the flip-flop 191.
A clock clka-9 whose phase is advanced by 90 ° from lka
0 is supplied to the data terminal D of the flip-flop 192, and a clock clka-135 whose phase is advanced by 135 ° from the clock clka is supplied to the data terminal D of each flip-flop 191 and 192. The data input clock PCLK is input. This allows flip-flops 191 and 19
2 is clocked by clocks clka-90 and clka-13 due to the rising edge of the data input clock PCLK.
Take in 5. Further, the outputs of the flip-flops 191 and 192 are supplied to the OR gate 193, and when the output of the OR gate 193 is at the low level “L”, that is, the rising edge of the data input clock PCLK is the clocks clka-90 and clka-. When both 135 are at the low level “L” position, the low level “L” selection signal SELa is output and the clock clk is output.
A is selected.
【００５９】ここで、ＰＣＬＫ位置検出回路或いはクロ
ック載せ換え回路は、様々に変形し得るのはいうまでも
ない。It goes without saying that the PCLK position detection circuit or the clock transfer circuit can be modified in various ways.
【００６０】上述したように、本発明の各実施例によれ
ば、各信号線を介して伝送される信号の取り込みタイミ
ングはその信号線ごとに送信側で最適化されるため高速
で誤りのない信号伝送が可能になる。As described above, according to each embodiment of the present invention, the timing of fetching the signal transmitted through each signal line is optimized at the transmitting side for each signal line, so that it is fast and error-free. Signal transmission becomes possible.
【００６１】（付記１） 複数の信号線と、前記各信号
線に設けられた複数の送信回路と、該各送信回路からの
信号を、対応する信号線を介して受け取る複数の受信回
路と、前記送信回路側に設けられ、前記各受信回路にお
ける信号の取り込みタイミングを、前記各信号線間で生
じる信号のスキューに応じて最適なものに調整するタイ
ミング調整手段と、を備えたことを特徴とする信号伝送
システム。(Supplementary Note 1) A plurality of signal lines, a plurality of transmitting circuits provided in each of the signal lines, and a plurality of receiving circuits for receiving signals from the respective transmitting circuits through corresponding signal lines, A timing adjusting unit which is provided on the transmitting circuit side and which adjusts the signal acquisition timing in each of the receiving circuits to an optimum one in accordance with the skew of the signal generated between the signal lines. Signal transmission system.
【００６２】（付記２） 付記１に記載の信号伝送シス
テムにおいて、さらに、前記各信号線間で生じる信号の
スキューを前記受信回路側で検出し、該検出されたスキ
ューの情報を前記タイミング調整手段に伝達するスキュ
ー情報検出伝達手段を備えることを特徴とする信号伝送
システム。(Supplementary Note 2) In the signal transmission system according to Supplementary Note 1, further, the skew of the signal generated between the signal lines is detected on the receiving circuit side, and the information on the detected skew is detected by the timing adjusting means. A signal transmission system, comprising: skew information detecting and transmitting means for transmitting to the.
【００６３】（付記３） 付記２に記載の信号伝送シス
テムにおいて、前記スキュー情報検出伝達手段は、前記
各送信回路から出力されるスキュー検出用信号を前記各
受信回路で受け取って前記各信号線間で生じる信号のス
キューを検出し、該検出されたスキュー検出用信号によ
るスキュー情報を前記タイミング調整手段にフィードバ
ックすることを特徴とする信号伝送システム。(Supplementary Note 3) In the signal transmission system according to Supplementary Note 2, the skew information detecting and transmitting means receives the skew detecting signal output from each of the transmitting circuits by each of the receiving circuits, and connects between the signal lines. A signal transmission system which detects the skew of the signal generated in step (1) and feeds back the skew information based on the detected skew detection signal to the timing adjusting means.
【００６４】（付記４） 付記３に記載の信号伝送シス
テムにおいて、前記タイミング調整手段は、前記スキュ
ー情報に応じて前記各送信回路に最適なクロックを予め
生成された複数のクロックから選択する手段を備えるこ
とを特徴とする信号伝送システム。(Supplementary Note 4) In the signal transmission system according to Supplementary Note 3, the timing adjusting means selects means for selecting an optimal clock for each of the transmission circuits from a plurality of pre-generated clocks in accordance with the skew information. A signal transmission system comprising:
【００６５】（付記５） 付記３に記載の信号伝送シス
テムにおいて、前記スキュー検出用信号は、システムの
電源投入時或いは予め定められたタイミングで出力さ
れ、該スキュー検出用信号によるタイミング調整が行わ
れることを特徴とする信号伝送システム。(Supplementary Note 5) In the signal transmission system according to Supplementary Note 3, the skew detection signal is output when the power of the system is turned on or at a predetermined timing, and the timing is adjusted by the skew detection signal. A signal transmission system characterized in that
【００６６】（付記６） 付記１に記載の信号伝送シス
テムにおいて、前記タイミング調整手段は、前記各送信
回路を駆動するクロックに対して実効的に可変の遅延を
与えることを特徴とする信号伝送システム。(Supplementary Note 6) In the signal transmission system according to Supplementary Note 1, the timing adjusting means effectively gives a variable delay to a clock for driving each of the transmission circuits. .
【００６７】（付記７） 付記１に記載の信号伝送シス
テムにおいて、前記タイミング調整手段は、前記各送信
回路を駆動するクロックおよび当該各送信回路が出力す
るデータに対して実効的に可変の遅延を与えることを特
徴とする信号伝送システム。(Supplementary Note 7) In the signal transmission system according to Supplementary Note 1, the timing adjusting means effectively delays the clock for driving the transmitting circuits and the data output from the transmitting circuits by a variable delay. A signal transmission system characterized by giving.
【００６８】（付記８） 付記６または７に記載の信号
伝送システムにおいて、前記タイミング調整手段は、異
なる遅延量を有する複数のクロックから中間の位相の新
たなクロックを発生させる位相インターポレータを備え
ることを特徴とする信号伝送システム。(Supplementary Note 8) In the signal transmission system according to Supplementary Note 6 or 7, the timing adjusting means includes a phase interpolator for generating a new clock having an intermediate phase from a plurality of clocks having different delay amounts. A signal transmission system characterized in that
【００６９】（付記９） 付記１に記載の信号伝送シス
テムにおいて、前記タイミング調整手段は、前記送信回
路側の共通のクロックに同期して前記各送信回路に入力
されたデータに対して、当該各送信回路ごとに出力タイ
ミングを調整可能とする手段を備えることを特徴とする
信号伝送システム。(Supplementary Note 9) In the signal transmission system according to Supplementary Note 1, the timing adjusting means synchronizes the data input to each of the transmission circuits in synchronization with a common clock on the side of the transmission circuit. A signal transmission system comprising means for adjusting output timing for each transmission circuit.
【００７０】（付記１０） 付記９に記載の信号伝送シ
ステムにおいて、前記タイミング調整手段は、前記送信
回路側の内部基準クロックと前記共通クロックとの位相
比較を行い、その位相比較結果に基づいて前記送信回路
の駆動に用いるクロックを生成する手段を備えることを
特徴とする信号伝送システム。(Supplementary Note 10) In the signal transmission system according to Supplementary Note 9, the timing adjusting means performs a phase comparison between an internal reference clock on the transmission circuit side and the common clock, and based on the result of the phase comparison, A signal transmission system comprising means for generating a clock used to drive a transmission circuit.
【００７１】（付記１１） 付記１〜１０のいずれか１
項に記載の信号伝送システムにおいて、さらに、前記各
受信回路における信号の取り込みタイミングを共通に規
定する受信回路用クロック生成手段を備えることを特徴
とする信号伝送システム。(Supplementary Note 11) Any one of Supplementary Notes 1 to 10
2. The signal transmission system according to the item 1, further comprising a receiver circuit clock generation unit that commonly defines a signal acquisition timing in each of the receiver circuits.
【００７２】（付記１２） 付記１１に記載の信号伝送
システムにおいて、前記受信回路用クロック生成手段
は、前記送信回路側に設けられたクロック送信回路と、
１本のクロック信号線と、前記クロック送信回路からの
クロック信号を、前記クロック信号線を介して受け取
り、前記各受信回路に対して共通に与えるクロック受信
回路と、を備えることを特徴とする信号伝送システム。(Supplementary Note 12) In the signal transmission system according to supplementary note 11, the receiving circuit clock generating means includes a clock transmitting circuit provided on the transmitting circuit side.
A signal comprising one clock signal line and a clock receiving circuit that receives a clock signal from the clock transmitting circuit via the clock signal line and commonly applies it to each of the receiving circuits. Transmission system.
【００７３】[0073]
【発明の効果】以上、詳述したように、本発明によれ
ば、複数の信号線を利用した信号伝送システムにおい
て、スキューの影響を受けること無く、高速で誤りのな
い大容量の信号伝送を行うことができる。As described above in detail, according to the present invention, in a signal transmission system using a plurality of signal lines, high-speed, error-free and large-capacity signal transmission can be performed without being affected by skew. It can be carried out.
【図１】従来の信号伝送システムの一例を概略的に示す
ブロック図である。FIG. 1 is a block diagram schematically showing an example of a conventional signal transmission system.
【図２】図１の信号伝送システムにおける動作の一例を
説明するためのタイミング図である。FIG. 2 is a timing chart for explaining an example of the operation in the signal transmission system of FIG.
【図３】本発明に係る信号伝送システムの原理構成を概
略的に示すブロック図である。FIG. 3 is a block diagram schematically showing the principle configuration of a signal transmission system according to the present invention.
【図４】図３の信号伝送システムにおける動作の一例を
説明するためのタイミング図である。FIG. 4 is a timing chart for explaining an example of an operation in the signal transmission system of FIG.
【図５】本発明に係る信号伝送システムの一例を示すブ
ロック図である。FIG. 5 is a block diagram showing an example of a signal transmission system according to the present invention.
【図６】図５の信号伝送システムにおける位相ずれ検出
回路の動作を説明するための図（その１）である。6 is a diagram (No. 1) for explaining the operation of the phase shift detection circuit in the signal transmission system of FIG.
【図７】図５の信号伝送システムにおける位相ずれ検出
回路の動作を説明するための図（その２）である。7 is a diagram (No. 2) for explaining the operation of the phase shift detection circuit in the signal transmission system of FIG.
【図８】本発明の信号伝送システムにおける送信回路の
第１実施例を概略的に示すブロック図である。FIG. 8 is a block diagram schematically showing a first embodiment of the transmission circuit in the signal transmission system of the present invention.
【図９】本発明の信号伝送システムにおける送信回路の
第２実施例を概略的に示すブロック図である。FIG. 9 is a block diagram schematically showing a second embodiment of the transmission circuit in the signal transmission system of the present invention.
【図１０】図６の送信回路におけるクロック生成器の一
例を示すブロック図である。10 is a block diagram showing an example of a clock generator in the transmission circuit of FIG.
【図１１】図６の送信回路における位相インターポレー
タの一例を示すブロック図である。11 is a block diagram showing an example of a phase interpolator in the transmission circuit of FIG.
【図１２】本発明の信号伝送システムにおける送信回路
の第３実施例を概略的に示すブロック図である。FIG. 12 is a block diagram schematically showing a third embodiment of the transmission circuit in the signal transmission system of the present invention.
【図１３】図１２の送信回路における遅延調整回路の一
例を示す回路図である。13 is a circuit diagram showing an example of a delay adjustment circuit in the transmission circuit of FIG.
【図１４】本発明の信号伝送システムにおける送信回路
の第４実施例を概略的に示すブロック図である。FIG. 14 is a block diagram schematically showing a fourth embodiment of the transmission circuit in the signal transmission system of the present invention.
【図１５】図１４の送信回路におけるクロック載せ換え
回路の動作を説明するための図である。15 is a diagram for explaining the operation of the clock rearrangement circuit in the transmission circuit of FIG.
【図１６】図１４の送信回路におけるクロック載せ換え
回路に適用され得るＰＣＬＫ位置検出回路の一例を示す
回路図である。16 is a circuit diagram showing an example of a PCLK position detection circuit that can be applied to the clock rearrangement circuit in the transmission circuit of FIG.
２，２００〜２０ｎ…タイミング調整回路
１０，１７０〜１７ｎ…送信データ処理部（送信側ラッ
チ）
２０，１２０〜１２ｎ…データ用の送信側駆動回路（送
信側バッファ）
３０，１３０〜１３ｎ…データ用の配線（データ信号
線）
１００，１６０〜１６ｎ…クロック載せ換え用フリップ
フロップ
１０１…クロック用の送信側駆動回路（送信側バッフ
ァ）
１０２…クロック用の配線（クロック信号線）
１０３…クロック用の受信側駆動回路（受信側バッフ
ァ）
１１０〜１１ｎ…データ用の送信側データ取り込み回路
（送信側ラッチ）
１４０〜１４ｎ…データ用の受信側駆動回路（受信側バ
ッファ）
１５０〜１５ｎ…受信側データ取り込み回路（受信側ラ
ッチ）
１８１…クロック載せ換え回路
１８２…ＰＬＬ回路
１８３…クロック生成回路
１８４…デマルチプレクサ
１９０…ＰＣＬＫ位置検出回路
２１０〜２１ｎ…データ送信回路
２２０〜２２ｎ…データ受信回路
２３０〜２３ｎ…位相ずれ検出回路2, 200 to 20n ... Timing adjusting circuit 10, 170 to 17n ... Transmission data processing unit (transmission side latch) 20, 120 to 12n ... Data transmission side drive circuit (transmission side buffer) 30, 130 to 13n ... Data Wiring (data signal line) 100, 160 to 16n ... Clock transfer flip-flop 101 ... Clock transmission side drive circuit (transmission side buffer) 102 ... Clock wiring (clock signal line) 103 ... Clock reception Side drive circuit (reception side buffer) 110-11n ... Data transmission side data acquisition circuit (transmission side latch) 140-14n ... Data reception side drive circuit (reception side buffer) 150-15n ... Reception side data acquisition circuit (Latch on reception side) 181 ... Clock transfer circuit 182 ... PLL circuit 183 ... Clock generation times 184 ... demultiplexer 190 ... PCLK position detection circuit 210～21N ... data transmission circuit 220～22N ... data receiving circuit 230～23N ... phase shift detector circuit
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Claims (10)
け取る複数の受信回路と、 前記送信回路側に設けられ、前記各受信回路における信
号の取り込みタイミングを、前記各信号線間で生じる信
号のスキューに応じて最適なものに調整するタイミング
調整手段と、を備えたことを特徴とする信号伝送システ
ム。1. A plurality of signal lines, a plurality of transmitting circuits provided in each of the signal lines, a plurality of receiving circuits for receiving a signal from each of the transmitting circuits via a corresponding signal line, and the transmission. A signal provided on the circuit side, which comprises timing adjusting means for adjusting the signal acquisition timing in each of the receiving circuits to an optimum one in accordance with the skew of the signal generated between the signal lines. Transmission system.
いて、さらに、前記各信号線間で生じる信号のスキュー
を前記受信回路側で検出し、該検出されたスキューの情
報を前記タイミング調整手段に伝達するスキュー情報検
出伝達手段を備えることを特徴とする信号伝送システ
ム。2. The signal transmission system according to claim 1, further comprising detecting the skew of the signal generated between the signal lines on the receiving circuit side, and transmitting the detected skew information to the timing adjusting means. A signal transmission system comprising skew information detecting and transmitting means for transmitting.
いて、前記スキュー情報検出伝達手段は、前記各送信回
路から出力されるスキュー検出用信号を前記各受信回路
で受け取って前記各信号線間で生じる信号のスキューを
検出し、該検出されたスキュー検出用信号によるスキュ
ー情報を前記タイミング調整手段にフィードバックする
ことを特徴とする信号伝送システム。3. The signal transmission system according to claim 2, wherein the skew information detection / transmission means receives a skew detection signal output from each of the transmission circuits by each of the reception circuits, and connects between each of the signal lines. A signal transmission system which detects a skew of a generated signal and feeds back skew information based on the detected skew detection signal to the timing adjusting means.
いて、前記タイミング調整手段は、前記各送信回路を駆
動するクロックに対して実効的に可変の遅延を与えるこ
とを特徴とする信号伝送システム。4. The signal transmission system according to claim 1, wherein the timing adjusting means effectively gives a variable delay to a clock that drives each of the transmission circuits.
いて、前記タイミング調整手段は、前記各送信回路を駆
動するクロックおよび当該各送信回路が出力するデータ
に対して実効的に可変の遅延を与えることを特徴とする
信号伝送システム。5. The signal transmission system according to claim 1, wherein the timing adjusting means effectively gives a variable delay to a clock driving each of the transmitting circuits and data output from each of the transmitting circuits. A signal transmission system characterized in that
テムにおいて、前記タイミング調整手段は、異なる遅延
量を有する複数のクロックから中間の位相の新たなクロ
ックを発生させる位相インターポレータを備えることを
特徴とする信号伝送システム。6. The signal transmission system according to claim 4 or 5, wherein the timing adjusting means includes a phase interpolator for generating a new clock having an intermediate phase from a plurality of clocks having different delay amounts. A signal transmission system characterized by.
いて、前記タイミング調整手段は、前記送信回路側の共
通のクロックに同期して前記各送信回路に入力されたデ
ータに対して、当該各送信回路ごとに出力タイミングを
調整可能とする手段を備えることを特徴とする信号伝送
システム。7. The signal transmission system according to claim 1, wherein the timing adjusting means transmits each of the transmissions to the data input to each of the transmission circuits in synchronization with a common clock on the side of the transmission circuit. A signal transmission system comprising means for adjusting output timing for each circuit.
いて、前記タイミング調整手段は、前記送信回路側の内
部基準クロックと前記共通クロックとの位相比較を行
い、その位相比較結果に基づいて前記送信回路の駆動に
用いるクロックを生成する手段を備えることを特徴とす
る信号伝送システム。8. The signal transmission system according to claim 7, wherein the timing adjusting means performs a phase comparison between an internal reference clock on the transmission circuit side and the common clock, and the transmission is performed based on the phase comparison result. A signal transmission system comprising means for generating a clock used to drive a circuit.
号伝送システムにおいて、さらに、前記各受信回路にお
ける信号の取り込みタイミングを共通に規定する受信回
路用クロック生成手段を備えることを特徴とする信号伝
送システム。9. The signal transmission system according to any one of claims 1 to 8, further comprising a receiver circuit clock generation unit that commonly defines a signal acquisition timing in each of the receiver circuits. Signal transmission system.
おいて、前記受信回路用クロック生成手段は、 前記送信回路側に設けられたクロック送信回路と、 １本のクロック信号線と、 前記クロック送信回路からのクロック信号を、前記クロ
ック信号線を介して受け取り、前記各受信回路に対して
共通に与えるクロック受信回路と、を備えることを特徴
とする信号伝送システム。10. The signal transmission system according to claim 9, wherein the reception circuit clock generation means includes a clock transmission circuit provided on the transmission circuit side, one clock signal line, and the clock transmission circuit. And a clock receiving circuit which receives the clock signal from the circuit via the clock signal line and gives the common clock signal to each of the receiving circuits.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264770A JP2003078511A (en) | 2001-08-31 | 2001-08-31 | Signal transmission system |
| US10/132,245 US20030043926A1 (en) | 2001-08-31 | 2002-04-26 | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
| US11/543,076 US7590208B2 (en) | 2001-08-31 | 2006-10-05 | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264770A JP2003078511A (en) | 2001-08-31 | 2001-08-31 | Signal transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003078511A true JP2003078511A (en) | 2003-03-14 |
Family
ID=19091321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001264770A Pending JP2003078511A (en) | 2001-08-31 | 2001-08-31 | Signal transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003078511A (en) |
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