JP2003068991A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003068991A JP2003068991A JP2001252974A JP2001252974A JP2003068991A JP 2003068991 A JP2003068991 A JP 2003068991A JP 2001252974 A JP2001252974 A JP 2001252974A JP 2001252974 A JP2001252974 A JP 2001252974A JP 2003068991 A JP2003068991 A JP 2003068991A
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Abstract
(57)【要約】
【課題】 ＰＺＴの結晶性を向上すると共に、強誘電体
キャパシタの微細化に寄与するFeRAM及びその製造方法
を提供する。 【解決手段】 FeRAMにおける強誘電体キャパシタは、
強誘電体キャパシタの下部電極層の一部を構成するＩｒ
膜２１及びＩｒＯｘ膜２２を備え、該ＩｒＯｘ膜２２の
上に設けられた第１ＰＺＴ膜２３及び第２ＰＺＴ膜４
と、該第１及び第２ＰＺＴ膜２３，２４の上に設けられ
た上部電極２５とを備える。Ｉｒ膜２１及びＩｒＯｘ膜
２２を特定の成膜条件下で形成することにより、第１及
び第２ＰＺＴ膜２３，２４の結晶は主として＜１１１＞
方向に強く配向する。
キャパシタの微細化に寄与するFeRAM及びその製造方法
を提供する。 【解決手段】 FeRAMにおける強誘電体キャパシタは、
強誘電体キャパシタの下部電極層の一部を構成するＩｒ
膜２１及びＩｒＯｘ膜２２を備え、該ＩｒＯｘ膜２２の
上に設けられた第１ＰＺＴ膜２３及び第２ＰＺＴ膜４
と、該第１及び第２ＰＺＴ膜２３，２４の上に設けられ
た上部電極２５とを備える。Ｉｒ膜２１及びＩｒＯｘ膜
２２を特定の成膜条件下で形成することにより、第１及
び第２ＰＺＴ膜２３，２４の結晶は主として＜１１１＞
方向に強く配向する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、強誘電体材料の結晶性を向上
しつつ、強誘電体キャパシタを含めたデバイスの微細化
に寄与することができる強誘電体メモリ（FeRAM：Ferro
-Electric RAM）及びその製造方法に関する。
の製造方法に関し、特に、強誘電体材料の結晶性を向上
しつつ、強誘電体キャパシタを含めたデバイスの微細化
に寄与することができる強誘電体メモリ（FeRAM：Ferro
-Electric RAM）及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリは、低電力、高速処理、
及び不揮発性を有するメモリとして注目されている。こ
のメモリは、強誘電体材料の残留分極を利用したメモリ
であり、従来のEEPROM（Electrically Erasable Progra
mmable ROM）に比べて書き換えが速く、書き換え回数も
３〜７桁ぐらい多くすることができる利点がある。した
がって、FeRAMの実用化は、ストレージメモリとワーキ
ングメモリの両方の働きをすることができることから、
システム設計に非常に有利となる。
及び不揮発性を有するメモリとして注目されている。こ
のメモリは、強誘電体材料の残留分極を利用したメモリ
であり、従来のEEPROM（Electrically Erasable Progra
mmable ROM）に比べて書き換えが速く、書き換え回数も
３〜７桁ぐらい多くすることができる利点がある。した
がって、FeRAMの実用化は、ストレージメモリとワーキ
ングメモリの両方の働きをすることができることから、
システム設計に非常に有利となる。
【０００３】半導体装置の微細化に伴い、FeRAMデバイ
スでは、キャパシタを含めた微細化を図るために、トラ
ンジスタのソース／ドレインに接続されるプラグ上に強
誘電体キャパシタを設けた素子が提案されている。この
ようなスタック構造では、強誘電体膜の結晶化アニーリ
ングによりプラグが酸化しないように、プラグ上に酸化
防止膜を設ける構造が定着しつつある。
スでは、キャパシタを含めた微細化を図るために、トラ
ンジスタのソース／ドレインに接続されるプラグ上に強
誘電体キャパシタを設けた素子が提案されている。この
ようなスタック構造では、強誘電体膜の結晶化アニーリ
ングによりプラグが酸化しないように、プラグ上に酸化
防止膜を設ける構造が定着しつつある。
【０００４】
【発明が解決しようとする課題】強誘電体キャパシタの
加工は、フォトリソグラフィとエッチングにより行われ
る。キャパシタのサイズが微細になるにつれて、キャパ
シタの各層毎にエッチングを行い、いわゆる雛壇構造を
形成するエッチングでは、キャパシタのサイズを小さく
することが難しくなってきている。
加工は、フォトリソグラフィとエッチングにより行われ
る。キャパシタのサイズが微細になるにつれて、キャパ
シタの各層毎にエッチングを行い、いわゆる雛壇構造を
形成するエッチングでは、キャパシタのサイズを小さく
することが難しくなってきている。
【０００５】キャパシタの上部電極から密着層又は拡散
防止層を含む下部電極までを一度にエッチングする一括
エッチングを用いることができれば、微細なキャパシタ
を形成することができる。この一括エッチングでは途中
のフォトリソグラフィ工程を省略することができるた
め、製造プロセスが短縮される。しかし、キャパシタ全
体の膜厚が厚い場合には、一括エッチングを用いた場
合、微細な形状のエッチングが困難である。
防止層を含む下部電極までを一度にエッチングする一括
エッチングを用いることができれば、微細なキャパシタ
を形成することができる。この一括エッチングでは途中
のフォトリソグラフィ工程を省略することができるた
め、製造プロセスが短縮される。しかし、キャパシタ全
体の膜厚が厚い場合には、一括エッチングを用いた場
合、微細な形状のエッチングが困難である。
【０００６】図１は、従来の強誘電体キャパシタの構造
を示す図である。
を示す図である。
【０００７】図１（Ａ）に示すキャパシタの下部電極
は、チタン（Ｔｉ）層１０１及び白金（Ｐｔ）層１０３
から形成されている。また、図１（Ｂ）に示すキャパシ
タの下部電極は、Ｐｔ層１０３、酸化イリジウム（Ｉｒ
Ｏｘ）層１０９及びイリジウム（Ｉｒ）層１１１から形
成されている。
は、チタン（Ｔｉ）層１０１及び白金（Ｐｔ）層１０３
から形成されている。また、図１（Ｂ）に示すキャパシ
タの下部電極は、Ｐｔ層１０３、酸化イリジウム（Ｉｒ
Ｏｘ）層１０９及びイリジウム（Ｉｒ）層１１１から形
成されている。
【０００８】図１（Ａ），（Ｂ）の構造では、強誘電体
材料であるチタン酸ジルコル酸鉛（ＰＺＴ）層１０５の
結晶配向を下部電極の結晶配向に整合させることによ
り、結晶性を向上させることができる一方で、キャパシ
タ全体の膜厚が大幅に増加する問題が生じる。また、ス
タック型のキャパシタンスでは、プラグの酸化防止膜が
必要になるため、キャパシタ全体の膜厚はさらに厚くな
る傾向にある。
材料であるチタン酸ジルコル酸鉛（ＰＺＴ）層１０５の
結晶配向を下部電極の結晶配向に整合させることによ
り、結晶性を向上させることができる一方で、キャパシ
タ全体の膜厚が大幅に増加する問題が生じる。また、ス
タック型のキャパシタンスでは、プラグの酸化防止膜が
必要になるため、キャパシタ全体の膜厚はさらに厚くな
る傾向にある。
【０００９】従来の強誘電体キャパシタにおいては、Ｐ
ＺＴ層１０５中の結晶を（１１１）に配向するために
は、下部電極にＰｔが必要であると考えられていた。Ｐ
ＺＴの結晶配向は、キャパシタンスの電気的特性と強い
相関関係を有するため、Ｐｔとの結合を考慮した結晶配
向制御は重要である。その一方で、形成したＰｔ膜によ
り強誘電体キャパシタの膜厚は必然的に厚くなってしま
う。
ＺＴ層１０５中の結晶を（１１１）に配向するために
は、下部電極にＰｔが必要であると考えられていた。Ｐ
ＺＴの結晶配向は、キャパシタンスの電気的特性と強い
相関関係を有するため、Ｐｔとの結合を考慮した結晶配
向制御は重要である。その一方で、形成したＰｔ膜によ
り強誘電体キャパシタの膜厚は必然的に厚くなってしま
う。
【００１０】本発明の目的は、強誘電体材料の結晶性を
向上しつつ、強誘電体キャパシタの微細化にも寄与する
ことができる半導体装置及びその製造方法を提供するこ
とにある。
向上しつつ、強誘電体キャパシタの微細化にも寄与する
ことができる半導体装置及びその製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、強誘電体キャパシタをイ
リジウム層及び酸化イリジウム層よりなる下部電極と、
チタン酸ジルコル酸鉛（ＰＺＴ）層と、上部電極層とに
より構成する。この構造において、ＰＺＴ層は主として
＜１１１＞方向に配向する。また、イリジウム層は主と
して＜１１１＞方向に配向し、酸化イリジウム層は主と
して＜２００＞方向に配向する。その際、イリジウム
（１１１）面及び酸化イリジウム（２００）面の格子面
間隔は２．２２オングストローム以下となる。
に、本発明の半導体装置では、強誘電体キャパシタをイ
リジウム層及び酸化イリジウム層よりなる下部電極と、
チタン酸ジルコル酸鉛（ＰＺＴ）層と、上部電極層とに
より構成する。この構造において、ＰＺＴ層は主として
＜１１１＞方向に配向する。また、イリジウム層は主と
して＜１１１＞方向に配向し、酸化イリジウム層は主と
して＜２００＞方向に配向する。その際、イリジウム
（１１１）面及び酸化イリジウム（２００）面の格子面
間隔は２．２２オングストローム以下となる。
【００１２】他の観点において、本発明は強誘電体キャ
パシタを有する半導体装置の製造方法を提供する。該方
法は、前記強誘電体キャパシタの下部電極の一部を構成
するイリジウム層を４５０℃を超える温度で堆積する工
程と、前記イリジウム層の上に３００℃を超え、該層の
堆積温度以下の温度で酸化イリジウム層を堆積する工程
と、前記堆積された酸化イリジウム層を該層の堆積温度
以上の温度で加熱する工程と、前記加熱された酸化イリ
ジウム層の上にチタン酸ジルコル酸鉛（ＰＺＴ）層を堆
積して加熱する工程と、を含んでいる。
パシタを有する半導体装置の製造方法を提供する。該方
法は、前記強誘電体キャパシタの下部電極の一部を構成
するイリジウム層を４５０℃を超える温度で堆積する工
程と、前記イリジウム層の上に３００℃を超え、該層の
堆積温度以下の温度で酸化イリジウム層を堆積する工程
と、前記堆積された酸化イリジウム層を該層の堆積温度
以上の温度で加熱する工程と、前記加熱された酸化イリ
ジウム層の上にチタン酸ジルコル酸鉛（ＰＺＴ）層を堆
積して加熱する工程と、を含んでいる。
【００１３】特に、前記ＰＺＴ層を堆積して加熱する工
程は、第１ＰＺＴ層をスパッタリングにより成膜して結
晶化アニーリングする工程と、前記第１ＰＺＴ層の上
に、該第１ＰＺＴ層よりも膜厚が厚い第２ＰＺＴ層をス
パッタリングにより成膜して結晶化アニーリングする工
程とを含むことが好ましい。
程は、第１ＰＺＴ層をスパッタリングにより成膜して結
晶化アニーリングする工程と、前記第１ＰＺＴ層の上
に、該第１ＰＺＴ層よりも膜厚が厚い第２ＰＺＴ層をス
パッタリングにより成膜して結晶化アニーリングする工
程とを含むことが好ましい。
【００１４】本発明により、従来必須と考えられていた
白金を下部電極に用いずに、ＰＺＴ結晶を（１１１）に
配向することができる。これにより、従来の特性を維持
したままキャパシタ全体の膜厚を薄くすることができ
る。その結果、キャパシタの一括エッチングが容易にな
り、微細なキャパシタの形成が可能になる。
白金を下部電極に用いずに、ＰＺＴ結晶を（１１１）に
配向することができる。これにより、従来の特性を維持
したままキャパシタ全体の膜厚を薄くすることができ
る。その結果、キャパシタの一括エッチングが容易にな
り、微細なキャパシタの形成が可能になる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面と対応して詳細に説明する。
図面と対応して詳細に説明する。
【００１６】図２は、本発明の実施の形態によるFeRAM
のデバイス構造を説明する断面図である。このFeRAM
は、ｐ型又はｎ型のシリコン基板１１上に形成されるメ
モリセルトランジスタを含んでいる。
のデバイス構造を説明する断面図である。このFeRAM
は、ｐ型又はｎ型のシリコン基板１１上に形成されるメ
モリセルトランジスタを含んでいる。
【００１７】図２にはかかるセル構造の断面が示されて
おり、この構造は通常のＣＭＯＳプロセスと同様なプロ
セスにより形成できる。すなわち、シリコン基板１１上
にｐ型ウェル１１Ａが形成され、ｐ型ウェル１１Ａの中
にはシャロウトレンチアイソレーション（ＳＴＩ）構造
１２により画定される活性領域が形成されている。ま
た、シリコン基板１１上には、先の活性領域に対応して
ゲート電極１３が設けられており、FeRAMのワード線を
構成している。
おり、この構造は通常のＣＭＯＳプロセスと同様なプロ
セスにより形成できる。すなわち、シリコン基板１１上
にｐ型ウェル１１Ａが形成され、ｐ型ウェル１１Ａの中
にはシャロウトレンチアイソレーション（ＳＴＩ）構造
１２により画定される活性領域が形成されている。ま
た、シリコン基板１１上には、先の活性領域に対応して
ゲート電極１３が設けられており、FeRAMのワード線を
構成している。
【００１８】さらに、シリコン基板１１とゲート電極１
３との間にはゲート酸化膜が設けられている。ｐ型ウェ
ル１１Ａ内には、ｎ＋型の拡散領域１１Ｂ及び１１Ｃが
メモリセルのソース領域及びドレイン領域として、ゲー
ト電極１３の両側に形成されている。したがって、チャ
ネル領域は、拡散領域１１Ｂ及び拡散領域１１Ｃの間の
ｐ型ウェル１１Ａにおいて形成される。
３との間にはゲート酸化膜が設けられている。ｐ型ウェ
ル１１Ａ内には、ｎ＋型の拡散領域１１Ｂ及び１１Ｃが
メモリセルのソース領域及びドレイン領域として、ゲー
ト電極１３の両側に形成されている。したがって、チャ
ネル領域は、拡散領域１１Ｂ及び拡散領域１１Ｃの間の
ｐ型ウェル１１Ａにおいて形成される。
【００１９】なお、ゲート電極１３は、活性領域に対応
して、シリコン基板１１の表面を覆うように設けられる
ＣＶＤ酸化膜１４により覆われている。ＣＶＤ酸化膜１
４及び平坦化絶縁膜１４Ａ上には、ＦｅＲＡＭの下部電
極１５が形成されている。後述するが、本実施の形態で
は、下部電極１５は、Ｉｒ膜２１（図５（Ｂ）参照）及
びＩｒＯｘ膜２２（図５（Ｃ）参照）により形成され
る。
して、シリコン基板１１の表面を覆うように設けられる
ＣＶＤ酸化膜１４により覆われている。ＣＶＤ酸化膜１
４及び平坦化絶縁膜１４Ａ上には、ＦｅＲＡＭの下部電
極１５が形成されている。後述するが、本実施の形態で
は、下部電極１５は、Ｉｒ膜２１（図５（Ｂ）参照）及
びＩｒＯｘ膜２２（図５（Ｃ）参照）により形成され
る。
【００２０】下側電極１５上にはＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ３）よりなる強誘電体膜１６が形成されてい
る。後述するが、本実施の形態では、強誘電体膜１６
は、膜厚が異なる第１ＰＺＴ膜２３（図５（Ｄ）参照）
及び第２ＰＺＴ膜２４（図６（Ｅ）参照）により形成さ
れる。
Ｔｉ）Ｏ３）よりなる強誘電体膜１６が形成されてい
る。後述するが、本実施の形態では、強誘電体膜１６
は、膜厚が異なる第１ＰＺＴ膜２３（図５（Ｄ）参照）
及び第２ＰＺＴ膜２４（図６（Ｅ）参照）により形成さ
れる。
【００２１】強誘電体膜１６上にはＰｔ等よりなる上部
電極１７が形成されている。下部電極１５、強誘電体膜
１６及び上部電極１７は、強誘電体キャパシタを形成し
ており、強誘電体キャパシタ全体は、別の層間絶縁膜１
８により覆われる。
電極１７が形成されている。下部電極１５、強誘電体膜
１６及び上部電極１７は、強誘電体キャパシタを形成し
ており、強誘電体キャパシタ全体は、別の層間絶縁膜１
８により覆われる。
【００２２】層間絶縁膜１８上には上部電極１７を露出
するコンタクトホール１８Ａが形成されている。また、
拡散領域１１Ｃを露出するコンタクトホール１８Ｃが形
成されており、該コンタクトホール１８Ｃを介して拡散
領域１１Ｃと後述するビット線パターン１９Ｂとを電気
的にコンタクトするようにビアプラグ２０が設けられて
いる。
するコンタクトホール１８Ａが形成されている。また、
拡散領域１１Ｃを露出するコンタクトホール１８Ｃが形
成されており、該コンタクトホール１８Ｃを介して拡散
領域１１Ｃと後述するビット線パターン１９Ｂとを電気
的にコンタクトするようにビアプラグ２０が設けられて
いる。
【００２３】さらに、平坦化絶縁膜１４Ａ中には、拡散
領域１１Ｂと下部電極１５とを電気的にコンタクトする
ようにビアプラグ２１が設けられている。さらに、層間
絶縁膜１８上には、ビアプラグ２０を介して拡散領域１
１Ｃと電気的にコンタクトするように、Ａｌ合金よりな
るビット線パターン１９Ｂが形成されている。
領域１１Ｂと下部電極１５とを電気的にコンタクトする
ようにビアプラグ２１が設けられている。さらに、層間
絶縁膜１８上には、ビアプラグ２０を介して拡散領域１
１Ｃと電気的にコンタクトするように、Ａｌ合金よりな
るビット線パターン１９Ｂが形成されている。
【００２４】つぎに、本実施の形態によるFeRAMの製造
方法の説明を行う前に、本発明に包含される幾つかの実
験結果を通して本発明の概念を簡単に説明する。
方法の説明を行う前に、本発明に包含される幾つかの実
験結果を通して本発明の概念を簡単に説明する。
【００２５】図３は、本実施の形態によるFeRAMの下部
電極１５の一部を構成するＩｒ膜の成膜温度とＩｒ膜の
（１１１）回折強度との関係を説明する図である。
電極１５の一部を構成するＩｒ膜の成膜温度とＩｒ膜の
（１１１）回折強度との関係を説明する図である。
【００２６】この図は、Ｉｒ膜の堆積において、その成
膜温度を上げるにつれて、形成されるＩｒ膜の（１１
１）回折強度が強くなることを示している。具体的に
は、４５０℃を超える成膜温度を境に強度変化が見られ
る。また、成膜温度５００℃を境にその強度変化がより
大きくなり、成膜温度５５０℃では該強度変化に実質的
に従う回折強度まで上昇することが示されている。すな
わち、Ｉｒの成膜温度を上げることにより、Ｉｒ膜の
（１１１）回折強度が増すことがわかる。
膜温度を上げるにつれて、形成されるＩｒ膜の（１１
１）回折強度が強くなることを示している。具体的に
は、４５０℃を超える成膜温度を境に強度変化が見られ
る。また、成膜温度５００℃を境にその強度変化がより
大きくなり、成膜温度５５０℃では該強度変化に実質的
に従う回折強度まで上昇することが示されている。すな
わち、Ｉｒの成膜温度を上げることにより、Ｉｒ膜の
（１１１）回折強度が増すことがわかる。
【００２７】図４は、本実施の形態によるFeRAMの下部
電極１５の一部を構成するＩｒ膜の成膜温度とＰＺＴ膜
１６の（１１１）回折強度との関係を説明する図であ
る。
電極１５の一部を構成するＩｒ膜の成膜温度とＰＺＴ膜
１６の（１１１）回折強度との関係を説明する図であ
る。
【００２８】この図では、２種類の実験結果が示されて
いる。一方は、Ｉｒ膜の上に設けられるＩｒＯｘ膜を３
００℃で成膜した場合のＩｒ膜の成膜温度とＰＺＴ膜の
（１１１）回折強度（■にて図示）の関係であり、他方
は、該ＩｒＯｘ膜を４００℃で成膜した場合のＩｒ膜の
成膜温度とＰＺＴ膜の（１１１）回折強度（●にて図
示）との関係である。
いる。一方は、Ｉｒ膜の上に設けられるＩｒＯｘ膜を３
００℃で成膜した場合のＩｒ膜の成膜温度とＰＺＴ膜の
（１１１）回折強度（■にて図示）の関係であり、他方
は、該ＩｒＯｘ膜を４００℃で成膜した場合のＩｒ膜の
成膜温度とＰＺＴ膜の（１１１）回折強度（●にて図
示）との関係である。
【００２９】図４を参照すると、ＩｒＯｘ膜の成膜温度
が３００℃である場合、その下のＩｒ膜の成膜温度を上
げても最終的に形成されるＰＺＴ膜の（１１１）回折強
度は余り変化せず、５００℃を超える成膜温度でわずか
に増加するのみである。一方、ＩｒＯｘ膜の成膜温度が
４００℃である場合、その下のＩｒ膜の成膜温度を上げ
るにつれて最終的に形成されるＰＺＴ膜の（１１１）回
折強度は、図３と同様に増加するのがわかる。
が３００℃である場合、その下のＩｒ膜の成膜温度を上
げても最終的に形成されるＰＺＴ膜の（１１１）回折強
度は余り変化せず、５００℃を超える成膜温度でわずか
に増加するのみである。一方、ＩｒＯｘ膜の成膜温度が
４００℃である場合、その下のＩｒ膜の成膜温度を上げ
るにつれて最終的に形成されるＰＺＴ膜の（１１１）回
折強度は、図３と同様に増加するのがわかる。
【００３０】具体的には、Ｉｒ膜の成膜温度が４５０℃
を超えたところでＰＺＴ（１１１）回折強度の増加が始
まり、成膜温度が５００℃を超えると、非常に顕著な回
折強度の増加が生じる。Ｉｒ膜の成膜温度が５５０℃で
は、成膜温度が４００℃の時の回折強度の４倍を超える
強度に達するのがわかる。
を超えたところでＰＺＴ（１１１）回折強度の増加が始
まり、成膜温度が５００℃を超えると、非常に顕著な回
折強度の増加が生じる。Ｉｒ膜の成膜温度が５５０℃で
は、成膜温度が４００℃の時の回折強度の４倍を超える
強度に達するのがわかる。
【００３１】強誘電体キャパシタの電気的特性を向上す
るためには、ＰＺＴ膜の（１１１）の結晶配向を実現す
る必要あることが知られている。図３及び図４に示した
実験結果より、４５０℃を超える成膜温度でＩｒ膜を成
膜し、さらに、少なくとも３００℃を超えＩｒ膜の上記
成膜温度を超えない成膜温度でＩｒＯｘ膜を成膜するこ
とにより、ＰＺＴ膜の（１１１）の結晶配向を強化する
ことができることがわかる。この点に注目して、本実施
の形態では、これまで膜厚の厚さが懸念されていたＰｔ
を下部電極として用いることなく、強誘電体キャパシタ
のデバイス設計を行う。
るためには、ＰＺＴ膜の（１１１）の結晶配向を実現す
る必要あることが知られている。図３及び図４に示した
実験結果より、４５０℃を超える成膜温度でＩｒ膜を成
膜し、さらに、少なくとも３００℃を超えＩｒ膜の上記
成膜温度を超えない成膜温度でＩｒＯｘ膜を成膜するこ
とにより、ＰＺＴ膜の（１１１）の結晶配向を強化する
ことができることがわかる。この点に注目して、本実施
の形態では、これまで膜厚の厚さが懸念されていたＰｔ
を下部電極として用いることなく、強誘電体キャパシタ
のデバイス設計を行う。
【００３２】図５及び図６は、本実施の形態によるFeRA
Mの製造プロセスを説明する図である。
Mの製造プロセスを説明する図である。
【００３３】図５（Ａ）は、通常のＣＭＯＳトランジス
タの形成工程、ＣＶＤ法によりＳｉＯＮ膜４５及びＳｉ
Ｏ２膜４６等の層間膜を順に設ける工程、Ｗプラグ４７
Ａ〜４７Ｅを設ける工程、及び酸化防止膜４８及びＳｉ
Ｏ２膜４９を順に設ける工程が終了した状態を示してお
り、いわば、本実施の形態による製造プロセスの前提と
なる構造を示している。
タの形成工程、ＣＶＤ法によりＳｉＯＮ膜４５及びＳｉ
Ｏ２膜４６等の層間膜を順に設ける工程、Ｗプラグ４７
Ａ〜４７Ｅを設ける工程、及び酸化防止膜４８及びＳｉ
Ｏ２膜４９を順に設ける工程が終了した状態を示してお
り、いわば、本実施の形態による製造プロセスの前提と
なる構造を示している。
【００３４】はじめに、ＣＭＯＳ工程に関して簡単に説
明する。ｐ型又はｎ型のＳｉ基板４１上にはｐ型ウェル
４１Ａ及びｎ型ウェル４１Ｂが形成されている。さら
に、Ｓｉ基板４１は、各ウェル４１Ａ及び４１Ｂの活性
領域を画定するフィールド酸化膜４２により覆われてい
る。ｐ型ウェル４１Ａ及びｎ型ウェル４１Ｂの各活性領
域上にはゲート酸化膜４３が形成されている。ｐ型ウェ
ル４１Ａにおいてゲート酸化膜４３上にはｐ型ポリシリ
コンゲート電極４４Ａが形成されており、ｎ型ウェル４
１Ｂにおいてゲート酸化膜４３上にはｎ型ポリシリコン
ゲート電極４４Ｂが形成されている。ポリシリコンゲー
ト電極４４Ａ又は４４Ｂと同様に、フィールド酸化膜４
２上にはポリシリコン配線パターン４４Ｃ，４４Ｄが延
在している。また、ｐ型ウェル４１Ａの活性領域中には
ｎ型の不純物をイオン注入することにより、ｎ型拡散領
域４１ａ，４１ｂが形成されており、ｎ型ウェル４１Ｂ
の活性領域中にはｐ型拡散領域４１ｃ，４１ｄが形成さ
れている。
明する。ｐ型又はｎ型のＳｉ基板４１上にはｐ型ウェル
４１Ａ及びｎ型ウェル４１Ｂが形成されている。さら
に、Ｓｉ基板４１は、各ウェル４１Ａ及び４１Ｂの活性
領域を画定するフィールド酸化膜４２により覆われてい
る。ｐ型ウェル４１Ａ及びｎ型ウェル４１Ｂの各活性領
域上にはゲート酸化膜４３が形成されている。ｐ型ウェ
ル４１Ａにおいてゲート酸化膜４３上にはｐ型ポリシリ
コンゲート電極４４Ａが形成されており、ｎ型ウェル４
１Ｂにおいてゲート酸化膜４３上にはｎ型ポリシリコン
ゲート電極４４Ｂが形成されている。ポリシリコンゲー
ト電極４４Ａ又は４４Ｂと同様に、フィールド酸化膜４
２上にはポリシリコン配線パターン４４Ｃ，４４Ｄが延
在している。また、ｐ型ウェル４１Ａの活性領域中には
ｎ型の不純物をイオン注入することにより、ｎ型拡散領
域４１ａ，４１ｂが形成されており、ｎ型ウェル４１Ｂ
の活性領域中にはｐ型拡散領域４１ｃ，４１ｄが形成さ
れている。
【００３５】つぎに、ＳｉＯＮ膜４５及びＳｉＯ２膜４
６を順に設ける工程に関して説明する。上記ＣＭＯＳ工
程後の構造上に、ＣＶＤ法によりＳｉＯＮ膜４５を堆積
し、さらにその上にＣＶＤ法によりＳｉＯ２膜４６を堆
積する。ここで、ＣＭＰ法により、ＳｉＯＮ膜４５をス
トッパとしてＳｉＯ２膜４６を研磨して平坦化する。次
いで、平坦化されたＳｉＯ２膜４６中に、コンタクトホ
ール（図示せず）をそれぞれ拡散領域４１ａ，４１ｂ，
４１ｃ及び４１ｄが露出されるように形成する。
６を順に設ける工程に関して説明する。上記ＣＭＯＳ工
程後の構造上に、ＣＶＤ法によりＳｉＯＮ膜４５を堆積
し、さらにその上にＣＶＤ法によりＳｉＯ２膜４６を堆
積する。ここで、ＣＭＰ法により、ＳｉＯＮ膜４５をス
トッパとしてＳｉＯ２膜４６を研磨して平坦化する。次
いで、平坦化されたＳｉＯ２膜４６中に、コンタクトホ
ール（図示せず）をそれぞれ拡散領域４１ａ，４１ｂ，
４１ｃ及び４１ｄが露出されるように形成する。
【００３６】つぎに、上記工程後の構造上に、上記コン
タクトホールを埋めるようにＷ層（図示せず）を堆積
し、さらに、ＳｉＯ２膜４６をストッパとしてＣＭＰ法
により該Ｗ層を研磨して平坦化する。これにより、各コ
ンタクトホールにそれぞれ対応してＷプラグ４７Ａ〜４
７Ｅが形成される。つぎに、上記工程後の構造上に、Ｓ
ｉＯＮからなる酸化防止膜４８及びＳｉＯ２膜４９（図
２のＣＶＤ酸化膜１４に対応）を形成し、さらにＮ２雰
囲気中で熱処理を行い、脱ガスを十分に行う。
タクトホールを埋めるようにＷ層（図示せず）を堆積
し、さらに、ＳｉＯ２膜４６をストッパとしてＣＭＰ法
により該Ｗ層を研磨して平坦化する。これにより、各コ
ンタクトホールにそれぞれ対応してＷプラグ４７Ａ〜４
７Ｅが形成される。つぎに、上記工程後の構造上に、Ｓ
ｉＯＮからなる酸化防止膜４８及びＳｉＯ２膜４９（図
２のＣＶＤ酸化膜１４に対応）を形成し、さらにＮ２雰
囲気中で熱処理を行い、脱ガスを十分に行う。
【００３７】図５（Ｂ）以降では、強誘電体キャパシタ
の部分の製造プロセスについて説明する。はじめに、図
５（Ｂ）の工程では、図５（Ａ）の構造におけるＣＶＤ
酸化膜１４の上に下部電極の一部を構成するＩｒ膜２１
を堆積する。本実施の形態では、ＤＣマグネトロンスパ
ッタリング法により成膜する。成膜条件として、成膜温
度５００℃以上が好ましく（図３参照）、膜厚約２００
ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ流量＝
１００ｓｃｃｍである。また、注目すべき点は、スパッ
タリングのレートを落とすことにより、Ｉｒの結晶配向
を強くすることができる点である。ここでは、成膜レー
トを２００ｎｍ／１４４ｓｅｃ（約１．３９ｎｍ／ｓｅ
ｃ）に設定している。
の部分の製造プロセスについて説明する。はじめに、図
５（Ｂ）の工程では、図５（Ａ）の構造におけるＣＶＤ
酸化膜１４の上に下部電極の一部を構成するＩｒ膜２１
を堆積する。本実施の形態では、ＤＣマグネトロンスパ
ッタリング法により成膜する。成膜条件として、成膜温
度５００℃以上が好ましく（図３参照）、膜厚約２００
ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ流量＝
１００ｓｃｃｍである。また、注目すべき点は、スパッ
タリングのレートを落とすことにより、Ｉｒの結晶配向
を強くすることができる点である。ここでは、成膜レー
トを２００ｎｍ／１４４ｓｅｃ（約１．３９ｎｍ／ｓｅ
ｃ）に設定している。
【００３８】また、Ｉｒ膜２１は、Ｗプラグ４７Ａ等を
酸化させないための酸化防止膜として用いるため、膜厚
は１５０ｎｍ以上としている。Ｉｒ膜２１の膜厚が厚く
なるほどより高温の酸素アニーリング（ＦｅＲＡＭの形
成過程で必要な各種アニール）に対してＷプラグの酸化
を防止することができる。
酸化させないための酸化防止膜として用いるため、膜厚
は１５０ｎｍ以上としている。Ｉｒ膜２１の膜厚が厚く
なるほどより高温の酸素アニーリング（ＦｅＲＡＭの形
成過程で必要な各種アニール）に対してＷプラグの酸化
を防止することができる。
【００３９】つぎに、図５（Ｃ）の工程では、図５
（Ｂ）の構造におけるＩｒ膜２１の上にＩｒＯｘ膜２２
を堆積する。本実施の形態では、ＤＣマグネトロンスパ
ッタリング法による反応性スパッタリングにより成膜す
る。成膜条件として、成膜温度４００℃以上が好ましく
（図４参照）、膜厚約５０ｎｍ、スパッタリングパワー
１．０ｋＷ及びＡｒ／Ｏ２流量＝２５ｓｃｃｍ／２５ｓ
ｃｃｍである。
（Ｂ）の構造におけるＩｒ膜２１の上にＩｒＯｘ膜２２
を堆積する。本実施の形態では、ＤＣマグネトロンスパ
ッタリング法による反応性スパッタリングにより成膜す
る。成膜条件として、成膜温度４００℃以上が好ましく
（図４参照）、膜厚約５０ｎｍ、スパッタリングパワー
１．０ｋＷ及びＡｒ／Ｏ２流量＝２５ｓｃｃｍ／２５ｓ
ｃｃｍである。
【００４０】次いで、上記反応性スパッタリングによる
ＩｒＯｘ膜２２の成膜の後、酸素雰囲気中でのアニーリ
ングを行う。アニーリング条件は４００℃及び３０分で
あり、温度に関しては上記成膜温度又はそれ以上である
ことが必要である。なお、ここでは、ＩｒＯｘ膜２２の
結晶性制御だけでなく、下部電極を構成する多層膜の応
力制御を行う。
ＩｒＯｘ膜２２の成膜の後、酸素雰囲気中でのアニーリ
ングを行う。アニーリング条件は４００℃及び３０分で
あり、温度に関しては上記成膜温度又はそれ以上である
ことが必要である。なお、ここでは、ＩｒＯｘ膜２２の
結晶性制御だけでなく、下部電極を構成する多層膜の応
力制御を行う。
【００４１】つぎに、図５（Ｄ）の工程では、図５
（Ｂ）の構造におけるＩｒＯｘ膜２２の上に第１ＰＺＴ
膜２３を成膜する。本実施の形態では、ＲＦスパッタリ
ング法により成膜する。成膜条件は、室温成膜、膜厚約
１０ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ流
量＝３５ｓｃｃｍである。
（Ｂ）の構造におけるＩｒＯｘ膜２２の上に第１ＰＺＴ
膜２３を成膜する。本実施の形態では、ＲＦスパッタリ
ング法により成膜する。成膜条件は、室温成膜、膜厚約
１０ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ流
量＝３５ｓｃｃｍである。
【００４２】次いで、上記ＲＦスパッタリングによる第
１ＰＺＴ膜２３の成膜の後、酸素雰囲気中での結晶化ア
ニーリングを行う。アニーリング条件は５５０℃及び３
０分であり、温度に関しては成膜温度又はそれ以上であ
ることが必要である。
１ＰＺＴ膜２３の成膜の後、酸素雰囲気中での結晶化ア
ニーリングを行う。アニーリング条件は５５０℃及び３
０分であり、温度に関しては成膜温度又はそれ以上であ
ることが必要である。
【００４３】つぎに、図６（Ｅ）の工程では、図５
（Ｄ）の構造における第１ＰＺＴ膜２３の上に第２ＰＺ
Ｔ膜２４を成膜する。本実施の形態では、ＲＦスパッタ
リング法により成膜する。成膜条件は、室温成膜、膜厚
約９０ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ
流量＝３５ｓｃｃｍである。
（Ｄ）の構造における第１ＰＺＴ膜２３の上に第２ＰＺ
Ｔ膜２４を成膜する。本実施の形態では、ＲＦスパッタ
リング法により成膜する。成膜条件は、室温成膜、膜厚
約９０ｎｍ、スパッタリングパワー１．０ｋＷ及びＡｒ
流量＝３５ｓｃｃｍである。
【００４４】次いで、上記ＲＦスパッタリングによる第
２ＰＺＴ膜２４の成膜の後、酸素雰囲気中でのＲＴＡ
（急速熱処理）により結晶化アニーリングを行う。アニ
ーリング条件に関して、はじめに６００℃、９０秒、昇
温レート１００℃／ｓｅｃ、酸素濃度２．５％の雰囲気
でアニーリングする。次いで、７５０℃、６０秒、昇温
レート１００℃／ｓｅｃ、酸素濃度１００％の雰囲気で
アニーリングする。
２ＰＺＴ膜２４の成膜の後、酸素雰囲気中でのＲＴＡ
（急速熱処理）により結晶化アニーリングを行う。アニ
ーリング条件に関して、はじめに６００℃、９０秒、昇
温レート１００℃／ｓｅｃ、酸素濃度２．５％の雰囲気
でアニーリングする。次いで、７５０℃、６０秒、昇温
レート１００℃／ｓｅｃ、酸素濃度１００％の雰囲気で
アニーリングする。
【００４５】つぎに、図６（Ｆ）の工程では、図６
（Ｅ）の構造における第２ＰＺＴ膜２４の成膜の後、た
とえばＰｔ膜等を上部電極２５として成膜する。次い
で、図６（Ｇ）の工程では、図６（Ｆ）に示すキャパシ
タを加工する。本実施の形態では、一括エッチングによ
り加工する。これにより、下部電極を構成するＩｒパタ
ーン２１Ａ及びＩｒＯｘパターン２２Ａ、第１ＰＺＴパ
ターン２３Ａ、第２ＰＺＴパターン２４Ａ及び上部電極
パターン２５Ａにより構成される強誘電体キャパシタが
形成される。
（Ｅ）の構造における第２ＰＺＴ膜２４の成膜の後、た
とえばＰｔ膜等を上部電極２５として成膜する。次い
で、図６（Ｇ）の工程では、図６（Ｆ）に示すキャパシ
タを加工する。本実施の形態では、一括エッチングによ
り加工する。これにより、下部電極を構成するＩｒパタ
ーン２１Ａ及びＩｒＯｘパターン２２Ａ、第１ＰＺＴパ
ターン２３Ａ、第２ＰＺＴパターン２４Ａ及び上部電極
パターン２５Ａにより構成される強誘電体キャパシタが
形成される。
【００４６】図７は、本実施の形態によるFeRAMにおけ
る強誘電体キャパシタを含めた幾つかの実施の形態によ
る強誘電体キャパシタの回折パターンを示す図である。
る強誘電体キャパシタを含めた幾つかの実施の形態によ
る強誘電体キャパシタの回折パターンを示す図である。
【００４７】図７（Ａ）は、本実施の形態による特性に
対応しており、Ｉｒ膜を５００℃及びＩｒＯｘ膜を４０
０℃の成膜温度でそれぞれ成膜した場合のＰＺＴ膜のＸ
線回折パターンを示している。ここでは、他の格子面
（１００）、（１０１）又は（１１０）等に比べて（１
１１）の回折強度が高いことが示されている。この時、
Ｉｒ膜の結晶配向は主として（１１１）面となり、Ｉｒ
Ｏｘ膜の結晶配向は主として（２００）面となる。
対応しており、Ｉｒ膜を５００℃及びＩｒＯｘ膜を４０
０℃の成膜温度でそれぞれ成膜した場合のＰＺＴ膜のＸ
線回折パターンを示している。ここでは、他の格子面
（１００）、（１０１）又は（１１０）等に比べて（１
１１）の回折強度が高いことが示されている。この時、
Ｉｒ膜の結晶配向は主として（１１１）面となり、Ｉｒ
Ｏｘ膜の結晶配向は主として（２００）面となる。
【００４８】図７（Ｂ）は、Ｉｒ膜を５５０℃及びＩｒ
Ｏｘ膜を４００℃の成膜温度でそれぞれ成膜した場合の
ＰＺＴ膜のＸ線回折特性を示している。図７（Ａ）と比
較して、ＩｒＯｘ膜の成膜温度を固定して、Ｉｒ膜の成
膜温度を５０℃だけ上げることにより、（１１１）の回
折強度がより高くなることが示されている。
Ｏｘ膜を４００℃の成膜温度でそれぞれ成膜した場合の
ＰＺＴ膜のＸ線回折特性を示している。図７（Ａ）と比
較して、ＩｒＯｘ膜の成膜温度を固定して、Ｉｒ膜の成
膜温度を５０℃だけ上げることにより、（１１１）の回
折強度がより高くなることが示されている。
【００４９】図７（Ｃ）は、Ｉｒ膜を５５０℃及びＩｒ
Ｏｘ膜を３００℃の成膜温度でそれぞれ成膜した場合の
ＰＺＴ膜のＸ線回折パターンを示している。図７（Ａ）
と比較して、ＩｒＯｘ膜の成膜温度を１００℃だけ低く
して、Ｉｒ膜の成膜温度を固定することにより、（１１
１）の回折強度がほとんどみられなくなっている。これ
は上述したように、Ｉｒ膜の上に形成するＩｒＯｘ膜の
成膜温度がＰＺＴ膜の（１１１）の回折強度を向上する
に必要な温度に達していないためである（図４参照）。
この場合、ＰＺＴ膜の結晶は＜１１１＞方向ではなく主
として＜１００＞又は＜００１＞方向に配向している。
Ｏｘ膜を３００℃の成膜温度でそれぞれ成膜した場合の
ＰＺＴ膜のＸ線回折パターンを示している。図７（Ａ）
と比較して、ＩｒＯｘ膜の成膜温度を１００℃だけ低く
して、Ｉｒ膜の成膜温度を固定することにより、（１１
１）の回折強度がほとんどみられなくなっている。これ
は上述したように、Ｉｒ膜の上に形成するＩｒＯｘ膜の
成膜温度がＰＺＴ膜の（１１１）の回折強度を向上する
に必要な温度に達していないためである（図４参照）。
この場合、ＰＺＴ膜の結晶は＜１１１＞方向ではなく主
として＜１００＞又は＜００１＞方向に配向している。
【００５０】図８は、本実施の形態によるFeRAMを構成
するＩｒ膜及びＩｒＯｘ膜の成膜温度Ｔと格子面間隔ｄ
との関係を説明する図である。
するＩｒ膜及びＩｒＯｘ膜の成膜温度Ｔと格子面間隔ｄ
との関係を説明する図である。
【００５１】図８を参照すると、Ｉｒ膜の（１１１）面
では、成膜温度５００℃以上で格子面間隔ｄは２．２２
オングストローム以下であるのがわかる。また、ＩｒＯ
ｘ膜の（２００）面では、成膜温度４００℃以上で格子
面間隔ｄは２．２２オングストローム以下であることが
わかる。
では、成膜温度５００℃以上で格子面間隔ｄは２．２２
オングストローム以下であるのがわかる。また、ＩｒＯ
ｘ膜の（２００）面では、成膜温度４００℃以上で格子
面間隔ｄは２．２２オングストローム以下であることが
わかる。
【００５２】以上のように、本実施の形態によるFeRAM
では、下部電極をＩｒ膜２１とＩｒＯｘ膜２２とにより
形成する。また、本実施の形態では、強誘電体膜１６を
膜厚が異なる第１ＰＺＴ層２３及び第２ＰＺＴ層２４と
して２段階に分けて形成している。ＰＺＴ膜の成膜を２
回に分けて行うことにより、第１ＰＺＴ膜２３におい
て、下部電極を形成する金属がＰＺＴ中に拡散するのを
抑制することができる。また、第１ＰＺＴ膜２３をシー
ド層として第２ＰＺＴ膜２４を成長させることにより、
１００ｎｍという薄い膜厚のＰＺＴでもリーク電流を低
く抑えることができる。
では、下部電極をＩｒ膜２１とＩｒＯｘ膜２２とにより
形成する。また、本実施の形態では、強誘電体膜１６を
膜厚が異なる第１ＰＺＴ層２３及び第２ＰＺＴ層２４と
して２段階に分けて形成している。ＰＺＴ膜の成膜を２
回に分けて行うことにより、第１ＰＺＴ膜２３におい
て、下部電極を形成する金属がＰＺＴ中に拡散するのを
抑制することができる。また、第１ＰＺＴ膜２３をシー
ド層として第２ＰＺＴ膜２４を成長させることにより、
１００ｎｍという薄い膜厚のＰＺＴでもリーク電流を低
く抑えることができる。
【００５３】以上、本発明の実施の形態を説明してきた
が、本発明は上記実施の形態に限定されるものではな
く、デバイスサイズ等の構造上の変更及び／又は製造プ
ロセスにおける設定パラメータ等の方法上の変更等があ
ってもよい。以下、これらの点について説明する。
が、本発明は上記実施の形態に限定されるものではな
く、デバイスサイズ等の構造上の変更及び／又は製造プ
ロセスにおける設定パラメータ等の方法上の変更等があ
ってもよい。以下、これらの点について説明する。
【００５４】たとえば、上記実施の形態では、下部電極
とＰＺＴ膜とのいわゆる下側界面の結晶配向及び微細化
に注目している。このため、上部電極の物質は本発明を
限定するものではない。
とＰＺＴ膜とのいわゆる下側界面の結晶配向及び微細化
に注目している。このため、上部電極の物質は本発明を
限定するものではない。
【００５５】また、上記実施の形態では、ＰＺＴ膜をス
パッタリング法により成膜する場合を示しているが、ゾ
ル・ゲル法あるいはＣＶＤ法により成膜することも可能
である。また、ＰＺＴはキャパシタの特性に応じて様々
な不純物（Ｃａ，Ｓｒ，Ｌａ等）をドープすることも可
能である。
パッタリング法により成膜する場合を示しているが、ゾ
ル・ゲル法あるいはＣＶＤ法により成膜することも可能
である。また、ＰＺＴはキャパシタの特性に応じて様々
な不純物（Ｃａ，Ｓｒ，Ｌａ等）をドープすることも可
能である。
【００５６】
【発明の効果】本発明によれば、ＰＺＴの結晶性を向上
すると共に、下部電極としてその膜厚が懸念されていた
Ｐｔを用いないデバイス設計を実現することができる。
これにより、強誘電体キャパシタの微細化にも寄与する
ことができる。
すると共に、下部電極としてその膜厚が懸念されていた
Ｐｔを用いないデバイス設計を実現することができる。
これにより、強誘電体キャパシタの微細化にも寄与する
ことができる。
【図１】従来の強誘電体キャパシタの構造を示す図であ
る。
る。
【図２】本発明の実施の形態によるFeRAMのデバイス構
造を説明する断面図である。
造を説明する断面図である。
【図３】本発明の実施の形態によるFeRAMの下部電極の
一部を構成するＩｒ膜の成膜温度−Ｉｒ膜の（１１１）
回折強度を説明する図である。
一部を構成するＩｒ膜の成膜温度−Ｉｒ膜の（１１１）
回折強度を説明する図である。
【図４】本発明の実施の形態によるFeRAMの下部電極の
一部を構成するＩｒ膜の成膜温度−ＰＺＴ膜の（１１
１）回折強度を説明する図である。
一部を構成するＩｒ膜の成膜温度−ＰＺＴ膜の（１１
１）回折強度を説明する図である。
【図５】本発明の実施の形態によるFeRAMの製造プロセ
ス（その１）を説明する図である。
ス（その１）を説明する図である。
【図６】本発明の実施の形態によるFeRAMの製造プロセ
ス（その２）を説明する図である。
ス（その２）を説明する図である。
【図７】本発明の実施の形態によるFeRAMにおける強誘
電体キャパシタを含めた各種キャパシタの回折特性を説
明する図である。
電体キャパシタを含めた各種キャパシタの回折特性を説
明する図である。
【図８】本発明の実施の形態によるFeRAMを構成するＩ
ｒ膜及びＩｒＯｘ膜の成膜温度Ｔ−格子面間隔ｄの関係
を説明する図である。
ｒ膜及びＩｒＯｘ膜の成膜温度Ｔ−格子面間隔ｄの関係
を説明する図である。
１１ シリコン基板
１１Ａ ｐ型ウェル
１１Ｂ，１１Ｃ ｎ＋型の拡散領域
１２ ＳＴＩ構造
１３ ゲート電極
１４ ＣＶＤ酸化膜
１４Ａ 平坦化絶縁膜
１５ 下部電極
１６ 強誘電体膜
１７ 上部電極
１８ 層間絶縁膜
１８Ａ，１８Ｃ コンタクトホール
１９Ｂ ビット配線パターン
２０，２１ ビアプラグ
２１ Ｉｒ膜
２１Ａ Ｉｒパターン
２２ ＩｒＯｘ膜
２２Ａ ＩｒＯｘパターン
２３ 第１ＰＺＴ膜
２３Ａ 第１ＰＺＴパターン
２４ 第２ＰＺＴ膜
２４Ａ 第２ＰＺＴパターン
２５ 上部電極
２５Ａ 上部電極パターン
４１ Ｓｉ基板
４１Ａ ｐ型ウェル
４１Ｂ ｎ型ウェル４１ａ，４１ｂ ｎ型拡散領域
４１ｃ，４１ｄ ｐ型拡散領域
４２ フィールド酸化膜
４３ ゲート酸化膜
４４Ａ ｐ型ポリシリコンゲート電極
４４Ｂ ｎ型ポリシリコンゲート電極
４４Ｃ，４４Ｄ ポリシリコン配線パターン
４５ ＳｉＯＮ膜
４６ ＳｉＯ２膜
４７Ａ〜４７Ｅ Ｗプラグ
４８ 酸化防止膜
４９ ＳｉＯ２膜
Claims (5)
- 【請求項１】 強誘電体キャパシタを有する半導体装置
であって、 前記強誘電体キャパシタの下部電極層の一部を構成する
イリジウム層と、前記イリジウム層の上に設けられた酸
化イリジウム層とを備え、 さらに、前記酸化イリジウム層の上に設けられたチタン
酸ジルコル酸鉛層と、 前記チタン酸ジルコル酸鉛層の上に設けられた上部電極
層と、を備え、 前記チタン酸ジルコル酸鉛層は主として＜１１１＞方向
に配向する、ことを特徴とする半導体装置。 - 【請求項２】 前記イリジウム層の（１１１）格子面間
隔は２．２２オングストローム以下である、請求項１記
載の半導体装置。 - 【請求項３】 前記酸化イリジウム層の（２００）格子
面間隔は２．２２オングストローム以下である、請求項
１記載の半導体装置。 - 【請求項４】 強誘電体キャパシタを有する半導体装置
の製造方法であって、 前記強誘電体キャパシタの下部電極の一部を構成するイ
リジウム層を４５０℃を超える温度で堆積する工程と、 前記イリジウム層の上に３００℃を超え、該層の堆積温
度以下の温度で酸化イリジウム層を堆積する工程と、 前記堆積された酸化イリジウム層を該層の堆積温度以上
の温度で加熱する工程と、 前記加熱された酸化イリジウム層の上にチタン酸ジルコ
ル酸鉛（ＰＺＴ）層を堆積して加熱する工程と、を備え
る半導体装置の製造方法。 - 【請求項５】 前記ＰＺＴ層を堆積して加熱する工程
は、第１ＰＺＴ層をスパッタリングにより成膜して結晶
化アニーリングする工程と、 前記第１ＰＺＴ層の上に、該第１ＰＺＴ層よりも膜厚が
厚い第２ＰＺＴ層をスパッタリングにより成膜して結晶
化アニーリングする工程と、 を含む、請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252974A JP2003068991A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252974A JP2003068991A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068991A true JP2003068991A (ja) | 2003-03-07 |
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ID=19081367
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252974A Withdrawn JP2003068991A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003068991A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109804A1 (ja) * | 2003-06-06 | 2004-12-16 | Fujitsu Limited | 半導体装置の製造方法 |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2006024748A (ja) * | 2004-07-08 | 2006-01-26 | Fujitsu Ltd | 強誘電体キャパシタをもつ半導体装置及びその製造方法 |
| JP2006086327A (ja) * | 2004-09-16 | 2006-03-30 | Ulvac Japan Ltd | キャパシタ誘電体膜の形成方法 |
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