JP2003068975A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、主面上にＬＳＩが
それぞれ形成された第１のＬＳＩチップと第２のＬＳＩ
チップとが、互いに主面を対向させて接合された実装体
を有する半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a first LSI chip and a second LSI each having an LSI formed on a main surface thereof.
The present invention relates to a semiconductor device having a mounting body in which a chip and a main surface thereof are bonded to each other so as to face each other and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体集積回路装置の低コスト化および
小型化を図るため、２つのＬＳＩチップがフェイスダウ
ンボンディング方式により互いに接合されて実装体を形
成したＣＯＣ（Chip On Chip）型の半導体装置が提案さ
れている。各ＬＳＩチップには、例えば異なる機能を持
つＬＳＩまたは異なるプロセスにより形成されたＬＳＩ
が形成されている。そのような半導体装置の例につい
て、図８を参照して説明する。2. Description of the Related Art In order to reduce the cost and size of a semiconductor integrated circuit device, a COC (Chip On Chip) type semiconductor device in which two LSI chips are bonded to each other by a face-down bonding method to form a package is known. Proposed. Each LSI chip has, for example, an LSI having a different function or an LSI formed by a different process.
Are formed. An example of such a semiconductor device will be described with reference to FIG.
【０００３】図８に示す半導体装置には、第１のＬＳＩ
チップ１０１と第２のＬＳＩチップ１０４が実装されて
いる。第１のＬＳＩチップ１０１におけるＬＳＩ（図示
せず）が形成された主面上には、内部電極１０２および
外部電極１０３が形成されている。第２のＬＳＩチップ
１０４におけるＬＳＩ（図示せず）が形成された主面上
には、バンプ１０５が形成されている。第１のＬＳＩチ
ップ１０１と第２のＬＳＩチップ１０４とは、内部電極
１０２とバンプ１０５とが接続された状態で、フェイス
ダウンボンディング方式により接合されている。第１の
ＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間
には、絶縁性樹脂１０６が充填されている。第１のＬＳ
Ｉチップ１０１は、リードフレームのダイパッド１０７
にハンダにより固定されている。第１のＬＳＩチップ１
０１の外部電極１０３とリードフレームのインナーリー
ド１０８とは、金属細線からなるボンディングワイヤ１
０９により電気的に接続されている。第１のＬＳＩチッ
プ１０１、第２のＬＳＩチップ１０４、ダイパッド１０
７、インナーリード１０８およびボンディングワイヤ１
０９は、封止樹脂１１０により封止されている。The semiconductor device shown in FIG. 8 includes a first LSI
A chip 101 and a second LSI chip 104 are mounted. Internal electrodes 102 and external electrodes 103 are formed on the main surface of the first LSI chip 101 on which the LSI (not shown) is formed. Bumps 105 are formed on the main surface of the second LSI chip 104 on which the LSI (not shown) is formed. The first LSI chip 101 and the second LSI chip 104 are joined by a face-down bonding method with the internal electrodes 102 and the bumps 105 connected to each other. An insulating resin 106 is filled between the first LSI chip 101 and the second LSI chip 104. First LS
The I chip 101 is a die pad 107 of the lead frame.
It is fixed with solder. First LSI chip 1
The outer electrode 103 of No. 01 and the inner lead 108 of the lead frame are the bonding wires 1 made of thin metal wires.
It is electrically connected by 09. First LSI chip 101, second LSI chip 104, die pad 10
7, inner lead 108 and bonding wire 1
09 is sealed with a sealing resin 110.
【０００４】上記の半導体装置は、以下のようにして製
造される。まず、周縁部に外部電極１０３が形成された
第１のＬＳＩチップ１０１上の中央部に、絶縁性樹脂１
０６を塗布する。次に、第２のＬＳＩチップ１０４を第
１のＬＳＩチップ１０１に押圧して、内部電極１０２と
バンプ１０５とを接続した状態で、第１のＬＳＩチップ
１０１と第２のＬＳＩチップ１０４とを接合する。The above semiconductor device is manufactured as follows. First, the insulating resin 1 is formed on the central portion of the first LSI chip 101 having the external electrode 103 formed on the peripheral portion.
Apply 06. Next, the second LSI chip 104 is pressed against the first LSI chip 101 to bond the first LSI chip 101 and the second LSI chip 104 with the internal electrodes 102 and the bumps 105 connected to each other. To do.
【０００５】次に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とを
ボンディングワイヤ１０９により接続する。次に、第１
のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダ
イパッド１０７、インナーリード１０８およびボンディ
ングワイヤ１０９を封止樹脂１１０で封止する。最後
に、封止樹脂１１０より突出したリードフレームのアウ
ターリード１１１を成形することにより、半導体装置を
完成する。Next, the external electrode 103 of the first LSI chip 101 and the inner lead 108 of the lead frame are connected by a bonding wire 109. Then the first
The LSI chip 101, the second LSI chip 104, the die pad 107, the inner leads 108, and the bonding wires 109 are sealed with the sealing resin 110. Finally, the outer leads 111 of the lead frame protruding from the sealing resin 110 are molded to complete the semiconductor device.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら上記の半
導体装置の構成において、第２のＬＳＩチップ１０４の
外形が大きくなり、下側に配置される第１のＬＳＩチッ
プ１０１の外形よりも大きくなった場合、リードフレー
ムに搭載して半導体装置を構成するには構造上の制約が
生じる。特に、第１のＬＳＩチップ１０１の外部電極１
０３とリードフレームのインナーリード１０８とをボン
ディングワイヤ１０９により接続することが困難とな
る。However, in the configuration of the above semiconductor device, when the outer shape of the second LSI chip 104 becomes larger and becomes larger than the outer shape of the first LSI chip 101 arranged on the lower side. However, there are structural restrictions in mounting a semiconductor device on a lead frame. In particular, the external electrode 1 of the first LSI chip 101
03 and the inner lead 108 of the lead frame are difficult to connect with the bonding wire 109.
【０００７】例えば上側の第２のＬＳＩチップ１０４と
してメモリーチップを用いた場合、将来のメモリーチッ
プの容量増加に伴い、チップ外形が増大する。一方、下
側の第１のＬＳＩチップ１０１としてロジックチップを
用いた場合、プロセスの微細化によりチップ外形が減少
する。従って、メモリーチップの外形がロジックチップ
の外形より大きくなってしまう。その場合、上記の問題
は、高密度半導体実装技術において重要な障害となる。For example, when a memory chip is used as the upper second LSI chip 104, the outer shape of the chip increases as the capacity of the memory chip increases in the future. On the other hand, when a logic chip is used as the lower first LSI chip 101, the chip outer shape is reduced due to the miniaturization of the process. Therefore, the outer shape of the memory chip becomes larger than the outer shape of the logic chip. In that case, the above problem becomes an important obstacle in high-density semiconductor packaging technology.
【０００８】これに対して、特開平１０−２５６４７２
号公報には、図９に示すような構造の半導体装置が開示
されている。第２のＬＳＩチップ１０４ａは、下側の第
１のＬＳＩチップ１０１ａと同一の外形を有する。両チ
ップは、互いに４５°回転させた状態に接合されてい
る。従って、ハッチングを施した両チップの角部１１
２、１１３が、重なることなく露出している。この角部
１１２、１１３に、それぞれ外部電極（図示せず）を設
けることにより、第２のＬＳＩチップ１０４の外形の増
大にかかわらず配線を可能としている。On the other hand, Japanese Patent Laid-Open No. 10-256472
The publication discloses a semiconductor device having a structure as shown in FIG. The second LSI chip 104a has the same outer shape as the lower first LSI chip 101a. Both chips are joined in a state of being rotated by 45 ° with respect to each other. Therefore, the corners 11 of both the hatched chips are
2, 113 are exposed without overlapping. By providing external electrodes (not shown) on the corners 112 and 113, wiring is possible regardless of the increase in the outer shape of the second LSI chip 104.
【０００９】しかしながら、このような角部１１２、１
１３を利用した配線では、使用可能な外部電極の数は極
めて限られ、満足できる電気的な接続を行うことが困難
である。チップ相互の回転により露出される面積は小さ
いためである。また、両チップ間に充填される絶縁性樹
脂が端部からはみ出して、いわゆるフィレットを形成す
ることを考慮すると、利用可能な露出面積のマージンは
更に小さくなる。However, such corners 112, 1
With the wiring using 13, the number of usable external electrodes is extremely limited, and it is difficult to achieve satisfactory electrical connection. This is because the area exposed by rotation of the chips is small. In addition, considering that the insulating resin filled between the chips protrudes from the end and forms a so-called fillet, the margin of the exposed area that can be used is further reduced.
【００１０】本発明は上記従来の課題を解決し、上側の
半導体チップの外形サイズが下側の半導体チップよりも
大きいＣＯＣ構造であっても、半導体チップとリードフ
レームとの間を効果的に接続可能な半導体装置、および
その製造方法を提供することを目的とする。The present invention solves the above conventional problems and effectively connects the semiconductor chip and the lead frame even if the upper semiconductor chip has a COC structure in which the outer size is larger than that of the lower semiconductor chip. An object of the present invention is to provide a possible semiconductor device and a manufacturing method thereof.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体装置は、
ダイパッド部と前記ダイパッド部の近傍に設けられたリ
ード部とを有するリードフレームと、第１の内部電極と
第１の外部電極とを表面に有し前記ダイパッド部上に搭
載された第１の半導体チップと、第２の内部電極と第２
の外部電極とを表面に有し、前記第１の半導体チップ上
に表面を対向させて接合され、前記第２の内部電極が前
記第１の内部電極とバンプにより接続された第２の半導
体チップと、前記リード部と前記第１及び前記第２の電
極とを各々接続した第１及び第２の金属細線と、前記リ
ード部、前記第１及び第２の半導体チップ、及び前記第
１及び第２の金属細線を封止した封止樹脂とを備える。
前記第１及び第２の半導体チップは各端縁が実質的に平
行な状態で相互にずらして重ね合わされて、前記第１及
び第２の半導体チップの端部の一部が他方の半導体チッ
プの端縁からはみ出して、そのはみ出した領域に前記第
１及び第２の外部電極が各々配置されている。The semiconductor device of the present invention comprises:
A first semiconductor mounted on the die pad portion, having a lead frame having a die pad portion and a lead portion provided in the vicinity of the die pad portion, a first internal electrode and a first external electrode on the surface. Chip, second internal electrode and second
A second semiconductor chip having an external electrode on its surface, joined to the first semiconductor chip with the surfaces facing each other, and the second internal electrode connected to the first internal electrode by a bump. A first and a second thin metal wire connecting the lead portion to the first and second electrodes, respectively, the lead portion, the first and second semiconductor chips, and the first and second 2 is a sealing resin that seals the thin metal wire.
The first and second semiconductor chips are overlapped with each other with their respective edges substantially parallel to each other, and a part of the ends of the first and second semiconductor chips are overlapped with each other. The first and second external electrodes are respectively arranged in the areas protruding from the edge and protruding.
【００１２】この構成によれば、各外部電極が重なり合
わずに露出するので、リードフレームのリード部と各外
部電極が、障害なく金属細線で接続される。なお、各端
縁が実質的に平行な状態とは、ＣＯＣ実装工程における
アライメント精度の範囲内で、各端縁が相互に角度を持
つ場合を含む。具体的には、±１度以下であれば、各端
縁が角度をなしていても実用上十分な効果が得られる。According to this structure, since the external electrodes are exposed without overlapping each other, the lead portion of the lead frame and the external electrodes are connected by the fine metal wires without any obstacle. Note that the state in which the respective edges are substantially parallel includes the case where the respective edges have an angle with each other within the range of alignment accuracy in the COC mounting process. Specifically, if it is ± 1 degree or less, a sufficient practical effect can be obtained even if each edge has an angle.
【００１３】また、前記第１の半導体チップの相対向す
る一対の端部が前記第２の半導体チップの端縁からはみ
出し、前記第２の半導体チップの相対向する一対の端部
が前記第１の半導体チップの端縁からはみ出している構
成とすることができる。この構成によれば、長方形のチ
ップが多いメモリー素子とシステムＬＳＩなどを、簡便
に積層できる。なお、メモリー素子は、２辺に電極パッ
ドを集めている構造を有するものが多いので、既存のメ
モリー素子を容易に使用できる。Further, a pair of opposite ends of the first semiconductor chip protrude from an edge of the second semiconductor chip, and a pair of opposite ends of the second semiconductor chip have the first end. The semiconductor chip may have a structure protruding from the edge of the semiconductor chip. According to this configuration, a memory element having many rectangular chips and a system LSI can be easily stacked. Since many memory elements have a structure in which electrode pads are gathered on two sides, existing memory elements can be easily used.
【００１４】あるいは、前記第１の半導体チップの一端
部が前記第２の半導体チップの端縁からはみ出し、前記
第２の半導体チップの３つの端部が前記第１の半導体チ
ップの端縁からはみ出している構成とすることができ
る。この構成によれば、第１の半導体チップと、第２の
半導体チップの電気的経路を最短にするために、部分的
にバンプを介して電気的に接続することが可能である。Alternatively, one end of the first semiconductor chip protrudes from the edge of the second semiconductor chip, and three ends of the second semiconductor chip protrude from the edge of the first semiconductor chip. Can be configured. With this configuration, it is possible to partially electrically connect the first semiconductor chip and the second semiconductor chip via the bumps in order to minimize the electrical path.
【００１５】あるいは、前記第１の半導体チップと前記
第２の半導体チップが、略対角線方向にずらして配置さ
れ、前記第１の半導体チップの臨接する２つの端部、及
び前記第２の半導体チップの臨接する２つの端部がはみ
出している構成とすることができる。この構成によれ
ば、正方形のチップを簡便に積層できる。Alternatively, the first semiconductor chip and the second semiconductor chip are arranged so as to be offset from each other in a substantially diagonal direction, the two end portions of the first semiconductor chip that are in contact with each other, and the second semiconductor chip. It is possible to adopt a configuration in which the two end portions of the contacting portion of are protruding. With this configuration, square chips can be easily stacked.
【００１６】上記構成において、前記第１の半導体チッ
プと前記第２の半導体チップの間隙に絶縁性の樹脂が充
填され、前記絶縁性の樹脂の端部が前記第１の半導体チ
ップまたは前記第２の半導体チップの端部から張り出し
てフィレットが形成され、前記第１及び第２の外部電極
は、前記フィレットの端部よりも外側に位置しているこ
とが好ましい。それにより、第１及び第２の外部電極の
面積を有効に使用することができる。In the above structure, an insulating resin is filled in a gap between the first semiconductor chip and the second semiconductor chip, and an end portion of the insulating resin is the first semiconductor chip or the second semiconductor chip. It is preferable that a fillet is formed so as to project from an end of the semiconductor chip, and the first and second external electrodes are located outside the end of the fillet. Thereby, the areas of the first and second external electrodes can be effectively used.
【００１７】そのためには、前記第１の半導体チップ／
前記第２の半導体チップがはみ出した部分における、前
記第１の半導体チップ／前記第２の半導体チップの厚み
と前記絶縁性の樹脂の厚みを加えた厚みをｔ、前記第２
の半導体チップ／前記第１の半導体チップの端縁から前
記第１の外部電極／第２の外部電極の内側端縁までの距
離をＬとするとき、ｔ＜Ｌの条件を満足する構成とすれ
ばよい。To this end, the first semiconductor chip /
The thickness of the first semiconductor chip / the second semiconductor chip and the thickness of the insulating resin in the protruding portion of the second semiconductor chip is t,
When the distance from the semiconductor chip / the edge of the first semiconductor chip to the inner edge of the first external electrode / the second external electrode is L, a configuration satisfying the condition of t <L may be satisfied. Good.
【００１８】実用上は、前記第１の半導体チップ／前記
第２の半導体チップの端縁から前記第２の半導体チップ
／前記第１の半導体チップの端部がはみ出した長さが、
０．３ｍｍ以上２．０ｍｍ以下であることが好ましい。Practically, the length of the edge of the second semiconductor chip / first semiconductor chip protruding from the edge of the first semiconductor chip / second semiconductor chip is:
It is preferably 0.3 mm or more and 2.0 mm or less.
【００１９】前記第１の半導体チップはロジックチップ
またはアナログチップであり、前記第２の半導体チップ
は前記第１の半導体チップより外形面積が大きいメモリ
ーチップである構成とすることができる。その場合に、
前記第２の半導体チップは、少なくとも１辺が前記第１
の半導体チップの辺より長い構成としてもよい。The first semiconductor chip may be a logic chip or an analog chip, and the second semiconductor chip may be a memory chip having an outer shape area larger than that of the first semiconductor chip. In that case,
At least one side of the second semiconductor chip has the first
The length may be longer than the side of the semiconductor chip.
【００２０】本発明の半導体装置の製造方法は、第１の
内部電極と第１の外部電極とを表面に有する第１の半導
体チップと、第２の内部電極と第２の外部電極とを表面
に有する第２の半導体チップとを、重ね合わせ接合して
半導体実装体を作成し、前記半導体実装体をリードフレ
ーム上に搭載して半導体装置を製造する方法である。こ
の製造方法は、前記第１及び第２の半導体チップを、互
いの表面を対向させて各端縁が実質的に平行な状態で相
互にずらして重ね合わせて、前記第１及び第２の半導体
チップの端部の一部が他方の半導体チップの端縁からは
み出し、そのはみ出した領域に前記第１及び第２の外部
電極が各々位置する状態として、前記第１の内部電極と
前記第２の内部電極とをバンプにより接続して前記半導
体実装体を形成する工程と、ダイパッド部と前記ダイパ
ッド部の近傍に設けられたリード部とを有する前記リー
ドフレームを用い、前記ダイパッド部の表面に、前記第
１の半導体チップを当接させて前記半導体実装体を搭載
し接着する工程と、前記第１及び第２の外部電極と前記
リード部とを、各々、第１及び第２の金属細線で接続す
る工程と、前記リードフレームのリード部の一部、前記
半導体実装体、第１の金属細線、及び第２の金属細線を
封止樹脂で封止する工程とを備える。According to the method of manufacturing a semiconductor device of the present invention, the first semiconductor chip having the first internal electrode and the first external electrode on the surface, the second internal electrode and the second external electrode on the surface are provided. And a second semiconductor chip having the above-mentioned structure are joined together to form a semiconductor mounting body, and the semiconductor mounting body is mounted on a lead frame to manufacture a semiconductor device. In this manufacturing method, the first and second semiconductor chips are stacked with the surfaces of the first and second semiconductor chips opposed to each other with their respective edges substantially parallel to each other, and the first and second semiconductor chips are stacked. In a state where a part of the end of the chip protrudes from the edge of the other semiconductor chip and the first and second external electrodes are located in the protruding regions, respectively, the first internal electrode and the second internal electrode Using the lead frame having a step of connecting the internal electrodes with bumps to form the semiconductor package, and a die pad portion and a lead portion provided in the vicinity of the die pad portion, on the surface of the die pad portion, A step of mounting and adhering the semiconductor mounting body by bringing a first semiconductor chip into contact with each other, and connecting the first and second external electrodes and the lead portion with first and second thin metal wires, respectively. And the step of Part of the lead portion of the over lead frame, comprising the semiconductor mounting body, a first thin metal wires, and a step for sealing with the sealing resin of the second fine metallic wire.
【００２１】この製造方法によれば、各半導体チップの
外部電極とリード部とを、金属細線で効率よく接続でき
る。According to this manufacturing method, the external electrode of each semiconductor chip and the lead portion can be efficiently connected by a thin metal wire.
【００２２】[0022]
【発明の実施の形態】（実施の形態１）実施の形態１に
おける半導体装置について、図面を参照して説明する。(First Embodiment) A semiconductor device according to the first embodiment will be described with reference to the drawings.
【００２３】まず本実施形態の半導体装置に組み込まれ
る半導体実装体について、図１を参照して説明する。図
１（ａ）は本実施形態の半導体実装体のチップ状態を示
す模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ
−Ａ１線に沿った断面図である。First, a semiconductor mounting body incorporated in the semiconductor device of this embodiment will be described with reference to FIG. FIG. 1A is a schematic plan view showing a chip state of the semiconductor mounting body of the present embodiment, and FIG. 1B is a view of A in FIG.
It is a sectional view taken along the line -A1.
【００２４】図１（ｂ）に示されるように、本実施形態
の半導体実装体は、第１の半導体チップ４と、第１の半
導体チップ４の表面に表面側が対向するように接合され
た第２の半導体チップ８とからなるＣＯＣ型の構造を有
する。第１の半導体チップ４は、表面に形成された第１
の内部電極１と、その第１の内部電極１上に形成された
第１のバンプ２と、周辺部に形成され第１の内部電極１
と接続された第１の外部電極３とを有する。第２の半導
体チップ８は、表面に形成された第２の内部電極６と、
その第２の内部電極６上に形成された第２のバンプ５
と、周辺部に形成され第２の内部電極６と接続された第
２の外部電極７とを有する。第１の半導体チップ４の第
１の内部電極１と、第２の半導体チップ８の第２の内部
電極６は、第１のバンプ２と第２のバンプ５の接合を介
して電気的に接続されている。第１の半導体チップ４と
第２の半導体チップ８との間隙にはアンダーフィル材と
して絶縁性の樹脂９が充填されている。As shown in FIG. 1B, in the semiconductor package of this embodiment, the first semiconductor chip 4 and the first semiconductor chip 4 are joined so that their front surfaces face each other. It has a COC type structure composed of two semiconductor chips 8. The first semiconductor chip 4 has the first semiconductor chip 4 formed on the surface.
Internal electrode 1, the first bump 2 formed on the first internal electrode 1, and the first internal electrode 1 formed on the peripheral portion.
And a first external electrode 3 connected to. The second semiconductor chip 8 has a second internal electrode 6 formed on the surface,
The second bump 5 formed on the second internal electrode 6
And a second external electrode 7 formed in the peripheral portion and connected to the second internal electrode 6. The first internal electrode 1 of the first semiconductor chip 4 and the second internal electrode 6 of the second semiconductor chip 8 are electrically connected via the bonding of the first bump 2 and the second bump 5. Has been done. The gap between the first semiconductor chip 4 and the second semiconductor chip 8 is filled with an insulating resin 9 as an underfill material.
【００２５】図１（ａ）に示されるように、この半導体
実装体のＣＯＣ構造は、第１の半導体チップ４の長辺に
対して、第２の半導体チップ８の長辺を直交させた状態
に形成されている。従って、第１の半導体チップ４の長
手方向の両端部が第２の半導体チップ８の側縁からはみ
出し、第２の半導体チップ８の長手方向の両端部が第１
の半導体チップ４の側縁からはみ出している。それによ
り、第１の半導体チップ４の第１の外部電極３と、第２
の半導体チップ８の第２の外部電極７とがそれぞれ露出
している。従って、半導体実装体をリードフレームに搭
載した際、第１の外部電極３及び第２の外部電極７とリ
ード部とが、金属細線で障害なく接続可能な状態になっ
ている。As shown in FIG. 1A, in the COC structure of this semiconductor package, the long side of the second semiconductor chip 8 is orthogonal to the long side of the first semiconductor chip 4. Is formed in. Therefore, both ends of the first semiconductor chip 4 in the longitudinal direction protrude from the side edges of the second semiconductor chip 8, and both ends of the second semiconductor chip 8 in the longitudinal direction are the first.
Of the semiconductor chip 4 protrudes from the side edge thereof. Thereby, the first external electrode 3 of the first semiconductor chip 4 and the second external electrode 3
And the second external electrodes 7 of the semiconductor chip 8 are exposed. Therefore, when the semiconductor mounting body is mounted on the lead frame, the first external electrode 3 and the second external electrode 7 and the lead portion are in a state in which they can be connected to each other by a fine metal wire without any obstacle.
【００２６】各半導体チップ４、８の端部をはみ出させ
る長さは、図１（ｂ）に示されるように、両チップ間に
充填された樹脂９が端部からはみ出して形成するフィレ
ットを考慮しなければならない。すなわち、第１の外部
電極３が、フィレットの端部９ａよりも外側に位置する
ようにはみ出し長さを設定することが必要である。第２
の外部電極７についても同様である。As shown in FIG. 1B, the length by which the end portions of the respective semiconductor chips 4 and 8 are protruded takes into consideration a fillet formed by the resin 9 filled between the two chips protruding from the end portions. Must. That is, it is necessary to set the protruding length so that the first external electrode 3 is located outside the end portion 9a of the fillet. Second
The same applies to the external electrode 7 of.
【００２７】図１（ｂ）には図示されていないが、通
常、フィレットの端部９ａが半導体チップ８の端縁から
張り出す長さは、半導体チップ８の厚みと樹脂９の厚み
を加えた厚みｔに相当する長さが上限であることが知ら
れている。従って、半導体チップ８の端縁から第１の外
部電極３の内側端縁までの距離をＬとするとき、ｔ＜Ｌ
の条件を満足すれば、第１の外部電極３を、確実にフィ
レットの端部９ａよりも外側に位置させることができ
る。Although not shown in FIG. 1B, normally, the length of the end 9a of the fillet protruding from the edge of the semiconductor chip 8 is the sum of the thickness of the semiconductor chip 8 and the thickness of the resin 9. It is known that the length corresponding to the thickness t is the upper limit. Therefore, when the distance from the edge of the semiconductor chip 8 to the inner edge of the first external electrode 3 is L, t <L
If the condition of is satisfied, the first external electrode 3 can be reliably positioned outside the end portion 9a of the fillet.
【００２８】具体的には、実用的に満足できる効果を得
るためには、張り出す長さを他方の半導体チップの縁か
ら０．３ｍｍ以上２．０ｍｍ以下とすることが好まし
い。すなわち、０．３ｍｍ以上であれば、はみ出した部
分に外部電極のパッドを露出させることが可能である。
また、２．０ｍｍを超えると、半導体装置内に半導体チ
ップを収納する効率が悪くなり、実用的でない。Specifically, in order to obtain a practically satisfactory effect, it is preferable that the protruding length is 0.3 mm or more and 2.0 mm or less from the edge of the other semiconductor chip. That is, if it is 0.3 mm or more, the pad of the external electrode can be exposed in the protruding portion.
Further, if it exceeds 2.0 mm, the efficiency of housing the semiconductor chip in the semiconductor device is deteriorated, which is not practical.
【００２９】第２の半導体チップ８の第２の外部電極７
は、第２の内部電極６からチップの周辺部に再配線で引
き回された外部入出力用の電極として、拡散工程レベル
で形成され、あるいは実装工程レベルで配線形成されて
もよい。具体的には、例えば、ポリイミド等の絶縁樹脂
膜の上に銅で配線を形成し、電極部はニッケル（Ｎｉ）
と金（Ａｕ）で形成する。Second external electrode 7 of second semiconductor chip 8
May be formed at the diffusion process level or as the wiring at the mounting process level as an external input / output electrode that is routed from the second internal electrode 6 to the peripheral portion of the chip by rewiring. Specifically, for example, wiring is formed of copper on an insulating resin film such as polyimide, and the electrode portion is nickel (Ni).
And gold (Au).
【００３０】また一例として、第１の半導体チップ４を
ロジックチップとし、第２の半導体チップ８は、第１の
半導体チップ４より外形面積の大きいメモリーチップと
することができる。第１の半導体チップ４には、ロジッ
ク回路の他にアナログ回路や小容量のメモリが形成され
ていてもよい。Further, as an example, the first semiconductor chip 4 can be a logic chip, and the second semiconductor chip 8 can be a memory chip having a larger outer area than the first semiconductor chip 4. In addition to the logic circuit, the first semiconductor chip 4 may be formed with an analog circuit or a small capacity memory.
【００３１】なお、図１（ｂ）には、第１のバンプ２よ
りも第２のバンプ５の方を大きく形成し、第１のバンプ
２の硬度を第２のバンプ５よりも高くして、第２のバン
プ５に第１のバンプ２が食い込んだ接続状態が示され
る。第２のバンプ５としては、錫（Ｓｎ）と銀（Ａｇ）
とによる２元系のはんだバンプを用いることができる。
詳細な例としては、錫（Ｓｎ）が９６．５［％］、銀
（Ａｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバン
プとする。また第１のバンプ２としては、例えばニッケ
ル（Ｎｉ）バンプを用いればよい。表面に微少の金（Ａ
ｕ）層が形成されたニッケルバンプが好ましい。第２の
バンプ５であるはんだバンプに対して、第１のバンプ２
であるニッケルバンプが食い込んで接合され、その接合
の界面には、ニッケルと錫との合金層が形成される。In FIG. 1B, the second bump 5 is formed larger than the first bump 2, and the hardness of the first bump 2 is set higher than that of the second bump 5. , The connection state in which the first bumps 2 bite into the second bumps 5 is shown. As the second bump 5, tin (Sn) and silver (Ag) are used.
Binary solder bumps according to can be used.
As a detailed example, a Sn-3.5Ag solder bump in which tin (Sn) is 96.5 [%] and silver (Ag) is 3.5 [%] is used. Further, as the first bump 2, for example, a nickel (Ni) bump may be used. A small amount of gold (A
A nickel bump on which the u) layer is formed is preferable. For the solder bumps that are the second bumps 5, the first bumps 2
And the nickel bumps are struck and bonded, and an alloy layer of nickel and tin is formed at the interface of the bonding.
【００３２】第１のバンプ２は、第２のバンプ５と同じ
錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプ
であってもよい。The first bump 2 may be a binary solder bump made of tin (Sn) and silver (Ag), which is the same as the second bump 5.
【００３３】次に、上述した半導体実装体をリードフレ
ームに搭載して半導体装置を構成した形態について説明
する。図２は、本実施形態の半導体装置を示す主要な断
面図である。Next, a mode in which a semiconductor device is constructed by mounting the above-mentioned semiconductor package on a lead frame will be described. FIG. 2 is a main cross-sectional view showing the semiconductor device of this embodiment.
【００３４】上述した半導体実装体が、リードフレーム
のダイパッド１０の表面上に、第１の半導体チップ４を
当接させて搭載されている。リードフレームのリード部
１１の表面と、第１の半導体チップ４の第１の外部電極
３とが第１の金属細線１２により接続され、リード部１
１の裏面と第２の半導体チップ８の第２の外部電極７と
が第２の金属細線１３により接続されている。上述のよ
うに、各半導体チップ４、８におけるはみ出した先端部
に第１の外部電極３、第２の外部電極７が露出している
ので、第１の金属細線１２、第２の金属細線１３による
接続が可能となっている。リード部１１、第１の半導体
チップ４、第２の半導体チップ８、第１の金属細線１
２、及び第２の金属細線１３は、封止樹脂１４により封
止されている。The above-mentioned semiconductor package is mounted on the surface of the die pad 10 of the lead frame with the first semiconductor chip 4 in contact therewith. The surface of the lead portion 11 of the lead frame and the first external electrode 3 of the first semiconductor chip 4 are connected by the first thin metal wire 12, and the lead portion 1
The back surface of 1 and the second external electrode 7 of the second semiconductor chip 8 are connected by the second thin metal wire 13. As described above, since the first external electrode 3 and the second external electrode 7 are exposed at the protruding tips of the semiconductor chips 4 and 8, the first thin metal wire 12 and the second thin metal wire 13 are exposed. It is possible to connect by. Lead portion 11, first semiconductor chip 4, second semiconductor chip 8, first thin metal wire 1
The second and second metal thin wires 13 are sealed with a sealing resin 14.
【００３５】以上のように、本実施形態の半導体装置
は、２つの機能チップを効率よく内蔵した小型パッケー
ジとして形成される。また、第２の半導体チップ８の第
２の外部電極７は、実装工程で再配線で引き回されチッ
プ周縁部に配置された、効率よく形成された外部電極で
あるため、下側の第１の半導体チップ４にロジックチッ
プを用い、上側の第２の半導体チップ８には外形面積が
下側のチップよりも大きいメモリーチップを用いた場合
でも、ＣＯＣ構造での効果的な電気的接続が可能であ
る。また、パッケージの内部に封止された半導体実装体
は、チップ間接続が強固であり、高温下での接合の安定
性が確保され、信頼性が高い。一例としては、１５０
［℃］保持下において、経時変化による接合の劣化はな
く、チップ間接続の安定性が確認されている。As described above, the semiconductor device of this embodiment is formed as a small package that efficiently incorporates two functional chips. Further, the second external electrode 7 of the second semiconductor chip 8 is an external electrode that is efficiently formed and is routed by rewiring in the mounting process and arranged in the peripheral portion of the chip. Even if a logic chip is used as the semiconductor chip 4 and a memory chip whose outer surface area is larger than that of the lower semiconductor chip is used as the second upper semiconductor chip 8, effective electrical connection with the COC structure is possible. Is. In addition, the semiconductor package sealed inside the package has a strong chip-to-chip connection, ensures stability of bonding at high temperatures, and has high reliability. As an example, 150
It has been confirmed that there is no deterioration of the bonding due to aging under the condition that the temperature is kept at [° C], and the stability of the connection between chips is maintained.
【００３６】なお、本実施形態ではＱＦＰ（Quad Flat
Package）構造の半導体装置を構成した例を示したが、
採用する半導体パッケージについては所望に応じて設定
自在である。In this embodiment, QFP (Quad Flat
An example of configuring a semiconductor device having a Package structure has been shown.
The semiconductor package adopted can be freely set as desired.
【００３７】次に、上述の半導体装置の製造方法につい
て説明する。図３〜図５は本実施形態の半導体装置の製
造方法を示す主要工程ごとの断面図である。図３，図４
は、半導体実装体の製造工程を示し、図５は半導体実装
体を用いて樹脂封止型の半導体装置を形成する製造工程
を示す。Next, a method of manufacturing the above semiconductor device will be described. 3 to 5 are cross-sectional views for each main process showing the method for manufacturing the semiconductor device of this embodiment. 3 and 4
Shows a manufacturing process of a semiconductor package, and FIG. 5 shows a manufacturing process of forming a resin-sealed semiconductor device using the semiconductor package.
【００３８】まず図３、図４を参照して半導体実装体の
製造工程を説明する。図３に示す図には、半導体チップ
の一部のみを示すが、実際には、チップが複数個形成さ
れた半導体ウェハー状態で、第１の半導体チップ４、及
び第２の半導体チップ８を用意する。First, the manufacturing process of the semiconductor package will be described with reference to FIGS. In the drawing shown in FIG. 3, only a part of the semiconductor chips is shown, but actually, the first semiconductor chip 4 and the second semiconductor chip 8 are prepared in a semiconductor wafer state in which a plurality of chips are formed. To do.
【００３９】図３（ａ）に示すように、一主面上の略中
央部領域に第１の内部電極１を有し、周辺領域に第１の
外部電極３を有する第１の半導体チップ４を用意する。As shown in FIG. 3A, a first semiconductor chip 4 having a first internal electrode 1 in a substantially central region on one main surface and a first external electrode 3 in a peripheral region. To prepare.
【００４０】次に図３（ｂ）に示すように、第１の内部
電極１と接続されるように第１のバンプ２を形成する。
第１のバンプ２は、後述する半導体チップ８の第２のバ
ンプ５よりも硬度が高く小径とし、無電解メッキにより
形成する。ここでは一例として、表面に微少の金（Ａ
ｕ）層を形成したニッケル（Ｎｉ）バンプを形成する。
また、ウェハー状態で裏面をバックグライントして、所
定厚に形成しておく。さらに第１の半導体チップ４がそ
の面内に複数個形成された半導体ウェハーをダイシング
により切断し、第１の半導体チップ４の個片を得る。Next, as shown in FIG. 3B, a first bump 2 is formed so as to be connected to the first internal electrode 1.
The first bump 2 has a higher hardness and a smaller diameter than the second bump 5 of the semiconductor chip 8 described later, and is formed by electroless plating. Here, as an example, a small amount of gold (A
u) A nickel (Ni) bump having a layer formed thereon is formed.
In addition, the back surface is back-ground in a wafer state to have a predetermined thickness. Further, a semiconductor wafer having a plurality of first semiconductor chips 4 formed on the surface thereof is cut by dicing to obtain individual pieces of the first semiconductor chips 4.
【００４１】第１のバンプ２としては、チタン（Ｔ
ｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリア層と，錫
（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプを
電解メッキにより形成してもよい。As the first bump 2, titanium (T
i), a barrier layer of copper (Cu), nickel (Ni), and a binary solder bump of tin (Sn) and silver (Ag) may be formed by electrolytic plating.
【００４２】また、図３（ｃ）に示すように、一主面上
の略中央部領域に第２の内部電極６を有し、周辺領域に
第２の内部電極６と再配線により接続された第２の外部
電極７を有する第２の半導体チップ８を用意する。図示
しないが、第２の半導体チップの実装工程において、第
２の内部電極６からチップの周辺部まで配線を引き回し
て、第２の外部電極７を形成する。すなわち、実装工程
レベルで再配線技術により引き回して外部電極を形成す
ることにより、ＣＯＣ接続する第１の半導体チップ４に
対応させて要望に合致した外部電極を形成できる。従っ
て、拡散プロセスレベルでは第２の半導体チップのチッ
プ共用化が可能である。Further, as shown in FIG. 3C, the second internal electrode 6 is provided in the substantially central region on one main surface, and is connected to the second internal electrode 6 in the peripheral region by rewiring. A second semiconductor chip 8 having a second external electrode 7 is prepared. Although not shown, in the mounting process of the second semiconductor chip, the wiring is routed from the second internal electrode 6 to the peripheral portion of the chip to form the second external electrode 7. That is, by forming the external electrodes by rerouting at the mounting process level by the rewiring technique, it is possible to form the external electrodes corresponding to the demand corresponding to the first semiconductor chip 4 to be COC-connected. Therefore, at the diffusion process level, the second semiconductor chip can be shared.
【００４３】次に図３（ｄ）に示すように、ウェハー状
態の第２の半導体チップ８上の第２の内部電極６上に、
第２のバンプ５を形成する。第２のバンプ５としては、
チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリ
ア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプを電解メッキにより形成する。より具体的な例
としては、錫（Ｓｎ）が９６．５［％］、銀（Ａｇ）が
３．５［％］のＳｎ−３．５Ａｇはんだバンプを形成す
る。そしてウェハー状態で裏面をバックグライントし
て、所定厚に形成しておく。さらに、第２の半導体チッ
プ８が複数個形成された半導体ウェハーをダイシングに
より切断し、第２の半導体チップ８の個片を得る。Next, as shown in FIG. 3D, on the second internal electrode 6 on the second semiconductor chip 8 in the wafer state,
The second bump 5 is formed. As the second bump 5,
A barrier layer of titanium (Ti), copper (Cu), nickel (Ni) and a binary solder bump of tin (Sn) and silver (Ag) are formed by electrolytic plating. As a more specific example, Sn-3.5Ag solder bumps in which tin (Sn) is 96.5 [%] and silver (Ag) is 3.5 [%] are formed. Then, the back surface is back-ground in a wafer state to have a predetermined thickness. Further, the semiconductor wafer having a plurality of second semiconductor chips 8 formed thereon is cut by dicing to obtain individual pieces of the second semiconductor chips 8.
【００４４】次に図４（ａ）に示すように、フリップチ
ップボンダー（図示せず）を用い、第１のバンプ２が形
成された第１の半導体チップ４の表面と、第２のバンプ
５が形成された第２の半導体チップ８の主面どうしを互
いに対向させて、各バンプ２、５どうしを位置合わせす
る。重ね合わせの位置関係は、図１（ａ）に示したよう
に、第１の半導体チップ４の長辺に対して、第２の半導
体チップ８の長辺が直交する状態とする。それにより、
第１の半導体チップ４の側縁から第２の半導体チップ８
の両端部がはみ出し、第２の半導体チップ８の側縁から
第１の半導体チップ４の両端部がはみ出した状態とな
る。Next, as shown in FIG. 4A, the surface of the first semiconductor chip 4 on which the first bumps 2 are formed and the second bumps 5 are formed by using a flip chip bonder (not shown). The main surfaces of the second semiconductor chip 8 in which the bumps are formed are opposed to each other, and the bumps 2 and 5 are aligned with each other. As for the positional relationship of superposition, as shown in FIG. 1A, the long side of the second semiconductor chip 8 is orthogonal to the long side of the first semiconductor chip 4. Thereby,
From the side edge of the first semiconductor chip 4 to the second semiconductor chip 8
Both ends of the first semiconductor chip 4 are projected, and both ends of the first semiconductor chip 4 are projected from the side edges of the second semiconductor chip 8.
【００４５】次に図４（ｂ）に示すように、第１の半導
体チップ４、及び第２の半導体チップ８を互いに加圧
し、ツールを用いて加熱することにより、第１の半導体
チップ４の第１のバンプ２を第２の半導体チップ８の第
２のバンプ５に食い込ませて両バンプを接合する。Next, as shown in FIG. 4B, the first semiconductor chip 4 and the second semiconductor chip 8 are pressed against each other and heated with a tool, so that the first semiconductor chip 4 is heated. The first bump 2 is made to bite into the second bump 5 of the second semiconductor chip 8 to bond both bumps.
【００４６】次に図４（ｃ）に示すように、第１の半導
体チップ４と第２の半導体チップ８との間隙に、第１の
外部電極３、第２の外部電極７を被覆しないように、ア
ンダーフィル材として絶縁性の樹脂９を流し込んで熱硬
化させ、間隙を封止する。これにより、第１の半導体チ
ップ４の両端部と第２の半導体チップ８の両端部が、互
いの側縁からはみ出している半導体実装体１５が形成さ
れる。Next, as shown in FIG. 4C, the gap between the first semiconductor chip 4 and the second semiconductor chip 8 should not be covered with the first external electrode 3 and the second external electrode 7. Then, an insulating resin 9 is poured as an underfill material and is thermally cured to seal the gap. As a result, the semiconductor mounting body 15 is formed in which both ends of the first semiconductor chip 4 and both ends of the second semiconductor chip 8 protrude from the side edges of each other.
【００４７】次に、以上のように形成された半導体実装
体を用いて半導体装置を製造する工程について、図５を
参照して説明する。Next, a process of manufacturing a semiconductor device using the semiconductor mounting body formed as described above will be described with reference to FIG.
【００４８】まず図５（ａ）に示すように、少なくと
も、半導体チップを支持するダイパッド部１０と、ダイ
パッド部１０に先端部が対向するように配置されたリー
ド部１１とを有するリードフレームを用意する。このリ
ードフレームに、半導体実装体１５を、第１の半導体チ
ップ４の底面がダイパッド部１０表面に当接するように
搭載し、接着剤を用いて固定する。First, as shown in FIG. 5 (a), a lead frame having at least a die pad portion 10 for supporting a semiconductor chip and a lead portion 11 arranged so that its tip end faces the die pad portion 10 is prepared. To do. The semiconductor mounting body 15 is mounted on this lead frame so that the bottom surface of the first semiconductor chip 4 contacts the surface of the die pad portion 10 and is fixed using an adhesive.
【００４９】次に図５（ｂ）に示すように、第１の半導
体チップ４の第１の外部電極３とリード部１１の表面と
を、第１の金属細線１２により電気的に接続するととも
に、第２の半導体チップ８の第２の外部電極７とリード
部１１の裏面とを第２の金属細線１３により電気的に接
続する。Next, as shown in FIG. 5B, the first external electrode 3 of the first semiconductor chip 4 and the surface of the lead portion 11 are electrically connected by the first thin metal wire 12. The second external electrode 7 of the second semiconductor chip 8 and the back surface of the lead portion 11 are electrically connected by the second thin metal wire 13.
【００５０】次に図５（ｃ）に示すように、リード部１
１の一部、すなわちアウター部分を除き、ダイパッド部
１０、半導体実装体１５、各金属細線１２，１３の周囲
を封止樹脂１４で封止する。Next, as shown in FIG. 5C, the lead portion 1
The periphery of the die pad portion 10, the semiconductor mounting body 15, and the thin metal wires 12 and 13 is sealed with a sealing resin 14 except for a part of 1, namely the outer portion.
【００５１】最後に、リード部１１の封止樹脂１４から
突出した部分を切断、成形することにより、ＱＦＰタイ
プのＣＯＣ型半導体装置を完成する。Finally, the portion of the lead portion 11 protruding from the sealing resin 14 is cut and molded to complete a QFP type COC type semiconductor device.
【００５２】なお、本実施形態の半導体装置の製造方法
は、第１の半導体チップにはロジックチップを用い、第
２の半導体チップには第１の半導体チップより外形面積
が大きいメモリーチップを用いる場合、特に効果的であ
る。The semiconductor device manufacturing method according to the present embodiment uses the case where a logic chip is used as the first semiconductor chip and a memory chip having an outer shape area larger than that of the first semiconductor chip is used as the second semiconductor chip. , Especially effective.
【００５３】次に、本実施形態の半導体装置およびその
製造方法の構成を適用した場合の、半導体実装体を構成
する各半導体チップの大きさ関係、及びチップの重ね合
わせ関係の典型例について、図６（ａ）〜（ｃ）を参照
して説明する。いずれの構成においても、第１の半導体
チップ４の辺と第２の半導体チップ８の辺が互いに実質
的に平行に配置される。Next, a typical example of the size relation of the respective semiconductor chips constituting the semiconductor mounting body and the chip superposition relation when the constitution of the semiconductor device and the manufacturing method thereof according to the present embodiment is applied is illustrated. 6 (a) to 6 (c) will be described. In either configuration, the sides of the first semiconductor chip 4 and the sides of the second semiconductor chip 8 are arranged substantially parallel to each other.
【００５４】まず図６（ａ）に示す構成は、図１（ａ）
に示したものと同様である。この構成は、一方の半導体
チップの長辺方向のサイズが、他方の半導体チップの短
辺方向のサイズよりも大きい関係にある場合に適した例
である。この構成によれば、長方形のチップが多いメモ
リー素子とシステムＬＳＩなどを、簡便に積層できる。
なお、メモリー素子は、２辺に電極パッドを集めている
構造を有するものが多いので、既存のメモリー素子を容
易に使用できる。First, the configuration shown in FIG. 6A is the same as that shown in FIG.
Is the same as that shown in. This configuration is an example suitable when the size of one semiconductor chip in the long side direction is larger than the size of the other semiconductor chip in the short side direction. According to this configuration, a memory element having many rectangular chips and a system LSI can be easily stacked.
Since many memory elements have a structure in which electrode pads are gathered on two sides, existing memory elements can be easily used.
【００５５】図６（ｂ）に示す構成は、第２の半導体チ
ップ８の外形サイズが第１の半導体チップ４よりも全体
的に大きい場合に適した例である。第１の半導体チップ
４の１つの端部が、第２の半導体チップ８の縁端からは
み出すようにずらされている。第２の半導体チップ８に
ついては、３つの端部が、相手方の縁端からはみ出して
いる。この構成によれば、第１の半導体チップ４と、第
２の半導体チップ８の電気的経路を最短にするために、
部分的にバンプを介して電気的に接続することが可能で
ある。The configuration shown in FIG. 6B is an example suitable for the case where the outer size of the second semiconductor chip 8 is generally larger than that of the first semiconductor chip 4. One end of the first semiconductor chip 4 is offset so as to protrude from the edge of the second semiconductor chip 8. The second semiconductor chip 8 has three end portions protruding from the edge of the other party. According to this configuration, in order to minimize the electrical path between the first semiconductor chip 4 and the second semiconductor chip 8,
It is possible to partially electrically connect via bumps.
【００５６】図６（ｃ）に示す構成は、２つの半導体チ
ップのサイズが類似している場合でも適用可能な例であ
る。第１の半導体チップ４と第２の半導体チップ８が、
対角線方向にずらして配置されている。それにより、第
１の半導体チップ４の臨接する２つの端部、及び第２の
半導体チップ８の他の臨接する２つの端部が、互いには
み出した構造が形成されている。この構成によれば、正
方形のチップが多い異なるプロセスによる素子（ＧａＡ
ｓ、ＳｉＧｅＣ、ＣＭＯＳ）を簡便に積層できる。ま
た、２つの半導体チップの４辺の電極パッドをほぼ２等
分して、それぞれバンプボンディング用とワイヤーボン
ディング用の電極パッドに分けて使用できる利点もあ
る。それにより、例えば同一の電極パッドを有する半導
体チップであれば、全周方向に均一にワイヤーボンディ
ングすることが可能であり、無理なワイヤリングを避け
ることができる。The configuration shown in FIG. 6C is an example applicable even when two semiconductor chips have similar sizes. The first semiconductor chip 4 and the second semiconductor chip 8 are
They are arranged diagonally offset. As a result, a structure is formed in which the two adjacent end portions of the first semiconductor chip 4 and the other adjacent two end portions of the second semiconductor chip 8 protrude from each other. According to this configuration, the elements (GaA
s, SiGeC, CMOS) can be easily stacked. There is also an advantage that the electrode pads on the four sides of the two semiconductor chips can be divided into two substantially equal parts, and can be used separately for bump bonding and wire bonding electrode pads. Thereby, for example, in the case of semiconductor chips having the same electrode pad, it is possible to perform wire bonding uniformly in the entire circumferential direction and avoid unreasonable wiring.
【００５７】以上に示した例以外にも、各チップ上の内
部電極の配置と、外部電極の配置にあわせて、他の種々
のチップ積層形態を用いることが可能である。但し、第
１の半導体チップ４の辺と第２の半導体チップ８の辺が
互いに実質的に平行に配置されることが、本発明の効果
を奏するための必須の条件である。その条件により、外
部電極を配置するための露出面積を十分に確保すること
が可能となる。In addition to the examples shown above, various other chip stacking configurations can be used according to the layout of the internal electrodes and the layout of the external electrodes on each chip. However, it is an essential condition for achieving the effect of the present invention that the sides of the first semiconductor chip 4 and the sides of the second semiconductor chip 8 are arranged substantially parallel to each other. Under the conditions, it becomes possible to secure a sufficient exposed area for disposing the external electrodes.
【００５８】（実施の形態２）実施の形態２における半
導体装置について、図７を参照して説明する。図７
（ａ）は、本実施形態の半導体装置を示す断面図であ
り、（ｂ）は各チップの外形サイズ関係と積層状態を示
す模式的な平面図である。(Second Embodiment) A semiconductor device according to the second embodiment will be described with reference to FIG. Figure 7
(A) is a cross-sectional view showing the semiconductor device of the present embodiment, and (b) is a schematic plan view showing the relationship between the outer size of each chip and the stacked state.
【００５９】本実施形態の半導体装置は、基本的には、
図２に示したものと同様の構成を有するが、実装体を構
成する２つの半導体チップ４、８の外形寸法の相互の関
係が相違する。The semiconductor device of the present embodiment basically has
Although it has a configuration similar to that shown in FIG. 2, the two semiconductor chips 4 and 8 constituting the mounting body are different from each other in the outer dimensions.
【００６０】本実施形態においては、図７（ｂ）に示す
ように、第２の半導体チップ２１のサイズが、第１の半
導体チップ２０よりも全体的に大きく、４つの端部が全
て第１の半導体チップ２０からはみ出している。従って
図７（ａ）に示すように、第１の半導体チップ２０に
は、外部電極が設けられていない。第２の半導体チップ
２１には、周辺部に第２の内部電極６と接続された外部
電極２２が形成され、露出している。In the present embodiment, as shown in FIG. 7B, the size of the second semiconductor chip 21 is generally larger than that of the first semiconductor chip 20, and all four end portions are the first. Of the semiconductor chip 20. Therefore, as shown in FIG. 7A, the first semiconductor chip 20 is not provided with an external electrode. An external electrode 22 connected to the second internal electrode 6 is formed on the peripheral portion of the second semiconductor chip 21 and is exposed.
【００６１】第１の半導体チップ２０と第２の半導体チ
ップ２１から構成された半導体実装体は、リードフレー
ムのダイパッド１０の表面上に、第１の半導体チップ２
０を当接させて搭載されている。リードフレームのリー
ド部１１の裏面と第２の半導体チップ２１の外部電極２
２とが金属細線２３により接続されている。The semiconductor mounting body composed of the first semiconductor chip 20 and the second semiconductor chip 21 is mounted on the surface of the die pad 10 of the lead frame on the surface of the first semiconductor chip 2.
It is mounted with 0 abutting. The back surface of the lead portion 11 of the lead frame and the external electrode 2 of the second semiconductor chip 21.
2 and 3 are connected by a thin metal wire 23.
【００６２】本実施形態においても、第１の半導体チッ
プ２０をロジックチップとし、第２の半導体チップ２１
をメモリーチップとすることができる。また、第２の半
導体チップ２１の外部電極２２は、第２の内部電極６か
らチップの周辺部に再配線で引き回された外部入出力用
の電極とすることができる。それにより、第２の半導体
チップの外形面積が下側のチップよりも大きいメモリー
チップを用いても、効果的にＣＯＣ構造を実現できる。Also in this embodiment, the first semiconductor chip 20 is used as a logic chip and the second semiconductor chip 21 is used.
Can be a memory chip. Further, the external electrode 22 of the second semiconductor chip 21 can be an electrode for external input / output that is routed from the second internal electrode 6 to the peripheral portion of the chip by rewiring. As a result, the COC structure can be effectively realized even if a memory chip in which the outer shape area of the second semiconductor chip is larger than that of the lower chip is used.
【００６３】[0063]
【発明の効果】本発明の半導体装置によれば、ＣＯＣ構
造において上側の半導体チップのサイズが下側の半導体
チップの一部を覆う大きさであっても、外部電極を十分
に露出させることができ、リードフレームのリード部と
外部電極とを金属細線で障害無く接続可能である。According to the semiconductor device of the present invention, even if the size of the upper semiconductor chip in the COC structure is such that it partially covers the lower semiconductor chip, the external electrodes can be sufficiently exposed. Therefore, the lead portion of the lead frame and the external electrode can be connected to each other with a fine metal wire without any obstacle.
【図１】 本発明の一実施形態における半導体装置を構
成する半導体実装体を示し、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ１断面図1A and 1B show a semiconductor mounting body constituting a semiconductor device according to an embodiment of the present invention, FIG. 1A is a plan view, and FIG. 1B is a sectional view taken along line AA1 of FIG.
【図２】 同半導体実装体を用いて構成された半導体装
置を示す断面図FIG. 2 is a cross-sectional view showing a semiconductor device configured using the same semiconductor package.
【図３】 本発明の一実施形態における半導体装置の製
造方法の工程を示す断面図FIG. 3 is a cross-sectional view showing steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図４】 図３に続く工程を示す断面図FIG. 4 is a cross-sectional view showing a step that follows FIG.
【図５】 図４に続く工程を示す断面図5 is a cross-sectional view showing a step that follows FIG.
【図６】 本発明の実施形態における半導体装置を構成
するチップの配置例を模式的に示す平面図FIG. 6 is a plan view schematically showing an arrangement example of chips constituting the semiconductor device according to the embodiment of the invention.
【図７】 本発明の他の実施形態における半導体装置を
示し、（ａ）は断面図、（ｂ）はチップの配置を模式的
に示す平面図FIG. 7 shows a semiconductor device according to another embodiment of the present invention, in which (a) is a cross-sectional view and (b) is a plan view schematically showing the arrangement of chips.
【図８】 従来例の半導体装置を示す断面図FIG. 8 is a cross-sectional view showing a conventional semiconductor device.
【図９】 従来例の半導体装置を構成するチップの配置
を模式的に示す平面図FIG. 9 is a plan view schematically showing an arrangement of chips constituting a semiconductor device of a conventional example.
１ 第１の内部電極 ２ 第１のバンプ ３ 第１の外部電極 ４ 第１の半導体チップ ５ 第２のバンプ ６ 第２の内部電極 ７ 第２の外部電極 ８ 第２の半導体チップ ９ 樹脂 ９ａ フィレットの端部 １０ ダイパッド １１ リード部 １２ 第１の金属細線 １３ 第２の金属細線 １４ 封止樹脂 １５ 半導体実装体 ２０ 第１の半導体チップ ２１ 第２の半導体チップ ２２ 外部電極 ２３ 金属細線 １０１、１０１ａ 第１のＬＳＩチップ １０２ 内部電極 １０３ 外部電極 １０４、１０４ａ 第２のＬＳＩチップ １０５ バンプ １０６ 絶縁性樹脂 １０７ ダイパッド １０８ インナーリード １０９ ボンディングワイヤ １１０ 封止樹脂 １１１ アウターリード １１２、１１３ 角部 1 First internal electrode 2 first bump 3 First external electrode 4 First semiconductor chip 5 Second bump 6 Second internal electrode 7 Second external electrode 8 Second semiconductor chip 9 resin 9a Fillet end 10 die pad 11 Lead part 12 First thin metal wire 13 Second fine metal wire 14 Sealing resin 15 Semiconductor packaging 20 First semiconductor chip 21 Second semiconductor chip 22 External electrode 23 Metal fine wire 101, 101a First LSI chip 102 internal electrode 103 external electrode 104, 104a Second LSI chip 105 bumps 106 Insulating resin 107 die pad 108 Inner lead 109 bonding wire 110 sealing resin 111 outer lead 112, 113 corners
Claims (10)
に設けられたリード部とを有するリードフレームと、 第１の内部電極と第１の外部電極とを表面に有し前記ダ
イパッド部上に搭載された第１の半導体チップと、 第２の内部電極と第２の外部電極とを表面に有し、前記
第１の半導体チップ上に表面を対向させて接合され、前
記第２の内部電極が前記第１の内部電極とバンプにより
接続された第２の半導体チップと、 前記リード部と前記第１及び前記第２の外部電極とを各
々接続した第１及び第２の金属細線と、 前記リード部、前記第１及び第２の半導体チップ、及び
前記第１及び第２の金属細線を封止した封止樹脂とを備
え、 前記第１及び第２の半導体チップは各端縁が実質的に平
行な状態で相互にずらして重ね合わされて、前記第１及
び第２の半導体チップの端部の一部が他方の半導体チッ
プの端縁からはみ出して、そのはみ出した領域に前記第
１及び第２の外部電極が各々配置されていることを特徴
とする半導体装置。1. A lead frame having a die pad portion and a lead portion provided in the vicinity of the die pad portion, a first internal electrode and a first external electrode on the surface, and mounted on the die pad portion. Having a first semiconductor chip, a second internal electrode and a second external electrode on the surface thereof, and being bonded to the first semiconductor chip with the surfaces facing each other, and the second internal electrode is A second semiconductor chip connected to a first internal electrode by a bump; first and second thin metal wires respectively connecting the lead portion and the first and second external electrodes; and the lead portion. The first and second semiconductor chips, and a sealing resin that seals the first and second thin metal wires, the edges of the first and second semiconductor chips being substantially parallel to each other. In the above state, the first and And a part of an end portion of the second semiconductor chip protrudes from an edge of the other semiconductor chip, and the first and second external electrodes are respectively arranged in the protruded regions. apparatus.
対の端部が前記第２の半導体チップの端縁からはみ出
し、前記第２の半導体チップの相対向する一対の端部が
前記第１の半導体チップの端縁からはみ出している請求
項１に記載の半導体装置。2. A pair of opposite ends of the first semiconductor chip protrude from an edge of the second semiconductor chip, and a pair of opposite ends of the second semiconductor chip are opposite to each other. 2. The semiconductor device according to claim 1, which protrudes from an edge of the semiconductor chip.
第２の半導体チップの端縁からはみ出し、前記第２の半
導体チップの３つの端部が前記第１の半導体チップの端
縁からはみ出している請求項１に記載の半導体装置。3. One end of the first semiconductor chip protrudes from an edge of the second semiconductor chip, and three ends of the second semiconductor chip protrude from an edge of the first semiconductor chip. The semiconductor device according to claim 1, wherein
導体チップが、略対角線方向にずらして配置され、前記
第１の半導体チップの臨接する２つの端部、及び前記第
２の半導体チップの臨接する２つの端部がはみ出してい
る請求項１に記載の半導体装置。4. The first semiconductor chip and the second semiconductor chip are arranged so as to be offset from each other in a substantially diagonal direction, two end portions of the first semiconductor chip that are in contact with each other, and the second semiconductor chip. 2. The semiconductor device according to claim 1, wherein two end portions of the semiconductor device that are in contact with each other protrude.
導体チップの間隙に絶縁性の樹脂が充填され、前記絶縁
性の樹脂の端部が前記第１の半導体チップまたは前記第
２の半導体チップの端部から張り出してフィレットが形
成され、前記第１及び第２の外部電極は、前記フィレッ
トの端部よりも外側に位置している請求項１に記載の半
導体装置。5. An insulating resin is filled in a gap between the first semiconductor chip and the second semiconductor chip, and an end portion of the insulating resin is the first semiconductor chip or the second semiconductor. The semiconductor device according to claim 1, wherein a fillet is formed so as to project from an end of the chip, and the first and second external electrodes are located outside the end of the fillet.
導体チップがはみ出した部分における、前記第１の半導
体チップ／前記第２の半導体チップの厚みと前記絶縁性
の樹脂の厚みを加えた厚みをｔ、前記第２の半導体チッ
プ／前記第１の半導体チップの端縁から前記第１の外部
電極／第２の外部電極の内側端縁までの距離をＬとする
とき、ｔ＜Ｌの条件を満足することを特徴とする請求項
５に記載の半導体装置。6. The thickness of the first semiconductor chip / the second semiconductor chip and the thickness of the insulating resin are added in a portion where the first semiconductor chip / the second semiconductor chip protrudes. When the thickness is t and the distance from the edge of the second semiconductor chip / first semiconductor chip to the inner edge of the first external electrode / second external electrode is L, t <L The semiconductor device according to claim 5, wherein the condition is satisfied.
半導体チップの端縁から前記第２の半導体チップ／前記
第１の半導体チップの端部がはみ出した長さが、０．３
ｍｍ以上２．０ｍｍ以下であることを特徴とする請求項
５に記載の半導体装置。7. The length of the edge of the second semiconductor chip / first semiconductor chip protruding from the edge of the first semiconductor chip / second semiconductor chip is 0.3.
The semiconductor device according to claim 5, wherein the semiconductor device has a thickness of not less than 2.0 mm and not more than 2.0 mm.
プまたはアナログチップであり、前記第２の半導体チッ
プは前記第１の半導体チップより外形面積が大きいメモ
リーチップであることを特徴とする請求項１に記載の半
導体装置。8. The first semiconductor chip is a logic chip or an analog chip, and the second semiconductor chip is a memory chip having an outer shape area larger than that of the first semiconductor chip. The semiconductor device according to.
１辺が前記第１の半導体チップの辺より長いことを特徴
とする請求項８に記載の半導体装置。9. The semiconductor device according to claim 8, wherein at least one side of the second semiconductor chip is longer than a side of the first semiconductor chip.
表面に有する第１の半導体チップと、第２の内部電極と
第２の外部電極とを表面に有する第２の半導体チップと
を、互いの表面を対向させて重ね合わせ接合して半導体
実装体を作成し、前記半導体実装体をリードフレーム上
に搭載して半導体装置を製造する方法において、 前記第１及び第２の半導体チップを、各端縁が実質的に
平行な状態で相互にずらして重ね合わせて、前記第１及
び第２の半導体チップの端部の一部が他方の半導体チッ
プの端縁からはみ出し、そのはみ出した領域に前記第１
及び第２の外部電極が各々位置する状態として、前記第
１の内部電極と前記第２の内部電極とをバンプにより接
続して前記半導体実装体を形成する工程と、 ダイパッド部と前記ダイパッド部の近傍に設けられたリ
ード部とを有する前記リードフレームを用い、前記ダイ
パッド部の表面に、前記第１の半導体チップを当接させ
て前記半導体実装体を搭載し接着する工程と、 前記第１及び第２の外部電極と前記リード部とを、各
々、第１及び第２の金属細線で接続する工程と、 前記リードフレームのリード部の一部、前記半導体実装
体、第１の金属細線、及び第２の金属細線を封止樹脂で
封止する工程とを備えたことを特徴とする半導体装置の
製造方法。10. A first semiconductor chip having a first internal electrode and a first external electrode on its surface, and a second semiconductor chip having a second internal electrode and a second external electrode on its surface. In a method for manufacturing a semiconductor device by mounting a semiconductor mounting body on a lead frame by superimposing and bonding the surfaces of the semiconductor mounting body to each other, the first and second semiconductor chips. Of the first and second semiconductor chips are overlapped with each other while being shifted from each other in a state where the edges are substantially parallel to each other, and a part of the edges of the first and second semiconductor chips protrudes from the edge of the other semiconductor chip and protrudes therefrom. The first in the area
And a step of forming the semiconductor mounting body by connecting the first internal electrode and the second internal electrode by bumps with the second external electrode positioned respectively, and a die pad part and a die pad part. Using the lead frame having a lead portion provided in the vicinity thereof, a step of bringing the first semiconductor chip into contact with the surface of the die pad portion to mount and bond the semiconductor package, and A step of connecting the second external electrode and the lead portion with first and second thin metal wires, respectively, a part of the lead portion of the lead frame, the semiconductor mounting body, the first thin metal wire, and And a step of sealing the second thin metal wire with a sealing resin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178104 | 2001-06-13 | ||
| JP2001-178104 | 2001-06-13 | ||
| JP2002164528A JP3670625B2 (en) | 2001-06-13 | 2002-06-05 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068975A true JP2003068975A (en) | 2003-03-07 |
| JP3670625B2 JP3670625B2 (en) | 2005-07-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002164528A Expired - Lifetime JP3670625B2 (en) | 2001-06-13 | 2002-06-05 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
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| JP (1) | JP3670625B2 (en) |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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