JP2003068872A - 高耐圧半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高温で使用しても耐圧が劣化しない高耐圧半
導体装置を提供すること。 【解決手段】 半導体領域２と、コンタクト用拡散領域
６と、分離拡散領域４と、フィールド絶縁膜１６と、コ
ンタクト用拡散領域６と電気的に接続された金属電極２
５と、フローティング状態で形成された複数のプレート
電極１８ａ、１９ａとを備えた高耐圧半導体装置であ
る。金属電極２５の一部（２５−１、２５−２）は、プ
レート電極１８ａ、１９ａの上に位置する層間絶縁膜３
４上に延在しており、金属電極の一部（２５−１、２５
−２）とプレート電極１８ａ、１９のそれぞれとは互い
に容量結合している。コンタクト用拡散領域６に囲まれ
た半導体領域２に、ＣＭＯＳ回路（７〜１１など）、抵
抗（１３など）、容量（１２など）が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧半導体装置
に関する。特に、インバ−タ制御用高耐圧半導体装置に
関する。

【０００２】

【従来の技術】従来のインバータ制御用高耐圧半導体装
置を使用した例として、照明用インバータ制御システム
を図１６に示す。図１６は、照明用インバ−タ制御シス
テムの概略構成を示している。

【０００３】図１６に示した照明用インバ−タ制御シス
テムは、蛍光灯１００を含むＬＣ共振回路と、蛍光灯１
００に電力を供給するための高耐圧パワーＮｃｈＭＯＳ
ＦＥＴ１０１、１０２と、高耐圧パワ−ＮｃｈＭＯＳＦ
ＥＴ１０１を駆動するための高電圧側駆動回路１０５
と、高耐圧パワ−ＭＯＳＦＥＴ１０２を駆動するための
低電圧側駆動回路１０６とを有している。高電圧側駆動
回路１０５は、インバータ制御用高耐圧半導体装置によ
って構成されている。なお、高耐圧パワ−ＮｃｈＭＯＳ
ＦＥＴ１０１、１０２は、ディスクリート型の素子であ
る。照明用インバ−タ制御システムは、さらに、高電圧
側駆動回路用電源電圧Ｖ２を与えるための高耐圧ダイオ
−ド１０４およびコンデンサ１０３と、蛍光灯駆動用の
高電圧電源端子１１０と、低電圧側駆動回路用電源端子
１０７と、蛍光灯を駆動するための出力端子１０９とを
有している。

【０００４】蛍光灯駆動用の高電圧電源端子１１０に印
加するＶ１は、交流電源を整流した直流電圧であり、最
大６００Ｖ程度の高電圧である。一方、低電圧側駆動回
路用電源端子１０７に印加するＶ３は、低電圧側駆動回
路の電源電圧であり、通常１５Ｖ程度の低電圧である。
そして、高電圧側駆動回路用の電源端子１０８に印加す
るＶ２は、低電圧側駆動回路電圧Ｖ３と高耐圧ダイオー
ド１０４とコンデンサ１０３と高耐圧パワ−ＮｃｈＭＯ
Ｓ１０１、１０２とによって規定される電圧であり、高
耐圧パワ−ＮｃｈＭＯＳ１０１、１０２のＯＮ・ＯＦＦ
動作に従って、Ｖ３の電圧１５Ｖ程度の電圧から、（Ｖ
１＋Ｖ３）の高電圧６１５Ｖ程度までの範囲を動く。

【０００５】次に、照明用インバ−タ制御システムの動
作の概要を説明する。

【０００６】まず、Ｖ３＝１５Ｖ、Ｖ１＝６００Ｖを与
えた初期状態において、通常、蛍光灯駆動用出力端子電
圧Ｖ４はＧＮＤ電位に近い状態に設定される。したがっ
て、この状態においては、高耐圧ダイオード１０４の順
方向動作によってコンデンサ１０３の充電が行われ、Ｖ
２は、Ｖ３＝１５Ｖから、高耐圧ダイオード１０４の順
方向電圧分を引いた値に設定される。

【０００７】次に、低電圧側制御信号によって高耐圧Ｎ
ｃｈパワ−ＭＯＳＦＥＴ１０２がＯＦＦ状態に設定さ
れ、且つ、高電圧側制御信号により高耐圧パワ−ＭＯＳ
ＦＥＴ１０１がＯＮ状態に設定される。これにより、蛍
光灯１００を含むＬＣ共振回路のコンデンサの充電が行
われる。この時、蛍光灯駆動用出力端子電圧Ｖ４は、高
耐圧パワ−ＭＯＳＦＥＴ１０１がＯＮすることによっ
て、ＧＮＤ電位付近からＶ１＝６００Ｖ程度の電位（Ｖ
１から高耐圧パワ−ＮｃｈＭＯＳＦＥＴ１０１のオン電
圧を引いた電圧）まで上昇する。その際、コンデンサ１
０３の充電が行われるため、高電圧側駆動回路の実質的
な電源電圧となるＶ２とＶ４との電位差は初期の電圧Ｖ
３＝１５Ｖ程度の電位（Ｖ３から高耐圧ダイオ−ド１０
４の順方向電圧を引いた電圧）を保持することができ
る。このようにして、Ｖ２は、Ｖ３＝１５Ｖ程度の電位
から、（Ｖ１＋Ｖ３）＝６１５Ｖ程度の電位まで上昇す
る。

【０００８】その後、高電圧側制御信号によって高耐圧
パワ−ＮｃｈＭＯＳ１０１がＯＦＦ状態に設定され、且
つ、低電圧側制御信号によって高耐圧パワ−ＮｃｈＭＯ
Ｓ１０２がＯＮ状態に設定されるため、蛍光灯１００が
放電する。この時、蛍光灯駆動用出力端子電圧Ｖ４は、
高耐圧パワ−ＮｃｈＭＯＳ１０２がＯＮ状態になること
により、Ｖ１＝６００Ｖ程度の電位（Ｖ１から高耐圧パ
ワーＮｃｈＭＯＳ１０１のオン電圧を引いた電位）か
ら、ＧＮＤ電位付近（ＧＮＤ電位から高耐圧パワ−Ｎｃ
ｈＭＯＳ１０２のオン電圧を足した電位）に下降する。
その際、コンデンサ１０３が充電されているため、高電
圧側駆動回路の実質的な電源電圧となるＶ２とＶ４の電
位差はＶ３＝１５Ｖ程度の電位（Ｖ３から高耐圧ダイオ
ード１０４の順方向電圧を引いた電圧）を保持すること
ができる。このようにして、Ｖ２は（Ｖ１＋Ｖ３）＝６
１５Ｖ程度の電位から Ｖ３＝１５Ｖ程度の電位に下降
する。

【０００９】上述した動作が、蛍光灯を含むＬＣ共振回
路が充・放電する際の一周期の動作である。

【００１０】近年、照明分野で用いられるインバータ制
御システムの低電圧側駆動回路（図１６中の符号１０
６）と高電圧側駆動回路（図１６中の符号１０５）及び
その他の制御回路を集積化することが検討されている。
この種の高電圧側駆動回路（図１６中の符号１０５）は
一般的にフローテイングブロックと称される回路ブロッ
クであり、電源端子１０８は固定電位にバイアスされ
ず、フローティング状態になっている。このフローティ
ングブロックを集積化した場合の断面構造を図１７に示
す。

【００１１】図１７に示したフローテイングブロック
は、Ｐ型半導体基板１と、基板上に形成された低濃度の
Ｎ型不純物を含む半導体領域２と、Ｎ型の埋込拡散領域
３と、素子間を電気的に分離するＰ型の分離拡散領域４
と、半導体領域２に電源端子１０８の電位を与えるため
の高濃度のコンタクト用Ｎ型拡散領域６と、半導体領域
２に電位を与えるための金属電極２５と、分離拡散領域
４及びＰ型半導体基板１に電位を与えるための金属電極
３３とを有している。

【００１２】分離拡散領域４とＮ型拡散領域６との間に
は、薄い酸化膜１５及び厚い酸化膜１６が形成されてお
り、酸化膜１５及び１６上には、金属電極３３と同電位
に設定されたポリシリコン製のプレート電極１７ｂと、
電気的にフローテイングとなっているポリシリコン製の
プレート電極１８ｂと金属電極２５に接続されたポリシ
リコン製のプレート電極１９ｂが形成されている。プレ
ート電極１７ｂ・１８ｂ・１９ｂの上には、層間絶縁膜
３４が形成されており、層間絶縁膜３４の上には、電気
的にフローテイングとなっている金属電極４０及び金属
電極４１が形成されている。そして、金属電極４０・４
１の上には、表面保護膜３５が形成されており、さら
に、封止用樹脂３６が形成されている。

【００１３】図１７に示した構成において、コンタクト
用Ｎ型拡散領域６に囲まれた領域には、高電圧側駆動回
路を構成するＣＭＯＳ・容量・抵抗などの素子が形成さ
れている。この素子が形成されている領域を「高電圧側
駆動回路用素子領域」と呼ぶこととする。

【００１４】図１７に示した高電圧側駆動回路用素子領
域内には、高電圧側駆動回路の一部を構成するＮｃｈＭ
ＯＳのＰ型ボデイ拡散領域７と、Ｐ型ボデイ拡散領域７
内に形成されたＮｃｈＭＯＳのＮ型ソース及びドレイン
拡散領域（８、９）と、ＮｃｈＭＯＳのポリシリコンゲ
ート電極２２とが形成されている。Ｎ型ソース及びドレ
イン拡散領域（８、９）には、ＮｃｈＭＯＳのソース及
びドレイン金属電極（２６、２７）が接続されている。
また、高電圧側駆動回路の一部を構成するＰｃｈＭＯＳ
のＰ型ソース及びドレイン拡散領域（１０、１１）と、
ＰｃｈＭＯＳのポリシリコンゲート電極２３と、Ｐｃｈ
ＭＯＳのソース及びドレイン金属電極（２８、２９）も
形成されている。これらによって、ＣＭＯＳトランジス
タ素子（ＣＭＯＳインバータ）が形成されている。

【００１５】また、容量素子の一方の電極となるＰ型拡
散領域１２と、Ｐ型拡散領域１２に接続される金属電極
３０と、容量素子の他方の電極となるポリシリコン製の
電極２４とが形成されており、これらによって容量素子
が形成されている。さらに、高電圧側駆動回路の一部を
構成するＰ型拡散抵抗１３と、Ｐ型拡散抵抗１３の金属
電極３１及び３２も形成されている。これらによって、
抵抗素子が形成されている。

【００１６】図１７に示した構成において、金属電極２
５には、図１６に示した高電圧側駆動回路用の電源電圧
Ｖ２が与えられ、そして、分離拡散領域４に接続する金
属電極３３には、ＧＮＤ電位が与えられる。また、ＣＭ
ＯＳを構成するＮｃｈＭＯＳのＰ型ボデイ拡散領域７
は、高電圧側駆動回路のＶ４の電位となる。

【００１７】上述した照明用インバータ制御システムの
動作の説明から理解できるように、Ｖ２が与えられる金
属電極２５、ポリシリコン製のプレート電極１９ｂ、及
びコンタクト用Ｎ型拡散領域６は、１５Ｖ程度の低電圧
から６１５Ｖ程度の高電圧まで変化する。一方、図１６
中のＶ４の電位は、図１７において、ＮｃｈＭＯＳのＰ
型ボデイ拡散領域７の電位となるから、Ｐ型ボデイ拡散
領域７の電位は、ＧＮＤ電位付近からＶ１＝６００Ｖ程
度の電位まで変化する。その際、金属電極２５、ポリシ
リコン製のプレート電極１９ｂ、高濃度拡散領域６とＮ
ｃｈＭＯＳのＰ型ボデイ拡散領域７の電位差は、１５Ｖ
程度の電位差に保持される。

【００１８】したがって、Ｐ型半導体基板１及びＰ型分
離拡散領域４と、低濃度Ｎ型半導体領域２との間のＰＮ
接合には、６１５Ｖ程度の高電圧が印加される。図１７
に示した構成において、プレート電極１７ｂ、１８ｂ、
１９ｂは、フィールドプレートの一種であり、その上に
形成された層間絶縁膜３４の更に上に形成されるフロー
ティング金属電極４０、４１との容量結合によって、金
属電極２５からプレート電極１７ｂまでの電位を分圧し
て、半導体領域２表面の電位分布が局部的に集中しない
ようにする役割を有している。

【００１９】図１８は、図１７に示したフローテイング
ブロックの平面構造を示している。図面を見やすくする
ため、ポリシリコン製のプレート電極１７ｂ、１８ｂ、
１９ｂと、金属電極２５、３３、４０、４１及びコンタ
クト用Ｎ型拡散領域６だけを表記している。

【００２０】ポリシリコン製のプレート電極１７ｂ、１
８ｂ、１９ｂは、所定の幅を有し、且つ、コーナー部が
円弧の形状を持った略長方形環状の形状である。プレー
ト電極１７ｂ、１８ｂ、１９ｂの上層に位置する金属電
極２５、３３、４０、４１の形状は、所定の幅を有し、
且つ、コーナー部が円弧の形状を持った略長方形環状の
形である。ただし、その一部は、切り取られている。切
り取られた部分には、高電圧側制御信号を伝搬するため
の金属配線４９が配置されている。そして、金属電極２
５及びコンタクト用Ｎ型拡散領域６で囲まれた領域に
は、高電圧側駆動回路用の素子が配置されている。

【００２１】次に、図１７および図１８に示した構成に
よって、どうやって、高耐圧の半導体装置を実現してい
るかについて説明する。図１９は、図１７に示した構成
における寄生容量を示している。一方、図２０は、図１
７に示した構成の高耐圧半導体装置に、高電圧（６００
Ｖ）を与えた時の電位分布を示している。図２０では、
各電位毎の等電位線を破線で表している。

【００２２】図１９に示すように、プレート電極１７ｂ
とフローティング金属電極４０との間には寄生容量Ｃ１
が存在し、フローティング金属電極４０とプレート電極
１８ｂとの間には寄生容量Ｃ２が存在し、プレート電極
１８ｂとフローティング金属電極４１との間には寄生容
量Ｃ３が存在し、そして、フローティング金属電極４１
とプレート電極１９ｂとの間には寄生容量Ｃ４が存在す
る。これらの寄生容量Ｃ１〜Ｃ４による直列接続回路の
分圧作用によって、プレート電極１８ｂの電位を設定し
て、半導体領域２に適切な電位分布を与えている。この
ようにして、適切な電位分布を与えることができること
により、高耐圧半導体装置が実現される。なお、図１９
中の封止用樹脂３６との間に生じる寄生容量Ｃ５および
Ｃ６については、通常は存在しないものと考えられるも
のであり、そのことについては後述する。

【００２３】次に、図２０を参照する。図２０は、常温
時における従来の高耐圧半導体装置の電位分布の概念を
説明するための模式図である。なお、本願発明者は、図
２０に示した電位分布と、本願発明者が行ったシュミレ
ーションの結果とが同様の傾向を示すことを確認してい
る。

【００２４】図２０に示した電位分布は、Ｐ型の半導体
基板１、Ｐ型の分離拡散領域３、プレート電極１７ｂお
よび金属電極３３に０（Ｖ）を与え、Ｎ型拡散領域６、
プレート電極１９ｂ、金属電極２５に６００（Ｖ）を与
えた場合のものを例示している。図２０から理解できる
ように、プレート電極１９ｂにＮ型拡散領域６と同じ６
００（Ｖ）の高電位が与えられると、プレート電極１８
ｂには、６００（Ｖ）と０（Ｖ）との中間電位が与えら
れることになる。これによって、半導体領域２内の電位
分布を表す等電位線は垂直方向となり、且つほぼ等間隔
になる。その結果、半導体領域２内の電界集中を緩和す
ることができ、高耐圧の特性を維持することができる。

【００２５】

【発明が解決しようとする課題】しかしながら、５００
（Ｖ）以上の高電圧、例えば６００（Ｖ）を金属電極２
５に印加したまま、周囲温度１５０℃の高温状態で動作
させると金属電極２５と金属電極３３の間の耐圧（図１
６において、Ｖ２を印加する端子１０８とＧＮＤとの間
の耐圧）が劣化するという現象が生じる。この現象は、
高温バイアス試験という寿命試験で再現することがで
き、高温バイアス試験において、金属電極２５の印加電
圧を大きくするとその耐圧劣化が顕著になり、印加電圧
を下げると耐圧劣化が少なくなる傾向がある。

【００２６】高温バイアス試験における金属電極２５と
ＧＮＤ間の耐圧劣化については、そのメカニズムはまだ
解明されておらず推論の域を出ない。しかし、次のよう
なことが推論できる。

【００２７】一般的に半導体チップは、封止用樹脂で封
止され、水分が樹脂パッケージの中に浸透しないように
対策されている。しかし、封止用樹脂として一般的に用
いられるノボラックエポキシ樹脂には０．９％〜１．６
％の水酸基ＯＨが含まれており、この水酸基ＯＨが高温
時に活性化して、一般的には絶縁物として考えられてい
る封止用樹脂３６が半絶縁状態（高抵抗で導通する状
態）になる。

【００２８】通常、高耐圧半導体装置は、半導体チップ
を封止用樹脂３６でモールドしており、複数の外部端子
（図示せず）と半導体チップ上の複数のパッド（図示せ
ず）との間をそれぞれ金属ワイヤ（図示せず）によって
接続している。それらの金属ワイヤには接地電位である
０（Ｖ）、電源電圧である６００（Ｖ）、および制御信
号がそれぞれ印加されるから、上述した理由で封止用樹
脂３６が半絶縁状態になれば、６００（Ｖ）と０（Ｖ）
との中間電位が表面保護膜３５の表面に与えられるもの
と推測される。半導体チップのレイアウトで左右される
ことであるが、例えば、半導体チップ上の絶縁ゲート型
トランジスタの側に接地用パッド（図示せず）が設けら
れ、電源用パッド（図示せず）がそこから離れた位置に
設けられている場合、絶縁ゲート型トランジスタ上の封
止用樹脂３６が約１００（Ｖ）の中間電位になることが
あり得る。そのようなことを考え合わせて、高温バイア
ス試験時に半導体チップの表面保護膜３５と封止用樹脂
３６との界面が１００（Ｖ）の電位を持った場合を仮定
し、その時の電位分布がどのようになるかを本願発明者
は検討した。

【００２９】以下、図２１を参照しながら、高温バイア
ス試験時における電位分布について説明する。図２１
は、図２０で説明したのと同じバイアス条件の下、高温
状態にした高温バイアス試験をしている最中の電位分布
を想定した図である。図２１では、等電位線を破線で示
している。

【００３０】図２１に示した状態においては、フローテ
ィング金属電極４０には、上述した寄生容量Ｃ１、Ｃ２
が付属する他に、封止用樹脂３６との間に形成される寄
生容量Ｃ５が存在する（図１９参照）。また、フローテ
ィング金属電極４１についても、前述した寄生容量Ｃ
３、Ｃ４が付属する他に、封止用樹脂３６との間に形成
される寄生容量Ｃ６が存在する。したがって、寄生容量
Ｃ５、Ｃ６が、寄生容量Ｃ１〜Ｃ４に対して同程度の容
量値を持つ場合、高温バイアス試験中に封止用樹脂３６
が半絶縁状態になり、封止用樹脂３６におけるフローテ
ィング金属電極４０、４１上の箇所が１００（Ｖ）にな
ると、室温では約４５０（Ｖ）であったフローティング
金属電極４１の電位が、寄生容量Ｃ６の影響によって約
３００（Ｖ）に低下する。それと同様に、室温では約１
５０（Ｖ）であったフローティング金属電極４０の電位
は、寄生容量Ｃ５の影響で約１３０（Ｖ）に低下する。
それに応じて、プレート電極１８ｂの電位は、室温で約
３００（Ｖ）だったものが２００（Ｖ）程度に低下す
る。その結果、図２１に示すように、半導体領域２と酸
化膜１６との界面を横切る等電位線のうち、２００
（Ｖ）以上の部分は、Ｎ型拡散領域６の方向へと傾き、
そして、その界面における酸化膜１６側の電位は、Ｎ型
の半導体領域２表面に対して負電位になる。

【００３１】なお、Ｎ型の半導体領域２と酸化膜１６と
の界面において、酸化膜１６側が高温雰囲気中で負電位
になると、その界面のＳｉ−Ｈ、Ｓｉ−ＯＨなどの結合
が破壊され、正の固定電荷が発生することが報告されて
いる（日科技連出版社発行の著書『半導体デバイスの信
頼性技術』）。このような現象が起きて、半導体領域２
と酸化膜１６との界面に正の固定電荷が発生すると、酸
化膜１６中に負の可動電荷も発生する。すると、酸化膜
１６中の負の可動電荷は、金属電極２５の正の高電位に
時間の経過と共に引き寄せられ、酸化膜１６中の金属電
極２５寄りに負電荷が多く分布する領域が生じる一方、
負の可動電荷が発生した元々の箇所に正の固定電荷が多
く分布する領域が生じる。すなわち、金属電極２５に近
い酸化膜１６中の界面には負電荷が多く存在するため、
半導体領域２中の正孔が引き寄せられ、Ｎ型の半導体領
域２の表面がＰ型に反転してＰ型反転層４３になる。ま
た正の固定電荷が残存した領域では、半導体領域２中の
電子が引き寄せられ、半導体領域２中の電子密度が局部
的に高くなり、半導体領域２の表面近傍にＮ型蓄積層４
２が生じる。

【００３２】このようにして、図２１に示したＰ型反転
層４３とＮ型蓄積層４２とが半導体領域２の表面に形成
された場合、Ｐ型反転層４３の、Ｎ型拡散領域６に近い
部分で電界集中が発生する。このような電界集中は、高
耐圧半導体装置の耐圧を経時的に劣化させるものと考え
られる。

【００３３】次に、図２２および図２３を参照しなが
ら、第２の従来例としての高耐圧半導体装置を説明す
る。図２２は、第２の従来例の高耐圧半導体装置の要部
断面を示しており、図２３は、図２２に示した構成にお
ける寄生容量を示している。なお、図２２、図２３中の
部位において、第１の従来例（図１７）と同じ部位には
同じ符号を付与して説明を省略する。

【００３４】図２２に示した高耐圧半導体装置は、Ｐ型
のガードリング領域４４、４５を設けることによって半
導体装置の高耐圧化を図ったものである。図２２に示し
た第２の従来例と、図１７に示した第１の従来例との違
いは、第２の従来例では、フローティング金属電極（図
１７中の４０、４１）を設けていない点、およびＮ型の
半導体領域２内にＰ型のガードリング領域４４、４５が
形成されている点である。

【００３５】図２３に示すように、従来の半導体装置で
は、プレート電極１７ｂとガードリング領域４４との間
に寄生容量Ｃ７が存在し、ガードリング領域４４とプレ
ート電極１８ｂとの間に寄生容量Ｃ８が存在し、プレー
ト電極１８ｂとガードリング領域４５との間に寄生容量
Ｃ９が存在し、そして、ガードリング領域４５とプレー
ト電極１９ｂとの間に寄生容量Ｃ１０が存在する。これ
らの寄生容量Ｃ７〜Ｃ１０による直列回路によって、金
属電極２５と金属電極３３との間に印加される電圧を分
圧し、ガードリング領域４４、４５およびプレート電極
１８ｂの電位を設定している。少なくとも、室温状態で
はそのように考えても支障はない。

【００３６】この構成において、第１の従来例と同様に
高温バイアス試験を行うと、封止用樹脂３６が半絶縁状
態となり、その結果、表面保護膜３５表面が６００
（Ｖ）と０（Ｖ）との中間電位を持つことになる。その
中間電位が約１００（Ｖ）という低い電位になったとす
れば、封止用樹脂３６とプレート電極１８ｂとの間に寄
生容量Ｃ１１が存在するため、例えば、室温であれば約
３００（Ｖ）になるプレート電極１８ｂの電位が約２０
０（Ｖ）まで低下するようなことが起こる。すると、図
２２に示すように、ガードリング領域４４と４５との間
にＰ型反転層４３が生じて、ガードリング領域４４と４
５との間が導通し、高耐圧半導体装置の耐圧が低下す
る。

【００３７】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、高温で使用しても耐圧の劣化
が生じない優れた信頼性を有する高耐圧半導体装置を提
供することにある。

【００３８】

【課題を解決するための手段】本発明による高耐圧半導
体装置は、第１導電型の半導体基板上に形成された第２
導電型の半導体領域と、前記半導体領域に形成された第
２導電型のコンタクト用拡散領域と、前記コンタクト用
拡散領域から離間し且つ前記コンタクト用拡散領域を包
囲するように前記半導体領域内に形成された第１導電型
の分離拡散領域と、前記分離拡散領域と前記コンタクト
用拡散領域との間に位置する前記半導体領域の上に形成
されたフィールド絶縁膜と、前記コンタクト用拡散領域
と電気的に接続された金属電極と、前記コンタクト用拡
散領域から離間し且つ基板法線方向から見て前記コンタ
クト用拡散領域を包囲するように前記フィールド絶縁膜
上にフローティング状態で形成された複数のプレート電
極と、前記フィールド絶縁膜と前記複数のプレート電極
との上に形成された層間絶縁膜とを備え、前記金属電極
の一部は、前記複数のプレート電極のそれぞれの上に位
置する前記層間絶縁膜上に延在しており、前記金属電極
の前記一部と前記複数のプレート電極のそれぞれとは、
互いに容量結合しており、前記第２導電型のコンタクト
用拡散領域に囲まれた前記第２導電型の半導体領域に
は、ＣＭＯＳ回路と、抵抗および容量のいずれか一つま
たは両方とが設けられている。

【００３９】ある好適な実施形態において、前記高耐圧
半導体装置は、高電圧側駆動回路を含むインバータ制御
用高耐圧半導体装置であり、前記高電圧側駆動回路は、
前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれ
か一つまたは両方とを含んでいる。

【００４０】ある好適な実施形態において、前記金属電
極は、前記金属電極の一部として、複数の金属電極を有
しており、前記複数の金属電極のうちの少なくとも１つ
は、当該金属電極と容量結合しているプレート電極より
も狭い横幅を有する。

【００４１】ある好適な実施形態において、前記金属電
極は、前記複数のプレート電極のうちの最も前記コンタ
クト用拡散領域寄りに位置するプレート電極の上面の全
てを前記層間絶縁膜を介して覆っている部分を有してい
る。

【００４２】ある好適な実施形態において、前記金属電
極は、前記金属電極の一部として、複数の金属電極を有
しており、前記複数の金属電極のそれぞれの横幅は、前
記コンタクト用拡散領域から離れるほど狭くなってい
る。

【００４３】ある好適な実施形態において、前記複数の
プレート電極のそれぞれの下に位置する前記半導体領域
の上部に、第１導電型の複数のガードリング領域が形成
されている。

【００４４】ある好適な実施形態において、前記第１導
電型の半導体基板と、前記第２導電型の半導体領域との
間の高電圧側駆動回路用素子領域に対応した位置に、第
２導電型の埋込領域が形成されている。

【００４５】本発明による他の高耐圧半導体装置は、第
１導電型の半導体基板上に形成された絶縁層と、前記絶
縁層上に配置された第２導電型の半導体領域と、前記半
導体領域に形成された第２導電型のコンタクト用拡散領
域と、前記コンタクト用拡散領域から離間し且つ前記コ
ンタクト用拡散領域を包囲するように前記半導体領域内
に形成された分離用絶縁領域と、前記分離用絶縁領域と
前記コンタクト用拡散領域との間に位置する前記半導体
領域の上に形成されたフィールド絶縁膜と、前記コンタ
クト用拡散領域と電気的に接続された金属電極と、前記
コンタクト用拡散領域から離間し且つ基板法線方向から
見て前記コンタクト用拡散領域を包囲するように前記フ
ィールド絶縁膜上にフローティング状態で形成された複
数のプレート電極と、前記フィールド絶縁膜と前記複数
のプレート電極との上に形成された層間絶縁膜とを備
え、前記金属電極の一部は、前記複数のプレート電極の
それぞれの上に位置する前記層間絶縁膜上に延在してお
り、前記金属電極の前記一部と前記複数のプレート電極
のそれぞれとは、互いに容量結合しており、前記第２導
電型のコンタクト用拡散領域に囲まれた前記第２導電型
半導体領域には、ＣＭＯＳ回路と、抵抗および容量のい
ずれか一つまたは両方とが設けられている。

【００４６】ある好適な実施形態において、前記高耐圧
半導体装置は、高電圧側駆動回路を含むインバータ制御
用高耐圧半導体装置であり、前記高電圧側駆動回路は、
前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれ
か一つまたは両方とを含んでいる。

【００４７】ある好適な実施形態において、前記金属電
極は、前記金属電極の一部として、複数の環状金属電極
を有しており、前記複数の環状金属電極のうちの少なく
とも１つは、当該環状金属電極と容量結合しているプレ
ート電極よりも狭い横幅を有する。

【００４８】ある好適な実施形態において、前記金属電
極は、前記複数のプレート電極のうちの最も前記ドレイ
ン拡散領域寄りに位置するプレート電極の上面の全てを
前記層間絶縁膜を介して覆っている部分を有している。

【００４９】ある好適な実施形態において、前記金属電
極は、前記金属電極の一部として、複数の環状金属電極
を有しており、前記複数の環状金属電極のそれぞれの横
幅は、前記ドレイン拡散領域から離れるほど狭くなって
いる。

【００５０】ある好適な実施形態において、前記複数の
プレート電極のそれぞれの下に位置する前記半導体領域
の上部に、第１導電型の複数のガードリング領域が形成
されている。

【００５１】本発明による更に他の高耐圧半導体装置
は、第１導電型の半導体基板上に形成された第２導電型
の半導体領域と、前記半導体領域に形成された第２導電
型のコンタクト用拡散領域と、前記半導体領域の上に形
成されたフィールド絶縁膜と、前記コンタクト用拡散領
域と電気的に接続された金属電極と、前記コンタクト用
拡散領域から離間し且つ基板法線方向から見て前記コン
タクト用拡散領域を包囲するように前記フィールド絶縁
膜上にフローティング状態で形成された複数のプレート
電極と、前記フィールド絶縁膜と前記複数のプレート電
極との上に形成された層間絶縁膜とを備え、前記金属電
極の一部は、前記複数のプレート電極のそれぞれの上に
位置する前記層間絶縁膜上に延在しており、前記金属電
極の前記一部と前記複数のプレート電極のそれぞれと
は、互いに容量結合しており、前記第２導電型のコンタ
クト用拡散領域に囲まれた前記第２導電型の半導体領域
には、ＣＭＯＳ回路と、抵抗および容量のいずれか一つ
または両方とが設けられている。

【００５２】ある好適な実施形態において、前記金属電
極および前記層間絶縁膜の上に形成された表面保護膜
と、前記表面保護膜上に形成された封止樹脂部とをさら
に有する。

【００５３】ある好適な実施形態において、前記表面保
護膜は、ポリイミド系樹脂から構成された上層と、それ
よりも下層に、無機系材料から構成された絶縁層とを含
む多層膜である。

【００５４】本発明の高耐圧半導体装置によれば、フィ
ールド絶縁膜上にフローティング状態で形成された複数
のプレート電極のそれぞれの上に位置する層間絶縁膜上
に金属電極の一部が延在しており、その金属電極の一部
と複数のプレート電極のそれぞれとが互いに容量結合し
ている。このため、この容量結合により構成される容量
直列回路によって、プレート電極直下の半導体領域部分
の電位とプレート電極の上に位置する層間絶縁膜上の金
属電極の電位とを分圧して、フローティング状態のプレ
ート電極に適切なバイアス電圧を与えることが可能とな
る。その結果、半導体領域表面に発生し易いＰ型反転層
を抑制することができるため、抵抗および容量のいずれ
か一つまたは両方とを含む高耐圧半導体装置の耐圧を高
温時においても確保することができ、それにより、信頼
性に優れた高耐圧半導体装置を実現することができる。

【００５５】複数のプレート電極のうち、最も高電位側
のプレート電極が、層間絶縁膜を介して金属電極により
全て覆われている場合には、ストレスを受け易い表面保
護膜が絶縁不良を起こしても、下層の半導体領域に対し
て安定な電位を与えることができる。このため、高温時
の耐圧劣化を防止できるだけでなく、表面保護膜の絶縁
不良に起因する耐圧不良も防止することができる。

【００５６】

【発明の実施の形態】以下、図面を参照しながら、本発
明による実施形態を説明する。以下の図面においては、
説明の簡潔さのため、実質的に同一の機能を有する構成
要素を同一の参照符号で示す。以下の実施形態では、１
００Ｖ以上（例えば、５００〜８００Ｖ）の耐圧を有す
る高耐圧半導体装置に焦点を合わせて説明する。なお、
本発明は、以下の実施形態に限定されない。 （実施形態１）図１から図３を参照しながら、実施形態
１にかかる高耐圧半導体装置を説明する。図１は、本実
施形態の高耐圧半導体装置の断面構成を模式的に示して
おり、図２は、本実施形態の高耐圧半導体装置の平面構
成を模式的に示している。図２では、図面を見やすくす
るためにポリシリコン製のプレート電極と金属電極、及
び、コンタクト用Ｎ型拡散領域のみ表示している。

【００５７】図１に示した高耐圧半導体装置は、プレー
ト電極１８ａ、１９ａと、それらの上に位置する層間絶
縁膜３４を介して設けられた金属電極２５の一部（２５
−１、２５−２）とを互いに容量結合させることによっ
て、高温時における耐圧の劣化を防止している。高温時
における耐圧の劣化を防止する機構については後述す
る。本実施形態の高耐圧半導体装置は、ＰＮ接合分離技
術を用いて構成されており、プレート電極１８ａ、１９
ａおよび金属電極２５の一部（２５−１、２５−２）の
内側（中央部）に位置する高電圧側駆動回路用素子領域
内に、ＣＭＯＳ回路（ＣＭＯＳトランジスタ）と、抵抗
および容量のいずれか一つまたは両方とから構成された
高電圧側駆動回路が形成されている。図２に示すよう
に、高電圧側駆動回路用素子領域内の高電圧側駆動回路
は、金属配線４９を介して高電圧側制御信号によって制
御することができる。この高電圧側駆動回路は、インバ
ータ制御システムの低電圧側駆動回路と組み合わせて、
インバータ制御システムを構成することができる。当該
高電圧側駆動回路を含むインバータ制御システムは、照
明用、ＰＤＰ用、モータ用など、インバータ制御回路を
用いる各種用途に使用することができる。

【００５８】なお、本実施形態では、ＰＮ接合分離用の
金属配線３３の外側の領域に、インバータ制御システム
の低電圧側駆動回路（図１６中の１０６）が形成されて
おり、高電圧側駆動回路と低電圧側駆動回路とは、１チ
ップのＩＣ内に含まれている。ただし、この構成に限ら
ず、高電圧側駆動回路と、低電圧側駆動回路とを別々に
構成してもよい。

【００５９】本実施形態の高耐圧半導体装置の構成をさ
らに詳述する。本実施形態の高耐圧半導体装置は、Ｐ型
の半導体基板１と、半導体基板１に低濃度Ｎ型不純物を
導入することによって形成された半導体領域２とを有し
ている。本実施形態では、半導体領域２は、基板１の上
部（基板表面を含む）に形成されている。半導体領域２
の中央寄り表面には、高濃度Ｎ型不純物を導入させてな
るコンタクト用拡散領域６が形成されており、半導体基
板１と半導体領域２との界面の中央部には、Ｎ型埋込領
域３が形成されている。また、半導体領域２には、Ｎ型
拡散領域６から離間し且つＮ型拡散領域６を包囲するよ
うに、Ｐ型不純物を導入させてなる分離用拡散領域４が
形成されている。高濃度Ｎ型拡散領域６に囲まれた低濃
度Ｎ型半導体領域２内には、ＣＭＯＳ、容量、抵抗のよ
うな高電圧側駆動回路用素子が配置されている。

【００６０】分離拡散領域４上には、厚さの薄い酸化膜
１５が形成されており、酸化膜１５の上には、ドープド
ポリシリコンからなるプレート電極１７ａが形成されて
いる。分離拡散領域４と高濃度Ｎ型拡散領域６との間に
位置する半導体領域２の上には、厚さの厚い酸化膜（フ
ィールド絶縁膜）１６が形成されている。フィールド絶
縁膜１６上には、Ｎ型拡散領域６から離間し且つ基板法
線方向から見てＮ型拡散領域６を包囲するように複数の
プレート電極１８ａ、１９ａが形成されている。プレー
ト電極１８ａ、１９ａは、それぞれ、電気的にフローテ
ィング状態になっており、ドープドポリシリコンから構
成されている。また、酸化膜１５、１６およびプレート
電極１７ａ、１８ａ、１９ａ上には、酸化膜または窒化
膜などから構成された層間絶縁膜３４が形成されてい
る。

【００６１】分離拡散領域４には、分離用金属電極３３
が接続されている。また、コンタクト用Ｎ型拡散領域６
には、金属電極２５が接続されている。金属電極２５の
一部（２５−１、２５−２）は、プレート電極１８ａ、
１９ａのそれぞれの上に位置する層間絶縁膜３４上に延
在しており、金属電極２５の一部（２５−１、２５−
２）とプレート電極１８ａ、１９ａのそれぞれとは、互
いに容量結合している。

【００６２】なお、金属電極２５の一部２５−１、２５
−２は、連結部２５−３および金属電極本体（２５）を
介して、コンタクト用Ｎ型拡散領域６に電気的に接続さ
れている。さらに、金属電極２５（２５−１〜２５−
３）、金属電極２６〜３３を覆うように層間絶縁膜３４
上に表面保護膜３５が形成されており、そして、その上
をモールドする封止用樹脂３６が形成されている。

【００６３】本実施形態の表面保護膜３５は、例えば、
シリケートガラス、シリコンナイトライド、ポリイミド
系樹脂から構成されている。あるいは、これらの組み合
わせによって構成してもよく、表面保護膜３５は、積層
膜として構成してもよい。表面保護膜３５を積層膜とし
て構成する場合、上層には、ポリイミド系樹脂からなる
絶縁層を形成するのが好ましい。その場合、下層には、
無機材料からなる絶縁層（例えば、シリケートガラス
層、シリコンナイトライド層）が形成される。ポリイミ
ド系樹脂としては、ポリイミド樹脂の他、ポリアミドイ
ミド樹脂、ポリアミド酸樹脂（ポリイミド樹脂の前駆
体）などを挙げることができる。そして、本実施形態の
封止用樹脂３６は、例えば、ノボラックエポキシ樹脂等
から構成されている。

【００６４】なお、ポリイミド系樹脂は、ノボラックエ
ポキシ樹脂とは異なって高温（１５０℃）でも高い絶縁
性を維持するので、信頼性の有機絶縁膜として活用する
ことができる。また、ＣＶＤ法で形成する場合の無機系
の絶縁膜と比較して、ポリイミド系樹脂は、その膜厚を
制御し易いという利点もある。例えば、ポリイミド系樹
脂の前駆体の粘度を高めたり、その前駆体を２度塗りす
ることにより、容易に膜厚を厚くすることができる。そ
れゆえ、表面保護膜３５が、ポリイミド樹脂層から構成
されている場合や、ポリイミド樹脂層を例えば最上層に
有する多層膜から構成されている場合には、表面保護膜
の厚さを容易に制御することができる。表面保護膜３５
の厚さを厚くすると、プレート電極１８ａ、１９ａと封
止用樹脂３６との容量結合を小さくすることができるた
め、高温時の耐圧劣化を防ぐ効果をより大きくすること
ができる。

【００６５】本実施形態における半導体領域２は、低濃
度Ｎ型不純物を導入して構成するものであり、そして、
Ｐ型の半導体基板１とＮ型の半導体領域２との界面に
は、Ｎ型の埋込拡散層３が存在する。このＮ型埋込拡散
領域３の存在により、局部的に設けた埋込拡散領域３と
半導体基板１のＰＮ接合でブレークダウン現象を起こさ
せて、絶縁ゲート型トランジスタのドレインに印加され
る印加電圧を制限することができ、その結果、静電気、
電源サージ、落雷等によるサージに対する耐圧を高める
ことができる。また、Ｐ型半導体基板１との接合面から
Ｎ型半導体領域２内に拡がる空乏層が、高電圧側駆動回
路を構成するＰ型拡散層（例えば、７、１２、１３）に
到達すると、いわゆるパンチスルー現象により、Ｐ型拡
散層（例えば、７、１２、１３）からＰ型半導体基板１
に電流が漏れるという不具合が発生するのであるが、Ｎ
型の埋込拡散層３は、このような不具合を防止する役割
も担っている。

【００６６】ただし、本実施形態においては、Ｎ型埋込
拡散層３がある場合の構成を示したが、Ｎ型埋込拡散層
３はなくてもよい。その場合、Ｐ型の半導体基板１上に
Ｎ型のエピタキシャル層を成長させた構成にしても良い
し、Ｐ型の半導体基板１に選択的にＮ型ウエルを形成
し、そのＮ型ウエルを半導体領域２として活用しても良
い。Ｎ型ウエルを半導体領域２として活用する場合に
は、分離領域（分離拡散領域）４を形成せずに、Ｎ型ウ
エルの半導体領域２に、ＣＭＯＳ、容量、抵抗を形成す
ることも可能である。

【００６７】Ｐ型の半導体基板１上にＮ型のエピタキシ
ャル層を成長させた構成の場合には、Ｎ型のエピタキシ
ャル層の厚さを比較的厚くして、Ｐ型半導体基板１とＮ
型エピタキシャル層との接合面からＮ型エピタキシャル
層内に拡がる空乏層が、高電圧側駆動回路を構成するＰ
型拡散層（例えば、７、１２、１３）に達しないように
すればよい。また、Ｐ型の半導体基板１に選択的にＮ型
ウエルを形成する場合には、Ｎ型ウエルを比較的深く形
成して、Ｐ型半導体基板１とＮ型ウエル層との接合面か
らＮ型ウエル層内に拡がる空乏層が、Ｐ型拡散層（例え
ば、７、１２、１３）に達しないようにすればよい。

【００６８】以上に説明した耐圧は、主に、高耐圧半導
体装置の初期耐圧に関するものである。以下に、高温バ
イアス状態における寿命試験であってもその初期耐圧を
維持することができる動作原理について説明する。

【００６９】図３に示すように、プレート電極１８ａと
半導体領域２との間には寄生容量Ｃａ１が存在し、プレ
ート電極１９ａと半導体領域２との間には寄生容量Ｃａ
２が存在している。また、プレート電極１８ａと金属電
極２５−１との間には、寄生容量Ｃｂ１が存在してお
り、プレート電極１９ａと金属電極２５−２との間に
は、寄生容量Ｃｂ２が存在している。そして、金属電極
２５−１と封止用樹脂３６との間には寄生容量Ｃｃ１が
存在し、金属電極２５−２と封止用樹脂３６との間には
寄生容量Ｃｃ２が存在している。なお、金属電極２５−
１、２５−２には、金属電極２５の印加電圧Ｖ２＝６０
０（Ｖ）が印加されるため、寄生容量Ｃｃ１、Ｃｃ２
は、プレート電極１８ａ、１９ａにまで影響を及ぼさな
い。したがって、寄生容量Ｃａ１、Ｃａ２、Ｃｂ１、Ｃ
ｂ２の影響について考えれば良い。

【００７０】プレート電極１８ａの電位は、その直下に
位置する部分の半導体領域２の電位と金属電極２５の電
圧Ｖ２＝６００（Ｖ）との電位差を、Ｃａ１とＣｂ１と
の直列回路で分圧した電位となる。また、プレート電極
１９ａの電位は、その直下に位置する部分の半導体領域
２の電位と金属電極２５の電圧６００（Ｖ）との電位差
を、Ｃａ２とＣｂ２との直列回路で分圧した電位とな
る。このことを前提として、以下さらに説明を続ける。

【００７１】本実施形態の高耐圧半導体装置では、分離
拡散領域４とコンタクト用Ｎ型拡散領域６の間の領域の
うち、Ｎ型埋込拡散領域３が無い部分においては、いわ
ゆるリサーフと呼ばれる技術を活用して初期耐圧を確保
する。その原理を次に説明する。

【００７２】通常、分離拡散領域４および半導体基板１
を０（Ｖ）にした状態で、金属電極２５に高電圧側駆動
回路用電圧Ｖ２を与える。その印加電圧Ｖ２を０（Ｖ）
から徐々に上げてゆくと、まだそのＶ２が低い時には、
Ｐ型の分離拡散領域４とＮ型の半導体領域２とのＰＮ接
合による空乏層は、分離拡散領域４から半導体領域２に
向けてコンタクト用Ｎ型拡散領域６の方向に伸びる。そ
れと同時に、Ｎ型半導体領域２と半導体基板１とのＰＮ
接合からも空乏層が伸びてゆく。

【００７３】さらに電圧を上げると、Ｎ型半導体領域２
のＮ型埋込拡散領域３が無い部分は空乏層で埋まり、い
わゆる完全空乏化の状態になる。完全空乏化の状態にお
いては、空乏層の形状に起因して生じる電界集中が緩和
されるため、ポテンシャル分布は均一になり、その結
果、耐圧が向上する。このように、半導体領域内を空乏
化することにより、電界を緩和し半導体装置の耐圧を確
保する技術をリサーフ技術と呼んでいる。この技術によ
れば、横方向の距離を長くとると、単位距離あたりの電
位差が小さくなり、電界強度は小さくなるため、より高
耐圧特性を得ることができる。

【００７４】図１〜図３に示した構成では、金属電極２
５にＶ２＝６００（Ｖ）の電圧を与えても、図１におけ
るコンタクト用Ｎ型拡散領域６の近傍では空乏化されな
いように、分離拡散領域４とコンタクト用Ｎ型拡散領域
６との距離を確保した高耐圧のデバイス設計がなされて
いる。そして、この構成においては、空乏層内ではＰＮ
接合からの距離に依存して電位が変化し、まだ空乏化さ
れていない部分は同電位となる。

【００７５】以上のことからわかるように、図１〜図３
に示した構成においては、コンタクト用Ｎ型拡散領域６
に一番近いプレート電極１９ａ直下に位置する部分の半
導体領域２の電位は、ドレイン電圧よりも幾分下がる程
度であり、約５００（Ｖ）程度になる。また、分離拡散
領域４とコンタクト用Ｎ型拡散領域６との間の分離拡散
領域４寄りのプレート電極１８ａ直下に位置する半導体
領域２の部分の電位は、Ｖ２印加電圧６００（Ｖ）の半
分より少なめの電位となり、約２４０（Ｖ）になる。

【００７６】これらを基にして、前述したプレート電極
１８ａの電位を検証すると、その電位は、プレート電極
１８ａ直下の半導体領域２部分の電位（約２４０Ｖ）
と、金属電極２５−１の電圧６００（Ｖ）との電位差
を、Ｃａ１とＣｂ１の直列回路で分圧した電位となるの
で、約４２０（Ｖ）となる。また、プレート電極１９ａ
の電位を検証すると、その電位は、その直下の半導体領
域２部分の電位（約５００Ｖ）と金属電極２５−２の電
圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回
路で分圧した電位となるので、約５５０（Ｖ）となる。
これと同じ条件での電位分布の概念図を図４に示す。図
４は、金属電極２５に６００Ｖを印加した場合のポテン
シャル分布を示しており、０Ｖ、１００Ｖ、２００Ｖ、
３００Ｖ、４００Ｖ、５００Ｖ、６００Ｖの等電位線を
破線で表している。なお、図４に示した電位分布は、本
願発明者が行ったシミュレーションの結果と同様の傾向
を示すものである。

【００７７】図２１に示したように、従来の構成におい
ては、５００（Ｖ）以上の高電圧（例えば、６００Ｖ）
を金属電極２５に印加したまま、周囲温度１５０℃の高
温状態で動作させると金属電極２５と金属電極３３の間
の耐圧（図１６において、Ｖ２を印加する端子１０８と
ＧＮＤとの間の耐圧）が劣化するという現象が生じる。

【００７８】しかしながら、本実施形態の高耐圧半導体
装置では、同様に、５００（Ｖ）以上の高電圧（例え
ば、６００Ｖ）を金属電極２５に印加したまま、周囲温
度１５０℃の高温状態で動作させても、図４に示したよ
うな電位分布は維持され、金属電極２５と金属電極３３
の間における耐圧の劣化は生じない。その理由は、本実
施形態では、複数のプレート電極（１８ａ、１９ａ）の
それぞれの直上の層間絶縁膜３４上にまで金属電極２５
を延在させて、プレート電極（１８ａ、１９ａ）と金属
電極（２５−１、２５−２）とを容量結合させているた
め、表面保護膜３５以上の上層の影響を殆ど受けないよ
うにすることができるからである。

【００７９】図４から理解できるように、酸化膜１６と
半導体領域２との界面では、半導体領域２のほぼ全域に
わたって酸化膜１６側が高電位になる。このため、高温
バイアス試験をしても、従来例のように負の可動電荷が
発生しない。したがって、Ｐ型反転層の発生を防止する
ことができ、高温バイアス試験で初期耐圧が劣化する心
配を取り除くことができる。

【００８０】つまり、本実施形態の高耐圧半導体装置で
は、複数のプレート電極（１８ａ、１９ａ）のそれぞれ
の直上の層間絶縁膜３４上にまで金属電極２５を延在さ
せて、プレート電極（１８ａ、１９ａ）と金属電極（２
５−１、２５−２）とを容量結合させているため、プレ
ート電極（１８ａ、１９ａ）とその直上の金属電極（２
５−１、２５−２）との間の寄生容量と、そのプレート
電極（１８ａ、１９ａ）直下の半導体領域２との間の寄
生容量との直列回路で分圧された電圧によって、そのプ
レート電極（１８ａ、１９ａ）の電位を決定することが
でき、表面保護膜３５以上の上層の影響を殆ど受けない
ようにすることができる。その結果、フローティング状
態の各プレート電極（１８ａ、１９ａ）に半導体領域２
よりも高い電位を安定して与えることができ、高温バイ
アス信頼性試験においても金属電極２５と金属電極３３
の間の耐圧（図１６において、Ｖ２を印加する電源端子
１０８とＧＮＤとの間の耐圧）が劣化しない高耐圧半導
体装置を実現することができる。

【００８１】上述した本実施形態の構成では、プレート
電極１８ａ、１９ａの横幅と金属電極２５−１、２５−
２の横幅とを等しくしている。この構成においては、Ｃ
ａ１とＣｂ１の直列回路によってほぼ１／２の分圧を行
うので、プレート電極１８ａの電位と、その直下に位置
する部分の半導体領域２の電位との差が約１８０（Ｖ）
となる。場合によっては、その差電圧が大きいために、
プレート電極１７ａ寄りのプレート電極１８ａ端部の近
傍で電界集中が大きくなり、初期耐圧が十分に確保でき
ない問題が生じるおそれがある。そこで、この問題を回
避すべく、プレート電極と半導体領域との電位差を小さ
くするように、以下の実施形態２のような改変を行って
もよい。 （実施形態２）図５は、実施形態２にかかる高耐圧半導
体装置の断面構造を模式的に示している。本実施形態で
は、上記実施形態１と異なり、金属電極２５−１、２５
−２の横幅がプレート電極１８ａ、１９ａの１／２倍に
なるように構成されている。

【００８２】実施形態２の高耐圧半導体装置を実施形態
１のものと同様に検証すると、本実施形態の構成におい
ては、プレート電極１８ａ直下に位置する部分の半導体
領域２の電位（約２４０Ｖ）と、金属電極２５−１の電
圧６００（Ｖ）との電位差を、Ｃａ１とＣｂ１の直列回
路で分圧したものがプレート電極１８ａと半導体領域２
との電位差（約１２０Ｖ）となるので、プレート電極１
８ａは、約３６０（Ｖ）となる。また、プレート電極１
９ａの電位を検証すると、その電位は約５３０（Ｖ）と
なる。それは、プレート電極１９ａの電位は、その直下
の半導体領域２部分の電位（約５００Ｖ）と金属電極２
５−２の電圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ
２の直列回路で分圧した電位となるからである。

【００８３】これと同じ条件での電位分布の概念図も、
図５にあわせて示してある。図５中の破線は、等電位線
を表している。なお、図５に示した電位分布は、本願発
明者が行ったシミュレーションの結果と同様の傾向を示
すものである。

【００８４】図５から理解できるように、酸化膜１６と
半導体領域２との界面では、半導体領域２のほぼ全域に
わたって酸化膜１６側が高電位になる。その結果、Ｐ型
反転層の発生を防止して高温バイアス試験での耐圧劣化
を防止することができる。しかも、金属電極２５−１、
２５−２の横幅をプレート電極１８ａ、１９ａと等しく
した上記実施形態１の実験結果に比べると、金属電極２
５−１、２５−２の横幅を１／２倍した本実施形態の実
験結果の方が、プレート電極１８ａのプレート電極１７
ａ寄り端部における電界集中を緩和することができるこ
とがわかった。具体的には、上記実施形態１の例に比べ
て約２００（Ｖ）大きい初期耐圧が本実施形態の構成で
得られ、初期耐圧は約７００（Ｖ）となった。

【００８５】本実施形態では、プレート電極（１８ａ、
１９ａ）と金属電極（２５−１、２５−２）との容量結
合よりも、プレート電極（１８ａ、１９ａ）と半導体領
域２との容量結合の方を大きくすることができるため、
プレート電極（１８ａ、１９ａ）とその直下の半導体領
域２との電位差を小さくすることができ、その結果、プ
レート電極１８ａのプレート電極１７ａ寄り端部での電
界集中を緩和することができ、初期耐圧を十分に確保す
ることができる。しかも、その耐圧は高温バイアス試験
においても劣化しない。

【００８６】実施形態１および２において本願発明者が
行った実験で使用した条件を示すと、Ｐ型の半導体基板
１は、抵抗率５０Ω・ｃｍのものを使用し、Ｎ型の半導
体領域２は、抵抗率５Ω・ｃｍで厚み１５μｍとし、Ｎ
型の埋込拡散領域３は、１×１０¹⁵（ｃｍ^-3）の不純物
濃度のピークを持ち、深さ方向に約８μmの幅を持って
いる。膜厚の厚い酸化膜（フィールド酸化膜）１６の厚
みは、２μｍとした。層間絶縁膜３４は、１．２μｍ厚
のＣＶＤ膜と、８．５ｗｔ％のリンを含んだ１．８μｍ
厚のＣＶＤ膜とを積層した２層構造とした。また、表面
保護膜３５は、４．０ｗｔ％のリンを含んだ０．５μｍ
厚のＣＶＤ膜と、１．０μｍの窒化膜とを積層した２層
構造のものを用いた。これらの条件の下での実験によ
り、高温バイアス試験において金属電極２５と金属電極
３３の間の耐圧（図１６中の端子１０８とＧＮＤとの間
の耐圧）が劣化しない良好な結果が得られた。

【００８７】なお、実施形態２においては、金属電極２
５−１、２５−２は、その直下に位置するプレート電極
１８ａ、１９ａの１／２の横幅としたが、半導体装置に
要求される耐圧が低め（例えば、５００Ｖ程度のもの）
であれば、少し太め（例えば、２／３倍）の横幅であれ
ば良いし、逆に高めの耐圧が要求されるのであれば、少
し細め（例えば、１／４倍）の横幅に設定すれば良い。

【００８８】上述の実施形態２の構成は、如何なる状況
でも表面保護膜３５の絶縁性を確保することができると
いう前提に立ったものであり、金属電極２５−１、２５
−２の横幅をプレート電極１８ａ、１９ａの横幅に対し
て一律に（１／２倍と）狭くされている。しかし、この
構成の場合、仮に表面保護膜３５の欠陥が生じて絶縁性
が損なわれたときに、高電位側のプレート電極１９ａが
その影響を受け易くなるという不都合が生じるおそれが
ある。そこで、この不都合を回避すべく、以下の実施形
態３のような改変を行ってもよい。 （実施形態３）図６は、実施形態３にかかる高耐圧半導
体装置の要部断面構造を模式的に示している。本実施形
態では、上記実施形態２と異なり、プレート電極に対す
る金属電極との容量結合と、半導体領域２との容量結合
との割合をプレート電極毎に異ならせた構成にしてい
る。この構成によって、表面保護膜３５の絶縁性が損な
われた場合でも、高電位側のプレート電極１９ａへの影
響を小さくすることが可能となる。

【００８９】図６に示した構成においては、環状の金属
電極２５−１の横幅をプレート電極１８ａの１／２幅に
した上で、環状の金属電極２５−２の横幅を広くしてい
る。つまり、最もＮ型拡散領域６寄りに位置するプレー
ト電極１９ａの上面の全てを層間絶縁膜３４を介して覆
うように、環状の金属電極２５−２の横幅を広くした構
成にしている。その他の点については、上記実施形態１
および２と同じであるため、説明を省略する。

【００９０】本実施形態のように、環状の金属電極２５
−２の横幅を下層部に位置するプレート電極１９ａの横
幅よりも広くしても、プレート電極１９ａと金属電極２
５−２との間の寄生容量Ｃｂ２の値はほとんど変わらな
いため、実質的に上記実施形態と同様な作用・効果を得
ることができる。

【００９１】また、図６における金属電極２５−２の横
幅を更に広げてドレイン用金属電極２５と一体化させ
て、図７に示すような金属電極２５−４にしても、上記
実施形態と同様な作用・効果を得ることができる。な
お、図７は、図６に示した構成の改変例であり、金属電
極２５−４と、Ｐ型のガードリング領域４４、４５とを
設けたこと以外は、図６に示した構成と同じである。Ｐ
型のガードリング領域４４、４５の働きについては後述
する。なお、図７においてＰ型のガードリング領域４
４、４５を設けない構成にすることも可能である。

【００９２】図７に示した構成では、フローティング状
態のプレート電極１９ａの上層を金属電極２５−４で完
全に覆っているため、表面保護膜３５に欠陥が生じて絶
縁不良状態になったとしても、金属電極２５−４にドレ
イン電圧が与えられるため、絶縁不良の影響は金属電極
２５−４で遮断され、下層部に位置するプレート電極１
９ａやその直下に位置する半導体領域２部分に悪影響を
与えない。

【００９３】一方、分離拡散領域４寄りに形成されたフ
ローティング状態のプレート電極１８ａは、半導体領域
２との間の寄生容量Ｃａ１と、環状の金属電極２５−１
との間の寄生容量Ｃｂ１との直列回路による分圧で電位
が決まる。そして、金属電極２５−１の横幅がプレート
電極の横幅の１／２となっているため、Ｃａ１／Ｃｂ１
が約２倍の状態であり、プレート電極１８ａの電位は、
その直下の半導体領域２部分の電位より少し高めに設定
される。したがって、半導体領域２の表面にＰ型反転層
が生じることは無く、それゆえ、高温バイアス試験のよ
うな寿命試験を行っても、耐圧の劣化は生じない。ま
た、半導体領域２表面の電位が金属電極２５−１と２５
−２（または２５−４）によって段階的に下げられるた
め、局部的な電界集中は避けられ、高い初期耐圧が得ら
れる。

【００９４】なお、表面保護膜３５に欠陥が生じた場合
でも、金属電極２５−１は、金属電極２５に接続されて
いるため、絶縁不良の影響を受けずに、印加電位を維持
することができる。また、絶縁不良によって金属電極２
５−１の周辺部が導電性を持つと、その導電性を持った
部分が金属電極２５−１と同じ電位となり、その結果、
寄生容量Ｃｂ１が等価的に大きくなって、プレート電極
１８ａの電位が多少高めに設定される。すなわち、スト
レスの影響を受け易い表面保護膜３５が絶縁不良を起こ
しても、その絶縁不良が程度の小さなものであれば、信
頼性に殆ど影響しない高信頼性の高耐圧半導体装置を実
現することができる。

【００９５】上述した実施形態（図１〜図７など）で
は、２つのフローティング状態のプレート電極（１８
ａ、１９ａ）を用いた例で説明したが、これに限定され
ない。例えば、プレート電極を更に増やして３つや４つ
とし、その上層にそれぞれの金属電極を設けることも可
能である。 図８は、図７に示した実施形態の改変例で
あり、プレート電極を５つに増やし、且つ、Ｐ型のガー
ドリング領域を４つに増やしたものである。この構成で
実験した場合でも、高温バイアス試験において金属電極
２５と金属電極３３の間の耐圧（図１６中の端子１０８
とＧＮＤとの間の耐圧）が劣化しない良好な結果が得ら
れた。

【００９６】図８に示した構成の条件を例示すると、次
のようである。Ｐ型の半導体基板１は、抵抗率５０Ω・
ｃｍのものを使用し、Ｎ型の半導体領域２は、抵抗率５
Ω・ｃｍで厚み２０μｍとし、Ｎ型の埋込拡散領域３
は、１×１０¹⁵（ｃｍ^-3）の不純物濃度のピークを持
ち、深さ方向に約８μmの幅を持っている。Ｐ型のガー
ドリング領域４４、４５、４６、４７は、５×１０
¹⁶（ｃｍ^-3）の不純物表面濃度を持ち、接合深さは５μ
ｍである。ちなみに、Ｐ型のガードリング領域を配置し
ない構造においては、Ｎ型の半導体領域２は、抵抗率５
Ω・ｃｍ、厚み１５μｍとし、厚みを薄めに設定して、
半導体領域２の周縁部を空乏化し易くして、リサーフ技
術を活用できるように配慮する必要がある。

【００９７】膜厚の厚い酸化膜（フィールド酸化膜）１
６の厚みは、２μｍとした。層間絶縁膜３４は、１．２
μｍ厚のＣＶＤ膜と、８．５ｗｔ％のリンを含んだ１．
８μｍ厚のＣＶＤ膜とを積層した２層構造とした。ま
た、表面保護膜３５は、４．０ｗｔ％のリンを含んだ
０．５μｍ厚のＣＶＤ膜と、１．０μｍの窒化膜とを積
層した２層構造のものを用いた。プレート電極１７ａ、
１８ａ、１９ａ、２０ａ、２１ａは、リンをドープした
Ｎ型のポリシリコン電極を用いた。図８に示す断面での
各プレート電極の厚さは、０．５μｍであり、横幅は、
１８μｍである。また、各プレート電極の間隔は、３μ
ｍである。金属電極２５−１、２５−２、２５−４は、
Ｓｉを１％添加したＡｌ電極を用いており、その厚さ
は、１．２μｍである。金属電極２５−１、２５−２の
横幅は、７μｍであり、金属電極２５−４とプレート電
極２０ａとの重なりは、６μｍである。図８に示した本
実施形態の構成は、耐圧のマージを確保する上で最も好
ましいと本願発明者が考えたものであり、上記の条件
は、本願発明者が最良と考えたものである。なお、原理
を説明する上で簡略化した図４および図５の構造の条件
は、上記の寸法等と多少異なる。

【００９８】また、次のような改変もすることができ
る。例えば、複数の金属電極の横幅をコンタクト用Ｎ型
拡散領域６から離れるごとに段階的に狭くすれば、電界
集中をより緩和することができ、高い初期耐圧を確保で
きる他、表面保護膜の絶縁不良に対する影響をより受け
にくくすることができる。つまり、このような構成の場
合、Ｎ型拡散領域６から遠ざかるほどプレート電極と半
導体領域２との容量結合が大きくなるので、プレート電
極と半導体領域との電位差が小さくなる。このため、半
導体領域の全域に渡って電界集中を軽減することがで
き、その結果、初期耐圧を高くすることができる。しか
も、その耐圧は高温バイアス試験においても劣化しな
い。

【００９９】上記実施形態では、金属電極２５の一部
（２５−１等）を略長方形環状にしたが、図９に示すよ
うに、高電圧側駆動回路用素子領域を略円形にして、基
板法線方向から見て金属電極２５の一部が放射状となる
ように構成してもよい。すなわち、金属電極２５の一部
とプレート電極１８ａ、１９ａとが交差するようにした
金属電極２５にしてもよい。このような構成にしても、
上記実施形態と同様に、高温バイアス試験時に負の可動
電荷の発生を防止することができ、初期耐圧の劣化を抑
制することができる。また、図１０に示すように、放射
状に延びた金属電極２５の一部の根本を太くすれば、表
面保護膜３５の絶縁性が損なわれた場合でも、高電位側
のプレート電極への影響を小さくすることができる。

【０１００】さらに、高電圧側駆動回路用素子領域が略
長方形の場合でも、図１１に示すように、金属電極２５
の一部を放射状に構成することもできる。この構成の場
合も、表面保護膜３５の絶縁性が損なわれても、高電位
側のプレート電極への影響を小さくするために、放射状
に延びた金属電極２５の一部の根本を太くすることが好
ましい。 （実施形態４）次に、図１２を参照しながら、実施形態
４にかかる高耐圧半導体装置を説明する。図１２は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態は、誘電体分離構造を有してい
る点において、ＰＮ接合分離構造を有する上記実施形態
と異なる。同様の点については、説明の簡潔化を図るた
め省略する。

【０１０１】本実施形態の高耐圧半導体装置は、誘電体
分離法を用いて半導体領域２の周辺を絶縁物で完全に包
囲した構造を有している。すなわち、Ｐ型の半導体基板
１上に形成された張り合わせ用酸化膜３７の上に半導体
領域２が形成され、半導体領域２の周辺にトレンチ溝が
形成され、そのトレンチ溝内に分離用酸化膜３８とポリ
シリコン層３９とが埋設された構成となっている。

【０１０２】次に、この構成の動作を説明する。通常
は、プレート電極１７ａ、半導体基板１、Ｎ型半導体領
域４８を接地電位とし、金属電極２５に高電圧側駆動回
路用電源電圧Ｖ２を印加する。

【０１０３】図１２に示した構成において、金属電極２
５の電圧Ｖ２を徐々に上昇させると、分離用酸化膜３８
からＮ型拡散領域６に向かって横方向に空乏層が広が
り、一方、貼り合わせ用酸化膜３７からは上方向に空乏
層が広がる。金属電極２５の電圧Ｖ２の大きさに応じて
空乏層の広がりが変動する間は、高耐圧半導体装置の耐
圧は維持される。その空乏層がＮ型拡散領域６のような
高濃度Ｎ型不純物の領域にぶつかり電界強度が上昇する
と、ブレークダウン現象が起きる。

【０１０４】このように、半導体領域２の分離方法を変
更した本実施形態の構成においても、上述した実施形態
１の構成と同様にリサーフ技術を適用することができ
る。また、半導体領域２上の構造を上記実施形態２また
は３と同じようにすれば、同様に耐圧に関する信頼性
（特に、高温バイアスによる寿命試験）をより向上させ
ることができる。本実施形態のような誘電体分離構造を
採用した場合、半導体領域２と半導体基板１との間の寄
生容量が極めて小さくすることができるため、高周波特
性または高速スイッチング特性と高耐圧特性との両方を
満足する半導体装置を実現することができるため利点が
大きい。 （実施形態５）次に、図１３を参照しながら、実施形態
５にかかる高耐圧半導体装置を説明する。図１３は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態の高耐圧半導体装置は、図５に
示した実施形態２の構成におけるプレート電極１８ａ、
１９ａの直下に位置する半導体領域２に、ガードリング
領域４４および４５が付加された構成を有している。他
の点については、実施形態２の構成と同様であり、説明
の簡潔化を図るため省略する。

【０１０５】本実施形態の構成においては、分離拡散領
域４とコンタクト用Ｎ型拡散領域６との間に位置する半
導体領域２内にＰ型不純物を拡散することによって、ガ
ードリング領域４４と４５とが形成されている。ガード
リング領域４４は、プレート電極１８ａ直下に位置し、
一方、ガードリング領域４５は、プレート電極１９ａ直
下に位置している。

【０１０６】分離拡散領域４とコンタクト用Ｎ型拡散領
域６との間にガードリング領域４４、４５を形成した場
合、Ｐ型の分離拡散領域４とＮ型の半導体領域２とのＰ
Ｎ接合で生じる空乏層が横方向に広がる時に、ガードリ
ング領域４４や４５から広がる空乏層とくっつき合っ
て、空乏層全体の曲率を大きくすることができ、その結
果、電界集中を緩和して初期耐圧を大幅に向上すること
ができる。

【０１０７】本実施形態においては、プレート電極１８
ａ、１９ａと金属電極２５との間の寄生容量Ｃｂ１、Ｃ
ｂ２と、プレート電極１８ａ、１９ａとガードリング領
域４４、４５表面との間の寄生容量Ｃａ１、Ｃａ２との
直列回路によって、プレート電極１８ａ、１９ａの電位
が決定されるため、ガードリング領域４４、４５の表面
電位や半導体領域２の表面電位よりも、プレート電極１
８ａ及び１９ａの電位を高電位に設定することができ
る。その結果、半導体領域２表面の電位よりも酸化膜１
６側の電位を高くすることができ、高温バイアス試験時
にＮ型の半導体領域２の表面にＰ型反転層が生じること
を防止することができる。これにより、初期の耐圧が劣
化しないような優れた信頼性を得ることができる。

【０１０８】なお、図１３に示した構成に対し、次のよ
うな改変を行うことも可能である。図１４Ａは、図１３
に示した構成の改変例を示しており、半導体領域２を誘
電体分離した構造を有している。より詳細に説明する
と、図１４Ａに示した高耐圧半導体装置では、Ｐ型の半
導体基板１上に張り合わせ用酸化膜３７が形成され、且
つ、その上にＮ型の半導体領域２が配置されたＳＯＩ基
板を用いている。当該ＳＯＩ基板には、分離用溝が形成
されており、その分離用溝には、分離用酸化膜３８及び
ポリシリコン層３９が埋設されている。半導体領域２が
誘電体分離されている点以外は、図１１に示した構成と
基本的には変わらないため、同様の点については、説明
を省略する。

【０１０９】誘電体分離構造を採用した場合にも、ＰＮ
接合分離構造と同じようにリサーフ技術を活用できるこ
とは、上記実施形態４で説明した通りであり、図１４Ａ
に示した構成の耐圧特性は、図１３に示した構成のもの
とほぼ同等となる。したがって、誘電体分離構造を採用
することによって、高耐圧特性の信頼性と高周波特性の
両方を満足する高耐圧半導体装置を実現することができ
る。

【０１１０】さらに、図１４Ａに示した構成を、図１４
Ｂに示すような構成にすることも可能である。図１４Ｂ
に示した構成は、図１４ＡにおけるＮ型拡散領域６に一
番近い金属電極２５−２を金属電極２５と一体化したも
のである。

【０１１１】このような構成にすると、Ｎ型拡散領域６
に一番近いプレート電極１９ａの上を金属電極２５−４
で完全に覆って、プレート電極１９ａをドレイン電圧に
近い電位にすることができる。その結果、表面保護膜３
５が絶縁不良を起こしても、その下層部への悪影響を阻
止することができる。また、分離拡散領域４に近いプレ
ート電極１８ａの横幅に対して、プレート電極１８ａの
上層に位置する環状の金属電極２５−１の横幅を１／２
倍としているため、直下の半導体領域２部分との容量結
合を大きくすることができる。その結果、その半導体領
域２部分との電位差を余り大きくしないようにすること
ができ、局所的な電界集中を避けることができ、初期耐
圧を高くすることができる。さらに、表面保護膜３５が
絶縁不良を起こして、金属電極２５−１の周辺部が導電
性を持つようになったとしても、寄生容量が等価的に大
きくなり、プレート電極１８ａの電位が多少大きめに設
定されるだけなので、高耐圧に関する信頼性が殆ど損な
われないという利点も得られる。

【０１１２】上述の実施形態では、分離領域（分離拡散
領域、分離用溝など）とともに、半導体領域２が形成さ
れた例を示したが、分離領域は必ずしも必要でなく、分
離領域なしで半導体領域２を形成し、その半導体領域２
に半導体素子（ＣＭＯＳ回路、抵抗、容量）を形成する
ことも可能である。分離領域なしで半導体領域２を形成
するには、例えば、図１５（ａ）から（ｃ）に示すよう
にすればよい。

【０１１３】まず、図１５（ａ）に示すように、例えば
低濃度Ｐ型の半導体基板１上にレジスト１０１を形成
し、次いで、レジスト１０１をマスクとして、半導体基
板１に、低エネルギーイオン注入と高エネルギーイオン
注入との２段階のイオン注入を行う。図１５（ａ）中の
点線１１５は高エネルギーイオン注入の注入位置を表し
ており、点線１１６は低エネルギーイオン注入の注入位
置を表している。その後、加熱処理を行うと、図１５
（ｂ）に示すような、Ｎ型ウェル領域（半導体領域）２
を得ることができる。

【０１１４】その後は、レジスト１０２をマスクとして
イオン注入を行い、加熱処理を行えば、図１５（ｃ）に
示すように、拡散領域１１８（例えば、Ｐ型ウェルとし
てのＰ型拡散層７など）を形成すればよい。このように
して、Ｎ型ウェル領域（半導体領域）２が形成された後
は、公知の技術を利用して、Ｎ型ウェル領域（半導体領
域）２に半導体素子を形成することができるので、上記
実施形態で説明したようなデバイス構造を実現すること
ができる。

【０１１５】本実施形態のＮ型ウェル領域２を形成する
場合、例えば、Ｎ型不純物としてリンを使用するとき、
加速エネルギー７０ＫｅＶ〜３００ＫｅＶの低エネルギ
ーイオン注入によって半導体基板の表面から浅い位置に
リンを注入し、そして、加速エネルギー５００ＫｅＶ〜
５ＭｅＶの高エネルギーイオン注入によって半導体基板
の表面から深い位置にリンをイオン注入した後、加熱処
理を行えばよい。

【０１１６】図１５（ａ）から（ｃ）で説明した技術を
用いると、エピタキシャル層を用いないでよいこと、お
よび／または、半導体領域２を包囲する分離領域を形成
する必要が無いため、工程数を大幅に簡略化することが
でき、その結果、製造コストを大幅に削減することがで
きるというメリットが得られる。

【０１１７】また、図１５（ａ）から（ｃ）に示した技
術に基づいて、同一基板上に複数の半導体装置を作製す
る場合、図１５（ｄ）に示すように、隣接するＮ型ウェ
ル領域２−１、２−２の間は、低濃度Ｐ型の半導体基板
１のみで電気的分離を行うことになる。この構成を有す
るデバイスにおいて、半導体基板１の表面上に形成され
た金属配線（不図示）に高電位が印加されると、その金
属配線直下に位置する半導体基板１の表面がＮ型に反転
して、Ｎ型反転層が生じ易くなる。すると、Ｎ型ウェル
領域２−１と２−２との間（図１５（ｄ）中のｘ）にリ
ーク電流が流れ易くなるので、トランジスタ同士の電気
的分離が不完全になりやすい。

【０１１８】ただし、この電気的分離の問題は、Ｎ型ウ
ェル領域２−１と２−２との離間距離ｘを十分確保すれ
ば、解決することができる。したがって、高電位が印加
される出力トランジスタについての離間距離ｘは大きく
し、一方、集積比率の大きい小信号処理用のトランジス
タについての離間距離ｘは小さくすれば、半導体装置
（ＩＣ）の集積度を損なわずに、電気的分離を行うこと
ができる。

【０１１９】また、図１５（ｅ）に示すように、Ｎ型ウ
ェル領域２−１と２−２との間の表面にＰ型の高濃度分
離拡散領域１１９を形成することによっても、当該電気
的分離の問題を解決することができる。このように高濃
度分離拡散領域１１９（１１９−１、１１９−２）を形
成すると、金属配線（不図示）の印加電圧にかかわら
ず、金属配線直下に位置する半導体基板１の表面にＮ型
反転層が発生することを防止することができる。そのた
め、高電圧が印加される複数の出力トランジスタ（半導
体領域２−１，２−２）同士の離間距離ｘを小さくして
も、良好な電気的絶縁を得ることができ、そして、高耐
圧半導体装置の集積度を高めることが可能となる。

【０１２０】以上、本発明の好ましい例について説明し
たが、こうした記述は限定事項ではなく、勿論、種々の
変形が可能である。

【０１２１】

【発明の効果】本発明の高耐圧半導体装置によれば、フ
ィールド絶縁膜上にフローティング状態で形成された複
数のプレート電極のそれぞれの上に位置する層間絶縁膜
上に金属電極の一部が延在しており、その金属電極の一
部と複数のプレート電極のそれぞれとが互いに容量結合
しているため、高温で使用しても耐圧が劣化しない信頼
性に優れた高耐圧半導体装置を提供することができる。
本発明の高耐圧半導体装置が、高電圧側駆動回路を含む
インバータ制御用高耐圧半導体装置である場合には、高
温で使用する場合でも優れた信頼性を有するインバータ
制御システムを構成することができる。

【図面の簡単な説明】

【図１】実施形態１にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。

【図２】実施形態１にかかる高耐圧半導体装置の要部平
面構造を示す要部平面図である。

【図３】実施形態１にかかる高耐圧半導体装置の寄生容
量を説明するための断面図である。

【図４】実施形態１にかかる高耐圧半導体装置の電位分
布を説明するための断面図である。

【図５】実施形態２にかかる高耐圧半導体装置の要部断
面構造と電位分布を示す要部断面図である。

【図６】実施形態３にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。

【図７】実施形態３の改変例の要部断面構造を示す要部
断面図である。

【図８】実施形態３の改変例の要部断面構造を示す要部
断面図である。

【図９】実施形態３の改変例の平面構造を示す平面図で
ある。

【図１０】実施形態３の改変例の平面構造を示す平面図
である。

【図１１】実施形態３の改変例の平面構造を示す平面図
である。

【図１２】実施形態４にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。

【図１３】実施形態５にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。

【図１４Ａ】実施形態５の改変例の要部断面構造を示す
要部断面図である。

【図１４Ｂ】実施形態５の改変例の要部断面構造を示す
要部断面図である。

【図１５】（ａ）から（ｃ）は、分離領域なしで半導体
領域２を形成する方法を説明するための工程断面図であ
る。（ｄ）は、半導体基板１のみで電気的分離を行う構
成を模式的に示す断面図であり、そして、（ｅ）は、高
濃度分離拡散領域１０９が形成された構成を模式的に示
す断面図である。

【図１６】インバータ制御システムの一例である、照明
用インバータ制御システムの概要構成図である。

【図１７】第１の従来例の要部断面構造を示す要部断面
図である。

【図１８】第一の従来例の要部平面構造を示す要部平面
図である。

【図１９】第一の従来例の寄生容量を説明するための断
面図である。

【図２０】第１の従来例における常温時の電位分布を説
明するための断面図である。

【図２１】第１の従来例における高温バイアス試験時の
耐圧劣化を説明するための断面図である。

【図２２】第２の従来例である高耐圧半導体装置の耐圧
劣化を説明するための断面図である。

【図２３】第２の従来例である高耐圧半導体装置の寄生
容量を説明するための断面図である。

【符号の説明】

１ Ｐ型半導体基板 ２ Ｎ型半導体領域 ３ Ｎ型埋込拡散領域 ４ Ｐ型分離拡散領域 ６ Ｎ型高濃度拡散領域 ７ 高電圧側駆動回路用ＮｃｈＭＯＳのボデイ拡散領
域 ８ 高電圧側駆動回路用ＮｃｈＭＯＳのソース拡散領
域 ９ 高電圧側駆動回路用ＮｃｈＭＯＳのドレイン拡散
領域 １０ 高電圧側駆動回路用ＰｃｈＭＯＳのソース拡散領
域 １１ 高電圧側駆動回路用ＰｃｈＭＯＳのドレイン拡散
領域 １２ 高電圧側駆動回路用ＭＯＳ容量の電極用Ｐ型拡散
領域 １３ 高電圧側駆動回路用Ｐ型拡散抵抗 １５ 薄い酸化膜 １６ 厚い酸化膜 １８ａ、１８ｂ、１９ａ、２０ａ、２１ａ フローティ
ング状態のプレート電極 １７ａ、１７ｂ、１９ｂ プレート電極 ２２ 高電圧側駆動回路用ＮｃｈＭＯＳのゲート電極 ２３ 高電圧側駆動回路用ＰｃｈＭＯＳのゲート電極 ２４ 高電圧側駆動回路用ＭＯＳ容量の電極 ２５ Ｎ型半導体領域２に電位を与えるための金属電極 ２５−１、２５−２ ２５に接続されている金属電極 ２５−３ 金属電極２５、２５−１、２５−２を接続す
るための連結部 ２５−４ プレート電極１９ａを覆うように延長され
た、半導体領域２に電位を与えるための金属電極 ２６ 高電圧側駆動回路用ＮｃｈＭＯＳのソース金属電
極 ２７ 高電圧側駆動回路用ＮｃｈＭＯＳのドレイン金属
電極 ２８ 高電圧側駆動回路用ＰｃｈＭＯＳのソース金属電
極 ２９ 高電圧側駆動回路用ＰｃｈＭＯＳのドレイン金属
電極 ３０ 高電圧側駆動回路用ＭＯＳ容量の金属電極 ３１、３２ 高電圧側駆動回路用抵抗の金属電極 ３３ Ｐ型分離拡散領域とＰ型基板に電位を与えるため
の金属電極 ３４ 層間絶縁膜 ３５ 表面保護膜 ３６ 封止用樹脂 ３７ 張り合わせ用酸化膜 ３８ 分離用酸化膜 ３９ ポリシリコン層 ４０、４１ フローテイング金属電極 ４２ Ｎ型蓄積層 ４３ Ｐ型反転層 ４４、４５、４６、４７ Ｐ型ガードリング拡散領域 ４８ Ｎ型半導体領域 ４９ 高電圧側制御信号用の金属配線 １０１、１０２ 高耐圧Ｎｃｈパワ−ＭＯＳトランジス
タ １０３ コンデンサ １０４ 高耐圧ダイオード １０５ 高電圧側駆動回路ブロック（フローテイングブ
ロック） １０６ 低電圧側駆動回路ブロック １０７ 低電圧側駆動回路用電源端子 １０８ 高電圧側駆動回路用電源端子 １０９ 蛍光灯駆動用出力端子 １１０ 蛍光灯駆動用高電圧端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F032 AA35 AA44 AA47 AB01 AC01 AC04 CA01 CA03 CA14 CA17 CA24 5F048 AA04 AA05 AA07 AB10 AC03 AC06 AC10 BA02 BA12 BB05 BE03 BF11 BG14 BH01 BH04 BH05 BH07

Claims (19)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に形成された
   第２導電型の半導体領域と、 前記半導体領域に形成された第２導電型のコンタクト用
   拡散領域と、 前記コンタクト用拡散領域から離間し且つ前記コンタク
   ト用拡散領域を包囲するように前記半導体領域内に形成
   された第１導電型の分離拡散領域と、 前記分離拡散領域と前記コンタクト用拡散領域との間に
   位置する前記半導体領域の上に形成されたフィールド絶
   縁膜と、 前記コンタクト用拡散領域と電気的に接続された金属電
   極と、 前記コンタクト用拡散領域から離間し且つ基板法線方向
   から見て前記コンタクト用拡散領域を包囲するように前
   記フィールド絶縁膜上にフローティング状態で形成され
   た複数のプレート電極と、 前記フィールド絶縁膜と前記複数のプレート電極との上
   に形成された層間絶縁膜とを備え、 前記金属電極の一部は、前記複数のプレート電極のそれ
   ぞれの上に位置する前記層間絶縁膜上に延在しており、
   前記金属電極の前記一部と前記複数のプレート電極のそ
   れぞれとは、互いに容量結合しており、 前記第２導電型のコンタクト用拡散領域に囲まれた前記
   第２導電型の半導体領域には、ＣＭＯＳ回路と、抵抗お
   よび容量のいずれか一つまたは両方とが設けられてい
   る、高耐圧半導体装置。
2. 【請求項２】 前記高耐圧半導体装置は、高電圧側駆動
   回路を含むインバータ制御用高耐圧半導体装置であり、 前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵
   抗および前記容量のいずれか一つまたは両方とを含んで
   いる、請求項１に記載の高耐圧半導体装置。
3. 【請求項３】 前記金属電極は、前記金属電極の一部と
   して、複数の金属電極を有しており、 前記複数の金属電極のうちの少なくとも１つは、当該金
   属電極と容量結合しているプレート電極よりも狭い横幅
   を有する、請求項１または２に記載の高耐圧半導体装
   置。
4. 【請求項４】 前記金属電極は、前記複数のプレート電
   極のうちの最も前記コンタクト用拡散領域寄りに位置す
   るプレート電極の上面の全てを前記層間絶縁膜を介して
   覆っている部分を有している、請求項１から３の何れか
   一つに記載の高耐圧半導体装置。
5. 【請求項５】 前記金属電極は、前記金属電極の一部と
   して、複数の金属電極を有しており、 前記複数の金属電極のそれぞれの横幅は、前記コンタク
   ト用拡散領域から離れるほど狭くなっている、請求項１
   から４の何れか一つに記載の高耐圧半導体装置。
6. 【請求項６】 前記複数のプレート電極のそれぞれの下
   に位置する前記半導体領域の上部に、第１導電型の複数
   のガードリング領域が形成されている、請求項１から５
   の何れか一つに記載の高耐圧半導体装置。
7. 【請求項７】 前記第１導電型の半導体基板と、前記第
   ２導電型の半導体領域との間の高電圧側駆動回路用素子
   領域に対応した位置に、第２導電型の埋込領域が形成さ
   れている、請求項１から６の何れか一つに記載の高耐圧
   半導体装置。
8. 【請求項８】 前記金属電極および前記層間絶縁膜の上
   に形成された表面保護膜と、前記表面保護膜上に形成さ
   れた封止樹脂部とをさらに有する、請求項１から７の何
   れか一つに記載の高耐圧半導体装置。
9. 【請求項９】 前記表面保護膜は、ポリイミド系樹脂か
   ら構成された上層と、それよりも下層に、無機系材料か
   ら構成された絶縁層とを含む多層膜である、請求項８に
   記載の高耐圧半導体装置。
10. 【請求項１０】 第１導電型の半導体基板上に形成され
    た絶縁層と、 前記絶縁層上に配置された第２導電型の半導体領域と、 前記半導体領域に形成された第２導電型のコンタクト用
    拡散領域と、 前記コンタクト用拡散領域から離間し且つ前記コンタク
    ト用拡散領域を包囲するように前記半導体領域内に形成
    された分離用絶縁領域と、 前記分離用絶縁領域と前記コンタクト用拡散領域との間
    に位置する前記半導体領域の上に形成されたフィールド
    絶縁膜と、 前記コンタクト用拡散領域と電気的に接続された金属電
    極と、 前記コンタクト用拡散領域から離間し且つ基板法線方向
    から見て前記コンタクト用拡散領域を包囲するように前
    記フィールド絶縁膜上にフローティング状態で形成され
    た複数のプレート電極と、 前記フィールド絶縁膜と前記複数のプレート電極との上
    に形成された層間絶縁膜とを備え、 前記金属電極の一部は、前記複数のプレート電極のそれ
    ぞれの上に位置する前記層間絶縁膜上に延在しており、
    前記金属電極の前記一部と前記複数のプレート電極のそ
    れぞれとは、互いに容量結合しており、 前記第２導電型のコンタクト用拡散領域に囲まれた前記
    第２導電型半導体領域には、ＣＭＯＳ回路と、抵抗およ
    び容量のいずれか一つまたは両方とが設けられている、
    高耐圧半導体装置。
11. 【請求項１１】 前記高耐圧半導体装置は、高電圧側駆
    動回路を含むインバータ制御用高耐圧半導体装置であ
    り、 前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵
    抗および前記容量のいずれか一つまたは両方とを含んで
    いる、請求項１０に記載の高耐圧半導体装置。
12. 【請求項１２】 前記金属電極は、前記金属電極の一部
    として、複数の環状金属電極を有しており、 前記複数の環状金属電極のうちの少なくとも１つは、当
    該環状金属電極と容量結合しているプレート電極よりも
    狭い横幅を有する、請求項１０または１１に記載の高耐
    圧半導体装置。
13. 【請求項１３】 前記金属電極は、前記複数のプレート
    電極のうちの最も前記ドレイン拡散領域寄りに位置する
    プレート電極の上面の全てを前記層間絶縁膜を介して覆
    っている部分を有している、請求項１０から１２の何れ
    か一つに記載の高耐圧半導体装置。
14. 【請求項１４】 前記金属電極は、前記金属電極の一部
    として、複数の環状金属電極を有しており、 前記複数の環状金属電極のそれぞれの横幅は、前記ドレ
    イン拡散領域から離れるほど狭くなっている、請求項１
    ０から１３の何れか一つに記載の高耐圧半導体装置。
15. 【請求項１５】 前記複数のプレート電極のそれぞれの
    下に位置する前記半導体領域の上部に、第１導電型の複
    数のガードリング領域が形成されている、請求項１０か
    ら１４の何れか一つに記載の高耐圧半導体装置。
16. 【請求項１６】 前記金属電極および前記層間絶縁膜の
    上に形成された表面保護膜と、前記表面保護膜上に形成
    された封止樹脂部とをさらに有する、請求項１０から１
    ５の何れか一つに記載の高耐圧半導体装置。
17. 【請求項１７】 前記表面保護膜は、ポリイミド系樹脂
    から構成された上層と、それよりも下層に、無機系材料
    から構成された絶縁層とを含む多層膜である、請求項１
    ６に記載の高耐圧半導体装置。
18. 【請求項１８】 第１導電型の半導体基板上に形成され
    た第２導電型の半導体領域と、 前記半導体領域に形成された第２導電型のコンタクト用
    拡散領域と、 前記半導体領域の上に形成されたフィールド絶縁膜と、 前記コンタクト用拡散領域と電気的に接続された金属電
    極と、 前記コンタクト用拡散領域から離間し且つ基板法線方向
    から見て前記コンタクト用拡散領域を包囲するように前
    記フィールド絶縁膜上にフローティング状態で形成され
    た複数のプレート電極と、 前記フィールド絶縁膜と前記複数のプレート電極との上
    に形成された層間絶縁膜とを備え、 前記金属電極の一部は、前記複数のプレート電極のそれ
    ぞれの上に位置する前記層間絶縁膜上に延在しており、
    前記金属電極の前記一部と前記複数のプレート電極のそ
    れぞれとは、互いに容量結合しており、 前記第２導電型のコンタクト用拡散領域に囲まれた前記
    第２導電型の半導体領域には、ＣＭＯＳ回路と、抵抗お
    よび容量のいずれか一つまたは両方とが設けられてい
    る、高耐圧半導体装置。
19. 【請求項１９】 前記金属電極および前記層間絶縁膜の
    上に形成された表面保護膜と、前記表面保護膜上に形成
    された封止樹脂部とをさらに有する、請求項１８に記載
    の高耐圧半導体装置。