JP2003068756A - Method for acquiring simulation parameter of transistor - Google Patents
Method for acquiring simulation parameter of transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、論理回路及びメモ
リ等に使用されるトランジスタのシミュレーション用パ
ラメータの取得方法に関し、特に、シミュレーション精
度の向上に好適なトランジスタのシミュレーション用パ
ラメータの取得方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for acquiring simulation parameters for transistors used in logic circuits and memories, and more particularly to a method for acquiring simulation parameters for transistors suitable for improving simulation accuracy.
【０００２】[0002]
【従来の技術】トランジスタの設計においては、そのト
ランジスタの挙動を予めシミュレーションにより求めて
おくことが重要視され、このシミュレーションにおいて
は、トランジスタにおける接合容量に関連するパラメー
タが特に重要である。これは、トランジスタにおける接
合容量は、その動作速度等に大きな影響を及ぼすからで
ある。また、近時、電界効果トランジスタがアナログ回
路に混載されているため、そのシミュレーションは不可
欠なものとなっている。このようなシミュレーション
は、実際に製造したモデルにおいて測定された接合容量
から種々のシミュレーション用パラメータを予め取得し
ておき、そのシミュレーション用パラメータに基づいて
行われる。なお、シミュレーションのプログラムとして
は、ＳＰＩＣＥ（Simulation Program with Integrated
Circuit Emphasis）が多用されている。2. Description of the Related Art In designing a transistor, it is important to obtain the behavior of the transistor by simulation in advance. In this simulation, a parameter related to the junction capacitance of the transistor is particularly important. This is because the junction capacitance of the transistor has a great influence on its operating speed and the like. Further, recently, since the field effect transistor is mixedly mounted on the analog circuit, the simulation thereof is indispensable. Such a simulation is performed on the basis of the simulation parameters obtained by previously acquiring various simulation parameters from the junction capacitance measured in the actually manufactured model. As a simulation program, SPICE (Simulation Program with Integrated
Circuit Emphasis) is often used.
【０００３】ＳＰＩＣＥでは、印加電圧Ｖと接合容量Ｃ
との関係は、下記数式１で表される。In SPICE, applied voltage V and junction capacitance C
The relationship with is expressed by the following mathematical formula 1.
【０００４】[0004]
【数１】 [Equation 1]
【０００５】但し、Ｃｊ、Ｍｊ及びＰｂはパラメータで
あり、実際に作製した種々のモデルに対する実測に基づ
いて決定される。However, Cj, Mj, and Pb are parameters and are determined based on actual measurements of various models actually manufactured.
【０００６】図４はトランジスタが設けられた半導体装
置の構造を示す図であって、（ａ）は平面図、（ｂ）は
（ａ）中のＡ−Ａ線による断面図である。従来の半導体
装置においては、半導体基板１上にｐ−エピタキシャル
層２が形成されている。また、素子活性領域１０を区画
するフィールド絶縁膜４がｐ−エピタキシャル層２の表
面に形成されている。更に、ｐ−エピタキシャル層２の
表面にフィールド絶縁膜４を包み込むようにしてｐウェ
ル３が形成されている。そして、素子活性領域１０内に
トランジスタ１１が形成されている。4A and 4B are views showing the structure of a semiconductor device provided with a transistor. FIG. 4A is a plan view and FIG. 4B is a sectional view taken along the line AA in FIG. In the conventional semiconductor device, the p − epitaxial layer 2 is formed on the semiconductor substrate 1. A field insulating film 4 that partitions the element active region 10 is formed on the surface of the p − epitaxial layer 2. Further, a p well 3 is formed on the surface of the p − epitaxial layer 2 so as to surround the field insulating film 4. Then, the transistor 11 is formed in the element active region 10.
【０００７】トランジスタ１１には、ｐ−エピタキシャ
ル層２の表面に形成されたソース拡散層５及びドレイン
拡散層６が設けられている。ソース拡散層５及びドレイ
ン拡散層６は、ＬＤＤ（Lightly Doped Drain）構造を
有しており、夫々ｎ−拡散層５ａ及びｎ＋拡散層５ｂ、
ｎ−拡散層６ａ及びｎ＋拡散層６ｂから構成されてい
る。また、ｐ−エピタキシャル層２上にゲート絶縁膜７
及びゲート電極８が積層され、ゲート絶縁膜７及びゲー
ト電極８の側方にサイドウォール絶縁膜９が形成されて
いる。なお、ｐ−エピタキシャル層２のゲート電極近傍
にはゲート注入（チャネルドーピング）が施されてい
る。The transistor 11 is provided with a source diffusion layer 5 and a drain diffusion layer 6 formed on the surface of the p − epitaxial layer 2. The source diffusion layer 5 and the drain diffusion layer 6 have an LDD (Lightly Doped Drain) structure, and are n − diffusion layer 5a and n + diffusion layer 5b, respectively.
It is composed of an n − diffusion layer 6a and an n + diffusion layer 6b. In addition, the gate insulating film 7 is formed on the p − epitaxial layer 2.
And the gate electrode 8 are stacked, and the sidewall insulating film 9 is formed on the side of the gate insulating film 7 and the gate electrode 8. Gate implantation (channel doping) is performed in the vicinity of the gate electrode of the p − epitaxial layer 2.
【０００８】このように構成されたトランジスタに対す
るＳＰＩＣＥパラメータ（シミュレーション用パラメー
タ）としては、拡散層５及び６とフィールド絶縁膜４と
の境界における接合容量に対する数式１のパラメータＣ
ｊｓｗ、Ｐｂｓｗ及びＭｊｓｗ、拡散層５及び６の底面
とｐ−エピタキシャル層２との境界における接合容量に
対する数式１のパラメータＣｊａｒｅａ、Ｐｂａｒｅａ
及びＭｊａｒｅａ、並びに拡散層５及び６のゲート電極
８側の側面とチャネルとしてのｐ−エピタキシャル層２
との境界における接合容量に対する数式１のパラメータ
Ｃｊｓｗｇ、Ｐｂｓｗｇ及びＭｊｓｗｇの総計で９個の
パラメータが必要とされる。そして、その取得において
は、拡散層５及び６とフィールド絶縁膜４との境界にお
ける接合容量Ｃｓｗ、拡散層５及び６の底面とｐ−エピ
タキシャル層２との境界における接合容量Ｃａｒｅａ、
並びに拡散層５及び６のゲート電極８側の側面とチャネ
ルとしてのｐ−エピタキシャル層２との境界における接
合容量Ｃｓｗｇを測定し、これら３種の接合容量の接合
容量特性を導き出すことが必要とされる。なお、接合容
量特性とは、例えばＰＮ接合に対する印加電圧と接合容
量の大きさとの関係をいう。図５は接合容量特性の例を
示すグラフ図である。図５において、負の印加電圧は逆
バイアス状態となっていることを示す。これらの接合容
量の測定方法及びその測定結果に基づく接合容量特性か
らのＳＰＩＣＥパラメータの取得方法は、例えば「BSIM
3v3 Modeling Package (1998年)」に記載されている。As SPICE parameters (simulation parameters) for the transistor thus configured, the parameter C of the numerical formula 1 for the junction capacitance at the boundary between the diffusion layers 5 and 6 and the field insulating film 4 is used.
jsw, Pbsw and Mjsw, the parameters Cjarea and Pbarea of Equation 1 for the junction capacitance at the boundaries between the bottom surfaces of the diffusion layers 5 and 6 and the p − epitaxial layer 2.
And Mjarea, and the side surfaces of the diffusion layers 5 and 6 on the gate electrode 8 side and the p − epitaxial layer 2 as a channel.
A total of nine parameters of the parameters Cjswg, Pbswg, and Mjswg for the junction capacitance at the boundary of and are required. Then, in the acquisition, the junction capacitance Csw at the boundary between the diffusion layers 5 and 6 and the field insulating film 4, the junction capacitance Care at the boundary between the bottom surfaces of the diffusion layers 5 and 6 and the p − epitaxial layer 2,
Also, it is necessary to measure the junction capacitance Cswg at the boundary between the side surface of the diffusion layers 5 and 6 on the gate electrode 8 side and the p − epitaxial layer 2 as the channel, and derive the junction capacitance characteristics of these three types of junction capacitance. It The junction capacitance characteristic refers to the relationship between the voltage applied to the PN junction and the size of the junction capacitance, for example. FIG. 5 is a graph showing an example of the junction capacitance characteristic. In FIG. 5, the negative applied voltage is in the reverse bias state. The method for measuring these junction capacitances and the method for obtaining SPICE parameters from the junction capacitance characteristics based on the measurement results are described in, for example, “BSIM
3v3 Modeling Package (1998) ”.
【０００９】図６乃至図９は従来のシミュレーション用
パラメータを取得するための接合容量の測定に使用され
るモデルを示す図であって、（ａ）は平面図、（ｂ）は
（ａ）中のＡ−Ａ線に沿った断面図である。FIGS. 6 to 9 are views showing a model used for measuring a junction capacitance for obtaining a conventional simulation parameter, where (a) is a plan view and (b) is in (a). It is sectional drawing along the AA line of FIG.
【００１０】接合容量の測定においては、先ず、図６乃
至図９に示すモデルを作製する。In measuring the junction capacitance, first, the models shown in FIGS. 6 to 9 are prepared.
【００１１】図６（ａ）及び（ｂ）に示すモデルでは、
ｐ−エピタキシャル層２表面のフィールド絶縁膜４に区
画された矩形状の領域内に拡散層２１が形成されてい
る。ｐ −エピタキシャル層２には、ゲート注入は行われ
ていない。半導体基板１及びｐ −エピタキシャル層２か
らシミュレーション用基板が構成されている。In the model shown in FIGS. 6A and 6B,
p−The field insulating film 4 on the surface of the epitaxial layer 2
The diffusion layer 21 is formed in the defined rectangular area.
It p −Gate injection is not performed on the epitaxial layer 2.
Not not. Semiconductor substrate 1 and p −Epitaxial layer 2
The simulation substrate is configured from these.
【００１２】図７（ａ）及び（ｂ）に示すモデルでは、
ｐ−エピタキシャル層２表面に互いに同一の方向に延び
る複数個の拡散層２２が形成されている。拡散層２２の
周囲には、フィールド絶縁膜４が形成されている。ｐ−
エピタキシャル層２には、ゲート注入は行われていな
い。拡散層２１及び２２が第１の拡散層に相当し、拡散
層２１及び２２の不純物濃度等の組成は、ソース拡散層
５及びドレイン拡散層６の組成と等しい。In the model shown in FIGS. 7A and 7B,
A plurality of diffusion layers 22 extending in the same direction are formed on the surface of the p − epitaxial layer 2. A field insulating film 4 is formed around the diffusion layer 22. p −
Gate injection is not performed on the epitaxial layer 2. The diffusion layers 21 and 22 correspond to the first diffusion layer, and the composition such as the impurity concentration of the diffusion layers 21 and 22 is the same as the composition of the source diffusion layer 5 and the drain diffusion layer 6.
【００１３】図８（ａ）及び（ｂ）に示すモデルの構造
は、図６（ａ）及び（ｂ）に示すものに対して、ｐ−エ
ピタキシャル層２のフィールド絶縁膜４に区画された矩
形状の領域内にゲート注入が行われたものとなってい
る。つまり、拡散層２１にゲート注入が行われている。
ゲート注入の程度は図４に示すトランジスタにおけるそ
れと等しい。The structure of the model shown in FIGS. 8 (a) and 8 (b) is different from that shown in FIGS. 6 (a) and 6 (b) in that it is a rectangular region partitioned by the field insulating film 4 of the p − epitaxial layer 2. Gate implantation is performed in the shape region. That is, gate injection is performed in the diffusion layer 21.
The degree of gate injection is equal to that in the transistor shown in FIG.
【００１４】図９（ａ）及び（ｂ）に示すモデルでは、
図７に示すモデルと同様に、ｐ−エピタキシャル層２表
面に互いに同一の方向に延びる複数個の拡散層２３が形
成されている。但し、拡散層２３間に拡散層４は存在せ
ず、拡散層２３間のｐ−エピタキシャル層２上に、ゲー
ト電極２４がゲート絶縁膜（図示せず）を介して形成さ
れている。そして、これらの周囲にフィールド絶縁膜４
が形成されている。また、図８に示すモデルと同様に、
ｐ−エピタキシャル層２のフィールド絶縁膜４に区画さ
れた領域内には、ゲート注入が行われている。従って、
拡散層２３にもゲート注入が行われている。ゲート注入
が行われた拡散層２１及び２３が第２のシミュレーショ
ン用拡散層に相当する。In the model shown in FIGS. 9A and 9B,
Similar to the model shown in FIG. 7, a plurality of diffusion layers 23 extending in the same direction as each other are formed on the surface of the p − epitaxial layer 2. However, the diffusion layer 4 does not exist between the diffusion layers 23, and the gate electrode 24 is formed on the p − epitaxial layer 2 between the diffusion layers 23 via a gate insulating film (not shown). The field insulating film 4 is formed around these.
Are formed. Also, like the model shown in FIG.
Gate implantation is performed in the region of the p − epitaxial layer 2 defined by the field insulating film 4. Therefore,
Gate implantation is also performed on the diffusion layer 23. The diffusion layers 21 and 23 in which the gate injection is performed correspond to the second simulation diffusion layer.
【００１５】なお、図７及び図９に示すモデルについて
は、拡散層２２及び２３の数が相違する２種類のものを
作製する。Regarding the models shown in FIGS. 7 and 9, two kinds of diffusion layers 22 and 23 having different numbers are prepared.
【００１６】そして、図６及び図７に示すモデルから、
印加電圧を変化させながら接合容量を測定することによ
り、夫々の接合容量特性を導き出し、その結果から接合
容量Ｃａｒｅａに関する３個のＳＰＩＣＥパラメータＣ
ｊａｒｅａ、Ｐｂａｒｅａ及びＭｊａｒｅａ、並びに接
合容量Ｃｓｗに関する３個のＳＰＩＣＥパラメータＣｊ
ｓｗ、Ｐｂｓｗ及びＭｊｓｗを取得する。図６に示すモ
デルでは、拡散層２１の底面とｐ−エピタキシャル層２
との境界における接合容量が拡散層２１とフィールド絶
縁膜４との境界における接合容量よりも顕著に現れ、図
７に示すモデルでは、拡散層２２とフィールド絶縁膜４
との境界における接合容量が拡散層２２の底面とｐ−エ
ピタキシャル層２との境界における接合容量よりも顕著
に現れる。From the models shown in FIGS. 6 and 7,
By measuring the junction capacitance while changing the applied voltage, the respective junction capacitance characteristics are derived, and the three SPICE parameters C relating to the junction capacitance Care are derived from the results.
three SPICE parameters Cj related to jarea, Pbarea and Mjarea, and the junction capacitance Csw.
Get sw, Pbsw and Mjsw. In the model shown in FIG. 6, the bottom surface of the diffusion layer 21 and the p − epitaxial layer 2 are
The junction capacitance at the boundary between the diffusion layer 21 and the field insulating film 4 appears more remarkably than the junction capacitance at the boundary between the diffusion layer 21 and the field insulating film 4. In the model shown in FIG.
The junction capacitance at the boundary between the p - epitaxial layer 2 and the bottom surface of the diffusion layer 22 is more remarkable.
【００１７】また、図８及び図９に示すモデルから、印
加電圧を変化させながら接合容量を測定することによ
り、その接合容量特性を導き出し、その結果から接合容
量Ｃｓｗｇに関する３個のＳＰＩＣＥパラメータＣｊｓ
ｗｇ、Ｐｂｓｗｇ及びＭｊｓｗｇを取得する。The junction capacitance characteristics are derived from the models shown in FIGS. 8 and 9 by measuring the junction capacitance while changing the applied voltage, and the three SPICE parameters Cjs relating to the junction capacitance Cswg are derived from the results.
Get wg, Pbswg, and Mjswg.
【００１８】[0018]
【発明が解決しようとする課題】しかしながら、近時の
トランジスタの小型化等に伴ってシミュレーション結果
が実際のトランジスタの挙動を十分に再現できていない
ことが判明した。これは、トランジスタが比較的大きい
場合には無視できるほどの誤差であっても、小型化され
ると、無視できない程度の誤差があること、及びトラン
ジスタの用途の拡大に伴ってより高い再現性が要求され
るようになっていること等による。従って、高い再現性
でのシミュレーションが要請されている。However, it has been found that the simulation result cannot sufficiently reproduce the actual behavior of the transistor due to the recent miniaturization of the transistor and the like. This is an error that can be ignored when the size of the transistor is relatively large, but when it is miniaturized, there is an error that cannot be ignored, and higher reproducibility is achieved as the application of the transistor is expanded. It depends on what is required. Therefore, a simulation with high reproducibility is required.
【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、シミュレーションの精度を向上させること
ができるトランジスタのシミュレーション用パラメータ
の取得方法を提供することを目的とする。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method for obtaining a simulation parameter of a transistor that can improve the accuracy of simulation.
【００２０】[0020]
【課題を解決するための手段】本発明に係るトランジス
タのシミュレーション用パラメータの取得方法は、素子
分離絶縁膜により区画された領域内に設けられソース−
ドレイン拡散層の一部に前記素子分離絶縁膜の下方から
延びるウェルが接しチャネル領域及び前記ソース−ドレ
イン拡散層の一部にゲート注入が施された電界効果トラ
ンジスタのシミュレーションを行うためのパラメータを
取得するトランジスタのシミュレーション用パラメータ
の取得方法において、組成が前記素子分離絶縁膜のそれ
と等しいシミュレーション用素子分離絶縁膜と組成が前
記ソース−ドレイン拡散層のそれと等しい第１のシミュ
レーション用拡散層との間の第１の接合容量と印加電圧
との関係を得る工程と、組成がその表面に前記ソース−
ドレイン拡散層が形成された半導体基板のそれと等しい
シミュレーション用基板と前記第１のシミュレーション
用拡散層との間の第２の接合容量と印加電圧との関係を
得る工程と、組成が前記ウェルのそれと等しいシミュレ
ーション用ウェルと前記第１のシミュレーション用拡散
層との間の第３の接合容量と印加電圧との関係を得る工
程と、組成が前記ソース−ドレイン拡散層のゲート注入
が施された領域のそれと等しい第２のシミュレーション
用拡散層の底面と前記シミュレーション用基板との間の
第４の接合容量と印加電圧との関係を得る工程と、前記
第２のシミュレーション用拡散層の前記ソース−ドレイ
ン拡散層における前記ゲート電極側の側面と前記シミュ
レーション用基板との間の第５の接合容量と印加電圧と
の関係を得る工程と、を有することを特徴とする。According to the method of obtaining a simulation parameter of a transistor according to the present invention, a source-provided in a region partitioned by an element isolation insulating film is used.
A parameter for simulating a field-effect transistor in which a well extending from below the element isolation insulating film is in contact with a part of the drain diffusion layer and a gate is injected into a part of the channel region and the source-drain diffusion layer is acquired. In the method for obtaining the simulation parameter of the transistor, the device isolation insulating film for simulation having the same composition as that of the device isolation insulating film and the first simulation diffusion layer having the same composition as that of the source-drain diffusion layer are provided. The step of obtaining the relationship between the first junction capacitance and the applied voltage, and the composition of the source-
Obtaining a relationship between the second junction capacitance and the applied voltage between the simulation substrate and the first simulation diffusion layer, which is the same as that of the semiconductor substrate on which the drain diffusion layer is formed, and the composition of that of the well. A step of obtaining a relationship between an applied voltage and a third junction capacitance between the same simulation well and the first simulation diffusion layer, and a composition of a region of the source-drain diffusion layer where gate implantation is performed. Obtaining the same relationship between the bottom surface of the second simulation diffusion layer and the simulation substrate and the applied voltage, and the source-drain diffusion of the second simulation diffusion layer. Obtaining a relationship between a fifth junction capacitance between the side surface of the layer on the gate electrode side and the simulation substrate and an applied voltage , Characterized by having a.
【００２１】なお、前記第１の接合容量と印加電圧との
関係を求める工程及び前記第２の接合容量と印加電圧と
の関係を求める工程は、同一の第１のモデル群を使用し
て行われてもよく、この場合、前記第１のモデル群は、
前記シミュレーション用基板の表面に互いにパターンが
異なる１又は２以上の前記第１のシミュレーション用拡
散層が形成された少なくとも２種類のモデルから構成さ
れていてもよい。The step of obtaining the relationship between the first junction capacitance and the applied voltage and the step of obtaining the relationship between the second junction capacitance and the applied voltage are performed using the same first model group. May be omitted, and in this case, the first model group is
The simulation substrate may be composed of at least two types of models in which one or more first simulation diffusion layers having different patterns are formed on the surface of the simulation substrate.
【００２２】また、前記第３の接合容量と印加電圧との
関係を得る工程は、前記シミュレーション用基板の表面
に前記シミュレーション用ウェルが形成され前記シミュ
レーション用ウェルの表面に互いにパターンが異なる１
又は２以上の前記第１のシミュレーション用拡散層が形
成された少なくとも２種類のモデルを使用して行われて
もよい。In the step of obtaining the relationship between the third junction capacitance and the applied voltage, the simulation well is formed on the surface of the simulation substrate, and the patterns on the surface of the simulation well are different from each other.
Alternatively, at least two types of models in which two or more first diffusion layers for simulation are formed may be used.
【００２３】更に、前記第４の接合容量と印加電圧との
関係を求める工程及び前記第５の接合容量と印加電圧と
の関係を求める工程は、同一の第２のモデル群を使用し
て行われてもよく、この場合、前記第２のモデル群は、
前記シミュレーション用基板の表面に前記第２のシミュ
レーション用拡散層が形成されたモデルと、前記シミュ
レーション用基板の表面に２以上の前記第２のシミュレ
ーション用拡散層が形成され前記第２のシミュレーショ
ン用拡散層間において前記シミュレーション用基板上に
ゲート電極が形成されたモデルと、の少なくとも２種類
のモデルから構成されていてもよい。Further, the step of obtaining the relationship between the fourth junction capacitance and the applied voltage and the step of obtaining the relationship between the fifth junction capacitance and the applied voltage are performed using the same second model group. In this case, the second model group is
A model in which the second simulation diffusion layer is formed on the surface of the simulation substrate and a second simulation diffusion layer in which two or more second simulation diffusion layers are formed on the surface of the simulation substrate At least two types of models, that is, a model in which a gate electrode is formed on the simulation substrate between layers, may be configured.
【００２４】更にまた、前記第１乃至第５の接合容量と
印加電圧との関係は、その接合容量をＣ、印加電圧をＶ
とし、３個のパラメータＣｊ、Ｐｂ及びＭｊを設定した
とき、数式Ｃ＝Ｃｊ（１−Ｖ／Ｐｂ）−Ｍｊで表され、
前記ソース−ドレイン拡散層と前記ウェルとの境界の前
記電界効果トランジスタのゲート長方向のゲート長方向
の長さをＬ１、前記ソース−ドレイン拡散層のゲート注
入が施された領域の前記ゲート長方向の長さをＬ２、前
記第１の接合容量と印加電圧との関係から求められるパ
ラメータＣｊをＣｊｓｗ、前記第２の接合容量と印加電
圧との関係から求められるパラメータＣｊをＣｊａｒｅ
ａ、前記第３の接合容量と印加電圧との関係から求めら
れるパラメータＣｊをＣｊａｒｅａ′、前記第４の接合
容量と印加電圧との関係から求められるパラメータＣｊ
をＣｊａｒｅａ′′、前記第５の接合容量と印加電圧と
の関係から求められるパラメータＣｊをＣｊｓｗｇとし
たとき、数式Ｃｊｓｗ＋（Ｃｊａｒｅａ′−Ｃｊａｒｅ
ａ）×Ｌ１により表される演算及び数式Ｃｊｓｗｇ＋
（Ｃｊａｒｅａ′′−Ｃｊａｒｅａ）×Ｌ２により表さ
れる演算を行う工程を有することができる。Furthermore, regarding the relationship between the first to fifth junction capacitances and the applied voltage, the junction capacitance is C and the applied voltage is V.
Then, when three parameters Cj, Pb and Mj are set, they are represented by the mathematical formula C = Cj (1-V / Pb) -Mj ,
The length of the boundary between the source-drain diffusion layer and the well in the gate length direction of the field effect transistor in the gate length direction is L1, and the gate implantation direction of the source-drain diffusion layer is in the gate length direction. Is L2, the parameter Cj obtained from the relation between the first junction capacitance and the applied voltage is Cjsw, and the parameter Cj obtained from the relation between the second junction capacitance and the applied voltage is Cjare.
a, a parameter Cj obtained from the relationship between the third junction capacitance and the applied voltage is Cjarea ', and a parameter Cj obtained from the relation between the fourth junction capacity and the applied voltage.
Is Cjarea ″, and Cjswg is a parameter Cj obtained from the relationship between the fifth junction capacitance and the applied voltage, the mathematical expression Cjsw + (Cjarea′−Cjare
a) The operation represented by L1 and the mathematical expression Cjswg +
It may have a step of performing an operation represented by (Cjarea ″ -Cjarea) × L2.
【００２５】本願発明者等が、前記課題を解決すべく鋭
意研究を重ねた結果、従来のパラメータの取得方法は、
それまでのチャネル及び拡散層下にまでｐウェルが形成
されたトランジスタを想定したモデルをそのまま援用し
たものであるため、再現性に限度があることを見出し
た。つまり、図４に示すように、拡散層にはｐウェルと
接する領域があるにも拘わらず、従来の取得方法では、
そのことが全く考慮されていない。また、ゲート注入で
は、トランジスタのチャネルだけでなく、その周囲の拡
散層が形成される予定の領域にもイオンが注入される
が、そのイオン注入の影響が全く考慮されていない。そ
こで、本発明においては、これらの領域における接合容
量特性を考慮してパラメータを取得することにより、ト
ランジスタの動作速度等のシミュレーションにおける再
現性が向上する。As a result of intensive studies by the inventors of the present invention to solve the above-mentioned problems, the conventional parameter acquisition method is
It has been found that the reproducibility is limited because a model assuming a transistor in which a p-well is formed under the channel and the diffusion layer is used as it is. That is, as shown in FIG. 4, although the diffusion layer has a region in contact with the p well, the conventional acquisition method
That is not taken into account at all. Further, in the gate implantation, ions are implanted not only in the channel of the transistor but also in the region around which the diffusion layer is to be formed, but the influence of the ion implantation is not considered at all. Therefore, in the present invention, the reproducibility in the simulation of the operating speed of the transistor is improved by acquiring the parameters in consideration of the junction capacitance characteristics in these regions.
【００２６】なお、チャネル及び拡散層下にｐウェルを
設けず、図４に示す構造を採用することとしたのは、ウ
ェルが拡散層下に存在していると寄生容量が大きくなっ
て高速動作が困難になること、及び寄生容量の存在に伴
って消費電力が上昇すること等の理由による。The structure shown in FIG. 4 is adopted without providing the p-well under the channel and the diffusion layer. The reason is that if the well exists under the diffusion layer, the parasitic capacitance becomes large and high-speed operation is achieved. Is difficult, and the power consumption increases due to the presence of parasitic capacitance.
【００２７】[0027]
【発明の実施の形態】以下、本発明の実施例に係るトラ
ンジスタのシミュレーション用パラメータの取得方法に
ついて、添付の図面を参照して具体的に説明する。図１
及び図２は本発明の実施例に係るトランジスタのシミュ
レーション用パラメータの取得方法における接合容量の
測定に使用されるモデルを示す図であって、（ａ）は平
面図、（ｂ）は（ａ）中のＡ−Ａ線に沿った断面図であ
る。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a method for obtaining a simulation parameter of a transistor according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. Figure 1
2A and 2B are diagrams showing a model used for measuring the junction capacitance in the method for acquiring the simulation parameter of the transistor according to the embodiment of the present invention, where FIG. 2A is a plan view and FIG. It is sectional drawing which followed the AA inside.
【００２８】本実施例においては、先ず、図６乃至図９
に示すモデルの他に図１及び図２に示す新たなモデルを
使用してシミュレーション用パラメータを取得するため
の接合容量特性を導出する。In this embodiment, first, FIGS.
In addition to the model shown in FIG. 1, a new model shown in FIGS. 1 and 2 is used to derive the junction capacitance characteristic for acquiring the simulation parameters.
【００２９】図１（ａ）及び（ｂ）に示すモデルでは、
ｐ−エピタキシャル層２表面の全面にｐウェル３ａが形
成されている。そして、ｐウェル３ａ表面のフィールド
絶縁膜４に区画された矩形状の領域内に拡散層２１が形
成されている。ｐ−エピタキシャル層２には、ゲート注
入は行われていない。ｐウェル３ａがシミュレーション
用ウェルに相当し、ｐウェル３ａの不純物濃度等の組成
は、ｐウェル３のそれに等しい。In the model shown in FIGS. 1A and 1B,
A p well 3a is formed on the entire surface of the p − epitaxial layer 2. Then, a diffusion layer 21 is formed in a rectangular region defined by the field insulating film 4 on the surface of the p well 3a. Gate injection is not performed on the p − epitaxial layer 2. The p-well 3a corresponds to a simulation well, and the composition of the p-well 3a such as the impurity concentration is equal to that of the p-well 3.
【００３０】図２（ａ）及び（ｂ）に示すモデルでは、
ｐ−エピタキシャル層２表面の全面にｐウェル３ａが形
成されている。そして、ｐウェル３ａ表面に互いに同一
の方向に延びる複数個の拡散層２２が形成されている。
拡散層２２の周囲には、フィールド絶縁膜４が形成され
ている。ｐ−エピタキシャル層２には、ゲート注入は行
われていない。In the model shown in FIGS. 2A and 2B,
A p well 3a is formed on the entire surface of the p − epitaxial layer 2. A plurality of diffusion layers 22 extending in the same direction are formed on the surface of the p well 3a.
A field insulating film 4 is formed around the diffusion layer 22. Gate injection is not performed on the p − epitaxial layer 2.
【００３１】なお、図２に示すモデルについては、拡散
層２２の数が相違する２種類のものを作製する。As for the model shown in FIG. 2, two types having different numbers of diffusion layers 22 are prepared.
【００３２】そして、本実施例においては、従来の接合
容量の測定と同様にして、図６及び図７に示すモデルか
ら、例えば負の印加電圧（逆バイアス）を変化させなが
ら接合容量を測定することにより、従来の方法と同様
に、夫々の接合容量特性を導き出し、その結果から拡散
層の底面とｐ−エピタキシャル層２との境界における接
合容量Ｃａｒｅａに関する３個のＳＰＩＣＥパラメータ
Ｃｊａｒｅａ、Ｐｂａｒｅａ及びＭｊａｒｅａを底面成
分のパラメータとして取得し、拡散層とフィールド絶縁
膜（素子分離絶縁膜）４との境界における接合容量Ｃｓ
ｗに関する３個のＳＰＩＣＥパラメータＣｊｓｗ、Ｐｂ
ｓｗ及びＭｊｓｗを側面成分のパラメータとして取得す
る。In this embodiment, the junction capacitance is measured from the models shown in FIGS. 6 and 7 while changing the negative applied voltage (reverse bias) in the same manner as the conventional measurement of the junction capacitance. Thus, similarly to the conventional method, the respective junction capacitance characteristics are derived, and from the results, three SPICE parameters Cjarea, Pbarea, and Mjarea relating to the junction capacitance Carea at the boundary between the bottom surface of the diffusion layer and the p − epitaxial layer 2 are obtained. The junction capacitance Cs obtained at the boundary between the diffusion layer and the field insulating film (element isolation insulating film) 4 is obtained as a parameter of the bottom component.
Three SPICE parameters Cjsw, Pb for w
Acquire sw and Mjsw as parameters of the side component.
【００３３】また、図８及び図９に示すモデルから、例
えば負の印加電圧を変化させながら接合容量を測定する
ことにより、接合容量特性を導き出し、その結果から拡
散層のゲート電極側の側面とチャネルとしてのｐ−エピ
タキシャル層２との境界における接合容量Ｃｓｗｇに関
する３個のＳＰＩＣＥパラメータＣｊｓｗｇ、Ｐｂｓｗ
ｇ及びＭｊｓｗｇを側面成分として取得し、拡散層のゲ
ート注入が行われた領域の底面とｐ−エピタキシャル層
２との境界における接合容量に関する３個のＳＰＩＣＥ
パラメータＣｊａｒｅａ′′、Ｐｂａｒｅａ′′及びＭ
ｊａｒｅａ′′を底面成分として取得する。Further, from the models shown in FIGS. 8 and 9, for example, the junction capacitance is derived by measuring the junction capacitance while changing the negative applied voltage. Three SPICE parameters Cjswg, Pbsw relating to the junction capacitance Cswg at the boundary with the p − epitaxial layer 2 as a channel.
g and Mjswg are obtained as side surface components, and three SPICEs relating to the junction capacitance at the boundary between the p − epitaxial layer 2 and the bottom surface of the region where the gate of the diffusion layer is injected.
The parameters Cjarea ″, Pbarea ″ and M
jarea ″ is acquired as the bottom component.
【００３４】また、図１及び図２に示すモデルから、例
えば負の印加電圧を変化させながら接合容量を測定する
ことにより、その接合容量特性を導き出し、その結果か
ら拡散層の底面とｐウェルとの境界における接合容量に
関する３個のＳＰＩＣＥパラメータＣｊａｒｅａ′、Ｐ
ｂａｒｅａ′及びＭｊａｒｅａ′を底面成分として取得
し、３個のＳＰＩＣＥパラメータＣｊｓｗ、Ｐｂｓｗ及
びＭｊｓｗを側面成分として取得する。Further, from the models shown in FIGS. 1 and 2, for example, the junction capacitance is derived by measuring the junction capacitance while changing the negative applied voltage, and the junction capacitance characteristics are derived. Three SPICE parameters Cjarea ', P for the junction capacitance at the boundary of
Barea 'and Mjarea' are acquired as bottom components, and three SPICE parameters Cjsw, Pbsw, and Mjsw are acquired as side components.
【００３５】その後、下記数式２及び数式３で表される
パラメータを算出する。After that, the parameters represented by the following equations 2 and 3 are calculated.
【００３６】[0036]
【数２】 [Equation 2]
【００３７】[0037]
【数３】 [Equation 3]
【００３８】但し、数式２及び数式３において、Ｌ１
は、拡散層とｐウェルとの境界のゲート長方向における
長さであり、Ｌ２は、拡散層のゲート注入が行われた領
域のゲート長方向における長さである。However, in Equations 2 and 3, L1
Is the length in the gate length direction of the boundary between the diffusion layer and the p-well, and L2 is the length in the gate length direction of the region of the diffusion layer into which the gate is injected.
【００３９】そして、ＳＰＩＣＥパラメータＣｊｓｗ及
びＣｊｓｗｇを、夫々これらの演算により得られたＳＰ
ＩＣＥパラメータＣｊｓｗ′及びＣｊｓｗｇ′に置き換
える。つまり、実際にＳＰＩＣＥによるシミュレーショ
ンを行う際には、ＳＰＩＣＥパラメータＣｊａｒｅａ、
Ｐｂａｒｅａ、Ｍｊａｒｅａ、Ｃｊｓｗ′、Ｐｂｓｗ、
Ｍｊｓｗ、Ｃｊｓｗｇ′、Ｐｂｓｗｇ及びＭｊｓｗｇを
使用する。The SPICE parameters Cjsw and Cjswg are the SPs obtained by these calculations, respectively.
Replace with ICE parameters Cjsw 'and Cjswg'. That is, when the SPICE simulation is actually performed, the SPICE parameter Cjarea,
Pbarea, Mjarea, Cjsw ', Pbsw,
Use Mjsw, Cjswg ', Pbswg and Mjswg.
【００４０】このような本発明の実施例によれば、ｐウ
ェルと拡散層とが互いに接する領域における接合容量特
性及び拡散層のゲート注入が行われた領域における拡散
層の底面とエピタキシャル層との境界における接合容量
特性を考慮してパラメータを取得しているので、より現
実のトランジスタに近いシミュレーションを行うことが
可能となり、再現性が向上する。According to such an embodiment of the present invention, the junction capacitance characteristic in the region where the p well and the diffusion layer are in contact with each other and the bottom surface of the diffusion layer and the epitaxial layer in the region where the gate injection of the diffusion layer is performed are performed. Since the parameters are acquired in consideration of the junction capacitance characteristic at the boundary, it becomes possible to perform a simulation closer to an actual transistor, and reproducibility is improved.
【００４１】なお、上述の実施例では、基板１上にエピ
タキシャル層２が形成されているが、即ち所謂エピ基板
が使用されているが、エピタキシャル層２が存在せず、
基板１の表面に直接ｐウェル３等が形成されていてもよ
い。In the above-mentioned embodiment, the epitaxial layer 2 is formed on the substrate 1, that is, a so-called epitaxial substrate is used, but the epitaxial layer 2 does not exist.
The p well 3 and the like may be formed directly on the surface of the substrate 1.
【００４２】実際に本願発明者がシミュレーションを行
ったところ、図３に示すような結果が得られた。図３中
の×は実際に製造したトランジスタから得られるであろ
う接合容量特性を示し、▲は上述の実施例に基づいて得
られたＳＰＩＣＥパラメータに基づくシミュレーション
結果を示し、●は従来の方法に基づいて得られたＳＰＩ
ＣＥパラメータに基づくシミュレーション結果を示す。
図３に示すように、上述の実施例の再現性は従来のもの
よりも高くなった。なお、実際に製造したトランジスタ
から得られるであろう接合容量特性が図３中の×のよう
になると考えられるのは、パラメータＣｊ′及びＣ
ｊ′′がいずれもパラメータＣｊよりも大きくなるから
である。つまり、ウェル又はゲート注入が行われた領域
の存在により、空乏層の幅が狭くなって容量が大きくな
るからである。また、このシミュレーションにおけるト
ランジスタのゲート長は０．１３μｍであり、ゲート幅
は１．５μｍであり、ソース拡散層及びドレイン拡散層
の面積は１ｐｍ２であり、ソース拡散層及びドレイン拡
散層の周囲長は４μｍである。When the present inventor actually performed a simulation, the results shown in FIG. 3 were obtained. In FIG. 3, x indicates a junction capacitance characteristic that would be obtained from an actually manufactured transistor, ▲ indicates a simulation result based on the SPICE parameter obtained based on the above-mentioned embodiment, and ● indicates a conventional method. SPI obtained based on
The simulation result based on CE parameter is shown.
As shown in FIG. 3, the reproducibility of the above embodiment was higher than that of the conventional one. Incidentally, it is considered that the junction capacitance characteristics which may be obtained from the actually manufactured transistor are as shown by x in FIG.
This is because j ″ is larger than the parameter Cj. In other words, the existence of the well or the region where the gate is implanted makes the width of the depletion layer narrow and increases the capacitance. In addition, the gate length of the transistor in this simulation is 0.13 μm, the gate width is 1.5 μm, the area of the source diffusion layer and the drain diffusion layer is 1 pm 2 , and the peripheral length of the source diffusion layer and the drain diffusion layer is Is 4 μm.
【００４３】[0043]
【発明の効果】以上詳述したように、本発明によれば、
ソース−ドレイン拡散層とその周囲の各領域との間の接
合容量を全て考慮することができるので、シミュレーシ
ョンに必要とされるパラメータを高い精度で得ることが
できる。この結果、シミュレーションの再現性が向上
し、トランジスタの動作速度等を高い精度で見積もるこ
とができるようになる。As described in detail above, according to the present invention,
Since the junction capacitance between the source-drain diffusion layer and each region around it can be taken into consideration, the parameters required for the simulation can be obtained with high accuracy. As a result, the reproducibility of the simulation is improved, and the operating speed of the transistor can be estimated with high accuracy.
【図１】本発明の実施例に係るトランジスタのシミュレ
ーション用パラメータの取得方法における接合容量の測
定に使用されるモデルを示す図であって、（ａ）は平面
図、（ｂ）は（ａ）中のＡ−Ａ線に沿った断面図であ
る。1A and 1B are diagrams showing a model used for measuring a junction capacitance in a method for acquiring a simulation parameter of a transistor according to an embodiment of the present invention, in which FIG. 1A is a plan view and FIG. It is sectional drawing which followed the AA inside.
【図２】本発明の実施例に係るトランジスタのシミュレ
ーション用パラメータの取得方法における接合容量の測
定に使用される他のモデルを示す図であって、（ａ）は
平面図、（ｂ）は（ａ）中のＡ−Ａ線に沿った断面図で
ある。2A and 2B are diagrams showing another model used in the measurement of the junction capacitance in the method for acquiring the simulation parameter of the transistor according to the example of the present invention, in which FIG. 2A is a plan view and FIG. It is sectional drawing which followed the AA line in a).
【図３】トランジスタの接合容量のシミュレーション結
果を示すグラフ図である。FIG. 3 is a graph showing a simulation result of a junction capacitance of a transistor.
【図４】トランジスタが設けられた半導体装置の構造を
示す図であって、（ａ）は平面図、（ｂ）は（ａ）中の
Ａ−Ａ線による断面図である。4A and 4B are diagrams showing a structure of a semiconductor device provided with a transistor, in which FIG. 4A is a plan view and FIG. 4B is a sectional view taken along line AA in FIG. 4A.
【図５】接合容量特性の例を示すグラフ図である。FIG. 5 is a graph showing an example of junction capacitance characteristics.
【図６】従来のシミュレーション用パラメータを取得す
るための接合容量の測定に使用されるモデルを示す図で
あって、（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ線
に沿った断面図である。6A and 6B are diagrams showing a model used for measuring a junction capacitance for obtaining a conventional simulation parameter, where FIG. 6A is a plan view and FIG. 6B is a line AA in FIG. It is sectional drawing along.
【図７】従来のシミュレーション用パラメータを取得す
るための接合容量の測定に使用される他のモデルを示す
図であって、（ａ）は平面図、（ｂ）は（ａ）中のＡ−
Ａ線に沿った断面図である。7A and 7B are diagrams showing another model used for measuring a junction capacitance for obtaining a conventional simulation parameter, in which FIG. 7A is a plan view and FIG. 7B is A- in FIG.
It is sectional drawing which followed the A line.
【図８】従来のシミュレーション用パラメータを取得す
るための接合容量の測定に使用される更に他のモデルを
示す図であって、（ａ）は平面図、（ｂ）は（ａ）中の
Ａ−Ａ線に沿った断面図である。8A and 8B are diagrams showing still another model used for measuring the junction capacitance for obtaining the conventional simulation parameters, where FIG. 8A is a plan view and FIG. 8B is a view of A in FIG. It is a sectional view taken along the line A.
【図９】従来のシミュレーション用パラメータを取得す
るための接合容量の測定に使用される更に他のモデルを
示す図であって、（ａ）は平面図、（ｂ）は（ａ）中の
Ａ−Ａ線に沿った断面図である。9A and 9B are diagrams showing still another model used for measuring the junction capacitance for obtaining the conventional simulation parameters, in which FIG. 9A is a plan view and FIG. 9B is A in FIG. 9A. It is a sectional view taken along the line A.
１；半導体基板 ２；エピタキシャル層 ３；ウェル ３ａ；ウェル ４；素子分離絶縁膜 ５；ソース拡散層 ６；ドレイン拡散層 ７；ゲート絶縁膜 ８；ゲート電極 ９；サイドウォール絶縁膜 １０；素子活性領域 １１；トランジスタ ２１、２２、２３；拡散層 ２４；ゲート電極 1; Semiconductor substrate 2; Epitaxial layer 3; well 3a; well 4; Element isolation insulating film 5; Source diffusion layer 6; Drain diffusion layer 7: Gate insulating film 8; Gate electrode 9; Sidewall insulating film 10: Device active region 11: Transistor 21, 22, 23; diffusion layer 24; Gate electrode
Claims (7)
に設けられソース−ドレイン拡散層の一部に前記素子分
離絶縁膜の下方から延びるウェルが接しチャネル領域及
び前記ソース−ドレイン拡散層の一部にゲート注入が施
された電界効果トランジスタのシミュレーションを行う
ためのパラメータを取得するトランジスタのシミュレー
ション用パラメータの取得方法において、組成が前記素
子分離絶縁膜のそれと等しいシミュレーション用素子分
離絶縁膜と組成が前記ソース−ドレイン拡散層のそれと
等しい第１のシミュレーション用拡散層との間の第１の
接合容量と印加電圧との関係を得る工程と、組成がその
表面に前記ソース−ドレイン拡散層が形成された半導体
基板のそれと等しいシミュレーション用基板と前記第１
のシミュレーション用拡散層との間の第２の接合容量と
印加電圧との関係を得る工程と、組成が前記ウェルのそ
れと等しいシミュレーション用ウェルと前記第１のシミ
ュレーション用拡散層との間の第３の接合容量と印加電
圧との関係を得る工程と、組成が前記ソース−ドレイン
拡散層のゲート注入が施された領域のそれと等しい第２
のシミュレーション用拡散層の底面と前記シミュレーシ
ョン用基板との間の第４の接合容量と印加電圧との関係
を得る工程と、前記第２のシミュレーション用拡散層の
前記ソース−ドレイン拡散層における前記ゲート電極側
の側面と前記シミュレーション用基板との間の第５の接
合容量と印加電圧との関係を得る工程と、を有すること
を特徴とするトランジスタのシミュレーション用パラメ
ータの取得方法。1. A well extending from below the element isolation insulating film is in contact with a part of the source-drain diffusion layer provided in a region partitioned by the element isolation insulating film, and one of the channel region and the source-drain diffusion layer is formed. In the method for acquiring the simulation parameter of the transistor for acquiring the parameter for performing the simulation of the field effect transistor in which the gate injection is performed on the part, the composition is the same as that of the element isolation insulating film and the composition Obtaining a relationship between a first junction capacitance between the source-drain diffusion layer and a first simulation diffusion layer, which is equal to that of the source-drain diffusion layer, and an applied voltage; and forming the source-drain diffusion layer on the surface of the composition. And a substrate for simulation that is the same as that of a semiconductor substrate
Obtaining a relationship between the second junction capacitance with the simulation diffusion layer and the applied voltage, and a third step between the simulation well and the first simulation diffusion layer having the same composition as that of the well. The step of obtaining the relationship between the junction capacitance and the applied voltage, and the composition is the same as that of the gate-implanted region of the source-drain diffusion layer.
Obtaining a relationship between a fourth junction capacitance between the bottom surface of the simulation diffusion layer and the simulation substrate and an applied voltage, and the gate in the source-drain diffusion layer of the second simulation diffusion layer. And a step of obtaining a relationship between a fifth junction capacitance between the side surface on the electrode side and the simulation substrate and an applied voltage, the method for obtaining a simulation parameter of a transistor.
を求める工程及び前記第２の接合容量と印加電圧との関
係を求める工程は、同一の第１のモデル群を使用して行
われることを特徴とする請求項１に記載のトランジスタ
のシミュレーション用パラメータの取得方法。2. The step of obtaining the relationship between the first junction capacitance and the applied voltage and the step of obtaining the relationship between the second junction capacitance and the applied voltage are performed using the same first model group. The method for acquiring the simulation parameter of a transistor according to claim 1, wherein
ション用基板の表面に互いにパターンが異なる１又は２
以上の前記第１のシミュレーション用拡散層が形成され
た少なくとも２種類のモデルから構成されることを特徴
とするトランジスタのシミュレーション用パラメータの
取得方法。3. The first model group has 1 or 2 patterns different from each other on the surface of the simulation substrate.
A method for acquiring simulation parameters of a transistor, comprising at least two types of models in which the first diffusion layer for simulation is formed.
を得る工程は、前記シミュレーション用基板の表面に前
記シミュレーション用ウェルが形成され前記シミュレー
ション用ウェルの表面に互いにパターンが異なる１又は
２以上の前記第１のシミュレーション用拡散層が形成さ
れた少なくとも２種類のモデルを使用して行われること
を特徴とする請求項１乃至３のいずれか１項に記載のト
ランジスタのシミュレーション用パラメータの取得方
法。4. The step of obtaining the relationship between the third junction capacitance and the applied voltage includes 1 or 2 in which the simulation well is formed on the surface of the simulation substrate and patterns are different from each other on the surface of the simulation well. The simulation parameter acquisition of the transistor according to claim 1, wherein the simulation is performed using at least two types of models in which the first simulation diffusion layer is formed. Method.
を求める工程及び前記第５の接合容量と印加電圧との関
係を求める工程は、同一の第２のモデル群を使用して行
われることを特徴とする請求項１乃至４のいずれか１項
に記載のトランジスタのシミュレーション用パラメータ
の取得方法。5. The step of obtaining the relationship between the fourth junction capacitance and the applied voltage and the step of obtaining the relationship between the fifth junction capacitance and the applied voltage are performed using the same second model group. The method for acquiring the simulation parameter of a transistor according to claim 1, wherein
ション用基板の表面に前記第２のシミュレーション用拡
散層が形成されたモデルと、前記シミュレーション用基
板の表面に２以上の前記第２のシミュレーション用拡散
層が形成され前記第２のシミュレーション用拡散層間に
おいて前記シミュレーション用基板上にゲート電極が形
成されたモデルと、の少なくとも２種類のモデルから構
成されることを特徴とする請求項５に記載のトランジス
タのシミュレーション用パラメータの取得方法。6. The second model group includes a model in which the second simulation diffusion layer is formed on the surface of the simulation substrate, and two or more second simulations on the surface of the simulation substrate. 6. A model in which a diffusion layer for use is formed and a gate electrode is formed on the simulation substrate between the second diffusion layers for simulation, and at least two types of models are configured. Method of obtaining parameters for transistor simulation of.
との関係は、その接合容量をＣ、印加電圧をＶとし、３
個のパラメータＣｊ、Ｐｂ及びＭｊを設定したとき、数
式Ｃ＝Ｃｊ（１−Ｖ／Ｐｂ）−Ｍｊで表され、前記ソー
ス−ドレイン拡散層と前記ウェルとの境界の前記電界効
果トランジスタのゲート長方向のゲート長方向の長さを
Ｌ１、前記ソース−ドレイン拡散層のゲート注入が施さ
れた領域の前記ゲート長方向の長さをＬ２、前記第１の
接合容量と印加電圧との関係から求められるパラメータ
ＣｊをＣｊｓｗ、前記第２の接合容量と印加電圧との関
係から求められるパラメータＣｊをＣｊａｒｅａ、前記
第３の接合容量と印加電圧との関係から求められるパラ
メータＣｊをＣｊａｒｅａ′、前記第４の接合容量と印
加電圧との関係から求められるパラメータＣｊをＣｊａ
ｒｅａ′′、前記第５の接合容量と印加電圧との関係か
ら求められるパラメータＣｊをＣｊｓｗｇとしたとき、
数式Ｃｊｓｗ＋（Ｃｊａｒｅａ′−Ｃｊａｒｅａ）×Ｌ
１により表される演算及び数式Ｃｊｓｗｇ＋（Ｃｊａｒ
ｅａ′′−Ｃｊａｒｅａ）×Ｌ２により表される演算を
行う工程を有することを特徴とする請求項１乃至６のい
ずれか１項に記載のトランジスタのシミュレーション用
パラメータの取得方法。7. The relationship between the first to fifth junction capacitances and the applied voltage is as follows: C is the junction capacitance and V is the applied voltage.
When the parameters Cj, Pb and Mj are set, the gate length of the field effect transistor at the boundary between the source-drain diffusion layer and the well is represented by the formula C = Cj (1-V / Pb) -Mj. Direction, the length in the gate length direction is L1, the length in the gate length direction of the gate-implanted region of the source-drain diffusion layer is L2, and is determined from the relationship between the first junction capacitance and the applied voltage. The parameter Cj obtained from the relationship between the second junction capacitance and the applied voltage is Cjarea, the parameter Cj obtained from the relationship between the third junction capacitance and the applied voltage is Cjarea ', and the fourth parameter The parameter Cj calculated from the relationship between the junction capacitance and the applied voltage of
rea ″, where Cjswg is a parameter Cj obtained from the relationship between the fifth junction capacitance and the applied voltage,
Formula Cjsw + (Cjarea'-Cjarea) * L
The operation represented by 1 and the mathematical expression Cjswg + (Cjar
7. The method for acquiring the simulation parameter of the transistor according to claim 1, further comprising a step of performing an operation represented by ea ″ -Cjarea) × L2.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8381158B2 (en) | 2010-02-17 | 2013-02-19 | Fujitsu Semiconductor Limited | Verification computer product, method, and apparatus |
| CN113838835A (en) * | 2021-09-08 | 2021-12-24 | 长鑫存储技术有限公司 | Layout structure for testing junction capacitance and design method thereof |
-
2001
- 2001-08-28 JP JP2001258715A patent/JP2003068756A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8381158B2 (en) | 2010-02-17 | 2013-02-19 | Fujitsu Semiconductor Limited | Verification computer product, method, and apparatus |
| CN113838835A (en) * | 2021-09-08 | 2021-12-24 | 长鑫存储技术有限公司 | Layout structure for testing junction capacitance and design method thereof |
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