JP2003060451A - Complementary push-pull amplifier - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a complementary push-pull amplifier, having characteristics of high gain, high efficiency and low distortion by realizing miniaturization of a circuit, and making the characteristics of an active element and a non-active element uniform for realizing continuous sine waves. SOLUTION: The active element consists of an N-type FET 19 and the non-active element consisting of a P-type FET 18; the source of the FET 19, is connected to a grounding terminal 21; the source of the FET 18 is connected to a power supply terminal 20; the gate of the FET 19 is connected to the gate of the FET 18 to use the connection point as an input terminal 1; and the drain of the FET 19 is connected to the drain of the FET 18, to use the connection point as an output terminal 17.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体による１
対の高周波入力信号の半波を増幅する能動素子と前記高
周波入力信号の残りの半波を増幅する反能動素子とを用
いた相補素子にて構成される相補型プッシュプル増幅器
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a complementary push-pull amplifier composed of a complementary element using an active element that amplifies a half wave of a pair of high frequency input signals and an anti-active element that amplifies the remaining half wave of the high frequency input signal.

【０００２】[0002]

【従来の技術】一般に半導体増幅素子を用いて構成する
増幅器では、広い周波数帯域、高い効率で、かつ高い線
形性を実現するために、プッシュプル構成が用いられて
いる。そのような相補型プッシュプル増幅器では、動作
点を電力効率のよいＢ級動作点におくのが一般的であ
る。Ｂ級相補型プッシュプル増幅器とは、２つの能動素
子に例えば平衡不平衡変換器を用いて電位が等しく位相
が１８０°異なる信号を入力し、それぞれ正電位（もし
くは負電位）の部分のみを増幅した後、例えば平衡不平
衡変換器を用いて再度合成することによって、ひずみを
小さくし電力を効率よく増幅する増幅器のことである。2. Description of the Related Art Generally, an amplifier constructed by using a semiconductor amplifying element uses a push-pull configuration in order to realize a wide frequency band, high efficiency and high linearity. In such a complementary push-pull amplifier, the operating point is generally set to the class B operating point with good power efficiency. The class B complementary push-pull amplifier is, for example, a balanced-unbalanced converter is used to input signals having the same potential but different phases by 180 ° to two active elements and amplifying only the positive potential (or negative potential) portion. After that, it is an amplifier that reduces distortion and efficiently amplifies power by combining again using, for example, a balance-unbalance converter.

【０００３】しかしながら、前述のように平衡不平衡変
換機を用いた場合には、回路規模が大きくなるという問
題点が生じる。そのため、２つの能動素子の一方に反能
動素子を用いることによって、回路の小型化を実現し、
高効率かつ高線形性を実現する相補型プッシュプル構成
を用いることもある。ここで、能動素子および反能動素
子とはＮ型ＦＥＴとＰ型ＦＥＴのような双対性を有する
半導体増幅素子のことをいう。However, when the balance-unbalance converter is used as described above, there is a problem that the circuit scale becomes large. Therefore, by using an anti-active element in one of the two active elements, the circuit size can be reduced,
A complementary push-pull configuration that achieves high efficiency and high linearity may be used. Here, the active element and the anti-active element are semiconductor amplifying elements having duality such as N-type FET and P-type FET.

【０００４】図１１は、例えば特開平１１−２０５０４
９号公報に記述された従来の相補型プッシュプル増幅器
を示す等価回路図である。図において、１は入力端子、
２および３は直流阻止コンデンサ、４および５は入力バ
イアス印加用抵抗、６および７は電源端子、８は能動素
子としてのＮ型ＦＥＴ、９は反能動素子としてのＰ型Ｆ
ＥＴ、１０および１１は出力バイアス印加用インダク
タ、１２および１３は電源端子、１４および１５は接地
端子、１６は直流阻止コンデンサ、１７は出力端子であ
る。FIG. 11 shows, for example, Japanese Patent Laid-Open No. 11-20504.
FIG. 11 is an equivalent circuit diagram showing a conventional complementary push-pull amplifier described in Japanese Patent Laid-Open Publication No. 9-90. In the figure, 1 is an input terminal,
2 and 3 are DC blocking capacitors, 4 and 5 are resistors for applying an input bias, 6 and 7 are power supply terminals, 8 is an N-type FET as an active element, and 9 is a P-type F as an anti-active element.
ET, 10 and 11 are output bias applying inductors, 12 and 13 are power supply terminals, 14 and 15 are ground terminals, 16 is a DC blocking capacitor, and 17 is an output terminal.

【０００５】次に動作について説明する。図１１に示す
相補型プッシュプル増幅器においては、入力端子１で受
けられた信号はＮ型ＦＥＴ８およびＰ型ＦＥＴ９に入力
される。Ｎ型ＦＥＴ８では入力バイアス印加用抵抗４お
よび出力バイアス印加用インダクタ１０を介して供給さ
れたバイアスにより決定された動作点から入力される信
号の０°から１８０°までの位相分の信号を増幅して出
力する。また、Ｐ型ＦＥＴ９では入力バイアス印加用抵
抗５および出力バイアス印加用インダクタ１１を介して
供給されたバイアスにより決定された動作点から入力さ
れる信号の１８０°から３６０°までの位相分の信号を
増幅して出力する。Ｎ型ＦＥＴ８およびＰ型ＦＥＴ９か
ら出力された信号は出力端子１７によって合成される。Next, the operation will be described. In the complementary push-pull amplifier shown in FIG. 11, the signal received at input terminal 1 is input to N-type FET 8 and P-type FET 9. The N-type FET 8 amplifies a signal corresponding to a phase from 0 ° to 180 ° of the signal input from the operating point determined by the bias supplied via the input bias applying resistor 4 and the output bias applying inductor 10. Output. Further, the P-type FET 9 outputs a signal corresponding to a phase from 180 ° to 360 ° of the signal input from the operating point determined by the bias supplied via the input bias applying resistor 5 and the output bias applying inductor 11. Amplify and output. The signals output from the N-type FET 8 and the P-type FET 9 are combined by the output terminal 17.

【０００６】このように、Ｎ型ＦＥＴ８とＰ型ＦＥＴ９
から構成される1対の相補素子を用いて相補型プッシュ
プル増幅器を構成することにより、これら２つのトラン
ジスタに、例えば平衡不平衡変換器を用いて電位が等し
く位相が１８０°異なる信号を入力する必要がないた
め、回路の小型化を実現することができる。さらに１対
の相補素子をともにＢ級動作させることによって高効率
化を実現できる。さらにＮ型ＦＥＴ８およびＰ型ＦＥＴ
９は双対性を有するため出力端子１７によって合成され
た出力信号は入力信号の全波を増幅することになり、低
ひずみ化を実現できる。In this way, the N-type FET 8 and the P-type FET 9 are
By constructing a complementary push-pull amplifier using a pair of complementary elements composed of, a signal having the same potential and a phase difference of 180 ° is input to these two transistors by using, for example, a balance-unbalance converter. Since there is no need, the circuit can be downsized. Further, high efficiency can be realized by operating a pair of complementary elements together in class B. Furthermore, N-type FET 8 and P-type FET
Since 9 has duality, the output signal synthesized by the output terminal 17 amplifies all the waves of the input signal, so that low distortion can be realized.

【０００７】[0007]

【発明が解決しようとする課題】従来の相補型プッシュ
プル増幅器は以上のように構成されているので、そのよ
うな従来例の相補型プッシュプル増幅器を用いた場合、
素子規模の大きい出力バイアス印加用インダクタ１０，
１１を用いる必要があり、さらに低ひずみ化を実現する
ためには、例えばＮ型ＦＥＴ８のような能動素子と、例
えばＰ型ＦＥＴ９のような反能動素子とによって増幅さ
れた波形は電位が等しく位相が１８０°異なる必要があ
るが、通常能動素子と反能動素子の特性は異なるため、
それを実現することは困難であり、さらに反能動素子の
特性は能動素子の特性に比べて一般的に劣るため、それ
ぞれの素子の特性をあわせる際に能動素子の特性を十分
にひきだすことができないなどの課題があった。Since the conventional complementary push-pull amplifier is configured as described above, when such a conventional complementary push-pull amplifier is used,
An output bias applying inductor 10 having a large element scale,
11 must be used, and in order to further reduce distortion, the waveforms amplified by an active element such as N-type FET 8 and an anti-active element such as P-type FET 9 have the same potential and phase. Must be different by 180 °, but the characteristics of active and anti-active elements are usually different,
It is difficult to realize it, and the characteristics of the anti-active element are generally inferior to those of the active element, so the characteristics of the active element cannot be sufficiently derived when matching the characteristics of each element. There was such a problem.

【０００８】この発明は上記のような課題を解決するた
めになされたもので、回路の小型化を実現し、能動素子
と反能動素子の特性をそろえて連続的な正弦波を実現す
ることを可能にし、高利得、高効率で、かつ低ひずみな
特性を有する相補型プッシュプル増幅器を得ることを目
的とする。The present invention has been made in order to solve the above problems, and it is an object of the present invention to realize miniaturization of a circuit and to realize a continuous sine wave by matching the characteristics of an active element and an anti-active element. It is an object of the present invention to obtain a complementary push-pull amplifier which enables the characteristics, has high gain, high efficiency, and has low distortion.

【０００９】[0009]

【課題を解決するための手段】この発明に係る相補型プ
ッシュプル増幅器は、ソースが接地されたＮ型ＦＥＴを
能動素子、ソースが電源に接続されたＰ型ＦＥＴを反能
動素子とし、Ｎ型ＦＥＴのソースを接地し、Ｐ型ＦＥＴ
のソースを電源に接続して、両者のゲートの接続点を入
力端子とし、ドレインの接続点を出力端子とし、Ｎ型Ｆ
ＥＴとＰ型ＦＥＴのゲートに異なるバイアス電圧を与え
るものである。In a complementary push-pull amplifier according to the present invention, an N-type FET whose source is grounded is an active element, and a P-type FET whose source is connected to a power source is an anti-active element. The source of the FET is grounded and the P-type FET is
Source is connected to the power supply, the connection point of both gates is the input terminal, the connection point of the drain is the output terminal, and the N-type F
Different bias voltages are applied to the gates of the ET and the P-type FET.

【００１０】この発明に係る相補型プッシュプル増幅器
は、Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点をＡ級または
ＡＢ級としたものである。In the complementary push-pull amplifier according to the present invention, the bias points of the N-type FET and the P-type FET are set to class A or class AB.

【００１１】この発明に係る相補型プッシュプル増幅器
は、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえるために、
Ｎ型ＦＥＴの利得と位相の調整を行う特性調整素子を、
Ｎ型ＦＥＴのソースと接地端子との間に装荷したもので
ある。The complementary push-pull amplifier according to the present invention has the characteristics of the N-type FET and the P-type FET,
A characteristic adjustment element for adjusting the gain and phase of the N-type FET,
It is loaded between the source of the N-type FET and the ground terminal.

【００１２】この発明に係る相補型プッシュプル増幅器
は、特性調整用インダクタを特性調整素子として用いた
ものである。A complementary push-pull amplifier according to the present invention uses a characteristic adjusting inductor as a characteristic adjusting element.

【００１３】この発明に係る相補型プッシュプル増幅器
は、特性調整用抵抗を特性調整素子として用いたもので
ある。The complementary push-pull amplifier according to the present invention uses a characteristic adjusting resistor as a characteristic adjusting element.

【００１４】この発明に係る相補型プッシュプル増幅器
は、Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえるために、
Ｎ型ＦＥＴの位相、もしくは利得と位相の調整を行う特
性調整素子を、Ｎ型ＦＥＴのゲートと入力端子との間に
装荷したものである。A complementary push-pull amplifier according to the present invention has the characteristics of an N-type FET and a P-type FET,
A characteristic adjusting element for adjusting the phase or the gain and the phase of the N-type FET is loaded between the gate and the input terminal of the N-type FET.

【００１５】この発明に係る相補型プッシュプル増幅器
は、特性調整用抵抗を特性調整素子として用いたもので
ある。The complementary push-pull amplifier according to the present invention uses a characteristic adjusting resistor as a characteristic adjusting element.

【００１６】この発明に係る相補型プッシュプル増幅器
は、特性調整用遅延素子を特性調整素子として用いたも
のである。The complementary push-pull amplifier according to the present invention uses the characteristic adjusting delay element as a characteristic adjusting element.

【００１７】この発明に係る相補型プッシュプル増幅器
は、第１のＰ型ＦＥＴのゲートに第１のＮ型ＦＥＴのド
レインを接続したダーリントン回路を能動素子、第２の
Ｎ型ＦＥＴのゲートに第２のＰ型ＦＥＴのドレインを接
続したダーリントン回路を反能動素子として、第１のＮ
型ＦＥＴのソースと第１のＰ型ＦＥＴドレインを接地
し、第２のＰ型ＦＥＴのソースと第２のＮ型ＦＥＴのド
レインを電源に接続するとともに、第１のＮ型ＦＥＴと
第２のＰ型ＦＥＴのゲートの接続点を入力端子とし、第
１のＰ型ＦＥＴと第２のＮ型ＦＥＴのドレインの接続点
を出力端子としたものである。In the complementary push-pull amplifier according to the present invention, the Darlington circuit in which the drain of the first N-type FET is connected to the gate of the first P-type FET is the active element, and the gate of the second N-type FET is the second. The Darlington circuit connecting the drains of the second P-type FETs is used as an anti-active element, and the first N
The source of the first FET and the drain of the first FET are grounded, the source of the second FET and the drain of the second FET are connected to a power supply, and the first FET and the second FET are connected. The connection point of the gate of the P-type FET is used as an input terminal, and the connection point of the drains of the first P-type FET and the second N-type FET is used as an output terminal.

【００１８】この発明に係る相補型プッシュプル増幅器
は、第１のＰ型ＦＥＴのゲートに第１のＮ型ＦＥＴのド
レインを、ドレインに第３のＮ型ＦＥＴのゲートを接続
したダーリントン回路を能動素子、第２のＮ型ＦＥＴの
ゲートに第２のＰ型ＦＥＴのドレインを、ソースに第４
のＮ型ＦＥＴのゲートを接続したダーリントン回路を反
能動素子として、第１のＮ型ＦＥＴと第３のＮ型ＦＥＴ
のソースを接地し、第２のＰ型ＦＥＴのソース、第２の
Ｎ型ＦＥＴのドレイン、および第４のＮ型ＦＥＴのドレ
インを電源に接続するとともに、第１のＮ型ＦＥＴと第
２のＰ型ＦＥＴのゲートの接続点を入力端子とし、第３
のＮ型ＦＥＴのドレインと第４のＮ型ＦＥＴのソースの
接続点を出力端子としたものである。The complementary push-pull amplifier according to the present invention activates a Darlington circuit in which the gate of the first P-type FET is connected to the drain of the first N-type FET and the drain is connected to the gate of the third N-type FET. Element, the drain of the second P-type FET is the gate of the second N-type FET, and the fourth is the source thereof.
The first N-type FET and the third N-type FET using the Darlington circuit connecting the gates of the N-type FET
Is grounded, the source of the second P-type FET, the drain of the second N-type FET, and the drain of the fourth N-type FET are connected to a power source, and the first N-type FET and the second N-type FET are connected. The connection point of the gate of the P-type FET is used as the input terminal, and the third
The connection point between the drain of the N-type FET and the source of the fourth N-type FET is used as the output terminal.

【００１９】この発明に係る相補型プッシュプル増幅器
は、Ｎ型ＦＥＴを能動素子としてそのソースを接地し、
Ｐ型ＦＥＴを反能動素子としてそのソースを電源に接続
した２組のプッシュプル回路を備え、各プッシュプル回
路の、Ｎ型ＦＥＴとＰ型ＦＥＴのゲートの接続点を接続
して入力端子、Ｎ型ＦＥＴとＰ型ＦＥＴのドレインの接
続点を接続して出力端子としたものである。A complementary push-pull amplifier according to the present invention has an N-type FET as an active element and has its source grounded.
Two sets of push-pull circuits whose sources are connected to a power source by using P-type FETs as anti-active elements are provided, and the connection points of the gates of N-type FETs and P-type FETs of each push-pull circuit are connected to form an input terminal, N The connection point of the drains of the type FET and the P-type FET is connected to form an output terminal.

【００２０】この発明に係る相補型プッシュプル増幅器
は、Ｐ型ＦＥＴをＰＮＰバイポーラトランジスタで、Ｎ
型ＦＥＴをＮＰＮバイポーラトランジスタで代替するこ
とによって、相補素子の能動素子および反能動素子を構
成したものである。In the complementary push-pull amplifier according to the present invention, the P-type FET is a PNP bipolar transistor, and
By replacing the type FET with an NPN bipolar transistor, a complementary active element and an anti-active element are formed.

【００２１】この発明に係る相補型プッシュプル増幅器
は、同一の半導体基板上に相補素子を構成するようにし
たものである。The complementary push-pull amplifier according to the present invention has complementary elements formed on the same semiconductor substrate.

【００２２】[0022]

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による相
補型プッシュプル増幅器を示す等価回路図である。図に
おいて、１はこの相補型プッシュプル増幅器に入力され
る信号を受け取る入力端子であり、２および３は入力端
子１で受けた信号の直流成分を除去する直流阻止コンデ
ンサである。４および５はこの直流阻止コンデンサ２ま
たは３に接続され、当該相補型プッシュプル増幅器の動
作点を決定するための入力バイアスを印加する入力バイ
アス印加用抵抗であり、６および７はこの入力バイアス
印加用抵抗４または５に入力バイアス用の電源を供給す
るための電源端子である。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below. Embodiment 1. 1 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a first embodiment of the present invention. In the figure, 1 is an input terminal for receiving a signal input to this complementary push-pull amplifier, and 2 and 3 are DC blocking capacitors for removing the DC component of the signal received at the input terminal 1. Reference numerals 4 and 5 are input bias application resistors that are connected to the DC blocking capacitor 2 or 3 and apply an input bias for determining the operating point of the complementary push-pull amplifier, and 6 and 7 are input bias application resistors. Is a power supply terminal for supplying a power supply for input bias to the resistance 4 or 5.

【００２３】１８および１９はこの実施の形態１による
相補型プッシュプル増幅器を構成する１対の相補素子で
あり、１８は反能動素子としてのＰ型ＦＥＴ、１９はそ
のドレインがＰ型ＦＥＴ１８のドレインに接続された能
動素子としてのＮ型ＦＥＴである。２０はこのＰ型ＦＥ
Ｔ１８のソースに接続され、当該相補型プッシュプル増
幅器の動作点を決定するための出力バイアスを供給する
電源端子であり、２１はＮ型ＦＥＴ１９のソースを接地
するための接地端子である。１６はこのＰ型ＦＥＴ１８
とＮ型ＦＥＴ１９のドレインに接続された直流成分除去
用の直流阻止コンデンサであり、１７はこの直流阻止コ
ンデンサ１６にて直流成分が除去された、Ｐ型ＦＥＴ１
８およびＮ型ＦＥＴ１９からの信号を合成して外部に出
力する出力端子である。Reference numerals 18 and 19 are a pair of complementary elements constituting the complementary push-pull amplifier according to the first embodiment, 18 is a P-type FET as an anti-active element, and 19 is a drain of the P-type FET 18. It is an N-type FET as an active element connected to. 20 is this P-type FE
A power supply terminal connected to the source of T18 and supplying an output bias for determining the operating point of the complementary push-pull amplifier, and a ground terminal 21 for grounding the source of the N-type FET 19. 16 is this P-type FET 18
Is a DC blocking capacitor for removing a DC component connected to the drains of the N-type FET 19 and the P-type FET 1 having a DC component removed by the DC blocking capacitor 16.
8 and an N-type FET 19 are output terminals for synthesizing the signals and outputting them to the outside.

【００２４】なお、上記入力端子１、直流阻止コンデン
サ２，３および１６、入力バイアス印加用抵抗４，５、
電源端子６，７、出力端子１７は図１１に同一符号を付
して示した従来のそれらと同等の部分である。The input terminal 1, the DC blocking capacitors 2, 3 and 16, the input bias applying resistors 4,5,
The power supply terminals 6, 7 and the output terminal 17 are the same parts as those of the conventional one shown by attaching the same reference numerals in FIG.

【００２５】次に動作について説明する。図１に示すこ
の実施の形態１における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、直流阻止コンデンサ２
または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
のゲートに入力される。反能動素子としてのＰ型ＦＥＴ
１８では、入力バイアス印加用抵抗４を介して電源端子
６から供給された入力バイアス、および電源端子２０か
ら供給された出力バイアスにて動作点を決定し、その動
作点より入力信号の１８０°から３６０°までの位相分
の信号を増幅する。一方、能動素子としてのＮ型ＦＥＴ
１９では、入力バイアス印加用抵抗５を介して電源端子
７から供給された入力バイアス、およびＰ型ＦＥＴ１８
を介して電源端子２０から供給された出力バイアスにて
動作点を決定し、その動作点より入力信号の０°から１
８０°までの位相分の信号を増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the first embodiment shown in FIG. 1, the signal received at the input terminal 1 is the DC blocking capacitor 2
Or through 3 to P-type FET 18 and N-type FET 19
Input to the gate. P-type FET as an anti-active element
In 18, the operating point is determined by the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the output bias supplied from the power supply terminal 20, and from the operating point, the input signal 180 ° Amplifies signals for the phases up to 360 °. On the other hand, N-type FET as an active element
19, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the P-type FET 18
The operating point is determined by the output bias supplied from the power supply terminal 20 via the
Amplifies signals for phases up to 80 °.

【００２６】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型Ｆ
ＥＴ１９のドレインからそれぞれ出力されて、直流阻止
コンデンサ１６を介して出力端子１７に送られ、両者が
合成されて外部に出力される。なお、Ｎ型ＦＥＴ１９の
ソースは接地端子２１によって接地されており、電源端
子２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のド
レイン・ソース間電位が供給されている。また、このＰ
型ＦＥＴ１８とＮ型ＦＥＴ１９のドレインへの出力バイ
アスの供給は、単一の電源端子２０にて共通に行われて
いる。The P-type FET 18 and the N-type FET 19
The signal amplified by each P type FET 18 and N type F
Each is output from the drain of the ET 19 and sent to the output terminal 17 via the DC blocking capacitor 16, and the both are combined and output to the outside. The source of the N-type FET 19 is grounded by the ground terminal 21, and the drain-source potentials of the P-type FET 18 and the N-type FET 19 are supplied from the power supply terminal 20. Also, this P
The supply of the output bias to the drains of the type FET 18 and the N type FET 19 is commonly performed by the single power supply terminal 20.

【００２７】以上のように、この実施の形態１によれ
ば、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９のゲート電圧とし
て異なる電圧を与えることができるため、各ＦＥＴの動
作（バイアス）点の調整が実現できるという効果が得ら
れる。As described above, according to the first embodiment, since different voltages can be applied as the gate voltages of the P-type FET 18 and the N-type FET 19, the operation (bias) point of each FET can be adjusted. The effect is obtained.

【００２８】また、Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９の
ドレインにバイアスを供給する電源端子２０は共通化お
よび単一電源化できるため低価格化が可能となり、さら
に、Ｎ型ＦＥＴ１９のドレインは直接電源に接続される
ことなく、Ｐ型ＦＥＴ１８を介してバイアスが供給され
るため、多段接続化が可能となって、高利得化が可能に
なるなどの効果も得られる。Further, since the power supply terminal 20 for supplying a bias to the drains of the P-type FET 18 and the N-type FET 19 can be shared and made into a single power source, the cost can be reduced, and further, the drain of the N-type FET 19 can be directly used as a power source. Since the bias is supplied through the P-type FET 18 without being connected, it is possible to realize multi-stage connection and obtain an effect such as high gain.

【００２９】なお、入力バイアス構成は図１に示した構
成に限られるものではなく、また入出力整合回路を用い
るようにしてもよい。The input bias structure is not limited to the structure shown in FIG. 1, and an input / output matching circuit may be used.

【００３０】実施の形態２．実施の形態２による相補型
プッシュプル増幅器は、実施の形態１で説明した相補型
プッシュプル増幅器と同じ構成なので、同一部分には同
じ符号を用い、その詳細説明を省略し、図１を用いて異
なる設定、及び動作について説明する。実施の形態２に
よる相補型プッシュプル増幅器は、実施の形態１で説明
したものと比べ、能動素子としてのＮ型ＦＥＴと反能動
素子としてのＰ型ＦＥＴのバイアス点を、Ａ級またはＡ
Ｂ級に設定した点が異なる。Embodiment 2. Since the complementary push-pull amplifier according to the second embodiment has the same configuration as the complementary push-pull amplifier described in the first embodiment, the same reference numerals are used for the same portions, detailed description thereof will be omitted, and FIG. 1 will be used. Different settings and operations will be described. Compared to the complementary push-pull amplifier according to the second embodiment, the bias points of the N-type FET as an active element and the P-type FET as an anti-active element are set to class A or A as compared with those described in the first embodiment.
The difference is that it is set to Class B.

【００３１】次に動作について説明する。実施の形態１
と同様、図１に示すこの実施の形態２による相補型プッ
シュプル増幅器は、入力端子１で受けた信号が、直流阻
止コンデンサ２または３を介してＰ型ＦＥＴ１８および
Ｎ型ＦＥＴ１９のゲートに入力される。反能動素子とし
てのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４を
介して電源端子６から供給された入力バイアス、および
電源端子２０から供給された出力バイアスにて動作点を
決定し、その動作点より入力信号の１８０°から３６０
°までの位相分の信号を増幅する。一方、能動素子とし
てのＮ型ＦＥＴ１９では、入力バイアス印加用抵抗５を
介して電源端子７から供給された入力バイアス、および
Ｐ型ＦＥＴ１８を介して電源端子２０から供給された出
力バイアスにて動作点を決定し、その動作点より入力信
号の０°から１８０°までの位相分の信号を増幅する。
また、これらＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９の動
作点はＡ級またはＡＢ級にて動作するバイアス点に設定
される。Next, the operation will be described. Embodiment 1
In the complementary push-pull amplifier according to the second embodiment shown in FIG. 1, the signal received at the input terminal 1 is input to the gates of the P-type FET 18 and the N-type FET 19 via the DC blocking capacitor 2 or 3. It In the P-type FET 18 as the anti-active element, the operating point is determined by the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the output bias supplied from the power supply terminal 20, and the operating point is determined. From input signal 180 ° to 360
Amplifies signals for phases up to °. On the other hand, in the N-type FET 19 as an active element, the operating point is the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the output bias supplied from the power supply terminal 20 via the P-type FET 18. Is determined, and a signal corresponding to a phase of 0 ° to 180 ° of the input signal is amplified from the operating point.
The operating points of the P-type FET 18 and the N-type FET 19 are set to the bias points that operate in class A or class AB.

【００３２】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型Ｆ
ＥＴ１９のドレインからそれぞれ出力されて、直流阻止
コンデンサ１６を介して出力端子１７に送られ、両者が
合成されて外部に出力される。また、Ｐ型ＦＥＴ１８と
Ｎ型ＦＥＴ１９の出力側は共にハイインピーダンス状態
となる。なお、Ｎ型ＦＥＴ１９のソースは接地端子２１
によって接地されており、電源端子２０からはＰ型ＦＥ
Ｔ１８およびＮ型ＦＥＴ１９のドレイン・ソース間電位
が供給されている。また、このＰ型ＦＥＴ１８とＮ型Ｆ
ＥＴ１９のドレインへの出力バイアスの供給は、単一の
電源端子２０にて共通に行われている。The P-type FET 18 and the N-type FET 19
The signal amplified by each P type FET 18 and N type F
Each is output from the drain of the ET 19 and sent to the output terminal 17 via the DC blocking capacitor 16, and the both are combined and output to the outside. The output sides of the P-type FET 18 and the N-type FET 19 are both in a high impedance state. The source of the N-type FET 19 is the ground terminal 21.
Is grounded by the P-type FE from the power supply terminal 20.
The drain-source potentials of T18 and N-type FET 19 are supplied. In addition, this P-type FET 18 and N-type F
The supply of the output bias to the drain of the ET 19 is commonly performed by the single power supply terminal 20.

【００３３】以上のように、この実施の形態２によれ
ば、相補型プッシュプル増幅動作時において、Ｐ型ＦＥ
Ｔ１８とＮ型ＦＥＴ１９の出力側は、共にハイインピー
ダンスとなるため、出力バイアス印加用インダクタが不
要となり、回路の小型化を実現できるという効果が得ら
れる。As described above, according to the second embodiment, the P-type FE is used during the complementary push-pull amplification operation.
Since both the output sides of the T18 and the N-type FET 19 have high impedance, the inductor for applying the output bias is not required, and the effect that the circuit can be downsized can be obtained.

【００３４】なお、この実施の形態２は、実施の形態１
と同様に、入力バイアス構成は図１に示した構成に限ら
れるものではなく、また入出力整合を用いるようにして
もよい。The second embodiment is the same as the first embodiment.
Similarly, the input bias configuration is not limited to the configuration shown in FIG. 1, and input / output matching may be used.

【００３５】実施の形態３．図２はこの発明の実施の形
態２による相補型プッシュプル増幅器を示す等価回路図
である。図において、１は入力端子、２，３および１６
は直流阻止コンデンサ、４，５は入力バイアス印加用抵
抗、６，７は電源端子、１７は出力端子、１８はこの実
施の形態１による相補型プッシュプル増幅器の反能動素
子としてのＰ型ＦＥＴ、１９は同じく能動素子としての
Ｎ型ＦＥＴ、２０は電源端子、２１は接地端子であり、
これらは図１に同一符号を付して示した実施の形態１の
それらと同等の部分であるため、詳細な説明は省略す
る。Embodiment 3. 2 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a second embodiment of the present invention. In the figure, 1 is an input terminal, 2, 3 and 16
Is a DC blocking capacitor, 4, 5 are resistors for input bias application, 6, 7 are power supply terminals, 17 is an output terminal, 18 is a P-type FET as an anti-active element of the complementary push-pull amplifier according to the first embodiment, 19 is an N-type FET as an active element, 20 is a power supply terminal, 21 is a ground terminal,
Since these are the same parts as those of the first embodiment shown by attaching the same reference numerals in FIG. 1, detailed description thereof will be omitted.

【００３６】また、２２はＮ型ＦＥＴ１９のソースと接
地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の利得お
よび位相を調整して、この能動素子としてのＮ型ＦＥＴ
１９と反能動素子としてのＰ型ＦＥＴ１８の特性をそろ
える特性調整素子としての特性調整用インダクタであ
る。Further, 22 is loaded between the source of the N-type FET 19 and the ground terminal 21, and the gain and phase of the N-type FET 19 are adjusted so that the N-type FET as the active element.
19 is a characteristic adjusting inductor which is a characteristic adjusting element for aligning the characteristics of 19 and the P-type FET 18 as an anti-active element.

【００３７】次に動作について説明する。図２に示すこ
の実施の形態２における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、直流阻止コンデンサ２
または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
のゲートに入力される。反能動素子としてのＰ型ＦＥＴ
１８では、入力バイアス印加用抵抗４を介して電源端子
６から供給された入力バイアス、および電源端子２０か
ら供給された出力バイアスにより動作点を決定して、そ
の動作点より入力信号の１８０°から３６０°までの位
相分の信号を増幅する。一方、能動素子としてのＮ型Ｆ
ＥＴ１９では、入力バイアス印加用抵抗５を介して電源
端子７から供給された入力バイアス、およびＰ型ＦＥＴ
１８を介して電源端子２０から供給された出力バイアス
により動作点を決定して、その動作点より入力信号の０
°から１８０°までの位相分の信号を増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the second embodiment shown in FIG. 2, the signal received at the input terminal 1 is the DC blocking capacitor 2
Or through 3 to P-type FET 18 and N-type FET 19
Input to the gate. P-type FET as an anti-active element
In 18, the operating point is determined by the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the output bias supplied from the power supply terminal 20, and from the operating point, the input signal is changed from 180 °. Amplifies signals for the phases up to 360 °. On the other hand, N-type F as an active element
In the ET19, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the P-type FET
The operating point is determined by the output bias supplied from the power supply terminal 20 via 18, and the input signal 0
Amplifies the signal for the phase from ° to 180 °.

【００３８】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型Ｆ
ＥＴ１９のドレインからそれぞれ出力され、直流阻止コ
ンデンサ１６を介して出力端子１７に送られ、両者が合
成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９の
ソースは特性調整用インダクタ２２を介して接地端子２
１に接続され、接地端子２１により接地されている。こ
のように、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調
整用インダクタ２２を装荷することにより、Ｎ型ＦＥＴ
１９の利得を低減させることができ、さらに位相を遅延
させることが可能になる。従って、この特性調整用イン
ダクタ２２のインダクタ値を調整することで、Ｎ型ＦＥ
Ｔ１９とＰ型ＦＥＴ１８の特性をそろえることができ
る。なお、電源端子２０からはＰ型ＦＥＴ１８およびＮ
型ＦＥＴ１９のドレイン・ソース間電位が供給されてい
る。The P-type FET 18 and the N-type FET 19
The signal amplified by each P type FET 18 and N type F
Each is output from the drain of the ET 19 and is sent to the output terminal 17 via the DC blocking capacitor 16, both are combined and output to the outside. Here, the source of the N-type FET 19 is connected to the ground terminal 2 via the characteristic adjusting inductor 22.
1 and is grounded by the ground terminal 21. Thus, by loading the characteristic adjusting inductor 22 between the N-type FET 19 and the ground terminal 21,
It is possible to reduce the gain of 19 and further delay the phase. Therefore, by adjusting the inductor value of the characteristic adjusting inductor 22, the N-type FE is adjusted.
The characteristics of T19 and P-type FET 18 can be made uniform. In addition, the P-type FET 18 and N
The drain-source potential of the type FET 19 is supplied.

【００３９】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ
１９と接地端子２１の間に特性調整用インダクタ２２を
装荷しているので、この特性調整用インダクタ２２の調
整を行うことにより、Ｎ型ＦＥＴ１９の利得を低減さ
せ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１
８の特性をそろえることができ、良好な低ひずみ特性を
有する相補型プッシュプル増幅器を実現することが可能
になるなどの効果が得られる。As described above, according to the third embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply, and the multi-stage connection. Furthermore, the N-type FET
Since the characteristic adjusting inductor 22 is loaded between the 19 and the ground terminal 21, the gain of the N-type FET 19 is reduced and the phase is delayed by adjusting the characteristic adjusting inductor 22. FET 19 and P-type FET 1
It is possible to obtain the characteristics shown in FIG. 8 and to obtain a complementary push-pull amplifier having a good low distortion characteristic.

【００４０】なお、この場合も実施の形態１と同様に、
入力バイアス構成は図２に示した構成に限られるもので
はなく、また入出力整合回路を用いるようにしてもよ
い。In this case also, as in the first embodiment,
The input bias configuration is not limited to the configuration shown in FIG. 2, and an input / output matching circuit may be used.

【００４１】実施の形態４．図３はこの発明の実施の形
態４による相補型プッシュプル増幅器を示す等価回路図
であり、相当部分には図１と同一符号を付してその説明
を省略する。図において、２３はＮ型ＦＥＴ１９のソー
スと接地端子２１との間に装荷され、Ｎ型ＦＥＴ１９の
利得および位相を調整して、この能動素子としてのＮ型
ＦＥＴ１９と反能動素子としてのＰ型ＦＥＴ１８の特性
をそろえる特性調整素子としての特性調整用抵抗であ
る。Fourth Embodiment FIG. 3 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fourth embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, numeral 23 is loaded between the source of the N-type FET 19 and the ground terminal 21, and the gain and phase of the N-type FET 19 are adjusted so that the N-type FET 19 as the active element and the P-type FET 18 as the anti-active element are adjusted. This is a characteristic adjusting resistor as a characteristic adjusting element for adjusting the characteristics of.

【００４２】次に動作について説明する。図３に示すこ
の実施の形態４における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、直流阻止コンデンサ２
または３を介してＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
のゲートに入力される。反能動素子としてのＰ型ＦＥＴ
１８では、入力バイアス印加用抵抗４を介して電源端子
６から供給された入力バイアス、および電源端子２０か
ら供給された出力バイアスにより動作点を決定して、そ
の動作点より入力信号の１８０°から３６０°までの位
相分の信号を増幅する。一方、能動素子としてのＮ型Ｆ
ＥＴ１９では、入力バイアス印加用抵抗５を介して電源
端子７から供給された入力バイアス、およびＰ型ＦＥＴ
１８を介して電源端子２０から供給された出力バイアス
により動作点を決定して、その動作点より入力信号の０
°から１８０°までの位相分の信号を増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the fourth embodiment shown in FIG. 3, the signal received at input terminal 1 is DC blocking capacitor 2
Or through 3 to P-type FET 18 and N-type FET 19
Input to the gate. P-type FET as an anti-active element
In 18, the operating point is determined by the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the output bias supplied from the power supply terminal 20, and from the operating point, the input signal is changed from 180 °. Amplifies signals for the phases up to 360 °. On the other hand, N-type F as an active element
In the ET19, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the P-type FET
The operating point is determined by the output bias supplied from the power supply terminal 20 via 18, and the input signal 0
Amplifies the signal for the phase from ° to 180 °.

【００４３】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
にて増幅された信号は、各Ｐ型ＦＥＴ１８およびＮ型Ｆ
ＥＴ１９のドレインからそれぞれ出力されて、直流阻止
コンデンサ１６を介して出力端子１７に送られ、両者が
合成されて外部に出力される。ここで、Ｎ型ＦＥＴ１９
のソースは特性調整用抵抗２３を介して接地端子２１に
接続され、接地端子２１により接地されている。このよ
うに、Ｎ型ＦＥＴ１９と接地端子２１の間に特性調整用
抵抗２３を装荷することにより、Ｎ型ＦＥＴ１９の利得
を低減させることができ、さらに位相を遅延させること
が可能になる。従って、この特性調整用抵抗２３の抵抗
値を調整することで、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８
の特性をそろえることができる。なお、電源端子２０か
らはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレイン・
ソース間電位が供給されている。The P-type FET 18 and the N-type FET 19
The signal amplified by each P type FET 18 and N type F
Each is output from the drain of the ET 19 and sent to the output terminal 17 via the DC blocking capacitor 16, and the both are combined and output to the outside. Here, the N-type FET 19
The source of is connected to the ground terminal 21 via the characteristic adjusting resistor 23, and is grounded by the ground terminal 21. As described above, by loading the characteristic adjusting resistor 23 between the N-type FET 19 and the ground terminal 21, the gain of the N-type FET 19 can be reduced and the phase can be further delayed. Therefore, the N-type FET 19 and the P-type FET 18 are adjusted by adjusting the resistance value of the characteristic adjusting resistor 23.
The characteristics of can be arranged. From the power supply terminal 20, the drains of the P-type FET 18 and the N-type FET 19
Source-to-source potential is supplied.

【００４４】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ
１９と接地端子２１の間に特性調整用抵抗２３を装荷し
ているので、この特性調整用抵抗２３の調整を行うこと
により、Ｎ型ＦＥＴ１９の利得を低減させ、位相を遅延
させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろ
えることができ、低ひずみ特性を有する相補型プッシュ
プル増幅器を実現することが可能になるなどの効果が得
られる。As described above, according to the third embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply, and the multi-stage connection. Furthermore, the N-type FET
Since the characteristic adjusting resistor 23 is loaded between the N-type FET 19 and the ground terminal 21, the gain of the N-type FET 19 is reduced and the phase is delayed by adjusting the characteristic adjusting resistor 23. The characteristics of the FET 19 and the P-type FET 18 can be made uniform, and an effect such that a complementary push-pull amplifier having a low distortion characteristic can be realized can be obtained.

【００４５】なお、この場合も上記各実施の形態の場合
と同様に、入力バイアス構成は図３に示した構成に限ら
れるものではなく、また入出力整合回路を用いるように
してもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 3 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００４６】実施の形態５．図４はこの発明の実施の形
態５による相補型プッシュプル増幅器を示す等価回路図
であり、相当部分には図１と同一符号を付してその説明
を省略する。図において、２４はＮ型ＦＥＴ１９のゲー
トと入力端子１（入力バイアス印加用抵抗５の接続点）
との間に装荷され、Ｎ型ＦＥＴ１９の利得および位相を
調整して、この能動素子としてのＮ型ＦＥＴ１９と反能
動素子としてのＰ型ＦＥＴ１８の特性をそろえる特性調
整素子としての特性調整用抵抗である。Embodiment 5. FIG. 4 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fifth embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, 24 is the gate of the N-type FET 19 and the input terminal 1 (connection point of the input bias applying resistor 5).
And a resistor for characteristic adjustment as a characteristic adjustment element that adjusts the gain and phase of the N-type FET 19 to align the characteristics of the N-type FET 19 as the active element and the P-type FET 18 as the anti-active element. is there.

【００４７】次に動作について説明する。図４に示すこ
の実施の形態５における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、一方では直流阻止コン
デンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では
直流阻止コンデンサ３および特性調整用抵抗２４を介し
てＮ型ＦＥＴ１９のゲートに入力される。反能動素子と
してのＰ型ＦＥＴ１８では、入力バイアス印加用抵抗４
を介して電源端子６から供給された入力バイアス、およ
び電源端子２０から供給された出力バイアスにより動作
点を決定して、その動作点より入力信号の１８０°から
３６０°までの位相分の信号を増幅する。一方、能動素
子としてのＮ型ＦＥＴ１９では、入力バイアス印加用抵
抗５を介して電源端子７から供給された入力バイアス、
およびＰ型ＦＥＴ１８を介して電源端子２０から供給さ
れた出力バイアスにより動作点を決定して、その動作点
より入力信号の０°から１８０°までの位相分の信号を
増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the fifth embodiment shown in FIG. 4, the signal received at the input terminal 1 is passed through the DC blocking capacitor 2 to the gate of the P-type FET 18 on the one hand, and the DC blocking capacitor 3 and the characteristic on the other hand. It is input to the gate of the N-type FET 19 via the adjustment resistor 24. In the P-type FET 18 as an anti-active element, the input bias applying resistor 4
The operating point is determined by the input bias supplied from the power supply terminal 6 via the power supply terminal 6 and the output bias supplied from the power supply terminal 20, and a signal corresponding to the phase of the input signal from 180 ° to 360 ° is determined from the operating point. Amplify. On the other hand, in the N-type FET 19 as an active element, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5,
The operating point is determined by the output bias supplied from the power supply terminal 20 via the P-type FET 18, and the signal corresponding to the phase of 0 ° to 180 ° of the input signal is amplified from the operating point.

【００４８】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
にて増幅された信号は、Ｐ型ＦＥＴ１８およびＮ型ＦＥ
Ｔ１９のドレインからそれぞれ出力されて、直流阻止コ
ンデンサ１６を介して出力端子１７に送られ、両者が合
成されて外部に出力される。このように、Ｎ型ＦＥＴ１
９のゲートと入力端子１との間に特性調整用抵抗２４を
装荷することにより、Ｎ型ＦＥＴ１９の利得を低減させ
ることができ、さらに位相を遅延させることが可能にな
る。従って、この特性調整用抵抗２４の抵抗値を調整す
ることにより、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性
をそろえることができる。ここで、Ｎ型ＦＥＴ１９のソ
ースは接地端子２１によって接地されており、電源端子
２０からはＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９のドレ
イン・ソース間電位が供給されている。The P-type FET 18 and the N-type FET 19
The signal amplified by is the P-type FET 18 and the N-type FE
The signals are output from the drains of T19, sent to the output terminal 17 via the DC blocking capacitor 16, and are combined and output to the outside. In this way, N-type FET1
By loading the characteristic adjusting resistor 24 between the gate of the N. 9 and the input terminal 1, the gain of the N-type FET 19 can be reduced and the phase can be further delayed. Therefore, the characteristics of the N-type FET 19 and the P-type FET 18 can be made uniform by adjusting the resistance value of the characteristic adjusting resistor 24. Here, the source of the N-type FET 19 is grounded by the ground terminal 21, and the drain-source potentials of the P-type FET 18 and the N-type FET 19 are supplied from the power supply terminal 20.

【００４９】以上のように、この実施の形態５によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ
１９のゲートと入力端子１との間に特性調整用抵抗２４
を装荷しているので、この特性調整用抵抗２４の抵抗値
を調整することにより、Ｎ型ＦＥＴ１９の利得を低減さ
せ、位相を遅延させて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１
８の特性をそろえることができ、連続的な正弦波を出力
し、低ひずみ特性を有する相補型プッシュプル増幅器を
実現することが可能になるなどの効果が得られる。As described above, according to the fifth embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply, and the multi-stage connection. Furthermore, the N-type FET
A resistor 24 for characteristic adjustment is provided between the gate of 19 and the input terminal 1.
, The gain of the N-type FET 19 is reduced and the phase is delayed by adjusting the resistance value of the characteristic adjusting resistor 24, and the N-type FET 19 and the P-type FET 1 are loaded.
The characteristics shown in FIG. 8 can be obtained, and a continuous sine wave can be output, and a complementary push-pull amplifier having a low distortion characteristic can be realized.

【００５０】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図４に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 4 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００５１】実施の形態６．図５はこの発明の実施の形
態６による相補型プッシュプル増幅器を示す等価回路図
であり、相当部分には図１と同一符号を付してその説明
を省略する。図において、２５はＮ型ＦＥＴ１９のゲー
トと入力端子１（入力バイアス印加用抵抗５の接続点）
との間に装荷され、Ｎ型ＦＥＴ１９の位相を調整して、
この能動素子としてのＮ型ＦＥＴ１９と反能動素子とし
てのＰ型ＦＥＴ１８の特性をそろえる特性調整素子とし
ての特性調整用遅延素子である。Sixth Embodiment FIG. 5 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a sixth embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, 25 is the gate of the N-type FET 19 and the input terminal 1 (connection point of the input bias applying resistor 5).
And is loaded between and to adjust the phase of the N-type FET 19,
It is a delay element for characteristic adjustment as a characteristic adjustment element that matches the characteristics of the N-type FET 19 as the active element and the P-type FET 18 as the anti-active element.

【００５２】次に動作について説明する。図５に示すこ
の実施の形態６における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、一方では直流阻止コン
デンサ２を介してＰ型ＦＥＴ１８のゲートに、他方では
直流阻止コンデンサ３および特性調整用遅延素子２５を
介してＮ型ＦＥＴ１９のゲートに入力される。反能動素
子としてのＰ型ＦＥＴ１８では、入力バイアス印加用抵
抗４を介して電源端子６から供給された入力バイアス、
および電源端子２０から供給された出力バイアスにより
動作点を決定して、その動作点より入力信号の１８０°
から３６０°までの位相分の信号を増幅する。一方、能
動素子としてのＮ型ＦＥＴ１９では、入力バイアス印加
用抵抗５を介して電源端子７から供給された入力バイア
ス、およびＰ型ＦＥＴ１８を介して電源端子２０から供
給された出力バイアスにより動作点を決定して、その動
作点より入力信号の０°から１８０°までの位相分の信
号を増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the sixth embodiment shown in FIG. 5, the signal received at the input terminal 1 is passed through the DC blocking capacitor 2 to the gate of the P-type FET 18 on the one hand, and the DC blocking capacitor 3 and the characteristic on the other hand. It is input to the gate of the N-type FET 19 via the adjustment delay element 25. In the P-type FET 18 as an anti-active element, the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4,
And the output bias supplied from the power supply terminal 20 determines the operating point, and the input signal is 180 ° from the operating point.
To 360 ° are amplified. On the other hand, in the N-type FET 19 as an active element, the operating point is set by the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the output bias supplied from the power supply terminal 20 via the P-type FET 18. The signal corresponding to the phase from 0 ° to 180 ° of the input signal is amplified from the determined operating point.

【００５３】このＰ型ＦＥＴ１８およびＮ型ＦＥＴ１９
において増幅された信号は、それぞれのドレインから出
力されて、直流阻止コンデンサ１６を介して出力端子１
７に送られ、両者が合成されて外部に出力される。この
ように、Ｎ型ＦＥＴ１９のゲートと入力端子１との間に
特性調整用遅延素子２５を装荷することにより、Ｎ型Ｆ
ＥＴ１９の位相を遅延させることが可能になる。従っ
て、この特性調整用遅延素子２５の遅延時間（遅延線路
の線路長）を調整することにより、Ｎ型ＦＥＴ１９とＰ
型ＦＥＴ１８の特性をそろえることができる。ここで、
Ｎ型ＦＥＴ１９のソースは接地端子２１によって接地さ
れており、電源端子２０からはＰ型ＦＥＴ１８およびＮ
型ＦＥＴ１９のドレイン・ソース間電位が供給されてい
る。The P-type FET 18 and the N-type FET 19
The signals amplified at are output from the respective drains and output to the output terminal 1 via the DC blocking capacitor 16.
7 and the two are combined and output to the outside. Thus, by loading the characteristic adjusting delay element 25 between the gate of the N-type FET 19 and the input terminal 1, the N-type F
It is possible to delay the phase of ET19. Therefore, by adjusting the delay time (line length of the delay line) of the characteristic adjusting delay element 25, the N-type FET 19 and the P-type FET
The characteristics of the type FET 18 can be made uniform. here,
The source of the N-type FET 19 is grounded by the ground terminal 21, and the P-type FET 18 and N
The drain-source potential of the type FET 19 is supplied.

【００５４】以上のように、この実施の形態６によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、Ｎ型ＦＥＴ
１９のゲートと入力端子１との間に特性調整用遅延素子
２５を装荷しているので、この特性調整用遅延素子２５
を調整することにより、Ｎ型ＦＥＴ１９の位相を遅延さ
せて、Ｎ型ＦＥＴ１９とＰ型ＦＥＴ１８の特性をそろえ
ることができ、低ひずみ特性を有する相補型プッシュプ
ル増幅器を実現することが可能になるなどの効果が得ら
れる。As described above, according to the sixth embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply, and the multi-stage connection. Furthermore, the N-type FET
Since the characteristic adjusting delay element 25 is loaded between the gate of 19 and the input terminal 1, the characteristic adjusting delay element 25 is provided.
By adjusting, the phase of the N-type FET 19 can be delayed, the characteristics of the N-type FET 19 and the P-type FET 18 can be made uniform, and a complementary push-pull amplifier having low distortion characteristics can be realized. The effect of is obtained.

【００５５】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図５に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, as in the case of each of the above-described embodiments, the input bias configuration is not limited to the configuration shown in FIG. 5, and an input / output matching circuit may be used.

【００５６】実施の形態７．図６はこの発明の実施の形
態７による相補型プッシュプル増幅器を示す等価回路図
であり、相当部分には図１と同一符号を付してその説明
を省略する。図において、２６はこの相補型プッシュプ
ル増幅器にて用いられる１対の相補素子中の能動素子で
あり、２７は同じく反能動素子である。２８は第１のＰ
型ＦＥＴであり、２９はそのドレインが第１のＰ型ＦＥ
Ｔ２８のゲートに接続された第１のＮ型ＦＥＴである。
また、３０は第２のＮ型ＦＥＴであり、３１はそのドレ
インが第２のＮ型ＦＥＴ３０のゲートに接続された第２
のＰ型ＦＥＴである。Embodiment 7. 6 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a seventh embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, 26 is an active element in a pair of complementary elements used in this complementary push-pull amplifier, and 27 is also an anti-active element. 28 is the first P
Are FETs, and the drain of 29 is the first P-type FE
It is a first N-type FET connected to the gate of T28.
Further, 30 is a second N-type FET, and 31 is a second N-type FET whose drain is connected to the gate of the second N-type FET 30.
P-type FET.

【００５７】これら第１のＰ型ＦＥＴ２８と第１のＮ型
ＦＥＴ２９によるダーリントン回路によって能動素子２
６が、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥＴ３１に
よるダーリントン回路によって反能動素子２７がそれぞ
れ構成されており、第１のＰ型ＦＥＴ２８と第２のＮ型
ＦＥＴ３０とが互いのソースで接続されている。また、
入力端子１は第１のＮ型ＦＥＴ２９のゲートと第２のＰ
型ＦＥＴ３１のゲートに直流阻止コンデンサ２または３
を介して接続されており、出力端子１７は第１のＰ型Ｆ
ＥＴ２８と第２のＮ型ＦＥＴ３０のソースに直流阻止コ
ンデンサ１６を介して接続されている。The Darlington circuit composed of the first P-type FET 28 and the first N-type FET 29 is used to activate the active element 2.
6, the anti-active element 27 is configured by a Darlington circuit including the second N-type FET 30 and the second P-type FET 31, respectively, and the first P-type FET 28 and the second N-type FET 30 are sources of each other. It is connected. Also,
The input terminal 1 is a gate of the first N-type FET 29 and a second P-type FET.
Type FET31 has a gate with a DC blocking capacitor 2 or 3
And the output terminal 17 is connected to the first P-type F
The ET 28 and the source of the second N-type FET 30 are connected via the DC blocking capacitor 16.

【００５８】次に動作について説明する。図６に示すこ
の実施の形態７における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が直流阻止コンデンサ２ま
たは３を介して第１のＮ型ＦＥＴ２９と第２のＰ型ＦＥ
Ｔ３１のゲートに入力される。ここで、反能動素子２７
内の第２のＰ型ＦＥＴ３１と第２のＮ型ＦＥＴ３０はダ
ーリントン回路を形成しており、それら第２のＰ型ＦＥ
Ｔ３１と第２のＮ型ＦＥＴ３０の各電流増幅率の積に近
似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして
動作する。また同様に、能動素子２６内の第１のＮ型Ｆ
ＥＴ２９と第１のＰ型ＦＥＴ２８はダーリントン回路を
形成しており、それら第１のＮ型ＦＥＴ２９と第１のＰ
型ＦＥＴ２８の各電流増幅率の積に近似的に等しい大き
な電流増幅率をもつＮ型ＦＥＴとして動作する。Next, the operation will be described. In the complementary push-pull amplifier according to the seventh embodiment shown in FIG. 6, the signal received at the input terminal 1 passes through the DC blocking capacitor 2 or 3 and the first N-type FET 29 and the second P-type FE.
Input to the gate of T31. Here, the anti-active element 27
The second P-type FET 31 and the second N-type FET 30 therein form a Darlington circuit, and the second P-type FE
It operates as a P-type FET having a large current amplification factor that is approximately equal to the product of each current amplification factor of T31 and the second N-type FET 30. Similarly, the first N-type F in the active element 26
The ET 29 and the first P-type FET 28 form a Darlington circuit, and the first N-type FET 29 and the first P-type FET 28 form the Darlington circuit.
The FET 28 operates as an N-type FET having a large current amplification factor that is approximately equal to the product of the respective current amplification factors.

【００５９】この反能動素子２７を構成する第２のＰ型
ＦＥＴ３１および第２のＮ型ＦＥＴ３０では、入力バイ
アス印加用抵抗４を介して電源端子６から供給された入
力バイアス、および電源端子２０から供給された出力バ
イアスにより動作点を決定して、その動作点より入力信
号の１８０°から３６０°までの位相分の信号を増幅す
る。一方、能動素子２６を構成する第１のＮ型ＦＥＴ２
９および第１のＰ型ＦＥＴ２８では、入力バイアス印加
用抵抗５を介して電源端子７から供給された入力バイア
ス、および第２のＮ型ＦＥＴ３０を介して電源端子２０
から供給された出力バイアスにより動作点を決定して、
その動作点より入力信号の０°から１８０°までの位相
分の信号を増幅する。In the second P-type FET 31 and the second N-type FET 30 constituting the anti-active element 27, the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the power supply terminal 20 are supplied. The operating point is determined by the supplied output bias, and the signal corresponding to the phase of 180 ° to 360 ° of the input signal is amplified from the operating point. On the other hand, the first N-type FET 2 forming the active element 26
9 and the first P-type FET 28, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the power supply terminal 20 via the second N-type FET 30.
The operating point is determined by the output bias supplied from
From that operating point, the signal corresponding to the phase of 0 ° to 180 ° of the input signal is amplified.

【００６０】ダーリントン回路により構成された等価的
なＰ型ＦＥＴによる反能動素子２７で増幅された信号は
第２のＮ型ＦＥＴ３０のソースから、等価的なＮ型ＦＥ
Ｔによる能動素子２６で増幅された信号は第１のＰ型Ｆ
ＥＴ２８のソースからそれぞれ出力される。これら能動
素子２６と反能動素子２７の出力は直流阻止コンデンサ
１６を介して出力端子１７に送られ、両者が合成されて
外部に出力される。ここで、第１のＰ型ＦＥＴ２８と第
１のＮ型ＦＥＴ２９のソースは接地端子２１によって接
地されており、電源端子２０からは第１のＮ型ＦＥＴ２
９と第２のＮ型ＦＥＴ３０、および第１のＰ型ＦＥＴ２
８と第２のＰ型ＦＥＴ３１のドレイン・ソース間電位が
供給されている。The signal amplified by the anti-active element 27 of the equivalent P-type FET constituted by the Darlington circuit is supplied from the source of the second N-type FET 30 to the equivalent N-type FE.
The signal amplified by the active element 26 due to T is the first P-type F
Each is output from the source of ET28. The outputs of the active element 26 and the anti-active element 27 are sent to the output terminal 17 via the DC blocking capacitor 16, and the two are combined and output to the outside. Here, the sources of the first P-type FET 28 and the first N-type FET 29 are grounded by the ground terminal 21, and the first N-type FET 2 is connected from the power supply terminal 20.
9 and the second N-type FET 30, and the first P-type FET 2
8 and the drain-source potential of the second P-type FET 31 are supplied.

【００６１】以上のように、この実施の形態６によれ
ば、実施の形態１の場合と同様に、回路の小型化、単一
電源化に伴う低価格化および多段接続化を実現すること
が可能となり、さらに、第１のＰ型ＦＥＴ２８と第１の
Ｎ型ＦＥＴ２９をダーリントン接続して等価的にＮ型Ｆ
ＥＴを構成し、第２のＮ型ＦＥＴ３０と第２のＰ型ＦＥ
Ｔ３１をダーリントン接続して等価的にＰ型ＦＥＴを構
成しているので、この等価的に構成されたＮ型ＦＥＴお
よびＰ型ＦＥＴの電流増幅率が、それらを構成している
第１のＰ型ＦＥＴ２８と第１のＮ型ＦＥＴ２９の電流増
幅度の積、あるいは第２のＮ型ＦＥＴ３０と第２のＰ型
ＦＥＴ３１の電流増幅度の積に近似的に等しくなるた
め、相補型プッシュプル増幅器の能動素子２６となるＮ
型ＦＥＴ、および反能動素子２７となるＰ型ＦＥＴの特
性は調整することなく自動的に等しくなるため、低ひず
み特性、および高出力特性に優れた増幅器を実現するこ
とが可能になるなどの効果が得られる。As described above, according to the sixth embodiment, as in the case of the first embodiment, it is possible to realize the downsizing of the circuit, the cost reduction due to the single power supply, and the multistage connection. It becomes possible, and further, the first P-type FET 28 and the first N-type FET 29 are connected by Darlington connection so that an equivalent N-type F
ET is composed of the second N-type FET 30 and the second P-type FE
Since T31 is Darlington connected to form a P-type FET equivalently, the current amplification factors of the N-type FET and the P-type FET which are equivalently formed are the first P-type forming them. Since the product of the current amplification of the FET 28 and the first N-type FET 29 or the product of the current amplification of the second N-type FET 30 and the second P-type FET 31 is approximately equal, the complementary push-pull amplifier is activated. N as element 26
Characteristics of the P-type FET and the P-type FET serving as the anti-active element 27 are automatically equalized without adjustment, so that it is possible to realize an amplifier excellent in low distortion characteristics and high output characteristics. Is obtained.

【００６２】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図６に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 6 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００６３】実施の形態８．図７はこの発明の実施の形
態８による相補型プッシュプル増幅器を示す等価回路図
であり、相当部分には図１と同一符号を付してその説明
を省略する。図において、３２はこの相補型プッシュプ
ル増幅器にて用いられる１対の相補素子中の能動素子で
あり、３３は同じく反能動素子である。３４は第１のＰ
型ＦＥＴであり、３５はそのドレインが第１のＰ型ＦＥ
Ｔ３４のゲートに接続された第１のＮ型ＦＥＴである。
３６は第２のＮ型ＦＥＴであり、３７はそのドレインが
第２のＮ型ＦＥＴ３６のゲートに接続された第２のＰ型
ＦＥＴである。Embodiment 8. FIG. 7 is an equivalent circuit diagram showing a complementary push-pull amplifier according to an eighth embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, 32 is an active element in a pair of complementary elements used in this complementary push-pull amplifier, and 33 is also an anti-active element. 34 is the first P
Type FET, and the drain of the first P type FE 35
It is a first N-type FET connected to the gate of T34.
Reference numeral 36 is a second N-type FET, and 37 is a second P-type FET whose drain is connected to the gate of the second N-type FET 36.

【００６４】また、３８はそのゲートが第１のＰ型ＦＥ
Ｔ３４のドレインに、ドレインが第１のＰ型ＦＥＴ３４
のソースに、ソースが第１のＮ型ＦＥＴ３５のソースに
それぞれ接続された第３のＮ型ＦＥＴである。３９はそ
のゲートが第２のＮ型ＦＥＴ３６のソースに、ドレイン
が第２のＮ型ＦＥＴ３６のドレインと第２のＰ型ＦＥＴ
３７のソースにそれぞれ接続された第４のＮ型ＦＥＴで
ある。なお、これら第１のＰ型ＦＥＴ３４、第１のＮ型
ＦＥＴ３５、および第３のＮ型ＦＥＴ３８と、第２のＮ
型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ
型ＦＥＴ３９はそれぞれダーリントン回路を形成してい
る。The gate of 38 is the first P-type FE
The drain of T34 is the first P-type FET 34
Is a third N-type FET whose source is connected to the source of the first N-type FET 35, respectively. In 39, the gate is the source of the second N-type FET 36, and the drain is the drain of the second N-type FET 36 and the second P-type FET 36.
37 is a fourth N-type FET connected to the sources of 37, respectively. The first P-type FET 34, the first N-type FET 35, the third N-type FET 38, and the second N-type FET
-Type FET 36, second P-type FET 37, and fourth N-type FET
The FETs 39 each form a Darlington circuit.

【００６５】これら第１のＰ型ＦＥＴ３４、第１のＮ型
ＦＥＴ３５、および第３のＮ型ＦＥＴ３８によるダーリ
ントン回路によって能動素子３２が構成され、第２のＮ
型ＦＥＴ３６、第２のＰ型ＦＥＴ３７、および第４のＮ
型ＦＥＴ３９によるダーリントン回路によって反能動素
子３３が構成されている。なお、この第３のＮ型ＦＥＴ
３８のドレインおよび第１のＰ型ＦＥＴ３４のソースと
第４のＮ型ＦＥＴ３９のソースとが互いに接続されてい
る。また、入力端子１は第１のＮ型ＦＥＴ３５のゲート
と第２のＰ型ＦＥＴ３７のゲートに直流阻止コンデンサ
２または３を介して接続されており、出力端子１７は第
１のＰ型ＦＥＴ３４のソース、第３のＮ型ＦＥＴ３８の
ドレインおよび第４のＮ型ＦＥＴ３９のソースに直流阻
止コンデンサ１６を介して接続されている。The active element 32 is constituted by the Darlington circuit composed of the first P-type FET 34, the first N-type FET 35, and the third N-type FET 38, and the second N-type FET is formed.
-Type FET 36, second P-type FET 37, and fourth N-type FET
The anti-active element 33 is formed by the Darlington circuit of the type FET 39. In addition, this third N-type FET
The drain of 38 and the source of the first P-type FET 34 and the source of the fourth N-type FET 39 are connected to each other. The input terminal 1 is connected to the gate of the first N-type FET 35 and the gate of the second P-type FET 37 via the DC blocking capacitor 2 or 3, and the output terminal 17 is the source of the first P-type FET 34. , And is connected to the drain of the third N-type FET 38 and the source of the fourth N-type FET 39 via the DC blocking capacitor 16.

【００６６】次に動作について説明する。図７に示すこ
の実施の形態８における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が直流阻止コンデンサ２ま
たは３を介して第１のＮ型ＦＥＴ３５と第２のＰ型ＦＥ
Ｔ３７のゲートに入力される。ここで、反能動素子３３
内の第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥＴ３６、お
よび第４のＮ型ＦＥＴ３９はダーリントン回路を形成し
ており、それら第２のＰ型ＦＥＴ３７、第２のＮ型ＦＥ
Ｔ３６、第４のＮ型ＦＥＴ３９の各電流増幅率の積に近
似的に等しい大きな電流増幅率をもつＰ型ＦＥＴとして
動作する。また同様に、能動素子３２内の第１のＮ型Ｆ
ＥＴ３５、第１のＰ型ＦＥＴ３４、および第３のＮ型Ｆ
ＥＴ３８はダーリントン回路を形成しており、それら第
１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４、第３のＮ
型ＦＥＴ３８の各電流増幅率の積に近似的に等しい大き
な電流増幅率をもつＮ型ＦＥＴとして動作する。Next, the operation will be described. In the complementary push-pull amplifier according to the eighth embodiment shown in FIG. 7, the signal received at the input terminal 1 passes through the DC blocking capacitor 2 or 3 and the first N-type FET 35 and the second P-type FE.
Input to the gate of T37. Here, the anti-active element 33
The second P-type FET 37, the second N-type FET 36, and the fourth N-type FET 39 in the inside form a Darlington circuit, and the second P-type FET 37 and the second N-type FE
It operates as a P-type FET having a large current amplification factor that is approximately equal to the product of T36 and each current amplification factor of the fourth N-type FET 39. Similarly, the first N-type F in the active element 32 is
ET35, first P-type FET 34, and third N-type F
The ET 38 forms a Darlington circuit, and includes a first N-type FET 35, a first P-type FET 34, and a third N-type FET 35.
The FET 38 operates as an N-type FET having a large current amplification factor that is approximately equal to the product of the respective current amplification factors.

【００６７】この反能動素子３３を構成する第２のＰ型
ＦＥＴ３７、第２のＮ型ＦＥＴ３６および第４のＮ型Ｆ
ＥＴ３９では、入力バイアス印加用抵抗４を介して電源
端子６から供給された入力バイアス、および電源端子２
０から供給された出力バイアスにより動作点を決定し
て、その動作点より入力信号の１８０°から３６０°ま
での位相分の信号を増幅する。一方、能動素子３２を構
成する第１のＮ型ＦＥＴ３５、第１のＰ型ＦＥＴ３４お
よび第３のＮ型ＦＥＴ３８では、入力バイアス印加用抵
抗５を介して電源端子７から供給された入力バイアス、
および第４のＮ型ＦＥＴ３９を介して電源端子２０から
供給された出力バイアスにより動作点を決定して、その
動作点より入力信号の０°から１８０°までの位相分の
信号を増幅する。The second P-type FET 37, the second N-type FET 36, and the fourth N-type F that constitute this anti-active element 33.
In the ET39, the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the power supply terminal 2
The operating point is determined by the output bias supplied from 0, and the signal corresponding to the phase of the input signal of 180 ° to 360 ° is amplified from the operating point. On the other hand, in the first N-type FET 35, the first P-type FET 34, and the third N-type FET 38 that form the active element 32, the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5,
The operating point is determined by the output bias supplied from the power supply terminal 20 via the fourth N-type FET 39, and a signal corresponding to the phase of 0 ° to 180 ° of the input signal is amplified from the operating point.

【００６８】ダーリントン回路により構成された等価的
なＰ型ＦＥＴによる反能動素子３３で増幅された信号は
第４のＮ型ＦＥＴ３９のソースから、等価的なＮ型ＦＥ
Ｔによる能動素子３２で増幅された信号は、第１のＰ型
ＦＥＴ３４のソースおよび第３のＮ型ＦＥＴ３８のドレ
インからそれぞれ出力される。これら能動素子３２と反
能動素子３３の出力は直流阻止コンデンサ１６を介して
出力端子１７に送られ、両者が合成されて外部に出力さ
れる。ここで、第１のＮ型ＦＥＴ３５と第３のＮ型ＦＥ
Ｔ３８のソースは接地端子２１によって接地されてお
り、電源端子２０からは第１、第２、第３および第４の
Ｎ型ＦＥＴ３５，３６，３８，３９、および第１、第２
のＰ型ＦＥＴ３４，３７のドレイン・ソース間電位が供
給されている。The signal amplified by the anti-active element 33 by the equivalent P-type FET constituted by the Darlington circuit is supplied from the source of the fourth N-type FET 39 to the equivalent N-type FE.
The signal amplified by the active element 32 by T is output from the source of the first P-type FET 34 and the drain of the third N-type FET 38, respectively. The outputs of the active element 32 and the anti-active element 33 are sent to the output terminal 17 via the DC blocking capacitor 16, and the two are combined and output to the outside. Here, the first N-type FET 35 and the third N-type FE
The source of T38 is grounded by the ground terminal 21, and from the power supply terminal 20, the first, second, third and fourth N-type FETs 35, 36, 38, 39, and the first and second N-type FETs are connected.
The drain-source potentials of the P-type FETs 34 and 37 are supplied.

【００６９】以上のように、この実施の形態８によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、第１のＰ型
ＦＥＴ３４、第１のＮ型ＦＥＴ３５、第３のＮ型ＦＥＴ
３８をダーリントン接続して等価的にＮ型ＦＥＴを構成
し、第２のＮ型ＦＥＴ３６と第２のＰ型ＦＥＴ３７、第
４のＮ型ＦＥＴ３９をダーリントン接続して等価的にＰ
型ＦＥＴを構成しているので、この等価的に構成された
Ｎ型ＦＥＴおよびＰ型ＦＥＴの電流増幅率が、それらを
構成している各ＦＥＴの電流増幅度の積に近似的に等し
くなるため、相補型プッシュプル増幅器の能動素子３２
となるＮ型ＦＥＴ、および反能動素子３３となるＰ型Ｆ
ＥＴの特性は調整することなく自動的に等しくなるた
め、低ひずみ特性を実現することが可能になり、また、
最終段のトランジスタにＮ型ＦＥＴ（第３のＮ型ＦＥＴ
３８、第４のＮ型ＦＥＴ３９）を用いることで、高出力
特性に優れた相補型プッシュプル増幅器を実現すること
ができるなどの効果が得られる。As described above, according to the eighth embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply, and the multi-stage connection, and further, the first P-type FET 34, the first N-type FET 35, and the third N-type FET.
38 is Darlington-connected to form an N-type FET equivalently, and the second N-type FET 36, the second P-type FET 37, and the fourth N-type FET 39 are Darlington-connected to form an equivalent P.
Type FETs are configured, the current amplification factors of the equivalently configured N-type FETs and P-type FETs are approximately equal to the product of the current amplification factors of the respective FETs configuring them. , Active element 32 of complementary push-pull amplifier
N-type FET which becomes the P-type F which becomes the anti-active element 33
Since the ET characteristics are automatically equalized without adjustment, it is possible to realize low distortion characteristics, and
An N-type FET (third N-type FET
38 and the fourth N-type FET 39), it is possible to obtain an effect that a complementary push-pull amplifier excellent in high output characteristics can be realized.

【００７０】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図７に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 7 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００７１】実施の形態９．図８はこの発明の実施の形
態９による相補型プッシュプル増幅器を示す等価回路図
である。図において、１は入力端子、２ａ，２ｂ，３
ａ，３ｂは直流阻止コンデンサ、４ａ，４ｂ，５ａ，５
ｂは入力バイアス印加用抵抗、６ａ，６ｂ，７ａ，７ｂ
は電源端子、１６ａ、１６ｂは直流阻止コンデンサ、１
７は出力端子、１８ａ，１８ｂは反能動素子としてのＰ
型ＦＥＴ、１９ａ，１９ｂは能動素子としてのＮ型ＦＥ
Ｔ、２０は電源端子、２１は接地端子であり、これらは
図１に対応する符号を付して示した実施の形態１のそれ
らと同等の部分である。Ninth Embodiment 8 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a ninth embodiment of the present invention. In the figure, 1 is an input terminal, 2a, 2b, 3
a and 3b are DC blocking capacitors, 4a, 4b, 5a and 5
b is a resistor for input bias application, 6a, 6b, 7a, 7b
Is a power supply terminal, 16a and 16b are DC blocking capacitors, 1
7 is an output terminal, and 18a and 18b are P as an anti-active element.
Type FETs, 19a and 19b are N type FEs as active elements
T and 20 are power supply terminals, and 21 is a ground terminal, which are equivalent to those of the first embodiment shown with the reference numerals corresponding to FIG.

【００７２】この実施の形態９による相補型プッシュプ
ル増幅器は、図１に示した実施の形態１の相補型プッシ
ュプル増幅器を２回路、並列に組み合わせたものであ
る。すなわち、直流阻止コンデンサ２ａ，３ａ、入力バ
イアス印加用抵抗４ａ，５ａ、電源端子６ａ，７ａ、直
流阻止コンデンサ１６ａ、Ｐ型ＦＥＴ１８ａ、Ｎ型ＦＥ
Ｔ１９ａによって一方のプッシュプル回路を構成し、直
流阻止コンデンサ２ｂ，３ｂ、入力バイアス印加用抵抗
４ｂ，５ｂ、電源端子６ｂ，７ｂ、直流阻止コンデンサ
１６ｂ、Ｐ型ＦＥＴ１８ｂ、Ｎ型ＦＥＴ１９ｂによって
他方のプッシュプル回路を構成している。なお、入力端
子１、出力端子１７、電源端子２０、および接地端子２
１は双方の相補型プッシュプル増幅器で共用されてい
る。The complementary push-pull amplifier according to the ninth embodiment is a combination of two complementary push-pull amplifiers of the first embodiment shown in FIG. 1 in parallel. That is, DC blocking capacitors 2a, 3a, input bias applying resistors 4a, 5a, power supply terminals 6a, 7a, DC blocking capacitor 16a, P-type FET 18a, N-type FE.
One push-pull circuit is configured by T19a, and the DC blocking capacitors 2b and 3b, the input bias applying resistors 4b and 5b, the power supply terminals 6b and 7b, the DC blocking capacitor 16b, the P-type FET 18b, and the N-type FET 19b are used to push the other push-pull circuit. It constitutes the circuit. In addition, the input terminal 1, the output terminal 17, the power supply terminal 20, and the ground terminal 2
1 is shared by both complementary push-pull amplifiers.

【００７３】次に動作について説明する。各プッシュプ
ル回路は実施の形態１の場合と同様の動作を行う。入力
端子１で受けた信号はそれぞれ、直流阻止コンデンサ２
ａ，３ａまたは２ｂ，３ｂを介してＰ型ＦＥＴ１８ａ、
１８ｂのゲート、およびＮ型ＦＥＴ１９ａ、１９ｂのゲ
ートに入力される。Ｐ型ＦＥＴ１８ａ，１８ｂでは、入
力バイアス印加用抵抗４ａ，４ｂを介して電源端子６
ａ，６ｂから供給された入力バイアス、および電源端子
２０から供給された出力バイアスにて動作点を決定し、
その動作点より入力信号の１８０°から３６０°までの
位相分の信号を増幅する。一方、Ｎ型ＦＥＴ１９ａ，１
９ｂでは、入力バイアス印加用抵抗５ａ，５ｂを介して
電源端子７ａ，７ｂから供給された入力バイアス、およ
びＰ型ＦＥＴ１８ａ，１８ｂを介して電源端子２０から
供給された出力バイアスにて動作点を決定し、その動作
点より入力信号の０°から１８０°までの位相分の信号
を増幅する。Next, the operation will be described. Each push-pull circuit performs the same operation as in the first embodiment. The signal received at the input terminal 1 is the DC blocking capacitor 2 respectively.
P-type FET 18a via a, 3a or 2b, 3b,
It is input to the gate of 18b and the gates of N-type FETs 19a and 19b. In the P-type FETs 18a and 18b, the power supply terminal 6 is connected via the input bias applying resistors 4a and 4b.
The operating point is determined by the input bias supplied from a and 6b and the output bias supplied from the power supply terminal 20,
From that operating point, the signal corresponding to the phase of the input signal from 180 ° to 360 ° is amplified. On the other hand, N-type FETs 19a, 1
In 9b, the operating point is determined by the input bias supplied from the power supply terminals 7a and 7b through the input bias applying resistors 5a and 5b and the output bias supplied from the power supply terminal 20 through the P-type FETs 18a and 18b. Then, the signal corresponding to the phase of the input signal from 0 ° to 180 ° is amplified from the operating point.

【００７４】このように、２組のプッシュプル回路にて
形成された増幅器は差動増幅回路を構成しているため、
各プッシュプル回路のＮ型ＦＥＴ１９ａと１９ｂのソー
スを接続したＡ点は仮想接地点となる。また、Ｐ型ＦＥ
Ｔ１８ａとＮ型ＦＥＴ１９ａから出力された信号は、そ
れらのドレインを接続したＢ点にて合成される。同様
に、Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂから出力され
た信号は、それらのドレインを接続したＣ点にて合成さ
れる。さらにこれらＢ点およびＣ点で合成された信号は
直流阻止コンデンサ１６ａ，１６ｂを介して出力端子１
７に送られて合成されて外部に出力される。なお、Ｎ型
ＦＥＴ１９のソースは接地端子２１によって接地されて
おり、電源端子２０からはＰ型ＦＥＴ１８およびＮ型Ｆ
ＥＴ１９のドレイン・ソース間電位が供給されている。
また、このＰ型ＦＥＴ１８ａ，１８ｂと、Ｎ型ＦＥＴ１
９ａ，１９ｂのドレインへの出力バイアスの供給は、単
一の電源端子２０にて共通に行われている。As described above, since the amplifier formed by the two sets of push-pull circuits constitutes a differential amplifier circuit,
The point A connecting the sources of the N-type FETs 19a and 19b of each push-pull circuit becomes a virtual ground point. In addition, P-type FE
The signals output from the T18a and the N-type FET 19a are combined at the point B connecting their drains. Similarly, the signals output from the P-type FET 18b and the N-type FET 19b are combined at the point C connecting their drains. Further, the signals synthesized at the points B and C are output to the output terminal 1 via the DC blocking capacitors 16a and 16b.
It is sent to 7, and is combined and output to the outside. The source of the N-type FET 19 is grounded by the ground terminal 21, and the P-type FET 18 and the N-type F are connected from the power supply terminal 20.
The drain-source potential of ET19 is supplied.
In addition, the P-type FETs 18a and 18b and the N-type FET 1
The supply of the output bias to the drains of 9a and 19b is commonly performed by the single power supply terminal 20.

【００７５】以上のように、この実施の形態９によれ
ば、実施の形態１および実施の形態２の場合と同様に、
回路の小型化、単一電源化に伴う低価格化および多段接
続化を実現することが可能となり、さらに、Ｐ型ＦＥＴ
１８ａとＮ型ＦＥＴ１９ａによるプッシュプル回路と、
Ｐ型ＦＥＴ１８ｂとＮ型ＦＥＴ１９ｂによるプッシュプ
ル回路は差動増幅回路を構成しており、Ａ点が仮想接地
点となっているため、Ｎ型ＦＥＴ１８ａとＰ型ＦＥＴ１
９ａから出力された信号とＮ型ＦＥＴ１８ｂとＰ型ＦＥ
Ｔ１９ｂから出力された信号とはともに、完全に電源電
圧の半分の電圧を中心とした波形となって、低ひずみ特
性を実現することが可能になるなどの効果が得られるAs described above, according to the ninth embodiment, as in the case of the first and second embodiments,
It becomes possible to realize the circuit size reduction, the cost reduction due to the single power supply and the multi-stage connection, and further the P-type FET.
A push-pull circuit composed of 18a and N-type FET 19a,
The push-pull circuit composed of the P-type FET 18b and the N-type FET 19b constitutes a differential amplifier circuit, and since the point A is a virtual ground point, the N-type FET 18a and the P-type FET 1
Signal output from 9a, N-type FET 18b and P-type FE
Along with the signal output from T19b, a waveform centered on a voltage that is half the power supply voltage is completely obtained, and effects such as low distortion characteristics can be achieved.

【００７６】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図８に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 8 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００７７】実施の形態１０．図９はこの発明の実施の
形態１０による相補型プッシュプル増幅器を示す等価回
路図であり、相当部分には図１と同一符号を付してその
説明を省略する。図において、４０はＰ型ＦＥＴ１８の
代わりに反能動素子を構成しているＰＮＰバイポーラト
ランジスタであり、４１は同じくＮ型ＦＥＴ１９の代わ
りに能動素子を構成しているＮＰＮバイポーラトランジ
スタである。なお、このＰＮＰバイポーラトランジスタ
４０のエミッタは電源端子２０に、ＮＰＮバイポーラト
ランジスタ４１のエミッタは接地端子２１にそれぞれ接
続されておいる。また、ＰＮＰバイポーラトランジスタ
４０のベースとＮＰＮバイポーラトランジスタ４１のベ
ースは互いに接続されて入力端子１となり、ＰＮＰバイ
ポーラトランジスタ４０のコレクタとＮＰＮバイポーラ
トランジスタ４１のコレクタは互いに接続されて出力端
子１７となっている。Tenth Embodiment FIG. 9 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a tenth embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, 40 is a PNP bipolar transistor which constitutes an anti-active element instead of the P-type FET 18, and 41 is an NPN bipolar transistor which constitutes an active element instead of the N-type FET 19. The emitter of the PNP bipolar transistor 40 is connected to the power supply terminal 20, and the emitter of the NPN bipolar transistor 41 is connected to the ground terminal 21. The base of the PNP bipolar transistor 40 and the base of the NPN bipolar transistor 41 are connected to each other to form the input terminal 1, and the collector of the PNP bipolar transistor 40 and the collector of the NPN bipolar transistor 41 are connected to each other to form the output terminal 17. .

【００７８】このように、この実施の形態１０の相補型
プッシュプル増幅器は、１対の相補素子の反能動素子と
して用いられているＰ型ＦＥＴ１８をＰＮＰバイポーラ
トランジスタ４０によって代替し、能動素子として用い
られているＮ型ＦＥＴ１９をＮＰＮバイポーラトランジ
スタ４１によってそれぞれ代替して、Ｐ型ＦＥＴ１８ま
たはＮ型ＦＥＴ１９のゲートをＰＮＰバイポーラトラン
ジスタ４０またはＮＰＮバイポーラトランジスタ４１の
ベースに、ソースをエミッタに、ドレインをコレクタに
それぞれ対応させている点で、上記実施の形態１におけ
る相補型プッシュプル増幅器とは異なっている。As described above, in the complementary push-pull amplifier of the tenth embodiment, the P-type FET 18 used as the anti-active element of the pair of complementary elements is replaced by the PNP bipolar transistor 40 and used as the active element. The N-type FET 19 is replaced by an NPN bipolar transistor 41, the gate of the P-type FET 18 or N-type FET 19 is the base of the PNP bipolar transistor 40 or the NPN bipolar transistor 41, the source is the emitter, and the drain is the collector. The corresponding point is different from the complementary push-pull amplifier in the first embodiment.

【００７９】次に動作について説明する。図９に示すこ
の実施の形態１０における相補型プッシュプル増幅器で
は、入力端子１で受けた信号が、直流阻止コンデンサ２
または３を介してＰＮＰバイポーラトランジスタ４０お
よびＮＰＮバイポーラトランジスタ４１のベースに入力
される。反能動素子としてのＰＮＰバイポーラトランジ
スタ４０では、入力バイアス印加用抵抗４を介して電源
端子６から供給された入力バイアス、および電源端子２
０から供給された出力バイアスにて動作点を決定し、そ
の動作点より入力信号の１８０°から３６０°までの位
相分の信号を増幅する。一方、能動素子としてのＮＰＮ
バイポーラトランジスタ４１では、入力バイアス印加用
抵抗５を介して電源端子７から供給された入力バイア
ス、およびＰＮＰバイポーラトランジスタ４０を介して
電源端子２０から供給された出力バイアスにて動作点を
決定し、その動作点より入力信号の０°から１８０°ま
での位相分の信号を増幅する。Next, the operation will be described. In the complementary push-pull amplifier according to the tenth embodiment shown in FIG. 9, the signal received at the input terminal 1 is the DC blocking capacitor 2
Or it is input via 3 to the bases of the PNP bipolar transistor 40 and the NPN bipolar transistor 41. In the PNP bipolar transistor 40 as an anti-active element, the input bias supplied from the power supply terminal 6 via the input bias applying resistor 4 and the power supply terminal 2
The operating point is determined by the output bias supplied from 0, and the signal corresponding to the phase of the input signal from 180 ° to 360 ° is amplified from the operating point. On the other hand, NPN as an active element
In the bipolar transistor 41, the operating point is determined by the input bias supplied from the power supply terminal 7 via the input bias applying resistor 5 and the output bias supplied from the power supply terminal 20 via the PNP bipolar transistor 40. The signal corresponding to the phase of 0 ° to 180 ° of the input signal is amplified from the operating point.

【００８０】このＰＮＰバイポーラトランジスタ４０お
よびＮＰＮバイポーラトランジスタ４１によって増幅さ
れた信号は、それぞれのコレクタから出力されて、直流
阻止コンデンサ１６を介して出力端子１７に送られ、両
者が合成されて外部に出力される。ＰＮＰバイポーラト
ランジスタ４０とＮＰＮバイポーラトランジスタ４１の
出力側はハイインピーダンスとなる。なお、ＮＰＮバイ
ポーラトランジスタ４１のエミッタは接地端子２１によ
って接地されており、電源端子２０からはＰＮＰバイポ
ーラトランジスタ４０およびＮＰＮバイポーラトランジ
スタ４１のコレクタ・エミッタ間電位が供給されてい
る。また、このＰＮＰバイポーラトランジスタ４０とＮ
ＰＮバイポーラトランジスタ４１のコレクタへの出力バ
イアスの供給は、単一の電源端子２０にて共通に行われ
ている。The signals amplified by the PNP bipolar transistor 40 and the NPN bipolar transistor 41 are output from their respective collectors and sent to the output terminal 17 via the DC blocking capacitor 16, both are combined and output to the outside. To be done. The output sides of the PNP bipolar transistor 40 and the NPN bipolar transistor 41 have high impedance. The emitter of the NPN bipolar transistor 41 is grounded by the ground terminal 21, and the power supply terminal 20 supplies the collector-emitter potential of the PNP bipolar transistor 40 and the NPN bipolar transistor 41. In addition, the PNP bipolar transistor 40 and the N
The supply of the output bias to the collector of the PN bipolar transistor 41 is commonly performed by the single power supply terminal 20.

【００８１】以上のように、この実施の形態１０によれ
ば、相補型プッシュプル増幅動作時において、ＰＮＰバ
イポーラトランジスタ４０とＮＰＮバイポーラトランジ
スタ４１の出力側はハイインピーダンスとなり、出力バ
イアス印加用インダクタが不要となるため、回路の小型
化を実現できるという効果が得られる。As described above, according to the tenth embodiment, the output side of the PNP bipolar transistor 40 and the NPN bipolar transistor 41 becomes high impedance during the complementary push-pull amplification operation, and the output bias applying inductor is unnecessary. Therefore, there is an effect that the circuit can be downsized.

【００８２】また、ＰＮＰバイポーラトランジスタ４０
とＮＰＮバイポーラトランジスタ４１に異なるバイアス
電圧を与えることができるため、各バイポーラトランジ
スタのバイアス点の調整が実現できるという効果が得ら
れる。In addition, the PNP bipolar transistor 40
Since different bias voltages can be applied to the NPN bipolar transistor 41, the effect that the bias point of each bipolar transistor can be adjusted is obtained.

【００８３】また、ＰＮＰバイポーラトランジスタ４０
とＮＰＮバイポーラトランジスタ４１のコレクタにバイ
アスを供給する電源端子２０は共通化および単一電源化
できるため低価格化が可能となり、さらに、ＮＰＮバイ
ポーラトランジスタ４１のコレクタは直接電源に接続さ
れることなく、ＰＮＰバイポーラトランジスタ４０を介
してバイアスが供給されるため、多段接続化が可能とな
って、高利得化が可能になるなどの効果も得られる。In addition, the PNP bipolar transistor 40
Since the power supply terminal 20 for supplying a bias to the collector of the NPN bipolar transistor 41 can be made common and can have a single power supply, the cost can be reduced. Further, the collector of the NPN bipolar transistor 41 is not directly connected to the power supply, Since the bias is supplied through the PNP bipolar transistor 40, it is possible to achieve multi-stage connection and obtain a high gain.

【００８４】なお、この場合も上記各実施の形態の場合
と同様、入力バイアス構成は図９に示した構成に限られ
るものではなく、また入出力整合回路を用いるようにし
てもよい。Also in this case, the input bias configuration is not limited to the configuration shown in FIG. 9 as in the case of each of the above embodiments, and an input / output matching circuit may be used.

【００８５】以上、この実施の形態１０として、実施の
形態１および実施の形態２の相補型プッシュプル増幅器
に適用した場合について説明したが、その他にも、上記
実施の形態３から実施の形態９の相補型プッシュプル増
幅器に適用することも可能であり、それら各実施の形態
と同様の効果を奏する。The case where the present invention is applied to the complementary push-pull amplifiers of the first and second embodiments has been described as the tenth embodiment, but in addition to the above, the third to ninth embodiments are also applicable. It is also possible to apply to the complementary push-pull amplifier, and the same effects as those of the respective embodiments can be obtained.

【００８６】実施の形態１１．図１０はこの発明の実施
の形態１１による相補型プッシュプル増幅器を示す説明
図であり、相当部分には図１と同一符号を付してその説
明を省略する。図において、４２は能動素子と反能動素
子から形成される１対の相補素子が搭載されている１枚
の半導体基板である。この実施の形態１０においては、
１対の相補素子を用いた相補型プッシュプル増幅器の能
動素子と反能動素子とを形成する、直流阻止コンデンサ
２，３、入力バイアス印加用抵抗４，５、直流阻止コン
デンサ１６、およびＰ型ＦＥＴ１８、Ｎ型ＦＥＴ１９は
同一の半導体基板４２上に構成されている。Eleventh Embodiment FIG. 10 is an explanatory view showing a complementary push-pull amplifier according to an eleventh embodiment of the present invention. Corresponding parts are designated by the same reference numerals as those in FIG. 1 and their explanations are omitted. In the figure, reference numeral 42 designates a single semiconductor substrate on which a pair of complementary elements formed of active elements and anti-active elements are mounted. In the tenth embodiment,
DC blocking capacitors 2 and 3, input bias applying resistors 4,5, DC blocking capacitor 16, and P-type FET 18 which form an active element and an anti-active element of a complementary push-pull amplifier using a pair of complementary elements. , N-type FET 19 are formed on the same semiconductor substrate 42.

【００８７】なお、その動作は、この発明の実施の形態
１による相補型プッシュプル増幅器の場合と同様である
ため、ここではその説明は割愛する。Since the operation is similar to that of the complementary push-pull amplifier according to the first embodiment of the present invention, the description thereof will be omitted here.

【００８８】このように、この実施の形態１１における
相補型プッシュプル増幅器においては、上記実施の形態
１の相補型プッシュプル増幅器の効果に加えて、同一の
半導体基板４２上に１対の相補素子を形成することによ
って、低価格化および回路全体の小型化が実現できると
いう効果が得られる。As described above, in the complementary push-pull amplifier according to the eleventh embodiment, in addition to the effect of the complementary push-pull amplifier according to the first embodiment, a pair of complementary elements are formed on the same semiconductor substrate 42. By forming the, it is possible to obtain the effects of lowering the cost and downsizing the entire circuit.

【００８９】以上、この実施の形態１１として、実施の
形態１の相補型プッシュプル増幅器に適用した場合につ
いて説明したが、その他にも、上記実施の形態２から実
施の形態１０の相補型プッシュプル増幅器に適用するこ
とも可能であり、それら各実施の形態と同様の効果を奏
する。As the 11th embodiment, the case where the present invention is applied to the complementary push-pull amplifier of the 1st embodiment has been described. In addition, the complementary push-pull amplifiers of the 2nd to 10th embodiments are also applicable. It can be applied to an amplifier, and the same effects as those of the respective embodiments can be obtained.

【００９０】[0090]

【発明の効果】この発明によれば、１対の相補素子の能
動素子をソースが接地されたＮ型ＦＥＴで、反能動素子
をソースが電源端子に接続されたＰ型ＦＥＴで構成し、
Ｎ型ＦＥＴのソースを接地し、Ｐ型ＦＥＴのソースを電
源に接続するとともに、両者のゲートの接続点を入力端
子とし、両者のドレインの接続点を出力端子とし、両者
のゲートバイアス電圧として異なる電圧を与えるように
構成したので、各ＦＥＴのバイアス点の調整が実現で
き、また、Ｐ型ＦＥＴとＮ型ＦＥＴのドレインにバイア
スを供給する電源端子は共通化および単一電源化できる
ため、低価格化が可能となり、さらに、Ｎ型ＦＥＴのド
レインは直接電源に接続されることなく、Ｐ型ＦＥＴを
介してバイアスが供給されるため、多段接続化が可能と
なって高利得化が可能な相補型プッシュプル増幅器が得
られるという効果がある。According to the present invention, an active element of a pair of complementary elements is an N-type FET whose source is grounded, and an anti-active element is a P-type FET whose source is connected to a power supply terminal.
The source of the N-type FET is grounded, the source of the P-type FET is connected to the power source, the connection point of the gates of both is used as an input terminal, the connection point of the drains of both is used as an output terminal, and the gate bias voltage of both is different. Since the configuration is such that a voltage is applied, the bias point of each FET can be adjusted, and the power supply terminals for supplying the bias to the drains of the P-type FET and the N-type FET can be made common and have a single power supply, so that the The price can be reduced, and the drain of the N-type FET is supplied with the bias through the P-type FET without being directly connected to the power supply, so that multi-stage connection can be realized and high gain can be achieved. The effect is that a complementary push-pull amplifier can be obtained.

【００９１】この発明によれば、Ｎ型ＦＥＴとＰ型ＦＥ
Ｔのバイアス点をＡ級またはＡＢ級としたので、各ＦＥ
Ｔの出力側はハイインピーダンスとなり、出力バイアス
印加用インダクタが不要となるため、回路の小型化を実
現できるという効果がある。According to the present invention, the N-type FET and the P-type FE are
Since the bias point of T is set to A class or AB class, each FE
The output side of T has a high impedance, and an inductor for applying an output bias is unnecessary, so that there is an effect that the circuit can be downsized.

【００９２】この発明によれば、Ｎ型ＦＥＴのソースと
接地端子との間に、特性調整用インダクタや、特性調整
用抵抗などによる特性調整素子を装荷するように構成し
たので、Ｎ型ＦＥＴの利得を低減させることができ、さ
らにその位相を遅延させることが可能となるため、この
特性調整素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴ
の特性をそろえることができるため、ひずみ特性を改善
することができるという効果がある。According to the present invention, the characteristic adjusting inductor and the characteristic adjusting element such as the characteristic adjusting resistor are loaded between the source of the N type FET and the ground terminal. Since the gain can be reduced and the phase thereof can be delayed, the N-type FET and the P-type FET can be adjusted by adjusting the characteristic adjusting element.
Since the characteristics of 1 can be made uniform, there is an effect that the distortion characteristics can be improved.

【００９３】この発明によれば、Ｎ型ＦＥＴのゲートと
入力端子との間に、特性調整素子を装荷するように構成
したので、Ｎ型ＦＥＴの位相の遅延、もしくは利得の低
減と位相の遅延を行うことができるため、この特性調整
素子を調整することでＮ型ＦＥＴとＰ型ＦＥＴの特性を
そろえることが可能となり、ひずみ特性を改善すること
ができるという効果がある。According to the present invention, since the characteristic adjusting element is loaded between the gate and the input terminal of the N-type FET, the phase delay of the N-type FET or the reduction of the gain and the phase delay is achieved. Therefore, by adjusting this characteristic adjusting element, the characteristics of the N-type FET and the P-type FET can be made uniform, and the distortion characteristic can be improved.

【００９４】この発明によれば、特性調整素子として特
性調整用抵抗を用いるように構成したので、この特性調
整用抵抗の抵抗値を調整することで、Ｎ型ＦＥＴの利得
の低減および位相の遅延が可能となって、Ｎ型ＦＥＴと
Ｐ型ＦＥＴの特性をそろえることができるという効果が
ある。According to the present invention, since the characteristic adjusting resistor is used as the characteristic adjusting element, the gain of the N-type FET and the phase delay are adjusted by adjusting the resistance value of the characteristic adjusting resistor. Therefore, the characteristics of the N-type FET and the P-type FET can be made uniform.

【００９５】この発明によれば、特性調整素子として特
性調整用遅延素子を用いるように構成したので、この特
性調整用遅延素子の遅延時間を調整することで、Ｎ型Ｆ
ＥＴの位相の遅延が可能となり、Ｎ型ＦＥＴとＰ型ＦＥ
Ｔの特性をそろえることができるという効果がある。According to the present invention, the characteristic adjusting delay element is used as the characteristic adjusting element. Therefore, by adjusting the delay time of the characteristic adjusting delay element, the N-type F
ET phase delay is possible, N-type FET and P-type FE
There is an effect that the characteristics of T can be made uniform.

【００９６】この発明によれば、第１のＰ型ＦＥＴのゲ
ートに第１のＮ型ＦＥＴのドレインを接続した等価的な
Ｎ型ＦＥＴによるダーリントン回路を能動素子とし、第
２のＮ型ＦＥＴのゲートに第２のＰ型ＦＥＴのドレイン
を接続した等価的なＰ型ＦＥＴのダーリントン回路を反
能動素子とするように構成したので、各ダーリントン回
路の電流増幅率はそれぞれを形成しているＦＥＴの電流
増幅率の積に近似的に等しくなり、相補型プッシュプル
増幅器を構成するＮ型ＦＥＴおよびＰ型ＦＥＴの特性
は、調整することなく自動的に等しくなるため、低ひず
み特性、高出力特性に優れた相補型プッシュプル増幅器
が得られるという効果がある。According to the present invention, the Darlington circuit of an equivalent N-type FET in which the drain of the first N-type FET is connected to the gate of the first P-type FET is used as an active element, and the Darlington circuit of the second N-type FET is used. Since the Darlington circuit of the equivalent P-type FET in which the drain of the second P-type FET is connected to the gate is used as the anti-active element, the current amplification factor of each Darlington circuit is It becomes approximately equal to the product of the current amplification factors, and the characteristics of the N-type FET and P-type FET that compose the complementary push-pull amplifier are automatically equalized without adjustment, so that low distortion characteristics and high output characteristics are obtained. There is an effect that an excellent complementary push-pull amplifier can be obtained.

【００９７】この発明によれば、第１のＰ型ＦＥＴのゲ
ートに第１のＮ型ＦＥＴのドレインを、ドレインに第３
のＮ型ＦＥＴのゲートを接続した、等価的なＮ型ＦＥＴ
のダーリントン回路を能動素子とし、第２のＮ型ＦＥＴ
のゲートに第２のＰ型ＦＥＴのドレインを、ソースに第
４のＮ型ＦＥＴのゲートを接続した、等価的なＰ型ＦＥ
Ｔのダーリントン回路を反能動素子とするように構成し
たので、各ダーリントン回路の電流増幅率はそれぞれを
形成しているＦＥＴの電流増幅率の積に近似的に等しく
なり、相補型プッシュプル増幅器を構成するＮ型ＦＥＴ
およびＰ型ＦＥＴの特性は、調整することなく自動的に
等しくなるため、低ひずみ特性を実現することができ、
また能動素子および反能動素子の最終段にＮ型ＦＥＴを
用いることで、高出力特性に優れた相補型プッシュプル
増幅器が実現できるという効果がある。According to the present invention, the gate of the first P-type FET is the drain of the first N-type FET, and the drain is the third.
Equivalent N-type FET with the gate of N-type FET
Second N-type FET using the Darlington circuit of
An equivalent P-type FE in which the drain of the second P-type FET is connected to the gate and the gate of the fourth N-type FET is connected to the source
Since the Darlington circuit of T is configured to be an anti-active element, the current amplification factor of each Darlington circuit becomes approximately equal to the product of the current amplification factors of the FETs forming the respective Darlington circuits, and the complementary push-pull amplifier is N-type FET to configure
Since the characteristics of the P-type FET and the P-type FET are automatically equalized without adjustment, a low distortion characteristic can be realized,
Further, by using the N-type FET in the final stage of the active element and the anti-active element, there is an effect that a complementary push-pull amplifier excellent in high output characteristics can be realized.

【００９８】この発明によれば、係る相補型プッシュプ
ル増幅器は、ソースを接地したＮ型ＦＥＴを能動素子、
ソースを電源に接続したＰ型ＦＥＴを反能動素子とした
２組のプッシュプル回路を並列に接続するように構成し
たので、それらのプッシュプル回路が差動増幅回路を形
成し、互いのＮ型ＦＥＴのソースの接続点が仮装接地点
となるため、２つのプッシュプル回路から出力された信
号は、ともに完全にＶｃｃを中心とした波形となって、
低ひずみ特性を実現することができるという効果があ
る。According to the present invention, the complementary push-pull amplifier has an N-type FET whose source is grounded as an active element,
Since two sets of push-pull circuits having P-type FETs whose sources are connected to the power source as anti-active elements are connected in parallel, these push-pull circuits form a differential amplifier circuit and are mutually N-type. Since the connection point of the FET source is a temporary ground point, the signals output from the two push-pull circuits both have a waveform centered on Vcc.
There is an effect that low strain characteristics can be realized.

【００９９】この発明によれば、Ｐ型ＦＥＴをＰＮＰバ
イポーラトランジスタで、Ｎ型ＦＥＴをＮＰＮバイポー
ラトランジスタで代替するように構成したので、ＰＮＰ
バイポーラトランジスタとＮＰＮバイポーラトランジス
タが互いの直流短絡素子となってバイアス供給インダク
タが不要となるため、回路の小型化が図れ、ＰＮＰバイ
ポーラトランジスタとＮＰＮバイポーラトランジスタの
コレクタにバイアスを供給する電源を共通化、単一電源
化による、回路の低価格化が可能になり、さらにＮＰＮ
バイポーラトランジスタのコレクタにはＰＮＰバイポー
ラトランジスタを介してバイアスが供給されるため、多
段接続が可能となって高利得化がはかれる相補型プッシ
ュプル増幅器が得られるという効果がある。According to the present invention, the P-type FET is replaced by the PNP bipolar transistor, and the N-type FET is replaced by the NPN bipolar transistor.
Since the bipolar transistor and the NPN bipolar transistor become DC short-circuit elements of each other and the bias supply inductor is not required, the circuit can be downsized, and the power supply for supplying the bias to the collectors of the PNP bipolar transistor and the NPN bipolar transistor can be shared. A single power supply makes it possible to reduce the cost of the circuit.
Since a bias is supplied to the collector of the bipolar transistor through the PNP bipolar transistor, there is an effect that a multi-stage connection is possible and a complementary push-pull amplifier with high gain can be obtained.

【０１００】この発明によれば、相補素子を同一の半導
体基板上に形成するように構成したので、低価格化、お
よび回路全体の小形化が可能になるという効果がある。According to the present invention, since the complementary elements are formed on the same semiconductor substrate, there is an effect that the cost can be reduced and the entire circuit can be downsized.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の実施の形態１および実施の形態２
による相補型プッシュプル増幅器を示す等価回路図であ
る。FIG. 1 is a first embodiment and a second embodiment of the present invention.
3 is an equivalent circuit diagram showing a complementary push-pull amplifier according to FIG.

【図２】 この発明の実施の形態３による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 2 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a third embodiment of the present invention.

【図３】 この発明の実施の形態４による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 3 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fourth embodiment of the present invention.

【図４】 この発明の実施の形態５による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 4 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fifth embodiment of the present invention.

【図５】 この発明の実施の形態６による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 5 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a sixth embodiment of the present invention.

【図６】 この発明の実施の形態７による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 6 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a seventh embodiment of the present invention.

【図７】 この発明の実施の形態８による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 7 is an equivalent circuit diagram showing a complementary push-pull amplifier according to an eighth embodiment of the present invention.

【図８】 この発明の実施の形態９による相補型プッシ
ュプル増幅器を示す等価回路図である。FIG. 8 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a ninth embodiment of the present invention.

【図９】 この発明の実施の形態１０による相補型プッ
シュプル増幅器を示す等価回路図である。FIG. 9 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a tenth embodiment of the present invention.

【図１０】 この発明の実施の形態１１による相補型プ
ッシュプル増幅器を示す説明図である。FIG. 10 is an explanatory diagram showing a complementary push-pull amplifier according to an eleventh embodiment of the present invention.

【図１１】 従来の相補型プッシュプル増幅器を示す等
価回路図である。FIG. 11 is an equivalent circuit diagram showing a conventional complementary push-pull amplifier.

【符号の説明】[Explanation of symbols]

１ 入力端子、２，３， 直流阻止コンデンサ、２ａ，
２ｂ，３ａ，３ｂ 直流阻止コンデンサ、４，５ 入力
バイアス印加用抵抗、４ａ，４ｂ，５ａ，５ｂ入力バイ
アス印加用抵抗、６，７ 電源端子、６ａ，６ｂ，７
ａ，７ｂ 電源端子、１６ 直流阻止コンデンサ、１６
ａ，１６ｂ 直流阻止コンデンサ、１７出力端子、１８
Ｐ型ＦＥＴ、１８ａ，１８ｂ Ｐ型ＦＥＴ、１９ Ｎ
型ＦＥＴ、１９ａ，１９ｂ Ｎ型ＦＥＴ、２０ 電源端
子、２１ 接地端子、２２ 特性調整用インダクタ（特
性調整素子）、２３，２４ 特性調整用抵抗（特性調整
素子）、２５ 特性調整用遅延素子（特性調整素子）、
２６ 能動素子、２７反能動素子、２８ 第１のＰ型Ｆ
ＥＴ、２９ 第１のＮ型ＦＥＴ、３０ 第２のＮ型ＦＥ
Ｔ、３１ 第２のＰ型ＦＥＴ、３２ 能動素子、３３
反能動素子、３４ 第１のＰ型ＦＥＴ、３５ 第１のＮ
型ＦＥＴ、３６ 第２のＮ型ＦＥＴ、３７ 第２のＰ型
ＦＥＴ、３８ 第３のＮ型ＦＥＴ、３９ 第４のＮ型Ｆ
ＥＴ、４０ ＰＮＰバイポーラトランジスタ、４１ Ｎ
ＰＮバイポーラトランジスタ、４２ 半導体基板。1 input terminal, 2, 3, DC blocking capacitor, 2a,
2b, 3a, 3b DC blocking capacitors, 4, 5 input bias applying resistors, 4a, 4b, 5a, 5b input bias applying resistors, 6, 7 power supply terminals, 6a, 6b, 7
a, 7b Power supply terminal, 16 DC blocking capacitor, 16
a, 16b DC blocking capacitor, 17 output terminals, 18
P-type FET, 18a, 18b P-type FET, 19 N
Type FET, 19a, 19b N-type FET, 20 power supply terminal, 21 ground terminal, 22 characteristic adjusting inductor (characteristic adjusting element), 23, 24 characteristic adjusting resistor (characteristic adjusting element), 25 characteristic adjusting delay element (characteristic Adjustment element),
26 active element, 27 anti-active element, 28 first P-type F
ET, 29 First N-type FET, 30 Second N-type FE
T, 31 second P-type FET, 32 active device, 33
Anti-active element, 34 First P-type FET, 35 First N
Type FET, 36 second N type FET, 37 second P type FET, 38 third N type FET, 39 fourth N type F
ET, 40 PNP bipolar transistor, 41 N
PN bipolar transistor, 42 semiconductor substrate.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 末松 憲治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J091 AA01 AA18 AA62 AA63 CA21 CA35 CA36 CA92 FA16 HA08 HA09 HA17 HA25 HA32 HA33 KA02 KA12 KA15 MA06 MA21 UW09    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Kenji Suematsu             2-3 2-3 Marunouchi, Chiyoda-ku, Tokyo             Inside Ryo Electric Co., Ltd. F term (reference) 5J091 AA01 AA18 AA62 AA63 CA21                       CA35 CA36 CA92 FA16 HA08                       HA09 HA17 HA25 HA32 HA33                       KA02 KA12 KA15 MA06 MA21                       UW09

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】 高周波入力信号の半波を増幅する能動素
子と前記高周波入力信号の残りの半波を増幅する反能動
素子から形成される１対の相補素子を用いた相補型プッ
シュプル増幅器において、 前記能動素子をＮ型ＦＥＴによって、前記反能動素子を
Ｐ型ＦＥＴによってそれぞれ構成し、 前記Ｎ型ＦＥＴのソースを接地するとともに、前記Ｐ型
ＦＥＴのソースを電源に接続し、 前記Ｎ型ＦＥＴのゲートと前記Ｐ型ＦＥＴのゲートを接
続してその接続点を入力端子とし、 前記Ｎ型ＦＥＴのドレインと前記Ｐ型ＦＥＴのドレイン
を接続してその接続点を出力端子とし、前記Ｎ型ＦＥＴ
と前記Ｐ型ＦＥＴのゲートに異なるバイアス電圧を与え
ることを特徴とする相補型プッシュプル増幅器。1. A complementary push-pull amplifier using a pair of complementary elements formed of an active element for amplifying a half wave of a high frequency input signal and an anti-active element for amplifying the remaining half wave of the high frequency input signal. The active element is an N-type FET, the anti-active element is a P-type FET, the source of the N-type FET is grounded, and the source of the P-type FET is connected to a power source. Of the N-type FET and the gate of the P-type FET are connected to form a connection point as an input terminal, and the drain of the N-type FET and the drain of the P-type FET are connected to form an output terminal of the N-type FET.
And a complementary push-pull amplifier that applies different bias voltages to the gates of the P-type FETs. 【請求項２】 Ｎ型ＦＥＴとＰ型ＦＥＴのバイアス点を
Ａ級またはＡＢ級としたことを特徴とする請求項１記載
の相補型プッシュプル増幅器。2. The complementary push-pull amplifier according to claim 1, wherein the bias points of the N-type FET and the P-type FET are set to class A or class AB. 【請求項３】 Ｎ型ＦＥＴのソースと接地端子との間
に、 前記Ｎ型ＦＥＴの利得および位相の調整を行って、前記
Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえる特性調整素子
を装荷したことを特徴とする請求項１または請求項２記
載の相補型プッシュプル増幅器。3. A characteristic adjusting element for adjusting the gain and phase of the N-type FET and matching the characteristics of the N-type FET and the P-type FET is mounted between the source of the N-type FET and the ground terminal. The complementary push-pull amplifier according to claim 1 or 2, wherein: 【請求項４】 特性調整素子として、特性調整用インダ
クタを用いたことを特徴とする請求項３記載の相補型プ
ッシュプル増幅器。4. The complementary push-pull amplifier according to claim 3, wherein a characteristic adjusting inductor is used as the characteristic adjusting element. 【請求項５】 特性調整素子として、特性調整用抵抗を
用いたことを特徴とする請求項３記載の相補型プッシュ
プル増幅器。5. The complementary push-pull amplifier according to claim 3, wherein a characteristic adjusting resistor is used as the characteristic adjusting element. 【請求項６】 Ｎ型ＦＥＴのゲートと入力端子との間
に、 前記Ｎ型ＦＥＴの位相、もしくは利得および位相の調整
を行って、前記Ｎ型ＦＥＴとＰ型ＦＥＴの特性をそろえ
る特性調整素子を装荷したことを特徴とする請求項１記
載の相補型プッシュプル増幅器。6. A characteristic adjusting element for adjusting the phase of the N-type FET, or the gain and the phase between the gate and the input terminal of the N-type FET so that the characteristics of the N-type FET and the P-type FET are aligned. The complementary push-pull amplifier according to claim 1, further comprising: 【請求項７】 特性調整素子として、特性調整用抵抗を
用いたことを特徴とする請求項６記載の相補型プッシュ
プル増幅器。7. The complementary push-pull amplifier according to claim 6, wherein a characteristic adjusting resistor is used as the characteristic adjusting element. 【請求項８】 特性調整素子として、特性調整用遅延素
子を用いたことを特徴とする請求項６記載の相補型プッ
シュプル増幅器。8. The complementary push-pull amplifier according to claim 6, wherein a delay element for characteristic adjustment is used as the characteristic adjustment element. 【請求項９】 高周波入力信号の半波を増幅する能動素
子と前記高周波入力信号の残りの半波を増幅する反能動
素子から形成される１対の相補素子を用いた相補型プッ
シュプル増幅器において、 前記能動素子を第１のＰ型ＦＥＴのゲートに第１のＮ型
ＦＥＴのドレインを接続したダーリントン回路によって
構成し、 前記反能動素子を第２のＮ型ＦＥＴのゲートに第２のＰ
型ＦＥＴのドレインを接続したダーリントン回路によっ
て構成し、 前記第１のＰ型ＦＥＴのドレインと前記第１のＮ型ＦＥ
Ｔのソースを接地するとともに、前記第２のＮ型ＦＥＴ
のドレインと前記第２のＰ型ＦＥＴのソースを電源に接
続し、 前記第１のＮ型ＦＥＴのゲートと前記第２のＰ型ＦＥＴ
のゲートを接続してその接続点を入力端子とし、 前記第１のＰ型ＦＥＴのソースと前記第２のＮ型ＦＥＴ
のソースを接続してその接続点を出力端子としたことを
特徴とする相補型プッシュプル増幅器。9. A complementary push-pull amplifier using a pair of complementary elements formed of an active element that amplifies a half wave of a high frequency input signal and an anti-active element that amplifies the remaining half wave of the high frequency input signal. , The active element is constituted by a Darlington circuit in which the gate of the first P-type FET is connected to the drain of the first N-type FET, and the anti-active element is connected to the gate of the second N-type FET by the second P-type FET.
Of the first P-type FET and the first N-type FE
The source of T is grounded and the second N-type FET is
The drain and the source of the second P-type FET are connected to a power source, and the gate of the first N-type FET and the second P-type FET are connected.
Of the first P-type FET and the second N-type FET of the first P-type FET
A complementary push-pull amplifier characterized in that the source is connected and the connection point is used as an output terminal. 【請求項１０】 高周波入力信号の半波を増幅する能動
素子と前記高周波入力信号の残りの半波を増幅する反能
動素子から形成される１対の相補素子を用いた相補型プ
ッシュプル増幅器において、 前記能動素子を、第１のＰ型ＦＥＴのゲートに第１のＮ
型ＦＥＴのドレインを接続し、前記第１のＰ型ＦＥＴの
ドレインに第３のＮ型ＦＥＴのゲートを接続したダーリ
ントン回路によって構成し、 前記反能動素子を、第２のＮ型ＦＥＴのゲートに第２の
Ｐ型ＦＥＴのドレインを接続し、前記第２のＮ型ＦＥＴ
のソースに第４のＮ型ＦＥＴのゲートを接続したダーリ
ントン回路によって構成し、 前記第１のＮ型ＦＥＴのソースと前記第３のＮ型ＦＥＴ
のソースを接地するとともに、前記第２のＮ型ＦＥＴの
ドレイン、前記第２のＰ型ＦＥＴのソース、および第４
のＮ型ＦＥＴのドレインを電源に接続し、 前記第１のＮ型ＦＥＴのゲートと前記第２のＰ型ＦＥＴ
のゲートを接続してその接続点を入力端子とし、 前記第１のＰ型ＦＥＴのソース、前記第３のＮ型ＦＥＴ
のドレイン、および前記第４のＮ型ＦＥＴのソースを接
続してその接続点を出力端子としたことを特徴とする相
補型プッシュプル増幅器。10. A complementary push-pull amplifier using a pair of complementary elements formed of an active element that amplifies a half wave of a high frequency input signal and an anti-active element that amplifies the remaining half wave of the high frequency input signal. , The active element is connected to the gate of the first P-type FET with a first N
Type FET is connected to the drain of the first P-type FET and the gate of the third N-type FET is connected to the Darlington circuit, and the anti-active element is connected to the gate of the second N-type FET. The drain of the second P-type FET is connected, and the second N-type FET is connected.
A source of the fourth N-type FET is connected to the Darlington circuit, and the source of the first N-type FET and the third N-type FET
The source of the second N-type FET, the drain of the second N-type FET, the source of the second P-type FET, and the fourth
The drain of the N-type FET is connected to a power source, and the gate of the first N-type FET and the second P-type FET are connected.
Of the first P-type FET and the third N-type FET of the first P-type FET
Of the fourth N-type FET and the source of the fourth N-type FET are connected, and the connection point is used as an output terminal. 【請求項１１】 高周波入力信号の半波を増幅する能動
素子と前記高周波入力信号の残りの半波を増幅する反能
動素子から形成される相補素子を用いた相補型プッシュ
プル増幅器において、 前記能動素子をＮ型ＦＥＴによって、前記反能動素子を
Ｐ型ＦＥＴによってそれぞれ構成し、前記Ｎ型ＦＥＴの
ソースを接地するとともに、前記Ｐ型ＦＥＴのソースを
電源に接続し、前記Ｎ型ＦＥＴのゲートとＰ型ＦＥＴの
ゲートを接続したプッシュプル回路を２組備え、 前記各プッシュプル回路の、Ｎ型ＦＥＴとＰ型ＦＥＴの
ゲートの接続点を接続して入力端子とし、 前記各プッシュプル回路の、Ｎ型ＦＥＴとＰ型ＦＥＴの
ドレインの接続点を接続して出力端子としたことを特徴
とする相補型プッシュプル増幅器。11. A complementary push-pull amplifier using a complementary element formed of an active element that amplifies a half wave of a high frequency input signal and an anti-active element that amplifies the remaining half wave of the high frequency input signal. The element is constituted by an N-type FET, the anti-active element is constituted by a P-type FET, the source of the N-type FET is grounded, the source of the P-type FET is connected to a power source, and the gate of the N-type FET is formed. Two sets of push-pull circuits connected to the gates of P-type FETs are provided, the connection points of the gates of the N-type FETs and P-type FETs of the respective push-pull circuits are connected as input terminals, and A complementary push-pull amplifier, characterized in that a connection point of drains of N-type FET and P-type FET is connected to form an output terminal. 【請求項１２】 高周波入力信号の半波を増幅する能動
素子および前記高周波入力信号の残りの半波を増幅する
反能動素子を構成しているＰ型ＦＥＴを、そのベースが
前記Ｐ型ＦＥＴのベースに対応し、そのソースがエミッ
タに、そのドレインをコレクタに対応するＰＮＰバイポ
ーラトランジスタによって代替し、 前記高周波入力信号の半波を増幅する能動素子および前
記高周波入力信号の残りの半波を増幅する反能動素子を
構成しているＮ型ＦＥＴを、そのベースが前記Ｎ型ＦＥ
Ｔのベースに対応し、そのソースがエミッタに、そのド
レインがコレクタに対応するＮＰＮバイポーラトランジ
スタによって代替したことを特徴とする請求項１から請
求項１１のうちのいずれか１項記載の相補型プッシュプ
ル増幅器。12. A P-type FET comprising an active element for amplifying a half wave of a high frequency input signal and an anti-active element for amplifying the remaining half wave of the high frequency input signal, the base of which is the P type FET. An active element for amplifying a half wave of the high frequency input signal and a remaining half wave of the high frequency input signal are amplified by substituting a PNP bipolar transistor corresponding to the base, the source for the emitter, and the drain for the collector. The base of the N-type FET that constitutes the anti-active element is the N-type FE
12. A complementary push according to any one of claims 1 to 11, characterized in that it is replaced by an NPN bipolar transistor whose source corresponds to the emitter of T and whose drain corresponds to the collector. Pull amplifier. 【請求項１３】 高周波入力信号の半波を増幅する能動
素子と前記高周波入力信号の残りの半波を増幅する反能
動素子から形成される１対の相補素子を同一の半導体基
板上に構成したことを特徴とする請求項１から請求項１
２のうちのいずれか１項記載の相補型プッシュプル増幅
器。13. A pair of complementary elements formed of an active element that amplifies a half wave of a high frequency input signal and an anti-active element that amplifies the remaining half wave of the high frequency input signal are formed on the same semiconductor substrate. Claim 1 to Claim 1 characterized in that
3. The complementary push-pull amplifier according to any one of items 2.