JP2003059941A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型トランジスタ及びその製造方法Info
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- JP2003059941A JP2003059941A JP2001241286A JP2001241286A JP2003059941A JP 2003059941 A JP2003059941 A JP 2003059941A JP 2001241286 A JP2001241286 A JP 2001241286A JP 2001241286 A JP2001241286 A JP 2001241286A JP 2003059941 A JP2003059941 A JP 2003059941A
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Abstract
(57)【要約】
【課題】より微細化したＭＯＳＦＥＴに対してもパンチ
スルー抑制かつ逆短チャネル効果を防止するゲＭＯＳ型
トランジスタ及びその製造方法を提供する。 【解決手段】素子領域１１のチャネル領域１２上にゲー
ト酸化膜１３を介してゲート電極１４、その両側部に絶
縁性のサイドウォール１６が設けられている。ソース・
ドレイン領域１７は、低濃度のＮ型不純物領域（Ｎ-領
域）１７１及び高濃度のＮ型不純物領域（Ｎ+領域）１
７２からなる。低濃度エクステンション領域のＮ-領域
１７１を除いたソース／ドレイン領域、つまりＮ+領域
１７２下部に接触するように、Ｐ型の不純物が高濃度に
導入されたＰ+領域Halo-Pが設けられている。Ｐ+領域Ha
lo-Pは少なくともＮ-領域１７１の境目部分下に位置す
るように構成されている。
スルー抑制かつ逆短チャネル効果を防止するゲＭＯＳ型
トランジスタ及びその製造方法を提供する。 【解決手段】素子領域１１のチャネル領域１２上にゲー
ト酸化膜１３を介してゲート電極１４、その両側部に絶
縁性のサイドウォール１６が設けられている。ソース・
ドレイン領域１７は、低濃度のＮ型不純物領域（Ｎ-領
域）１７１及び高濃度のＮ型不純物領域（Ｎ+領域）１
７２からなる。低濃度エクステンション領域のＮ-領域
１７１を除いたソース／ドレイン領域、つまりＮ+領域
１７２下部に接触するように、Ｐ型の不純物が高濃度に
導入されたＰ+領域Halo-Pが設けられている。Ｐ+領域Ha
lo-Pは少なくともＮ-領域１７１の境目部分下に位置す
るように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された絶縁
ゲート型のトランジスタを含む半導体装置に係り、特に
ＬＤＤ（Lightly Doped Drain ）構造、すなわちエクス
テンション領域を有しかつポケット領域を設けるＭＯＳ
（Metal Oxide Semiconductor ）型トランジスタ及びそ
の製造方法に関する。
ゲート型のトランジスタを含む半導体装置に係り、特に
ＬＤＤ（Lightly Doped Drain ）構造、すなわちエクス
テンション領域を有しかつポケット領域を設けるＭＯＳ
（Metal Oxide Semiconductor ）型トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、低電源電圧−昇圧動作が要求される。その中で
ＭＯＳ型トランジスタ（電界効果型ＭＯＳトランジス
タ；ＭＯＳＦＥＴ）は、微細化のためＬＤＤ構造が採用
されるのが一般的である。
が進み、低電源電圧−昇圧動作が要求される。その中で
ＭＯＳ型トランジスタ（電界効果型ＭＯＳトランジス
タ；ＭＯＳＦＥＴ）は、微細化のためＬＤＤ構造が採用
されるのが一般的である。
【０００３】ＬＤＤ構造は、ソース・ドレインのエクス
テンション領域とも呼ばれる。周知のように、ゲート電
極のサイドウォール形成前に予めゲート電極の領域をマ
スクにソース・ドレインの低濃度領域を不純物イオン注
入により形成するものである。
テンション領域とも呼ばれる。周知のように、ゲート電
極のサイドウォール形成前に予めゲート電極の領域をマ
スクにソース・ドレインの低濃度領域を不純物イオン注
入により形成するものである。
【０００４】ＭＯＳ型トランジスタの微細化が進み、チ
ャネル長がサブミクロン以下の領域に入ってくると、低
濃度のエクステンション領域を形成するだけでは短チャ
ネル効果を防止できなくなる懸念がある。
ャネル長がサブミクロン以下の領域に入ってくると、低
濃度のエクステンション領域を形成するだけでは短チャ
ネル効果を防止できなくなる懸念がある。
【０００５】そこで、エクステンション領域下にパンチ
スルー防止用として、素子領域と同じ導電型の高濃度不
純物領域を形成する。これがいわゆるポケットイオン注
入技術であり、ソース・ドレイン間のリーク電流を抑え
ることができる。
スルー防止用として、素子領域と同じ導電型の高濃度不
純物領域を形成する。これがいわゆるポケットイオン注
入技術であり、ソース・ドレイン間のリーク電流を抑え
ることができる。
【０００６】図６は、ポケットイオン注入技術を導入し
た従来のＭＯＳ型トランジスタの構成を示す断面図であ
る。半導体基板における例えばＰ型の素子領域６１のチ
ャネル領域６２上にゲート絶縁膜６３を介してゲート電
極６４が形成されている。ゲート電極６４の両側部には
チャネル領域を隔ててＮ型のソース・ドレイン領域６７
が形成されている。
た従来のＭＯＳ型トランジスタの構成を示す断面図であ
る。半導体基板における例えばＰ型の素子領域６１のチ
ャネル領域６２上にゲート絶縁膜６３を介してゲート電
極６４が形成されている。ゲート電極６４の両側部には
チャネル領域を隔ててＮ型のソース・ドレイン領域６７
が形成されている。
【０００７】このソース・ドレイン領域６７は、低濃度
のＮ型不純物領域（Ｎ-領域）６７１及び高濃度のＮ型
不純物領域（Ｎ+領域）６７２からなる。Ｎ-領域６７１
はＬＤＤ構造すなわちエクステンション領域として、周
知のように、ゲート電極６４のサイドウォール６６形成
前に予めゲート電極６４の領域をマスクにイオン注入で
形成している。
のＮ型不純物領域（Ｎ-領域）６７１及び高濃度のＮ型
不純物領域（Ｎ+領域）６７２からなる。Ｎ-領域６７１
はＬＤＤ構造すなわちエクステンション領域として、周
知のように、ゲート電極６４のサイドウォール６６形成
前に予めゲート電極６４の領域をマスクにイオン注入で
形成している。
【０００８】さらに、パンチスルー抑制のため、ポケッ
トイオン注入領域６８が設けられている。ポケットイオ
ン注入領域６８は、例えばエクステンション領域形成前
の段階において、図示しないレジストパターンを形成
し、所望の領域に高濃度のＰ型不純物をイオン注入する
ことにより形成している。
トイオン注入領域６８が設けられている。ポケットイオ
ン注入領域６８は、例えばエクステンション領域形成前
の段階において、図示しないレジストパターンを形成
し、所望の領域に高濃度のＰ型不純物をイオン注入する
ことにより形成している。
【０００９】あるいは、エクステンション領域（６７
１）形成後に続いて、同様にゲート電極６４の領域をマ
スクに高濃度のＰ型不純物をイオン注入することにより
ポケットイオン注入領域６８を形成することもある。こ
れらポケットイオン注入領域はＨａｌｏ領域と称するこ
ともある。
１）形成後に続いて、同様にゲート電極６４の領域をマ
スクに高濃度のＰ型不純物をイオン注入することにより
ポケットイオン注入領域６８を形成することもある。こ
れらポケットイオン注入領域はＨａｌｏ領域と称するこ
ともある。
【００１０】
【発明が解決しようとする課題】集積回路中に使用され
る最短のチャネル長のＭＯＳＦＥＴでは、回路特性を考
慮しつつ短チャネル効果を十分に抑えたデバイス設計が
必要となる。従って微細化に伴ない、チャネル部分の不
純物濃度はパンチスルー抑制のため高濃度化する傾向に
ある。また、ポケットイオン注入領域も同様なことがい
える。そこで問題になるのが、逆短チャネル効果という
現象である。
る最短のチャネル長のＭＯＳＦＥＴでは、回路特性を考
慮しつつ短チャネル効果を十分に抑えたデバイス設計が
必要となる。従って微細化に伴ない、チャネル部分の不
純物濃度はパンチスルー抑制のため高濃度化する傾向に
ある。また、ポケットイオン注入領域も同様なことがい
える。そこで問題になるのが、逆短チャネル効果という
現象である。
【００１１】図７は、図６に示した構成のようなＭＯＳ
ＦＥＴに見られる逆短チャネル効果を示す特性図であ
る。ポケットイオン注入領域６８がゲート電極６４下部
まで分布している。このため、より微細化したＭＯＳＦ
ＥＴになると、ポケットイオン注入領域６４に関しチャ
ネル領域６２を挟んでの隔りが非常に近くなり、チャネ
ル領域６２中で繋がってしまう恐れがある。こうなる
と、イオン注入領域の不純物濃度に関し動作上の負担が
生じてくる。すなわち、ポケットイオン注入領域６８を
含むチャネル領域６２における不純物の総量が大きくな
り過ぎ、移動度が小さくなる。
ＦＥＴに見られる逆短チャネル効果を示す特性図であ
る。ポケットイオン注入領域６８がゲート電極６４下部
まで分布している。このため、より微細化したＭＯＳＦ
ＥＴになると、ポケットイオン注入領域６４に関しチャ
ネル領域６２を挟んでの隔りが非常に近くなり、チャネ
ル領域６２中で繋がってしまう恐れがある。こうなる
と、イオン注入領域の不純物濃度に関し動作上の負担が
生じてくる。すなわち、ポケットイオン注入領域６８を
含むチャネル領域６２における不純物の総量が大きくな
り過ぎ、移動度が小さくなる。
【００１２】つまり、従来ではポケットイオン注入領域
６８がゲート電極下部にかかって分布している。この構
成でチャネル長を短くしていくと、チャネル部分の高濃
度化に伴なうしきい値の増大が顕著になってしまう。
６８がゲート電極下部にかかって分布している。この構
成でチャネル長を短くしていくと、チャネル部分の高濃
度化に伴なうしきい値の増大が顕著になってしまう。
【００１３】本発明は上記のような事情を考慮してなさ
れたもので、より微細化したＭＯＳＦＥＴに対してもパ
ンチスルー抑制はもとより逆短チャネル効果をも防止す
るゲＭＯＳ型トランジスタ及びその製造方法を提供しよ
うとするものである。
れたもので、より微細化したＭＯＳＦＥＴに対してもパ
ンチスルー抑制はもとより逆短チャネル効果をも防止す
るゲＭＯＳ型トランジスタ及びその製造方法を提供しよ
うとするものである。
【００１４】
【課題を解決するための手段】本発明に係るＭＯＳ型ト
ランジスタは、第１導電型の半導体素子領域に形成され
た所定のチャネル領域と、前記チャネル領域を有する半
導体素子領域上にゲート絶縁膜を介して設けられたゲー
ト電極と、前記チャネル領域を隔てて半導体素子領域に
設けられた第２導電型不純物領域であって、少なくとも
ゲート電極両端部下近傍に低濃度エクステンション領域
を伴ったソース／ドレイン領域と、前記低濃度エクステ
ンション領域を除く前記ソース／ドレイン領域下部に接
触するように設けられ少なくとも前記低濃度エクステン
ション領域の境目部分下に位置する第1導電型不純物領
域と、を具備したことを特徴とする。
ランジスタは、第１導電型の半導体素子領域に形成され
た所定のチャネル領域と、前記チャネル領域を有する半
導体素子領域上にゲート絶縁膜を介して設けられたゲー
ト電極と、前記チャネル領域を隔てて半導体素子領域に
設けられた第２導電型不純物領域であって、少なくとも
ゲート電極両端部下近傍に低濃度エクステンション領域
を伴ったソース／ドレイン領域と、前記低濃度エクステ
ンション領域を除く前記ソース／ドレイン領域下部に接
触するように設けられ少なくとも前記低濃度エクステン
ション領域の境目部分下に位置する第1導電型不純物領
域と、を具備したことを特徴とする。
【００１５】本発明に係るＭＯＳ型トランジスタは、第
１導電型の半導体素子領域に形成された所定のチャネル
領域と、前記チャネル領域を有する半導体素子領域上に
ゲート絶縁膜を介して設けられたゲート電極と、前記ゲ
ート電極側部の絶縁性のサイドウォールと、前記チャネ
ル領域を隔てて半導体素子領域に設けられた第２導電型
不純物領域であって、少なくともゲート電極両端部下近
傍に低濃度エクステンション領域を伴ったソース／ドレ
イン領域と、前記サイドウォール端部近傍における前記
ソース／ドレイン領域の前記低濃度エクステンション領
域境目部分下に設けられた第1導電型不純物領域と、を
具備したことを特徴とする。
１導電型の半導体素子領域に形成された所定のチャネル
領域と、前記チャネル領域を有する半導体素子領域上に
ゲート絶縁膜を介して設けられたゲート電極と、前記ゲ
ート電極側部の絶縁性のサイドウォールと、前記チャネ
ル領域を隔てて半導体素子領域に設けられた第２導電型
不純物領域であって、少なくともゲート電極両端部下近
傍に低濃度エクステンション領域を伴ったソース／ドレ
イン領域と、前記サイドウォール端部近傍における前記
ソース／ドレイン領域の前記低濃度エクステンション領
域境目部分下に設けられた第1導電型不純物領域と、を
具備したことを特徴とする。
【００１６】本発明に係るＭＯＳ型トランジスタの製造
方法は、第1導電型の半導体素子領域上にゲート絶縁膜
を介してゲート電極をパターニングする工程と、前記ゲ
ート電極を後酸化したのち行われる少なくとも前記ゲー
ト電極の領域をマスクとしたソース・ドレインのエクス
テンション領域を形成するための第２導電型不純物のイ
オン注入工程と、前記ゲート電極上を覆う絶縁膜を堆積
し異方性エッチングすることにより前記ゲート電極のサ
イドウォールを形成する工程と、前記ゲート電極からサ
イドウォールに亘る領域をマスクにソース・ドレイン領
域を形成する第２導電型不純物の再度のイオン注入工程
と、前記ゲート電極からサイドウォールに亘る領域をマ
スクに所定角度でもって前記低濃度エクステンション領
域の境目部分下へ到達させる第1導電型不純物のイオン
注入工程と、を具備したことを特徴とする。
方法は、第1導電型の半導体素子領域上にゲート絶縁膜
を介してゲート電極をパターニングする工程と、前記ゲ
ート電極を後酸化したのち行われる少なくとも前記ゲー
ト電極の領域をマスクとしたソース・ドレインのエクス
テンション領域を形成するための第２導電型不純物のイ
オン注入工程と、前記ゲート電極上を覆う絶縁膜を堆積
し異方性エッチングすることにより前記ゲート電極のサ
イドウォールを形成する工程と、前記ゲート電極からサ
イドウォールに亘る領域をマスクにソース・ドレイン領
域を形成する第２導電型不純物の再度のイオン注入工程
と、前記ゲート電極からサイドウォールに亘る領域をマ
スクに所定角度でもって前記低濃度エクステンション領
域の境目部分下へ到達させる第1導電型不純物のイオン
注入工程と、を具備したことを特徴とする。
【００１７】上記本発明に係るＭＯＳ型トランジスタ及
びその製造方法によれば、いわゆるポケットイオン注入
と同様の働きを有する第1導電型不純物領域が、低濃度
エクステンション領域を除いてソース／ドレイン領域下
部、特に低濃度エクステンション領域の境目部分下に位
置するように設けられる。この第1導電型不純物領域
は、ゲート電極からサイドウォールに亘る領域をマスク
に所定角度でもってイオン注入され、低濃度エクステン
ション領域の境目部分下へ到達させる。これにより、ポ
ケットイオン注入としての領域がゲート電極下部まで分
布することなく、せいぜいサイドウォール下までの分布
にとどめられる。
びその製造方法によれば、いわゆるポケットイオン注入
と同様の働きを有する第1導電型不純物領域が、低濃度
エクステンション領域を除いてソース／ドレイン領域下
部、特に低濃度エクステンション領域の境目部分下に位
置するように設けられる。この第1導電型不純物領域
は、ゲート電極からサイドウォールに亘る領域をマスク
に所定角度でもってイオン注入され、低濃度エクステン
ション領域の境目部分下へ到達させる。これにより、ポ
ケットイオン注入としての領域がゲート電極下部まで分
布することなく、せいぜいサイドウォール下までの分布
にとどめられる。
【００１８】なお、上記低濃度エクステンション領域の
境目部分下へポケットイオン注入としての領域を形成す
るために、第1導電型不純物のイオン注入工程は斜めイ
オン注入工程であり、その入射角度θの許容範囲は、垂
直０°＜θ＜７°であることを特徴とする。
境目部分下へポケットイオン注入としての領域を形成す
るために、第1導電型不純物のイオン注入工程は斜めイ
オン注入工程であり、その入射角度θの許容範囲は、垂
直０°＜θ＜７°であることを特徴とする。
【００１９】
【発明の実施の形態】図１は、本発明の一実施形態に係
るＭＯＳ型トランジスタの構成であり、集積回路におけ
る短いチャネル長を有する微細なＭＯＳＦＥＴの要部の
構成を示す断面図である。
るＭＯＳ型トランジスタの構成であり、集積回路におけ
る短いチャネル長を有する微細なＭＯＳＦＥＴの要部の
構成を示す断面図である。
【００２０】単結晶Ｓｉの基板における例えばＰ型の素
子領域１１のチャネル領域１２上にゲート酸化膜１３を
介してゲート電極１４が設けられている。ゲート電極１
４両側部に絶縁性のサイドウォール１６が設けられてい
る。チャネル領域１２を隔てたソース・ドレイン領域１
７は、低濃度のＮ型不純物領域（Ｎ-領域）１７１及び
高濃度のＮ型不純物領域（Ｎ+領域）１７２からなる。
Ｎ-領域１７１はＬＤＤ構造すなわちエクステンション
領域として、チャネル領域１２を隔ててゲート電極１４
の両端部下近傍に設けられている。
子領域１１のチャネル領域１２上にゲート酸化膜１３を
介してゲート電極１４が設けられている。ゲート電極１
４両側部に絶縁性のサイドウォール１６が設けられてい
る。チャネル領域１２を隔てたソース・ドレイン領域１
７は、低濃度のＮ型不純物領域（Ｎ-領域）１７１及び
高濃度のＮ型不純物領域（Ｎ+領域）１７２からなる。
Ｎ-領域１７１はＬＤＤ構造すなわちエクステンション
領域として、チャネル領域１２を隔ててゲート電極１４
の両端部下近傍に設けられている。
【００２１】この実施形態では、低濃度エクステンショ
ン領域のＮ-領域１７１を除いたソース／ドレイン領
域、つまりＮ+領域１７２下部に接触するように、Ｐ型
の不純物が高濃度に導入されたＰ+領域Halo-Pが設けら
れている。Ｐ+領域Halo-Pは少なくともＮ-領域１７１の
境目部分下に位置するように構成されている。
ン領域のＮ-領域１７１を除いたソース／ドレイン領
域、つまりＮ+領域１７２下部に接触するように、Ｐ型
の不純物が高濃度に導入されたＰ+領域Halo-Pが設けら
れている。Ｐ+領域Halo-Pは少なくともＮ-領域１７１の
境目部分下に位置するように構成されている。
【００２２】上記実施形態の構成によれば、いわゆるポ
ケットイオン注入領域と同様の働きを有するＰ+領域Hal
o-Pがゲート電極下部にかかるような分布はなく、Ｎ-領
域１７１の境目部分下に位置するにとどめてある。
ケットイオン注入領域と同様の働きを有するＰ+領域Hal
o-Pがゲート電極下部にかかるような分布はなく、Ｎ-領
域１７１の境目部分下に位置するにとどめてある。
【００２３】このようにＰ+領域Halo-Pを設けること
で、ＭＯＳＦＥＴとしてより微細化した構成になって
も、チャネル領域１２の部分で繋がってしまう懸念はほ
とんどない。これにより、Ｐ+領域Halo-Pを設けてもチ
ャネル領域１２に与える影響は非常に少なく、逆短チャ
ネル効果を抑制しつつパンチスルーを抑制し得る構成が
達成される。
で、ＭＯＳＦＥＴとしてより微細化した構成になって
も、チャネル領域１２の部分で繋がってしまう懸念はほ
とんどない。これにより、Ｐ+領域Halo-Pを設けてもチ
ャネル領域１２に与える影響は非常に少なく、逆短チャ
ネル効果を抑制しつつパンチスルーを抑制し得る構成が
達成される。
【００２４】図２〜図４は、それぞれ本発明の一実施形
態に係るＭＯＳ型トランジスタの製造方法を示すもので
あり、上記図１で示したような形態における微細なＭＯ
ＳＦＥＴの製造方法の要部を工程順に示す断面図であ
る。
態に係るＭＯＳ型トランジスタの製造方法を示すもので
あり、上記図１で示したような形態における微細なＭＯ
ＳＦＥＴの製造方法の要部を工程順に示す断面図であ
る。
【００２５】まず、図２に示すように、単結晶Ｓｉの基
板における例えばＰ型の素子領域１１上の所定領域に、
しきい値制御用のドープを伴うチャネル領域１２を形成
し、２ｎｍ程度のゲート酸化膜１３、その上に２００ｎ
ｍ程度のポリシリコン層を形成して幅１００ｎｍ程度の
ゲート電極１４をパターニングする。その後、ゲート電
極１４を後酸化（熱酸化）し、後酸化膜１５を形成す
る。
板における例えばＰ型の素子領域１１上の所定領域に、
しきい値制御用のドープを伴うチャネル領域１２を形成
し、２ｎｍ程度のゲート酸化膜１３、その上に２００ｎ
ｍ程度のポリシリコン層を形成して幅１００ｎｍ程度の
ゲート電極１４をパターニングする。その後、ゲート電
極１４を後酸化（熱酸化）し、後酸化膜１５を形成す
る。
【００２６】次に、このようなゲート電極１４の領域を
マスクに、ＬＤＤ構造いわゆるエクステンション領域の
ためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ-
領域）１７１をイオン注入により形成する。このＮ-領
域１７１は、例えば砒素を加速電圧５ｋｅＶ程度、ドー
ズ量１×１０14〜１×１０15ｃｍ-2程度でもって形成す
る。
マスクに、ＬＤＤ構造いわゆるエクステンション領域の
ためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ-
領域）１７１をイオン注入により形成する。このＮ-領
域１７１は、例えば砒素を加速電圧５ｋｅＶ程度、ドー
ズ量１×１０14〜１×１０15ｃｍ-2程度でもって形成す
る。
【００２７】次に、図３に示すように、ゲート電極１４
上を覆う絶縁膜（ＳｉＯ2膜）を厚く堆積し、ＲＩＥ（R
eactive Ion Etching）法等により異方性エッチングす
ることによってゲート電極１４のサイドウォール１６を
形成する。次に、ゲート電極１４からサイドウォール１
６に亘る領域をマスクにソース・ドレイン領域を形成す
る高濃度のＮ型不純物領域（Ｎ+領域）１７２をイオン
注入により形成する。このＮ+領域１７２は、例えば砒
素を加速電圧７０ｋｅＶ程度、ドーズ量２〜４×１０15
ｃｍ-2程度でもって形成する。これにより、ソース・ド
レイン領域１７の形成に至る。
上を覆う絶縁膜（ＳｉＯ2膜）を厚く堆積し、ＲＩＥ（R
eactive Ion Etching）法等により異方性エッチングす
ることによってゲート電極１４のサイドウォール１６を
形成する。次に、ゲート電極１４からサイドウォール１
６に亘る領域をマスクにソース・ドレイン領域を形成す
る高濃度のＮ型不純物領域（Ｎ+領域）１７２をイオン
注入により形成する。このＮ+領域１７２は、例えば砒
素を加速電圧７０ｋｅＶ程度、ドーズ量２〜４×１０15
ｃｍ-2程度でもって形成する。これにより、ソース・ド
レイン領域１７の形成に至る。
【００２８】次に、図４に示すように、ゲート電極１４
からサイドウォール１６に亘る領域をマスクに所定角度
でもって高濃度のＰ型不純物をイオン注入する。このＰ
型不純物は斜めイオン注入が好ましく、例えばボロンを
加速電圧２０ｋｅＶ程度、ドーズ量１〜５×１０13ｃｍ
-2程度でもって形成する。これにより、低濃度エクステ
ンション領域であるＮ-領域１７１の境目部分下へＰ+領
域Halo-Pを形成する。
からサイドウォール１６に亘る領域をマスクに所定角度
でもって高濃度のＰ型不純物をイオン注入する。このＰ
型不純物は斜めイオン注入が好ましく、例えばボロンを
加速電圧２０ｋｅＶ程度、ドーズ量１〜５×１０13ｃｍ
-2程度でもって形成する。これにより、低濃度エクステ
ンション領域であるＮ-領域１７１の境目部分下へＰ+領
域Halo-Pを形成する。
【００２９】上記Ｐ+領域Halo-Pの形成に関して、斜め
イオン注入の入射角度θの許容範囲は、垂直０°＜θ＜
７°とした。これにより、いわゆるポケットイオン注入
領域と同様の働きを有するＰ+領域Halo-Pがゲート電極
下部まで分布することなく、Ｎ-領域１７１の境目部分
下に位置するようになる。
イオン注入の入射角度θの許容範囲は、垂直０°＜θ＜
７°とした。これにより、いわゆるポケットイオン注入
領域と同様の働きを有するＰ+領域Halo-Pがゲート電極
下部まで分布することなく、Ｎ-領域１７１の境目部分
下に位置するようになる。
【００３０】このようにＰ+領域Halo-Pを設けること
で、ＭＯＳＦＥＴとしてより微細化した構成になって
も、チャネル領域１２の部分で繋がってしまう懸念はほ
とんどない。これにより、Ｐ+領域Halo-Pを設けてもチ
ャネル領域１２に与える影響は非常に少なく、逆短チャ
ネル効果を抑制しつつパンチスルーを抑制し得る構成が
達成される。
で、ＭＯＳＦＥＴとしてより微細化した構成になって
も、チャネル領域１２の部分で繋がってしまう懸念はほ
とんどない。これにより、Ｐ+領域Halo-Pを設けてもチ
ャネル領域１２に与える影響は非常に少なく、逆短チャ
ネル効果を抑制しつつパンチスルーを抑制し得る構成が
達成される。
【００３１】なお、本発明は上記実施形態とは逆の導電
型のトランジスタにももちろん有効である。イオン注入
する不純物をそれぞれ逆導電型のものにし、所定の素子
領域において上記図２〜図４と同様に形成すればよい。
型のトランジスタにももちろん有効である。イオン注入
する不純物をそれぞれ逆導電型のものにし、所定の素子
領域において上記図２〜図４と同様に形成すればよい。
【００３２】図５は、図１の発明構成を採用した図１と
逆導電型のＭＯＳ型トランジスタ（Ｐチャネル型ＭＯＳ
トランジスタ）に関する断面図である。すなわち、図１
と同じ単結晶Ｓｉの基板において、Ｎ型の素子領域２１
のチャネル領域２２上にゲート酸化膜２３を介してゲー
ト電極２４を形成し、これをマスクに低濃度のＰ型不純
物領域（Ｐ-領域）２７１を形成する。ゲート電極２４
両側部に絶縁性のサイドウォール２６を設けてから、こ
れをマスクに高濃度のＰ型不純物領域（Ｐ+領域）２７
２を形成する（ソース・ドレイン領域２７の形成）。
逆導電型のＭＯＳ型トランジスタ（Ｐチャネル型ＭＯＳ
トランジスタ）に関する断面図である。すなわち、図１
と同じ単結晶Ｓｉの基板において、Ｎ型の素子領域２１
のチャネル領域２２上にゲート酸化膜２３を介してゲー
ト電極２４を形成し、これをマスクに低濃度のＰ型不純
物領域（Ｐ-領域）２７１を形成する。ゲート電極２４
両側部に絶縁性のサイドウォール２６を設けてから、こ
れをマスクに高濃度のＰ型不純物領域（Ｐ+領域）２７
２を形成する（ソース・ドレイン領域２７の形成）。
【００３３】そして、低濃度エクステンション領域のＰ
-領域２７１を除いたソース／ドレイン領域、つまりＰ+
領域２７２下部に接触するように、少なくともＰ-領域
２７１の境目部分下に位置するようにのＮ型の不純物が
高濃度に導入されたＮ+領域Halo-Nを設ける。
-領域２７１を除いたソース／ドレイン領域、つまりＰ+
領域２７２下部に接触するように、少なくともＰ-領域
２７１の境目部分下に位置するようにのＮ型の不純物が
高濃度に導入されたＮ+領域Halo-Nを設ける。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレイン領域とは逆導電型の、いわゆるポケッ
トイオン注入と同様の働きを有する高濃度不純物領域Ha
loが、低濃度エクステンション領域を除いてソース／ド
レイン領域下部、特に低濃度エクステンション領域の境
目部分下に位置するように設けられる。この不純物領域
Haloは、ゲート電極からサイドウォールに亘る領域をマ
スクにし所定角度でもってイオン注入され、ゲート電極
下部にかかって分布することはほとんどない。この結
果、より微細化したＭＯＳＦＥＴに対してもパンチスル
ー抑制はもとより逆短チャネル効果をも防止するゲＭＯ
Ｓ型トランジスタ及びその製造方法を提供することがで
きる。
ソース・ドレイン領域とは逆導電型の、いわゆるポケッ
トイオン注入と同様の働きを有する高濃度不純物領域Ha
loが、低濃度エクステンション領域を除いてソース／ド
レイン領域下部、特に低濃度エクステンション領域の境
目部分下に位置するように設けられる。この不純物領域
Haloは、ゲート電極からサイドウォールに亘る領域をマ
スクにし所定角度でもってイオン注入され、ゲート電極
下部にかかって分布することはほとんどない。この結
果、より微細化したＭＯＳＦＥＴに対してもパンチスル
ー抑制はもとより逆短チャネル効果をも防止するゲＭＯ
Ｓ型トランジスタ及びその製造方法を提供することがで
きる。
【図１】本発明の一実施形態に係るＭＯＳ型トランジス
タの要部構成を示す断面図である。
タの要部構成を示す断面図である。
【図２】本発明の一実施形態に係るＭＯＳ型トランジス
タの製造方法の要部を工程順に示す第１の断面図であ
る。
タの製造方法の要部を工程順に示す第１の断面図であ
る。
【図３】本発明の一実施形態に係るＭＯＳ型トランジス
タの製造方法の要部を工程順に示す第２の断面図であ
る。
タの製造方法の要部を工程順に示す第２の断面図であ
る。
【図４】本発明の一実施形態に係るＭＯＳ型トランジス
タの製造方法の要部を工程順に示す第３の断面図であ
る。
タの製造方法の要部を工程順に示す第３の断面図であ
る。
【図５】図１の発明構成を採用した図１と逆導電型のＭ
ＯＳ型トランジスタに関する断面図である。
ＯＳ型トランジスタに関する断面図である。
【図６】ポケットイオン注入技術を導入した従来のＭＯ
Ｓ型トランジスタの構成を示す断面図である。
Ｓ型トランジスタの構成を示す断面図である。
【図７】図６に示した構成のようなＭＯＳＦＥＴに見ら
れる逆短チャネル効果を示す特性図である。
れる逆短チャネル効果を示す特性図である。
１１，２１…素子領域
１２，２２…チャネル領域
１３，２３…ゲート酸化膜
１４，２４…ゲート電極
１５…後酸化膜
１６，２６…サイドウォール
１７，２７…ソース・ドレイン領域
１７１…Ｎ-領域
１７２…Ｎ+領域
２７１…Ｐ-領域
２７２…Ｐ+領域
Halo-P…Ｐ+領域
Halo-N…Ｎ+領域
Claims (4)
- 【請求項１】 第１導電型の半導体素子領域に形成され
た所定のチャネル領域と、 前記チャネル領域を有する半導体素子領域上にゲート絶
縁膜を介して設けられたゲート電極と、 前記チャネル領域を隔てて半導体素子領域に設けられた
第２導電型不純物領域であって、少なくともゲート電極
両端部下近傍に低濃度エクステンション領域を伴ったソ
ース／ドレイン領域と、 少なくとも前記低濃度エクステンション領域の境目部分
下に位置する第1導電型不純物領域と、を具備したこと
を特徴とするＭＯＳ型トランジスタ。 - 【請求項２】 第１導電型の半導体素子領域に形成され
た所定のチャネル領域と、 前記チャネル領域を有する半導体素子領域上にゲート絶
縁膜を介して設けられたゲート電極と、 前記ゲート電極側部の絶縁性のサイドウォールと、 前記チャネル領域を隔てて半導体素子領域に設けられた
第２導電型不純物領域であって、少なくともゲート電極
両端部下近傍に低濃度エクステンション領域を伴ったソ
ース／ドレイン領域と、 前記サイドウォール端部近傍における前記ソース／ドレ
イン領域の前記低濃度エクステンション領域境目部分下
に設けられた第1導電型不純物領域と、を具備したこと
を特徴とするＭＯＳ型トランジスタ。 - 【請求項３】 第1導電型の半導体素子領域上にゲート
絶縁膜を介してゲート電極をパターニングする工程と、 前記ゲート電極を後酸化したのち行われる少なくとも前
記ゲート電極の領域をマスクとしたソース・ドレインの
エクステンション領域を形成するための第２導電型不純
物のイオン注入工程と、 前記ゲート電極上を覆う絶縁膜を堆積し異方性エッチン
グすることにより前記ゲート電極のサイドウォールを形
成する工程と、 前記ゲート電極からサイドウォールに亘る領域をマスク
にソース・ドレイン領域を形成する第２導電型不純物の
再度のイオン注入工程と、 前記ゲート電極からサイドウォールに亘る領域をマスク
に所定角度でもって前記低濃度エクステンション領域の
境目部分下へ到達させる第1導電型不純物のイオン注入
工程と、を具備したことを特徴とするＭＯＳ型トランジ
スタの製造方法。 - 【請求項４】 前記第1導電型不純物のイオン注入工程
は斜めイオン注入工程であり、その入射角度θの許容範
囲は、垂直０°＜θ＜７°であることを特徴とする請求
項３記載のＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241286A JP2003059941A (ja) | 2001-08-08 | 2001-08-08 | Ｍｏｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241286A JP2003059941A (ja) | 2001-08-08 | 2001-08-08 | Ｍｏｓ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003059941A true JP2003059941A (ja) | 2003-02-28 |
Family
ID=19071765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241286A Withdrawn JP2003059941A (ja) | 2001-08-08 | 2001-08-08 | Ｍｏｓ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003059941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695496B1 (ko) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
-
2001
- 2001-08-08 JP JP2001241286A patent/JP2003059941A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695496B1 (ko) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |